TW202016999A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包括自一基底延伸的一第一鰭片、位於第一鰭片上方且沿著第一鰭片之多個側壁設置的一第一閘極堆疊和沿著第一閘極堆疊之一側壁設置的一第一閘極間隔物、位於第一鰭片中且鄰近於第一閘極間隔物的一第一磊晶源極/汲極區以及位於第一磊晶源極/汲極區和第一閘極間隔物之間的一保護層，且保護層位於第一閘極間隔物和第一閘極堆疊之間。

Description

半導體裝置及其製造方法
本發明實施例內容是有關於一種半導體裝置及其製造方法，特別是有關於一種降低閘極和源極/汲極區之間的電容的半導體裝置及其製造方法。
半導體裝置係使用於各種不同的電子產品應用中，諸如個人電腦、手機、數位相機及其他電子設備（electronic equipment）。半導體裝置的製造通常依序透過沉積絕緣層或介電層、導電層及半導體層材料於一半導體基底上方，並利用微影製程來對各種不同的材料層進行圖案化，以在其上形成電路部件及元件。
半導體工業經由不斷縮小最小特徵部件尺寸（其容許更多的部件整合於一給定區域）來不斷地改進各種不同部件（例如，電晶體、二極體、電阻器、電容器等等)的積體密度。然而，當最小特徵部件的尺寸縮小時，也引發了待解決的其他問題。
本發明的一些實施例提供一種半導體裝置，包括自一基底延伸的一第一鰭片、位於第一鰭片上方且沿著第一鰭片之多個側壁設置的一第一閘極堆疊和沿著第一閘極堆疊之一側壁設置的一第一閘極間隔物。一些實施例中，半導體裝置還包括位於第一鰭片中且鄰近於第一閘極間隔物的一第一磊晶源極/汲極區。一些實施例中，半導體裝置更包括位於第一磊晶源極/汲極區和第一閘極間隔物之間的一保護層，且保護層位於第一閘極間隔物和第一閘極堆疊之間。
本發明的一些實施例提供一種半導體裝置的製造方法。此製造方法包括在一第一鰭片上方且沿著第一鰭片之多個側壁形成一第一閘極，第一鰭片自一基底向上地延伸，並且沿著第一閘極之一側壁形成一第一低介電常數閘極間隔物。一些實施例中，此製造方法包括在鄰近第一低介電常數閘極間隔物的第一鰭片中蝕刻出一第一凹陷，以及在第一凹陷中磊晶成長一第一源極/汲極區。一些實施例中，此製造方法亦包括移除第一低介電常數閘極間隔物，此移除步驟在第一閘極與第一源極/汲極區之間形成一第二凹陷。一些實施例中，此製造方法又包括在第一閘極和第一源極/汲極區上方以及在第二凹陷中形成一保護層。一些實施例中，此製造方法還包括在保護層上方形成一低介電常數層，以及蝕刻低介電常數層而在第二凹陷中形成一第二低介電常數閘極間隔物，第二低介電常數閘極間隔物沿著保護層而延伸，保護層沿著第一閘極的側壁而延伸。
本發明的一些實施例又提供一種半導體裝置的製造方法。此製造方法包括在一第一鰭片上方且沿著第一鰭片之多個側壁形成一第一閘極，第一鰭片自一基底向上地延伸。一些實施例中，此製造方法亦包括沿著第一閘極之一側壁形成一第一低介電常數閘極間隔物，以及在鄰近第一低介電常數閘極間隔物的第一鰭片中磊晶成長一第一源極/汲極區。一些實施例中，此製造方法還包括蝕刻第一低介電常數閘極間隔物，以及在第一閘極和第一源極/汲極區上方形成一介電層。一些實施例中，此製造方法更包括對介電層進行氧化處理，以及對經處理的介電層進行蝕刻，以沿著第一閘極之一側壁形成一第二閘極間隔物。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一部件形成於一第二部件之上方或位於其上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位（旋轉90度或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
以下根據一些實施例提出鰭式場效電晶體（FinFET）及其製造方法。根據一些實施例示出了形成FinFET的多個中間階段。文中所討論的一些實施例是使用閘極後製製程（gate-last process）（有時稱為替換閘極製程）形成FinFET。在一些其他實施例中，也可使用閘極先製製程（gate first process）。文中亦討論了實施例的一些變形。再者，一些實施例考慮了使用於平面裝置例如平面FET中的方面。本技術領域中具有通常知識者將可容易理解可能出現在其他實施例的範圍內的其他修改。雖然文中是以特定順序討論一些實施例的製造方法，但其他各種方法實施例也可能以任何邏輯順序來進行，且也可能相較於本文包含更少或者更多的步驟。
在具體說明所示實施例之前，將一般性地敘述本發明實施例的某些有利特徵部件和方面。一般而言，本發明是關於一種半導體裝置及其製造方法，其藉由降低半導體裝置的閘極和源極/汲極區域之間的電容來改善FinFET裝置的性能，同時不會對源極/汲極區域造成損壞。在揭露的實施例中，源極/汲極區是磊晶結構，且形成在閘極側壁上的間隔物為低介電常數間隔物，以減小閘極和源極/汲極區之間的電容。在一些實施例中，形成低介電常數間隔物的方法是利用保護層來保護源極/汲極區，並避免源極/汲極區在低介電常數間隔物的形成期間被損壞。在一些實施例中，形成空氣間隔物（例如，閘極電極和源極/汲極區之間的空隙或間隙）以作為閘極間隔物，以降低閘極電極和源極/汲極區之間的空間的介電常數值。實施例所提出的製程和結構可以改善FinFET裝置的性能、可靠性和良率。
一些實施例考慮了在製程中會製造出的例如n型FinFET的n型裝置及例如p型FinFET的p型裝置。因此，一些實施例考慮了互補裝置的形成。以下附圖雖例示出一個裝置，但是本技術領域中具有通常知識者將可理解在製程期間可以形成多個裝置，其中一些裝置具有不同的裝置類型。下面討論形成互補裝置的一些方面，但是這些方面可能不一定在附圖中示出。
第1圖是根據本發明一些實施例的鰭式場效電晶體（FinFET）的立體圖。鰭式場效電晶體包括在基底50（例如半導體基底）上之鰭片52。隔離區56設置在基底50中，且鰭片52 突出於隔離區56的上方且形成於相鄰的隔離區56之間。雖然文中是將隔離區56描述/示出為與基底50分離，但是文中所使用的「基底」一詞可以用於僅指半導體基底或包括隔離區的半導體基底。另外，儘管所繪示的鰭片52和基板50是包括單一連續材料，但是鰭片52及/或基板50可以包括單一材料或者多種材料。文中的鰭片52是指在相鄰的隔離區56之間延伸的部分。
一閘極介電層（gate dielectric layer）98沿著鰭片52的側壁並位於鰭片52的頂表面上方，且閘極電極（gate electrode）100位於閘極介電層98的上方。源極/汲極區 （source/drain regions）82設置在相對於閘極介電層98和閘極電極100的鰭片52的相對兩側中。第1圖還示出了在後面的圖式中所參照的剖面。參考剖面A-A是沿著閘極電極100的縱軸，並且在例如垂直於FinFET的源極/漏極區域82之間的電流方向的方向上延伸。參考剖面B-B垂直於參考剖面A-A，是沿著鰭片52的縱軸，並且在例如FinFET的源極/漏極區82之間的電流方向的方向上延伸。參考剖面C-C係平行於參考剖面A-A且通過FinFET的一個源極/汲極區82。為清楚說明，後續圖式參照這些剖面進行說明。
以下根據一些實施例提出使用閘極後製製程（gate-last process）所形成之鰭式場效電晶體。在一些其他實施例中，也可使用閘極先製製程（gate first process）。再者，一些實施例也考慮了使用於平面裝置例如平面FET中的許多方面。
第2-20B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。除了多個鰭片/閘極/ FinFETs的結構之外，第2-7圖是基於第1圖的參考剖面A-A而繪示。除了多個鰭片/閘極/ FinFETs的結構之外，以A結尾的圖式（例如，第8A、9A、10A圖等）是沿著第1圖中的參考剖面A-A而繪示，以B結尾的圖式（例如，第8B、9B、10B圖等）是沿著第1圖中的參考剖面B-B而繪示。除了多個鰭片/閘極/ FinFETs的結構之外，第10C和10D圖是沿著第1圖中的參考剖面C-C所繪示。
第2圖中，提供一基底50。基底50可以是半導體基底，例如一塊狀半導體（bulk semiconductor）、一絕緣層上覆半導體（Semiconductor-On-Insulator；SOI）基底、或其類似物，其可以是已摻雜(如摻雜有p型或n型摻雜物)或未摻雜的基底。基底50可以是一晶圓，例如一矽晶圓。一般而言，一絕緣層上覆半導體包含形成在一絕緣層上的一層半導體材料。此絕緣層可例如為一埋入式的氧化物（BOX）層、氧化矽層或類似物。將上述絕緣層形成於一基底上，上述基底通常是一矽基底或一玻璃基底。亦可使用其他基底，例如多層基底或漸變基底。在一些實施例中，基底50的半導體材料可包含：矽；鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述之組合。
基底50具有區域50N與區域50P。區域50N可以用以形成n型裝置，例如n型金屬氧化物半導體（NMOS）電晶體的例如n型鰭式場效電晶體。區域50P可以用以形成p型裝置，例如p型金屬氧化物半導體（PMOS）電晶體的例如p型鰭式場效電晶體。區域50N可以與區域50P物理性地分離（例如圖中所示之分隔件51），且區域50N與區域50P之間可能設置有任何數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等等）。
在第3圖中，在基底50上形成鰭片52。鰭片52是半導體條52。在一些實施例中，可在基底50中蝕刻複數個溝槽，以形成鰭片52。上述蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻（reactive ion etch；RIE）、中性粒子束蝕刻（neutral beam etch；NBE）、其同類的蝕刻製程或上述之組合。上述蝕刻可以是異向性蝕刻。
可藉由任何適當的方法將上述鰭片圖案化。例如，可使用一道或多道微影製程將鰭片圖案化，上述一道或多道微影製程包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程是結合了微影及自對準製程，得以使形成的圖案的節距（pitch）小於使用單一、直接的微影製程所能得到的節距。例如，在一實施例中，在一基底的上方形成一犧牲層並使用一微影製程將此犧牲層圖案化。使用一自對準製程，在上述已圖案化的犧牲層旁邊形成間隔物。然後再移除犧牲層，利用留下來的間隔物將上述鰭片圖案化。
在第4圖中，在基底50上方且位於相鄰的鰭片52之間形成一絕緣材料 54。上述絕緣材料54可以是例如氧化矽的氧化物、氮化物、其類似物、或前述之組合，且可以藉由一高密度電漿化學氣相沉積法（HDP-CVD）、一流動式化學氣相沉積法（flowable chemical vapor deposition；FCVD）（例如，在一遠距離電漿系統進行一化學氣相沉積類的材料的沉積，並進行後續的固化以使其轉變為另一種材料，例如氧化物）、其類似方法或上述之組合。亦可使用藉由任何適當的製程形成的其他絕緣材料。在此示例中，絕緣材料54是以FCVD製程形成的氧化矽。在形成絕緣材料54之後可進行一退火製程。在一實施例中，可使過量的絕緣材料54覆蓋鰭片52的方式來形成絕緣材料54。雖然示例中是繪示一個單層的絕緣材料54 ，但一些實施例中可使用多層結構的絕緣材料54。例如，在一些實施例中，可先沿著基底50的表面和鰭片52形成一襯墊層（liner）（未繪示）。之後，可於襯墊層上方形成例如上面敘述的一填充材料。
在第5圖中，對絕緣材料54進行一移除製程，以移除鰭片52上方多餘的絕緣材料54。在一些實施例中，可使用一平坦化製程，例如化學機械研磨（CMP）、回蝕製程、前述之組合、或類似製程，進行移除。平坦化製程暴露出鰭片52，完成平坦化製程後鰭片52 的頂表面與絕緣材料54的頂表面共平面。
在第6圖中，使絕緣材料54凹陷以形成淺溝槽隔離區（STI regions）56。使絕緣材料54凹陷而使在區域50N與在區域50P的鰭片52從相鄰的淺溝槽隔離區56之間突出。再者 ，淺溝槽隔離區56的頂表面可具有如圖所示的一平坦表面、一凸表面、一凹表面（例如為淺碟凹陷（dishing））、或前述之組合。可藉由適當的蝕刻，將絕緣材料54的頂表面形成為平坦表面、凸表面及/或凹表面。可使用一可接受的蝕刻製程來形成下凹的淺溝槽隔離區56，例如對於絕緣材料54的材料具有選擇性的蝕刻製程（例如，以比對鰭片52的材料更快的蝕刻速率對絕緣材料54的材料進行蝕刻）。舉例來說，可經由使用例如氫氟酸（dilute hydrofluoric；dHF）的一適當的蝕刻製程，來進行化學氧化物的移除。
關於第2圖至第6圖敘述的製程僅是可以如何形成鰭片52的一個例子。在一些實施例中，可由一磊晶成長製程形成鰭片。例如，可以在基底50的一頂表面的上方形成一介電層，可以蝕刻介電層而形成複數個穿過介電層的溝槽以暴露出下方的基底50。可以在上述溝槽內磊晶成長而形成複數個同質磊晶結構（homoepitaxial structures）以及可以使上述介電層下凹而使上述同質磊晶結構從介電層突出而形成複數個鰭片52。再者，在一些實施例中，可以使用異質磊晶結構（heteroepitaxial structures）形成鰭片52。例如，可以使第5圖中的鰭片52下凹，然後可以在凹陷的鰭片位置上方磊晶成長不同於鰭片52的材料。在此些實施例中，鰭片52包含下凹的材料以及在下凹的材料上方磊晶成長的材料。在又另外的其他實施例中，可以在基底50的一頂表面的上方形成一介電層，可以蝕刻出複數個溝槽而蝕穿上述介電層。可以使用不同於基底50的材料，在上述溝槽內作磊晶成長而形成複數個異質磊晶結構，以及可以使上述介電層下凹而使此些異質磊晶結構從介電層突出，以形成多個鰭片52。在一些實施例中，在磊晶成長同質磊晶結構或異質磊晶結構時，所磊晶成長的材料可在成長過程進行內摻雜（in situ doped），可免除之前或之後的佈植步驟，雖然內摻雜與佈植摻雜也可以一起進行。
再者，在區域50N（例如一NMOS區域）與在區域50P（例如一PMOS區域）磊晶成長不同的材料，可帶來一些優點。在各種實施例中，鰭片52的上部可包含矽鍺（Six Ge1-x ，x可為約0至1）、碳化矽、純鍺或實質上的純鍺、一III-V族化合物半導體、一II-VI族化合物半導體、或類似材料。 例如，用以形成III-V族化合物半導體的可取得的材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似材料。
再者，在第6圖中，可在鰭片52及/或基底50中形成適當的井區（未繪示）。在一些實施例中，可以在區域50N中形成一P型井區，可以在區域50P中 形成一P型井區。在一些實施例中，可以在區域50N與區域50P兩者中形成一P型井區或一N型井區。
在具有不同井區型態的實施例中，可使用一光阻或其他遮罩（未繪示）來對區域50N與區域50P進行不同的佈植步驟。例如，在區域50N的鰭片52及淺溝槽隔離區56上方形成光阻。將此光阻圖案化以暴露出基底50的區域50P，例如為一PMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的微影技術而將光阻圖案化。圖案化光阻後，在區域50P進行n型不純物的佈植，而上述光阻可作為遮罩而實質上避免將n型不純物植入例如為一NMOS區域的區域50N。上述n型不純物可以是磷、砷或同類物質，植入的n型不純物的濃度等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍內。在上述佈植之後，例如藉由一可接受的灰化製程，移除上述光阻。
在區域50P的佈植之後，於區域50P中的鰭片52與淺溝槽隔離區56的上方形成光阻。將此光阻圖案化以暴露出基底50的區域50N，例如NMOS區域。可藉由使用一旋轉塗佈技術形成上述光阻，並使用可接受的微影技術而將光阻圖案化。圖案化光阻後，在區域50N進行p型不純物的佈植，而上述光阻可作為遮罩而實質上避免將p型不純物植入例如為PMOS區域的區域50P。上述p型不純物可以是硼、BF2 、銦或同類物質。植入的p型不純物的濃度等於或小於約1018 cm-3 ，例如在約1017 cm-3 到約1018 cm-3 的範圍內。在上述佈植之後，例如藉由一可接受的灰化製程，移除上述光阻。
在對區域50N與區域50P進行離子佈植之後，可進行一退火製程，將已被植入的上述p型不純物與n型不純物活化。在一些實施例中，磊晶的鰭片的成長材料可以在成長的過程中被內摻雜，其可免除上述佈植，雖然內位摻雜與離子佈植的摻雜可以一起使用。
在第7圖中，在鰭片52上形成一虛置介電層（dummy dielectric layer）60。虛置介電層60可以是例如氧化矽、氮化矽、上述之組合或其類似材料，並可根據可接受的技術而被沉積（使用例如化學氣相沉積、物理氣相沉積或其類似方法）或是熱成長。在虛置介電層60上方形成虛置閘極層62，且在虛置閘極層62上方形成遮罩層64。可將虛置閘極層62沉積在虛置介電層60的上方，然後例如藉由一化學機械研磨法將虛置閘極層62平坦化。可將遮罩層64沉積在虛置閘極層62的上方。虛置閘極層62可以是一導電材料，且可以選自非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物和金屬之群組。虛置閘極層62可由物理氣相沉積法（physical vapor deposition；PVD）而沉積、化學氣相沉積法、濺鍍、或其他已知或已用來沉積導電材料的技術。虛置閘極層62也可以是相較於隔離區具有高蝕刻選擇比的其他材料。遮罩層64可包括例如 SiN、SiON或類似物。於此示例中，所形成的虛置閘極層62及單一的遮罩層64是橫跨區域50N與區域50P。注意的是，於圖中繪示虛置介電層60只覆蓋鰭片52僅是示例性的說明。在一些實施例，虛置介電層60的沉積可使得虛置介電層60覆蓋淺溝槽隔離區56，並在虛置閘極層62和淺溝槽隔離區56之間延伸。
第8A至20B圖繪示了製造實施例之裝置的各種附加步驟。第8A至20B圖繪示出了區域50N與區域50P中任一區域的部件。例如，第8A至20B圖所示的結構可適用於區域50N與區域50P。區域50N與區域50P中的結構之差異（如果有的話）將在每個附圖的內容中描述。
在第8A、8B圖中，可利用適當微影與蝕刻製程對遮罩層64（見第7圖）進行圖案化，而形成遮罩74。之後轉移遮罩74的圖案至虛置閘極層62。在一些實施例中（未繪示），遮罩74的圖案利用適當微影與蝕刻製程也可以轉移至虛置介電層60以形成虛置閘極72。虛置閘極72覆蓋鰭52的通道區58。遮罩74的圖案可以用來使各個虛置閘極72與相鄰的虛置閘極物理性地分隔開來。虛置閘極72也可具有與各個磊晶的鰭片52的長度方向基本上垂直的長度方向。
再者，在第8A、8B圖中，可以在虛置閘極72、遮罩74、虛置介電層60及/或鰭片52的暴露表面上形成閘極密封間隔層（gate seal spacer layer）80。可以通過順應性地沉積絕緣材料來形成閘極密封間隔層80。閘極密封間隔層80的絕緣材料可以是SiC、SiCN、其類似物，或前述的組合。可以通過原子層沉積（ALD）、CVD、類似製程、或前述製程的組合來沉積閘極密封間隔層80。在以ALD進行沉積的示例中，可以通過將例如二氯矽二烷（DCS）（Si2 H4 Cl2 ）的矽前驅物、例如丙烯（C3 H6 ）的碳前驅物和例如氨（NH3 ）的氮前驅物引入到虛置閘極72、遮罩74、虛置介電層60及/或鰭片52(鰭片)，以開始沉積製程。在一實施例中，引入矽前驅物的流速約為800sccm至約1200sccm，例如約1000sccm；引入碳前驅物的流速約為800sccm至約1200sccm，例如約1000sccm；引入氮前驅物的流速約為3500sccm至約5500sccm，例如約3500sccm。此外，可以在約600℃至約700℃的溫度下例如約620℃，並且在壓力約66pascal至約931pascal之間例如約530pascal下，進行沉積。閘極密封間隔層80的沉積製程可持續4小時至8小時，例如約6小時。所形成之閘極密封間隔層80可具有約40%至約60%的矽的原子濃度（atomic concentration），例如約50%；碳的原子濃度範圍為約5%至約15%，例如約10%；氮的原子濃度範圍為約30%至約45%，例如約37%。
在形成閘極密封間隔層80之前或之後，可進行佈植而用於輕摻雜源極/汲極（LDD）區（未特別繪示）。在不同裝置型態的實施例中，於前述在第6圖討論的佈植類似，可在區域50N上方形成一遮罩，例如光阻，此時暴露出區域50P，並將適當型態的不純物（例如p型不純物）植入區域50P中被暴露的鰭片52。然後，可將上述遮罩移除。接著，可在區域50P上方形成一遮罩（未繪示），例如光阻，此時曝露區域50N，並將適當型態的不純物（例如n 型不純物）植入區域50N中被暴露的鰭片52。然後可將上述遮罩移除。上述n型不純物可以是上述討論的任一種n型不純物，而上述p型不純物可以是上述討論的任一種p型不純物。輕摻雜源極/汲極區可各具有約1015 cm-3 至約1016 cm-3 的不純物濃度。可使用一退火步驟，將已植入的不純物活化。
在第9A、9B圖中，在閘極密封間隔層80上且沿著虛置閘極72及遮罩74的側壁形成閘極間隔物86。可以順應性地沉積閘極間隔物86的絕緣材料，且之後對閘極間隔物86的絕緣材料以及閘極密封間隔層80進行非等向性蝕刻，以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是一低介電常數層，例如SiOCN或其類似物。可以通過ALD、CVD、類似製程、或前述製程的組合來沉積閘極間隔物86的絕緣材料。在以ALD進行沉積的示例中，可以通過將例如六氯矽二烷（hexachlorodisilane，HCD）（Si2 Cl6 ）的矽前驅物、例如丙烯（C3 H6 ）的碳前驅物、例如氨（NH3 ）的氮前驅物和例如氧氣的氧前驅物引入到閘極密封間隔層80。所形成之閘極間隔物86的絕緣材料可具有約20%至約40%的矽的原子濃度，例如約30%；氧的原子濃度範圍為約40%至約70%，例如約55%；碳的原子濃度範圍為約0%至約5%，例如約2.5%；以及氮的原子濃度範圍為約0%至約15%，例如約7.5%。在一些實施例中，閘極間隔物86的絕緣材料具有一介電常數值約4。在形成閘極間隔物86的絕緣材料之後，可進行一蝕刻製程，例如非等向性蝕刻製程，以形成閘極密封間隔層80及閘極間隔物86。可使用一低介電常數之材料形成閘極間隔物86，因此閘極間隔物86亦可被稱為低介電常數之閘極間隔物86。
在第10A、10B圖中，在鰭片52中形成磊晶源極/汲極區82（epitaxial source/drain regions）以對相應的通道區58施加應力，改善裝置性能。在鰭片52中形成磊晶源極/汲極區82使得各個虛置閘極72位於一對相鄰的磊晶源極/汲極區82之間。在一些實施例中，磊晶源極/汲極區82可延伸進入、也可穿過鰭片52。在一些實施例中，可利用閘極間隔物86而使磊晶源極/汲極區82可與虛置閘極72以一適當的側向距離相隔開來，使得磊晶源極/汲極區82不會與後續形成之FinFETs的閘極構成短路。
區域50N 例如NMOS區域中的磊晶源極/汲極區82可如下述方式形成，利用遮住區域50P例如PMOS區域，並對區域50N中鰭片52的源極/汲極區進行蝕刻，以形成鰭片52中的凹部。之後，在區域50N中的此些凹部處磊晶成長磊晶源極/汲極區82。磊晶源極/汲極區82可包含任何可接受的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，若鰭片52為矽，則區域50N中的磊晶源極/汲極區82可包含能對通道區58施加一拉伸應變（tensile strain）的材料，例如矽、SiC、SiCP、SiP或其類似物質。區域50N中的磊晶源極/汲極區82所具有的表面，可分別高於各鰭片52的表面，且磊晶源極/汲極區82可具有刻面（facet）。
區域50P例如PMOS區域中的磊晶源極/汲極區82可如下述方式形成，利用遮住區域50N例如NMOS區域，並對區域50P中鰭片52的源極/汲極區進行蝕刻，以形成鰭片52中的凹部。之後，在區域50P中的此些凹部處磊晶成長磊晶源極/汲極區82。磊晶源極/汲極區82可包含任何可接受的材料，例如適用於p型鰭式場效電晶體的材料。舉例來說，若鰭片52為矽，則區域50P中的磊晶源極/汲極區82可包含能對通道區58施加一壓縮應變（compressive strain）的材料，例如SiGe、SiGeB、Ge、GeSn、或其類似物質。區域50P中的磊晶源極/汲極區82可具有分別高於各鰭片52表面的表面，且磊晶源極/汲極區82可具有刻面。
可對磊晶源極/汲極區82及/或鰭片52佈植摻雜物，以形成源極/汲極區，其製程類似於前述討論的用以形成輕摻雜源極/汲極區的製程，摻雜後進行退火步驟。上述源極/汲極區可具有從約1019 cm-3 到約1021 cm-3 的範圍的不純物濃度。源極/汲極區的n型不純物及/或p型不純物可以是如上述討論的任何不純物。在一些實施例中，磊晶源極/汲極區82可以是在磊晶成長期間進行內摻雜。
根據在區域50N與區域50P中進行磊晶製程而形成磊晶源極/汲極區82的結果，磊晶源極/汲極區82的上表面具有刻面，且這些刻面可橫向地向外擴展而超過鰭片52的側壁。在一些實施例中，這些刻面使得同一FinFET的相鄰磊晶源極/汲極區82合併，如第10C圖所示。在其他實施例中，在磊晶製程完成後，相鄰的磊晶源極/汲極區82仍保持分離，如第10D圖所示。
第11A、11B圖中，移除低介電常數之閘極間隔物86以暴露出閘極密封間隔層80。在一些實施例中，係以乾式蝕刻來移除低介電常數之閘極間隔物86。例如，蝕刻製程包括使用可選擇性蝕刻低介電常數之閘極間隔物86但不蝕刻閘極密封間隔層80與磊晶源極/汲極區82的一或多種反應氣體的一乾式蝕刻製程。在一些實施例中，乾式蝕刻製程的反應氣體包括NF3 、HF和水，且可在溫度為約0ºC到60ºC的範圍之間進行蝕刻製程。在移除期間，當蝕刻閘極間隔物86時，閘極密封間隔層80可作為一蝕刻停止層。移除製程在源極/汲極區82和閘極結構之間形成凹部。
在第12A、12B圖中，在閘極結構、閘極密封間隔層80和源極/汲極區82上方形成保護層88。可以在第11A、11B圖例示之結構上順應性地沉積一絕緣材料，以形成保護層88。可以在不使用氧前驅物的情況下形成保護層88，並得以使隨後形成含有氧的低介電常數間隔物以保護源極/汲極區82免受氧化所造成的損傷。保護層88可包括SiCN或其類似物。可以通過原子層沉積(ALD)、CVD、類似製程、或前述製程的組合來沉積保護層88，且可以形成具有從約10埃（Angstroms）到約20埃的厚度的保護層88。在以ALD進行沉積的示例中，可以通過將例如二氯矽二烷（DCS）（Si2 H4 Cl2 ）的矽前驅物、例如丙烯（C3 H6 ）的碳前驅物和例如氨（NH3 ）的氮前驅物導入至遮罩74、閘極密封間隔層80及/或源極/汲極區82，而開始沉積製程。在一實施例中，引入矽前驅物的流速為約800sccm至約1200sccm，例如約1000sccm；引入碳前驅物的流速為約800sccm至約1200sccm，例如約1000sccm；且引入氮前驅物的流速為約3500sccm至約5500sccm，例如約3500sccm。此外，可以在約600℃至約700℃的溫度下例如約620℃，並且在壓力約66pascal至約931pascal之間例如在約530pascal下，進行沉積。保護層88的沉積過程可持續4小時至8小時，例如約6小時。所形成的保護層88可以具有約40％至約60％的矽原子濃度，例如約50％；碳的原子濃度範圍為約5％至約15％，例如約10％；氮的原子濃度範圍為約30％至約45％，例如約37％。在一些實施例中，保護層88的介電常數值為約6.0至約8.0，例如約7.0。
在第13A、13B圖中，在保護層88上方形成一替換間隔層（replacement spacer layer）90。可以在保護層88上順應性地沉積一絕緣材料，以形成替換間隔層90。替換間隔層90可以是一低介電常數層，例如SiOCN、SiOC、或其類似物。可以通過原ALD、CVD、類似製程、或前述製程的組合來沉積替換間隔層90，且可以形成具有從約25埃到約50埃的厚度的替換間隔層90。在以ALD進行沉積的示例中，可以通過將例如六氯矽二烷（hexachlorodisilane，HCD）（Si2 Cl6 ）、二氯矽二烷（DCS） （Si2 H4 Cl2 ）、類似物質、或前述物質之組合的矽前驅物、例如丙烯（C3 H6 ）的碳前驅物、例如氨（NH3 ）的氮前驅物以及例如氧氣的氧前驅物導入至閘極密封間隔層80，而開始沉積製程。所形成的替換間隔層90可以具有約20％至約40％的矽原子濃度，例如約30％；氧的原子濃度範圍為約50％至約65％，例如約57％；碳的原子濃度範圍為約0％至約55％，例如約2.5％；氮的原子濃度範圍為約0％至約15％，例如約7.5％。在一些實施例中，替換間隔層90的介電常數值小於或等於約3.5。
在第14A、14B圖中，自遮罩74和源極/汲極區82的頂表面移除替換間隔層90及保護層88，以形成替換閘極間隔物（replacement gate spacers）92。可利用一蝕刻製程，例如非等向性蝕刻製程，而移除替換間隔層90及保護層88，形成替換閘極間隔物92。可使用一低介電常數之材料形成替換閘極間隔物92，因此替換閘極間隔物92亦可被稱為低介電常數之替換閘極間隔物92。
藉由使用包含低介電常數材料的替換閘極間隔物92，可降低閘極和源極/汲極區之間的電容，因而使FinFET裝置的性能得以改善。再者，保護層88可降低電容而不會造成源極/汲極區82的損傷，損傷的源極/汲極區82會降低裝置的性能。具體而言，源極/汲極區82是磊晶結構，且形成在閘極電極的側壁上的替換閘極間隔物92是低介電常數間隔物，以降低閘極電極和源極/汲極區82之間的電容。保護層88可保護源極/汲極區82使其免於在形成低介電常數的間隔物92期間受到損傷。
在第15A、15B圖中，可在第14A、14B圖例示之結構上方沉積第一層間介電質94。可使用一介電材料形成第一層間介電質94，且以任何適當方法進行沉積，例如化學氣相沉積法（CVD）、電漿輔助化學氣相沉積法（PECVD）或流動式化學氣相沉積法（FCVD）。介電材料例如包括磷矽玻璃（Phospho-Silicate Glass；PSG）、硼矽酸玻璃（Boro-Silicate Glass；BSG）、硼磷矽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、非摻雜的矽玻璃（undoped Silicate Glass；USG）或其類似物質。以任何適當的製程形成的其他適合的絕緣材料，也可以使用。在一些實施例中，在第一層間介電質94與磊晶源極/汲極區82、遮罩74、閘極密封間隔層80和替換閘極間隔物92之間設置一接觸蝕刻停止層93。接觸蝕刻停止層93可包括一介電材料，例如氮化矽、氧化矽、氮氧化矽或其類似物，且接觸蝕刻停止層93具有與上覆的第一層間介電質94的材料不同的蝕刻速率。
在第16A、16B圖中，藉由一平坦化製程，例如化學機械研磨，使第一層間介電質94的頂表面與虛置閘極72或遮罩74的頂表面形成共平面。此平坦化製程亦可移除虛置閘極72上的遮罩74，以及在遮罩74側壁上的部分的閘極密封間隔層80及替換閘極間隔物92。在平坦化製程之後，虛置閘極72、閘極密封間隔層80、替換閘極間隔物92及第一層間介電質94的頂表面皆形成共平面。因此，虛置閘極72的頂表面通過第一層間介電質94而暴露出來 。在一些實施例中，可以留下遮罩74 ，在此示例中，平坦化製程使第一層間介電質94的頂表面與遮罩74的頂表面形成共平面。
在第17A、17B圖中，以一或多個蝕刻步驟，移除虛置閘極72以及若有存在的遮罩74，因此形成多個凹部 96。也可以移除在凹部96中的虛置介電層60的部分。在一些實施例中，只有移除虛置閘極72而留下虛置介電層60，使凹部96暴露虛置介電層60。在一些實施例中，移除在一晶片的第一區域（例如一核心邏輯區域）中的凹部96內的虛置介電層60，留下在晶片的第二區域（例如一輸入/輸出區域）中的凹部96內的虛置介電層60。在一些實施例中，可利用一非等向性蝕刻製程移除虛置閘極72。 例如，蝕刻製程包括使用一或多種反應氣體的一乾式蝕刻製程，反應氣體可選擇性地蝕刻虛置閘極72但不蝕刻第一層間介電質94、閘極密封間隔層80或替換閘極間隔物92。各凹部96分別暴露一相應鰭片52的通道區58。每個通道區58是位於一對相鄰的磊晶源極/汲極區82之間。 在上述移除的過程中，在蝕刻虛置閘極 72時，可將虛置介電層60作為一蝕刻停止層使用。然後，可以在移除虛置閘極 72之後，選擇性地移除虛置介電層60。
在第18A、18B圖中，形成閘極介電層98及閘極電極100，以作為替換閘極（replacement gates）。第18C圖繪示第18B圖的區域99的細部示意圖。閘極介電層98是順應性地沉積於凹部96內，例如在鰭片52的頂表面與側壁上以及在閘極密封間隔層80/替換閘極間隔物92的側壁上。閘極介電層98也可形成於第一層間介電質94的頂表面上。根據一些實施例，閘極介電層98包括氧化矽、氮化矽或上述的多層結構。在一些實施例中，閘極介電層98包含一高介電常數介電材料，而且在這些實施例中，閘極介電層98可具有大於約7.0的介電常數(k值)，且可包含一金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb或上述之組合的矽酸鹽。閘極介電層98的形成方法可包含分子束沉積（Molecular-Beam Deposition；MBD）、原子層沉積（ALD）、電漿輔助化學氣相沉積（PECVD）及其類似者。在虛置介電層60的部分留在凹部96內的實施例中，閘極介電層98包括了虛置介電層60的材料（例如SiO2 ）。
接著，分別在閘極介電層98的上方沉積閘極電極100，並填充凹部96的剩餘部分。閘極電極100可包括一含金屬材料，例如TiN、TiO、TaN、TaC、Co、Ru、Al、W、上述之組合、或上述之多層結構。例如，雖然第18B圖中是繪示單層的閘極電極100，但閘極電極100 可以包含任何數目的襯墊層100A、任何數目的功函數調節層（work function tuning layers）100B及一填充材料 100C，如第18B圖所示。在填充閘極電極100之後，可進行例如一化學機械研磨的一平坦化製程，以移除閘極介電層98及閘極電極100的多餘的部分，此多餘的部分是指在第一層間介電質94的頂表面上方的部分。閘極電極100及閘極介電層98留下部分的材料，則形成所製造的鰭式場效電晶體的替換閘極。閘極電極100及閘極介電層98可一起被稱為閘極堆疊。閘極和閘極堆疊可沿著鰭片52的通道區58的側壁延伸。
在區域50N與區域50P所形成的閘極介電層98可以同時形成，使各區域的閘極介電層98可以用相同的材料製造；而且閘極電極100也可以同時形成，使各區域的閘極電極100可以用相同的材料製造。在一些實施例中，可藉由分開的製程來形成各區域的閘極介電層98，使得各區域的閘極介電層98可以是不同的材料，及/或可藉由分開的製程來形成各區域的閘極電極100，使得各區域的閘極電極100可以是不同的材料。可使用各種遮罩步驟，以在使用分開的製程時，遮罩可暴露出適當的區域。
在第19A、19B圖中，在第一層間介電質94的上方沉積第二層間介電質108。在一些實施例中，第二層間介電質108是藉由流動式化學氣相沉積形成的一流動式膜。在一些實施例中，第二層間介電質108是由一介電材料形成，此介電材料例如為磷矽玻璃、硼矽酸玻璃、硼磷矽玻璃、非摻雜的矽玻璃或其類似物質，並可藉由例如化學氣相沉積與電漿輔助化學氣相沉積之類的任何適當的方法沉積而成。根據一些實施例， 在第二層間介電質108形成之前，先使閘極堆疊（包含一閘極介電層98及位於上方相應的一閘極電極）下凹，使得一凹部直接形成於閘極堆疊上方並位於閘極密封間隔層80及替換閘極間隔物92的相對部分之間，如第19A、19B圖所示。將包含一或多層的介電材料，例如氮化矽、氮氧化矽、或類似物質的一閘極遮罩106填入凹部中，隨後以一平坦化製程移除介電材料延伸在第一層間介電質94上方的多餘部分。之後形成的閘極接觸件110（第20A、20B圖）穿過閘極遮罩106以接觸下凹的閘極電極100的頂表面。
在第20A、20B圖中，根據一些實施例，形成閘極接觸件110及源極/汲極接觸件112而使其穿透第二層間介電質108及第一層間介電質94。設置源極/汲極接觸件112的開口是穿過第一層間介電質94及第二層間介電質108而形成，設置閘極接觸件110的開口是穿過第二層間介電質108及閘極遮罩106而形成。可以使用可接受的微影與蝕刻的技術來形成上述開口。在上述開口中，形成一襯墊層以及一導體材料，襯墊層例如是一擴散阻障層、一黏著層或其類似層。上述襯墊層可包含鈦、氮化鈦、鉭、氮化鉭或其類似材料。上述導體材料可以是銅、一銅合金、銀、金、鎢、鈷、鋁、鎳或其類似材料。可進行例如一化學機械研磨的一平坦化製程，以從第二層間介電質108的一表面移除多餘的材料。留下的上述襯墊層及導電材料則形成上述開口中的源極/汲極接觸件112與閘極接觸件110。可進行一退火製程，以在磊晶源極/汲極區82以及源極/汲極接觸件112之間的界面形成矽化物。源極/汲極接觸件112是物理性且電性地耦合於磊晶源極/汲極區82，閘極接觸件110是物理性且電性地耦合於閘極電極106。可用不同製程或相同製成來形成源極/汲極接觸件112及閘極接觸件110。雖然圖式中源極/汲極接觸件112及閘極接觸件110是形成在相同的剖面，但源極/汲極接觸件112及閘極接觸件110也可分別形成在不同的剖面，此可避免接觸件短路。
第21A-25B圖繪示形成替換閘極間隔物92之實施例。此實施例類似於前述第2-20B圖的實施例，除了在此實施例中是使閘極間隔物86下凹而非移除。此實施例與前述實施例相似的細節在此將不再重述。
第21A、21B圖是相同於第10A、10B圖之製程的中間階段的剖面示意圖，其內容在此不重複敘述。
在第22A、22B圖中，使閘極間隔物86凹陷以暴露出沿著虛置閘極72及遮罩74的部分的閘極密封間隔層80。凹陷的閘極間隔物86可被稱為間隔基腳（spacer footings）。在一些實施例中，閘極間隔物86是經由一乾式蝕刻製程而凹陷。例如，蝕刻製程包括使用一或多種反應氣體的一乾式蝕刻製程，反應氣體可選擇性地蝕刻低介電常數之閘極間隔物86但不蝕刻閘極密封間隔層80與磊晶源極/汲極區82。在一些實施例中，乾式蝕刻製程的反應氣體包括NF3 、HF和水，且可在溫度為約0ºC到60ºC的範圍之間進行蝕刻製程。在凹陷期間，當閘極間隔物86被蝕刻時，閘極密封間隔層80可作為一蝕刻停止層。
在第23A、23B圖中，在閘極結構、閘極密封間隔層80、凹陷的閘極間隔物86及源極/汲極區82上方形成保護層88。此實施例的保護層88與前述實施例的保護層88相似，其內容在此將不再重複敘述。
在第24A、24B圖中，在保護層88上方形成一替換間隔層90。此實施例的替換間隔層90與前述實施例的替換間隔層90相似，其內容在此將不再重複敘述。在此實施例中，替換閘極間隔物92包括保護層88、替換間隔層90及凹陷的閘極間隔物86。
第25A、25B圖繪示在第24A、24B圖的結構上的進一步製程。此些圖式所描述的製程與第13A-20B圖的製程相似，而第25A、25B圖相當於第20A、20B圖的中間階段製程的剖面示意圖，其內容在此不重複敘述。
第26A-30B圖繪示形成替換閘極間隔物92的另一實施例。此實施例類似於前述第2-20B圖的實施例，除了在此實施例中替換閘極間隔物92包含一低介電常數間隔層及一空氣間隔層（air spacer layer）。此實施例與前述實施例相似的細節在此將不再重述。
第26A、26B圖相當於第11A、11B圖的製程的中間階段，其內容在此不重複敘述。
在第27A、27B圖中，在閘極密封間隔層80、遮罩74及源極/汲極區82上方形成一替換間隔層122。可以在閘極密封間隔層80、遮罩74及源極/汲極區82上順應性地沉積一絕緣材料以形成替換間隔層122，使得源極/汲極區82及虛置閘極72的側壁上的閘極密封間隔層80之間可形成氣隙120。替換間隔層122覆蓋並密封源極/汲極區82及虛置閘極72的側壁上的閘極密封間隔層80之間的區域，以形成氣隙120。替換間隔層122可以是一低介電常數層，例如SiCN或其類似物。可以通過原ALD、CVD、類似製程、或前述製程的組合來沉積替換間隔層122，且可以形成具有從約25埃到約50埃的厚度的替換間隔層122。
在以ALD進行沉積的示例中，可以通過將例如六氯矽二烷（HCD）（Si2 Cl6 )、二氯矽二烷（DCS）（Si2 H4 Cl2 ）、類似物質、或前述物質之組合的矽前驅物、例如丙烯（C3 H6 ）的碳前驅物以及例如氨（NH3 ）的氮前驅物導入至閘極密封間隔層80，而開始沉積製程。在一實施例中，引入矽前驅物的流速為約300sccm至約600sccm，例如約450sccm；引入碳前驅物的流速為約4000sccm至約6000sccm，例如約5000sccm；引入氮前驅物的流速為約3000sccm至約6000 sccm，例如約4500sccm。此外，可以在約600℃至約700℃的溫度下例如約630℃，並且在壓力約110pascal至約4650pascal之間例如在約530pascal下，進行沉積。閘極密封間隔層80的沉積過程可持續4小時至8小時，例如約6小時。所形成的替換間隔層122可以具有約40％至約60％的矽原子濃度，例如約50％；碳的原子濃度範圍為約5％至約15％，例如約10％；氮的原子濃度範圍為約30％至約40％，例如約35％。
在第28A、28B圖中，對替換間隔層122進行處理以形成經過處理的替換間隔層124（treated replacement spacer layer）。在一些實施例中，前述處理為氧化製程。在一些實施例中，是在約300瓦至約500瓦的偏壓功率下例如約400瓦，在約2 Pascal至約6 Pascal的壓力下例如約4 Pascal，在約30℃至約50℃的溫度下例如約40℃，進行氧化製程。在一些實施例中，氧化製程僅使用活性氧化物（有時稱為氧自由基）。在處理之後，經過處理的替換間隔層124由SiOCN組成。在一些實施例中，經處理的替代間隔層124具有小於或等於約3.5的介電常數值。
在第29A、29B圖中，自遮罩74及源極/汲極區82的頂表面移除經過處理的替換間隔層124，以形成替換閘極間隔物92。可利用一蝕刻製程，例如非等向性蝕刻製程，而移除經過處理的替換間隔層124，以形成替換閘極間隔物92。經過處理的替換間隔層124及氣隙120形成替換閘極間隔物92。可使用一低介電常數之材料及氣隙120來形成替換閘極間隔物92，因此替換閘極間隔物92亦可被稱為低介電常數之替換閘極間隔物92。
藉由使用包含氣隙及低介電常數之材料的替換閘極間隔物92，可降低FinFET裝置的閘極和源極/汲極區之間的電容，因而使FinFET裝置的性能得以改善。再者，由於直到源極/汲極區82被替換間隔層122覆蓋都沒有引入氧到替換間隔層122內，因此沒有氧會造成源極/汲極區82的損傷，損傷的源極/汲極區82會降低裝置的性能。
第30A、30B圖繪示在第29A、29B圖的結構上的進一步製程。此些圖式所描述的製程與第14A-20B圖的製程相似，而第30A、30B圖相當於第20A、20B圖的中間階段製程的剖面示意圖，其內容在此不重複敘述。
第31A-35B圖繪示形成替換閘極間隔物92的另一實施例。此實施例類似於前述第26-20B圖的實施例，除了在此實施例中替換閘極間隔物92包含了一凹陷的閘極間隔物來取代空氣間隔層。此實施例與前述實施例相似的細節在此將不再重述。
第31A、31B圖相當於第22A、22B圖的製程的中間階段，其內容在此不重複敘述。
在第32A、32B圖中，在閘極結構、閘極密封間隔層80、凹陷的閘極間隔物86及源極/汲極區82上方形成一替換間隔層122。此實施例的替換間隔層122與前述實施例的替換間隔層122相似，其內容在此將不再重複敘述。
在第33A、33B圖中，形成一經過處理的替換間隔層124。此實施例的經過處理的替換間隔層124與前述實施例的經過處理的替換間隔層124相似，其內容在此將不再重複敘述。
在第34A、34B圖中，對經過處理的替換間隔層124進行圖案化步驟，以形成替換閘極間隔物92，其包含凹陷的閘極間隔物86及此經過處理的替換間隔層124。經過處理的替換間隔層124的圖案化步驟與前述實施例的經過處理的替換間隔層124的圖案化步驟相似，其內容在此將不再重複敘述。
第35A、35B圖繪示在第34A、34B圖的結構上的進一步製程。此些圖式所描述的製程與第13A-20B圖的製程相似，而第35A、35B圖相當於第20A、20B圖的中間階段製程的剖面示意圖，其內容在此不重複敘述。
本發明的一些實施例藉由使用以低介電常數之材料形成的替換閘極間隔物92，可降低FinFET裝置的閘極和源極/汲極區之間的電容，因而使FinFET裝置的性能得以改善。再者，保護層88可使電容降低而不會造成源極/汲極區82的損傷，損傷的源極/汲極區82會降低裝置的性能。具體而言，源極/汲極區82是磊晶結構，且形成在閘極電極的側壁上的替換閘極間隔物92是低介電常數間隔物，以降低閘極電極和源極/汲極區82之間的電容。保護層88可保護源極/汲極區82，且使其免於在形成低介電常數的替換閘極間隔物92期間受到損傷。
在一方面中，本發明一些實施例提供了一種半導體裝置，包括自一基底延伸的一第一鰭片、位於第一鰭片上且沿著第一鰭片之多個側壁設置的一第一閘極堆疊及沿著第一閘極堆疊之一側壁設置的一第一閘極間隔物。實施例的半導體裝置還包括位於第一鰭片中且鄰近於第一閘極間隔物的一第一磊晶源極/汲極區。實施例的半導體裝置更包括位於第一磊晶源極/汲極區及第一閘極間隔物之間的一保護層，且保護層位於第一閘極間隔物及第一閘極堆疊之間。
在一些實施例中，此半導體裝置的保護層是一絕緣層，且物理性地接觸第一磊晶源極/汲極區。
在一些實施例中，此半導體裝置的第一閘極間隔物具有小於或等於3.5的介電常數值。
在一些實施例中，此半導體裝置的保護層具有一第一部分、一第二部分及一第三部分，第一部分沿著第一閘極間隔物的一第一側壁延伸，第二部分沿著第一閘極間隔物的一第二側壁延伸，第一側壁面向第一閘極堆疊，第二側壁面向與第一側壁相反的方向，而保護層的第三部分則沿著第一閘極間隔物的底表面延伸，第三部分自第一部分朝向第二部分延伸。
在一些實施例中，此半導體裝置更包括一蝕刻停止層位於第一磊晶源極/汲極區的上方，且保護層物理性地接觸蝕刻停止層。
在一些實施例中，此半導體裝置更包括一第一閘極密封間隔層位於保護層下方，第一閘極密封間隔層並位於保護層與第一閘極堆疊之間。
在一些實施例中，此半導體裝置的保護層包含SiCN，第一閘極間隔物包含SiOCN以及第一閘極密封間隔層包含SiCN。
在一些實施例中，此半導體裝置更包括一第一間隔基腳位於保護層下方，第一間隔基腳並位於第一閘極密封間隔層和第一磊晶源極/汲極區之間，保護層延伸至第一磊晶源極/汲極區的上方。
在一些實施例中，上述第一間隔基腳包含SiOCN，其中第一間隔基腳具有與第一閘極間隔物不同的一材料組成。
在另一方面中，本發明一些實施例提供了一種半導體裝置的製造方法。此製造方法包括在一第一鰭片上且沿著第一鰭片之多個側壁形成一第一閘極，第一鰭片自一基底向上地延伸，並且沿著第一閘極之一側壁形成一第一低介電常數閘極間隔物。此方法包括在鄰近第一低介電常數閘極間隔物的第一鰭片中蝕刻出一第一凹陷，以及在第一凹陷中磊晶成長一第一源極/汲極區。此製造方法亦包括移除第一低介電常數閘極間隔物，此移除步驟在第一閘極與第一源極/汲極區之間形成一第二凹陷。此製造方法又包括在第一閘極及第一源極/汲極區上方以及在第二凹陷中形成一保護層。此方法還包括在保護層上方形成一低介電常數層；以及蝕刻低介電常數層而在第二凹陷中形成一第二低介電常數閘極間隔物，第二低介電常數閘極間隔物沿著保護層而延伸，保護層沿著第一閘極的側壁而延伸。
在一些實施例中，上述保護層是一絕緣層且物理性地接觸第一源極/汲極區。
在一些實施例中，此製造方法更包括：在第一閘極、第二低介電常數閘極間隔物及第一源極/汲極區上方形成一蝕刻停止層；在蝕刻停止層上方形成一第一介電層；使第一介電層平坦化，以使第一介電層具有與第一閘極齊平的一頂表面；以一第二閘極置換第一閘極；在第二閘極及第一介電層上方形成一第二介電層；以及形成一導電接觸件穿過第一介電層及第二介電層而到達第一源極/汲極區。
在一些實施例中，上述製造方法中所形成的蝕刻停止層物理性地接觸保護層，且保護層物理性地接觸第一源極/汲極區。
在一些實施例中，此製造方法更包括：形成一第一閘極密封間隔層於第一閘極的側壁上及第一鰭片上，而第一低介電常數閘極間隔物則形成在第一閘極密封間隔層上。
在一些實施例中，保護層包含SiCN，第一低介電常數閘極間隔物包含SiOCN以及第一閘極密封間隔層包含SiCN。
在又一個方面中，本發明一些實施例提供一種半導體裝置的製造方法。此製造方法包括在一第一鰭片上且沿著第一鰭片之多個側壁形成一第一閘極，第一鰭片自一基底向上地延伸。此製造方法亦包括沿著第一閘極之一側壁形成一第一低介電常數閘極間隔物，以及在鄰近第一低介電常數閘極間隔物的第一鰭片中磊晶成長一第一源極/汲極區。此製造方法還包括蝕刻第一低介電常數閘極間隔物，以及在第一閘極及第一源極/汲極區上方形成一介電層。此製造方法更包括對介電層進行氧化處理，以及對經處理的介電層進行蝕刻，以沿著第一閘極之一側壁形成一第二閘極間隔物。
在一些實施例中，製造方法所提出的蝕刻第一低介電常數閘極間隔物是使第一低介電常數閘極間隔物下凹，介電層形成於凹陷的第一低介電常數閘極間隔物的上方。
在一些實施例中，上述凹陷的第一低介電常數閘極間隔物包含SiOCN，第二閘極間隔物包含SiOCN，且凹陷的第一低介電常數閘極間隔物具有與第二閘極間隔物不同的一材料組成。
在一些實施例中，製造方法所提出的蝕刻第一低介電常數閘極間隔物是移除第一低介電常數閘極間隔物並且形成一凹部，形成的介電層是在凹部的上方延伸，且在第一源極/汲極區和第一閘極之間形成一氣隙。
在一些實施例中，上述製造方法所形成的第二閘極間隔物物理性地接觸第一源極/汲極區。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基底； 50N:區域； 50P:區域； 52:鰭片； 54:絕緣材料； 56:隔離區(淺溝槽隔離區)； 58:通道區； 60:虛置介電層； 62:虛置閘極層； 64:遮罩層； 72:虛置閘極； 74:遮罩； 80:閘極密封間隔層； 82:源極/汲極區； 86:閘極間隔物； 88:保護層； 90、122:替換間隔層； 92:替換閘極間隔物； 93:接觸蝕刻停止層； 94:第一層間介電質； 96:凹部； 98:閘極介電層； 100:閘極電極； 100A:襯墊層； 100B:功函數調節層； 100C:填充材料； 106:閘極遮罩； 108:第二層間介電質； 110:閘極接觸件； 112:源極/汲極接觸件； 120:氣隙； 124:經過處理的替換間隔層。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖是根據本發明一些實施例的鰭式場效電晶體（FinFET）的立體圖。 第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、18C、19A、19B、20A、20B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。 第21A、21B、22A、22B、23A、23B、24A、24B、25A、25B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。 第26A、26B、27A、27B、28A、28B、29A、29B、30A、30B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。 第31A、31B、32A、32B、33A、33B、34A、34B、35A、35B圖是根據本發明一些實施例的製造FinFET的多個中間階段的剖面示意圖。
50:基底
52:鰭片
58:通道區
60:虛置介電層
72:虛置閘極
74:遮罩
80:閘極密封間隔層
82:源極/汲極區
88:保護層
90:替換間隔層
92:替換閘極間隔物

Claims (20)

  1. 一種半導體裝置，包括： 一第一鰭片自一基底延伸； 一第一閘極堆疊位於該第一鰭片上方且沿著該第一鰭片之多個側壁設置； 一第一閘極間隔物沿著該第一閘極堆疊之一側壁設置； 一第一磊晶源極/汲極區位於該第一鰭片中且鄰近於該第一閘極間隔物；以及 一保護層位於該第一磊晶源極/汲極區和該第一閘極間隔物之間，且該保護層位於該第一閘極間隔物和該第一閘極堆疊之間。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該保護層是一絕緣層且物理性地接觸該第一磊晶源極/汲極區。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極間隔物具有小於或等於3.5的介電常數值。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該保護層具有一第一部分、一第二部分及一第三部分，該第一部分沿著該第一閘極間隔物的一第一側壁延伸，該第二部分沿著該第一閘極間隔物的一第二側壁延伸，該第一側壁面向該第一閘極堆疊，該第二側壁面向與該第一側壁相反的方向，而該保護層的該第三部分則沿著該第一閘極間隔物的底表面延伸，該第三部分自該第一部分朝向該第二部分延伸。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括： 一蝕刻停止層位於該第一磊晶源極/汲極區的上方，且該保護層物理性地接觸該蝕刻停止層。
  6. 如申請專利範圍第1項所述之半導體裝置，更包括： 一第一閘極密封間隔層位於該保護層下方，該第一閘極密封間隔層並位於該保護層與該第一閘極堆疊之間。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該保護層包含SiCN，該第一閘極間隔物包含SiOCN以及該第一閘極密封間隔層包含SiCN。
  8. 如申請專利範圍第6項所述之半導體裝置，更包括： 一第一間隔基腳位於該保護層下方，該第一間隔基腳並位於該第一閘極密封間隔層和該第一磊晶源極/汲極區之間，該保護層延伸至該第一磊晶源極/汲極區的上方。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該第一間隔基腳包含SiOCN，該第一間隔基腳具有與該第一閘極間隔物不同的一材料組成。
  10. 一種半導體裝置的製造方法，包括： 在一第一鰭片上方且沿著該第一鰭片之多個側壁形成一第一閘極，該第一鰭片自一基底向上地延伸； 沿著該第一閘極之一側壁形成一第一低介電常數閘極間隔物； 在鄰近該第一低介電常數閘極間隔物的該第一鰭片中蝕刻出一第一凹陷； 在該第一凹陷中磊晶成長一第一源極/汲極區； 移除該第一低介電常數閘極間隔物，此移除步驟在該第一閘極與該第一源極/汲極區之間形成一第二凹陷； 在該第一閘極及該第一源極/汲極區上方以及在該第二凹陷中形成一保護層； 在該保護層上方形成一低介電常數層；以及 蝕刻該低介電常數層而在該第二凹陷中形成一第二低介電常數閘極間隔物，該第二低介電常數閘極間隔物沿著該保護層而延伸，該保護層沿著該第一閘極的該側壁而延伸。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該保護層是一絕緣層且物理性地接觸該第一源極/汲極區。
  12. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括： 在該第一閘極、該第二低介電常數閘極間隔物及該第一源極/汲極區上方形成一蝕刻停止層； 在該蝕刻停止層上方形成一第一介電層； 使該第一介電層平坦化，以使該第一介電層具有與該第一閘極齊平的一頂表面； 以一第二閘極置換該第一閘極； 在該第二閘極及該第一介電層上方形成一第二介電層；以及 形成一導電接觸件穿過該第一介電層及該第二介電層而到達該第一源極/汲極區。
  13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該蝕刻停止層物理性地接觸該保護層，且該保護層物理性地接觸該第一源極/汲極區。
  14. 如申請專利範圍第10項所述之半導體裝置的製造方法，更包括： 形成一第一閘極密封間隔層於該第一閘極的側壁上及該第一鰭片上，該第一低介電常數閘極間隔物則形成在該第一閘極密封間隔層上。
  15. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該保護層包含SiCN，該第一低介電常數閘極間隔物包含SiOCN以及該第一閘極密封間隔層包含SiCN。
  16. 一種半導體裝置的製造方法，包括： 在一第一鰭片上方且沿著該第一鰭片之多個側壁形成一第一閘極，該第一鰭片自一基底向上地延伸； 沿著該第一閘極之一側壁形成一第一低介電常數閘極間隔物； 在鄰近該第一低介電常數閘極間隔物的該第一鰭片中磊晶成長一第一源極/汲極區； 蝕刻該第一低介電常數閘極間隔物； 在該第一閘極及該第一源極/汲極區上方形成一介電層； 對該介電層進行氧化處理；以及 對經處理的該介電層進行蝕刻，以沿著該第一閘極之一側壁形成一第二閘極間隔物。
  17. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中蝕刻該第一低介電常數閘極間隔物是使該第一低介電常數閘極間隔物下凹，該介電層形成於凹陷的該第一低介電常數閘極間隔物的上方。
  18. 如申請專利範圍第17項所述之半導體裝置的製造方法，其中凹陷的該第一低介電常數閘極間隔物包含SiOCN，該第二閘極間隔物包含SiOCN，且凹陷的該第一低介電常數閘極間隔物具有與該第二閘極間隔物不同的一材料組成。
  19. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中蝕刻該第一低介電常數閘極間隔物是移除該第一低介電常數閘極間隔物並且形成一凹部，形成的該介電層是在該凹部的上方延伸，且在該第一源極/汲極區和該第一閘極之間形成一氣隙。
  20. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該第二閘極間隔物物理性地接觸該第一源極/汲極區。
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