TWI801896B - 半導體裝置及其形成方法 - Google Patents

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連建洲
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Abstract

提供一種半導體裝置。半導體裝置包含半導體鰭狀物。半導體裝置包含在半導體鰭狀物上方的閘極間隔物，閘極間隔物的下部圍繞第一區域，並且閘極間隔物的上部圍繞第二區域。半導體裝置包含在第一區域內的閘極介電質。半導體裝置包含在第一區域內的金屬閘極。半導體裝置包含與閘極介電質接觸的介電保護層，介電保護層包含在第二區域內的第一部分以及內襯金屬閘極的頂表面的第二部分。

Description

半導體裝置及其形成方法
本發明實施例大致上是關於半導體裝置，且特別是關於製造非平面式(non-planar)電晶體的方法。
半導體產業因持續改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，而經歷快速成長。在大多數的情況下，此種在積體密度上的改善來自於最小特徵尺寸的反覆縮減，這允許整合更多的組件於給定的區域中。
鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置變得逐漸普遍使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包含從基板突出的鰭狀物(fin)、環繞(wrap around)鰭狀物的閘極結構，閘極結構配置用以控制鰭式場效電晶體裝置的導電通道內的電荷載子(charge carrier)流動。例如，在三閘極鰭式場效電晶體裝置中，閘極結構環繞鰭狀物的三個側面，進而在鰭狀物的三個側面上形成導電通道。
根據一些實施例，提供一種半導體裝置，半導體裝置包含半導體鰭狀物、閘極間隔物、閘極介電質、金屬閘極以及介電保護層，閘極間隔物在半導體鰭狀物上方，其中閘極間隔物的下部(lower portion)圍繞第一區域，並且閘極間隔物的上部(upper portion)圍繞第二區域，閘極介電質在第一區域內，金屬閘極在第一區域內，且介電保護層與閘極介電質接觸，介電保護層包含在第二區域內的第一部分以及內襯(lining)金屬閘極的頂表面的第二部分。
根據另一些實施例，提供一種半導體裝置的形成方法，此方法包含：移除橫跨(straddling)半導體鰭狀物的虛置閘極結構以形成閘極溝槽；在閘極溝槽的下部內形成閘極結構，閘極結構包含閘極介電質以及在閘極介電質上方的金屬閘極；以及在閘極結構上方形成介電保護層；其中介電保護層包含在閘極溝槽的上部內的第一部分以及內襯金屬閘極的頂表面的第二部分。
根據又一些實施例，提供一種半導體裝置的形成方法，此方法包含：形成虛置閘極結構以橫跨半導體鰭狀物的部分；沿著虛置閘極結構的側壁形成閘極間隔物；在半導體鰭狀物的兩側形成源極區/汲極區，源極區/汲極區藉由閘極間隔物與虛置閘極結構分離；移除虛置閘極結構以形成被閘極間隔物圍繞的閘極溝槽；在閘極溝槽的下部內形成閘極結構，閘極結構包含閘極介電質以及在閘極介電質上方的金屬閘極；在閘極結構上方形成介電保護層，其中介電保護層包含在閘極溝槽的上部內的第一部分以及在金屬閘極的頂表面上方的第二部分；形成一對源極/汲極接觸件，源極/汲極接觸件與源極區/汲極區電性連接；以及形成閘極接觸件，閘極接觸件延伸穿過介電保護層的第二部分以與金屬閘極電性連接。
100:鰭式場效電晶體裝置
102:基底
104:鰭狀物
106:隔離區
108:閘極介電質
110:閘極
112S:源極區
112D:汲極區
200:方法
202、202、204、206、208、210、212、214、216、218、220、222、224、226、228、230:操作
300:鰭式場效電晶體裝置
302:基底
404:鰭狀物
406:墊氧化物層
408:墊氮化物層
410:遮罩
411:溝槽
500:隔離區
600、600A、600B:虛置閘極結構
602:虛置閘極介電質
604:虛置閘極
606:遮罩
700:輕摻雜汲極區
702:閘極間隔物
800:源極區/汲極區
900:層間介電質
902:接觸蝕刻停止層
904:介電層
1000A、1000B:閘極溝槽
1000A_1、1000B_1:第一區域
1000_2、1000A_2、1000B_2:第二區域
1100、1100A、1100B:主動閘極結構
1102:閘極介電層(閘極介電質)
1104:金屬層(金屬閘極)
1200:毯覆介電質
1300:犧牲層
1401:蝕刻製程
1501:蝕刻製程
1600:介電保護層
1600A:第一部分
1600B:第二部分
1702:接觸件
1704:接觸件
1708:介電質
A-A:剖面
B-B:剖面
H1:深度
M1:深度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖顯示根據一些實施例中的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的立體圖。
第2圖顯示根據一些實施例中的非平面式電晶體裝置的示例性製造方法的流程圖。
第3、4、5、6、7、8、9、10、11、12、13、14、15、16及17圖顯示根據一些實施例中由第2圖的方法所製造的示例性鰭式場效電晶體裝置於各個製程階段的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在...之下」、「下 方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
用詞「大約」以及「實質上(substantially)」可以表示一給定量的數值在例如該數值之5%以內變化的範圍(例如，數值的±1%、±2%、±3%、±4%、±5%)。
本揭露的實施例是以形成鰭式場效電晶體裝置的背景進行討論，且特別是形成用於鰭式場效電晶體裝置的接觸件的背景進行討論。在一些實施例中，形成虛置閘極結構於鰭狀物上方，在形成閘極間隔物於虛置閘極結構周圍之後，在閘極間隔物的兩側(respective sides)形成源極區/汲極區。接著，在源極區/汲極區上方形成層間介電(interlayer dielectric，ILD)層，並且移除虛置閘極結構以在層間介電層中形成閘極溝槽。接著，在閘極溝槽的下部中形成主動閘極結構。接著，在閘極溝槽上方形成介電保護層，以覆蓋(overlay)主動閘極結構的頂表面，並至少部分地沿著閘極溝槽的上部的內側壁延伸。接著，形成(閘極)接觸件以貫穿介電保護層在主動閘極結構的頂表面上的部分，從而與主動閘極結構電性連接。
藉由上述方法形成的用於鰭式場效電晶體裝置的閘極接觸件可以較不受到短路(或橋接(bridged))問題的影響。隨著技術節點(technology node)的尺寸持續縮小，積體電路的相鄰裝置特徵之間的距離可能顯著減少。如此一來，形成對應的接觸件(例如，導孔(via)結構)以耦合裝置特徵可能變得具有挑戰 性。例如，原先應彼此電性絕緣的相鄰裝置特徵的接觸件可能不慎被橋接，此可能是由於相鄰的裝置特徵之間的距離越來越小所造成，其導致在裝置特徵對應的接觸件之間形成的介電層(例如，層間介電(ILD)層)變得更薄或更容易穿透。如本文中所揭露，藉由形成介電保護層，接觸件可與相鄰的接觸件更好地絕緣，因此，即使兩個相鄰接觸件之間的層間介電層變薄或不慎被(導電材料)貫穿，所揭露的介電保護層也可以確保應電性隔離的兩個相鄰接觸件保持彼此電性隔離。
第1圖顯示根據一些實施例中示例的鰭式場效電晶體裝置100的立體圖。鰭式場效電晶體裝置100包含基底102以及突出於基底102上方的鰭狀物104。隔離區106形成在鰭狀物104的相對側上，鰭狀物104突出於隔離區106上方。閘極介電質108沿著鰭狀物104的側壁以及頂表面上方延伸，且閘極110在閘極介電質108上方。源極區/汲極區112S及112D在鰭狀物104中(或從鰭狀物104延伸)，並且在閘極介電質108以及閘極110的相對側上。第1圖是提供作為後續圖式中的多個剖面的參照。例如，剖面B-B沿著鰭式場效電晶體裝置100的閘極110的縱軸(longitudinal axis)延伸，剖面A-A垂直於剖面B-B並且沿著鰭狀物104的縱軸，且例如在源極區/汲極區112S及112D之間的電流的方向上。為了清楚說明，後續圖式參照這些參考剖面。
第2圖顯示根據本揭露一個或多個實施例中形成非平面式電晶體裝置的方法200的流程圖。舉例而言，方法200中的至少一些操作可以用於形成鰭式場效電晶體裝置(例如，鰭式場效電晶體裝置100)、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體等。應注意的是，方法200僅為示例而並非意圖限定本揭露實施例。因此，應理解的是，可以在第2圖的方法200之前、期間以及 之後，提供額外的操作，且一些其它操作於本文中僅簡要描述。在一些實施例中，方法200的操作可分別與第3、4、5、6、7、8、9、10、11、12、13、14、15、16及17圖所示的示例性鰭式場效電晶體裝置於各個製程階段的剖面圖關聯，其將於下文進一步詳細討論。
簡要概述，方法200起始於操作202，提供基底。方法200接續進行操作204，形成一個或多個鰭狀物。方法200接續進行操作206，形成隔離區。方法200接續進行操作208，形成虛置閘極結構。方法200接續進行操作210，形成輕摻雜汲極(lightly doped drain，LDD)區以及一個或多個閘極間隔物。方法200接續進行操作212，成長源極區/汲極區。方法200接續進行操作214，形成層間介電質(ILD)。方法200接續進行操作216，移除虛置閘極結構，在移除虛置閘極結構之後，便形成閘極溝槽。方法200接續進行操作218，形成主動閘極結構，主動閘極結構可以設置在閘極溝槽的下部中。方法200接續進行操作220，沉積毯覆介電質(blanket dielectric)。方法200接續進行操作222，在毯覆介電質上沉積犧牲層。方法200接續進行操作224，移除犧牲層的一部分。方法200接續進行操作226，移除毯覆介電質的一部分。方法200接續進行操作228，移除犧牲層的剩餘部分。方法200接續進行操作230，為各個主動閘極結構以及源極區/汲極區形成至少一個接觸件。
如上所述，第3至17圖分別顯示在第2圖的方法的各個製程階段中的鰭式場效電晶體裝置300的一部分的剖面圖。鰭式場效電晶體裝置300實質上類似於第1圖所示的鰭式場效電晶體裝置100，但是鰭式場效電晶體裝置300具有多個閘極結構以及多個鰭狀物。例如，第3至6圖顯示鰭式場效電晶體裝置300沿著剖面B-B(如第1圖所示)的剖面圖；第7至17圖顯示鰭式場效電晶體裝置300沿著 剖面A-A(如第1圖所示)的剖面圖。儘管第3至17圖繪示鰭式場效電晶體裝置300，應理解的是，鰭式場效電晶體裝置300可以包含許多其它裝置，例如電感器(inductor)、熔絲(fuse)、電容器、線圈等，但為了清楚說明，它們並未於第3至17圖中顯示。
對應於第2圖的操作202，第3圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含半導體基底302。基底302可以是半導體基底，例如塊狀(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等，其可為經摻雜的(例如，以p型或n型摻質(dopant)進行摻雜)或未經摻雜的。基底302可以是晶圓(wafer)，例如矽晶圓。一般而言，SOI基底包含形成在絕緣層上的半導體材料層，絕緣層例如可以是埋置氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基底上，基底通常為矽或玻璃基底，也可以使用其它基底，例如多層或梯度(gradient)基底。在一些實施例中，基底302的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
對應於第2圖的操作204，第4圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含(半導體)鰭狀物404。儘管第4圖的實施例(以及後續的圖式)僅繪示一個鰭狀物，但應理解的是，只要可以維持在本揭露的範圍內，鰭式場效電晶體裝置300可以包含任意數量的鰭狀物。在一些實施例中，可使用例如光微影(photolithography)以及蝕刻技術， 將基底302圖案化以形成鰭狀物404。例如，在基底302上方形成遮罩層，例如墊氧化物層(pad oxide layer)406以及覆蓋於其上的墊氮化物層(pad nitride layer)408，墊氧化物層406可以是包含氧化矽的薄膜，其例如是使用熱氧化(thermal oxidation)製程所形成。墊氧化物層406可以作為基底302與覆蓋於其上的墊氮化物層408之間的黏著層。在一些實施例中，墊氮化物層408由氮化矽、氧氮化矽、碳氮化矽(carbonitride)等或前述之組合形成。例如，可以使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)以形成墊氮化物層408。
使用光微影技術將遮罩層圖案化。一般而言，光微影技術利用沉積光阻材料(未繪示)、照射(曝光)以及顯影以移除一部分的光阻材料，剩餘的光阻材料可以保護下方的材料(例如於此例子中的遮罩層)不受到例如蝕刻等後續製程步驟影響。舉例而言，光阻材料可用於圖案化墊氧化物層406以及墊氮化物層408以形成圖案化的遮罩410，如第4圖所示。
圖案化的遮罩410接著可用於圖案化基底302被暴露的部分以形成溝槽(或開口)411，進而定義鰭狀物404，每個鰭狀物404位於兩個相鄰溝槽411之間，如第4圖所示。在一些實施例中，使用例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)等或前述之組合在基底302中蝕刻溝槽以形成鰭狀物404。蝕刻可以是非等向性(anisotropic)的。在一些實施例中，溝槽411可以是彼此平行並且相對於彼此緊密間隔的條狀物(strip)(從頂部觀看)。在一些實施例中，溝槽411可以是連續的並且圍繞鰭狀物404中對應的一者。複數個鰭狀物(fins)404在下文中有時可以被稱作為鰭狀物(fin)404。
可以藉由任意合適的方法將鰭狀物404圖案化。例如，可以使用 一種或多種光微影製程將鰭狀物404圖案化，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。通常，雙重圖案化或多重圖案化製程結合光微影以及自對準(self-aligned)製程，從而允許產生例如間距(pitch)小於使用單次、直接的光微影製程可獲得的間距的圖案。舉例而言，在一實施例中，在基底上方形成犧牲層並且藉由光微影製程將其圖案化，使用自對準製程在經圖案化的犧牲層旁邊(alongside)形成間隔物，接著移除犧牲層，剩餘的間隔物或心軸(mandrel)接著可以被用於將鰭狀物圖案化。
對應於第2圖的操作206，第5圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含隔離區500。由絕緣材料形成的隔離區500可以使相鄰的鰭狀物與彼此電性絕緣。絕緣材料可以是氧化物例如氧化矽、氮化物等或前述之組合，並且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(flowable CVD，FCVD)(例如，在遠程電漿系統中進行基於化學氣相沉積(CVD-based)的材料沉積，並進行後固化(post curing)使其轉變為另一種材料(例如氧化物))等或前述之組合，亦可以使用其它絕緣材料及/或其它形成製程。在所繪示的實施例中，絕緣材料是藉由流動式化學氣相沉積(FCVD)製程形成的氧化矽，一旦形成絕緣材料，便可以進行退火製程。例如化學機械研磨(chemical mechanical polish，CMP)等之平坦化製程可以移除任何多餘的絕緣材料，並且形成共平面(coplanar)(未繪示)之隔離區500的頂表面與鰭狀物404的頂表面。經圖案化的遮罩410(第4圖)也可以藉由平坦化製程移除。
在一些實施例中，隔離區500包含襯層(liner)，例如襯層氧化物(未繪示)，其位在每個隔離區500與基底302(鰭狀物404)之間的界面處。在一些實施 例中，形成襯層氧化物以減少基底302與隔離區500之間的界面處的晶體缺陷(crystalline defect)。相似地，襯層氧化物也可以用於減少鰭狀物404與隔離區之間的界面處的晶體缺陷。襯層氧化物(例如，氧化矽)可以是藉由基底302的表面層的熱氧化(thermal oxidation)所形成的熱氧化物，然而，也可以使用其它合適的方法以形成襯層氧化物。
接著，使隔離區500凹陷以形成淺溝槽隔離(shallow trench isolation，STI)區500，如第5圖所示。使隔離區500凹陷，使得鰭狀物404的上部從相鄰的淺溝槽隔離區500之間突出。淺溝槽隔離區500的各個頂表面可以具有平坦的表面(如圖中所示)、凸狀(convex)表面、凹狀(concave)表面(例如碟狀)或前述之組合。淺溝槽隔離區500的頂表面可以藉由合適的蝕刻形成為平坦、凸狀及/或凹狀的，可以使用可接受的蝕刻製程使隔離區500凹陷，例如，對隔離區500的材料具有選擇性的蝕刻製程。舉例而言，可以進行乾蝕刻或使用稀氫氟酸(dilute hydrofluoric，DHF)的濕蝕刻，使隔離區500凹陷。
第3至5圖顯示形成一個或多個鰭狀物(例如404)的實施例，然而也可以在各種不同的製程中形成鰭狀物。舉例而言，基底302的頂部可以由合適的材料替代，例如對於將形成的半導體裝置的預定類型(例如，N型或P型)而言為合適的磊晶材料，之後，將在頂部具有磊晶材料的基底302圖案化以形成包含磊晶材料的鰭狀物404。
作為另一示例，可以在基底的頂表面上方形成介電層；可以蝕刻穿過介電層形成溝槽；可以在溝槽中成長同質磊晶(homoepitaxial)結構；以及可以使介電層凹陷，使得同質磊晶結構從介電層突出，以形成一個或多個鰭狀物。
在又一示例中，可以在基底的頂表面上方形成介電層；可以蝕刻 穿過介電層形成溝槽；可以使用與基底不同的材料在溝槽中磊晶成長異質磊晶(heteroepitaxial)結構；以及可以使介電層凹陷，使得異質磊晶結構從介電層突出，以形成一個或多個鰭狀物。
在成長磊晶材料或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，可以在成長期間原位(in situ)摻雜成長的材料或結構，其可免於之前以及後續的佈植(implantation)，然而原位以及佈植摻雜也可以一起使用。更進一步而言，在NMOS區中磊晶成長與PMOS區中的材料不同的材料可為有益的。在不同的實施例中，鰭狀物404可以包含矽鍺(SixGe1-x，其中x可以介於0以及1之間)、碳化矽、純鍺或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例而言，用於形成III-V族化合物半導體的可用材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等，但不限於此。
對應於第2圖的操作208，第6圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含虛置閘極結構600。在一些實施例中，虛置閘極結構600包含虛置閘極介電質602以及虛置閘極604，可以在虛置閘極結構600上方形成遮罩606。為了形成虛置閘極結構600，在鰭狀物404上形成介電層，介電層可以是例如氧化矽、氮化矽、前述之多層結構等，並且可以藉由沉積或熱生長形成。
在介電層上方形成閘極層，並且在閘極層上方形成遮罩層。閘極層可以沉積在介電層上，接著例如藉由化學機械研磨進行平坦化，遮罩層可以沉積在閘極層上方。閘極層可以由例如多晶矽形成，然而也可以使用其它材料。遮罩層可以由例如氮化矽等形成。
在形成層(例如，介電層、閘極層以及遮罩層)之後，可以使用可接受的光微影以及蝕刻技術將遮罩層圖案化以形成遮罩606。接著，可以藉由可接受的蝕刻技術將遮罩606的圖案轉移至閘極層以及介電層，以分別形成虛置閘極604以及下方的虛置閘極介電質602。虛置閘極604以及虛置閘極介電質602覆蓋鰭狀物404的一部分(例如，通道區)。虛置閘極604也可以具有長度方向(lengthwise direction)(例如，第1圖的方向B-B)，其實質上垂直於鰭狀物404的長度方向(例如，第1圖的方向A-A)。
在第6圖的示例中，顯示虛置閘極介電質602形成在鰭狀物404之上(例如，在鰭狀物404的頂表面以及側壁之上)以及淺溝槽隔離區500之上。在另一些實施例中，可以藉由例如鰭狀物404的材料的熱氧化以形成虛置閘極介電質602，因此虛置閘極介電質602可以形成在鰭狀物404上方但不在淺溝槽隔離區500上方。應理解的是，這些以及其它變化仍包含在本揭露的範圍內。
第7至17圖顯示鰭式場效電晶體裝置300沿著如第1圖所示的剖面A-A(沿著鰭狀物的縱軸)的進一步處理(或製造)的剖面圖。簡要概述，在第7至17圖的示例中，在鰭狀物404上方繪示了兩個虛置閘極結構600A以及600B。為了簡單起見，虛置閘極結構600A以及600B有時可以統稱為虛置閘極結構600。應理解的是，可以在鰭狀物404上方形成多於或少於三個的虛置閘極結構，而仍保持在本揭露的範圍內。
對應於第2圖的操作210，第7圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含形成在鰭狀物404中的複數個輕摻雜汲極(LDD)區700。可以藉由電漿摻雜製程形成輕摻雜汲極區700。電漿摻雜製程可以包含形成以及圖案化例如光阻的遮罩，以覆蓋鰭式場效 電晶體裝置300要被保護而不受到電漿摻雜製程影響的區域。電漿摻雜製程可以在鰭狀物404中佈植N型或P型雜質(impurity)以形成輕摻雜汲極區700。例如，可以在鰭狀物404中佈植P型雜質(例如硼)以形成用於P型裝置的輕摻雜汲極區700。在另一示例中，可以在鰭狀物404中佈植N型雜質(例如磷)以形成用於N型裝置的輕摻雜汲極區700。在一些實施例中，輕摻雜汲極區700鄰接(abut)鰭式場效電晶體裝置300的其中一個通道區(例如，鰭狀物404被虛置閘極結構600之一覆蓋的部分)，輕摻雜汲極區700的一部分可以延伸於虛置閘極結構600下方並且延伸至鰭式場效電晶體裝置300的通道區。第7圖繪示輕摻雜汲極區700的非限制性示例，輕摻雜汲極區700的其它配置、形狀以及形成方法也是可能的，並且完全地意圖被包含在本揭露的範圍內。舉例而言，可以在形成閘極間隔物702(將在下文討論)之後形成輕摻雜汲極區700。在一些實施例中，可以省略輕摻雜汲極區700。
繼續參照第7圖，在形成輕摻雜汲極區700之後，在一些實施例中，在虛置閘極結構600周圍(例如，沿著其側壁並與其接觸)形成閘極間隔物702。例如，閘極間隔物702可以形成在虛置閘極結構600的相對的側壁上。應理解的是，可以在虛置閘極結構600周圍形成任意數量的閘極間隔物，只要可以維持在本揭露的範圍內。
閘極間隔物702可以是低介電常數(low-k)間隔物，並且可以由合適的介電材料形成，例如，氧化矽、碳氮氧化矽(silicon oxycarbonitride)、氮化矽、氮氧化矽、碳氮化矽等或前述之組合。可以使用任意合適的沉積方法例如熱氧化、化學氣相沉積(CVD)等以形成閘極間隔物702。
第7圖(以及接續的圖式)所繪示的閘極間隔物702的形狀以及形 成方法僅為非限制性的示例，其它形狀以及形成方法也是可能的，這些以及其它變化完全地意圖被包含在本揭露的範圍內。
對應於第2圖的操作212，第8圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含多個源極區/汲極區800。源極區/汲極區800形成在與虛置閘極結構600相鄰的鰭狀物404的凹陷中，例如在相鄰的虛置閘極結構600之間及/或在虛置閘極結構600旁邊。在一些實施例中，例如使用虛置閘極結構600作為蝕刻遮罩進行非等向性蝕刻製程以形成凹陷，然而也可以使用其它任意合適的蝕刻製程。
藉由在凹陷中磊晶生長半導體材料以形成源極區/汲極區800，可以使用任意合適的方法，例如金屬有機氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)等或前述之組合。如第8圖所示，磊晶的源極區/汲極區800可以具有從鰭狀物404的各表面凸起(raise)的表面(例如，在鰭狀物404的非凹陷部分上方凸起)並且可具有晶面(facet)。在一些實施例中，相鄰的鰭狀物的源極區/汲極區800可以合併(merge)以形成連續的磊晶源極區/汲極區(未繪示)。在一些實施例中，相鄰的鰭狀物的源極區/汲極區800可以不合併在一起並且維持分離的源極區/汲極區800(未繪示)。在一些實施例中，當產生的鰭式場效電晶體裝置是n型鰭式場效電晶體時，源極區/汲極區800可以包含碳化矽(silicon carbide，SiC)、磷化矽(silicon phosphorous，SiP)、磷摻雜的碳化矽(phosphorous-doped silicon carbon，SiCP)等。在一些實施例中，當產生的鰭式場效電晶體裝置是p型鰭式場效電晶體時，源極區/汲極區800包含矽化鍺(SiGe)以及p型雜質，例如硼或銦。
可以摻質佈植磊晶源極區/汲極區800以形成源極區/汲極區800，隨後可進行退火製程。佈植製程可以包含形成以及圖案化例如光阻的遮罩，以覆蓋鰭式場效電晶體裝置300要被保護而不受到佈植製程影響的區域。源極區/汲極區800可以具有濃度範圍為大約1×1019cm-3至大約1×1021cm-3的雜質(例如，摻質)濃度。可以將P型雜質(例如硼或銦)佈植至P型電晶體的源極區/汲極區800中，可以將N型雜質(例如磷或砷)佈植至N型電晶體的源極區/汲極區800中。在一些實施例中，磊晶源極區/汲極區800可以在它們的生長期間被原位(in situ)摻雜。
對應於第2圖的操作214，第9圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含層間介電質(interlayer dielectric，ILD)900。在一些實施例中，在形成層間介電質900之前，在第9圖所繪示的結構上方形成接觸蝕刻停止層(contact etch stop layer，CESL)902，接觸蝕刻停止層902可在接續的蝕刻製程中作為蝕刻停止層，並且可以包含合適的材料例如氧化矽、氮化矽、氮氧化矽或前述之組合等，並且可以藉由合適的方法形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或前述之組合等。
接著，在接觸蝕刻停止層902上方以及虛置閘極結構600(例如，600A以及600B)上方形成層間介電質900。在一些實施例中，層間介電質900由介電材料形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等，可以藉由任意合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)。在形成層間介電質900之後，在 層間介電質900上方形成介電層904，介電層904可以作為保護層，以防止或減少層間介電質900在後續蝕刻製程中的損失。介電層904可以由例如氮化矽、碳氮化矽等合適的材料形成，使用合適的方法例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)形成。在形成介電層904之後，可以進行例如化學機械研磨(CMP)的平坦化製程，以實現介電層904的水平的(level)頂表面。化學機械研磨也可以移除設置在虛置閘極604上方的遮罩606(第8圖)以及部分的接觸蝕刻停止層902。在一些實施例中，在平坦化製程之後，介電層904的頂表面與虛置閘極604的頂表面齊平。
之後進行示例的閘極後製製程(gate-last process)(有時稱為閘極替換製程)，以主動閘極結構(也可以稱作是取代閘極結構或金屬閘極結構)取代每個虛置閘極結構600的虛置閘極604以及虛置閘極介電質602。
對應於第2圖的操作216，第10圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除虛置閘極結構600A以及600C(第9圖)以分別形成閘極溝槽1000A以及1000B。為了簡單起見，閘極溝槽1000A以及1000B有時可以統稱為閘極溝槽1000。
在一些實施例中，為了移除虛置閘極結構600，進行一個或多個蝕刻步驟以移除虛置閘極604以及在虛置閘極604正下方的虛置閘極介電質602，使閘極溝槽1000(也可以稱作是凹陷)形成在各自的閘極間隔物702之間。換言之，每個閘極溝槽1000被各自的閘極間隔物702圍繞，每個閘極溝槽1000暴露出鰭狀物404的通道區。在移除虛置閘極的期間，當虛置閘極604被蝕刻時，虛置閘極介電質602可以作為蝕刻停止層。在移除虛置閘極604之後，接著可以移除虛置閘極介電質602。在一些實施例中，在移除虛置閘極604及/或虛置閘極介 電質602的期間，閘極間隔物702可以保持完整(intact)。
對應於第2圖的操作218，第11圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含主動閘極結構1100A以及1100B。根據不同的實施例，每個主動閘極結構1100A以及1100B形成在相應的一個閘極溝槽1000的下部。如圖所示，主動閘極結構1100A形成在閘極溝槽1000A的下部；且主動閘極結構1100B形成在閘極溝槽1000B的下部。如此一來，被閘極間隔物702的下部(在左手邊)圍繞的閘極溝槽1000A的第一區域(1000A_1)填充有主動閘極結構1100A，且被閘極間隔物702的上部(在左手邊)圍繞的閘極溝槽1000A的第二區域(1000A_2)可以保持被暴露出的；以及被閘極間隔物702的下部(在右手邊)圍繞的閘極溝槽1000B的第一區域(1000B_1)填充有主動閘極結構1100B，且被閘極間隔物702的上部(在右手邊)圍繞的閘極溝槽1000B的第二區域(1000B_2)可以保持被暴露出的。為了簡單起見，閘極溝槽的第一區域1000A_1以及1000B_1有時可以統稱為第一區域1000_1，閘極溝槽的第二區域1000A_2以及1000B_2有時可以統稱為第二區域1000_2，並且主動閘極結構1100A以及1100B有時可以統稱為主動閘極結構1100。在一些實施例中，每個主動閘極結構1100包含一層或多層閘極介電層(或閘極介電質)1102、一層或多層金屬層(或金屬閘極)1104、可選的蓋層(capping layer)(未繪示)以及膠層(未繪示)。
例如，閘極介電層1102順應地(conformally)沉積在閘極溝槽1000中，例如在鰭狀物404的頂表面以及側壁上、在閘極間隔物702的頂表面和側壁上以及在介電層904的頂表面上。根據一些實施例，閘極介電層1102包含氧化矽、氮化矽或前述之多層結構。在示例的實施例中，閘極介電層1102包含高介電常數介電材料，並且在這些實施例中，閘極介電層1102可以具有大於約7.0的 介電常數值(k value)，並且可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽以及前述之組合。閘極介電層1102的形成方法可以包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(PECVD)等。舉例而言，閘極介電層1102的厚度可以在大約8埃(Å)至大約20埃之間。
金屬層1104形成在(例如，順應地形成在)閘極介電層1102上。在一些實施例中，金屬層1104可以包含P型功函數層(work function layer)、N型功函數層、前述之多層或前述之組合。在本文的討論中，功函數層也可以稱為功函數金屬，可以被包含在P型裝置的閘極結構中的示例性P型功函數金屬包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭(TaSi2)、二矽化鎳(NiSi2)、其它合適的P型功函數材料或前述之組合。可以被包含在N型裝置的閘極結構中的示例性N型功函數金屬包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、其它合適的N型功函數材料或前述之組合。功函數值與功函數層的材料組成相關聯，因此，選擇功函數層的材料以調整其功函數值，使得目標閾值(threshold)電壓Vt在將形成的裝置中得以達成。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其它合適的製程以沉積功函數層。舉例而言，P型功函數層的厚度可以在大約8Å至大約15Å之間，而N型功函數層的厚度可以在大約15Å至大約30Å之間。
可選的蓋層形成在(例如，順應地形成在)金屬層1104之上。若有形成蓋層，蓋層會保護下方的金屬層1104不被氧化。在一些實施例中，蓋層是 包含矽的層，例如矽層、氧化矽層或氮化矽層，其藉由合適的方法形成，例如原子層沉積(ALD)、分子束沉積(MBD)、化學氣相沉積(CVD)等。蓋層的厚度可以在大約8Å至大約15Å之間。
膠層形成在(例如，順應地形成在)蓋層之上，或在金屬層1104之上(若省略蓋層)。膠層可作為下方層與後續形成於膠層上方的閘極電極材料之間的黏著層。膠層可以由合適的材料可形成，例如氮化鈦，可以使用合適的沉積方法形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等。
對應於第2圖的操作220，第12圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含毯覆介電質1200。在一些實施例中，毯覆介電質1200順應地形成在鰭式場效電晶體裝置300上方。如圖所示，毯覆介電質1200覆蓋介電層904的頂表面，沿著閘極間隔物702(未被主動閘極結構1100填充的閘極間隔物702)的內側壁延伸，並覆蓋主動閘極結構1100的頂表面。換句話說，藉由將毯覆介電質1200形成為具有實質上薄的厚度(例如，大約1至20奈米(nm))的順應層，此種內襯在閘極溝槽的第二區域1000_2中的順應層可以沿著閘極間隔物702的內側壁的上部延伸並覆蓋主動閘極結構1100的頂表面。
毯覆介電質1200可以包含選自由氧化矽、氮化矽、碳化矽、碳氧化矽、氧氮化矽、碳氮化矽、碳氧氮化矽(silicon oxycarbonitride)及前述之組合所組成的群組的材料。在一些實施例中，毯覆介電質1200以及閘極間隔物702可以具有不同的材料以在後續製程中提供蝕刻選擇性。毯覆介電質1200可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition， HDP-CVD)、流動式化學氣相沉積(FCVD)(例如，在遠程電漿系統中進行基於化學氣相沉積(CVD-based)的材料沉積以及後固化(post curing)使其轉變為另一種材料，例如氧化物)等或前述之組合。在另一些實施例中，毯覆介電質1200可以包含高介電常數介電材料，因此，毯覆介電質1200可以具有大於約4.0或甚至大於約7.0的介電常數值，並且可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽以及前述之組合。此種高介電常數的毯覆介電質1200的形成方法可以包含分子束沉積(MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)等。
對應於第2圖的操作222，第13圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含犧牲層1300。如圖所示，可以在鰭式場效電晶體裝置300上方沉積犧牲層1300以填充剩餘的閘極溝槽1000(例如，第二區域1000_2)。犧牲層1300可用於定義或者控制後續由毯覆介電質1200形成並接著被移除的介電保護層的高度，此將於下文討論。
在一些實施例中，犧牲層1300包含聚合物基(polymer-based)的介電質，並且藉由旋轉塗佈(spin coating)沉積以填充閘極溝槽的第二區域1000_2。聚合物基的介電質可以是無機聚合物，例如矽基(silicon-based)的聚合物像是旋轉塗佈玻璃(spin-on glass，SOG)。聚合物基的介電質可以是有機聚合物，例如具有更高有機含量的矽基聚合物、芳香烴、聚(亞芳基醚)(poly(arylene ether)，PAE)膜、苯環丁烯(benzocyclobutene，BCB)基膜、聚醯亞胺(polyimide)或氟化聚醯亞胺(fluorinated polyimide)、非晶型氟化碳(amorphous fluorinated carbon)膜、聚四氟乙烯(polytetrafluoroethylene，PTFE)膜或聚對二甲苯(parylene)。舉例而言，有機聚合物基的介電質的其中一種是由美國聯合訊號公司(Allied Signal of U.S.A.) 製造的FLARE(TM)，其是由全氟聯苯(perfluorobiphenyl)與芳香族雙酚(bisphenol)合成，產生的氟摻雜(fluorine-doped)的聚合物。在經沉積(例如，藉由旋轉塗佈)後，犧牲層1300立即接著在大約350℃至420℃之間的溫度下進行固化大約20至60分鐘。
對應於第2圖的操作224，第14圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除犧牲層1300的部分。在一些實施例中，犧牲層1300的部分包含在介電層904上方以及凹陷於閘極溝槽的第二區域1000_2中的部分。可以藉由一個或多個蝕刻製程1401移除犧牲層1300的部分，進而使毯覆介電質1200的部分被暴露。
如第14圖的示例所示，毯覆介電質1200被暴露出的部分可以包含覆蓋介電層904以及延伸於閘極溝槽的第二區域1000_2中至深度H1的毯覆介電質1200的部分。因此，蝕刻製程1401可以使犧牲層1300的剩餘部分凹陷至閘極溝槽的第二區域1000_2中的深度H1，同時保持毯覆介電質1200被暴露的部分完整(intact)。此種凹陷的犧牲層1300可以用於控制介電保護層(由毯覆介電質1200形成)的高度，其將於下文進一步詳細討論。
蝕刻製程1401可以是非等向性(anisotropic)的，例如，蝕刻製程1401可以在高密度電漿(HDP)蝕刻機中進行非等向性電漿蝕刻，蝕刻氣體例如包含四氟化碳(carbon tetrafluoride，CF4)、三氟甲烷(trifluoromethane，CHF3)、氟甲烷(methylfluoride，CH3F)以及氮氣(N2)。可以選擇蝕刻製程1401的操作條件使得對犧牲層1300的材料的蝕刻速率比對毯覆介電質1200的材料高。
對應於第2圖的操作226，第15圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除毯覆介電質1200被暴露的部分。在一些實 施例中，藉由進行一個或多個蝕刻製程1501以移除由凹陷的犧牲層1300所定義的毯覆介電質1200被暴露的部分。蝕刻製程1501可以是等向性(isotropic)的。舉例而言，可以藉由在鰭式場效電晶體裝置300上施加濕蝕刻劑以執行蝕刻製程1501，濕蝕刻劑可以包含稀氫氟酸(DHF)及/或胺衍生物(amine derivative)蝕刻劑(例如，NH4OH、NH3(CH3)OH、四甲基氫氧化銨(TetraMethyl Ammonium Hydroxide，TMAH)等)。在一些實施例中，可將蝕刻劑置於溶劑中(例如，乙二醇(ethylene glycol，EG)、二甘醇(diethylene glycol，DEG)、1-(2-羥乙基)-2-吡咯烷酮(1-(2-hydroxyethyl)-2-pyrrolidinone，HEP)、二甲基亞碸(dimethyl sulfoxide，DMSO)、環丁碸(sulfolane)、前述之組合等)至大約1體積%至大約10體積%的濃度。在蝕刻過程中，濕蝕刻劑1501可以保持在大約30℃至大約65℃之間的溫度，例如大約50℃，持續大約30秒至大約300秒之間的時間，例如大約150秒。
對應於第2圖的操作228，第16圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除犧牲層1300的剩餘部分。在移除犧牲層1300的剩餘部分之後，便可以形成介電保護層(有時稱為介電罩層(dielectric helmet layer))1600。如圖所示，形成在閘極溝槽的第二區域1000_2中的每個介電保護層1600具有U形的剖面。例如，介電保護層1600具有內襯或者覆蓋(例如，實體接觸)主動閘極結構1000的頂表面的第一部分1600A以及與第一部分1600A的兩端連接的第二部分1600B，其沿著第二區域1000_2的側壁(或閘極間隔物702的內側壁的上部)延伸。
在第16圖的示例中，介電保護層的第二部分1600B相對於閘極間隔物702的頂表面凹陷深度M1，此對於進行平坦化製程的後續製程可能是有益的。例如，在形成接觸件的期間可能進行一個或多個化學機械研磨製程，如此 一來，凹陷的第二部分1600B(相對於閘極間隔物702)可以作為停止層以結束化學機械研磨製程。然而，應理解的是，介電保護層的第二部分1600B可以與閘極間隔物702的頂表面齊平，而仍可以維持在本揭露的範圍內。
對應於第2圖的操作230，第17圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含接觸件1702以及接觸件1704。每一個接觸件1702以及1704可以包含貫穿一個或多個介電質的導孔結構，以與裝置結構、區域或特徵電性連接。例如，接觸件1702貫穿介電質1708以及介電保護層1600，以與主動閘極結構1100(具體而言，金屬閘極1104)電性連接；且接觸件1704貫穿層間介電質900以及接觸蝕刻停止層(ESL)902，以與源極區/汲極區800電性連接。因此，接觸件1702以及接觸件1704有時可以分別稱為閘極接觸件以及源極/汲極接觸件。
藉由在閘極接觸件1702周圍形成介電保護層1600，閘極接觸件1702可以與相鄰的接觸件例如源極/汲極接觸件1704更好地絕緣。因此，即使閘極接觸件1702與每個相鄰的源極/汲極接觸件1704之間的層間介電質900變薄或不慎被(導電材料，例如形成接觸件1702及/或1704時)貫穿，介電保護層1600可以確保應電性隔離的閘極接觸件1702與每個相鄰的源極/汲極接觸件1704保持彼此電性隔離。
在一些實施例中，介電質1708包含與層間介電質900的材料類似的材料。例如，介電質1708包含選自氧化矽、磷矽酸鹽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜的磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)等。因此，介電質1708有時也被稱為層間介電質(ILD)。可以藉由使用任意合適的方法例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積 (FCVD)，沉積上述材料以填充閘極溝槽1000(具體而言，第二區域1000_2)以形成介電質1708。在以介電質1708填充閘極溝槽1100之後，可以進行一個或多個化學機械研磨製程以平坦化層間介電質900以及介電質1708，在化學機械研磨製程期間，可以移除介電層904。接著，可以進行一個或多個圖案化製程以形成延伸穿過層間介電質900/介電質1708的各個開口，以暴露金屬閘極1104以及源極區/汲極區800。然後以導電材料(例如，銅、鎢等)填充開口，以形成接觸件1702以及1704。在一些實施例中，每個接觸件1702以及1704可以被(擴散)阻擋層包圍，為了圖式的清楚而未繪示阻擋層，阻擋層可以包含選自由鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)、鈦鎢(TiW)以及鈦(Ti)所組成的群組的材料。
在本揭露的一態樣中，揭露一種半導體裝置。半導體裝置包含半導體鰭狀物，半導體裝置包含在半導體鰭狀物上方的閘極間隔物，閘極間隔物的下部圍繞第一區域，並且閘極間隔物的上部圍繞第二區域。半導體裝置包含在第一區域內的閘極介電質。半導體裝置包含在第一區域內的金屬閘極。半導體裝置包含與閘極介電質接觸的介電保護層，介電保護層包含在第二區域內的第一部分以及內襯金屬閘極的頂表面的第二部分。
在一實施例中，前述閘極介電質包含至少一高介電常數(high-k)介電材料，且介電保護層包含與閘極介電質相同的高介電常數介電材料。
在一實施例中，前述介電保護層包含選自由鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽以及前述之組合所組成的群組的材料。
在一實施例中，前述介電保護層包含選自由氧化矽、氮化矽、氮氧化矽、碳氮化矽(silicon carbonitride)以及前述之組合所組成的群組的材料。
在一實施例中，前述半導體裝置更包含一對源極/汲極接觸件以及閘極接觸件，源極/汲極接觸件與設置於半導體鰭狀物的兩側的源極區/汲極區電性連接，閘極接觸件延伸穿過介電保護層的第二部分以與金屬閘極電性連接。
在一實施例中，前述閘極接觸件至少藉由介電保護層的第一部分與源極/汲極接觸件中的任一者電性絕緣。
在本揭露的另一態樣中，揭露一種半導體裝置的形成方法。方法包含移除橫跨(straddling)半導體鰭狀物的虛置閘極結構以形成閘極溝槽。方法包含在閘極溝槽的下部內形成閘極結構，閘極結構包含閘極介電質以及在閘極介電質上方的金屬閘極。方法包含在閘極結構上方形成介電保護層，介電保護層包含在閘極溝槽的上部內的第一部分以及內襯金屬閘極的頂表面的第二部分。
在一實施例中，前述在閘極結構上方形成介電保護層的步驟更包含：沿著閘極溝槽的上部的內側壁以及金屬閘極的頂表面上方沉積毯覆介電質，毯覆介電質與閘極介電質連接；以犧牲層填充閘極溝槽的上部；移除犧牲層的一部分至閘極溝槽中的深度，同時保持毯覆介電質完整(intact)；移除毯覆介電質的一部分至閘極溝槽中的相同深度，同時保持犧牲層完整，毯覆介電質的剩餘部分形成介電保護層；以及從閘極溝槽中移除犧牲層的剩餘部分。
在一實施例中，前述移除犧牲層的一部分至閘極溝槽中的深度的步驟包含對犧牲層進行非等向性(anisotropic)蝕刻製程。
在一實施例中，前述移除犧牲層的剩餘部分的步驟包含對犧牲層進行灰化(ashing)製程。
在一實施例中，前述介電保護層的第一部分的端部在閘極溝槽中分別凹陷至相同深度。
在一實施例中，前述閘極介電質包含至少一高介電常數介電材料，且介電保護層包含與閘極介電質相同的高介電常數介電材料。
在一實施例中，前述介電保護層包含選自由鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽以及前述之組合所組成的群組的材料。
在一實施例中，前述介電保護層包含選自由氧化矽、氮化矽、氮氧化矽、碳氮化矽(silicon carbonitride)以及前述之組合所組成的群組的材料。
在一實施例中，前述半導體裝置的形成方法更包含：形成一對源極/汲極接觸件，源極/汲極接觸件與設置於半導體鰭狀物的兩側的源極區/汲極區電性連接；以及形成閘極接觸件，閘極接觸件延伸穿過介電保護層的第二部分以與金屬閘極電性連接。
在一實施例中，前述閘極接觸件至少藉由介電保護層的第一部分與源極/汲極接觸件中的任一者電性絕緣。
在一實施例中，前述閘極介電質以及介電保護層具有相同的厚度。
在本揭露的又一態樣中，揭露一種半導體裝置的形成方法。方法包含形成虛置閘極結構以橫跨半導體鰭狀物的部分。方法包含沿著虛置閘極結構的側壁形成閘極間隔物。方法包含在半導體鰭狀物的兩側形成源極區/汲極區，源極區/汲極區藉由閘極間隔物與虛置閘極結構分離。方法包含移除虛置閘極結構以形成被閘極間隔物圍繞的閘極溝槽。方法包含在閘極溝槽的下部內形成閘極結構，閘極結構包含閘極介電質以及在閘極介電質上方的金屬閘極。方法包含在閘極結構上方形成介電保護層，其中介電保護層包含在閘極溝槽的上 部內的第一部分以及在金屬閘極的頂表面上方的第二部分。方法包含形成一對源極/汲極接觸件，源極/汲極接觸件與源極區/汲極區電性連接。方法包含形成閘極接觸件，閘極接觸件延伸穿過介電保護層的第二部分以與金屬閘極電性連接。
在一實施例中，前述閘極接觸件至少藉由介電保護層的第一部分與源極/汲極接觸件中的任一者電性絕緣。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的態樣。在本發明所屬技術領域中具有通常知識者應能夠理解，他們能以本發明實施例為基礎，設計或修改其它製程以及結構，以達到與於此介紹的實施例相同之目的及/或優點。在本發明所屬技術領域中具有通常知識者也應能夠理解，此類等效的製程以及結構並未悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神與範圍之下，進行各種改變、取代以及替換。
300:鰭式場效電晶體裝置
302:基底
404:鰭狀物
700:輕摻雜汲極區
702:閘極間隔物
800:源極區/汲極區
900:層間介電質
902:接觸蝕刻停止層
1100:主動閘極結構
1102:閘極介電層(閘極介電質)
1104:金屬層(金屬閘極)
1600:介電保護層
1702:接觸件
1704:接觸件
1708:介電質

Claims (9)

  1. 一種半導體裝置，包括：一半導體鰭狀物；一閘極間隔物，在該半導體鰭狀物上方，其中該閘極間隔物的一下部圍繞一第一區域，並且該閘極間隔物的一上部圍繞一第二區域；一閘極介電質，在該第一區域內；一金屬閘極，在該第一區域內；以及一介電保護層，與該閘極介電質接觸，該介電保護層包含在該第二區域內的一第一部分以及內襯該金屬閘極的一頂表面的一第二部分，其中該閘極介電質以及該介電保護層具有相同的厚度。
  2. 如請求項1所述之半導體裝置，其中該閘極介電質包含至少一高介電常數(high-k)介電材料，且該介電保護層包含與該閘極介電質相同的高介電常數介電材料。
  3. 如請求項1或2所述之半導體裝置，更包括：一對源極/汲極接觸件，與設置於該半導體鰭狀物的兩側的源極區/汲極區電性連接；以及一閘極接觸件，延伸穿過該介電保護層的該第二部分以與該金屬閘極電性連接。
  4. 如請求項3所述之半導體裝置，其中該閘極接觸件至少藉由該介電保護層的該第一部分與該對源極/汲極接觸件中的任一者電性絕緣。
  5. 一種半導體裝置的形成方法，包括：移除橫跨(straddling)一半導體鰭狀物的一虛置閘極結構以形成一閘極溝槽； 在該閘極溝槽的一下部內形成一閘極結構，該閘極結構包含一閘極介電質以及在該閘極介電質上方的一金屬閘極；沿著該閘極溝槽的一上部的內側壁以及該金屬閘極的頂表面上方沉積一毯覆介電質，該毯覆介電質與該閘極介電質連接；以一犧牲層填充該閘極溝槽的該上部；移除該犧牲層的一部分至該閘極溝槽中的深度，同時保持該毯覆介電質完整；移除該毯覆介電質的一部分至該閘極溝槽中的相同深度，同時保持該犧牲層完整，該毯覆介電質的剩餘部分形成一介電保護層；以及從該閘極溝槽中移除該犧牲層的剩餘部分。
  6. 如請求項5所述之半導體裝置的形成方法，其中移除該犧牲層的一部分至該閘極溝槽中的深度的步驟包括對該犧牲層進行一非等向性(anisotropic)蝕刻製程，其中移除該毯覆介電質的一部分至該閘極溝槽中的相同深度的步驟包括對該毯覆介電質進行一等向性(isotropic)蝕刻製程。
  7. 如請求項5所述之半導體裝置的形成方法，其中該介電保護層的該第一部分的端部在該閘極溝槽中分別凹陷至相同深度。
  8. 如請求項5、6及7中任一項所述之半導體裝置的形成方法，其中該閘極介電質以及該介電保護層具有相同的厚度。
  9. 一種半導體裝置的形成方法，包括：形成一虛置閘極結構以橫跨一半導體鰭狀物的一部分；沿著該虛置閘極結構的側壁形成一閘極間隔物；在該半導體鰭狀物的兩側形成源極區/汲極區，該源極區/汲極區藉由該閘極 間隔物與該虛置閘極結構分離；移除該虛置閘極結構以形成被閘極間隔物圍繞的一閘極溝槽；在該閘極溝槽的一下部內形成一閘極結構，該閘極結構包含一閘極介電質以及在該閘極介電質上方的一金屬閘極；沿著該閘極溝槽的一上部的內側壁以及該金屬閘極的頂表面上方沉積一毯覆介電質，該毯覆介電質與該閘極介電質連接；以一犧牲層填充該閘極溝槽的該上部；移除該犧牲層的一部分至該閘極溝槽中的深度，同時保持該毯覆介電質完整；移除該毯覆介電質的一部分至該閘極溝槽中的相同深度，同時保持該犧牲層完整，該毯覆介電質的剩餘部分形成一介電保護層；從該閘極溝槽中移除該犧牲層的剩餘部分；形成一對源極/汲極接觸件，該對源極/汲極接觸件與該源極區/汲極區電性連接；以及形成一閘極接觸件，該閘極接觸件延伸穿過該介電保護層的一部分以與該金屬閘極電性連接。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11996327B2 (en) * 2021-04-22 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160020294A1 (en) * 2014-07-21 2016-01-21 Kyungbum KOO Semiconductor device and method of fabricating the same
TWI559542B (zh) * 2012-09-07 2016-11-21 英特爾公司 具有選擇性閘極電極凹部的積體電路
TW201914033A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 鯺狀場效電晶體及其形成方法
US20190333812A1 (en) * 2018-04-26 2019-10-31 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
TWI679704B (zh) * 2017-08-31 2019-12-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW202002089A (zh) * 2018-06-15 2020-01-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW202016999A (zh) * 2018-08-16 2020-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US20200152509A1 (en) * 2018-11-08 2020-05-14 International Business Machines Corporation Formation of trench silicide source or drain contacts without gate damage

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642188B (zh) * 2015-03-26 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9859113B2 (en) * 2015-04-17 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method of semiconductor device structure with gate
US9761483B1 (en) * 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
KR102472133B1 (ko) * 2016-09-22 2022-11-29 삼성전자주식회사 집적회로 소자
US10211103B1 (en) * 2017-10-18 2019-02-19 Globalfoundries Inc. Advanced structure for self-aligned contact and method for producing the same
KR102432866B1 (ko) * 2017-11-29 2022-08-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10707131B2 (en) * 2018-08-14 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11011636B2 (en) * 2018-09-27 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11393754B2 (en) * 2018-09-28 2022-07-19 Intel Corporation Contact over active gate structures with etch stop layers for advanced integrated circuit structure fabrication
US10833169B1 (en) * 2019-04-22 2020-11-10 Globalfoundries Inc. Metal gate for a field effect transistor and method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI559542B (zh) * 2012-09-07 2016-11-21 英特爾公司 具有選擇性閘極電極凹部的積體電路
US20160020294A1 (en) * 2014-07-21 2016-01-21 Kyungbum KOO Semiconductor device and method of fabricating the same
TW201914033A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 鯺狀場效電晶體及其形成方法
TWI679704B (zh) * 2017-08-31 2019-12-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US20190333812A1 (en) * 2018-04-26 2019-10-31 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
TW202002089A (zh) * 2018-06-15 2020-01-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW202016999A (zh) * 2018-08-16 2020-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US20200152509A1 (en) * 2018-11-08 2020-05-14 International Business Machines Corporation Formation of trench silicide source or drain contacts without gate damage

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