TW202002089A - 半導體裝置及其製造方法 - Google Patents

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陳昭成
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Abstract

方法包含在半導體區上形成虛設閘極電極層，在虛設閘極電極層上方形成遮罩條，以及使用遮罩條作為第一蝕刻遮罩進行第一蝕刻製程，以將虛設閘極電極層的上部圖案化，虛設閘極電極層的上部的剩下部分形成虛設閘極電極的上部。此方法更包含在虛設閘極電極的上部的側壁上形成保護層，對虛設閘極電極層的下部進行第二蝕刻製程以形成虛設閘極電極的下部，保護層和遮罩條共同作為第二蝕刻遮罩，以取代閘極堆疊取代虛設閘極電極和下方虛設閘極介電質。

Description

半導體裝置及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其製造方法。
在積體電路(integrated circuit，IC)材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。
元件尺寸微縮化也增加了加工和製造積體電路的複雜性，且為了實現這些進步，需要在積體電路的加工和製造中進行相似的發展。舉例來說，已引入鰭式場效電晶體(Fin Field-Effect Transistors，FinFET)來取代平面電晶體，發展鰭式場效電晶體的結構及鰭式場效電晶體的製造方法。
形成鰭式場效電晶體一般包含形成虛設(dummy)閘極堆疊，並以取代閘極堆疊取代虛設閘極堆疊。
在一些實施例中，提供半導體裝置的製造方法，此方法包含在半導體區上形成虛設閘極電極層；在虛設閘極電極層上方形成遮罩條；使用遮罩條作為第一蝕刻遮罩進行第一蝕刻製程，以將虛設閘極電極層的上部圖案化，虛設閘極電極層的上部的剩下部分形成虛設閘極電極的上部；在虛設閘極電極的上部的側壁上形成保護層；對虛設閘極電極層的下部進行第二蝕刻製程以形成虛設閘極電極的下部，其中保護層和遮罩條共同作為第二蝕刻遮罩；以及以取代閘極堆疊取代虛設閘極電極和下方虛設閘極介電質。
在一些其他實施例中，提供半導體裝置的製造方法，此方法包含形成隔離區延伸進入半導體基底；形成半導體鰭突出高於隔離區；在半導體鰭上形成虛設閘極介電質；在虛設閘極介電質上方形成虛設閘極電極層；對虛設閘極電極層的上部進行第一蝕刻製程，其中當虛設閘極電極層的下部的頂表面在虛設閘極電極層的頂表面與底表面之間的中間水平高度時，停止第一蝕刻製程；沉積保護層；移除保護層的水平部分，保護層的垂直部分環繞虛設閘極電極層的剩下的上部；以及進行第二蝕刻製程以蝕刻虛設閘極電極層的下部，保護層在第二蝕刻製程期間保護虛設閘極電極層的剩下的上部。
在另外一些實施例中，提供半導體裝置，半導體裝置包含半導體鰭；閘極堆疊，位於半導體鰭的頂表面和側壁上；閘極間隙壁，包含位於閘極堆疊兩側上的部分；保護層，在閘極間隙壁與閘極堆疊之間，其中保護層具有底表面高於閘極間隙壁的底表面；以及源極區和汲極區，位於閘極堆疊的兩側。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明一些實施例提供鰭式場效電晶體(Fin Field-Effect Transistors，FinFET)及其形成方法。顯示形成鰭式場效電晶體的中間階段，討論一些實施例的一些變化。在各種視圖和實施例中，使用相同的參考符號標記相同的元件。
第1-12A、12B和12C圖為依據一些實施例之形成鰭式場效電晶體的中間階段的透視圖及/或剖面示意圖。第1-12A、12B和12C圖所示的步驟也示意性地顯示於第23圖所示的製程流程圖200中。
第1圖顯示半導體基底20(有時也簡稱為基底)的透視圖，半導體基底20可為晶圓的一部分。半導體基底20可為半導體基底，例如矽基底、矽碳基底、第III-V族化合物半導體基底或由其他半導體材料形成的基底。半導體基底20可為塊狀(bulk)半導體基底或絕緣層上覆矽基底。半導體基底20可輕摻雜有p型或n型雜質。
墊氧化物22和硬遮罩24形成於半導體基底20上方。依據本發明一些實施例，墊氧化物22由氧化矽形成，氧化矽可透過將半導體的表面層氧化來形成。硬遮罩24可由氮化矽、氮氧化矽、氮碳化矽或類似物形成。
接著，如第2圖所示，將硬遮罩24和墊氧化物22圖案化以形成平行的條/帶(strip)。接著，使用平行的條作為蝕刻遮罩來蝕刻半導體基底20，形成溝槽26延伸進入半導體基底20中。對應的製程顯示於第23圖所示的製程流程圖200的製程202中。因此，形成半導體條28。溝槽26延伸進入半導體基底20中，且具有彼此平行的長度方向。
接著，如第3圖所示，填充溝槽26以形成隔離區30。隔離區30也可被稱為淺溝槽隔離(Shallow Trench Isolation，STI)區。對應的製程顯示於第23圖所示的製程流程圖200的製程204中。形成步驟可包含以介電材料填充溝槽26。舉例來說，使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)，並進行化學機械研磨(Chemical Mechanical Polish，CMP)使介電材料的頂表面與硬遮罩24的頂表面齊平。在化學機械研磨之後，移除(第2圖所示的)硬遮罩24和墊氧化物22。
接著，請參照第4圖，將隔離區30凹陷，使得最終的隔離區30的頂表面低於半導體條28的頂表面。對應的製程顯示於第23圖所示的製程流程圖200的製程206中。在整篇說明書中，高於隔離區30的頂表面之半導體條28的上部被稱為半導體鰭32，而低於隔離區30的頂表面之半導體條28的下部仍然被稱為半導體條28。
在實施例的上述範例中，可透過任何合適的方法將鰭圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸(mandrel)將鰭圖案化。
第5圖顯示虛設閘極介電質34的形成。對應的製程顯示於第23圖所示的製程流程圖200的製程208中。依據本發明一些實施例，虛設閘極介電質34由氧化物(例如氧化矽)形成，且因此也可被稱為虛設氧化物。虛設閘極介電質34可由沉積或將半導體鰭32的表面層氧化來形成。因此，虛設閘極介電質34可延伸或不延伸至隔離區30的頂表面上。
第6A和6B圖顯示虛設閘極電極層36的形成和硬遮罩38形成於虛設閘極電極層36上方。對應的製程也顯示於第23圖所示的製程流程圖200的製程208中。第6B圖顯示第6A圖顯示的結構的剖面示意圖，其中剖面示意圖由第6A圖中包含線6B-6B的垂直面得到。整個虛設閘極電極層36可由有著相同百分比的相同元素的均質材料形成。依據本發明一些實施例，虛設閘極電極層36由非晶矽或多晶矽形成。依據本發明其他實施例，虛設閘極電極層36由非晶碳、氧化物(例如氧化矽)、氮化物(例如氮化矽)或類似物形成。形成方法可為原子層沉積(Atomic Layer Deposition，ALD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、電漿輔助化學氣相沉積(Plasma Enhance Chemical Vapor Deposition，PECVD)、旋塗或類似方法。接著，進行平坦化製程例如化學機械研磨(CMP)製程或機械研磨製程，使虛設閘極電極層36的頂表面平坦化。
硬遮罩形成於虛設閘極電極層36上方，且接著將硬遮罩圖案化作為硬遮罩條(有時簡稱為硬遮罩38)，硬遮罩38橫跨於半導體鰭32上方。應當理解的是，雖然顯示一個硬遮罩38，但是可具有複數個彼此平行的硬遮罩38，這些硬遮罩38在下方的半導體鰭32上方並橫跨下方的半導體鰭32。硬遮罩38可由氮化矽、氮氧化矽或類似物形成，且可為單一層或包含複數層的複合層。
接著，如第7A和7B圖所示，進行第一蝕刻製程以蝕刻虛設閘極電極層36。對應的製程顯示於第23圖所示的製程流程圖200的製程210中。蝕刻製程停止於頂表面36TS與底表面36BS之間的中間水平高度，頂表面36TS和底表面36BS分別為虛設閘極電極層36的頂表面和底表面。依據本發明一些實施例，如第7A和7B圖所示，蝕刻製程停止於高於半導體鰭32的頂表面32A的水平高度。虛設閘極電極層36的下方虛設閘極電極部分36B保持未蝕刻。依據本發明一些實施例，蝕刻製程停止於低於半導體鰭32的頂表面32A的水平高度(如第16A和16B圖所示)或與半導體鰭32的頂表面32A齊平。此蝕刻使用硬遮罩38作為蝕刻遮罩。
依據一些實施例，第7A和7B圖所示的蝕刻製程透過使用非等向性蝕刻方法進行，且透過使用乾蝕刻進行。最終的上方虛設閘極電極部分36A具有大致垂直的側壁。依據一些實施例，其中虛設閘極電極層36由非晶矽或多晶矽形成，蝕刻氣體可包含HBr、氯(Cl2 )和氟基氣體。氟基氣體可包含C2 F6 、CF4 、F2 或類似物。可將載體氣體(例如氮(N2 )或氬)添加至蝕刻氣體中。開啟電漿，施加有第一偏壓功率。舉例來說，第一偏壓功率可在約200W與約400W之間的範圍中。
第7B圖顯示第7A圖所示的結構的剖面示意圖，其中剖面示意圖由第7A圖中包含線7B-7B的面得到。顯示半導體鰭32的頂表面32A，虛線33也示意性地顯示第一蝕刻製程可停止的可能水平高度。
請參照第8A和8B圖，形成保護層40。對應的製程顯示於第23圖所示的製程流程圖200的製程212中。保護層40的材料不同於虛設閘極電極層36、虛設閘極介電質34和隔離區30的材料。依據本發明一些實施例，保護層40由SiN、SiON、SiOCN、SiC、SiOC、SiO2 或類似物形成。保護層40的厚度可在約2Å與約10Å之間的範圍中。保護層40可透過使用順應性沉積方法形成，例如原子層沉積或化學氣相沉積。因此，保護層40包含在硬遮罩38和上方虛設閘極電極部分36A上的側壁部分。保護層40更包含在硬遮罩38的頂表面和下方虛設閘極電極部分36B的頂表面上的水平部分。
第8B圖顯示第8A圖所示的結構的透視圖，其中透視圖由第8A圖所示的箭頭37標記的方向來得到。
請參照第9A圖，對保護層40進行非等向性蝕刻製程，以蝕刻保護層40的水平部分，且暴露出下方虛設閘極電極部分36B的頂表面。對應的製程顯示於第23圖所示的製程流程圖200的製程214中。接著，更進行第二蝕刻製程以蝕刻下方虛設閘極電極部分36B。對應的製程顯示於第23圖所示的製程流程圖200的製程216中。剩下的虛設閘極電極層36被稱為虛設閘極電極，在下文中也使用參考符號36標記虛設閘極電極。
第二蝕刻製程為非等向性，使得最終的下方虛設閘極電極部分36B具有大致垂直側壁。在第二蝕刻製程中，由於暴露出虛設閘極介電質34和隔離區30，為了避免蝕刻虛設閘極介電質34和隔離區30，選擇蝕刻氣體不會攻擊蝕刻虛設閘極介電質34和隔離區30。對應的蝕刻選擇性值可高於約10、20或更高，其中蝕刻選擇性值為虛設閘極電極層36的蝕刻速率與虛設閘極介電質34和隔離區30的蝕刻速率的比值。再者，在第二蝕刻製程中，保護層40保持為覆蓋上方虛設閘極電極部分36A的側壁的完整層。
依據一些實施例，其中虛設閘極電極層36由非晶矽或多晶矽形成，第二蝕刻製程的蝕刻氣體可包含HBr、氯(Cl2 )和氧(O2 )的混合物。第二蝕刻製程可排除用於上方虛設閘極電極部分36A的第一蝕刻製程中的氟基氣體。或者，可以相較於第一蝕刻製程較少的量包含氟基氣體。舉例來說，蝕刻上方虛設閘極電極部分36A的氟基氣體的流量為FRU，蝕刻下方虛設閘極電極部分36B的氟基氣體的流量為FRL，而比值FRL/FRU可小於約0.2或小於約0.1。可將載體氣體(例如氮(N2 )或氬)添加至蝕刻氣體中。開啟電漿，施加有第二偏壓功率。第二偏壓功率可大致等於、小於或大於用於蝕刻上方虛設閘極電極部分36A的第一偏壓功率。依據本發明一些實施例，第二偏壓功率在約200W與約400W之間的範圍中。在第二蝕刻製程中，保護層40保護上方虛設閘極電極部分36A，因此不蝕刻上方虛設閘極電極部分36A。
第9B圖顯示第9A圖所示的結構的透視圖，其中透視圖由第9A圖所示的箭頭37標記的方向來得到。
第10A和10B圖顯示修整製程以修整下方虛設閘極電極部分36B。對應的製程顯示於第23圖所示的製程流程圖200的製程218中。在修整製程中，保護層40保護上方虛設閘極電極部分36A。修整下方虛設閘極電極部分36B，因此下方虛設閘極電極部分36B變窄，且可能為錐形。依據一些實施例，其中虛設閘極電極層36由非晶矽或多晶矽形成，用於修整製程的蝕刻氣體可包含HBr、氯(Cl2 )和氧(O2 )的混合物。再者，修整製程可排除用於第一蝕刻製程中的氟基氣體，或氟基氣體的量可相較於蝕刻上方虛設閘極電極部分36A時更少。舉例來說，假設在修整製程中的氟基氣體的流量為FRT，比值FRT/FRU可小於約0.2或小於約0.1。可將載體氣體(例如氮(N2 )或氬)添加至蝕刻氣體中。開啟電漿，施加有第三偏壓功率。第三偏壓功率小於用於蝕刻上方虛設閘極電極部分36A的第一偏壓功率。依據本發明一些實施例，第三偏壓功率在約50W與約150W之間的範圍中。舉例來說，第三偏壓功率與第一偏壓功率(和第二偏壓功率)的比值在約0.1與約0.5之間的範圍中。在修整製程中降低偏壓功率具有引入一些等向性效應的效果，使得下方虛設閘極電極部分36B為錐形而非具有基腳(footing)。依據本發明一些實施例，在第二蝕刻製程結束時，降低偏壓功率以無縫轉換至修整製程，且其他製程條件保持不變。
在修整製程中，保護層40保護上方虛設閘極電極部分36A，因此不修整上方虛設閘極電極部分36A。因此，上方虛設閘極電極部分36A的側壁比下方虛設閘極電極部分36B更垂直。換句話說，下方虛設閘極電極部分36B的側壁比上方虛設閘極電極部分36A的側壁更斜向/傾斜。調整製程條件(例如等向性效應)，以調整虛設閘極電極層36的下部的傾斜角度。舉例來說，降低偏壓功率可導致下方虛設閘極電極部分36B的側壁更加傾斜。
依據本發明一些實施例，在修整製程之後，例如在濕蝕刻或乾蝕刻製程中移除保護層40的剩下部分。依據本發明其他實施例，在修整製程之後，不移除保護層40的剩下部分，且第11A、11B和11C圖所示的製程是在存在保護層40的情況下進行。
第10B圖顯示第10A圖所示的結構的透視圖，其中透視圖由第10A圖所示的箭頭37標記的方向來得到。下方虛設閘極電極部分36B的錐形側壁顯示於第10B圖中。
第11A、11B和11C圖顯示在形成閘極間隙壁、源極/汲極(source/drain，S/D)區、接觸蝕刻停止層(Contact Etch Stop Layer，CESL)和層間介電質(Inter-Layer Dielectric，ILD)之後的結構的透視圖和剖面示意圖。對應的製程顯示於第23圖所示的製程流程圖200的製程220中。第11A圖顯示閘極間隙壁42、源極/汲極(S/D)區44、接觸蝕刻停止層46和層間介電質48的示意圖，其中細節可在第11B和11C圖所示的剖面示意圖中得到。在後續段落中簡要地討論這些組件的形成製程。
首先，形成閘極間隙壁42(參照第11B和11C圖)。閘極間隙壁42形成於虛設閘極電極層36和硬遮罩38(第10A圖)的側壁上。依據本發明一些實施例，閘極間隙壁42透過順應性沉積介電層，接著進行非等向性蝕刻來移除介電層的水平部分，留下介電層的垂直部分而形成。依據本發明一些實施例，閘極間隙壁42由氮化矽形成，且可具有單一層結構。依據本發明其他實施例，閘極間隙壁42具有包含複數層的複合結構。舉例來說，閘極間隙壁42可包含氧化矽層以及在氧化矽層上方的氮化矽層。虛設閘極電極層36和閘極間隙壁42共同覆蓋半導體鰭32的一些部分，留下未被覆蓋的一些其他部分。
接著，源極/汲極區44(第11A圖)形成於半導體鰭32的暴露部分上。依據本發明一些實施例，源極/汲極區44的形成步驟包含以p型或n型摻雜物佈植暴露的半導體鰭32，以形成p型或n型的源極/汲極區。依據本發明一些實施例，源極/汲極區44的形成步驟包含蝕刻半導體鰭32的暴露部分，以及從各個凹口再成長磊晶半導體區。取決於最終的鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，可在進行磊晶時原位(in-situ)摻雜p型或n型雜質。舉例來說，當最終的鰭式場效電晶體為p型鰭式場效電晶體，可成長矽鍺硼(SiGeB)、SiGe或類似物。相反地，當最終的鰭式場效電晶體為n型鰭式場效電晶體，可成長矽磷(SiP)、矽碳磷(SiCP)或類似物。依據本發明其他實施例，源極/汲極區44由第III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。在磊晶區完全填充凹口之後，磊晶區開始水平地擴展，並可形成多面(facets)。可進行佈植，以將更多的p型或n型雜質引入源極/汲極區44。
接著，順應性地沉積接觸蝕刻停止層46(第11B和11C圖)。接著，進行平坦化製程(例如化學機械研磨製程或機械研磨製程)以移除層間介電質48和接觸蝕刻停止層46的多餘部分。依據本發明一些實施例，平坦化製程移除第10A圖所示的硬遮罩38，且暴露出虛設閘極電極層36，如第11B和11C圖中的最終結構所示。依據本發明其他實施例，化學機械研磨停止於硬遮罩38上。
第11B圖顯示由第11A圖中包含線11B-11B的垂直面得到的剖面示意圖。第11C圖顯示由第11A圖中包含線11C-11C的垂直面得到的剖面示意圖。如第11B和11C圖所示，閘極間隙壁42在保護層40外側並接觸保護層40。當從頂部觀察時，保護層40可形成環繞硬遮罩38(如果剩餘的話)和虛設閘極電極層36的頂部的完整環。閘極間隙壁42形成另一個環繞保護層40的環的完整環。第11C圖的線50代表半導體鰭32(第11B圖)的頂表面水平高度。依據一些實施例，保護層40的底端高於半導體鰭32的頂表面水平高度。
第12A、12B和12C圖顯示在以取代閘極堆疊52取代虛設閘極介電質34和虛設閘極電極層36之後的結構的透視圖和剖面示意圖。對應的製程顯示於第23圖所示的製程流程圖200的製程222中。第12A圖顯示示意圖，其中一些細節可在第12B和12C圖所示的剖面示意圖中得到。第12B圖顯示由第12A圖中包含線12B-12B的垂直面得到的剖面示意圖。第12C圖顯示由第12A圖中包含線12C-12C的垂直面得到的剖面示意圖。
在取代閘極堆疊的步驟中，先蝕刻虛設閘極電極層36(第11A、11B和11C圖)，形成由保護層40和閘極間隙壁42環繞的溝槽。在後續步驟中，蝕刻虛設閘極介電質34(第11B圖)，暴露出半導體鰭32的一部分。保護層40透過溝槽暴露出來。如果要移除保護層40，則可以從溝槽中移除保護層40。接著，如第12A圖所示，取代閘極堆疊52形成於溝槽中。取代閘極堆疊52可包含一個或複數個介電層以形成取代閘極介電質54(第12B圖)以及複數個導電層以形成取代閘極電極56。依據本發明一些實施例，取代閘極介電質54的形成包含形成界面(介電)層，且接著在界面層上方形成高介電常數介電層。界面層可為氧化矽層。高介電常數(high-k)介電層沉積於界面層上。依據本發明一些實施例，高介電常數介電層具有k值大於約7.0，且可包含金屬氧化物或Hf、Al、Zr、La或類似物的矽酸鹽。
取代閘極電極56形成於取代閘極介電質54上方。取代閘極電極56可包含複數個含金屬層，含金屬層由含金屬材料形成，例如TiN、TaN、TaC、TiAl、Co、Ru、Al、Cu、W、前述之合金、前述之多層。在形成取代閘極介電質54和取代閘極電極56之後，進行平坦化製程(例如化學機械研磨製程或機械研磨製程)以移除層間介電質48上方之取代閘極介電質54和取代閘極電極56的多餘部分。由此形成鰭式場效電晶體57。
如第12B和12C圖所示，取代閘極堆疊52具有有著大致垂直側壁的頂部52A以及錐形下部52B。依據本發明一些實施例，保護層40留在鰭式場效電晶體57中。再者，保護層40可由與取代閘極介電質54(例如高介電常數介電材料)和閘極間隙壁42中的任一個或兩者相同的材料或不同的材料形成。
請參照第12B圖，取代閘極堆疊52包含側壁52A’， 側壁52A’也是取代閘極介電質54的側壁。每個側壁52A’包含上部52A1’和下部52A2’，上部52A1’和下部52A2’可皆為大致筆直的。上部52A1’具有傾斜角度θ1。上部52A1’可為垂直或大致垂直。舉例來說，傾斜角度θ1小於約2度或小於約1度。下部52A2’具有傾斜角度θ2，傾斜角度θ2大於約1度或大於約3度。依據本發明一些實施例，傾斜角度θ2在約3度與約10度之間的範圍中。傾斜角度θ2大於傾斜角度θ1，兩者的差異(θ2-θ1)大於1度，且可能大於約3度。傾斜角度的差異(θ2-θ1)也可在約3度與約10度之間的範圍中。
請參照第12C圖，取代閘極堆疊52包含側壁52A’’，側壁52A’’也是取代閘極介電質54的側壁。每個側壁52A’’包含上部52A1’’和下部52A2’’， 上部52A1’’和下部52A2’’可皆為大致筆直的。上部52A1’’具有傾斜角度θ1’，下部52A2’’具有傾斜角度θ2’。傾斜角度θ1、θ2、θ1’、θ2’皆為取代閘極堆疊52的側壁的傾斜角度，除了傾斜角度θ1和θ2為從垂直於半導體鰭32的長度方向的垂直面觀察，而傾斜角度θ1’和θ2’為從平行於半導體鰭32的長度方向的垂直面觀察。傾斜角度θ1’和θ2’可在對應於傾斜角度θ1和θ2的大致相同範圍中。傾斜角度θ1和θ1’可彼此相等或彼此稍微不同。傾斜角度θ2和θ2’可彼此相等或彼此稍微不同。
第12C圖也顯示在不同水平高度下測量的取代閘極堆疊52的三個寬度W1、W2和W3。寬度W2在保護層40的底端測量得出。由於取代閘極堆疊52的頂端可為圓形，所以頂部寬度W1可在取代閘極堆疊52的側壁已為筆直的水平高度處測量頂部。舉例來說，舉例來說，頂部寬度W1可在保護層40的頂端或低於保護層40的頂端5nm的水平高度處測量得出。底部寬度W3可在填充金屬(例如鎢或鈷)(如第13圖所示)最底點的水平高度處或約高於取代閘極堆疊52的最底點的水平高度處測量得出。寬度W1和W2可大致彼此相等，舉例來說，兩者差異的絕對值小於約3Å或小於約1Å。寬度W1和W2可大於寬度W3，舉例來說，寬度(W1-W3)和寬度(W2-W3)可大於約3Å或大於約5Å。寬度(W1-W3)和寬度(W2-W3)可在約3Å與約10Å之間的範圍中。
第12C圖顯示高度H1、H2和H3。高度H1為保護層40的高度，高度H2為閘極堆疊在半導體鰭32的頂端上方的部分的高度，其中線50代表半導體鰭32的頂端的水平高度。高度H3為取代閘極堆疊52的高度。依據本發明一些實施例，高度H2大於(如第12C圖所示)、等於或小於(如第21C圖所示)高度H1。高度H1和H2小於高度H3。高度H1可在約5Å與約2000Å之間的範圍中，高度H2可在約5Å與約2000Å之間的範圍中，且可在約100Å與約500Å之間的範圍中。高度H3可在約5Å與約2000Å之間的範圍中，且可在約300Å與約700Å之間的範圍中。
第13圖顯示取代閘極堆疊52和保護層40的詳細的示意圖。取代閘極堆疊52包含取代閘極介電質54、複數個金屬層56A以及在金屬層56A的底部上方的填充金屬56B。金屬層56A可包含擴散阻障層、黏著層或類似物。填充金屬56B可由鎢或鈷形成。
第14A、14B、14C和14D圖顯示取代閘極堆疊52的側壁的可能概要的輪廓。第14A和14B圖反映依據第12C圖的剖面示意圖，第14C和14D圖反映依據第12B圖的左邊部分的剖面示意圖。在第14A和14C圖中，取代閘極堆疊52的上部為筆直的和垂直的，且取代閘極堆疊52的下部為筆直的且連續地逐漸變細。在第14B和14D圖中，取代閘極堆疊52的下部具有一般錐形輪廓，整個下部比上部更窄。然而，在水平高度58處，取代閘極堆疊52具有頸部，且取代閘極堆疊52低於水平高度58的一些部份具有寬度大於在水平高度58的寬度。在水平高度58的頸部也顯示於第13圖。
第15A和15B圖至第21A、21B和21C圖顯示依據其他實施例之形成鰭式場效電晶體的中間階段的透視圖和剖面示意圖。這些實施例相似於第1圖至第12A/12B/12C圖的實施例，除了虛設閘級電極層的第一蝕刻製程在暴露出虛設閘極介電質34之後停止。除非另有說明，否則這些實施例中的組件的材料和形成方法基本上與在第1圖至第12A、12B和12C圖所示的實施例由相同的參考符號標記的部件相同。因此，關於第15A/15B圖至第21A/21B/21C圖所示的組件的形成製程和材料的細節可見於第1圖至第12A/12B/12C圖的實施例的討論中。
這些實施例的初始步驟基本上相同於第1圖至第6A和6B圖所示的步驟，且形成的結構顯示於第15A和15B圖，第15A和15B圖的結構分別相似於第6A和6B圖所示的的結構。接著，如第16A和16B圖所示，蝕刻上方虛設閘極電極部分36A。此蝕刻製程停止於低於虛設閘極介電質34的頂表面的水平高度，且可低於半導體鰭32的頂表面。因此，暴露出虛設閘極介電質34的頂表面和側壁。依據本發明一些實施例，未蝕刻的下方虛設閘極電極部分36B的高度H4小於虛設閘極電極層36的整體高度H5的約20%，使得具有足夠空間用於形成最終的閘極堆疊的錐形下部。
後續的步驟基本上相同於第8A/8B圖至第12A/12B/12C圖的步驟。舉例來說，在第17A和17B圖中，保護層40形成為順應性層。在第18A和18B圖中，保護層40的水平部分透過蝕刻移除，使得暴露出下方的下方虛設閘極電極部分36B。接著，蝕刻下方虛設閘極電極部分36B直到暴露出隔離區30。此蝕刻製程基本上相同於參考第9A和9B圖討論的蝕刻製程。接著，進行修整製程，如第19A和19B圖所示，使得下方虛設閘極電極部分36B為錐形。第20A、20B和20C圖顯示在形成閘極間隙壁42、源極/汲極區44、接觸蝕刻停止層46和層間介電質48之後的透視圖和剖面示意圖。第20A、20B和20C圖所示的結構相似於第11A、11B和11C圖所示的結構，除了保護層40的底端低於半導體鰭32的頂表面。最終的鰭式場效電晶體57也相似於第11B圖所示的鰭式場效電晶體57。
第21A、21B和21C圖顯示在以形成取代閘極堆疊52之後的結構的透視圖和剖面示意圖。第21A、21B和21C圖所示的結構相似於第12A、12B和12C圖所示的結構，除了保護層40的底端低於半導體鰭32的頂表面(以及線50代表的頂表面水平高度)。
第22A、22B、22C和22D圖顯示取代閘極堆疊52的側壁的示意性輪廓。第22A和22B圖反映依據第21C圖的剖面示意圖，第22C和22D圖反映依據第21B圖的左邊部分的剖面示意圖。在第22A和22C圖中，取代閘極堆疊52的上部為筆直的和垂直的，且取代閘極堆疊52的下部為筆直的且連續地逐漸變細。在第22B和22D圖中，取代閘極堆疊52的下部具有一般錐形輪廓，整個下部比上部更窄。然而，在水平高度58’處，取代閘極堆疊52具有頸部，且取代閘極堆疊52低於水平高度58’的一些部份具有寬度大於在水平高度58’的寬度。
應當理解的是，雖然上述實施例以鰭式場效電晶體作為範例，但是本發明實施例的概念可應用於其他電晶體，例如平面電晶體。舉例來說，平面電晶體的虛設閘極電極層的圖案化可應用上述的蝕刻製程，且最終的取代閘極堆疊的下部可具有錐形輪廓。
本發明實施例具有一些優點特徵。由於閘極堆疊的下部可與源極/汲極區在相同的水平高度，因此透過形成有著錐形下部的閘極堆疊，增加了閘極堆疊與相鄰的源極/汲極區之間的距離。因此，降低了可能產生於閘極堆疊與源極/汲極區之間的漏電流。再者，降低了閘極堆疊與源極/汲極區之間的寄生電容。
依據本發明一些實施例，一方法包含在半導體區上形成虛設閘極電極層，在虛設閘極電極層上方形成遮罩條，以及使用遮罩條作為第一蝕刻遮罩進行第一蝕刻製程，以將虛設閘極電極層的上部圖案化。虛設閘極電極層的上部的剩下部分形成虛設閘極電極的上部。此方法更包含在虛設閘極電極的上部的側壁上形成保護層，以及對虛設閘極電極層的下部進行第二蝕刻製程以形成虛設閘極電極的下部，保護層和遮罩條共同作為第二蝕刻遮罩。以取代閘極堆疊取代虛設閘極電極和下方虛設閘極介電質。在一實施例中，蝕刻虛設閘極電極層的下部的製程包括:蝕刻下部直到暴露出在虛設閘極電極層下方的隔離區；以及修整虛設閘極電極的下部使其具有錐形輪廓。在一實施例中，虛設閘極電極的上部的側壁為大致筆直的，且虛設閘極電極的下部的側壁比虛設閘極電極的上部更傾斜。在一實施例中，半導體區包括半導體鰭突出高於複數個隔離區的頂表面，複數個隔離區在半導體鰭的兩側上，且虛設閘極電極的上部與虛設閘極電極的下部之間的界面高於半導體鰭的頂表面。在一實施例中，半導體區包括半導體鰭突出高於複數個隔離區的頂表面，複數個隔離區在半導體鰭的兩側上，且虛設閘極電極的上部與虛設閘極電極的下部之間的界面低於半導體鰭的頂表面。在一實施例中，在取代步驟之後，保護層環繞取代閘極堆疊。在一實施例中，此方法更包含移除保護層。在一實施例中，此方法更包含在保護層和虛設閘極電極上方形成層間介電質，其中取代步驟包括:蝕刻虛設閘極電極以形成在層間介電質中的溝槽；以及從溝槽中移除保護層。
依據本發明一些實施例，一方法包含形成隔離區延伸進入半導體基底，形成半導體鰭突出高於隔離區，在半導體鰭上形成虛設閘極介電質，在虛設閘極介電質上方形成虛設閘極電極層，對虛設閘極電極層的上部進行第一蝕刻製程，其中當虛設閘極電極層的下部的頂表面在虛設閘極電極層的頂表面與底表面之間的中間水平高度時，停止第一蝕刻製程。沉積保護層，移除保護層的水平部分，保護層的垂直部分環繞虛設閘極電極層的剩下的上部，以及進行第二蝕刻製程以蝕刻虛設閘極電極層的下部，保護層在第二蝕刻製程期間保護虛設閘極電極層的剩下的上部。在一實施例中，此方法更包含以取代閘極堆疊取代虛設閘極電極層的剩下的上部和剩下的下部以及虛設閘極介電質。在一實施例中，保護層具有側壁接觸取代閘極堆疊的側壁。在一實施例中，此方法更包含移除保護層。在一實施例中，當第一蝕刻製程停止時，虛設閘極介電質埋置於虛設閘極電極層的下部中。在一實施例中，當第一蝕刻製程停止時，暴露出虛設閘極介電質。在一實施例中，此方法更包含形成閘極間隙壁，其中保護層具有底表面高於閘極間隙壁的底表面。
依據本發明一些實施例，一裝置包含半導體鰭，閘極堆疊位於半導體鰭的頂表面和側壁上，閘極間隙壁包含位於閘極堆疊兩側上的部分，保護層在閘極間隙壁與閘極堆疊之間，其中保護層具有底表面高於閘極間隙壁的底表面，以及源極區和汲極區，位於閘極堆疊的兩側。在一實施例中，保護層的底表面高於半導體鰭的頂表面。在一實施例中，保護層的底表面低於半導體鰭的頂表面。在一實施例中，保護層由不同於閘極間隙壁的材料形成。在一實施例中，保護層包括在閘極堆疊兩側上的部分，且閘極間隙壁包含在一包含閘極堆疊和保護層的組合區域兩側上的部分。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
20‧‧‧半導體基底22‧‧‧墊氧化物24、38‧‧‧硬遮罩26‧‧‧溝槽28‧‧‧半導體條30‧‧‧隔離區32‧‧‧半導體鰭32A、36TS‧‧‧頂表面33‧‧‧虛線34‧‧‧虛設閘極介電質36‧‧‧虛設閘極電極層36A‧‧‧上方虛設閘極電極部分36B‧‧‧下方虛設閘極電極部分36BS‧‧‧底表面37‧‧‧箭頭40‧‧‧保護層42‧‧‧閘極間隙壁44‧‧‧源極/汲極區46‧‧‧接觸蝕刻停止層48‧‧‧層間介電質50‧‧‧線52‧‧‧取代閘極堆疊52A‧‧‧頂部52B‧‧‧底部52A’、52A’’‧‧‧側壁52A1’、52A1’’‧‧‧上部52A2’、52A2’’‧‧‧下部54‧‧‧取代閘極介電質56‧‧‧取代閘極電極57‧‧‧鰭式場效電晶體58、58’‧‧‧水平高度200‧‧‧製程流程圖202、204、206、208、210、212、214、216、218、220、222‧‧‧製程H1、H2、H3、H4、H5‧‧‧高度W1、W2、W3‧‧‧寬度θ1、θ2、θ1’、θ2’‧‧‧傾斜角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1-5、6A-10A、6B-10B、11A-11C、12A-12C圖為依據一些實施例之形成鰭式場效電晶體(FinFET)的中間階段的透視圖及/或剖面示意圖。 第13圖顯示依據一些實施例之閘極堆疊的剖面示意圖。 第14A、14B、14C和14D圖顯示依據一些實施例之閘極堆疊的一些輪廓。 第15A-19A、15B-19B、20A-20C、21A-21C圖為依據一些實施例之形成鰭式場效電晶體的中間階段的透視圖和剖面示意圖。 第22A、22B、22C和22D圖顯示依據一些實施例之閘極堆疊的一些輪廓。 第23圖顯示依據一些實施例之形成鰭式場效電晶體的流程圖。
200‧‧‧製程流程圖
202、204、206、208、210、212、214、216、218、220、222‧‧‧製程

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 在一半導體區上形成一虛設閘極電極層； 在該虛設閘極電極層上方形成一遮罩條； 使用該遮罩條作為一第一蝕刻遮罩進行一第一蝕刻製程，以將該虛設閘極電極層的一上部圖案化，該虛設閘極電極層的該上部的剩下部分形成一虛設閘極電極的一上部； 在該虛設閘極電極的該上部的側壁上形成一保護層； 對該虛設閘極電極層的一下部進行一第二蝕刻製程以形成該虛設閘極電極的一下部，其中該保護層和該遮罩條共同作為一第二蝕刻遮罩；以及 以一取代閘極堆疊取代該虛設閘極電極和一下方虛設閘極介電質。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中蝕刻該虛設閘極電極層的該下部的製程包括： 蝕刻該下部直到暴露出在該虛設閘極電極層下方的一隔離區；以及 修整該虛設閘極電極的該下部使其具有一錐形輪廓。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該虛設閘極電極的該上部的側壁為大致筆直的，且該虛設閘極電極的該下部的側壁比該虛設閘極電極的該上部更傾斜。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該半導體區包括一半導體鰭突出高於複數個隔離區的頂表面，該複數個隔離區在該半導體鰭的兩側上，且該虛設閘極電極的該上部與該虛設閘極電極的該下部之間的界面高於該半導體鰭的頂表面。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該半導體區包括一半導體鰭突出高於複數個隔離區的頂表面，該複數個隔離區在該半導體鰭的兩側上，且該虛設閘極電極的該上部與該虛設閘極電極的該下部之間的界面低於該半導體鰭的頂表面。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在該取代步驟之後，該保護層環繞該取代閘極堆疊。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括： 移除該保護層。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括： 在該保護層和該虛設閘極電極上方形成一層間介電質，其中該取代步驟包括： 蝕刻該虛設閘極電極以形成在該層間介電質中的一溝槽；以及 從該溝槽中移除該保護層。
  9. 一種半導體裝置的製造方法，包括： 形成一隔離區延伸進入一半導體基底； 形成一半導體鰭突出高於該隔離區； 在該半導體鰭上形成一虛設閘極介電質； 在該虛設閘極介電質上方形成一虛設閘極電極層； 對該虛設閘極電極層的一上部進行一第一蝕刻製程，其中當該虛設閘極電極層的一下部的頂表面在該虛設閘極電極層的頂表面與底表面之間的一中間水平高度時，停止該第一蝕刻製程； 沉積一保護層； 移除該保護層的水平部分，該保護層的垂直部分環繞該虛設閘極電極層的一剩下的上部；以及 進行一第二蝕刻製程以蝕刻該虛設閘極電極層的該下部，該保護層在該第二蝕刻製程期間保護該虛設閘極電極層的該剩下的上部。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，更包括： 以一取代閘極堆疊取代該虛設閘極電極層的該剩下的上部和一剩下的下部以及該虛設閘極介電質。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該保護層具有側壁接觸該取代閘極堆疊的側壁。
  12. 如申請專利範圍第9項所述之半導體裝置的製造方法，更包括： 移除該保護層。
  13. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中當該第一蝕刻製程停止時，該虛設閘極介電質埋置於該虛設閘極電極層的該下部中。
  14. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中當該第一蝕刻製程停止時，暴露出該虛設閘極介電質。
  15. 如申請專利範圍第9項所述之半導體裝置的製造方法，更包括： 形成一閘極間隙壁，其中該保護層具有底表面高於該閘極間隙壁的底表面。
  16. 一種半導體裝置，包括： 一半導體鰭； 一閘極堆疊，位於該半導體鰭的頂表面和側壁上； 一閘極間隙壁，包括位於該閘極堆疊兩側上的部分； 一保護層，在該閘極間隙壁與該閘極堆疊之間，其中該保護層具有底表面高於該閘極間隙壁的底表面；以及 一源極區和一汲極區，位於該閘極堆疊的兩側。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該保護層的底表面高於該半導體鰭的頂表面。
  18. 如申請專利範圍第16項所述之半導體裝置，其中該保護層的底表面低於該半導體鰭的頂表面。
  19. 如申請專利範圍第16項所述之半導體裝置，其中該保護層由不同於該閘極間隙壁的材料形成。
  20. 如申請專利範圍第16項所述之半導體裝置，其中該保護層包括在該閘極堆疊兩側上的部分，且該閘極間隙壁包括在一包括該閘極堆疊和該保護層的組合區域兩側上的部分。
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