DE102019116395A1 - Steuern von profilen von ersatz-gates - Google Patents

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Abstract

Ein Verfahren umfasst das Bilden einer Dummy-Gate-Elektrodenschicht über einer Halbleiterregion, das Bilden eines Maskenstreifens über der Dummy-Gate-Elektrodenschicht und das Durchführen eines ersten Ätzprozesses unter Verwendung des Maskenstreifens als einer ersten Ätzmaske zum Strukturieren eines oberen Abschnitts der Dummy-Gate-Elektrodenschicht. Ein verbleibender Abschnitt des oberen Abschnitts der Dummy-Gate-Elektrodenschicht bildet einen oberen Teil einer Dummy-Gate-Elektrode. Das Verfahren umfasst ferner das Bilden einer Schutzschicht auf Seitenwänden des oberen Teils der Dummy-Gate-Elektrode und das Durchführen eines zweiten Ätzprozesses auf einem unteren Abschnitt der Dummy-Gate-Elektrodenschicht zum Bilden eines unteren Teils der Dummy-Gate-Elektrode, wobei die Schutzschicht und der Maskenstreifen in Kombination als eine zweite Ätzmaske verwendet werden. Die Dummy-Gate-Elektrode und ein darunterliegendes Dummy-Gate-Dielektrikum werden durch einen Ersatz-Gate-Stapel ersetzt.

Description

  • HINTERGRUND
  • Technologische Fortschritte bei Materialien und der Gestaltung von integrierten Schaltungen (IC, Integrated Circuits) haben Generationen von ICs produziert, wo jede Generation kleinere und komplexere Schaltungen als die vorherigen Generationen aufweist. Im Verlaufe der IC-Entwicklung hat die Funktionsdichte (zum Beispiel die Anzahl an miteinander verbundenen Vorrichtungen pro Chipfläche) allgemein zugenommen, während sich Geometriegrößen verringert haben. Dieser Herunterskalierungsprozess bietet allgemein Vorteile durch Steigern der Produktionseffizienz und Senken damit verbundener Kosten.
  • Solch ein Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs gesteigert und es werden ähnliche Entwicklungen bei der IC-Verarbeitung und -herstellung benötigt, damit diese Fortschritte realisiert werden. Zum Beispiel sind Finnenfeldeffekttransistoren (FinFETs) eingeführt worden, um planare Transistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Herstellung der FinFETs werden gegenwärtig entwickelt.
  • Die Bildung von FinFETs umfasst typischerweise das Bilden von Dummy-Gate-Stapeln und Ersetzen der Dummy-Gate-Stapel durch Ersatz-Gate-Stapel.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden anhand der folgenden ausführlichen Beschreibung am besten verstanden, wenn diese mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der deutlichen Erläuterung wegen willkürlich vergrößert oder verkleinert sein.
    • Die 1 bis 12A, 12B und 12C sind perspektivische Ansichten und/oder Querschnittsansichten von Zwischenstufen bei der Bildung eines Finnenfeldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
    • 13 veranschaulicht eine Querschnittsansicht eines Gate-Stapels gemäß einigen Ausführungsformen.
    • Die 14A, 14B, 14C und 14D veranschaulichen einige Profile von Gate-Stapeln gemäß einigen Ausführungsformen.
    • Die 15A und 15B bis 21A, 21B und 21C sind perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß einigen Ausführungsformen.
    • Die 22A, 22B, 22C und 22D veranschaulichen einige Profile von Gate-Stapeln gemäß einigen Ausführungsformen.
    • 23 veranschaulicht einen Prozessfluss zur Bildung eines FinFET gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung von verschiedenen Merkmalen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Element in direktem Kontakt gebildet sind, und auch Ausführungsformen umfassen, in welchen zusätzliche Elemente zwischen dem ersten und zweiten Element gebildet sein können, so dass das erste und zweite Element möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen, die erörtert werden, vor.
  • Ferner können räumlich bezogene Begriffe, wie etwa „darunterliegend“, „unter“, „untere/r/s“, „darüberliegend“, „obere/r/s“ und dergleichen hierin zur einfacheren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich bezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder dem Betrieb zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder mit anderen Ausrichtungen) und die hierin verwendeten räumlich bezogenen Deskriptoren können ebenfalls dementsprechend interpretiert werden.
  • Es werden Finnenfeldeffekttransistoren (FinFETs) und die Verfahren zur Bildung derselbigen gemäß einigen Ausführungsformen der vorliegenden Offenbarung bereitgestellt. Es sind die Zwischenstufen des Bildens der FinFETs veranschaulicht. Es werden einige Variationen einiger Ausführungsformen erörtert. In den gesamten verschiedenen Ansichten und Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • Die 1 bis 12A, 12B und 12C veranschaulichen die perspektivischen Ansichten und/oder Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß einigen Ausführungsformen. Die Schritte, die in 1 bis 12A, 12B und 12C gezeigt sind, sind auch schematisch in dem Prozessfluss 200 veranschaulicht, der in 23 gezeigt ist.
  • 1 veranschaulicht eine perspektivische Ansicht des Substrats 20, welches ein Teil eines Wafers sein kann. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein Siliziumsubstrat, ein Siliziumkohlenstoffsubstrat, ein III-V-Verbundhalbleitersubstrat oder ein Substrat, das aus anderen Halbleitermaterialien gebildet ist, sein. Das Substrat 20 kann ein Volumenhalbleitersubstrat oder ein Silizium-auf-Isolator-Substrat sein. Das Substrat 20 kann leicht mit einer p-Typ- oder einer n-Typ-Verunreinigung dotiert sein.
  • Ein Padoxid 22 und eine Hartmaske 24 sind über dem Halbleitersubstrat 20 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Padoxid 22 aus Siliziumoxid gebildet, welches durch Oxidieren einer Oberflächenschicht des Halbleitersubstrats 20 gebildet sein kann. Die Hartmaske 24 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkohlenstoffnitrid oder dergleichen gebildet sein.
  • Wie in 2 gezeigt ist, werden als Nächstes die Hartmaske 24 und das Padoxid 22 strukturiert, um parallele Streifen zu bilden. Die parallelen Streifen werden dann als eine Ätzmaske verwendet, um das Substrat 20 zu ätzen, wobei Gräben 26 gebildet werden, die sich in das Halbleitersubstrat 20 hinein erstrecken. Der jeweilige Prozess ist als Prozess 202 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Dementsprechend werden Halbleiterstreifen 28 gebildet. Die Gräben 26 erstrecken sich in das Halbleitersubstrat 20 hinein und weisen Längsrichtungen auf, die parallel zueinander sind.
  • Als Nächstes werden die Gräben 26 gefüllt, um Isolierregionen 30 zu bilden, wie in 3 gezeigt. Die Isolierregionen 30 werden alternativ als Flachgrabenisolations(STI, Shallow Trench Isolation)-regionen 30 bezeichnet. Der jeweilige Prozess ist als Prozess 204 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Das Bilden kann das Füllen der Gräben 26 mit (einer) dielektrischen Schicht(en), zum Beispiel unter Verwendung einer fließfähigen chemischen Dampfabscheidung (FCVD, Flowable Chemical Vapor Deposition) und Durchführen eines chemisch-mechanischen Polierens (CMP, Chemical Mechanical Polish) zum Nivellieren der oberen Fläche des dielektrischen Materials mit der oberen Fläche der Hartmaske 24 oder den oberen Flächen der Isolierregionen 30 umfassen. Nach dem CMP werden die Hartmaske 24 und das Padoxid 22 (2) entfernt.
  • Unter Bezugnahme auf 4 werden als Nächstes die STI-Regionen 30 ausgespart, so dass die oberen Flächen der resultierenden STI-Regionen 30 niedriger als die obere Fläche der Halbleiterstreifen 28 sind. Der jeweilige Prozess ist als Prozess 206 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. In der gesamten Beschreibung werden die oberen Abschnitte der Halbleiterstreifen 28 als Halbleiterfinnen 32 bezeichnet, wobei die oberen Abschnitte höher als die oberen Flächen der STI-Regionen 30 sind, während die unteren Abschnitte der Halbleiterstreifen 28, die niedriger als die oberen Flächen der STI-Regionen 30 sind, weiterhin als Halbleiterstreifen 28 bezeichnet werden.
  • In den zuvor veranschaulichten Beispielen von Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung von einem oder mehreren Photolithographieprozessen einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstausgerichtete Prozesse, wobei ein Erzeugen von Mustern ermöglicht wird, die zum Beispiel Steigungen aufweisen, die kleiner sind als was ansonsten unter Verwendung eines einzigen direkten Photolithographieprozesses erhalten werden kann. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und strukturiert, indem ein Photolithographieprozess verwendet wird. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Stützdorne können dann verwendet werden, um die Finnen zu strukturieren.
  • 5 veranschaulicht das Bilden von Dummy-Gate-Dielektrika 34. Der jeweilige Prozess ist als Prozess 208 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Dummy-Gate-Dielektrika 34 aus einem Oxid, wie etwa einem Siliziumoxid, gebildet, und somit alternativ als Dummy-Oxide 34 bezeichnet. Die Dummy-Oxide 34 können durch Abscheiden oder Oxidieren der Oberflächenschichten der Halbleiterfinnen 32 gebildet werden. Dementsprechend können sich die Dummy-Oxide 34 auf den oberen Flächen der STI-Regionen 30 erstrecken oder nicht.
  • Die 6A und 6B veranschaulichen das Bilden der Dummy-Gate-Elektrodenschicht 36 und der Hartmaske 38 über der Dummy-Gate-Elektrodenschicht 36. Der jeweilige Prozess ist auch als Prozess 208 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. 6B veranschaulicht eine Querschnittsansicht der Struktur, die in 6A gezeigt ist, wobei die Querschnittsansicht anhand einer vertikalen Ebene erhalten wird, die die Linie 6B-6B in 6A enthält. Die gesamte Dummy-Gate-Elektrodenschicht 36 kann aus einem homogenen Material gebildet werden, das dieselben Elemente mit denselben prozentualen Anteilen aufweist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Dummy-Gate-Elektrodenschicht 36 aus amorphem Silizium oder Polysilizium gebildet. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist die Dummy-Gate-Elektrodenschicht 36 aus amorphem Kohlenstoff, einem Oxid, wie etwa Siliziumoxid, einem Nitrid, wie etwa Siliziumnitrid, oder dergleichen gebildet. Das Bildungsverfahren kann eine Atomschichtabscheidung (ALD, Atomic Layer Deposition), chemische Dampfabscheidung (CVD), plasmaunterstützte chemische Dampfabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition), Rotationsbeschichtung oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein chemisch-mechanischer Polier(CMP)-prozess oder ein mechanischer Schleifprozess, wird dann durchgeführt, um die obere Fläche der Dummy-Gate-Elektrodenschicht 36 zu nivellieren.
  • Die Hartmaske 38 wird über der Dummy-Gate-Elektrodenschicht 36 gebildet und wird dann als ein Hartmaskenstreifen strukturiert, welcher die Halbleiterfinnen 32 überquert. Es versteht sich, dass, wenngleich ein Hartmaskenstreifen 38 veranschaulicht ist, eine Vielzahl an Hartmaskenstreifen 38 vorhanden sein kann, die parallel zueinander sind, wobei die Vielzahl an Hartmaskenstreifen 38 auf und über den darunterliegenden Halbleiterfinnen 32 liegen. Die Hartmaske 38 kann aus Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet sein und kann eine einzige Schicht oder eine Verbundschicht einschließlich mehrerer Schichten sein.
  • Wie in den 7A und 7B gezeigt ist, wird als Nächstes ein erster Ätzprozess durchgeführt, um die Dummy-Gate-Elektrodenschicht 36 zu ätzen. Der jeweilige Prozess ist als Prozess 210 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Das Ätzen wird bei einer Zwischenstufe zwischen der oberen Fläche 36TS und der unteren Fläche 36BS gestoppt, welche jeweils die obere und die untere Fläche der Dummy-Gate-Elektrodenschicht 36 sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen auf einer Ebene gestoppt, die höher als die oberen Flächen 32A der Halbleiterfinnen 32 sind, wie in den 7A und 7B veranschaulicht. Ein unterer Abschnitt 36B der Dummy-Gate-Elektrodenschicht 36 bleibt ungeätzt. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen auf einer Ebene gestoppt, die niedriger als (wie in den 16A und 16B veranschaulicht) oder gleich hoch wie die oberen Flächen 32A der Halbleiterfinnen 32 ist. Das Ätzen wird unter Verwendung der Hartmaske 38 als eine Ätzmaske durchgeführt.
  • Der Ätzprozess, der in den 7A und 7B gezeigt ist, wird unter Verwendung eines anisotropen Ätzverfahrens und unter Verwendung von Trockenätzen gemäß einigen Ausführungsformen durchgeführt. Der resultierende obere Gate-Elektrodenabschnitt 36A weist im Wesentlichen vertikale Seitenwände auf. Gemäß einigen Ausführungsformen, in welchen die Dummy-Gate-Elektrodenschicht 36 aus amorphem Silizium oder Polysilizium gebildet ist, kann das Ätzgas eine Mischung aus HBr, Chlor (Cl2) und einem fluorbasierten Gas aufweisen. Das fluorbasierte Gas kann C2F6, CF4, F2 oder dergleichen aufweisen. Ein Trägergas, wie etwa Stickstoff (N2) oder Argon, kann auch zu dem Ätzgas hinzugefügt werden. Plasma wird eingeschaltet, wobei eine erste Vorspannungsleistung angewendet wird. Die erste Vorspannungsleistung kann zum Beispiel im Bereich zwischen ungefähr 200 Watt und ungefähr 400 Watt liegen.
  • 7B veranschaulicht eine Querschnittsansicht der Struktur, die in 7A gezeigt ist, wobei die Querschnittsansicht anhand der Ebene erhalten wird, die die Linie 7B-7B in 7A enthält. Die obere Flächenebene 32A der Halbleiterfinnen 32 ist veranschaulicht. Die gestrichelten Linien 33 sind auch veranschaulicht, um schematisch die möglichen Ebenen zu veranschaulichen, wo der erste Ätzprozess gestoppt werden kann.
  • Unter Bezugnahme auf die 8A und 8B wird eine Schutzschicht 40 gebildet. Der jeweilige Prozess ist als Prozess 212 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Das Material der Schutzschicht 40 unterscheidet sich von dem Material der Dummy-Gate-Elektrodenschicht 36, der Dummy-Gate-Dielektrika 34 und der STI-Regionen 30. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Schutzschicht 40 aus SiN, SiON, SiCON, SiC, SiOC, SiO2 oder dergleichen gebildet. Die Dicke der Schutzschicht 40 kann im Bereich zwischen ungefähr 2Å und ungefähr 10Å liegen. Die Schutzschicht 40 wird unter Verwendung eines konformen Abscheidungsverfahrens, wie etwa ALD oder CVD, gebildet. Dementsprechend weist die Schutzschicht 40 Seitenwandabschnitte auf den Seitenwänden der Hartmaske 38 und eines oberen Dummy-Gate-Elektrodenabschnitts 36A auf. Die Schutzschicht 40 weist ferner horizontale Abschnitte auf der oberen Fläche der Hartmaske 38 und der oberen Fläche des unteren Dummy-Gate-Elektrodenabschnitts 36B auf.
  • 8B veranschaulicht eine perspektivische Ansicht der Struktur, die in 8A gezeigt ist, wobei die perspektivische Ansicht anhand der Richtung erhalten wird, die durch den Pfeil 37 markiert ist, der in 8A gezeigt ist.
  • Unter Bezugnahme auf 9A wird ein anisotroper Ätzprozess auf der Schutzschicht 40 durchgeführt, so dass die horizontalen Abschnitte der Schutzschicht 40 geätzt werden, und wird die obere Fläche des unteren Dummy-Gate-Elektrodenabschnitts 36B freigelegt. Der jeweilige Prozess ist als Prozess 214 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Als Nächstes wird weiter ein zweiter Ätzprozess durchgeführt, um den unteren Dummy-Gate-Elektrodenabschnitt 36B zu ätzen. Der jeweilige Prozess ist als Prozess 216 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Die verbleibenden Abschnitte der Dummy-Gate-Elektrodenschicht 36 werden als Dummy-Gate-Elektrode bezeichnet, auf welche im Folgenden auch unter Verwendung des Bezugszeichens 36 Bezug genommen wird.
  • Der zweite Ätzprozess ist anisotrop, so dass der resultierende untere Gate-Elektrodenabschnitt 36B im Wesentlichen vertikale Seitenwände aufweist. Bei dem zweiten Ätzen wird das Ätzgas derart ausgewählt, dass es die Dummy-Gate-Dielektrika 34 und die STI-Regionen 30 nicht angreift, um zu verhindern, dass die Dummy-Gate-Dielektrika 34 und die STI-Regionen 30 geätzt werden, da die Dummy-Gate-Dielektrika 34 und die STI-Regionen 30 freigelegt sind. Die jeweiligen Ätzselektivitätswerte können höher als ungefähr 10, 20 oder höher sein, wobei die Ätzselektivitätswerte die Verhältnisse der Ätzrate der Dummy-Gate-Elektrodenschicht 36 zu den Ätzraten der Dummy-Gate-Dielektrika 34 und der STI-Regionen 30 sind. Ebenfalls verbleibt bei dem zweiten Ätzen die Schutzschicht 40 als eine vollständige Schicht, die die Seitenwände des oberen Dummy-Gate-Elektrodenabschnitts 36A bedeckt.
  • Gemäß einigen Ausführungsformen, in welchen die Dummy-Gate-Elektrodenschicht 36 aus amorphem Silizium oder Polysilizium gebildet ist, kann das Ätzgas des zweiten Ätzprozesses eine Mischung aus HBr, Chlor (Cl2) und Sauerstoff (O2) aufweisen. Das fluorbasierte Gas, wie es in dem ersten Ätzprozess des oberen Dummy-Gate-Elektrodenabschnitts 36A eingesetzt wird, kann von dem zweiten Ätzprozess ausgeschlossen werden. Alternativ ist das fluorbasierte Gas auch mit einer kleineren Menge als bei dem ersten Ätzen enthalten. Zum Beispiel kann, wenn angenommen wird, dass die Fließrate des fluorbasierten Gases bei dem Ätzen des oberen Dummy-Gate-Elektrodenabschnitts 36A FRU ist und die Fließrate des fluorbasierten Gases bei dem Ätzen des unteren Dummy-Gate-Elektrodenabschnitts 36B FRL ist, das Verhältnis FRL/FRU kleiner als ungefähr 0,2 oder kleiner als ungefähr 0,1 sein. Ein Trägergas, wie etwa Stickstoff (N2) oder Argon, kann auch dem Ätzgas hinzugefügt werden. Plasma wird eingeschaltet, wobei eine zweite Vorspannungsleistung angewendet wird. Die zweite Vorspannungsleistung kann im Wesentlichen der ersten Vorspannungsleistung zum Ätzen des oberen Dummy-Gate-Elektrodenabschnitts 36A entsprechen, kleiner oder größer als diese sein. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die zweite Vorspannungsleistung im Bereich zwischen ungefähr 200 Watt und ungefähr 400 Watt. Bei dem zweiten Ätzprozess wird der obere Dummy-Gate-Elektrodenabschnitt 36A durch die Schutzschicht 40 geschützt und wird somit nicht geätzt.
  • 9B veranschaulicht eine perspektivische Ansicht der Struktur, die in 9A gezeigt ist, wobei die perspektivische Ansicht anhand der Richtung erhalten wird, die durch den Pfeil 37 markiert ist, der in 9A gezeigt ist.
  • Die 10A und 10B veranschaulichen einen Kürzungsprozess zum Kürzen des unteren Dummy-Gate-Elektrodenabschnitts 36B. Der jeweilige Prozess ist als Prozess 218 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. Bei dem Trimmprozess wird der obere Dummy-Gate-Elektrodenabschnitt 36A durch die Schutzschicht 40 geschützt. Der untere Dummy-Gate-Elektrodenabschnitt 36B wird getrimmt und wird somit verengt und möglicherweise verjüngt. Gemäß einigen Ausführungsformen, in welchen die Dummy-Gate-Elektrodenschicht 36 aus amorphem Silizium oder Polysilizium gebildet ist, kann das Ätzgas für den Kürzungsprozess eine Mischung aus HBr, aus Chlor (Cl2) und Sauerstoff (O2) aufweisen. Erneut kann das fluorbasierte Gas, wie es bei dem ersten Ätzprozess eingesetzt wird, von dem Kürzungsprozess ausgeschlossen werden oder kann die Menge im Vergleich zu dem Ätzen des oberen Dummy-Gate-Elektrodenabschnitts 36A verringert werden. Zum Beispiel kann, wenn angenommen wird, dass die Fließrate des fluorbasierten Gases bei dem Kürzungsprozess FRT ist, das Verhältnis FRT/FRU kleiner als ungefähr 0,2 oder kleiner als ungefähr 0,1 sein. Ein Trägergas, wie etwa Stickstoff (N2) oder Argon, kann auch dem Ätzgas hinzugefügt werden. Plasma wird eingeschaltet, wobei eine dritte Vorspannungsleistung angewendet wird. Die dritte Vorspannungsleistung ist geringer als die erste Vorspannungsleistung zum Ätzen des oberen Dummy-Gate-Elektrodenabschnitts 36A. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt die dritte Vorspannungsleistung im Bereich zwischen ungefähr 50 Watt und ungefähr 150 Watt. Das Verhältnis der dritten Leistung zu der ersten Leistung (und der zweiten Leistung) kann zum Beispiel im Bereich zwischen ungefähr 0,1 und ungefähr 0,5 liegen. Das Verringern der Vorspannungsleistung bei dem Kürzungsprozess hat die Wirkung, dass ein gewisser isotroper Effekt eingebracht wird, so dass der untere Dummy-Gate-Elektrodenabschnitt 36B verjüngt wird, anstatt ein Fundament aufzuweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird am Ende des zweiten Ätzprozesses die Vorspannungsleistung verringert, um nahtlos zu dem Kürzungsprozess überzugehen, und werden andere Prozessbedingungen unverändert beibehalten.
  • Bei dem Kürzungsprozess wird der obere Dummy-Gate-Elektrodenabschnitt 36A durch die Schutzschicht 40 geschützt und somit nicht gekürzt. Die Seitenwände des oberen Dummy-Gate-Elektrodenabschnitts 36A sind somit vertikaler als der untere Dummy-Gate-Elektrodenabschnitt 36B. Alternativ ausgedrückt sind die Seitenwände des unteren Dummy-Gate-Elektrodenabschnitts 36B geneigter/schräger als die Seitenwände des oberen Dummy-Gate-Elektrodenabschnitts 36A. Die Prozessbedingungen (wie etwa der isotrope Effekt) werden eingestellt, um den Neigungswinkel des unteren Abschnitts der Dummy-Gate-Elektrodenschicht 36 einzustellen. Zum Beispiel kann das Verringern der Vorspannungsleistung bewirken, dass die Seitenwände des unteren Dummy-Gate-Elektrodenabschnitts 36B geneigter sind.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden nach dem Kürzungsprozess die verbleibenden Abschnitte der Schutzschicht 40 entfernt, zum Beispiel in einem Nassätzprozess oder einem Trockenätzprozess. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden nach dem Kürzungsprozess die verbleibenden Abschnitte der Schutzschicht 40 nicht entfernt und werden die Prozesse, die in den 11A, 11B und 11C gezeigt sind, mit dem Vorhandensein der Schutzschicht 40 durchgeführt.
  • 10B veranschaulicht eine perspektivische Ansicht der Struktur, die in 10A gezeigt ist, wobei die perspektivische Ansicht anhand der Richtung erhalten wird, die durch den Pfeil 37 markiert ist, der in 10A gezeigt ist. Die verjüngten Seitenwände des unteren Dummy-Gate-Elektrodenabschnitts 36B sind in 10B gezeigt.
  • Die 11A, 11B und 11C veranschaulichen eine perspektivische Ansicht und Querschnittsansichten der Struktur nach dem Bilden von Gate-Abstandshaltern, Source/Drain(S/D)-Regionen, einer Kontaktätzstoppschicht (CESL, Contact Etch Stop Layer) und einem Zwischenschichtdielektrikum (ILD, Inter-Layer Dielectric). Der jeweilige Prozess ist als Prozess 220 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. 11A veranschaulicht eine schematische Ansicht von Gate-Abstandshaltern 42, Source/Drain(S/D)-Regionen 44, einer CESL 46 und einem ILD 48, wobei die Details in der Querschnittsansicht zu finden sind, die in den 11B und 11C gezeigt ist. Die Bildungsprozesse dieser Komponenten werden kurz in den nachfolgenden Absätzen erörtert.
  • Zunächst werden die Gate-Abstandshalter 42 (siehe 11B und 11C) gebildet. Die Gate-Abstandshalter 42 werden auf den Seitenwänden der Dummy-Gate-Elektrode 36 und der Hartmaske 38 gebildet (10A). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandshalter 42 durch konformes Abscheiden von (einer) dielektrischen Schicht(en) und dann Durchführen eines anisotropen Ätzens zum Entfernen der horizontalen Abschnitte der dielektrischen Schicht(en) gebildet, wobei die vertikalen Abschnitte der dielektrischen Schicht(en) zurückgelassen werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Gate-Abstandshalter 42 aus Siliziumnitrid gebildet und können eine Einzelschichtstruktur aufweisen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen die Gate-Abstandshalter 42 eine Verbundstruktur auf, die mehrere Schichten aufweist. Zum Beispiel können die Gate-Abstandshalter 42 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht aufweisen. Die Dummy-Gate-Elektrode 36 und die Gate-Abstandshalter 42 in Kombination bedecken einige Abschnitte der Halbleiterfinnen 32, wobei einige andere Abschnitte zurückgelassen werden, die nicht bedeckt sind.
  • Die Source/Drain-Region 44 (11A) wird dann basierend auf den freigelegten Abschnitten der Halbleiterfinnen 32 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden der Source/Drain-Region 44 das Implantieren der freigelegten Halbleiterfinnen 32 mit einem p-Typ- oder n-Typ-Dotiermittel zum Bilden von p-Typ- oder n-Typ-Source/Drain-Regionen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden der Source/Drain-Region 44 das Ätzen der freigelegten Abschnitte der Halbleiterfinnen 32 und erneute Züchten von Epitaxie-Halbleiterregionen von den jeweiligen Aussparungen. Je nachdem, ob der resultierende FinFET ein p-Typ-FinFET oder ein n-Typ-FinFET ist, kann eine p-Typ- oder eine n-Typ-Verunreinigung vor Ort mit dem Fortschreiten der Epitaxie dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-Typ-FinFET ist, kann Siliziumgermaniumbor (SiGeB), SiGe oder dergleichen gezüchtet werden. Umgekehrt kann, wenn der resultierende FinFET ein n-Typ-FinFET ist, Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden die Source/Drain-Regionen 44 aus einem III-V-Verbundhalbleiter, wie etwa GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon gebildet. Nachdem die Epitaxieregionen vollständig die Aussparungen ausfüllen, beginnen die Epitaxieregionen, sich horizontal auszudehnen, und können Facetten gebildet werden. Es kann eine Implantation durchgeführt werden, um mehr p-Typ- oder n-Typ-Verunreinigungen in die Source/Drain-Regionen 44 einzubringen.
  • Als Nächstes wird die CESL 46 (11B und 11C) konform abgeschieden. Das ILD 48 wird dann auf der CESL 46 gebildet. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, wird dann durchgeführt, um überschüssige Abschnitte des ILD 48 und der CESL 46 zu entfernen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung entfernt der Planarisierungsprozess die Hartmaske 38, wie in 10A gezeigt, und wird die Dummy-Gate-Elektrodenschicht 36 freigelegt, wie in der resultierenden Struktur in den 11B und 11C gezeigt. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung stoppt das CMP auf der Hartmaske 38.
  • 11B veranschaulicht den Querschnitt, der anhand der vertikalen Ebene erhalten wird, die die Linie 11B-11B in 11A enthält. 11C veranschaulicht den Querschnitt, der anhand der vertikalen Ebene erhalten wird, die die Linie 11C-11C in 11A enthält. Wie in den 11B und 11C gezeigt ist, befinden sich die Gate-Abstandshalter 42 auf der Außenseite der Schutzschicht 40 und berühren diese. Von oben gesehen kann die Schutzschicht 40 einen vollständigen Ring bilden, der die Dummy-Hartmaske 38 (falls übriggeblieben) und den oberen Abschnitt der Dummy-Gate-Elektrode 36 einkreist. Die Gate-Abstandshalter 42 bilden einen anderen vollständigen Ring, der den Ring der Schutzschicht 40 einkreist. Die Linie 50 in 11C stellt die obere Flächenebene der Halbleiterfinnen 32 dar (11B). Die unteren Enden der Schutzschicht 40 sind höher als die obere Flächenebene 50 der Halbleiterfinnen 32 gemäß einigen Ausführungsformen.
  • Die 12A, 12B und 12C veranschaulichen eine perspektivische Ansicht und Querschnittsansichten der Struktur, nachdem die Dummy-Gate-Dielektrika 34 und die Dummy-Gate-Elektrode 36 durch den Ersatz-Gate-Stapel 52 ersetzt werden. Der jeweilige Prozess ist als Prozess 222 in dem Prozessfluss veranschaulicht, der in 23 gezeigt ist. 12A veranschaulicht eine schematische Ansicht, wobei einige Details in der Querschnittsansicht zu finden sind, die in den 12B und 12C gezeigt ist. 12B veranschaulicht den Querschnitt, der anhand der vertikalen Ebene erhalten wird, die die Linie 12B-12B in 12A enthält. 12C veranschaulicht den Querschnitt, der anhand der vertikalen Ebene erhalten wird, die die Linie 12C-12C in 12A enthält.
  • Bei dem Ersetzen der Gate-Stapel wird die Dummy-Gate-Elektrode 36 ( 11A, 11B und 11C) zunächst geätzt, was zu einem Graben führt, der von der Schutzschicht 40 und dem Gate-Abstandshalter 42 eingekreist ist. In darauffolgenden Schritten wird das freigelegte Dummy-Oxid 34 (11B) geätzt, wobei ein Abschnitt der Halbleiterfinne 32 freigelegt wird. Die Schutzschicht 40 wird auch durch den Graben freigelegt. Die Schutzschicht 40 kann von dem Graben entfernt werden, wenn sie zu entfernen ist. Wie in 12A gezeigt, wird als Nächstes der Ersatz-Gate-Stapel 52 in dem Graben gebildet. Der Ersatz-Gate-Stapel 52 kann eine oder mehrere dielektrische Schichten zum Bilden des Ersatz-Gate-Dielektrikums 54 ( 12B) und mehrere leitfähige Schichten zum Bilden der Ersatz-Gate-Elektrode 56 aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Bilden des Gate-Dielektrikums 54 das Bilden einer Grenz(Dielektrikum)-schicht und dann das Bilden einer High-k-Dielektrikumschicht über der Grenzschicht. Die Grenzschicht kann eine Siliziumoxidschicht sein. Die High-k-Dielektrikumschicht wird auf der Grenzschicht abgeschieden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die High-k-Dielektrikumschicht einen k-Wert auf, der größer als ungefähr 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La und dergleichen aufweisen.
  • Die Ersatz-Gate-Elektrode 56 wird über dem Ersatz-Gate-Dielektrikum 54 gebildet. Die Ersatz-Gate-Elektrode 56 kann mehrere metallhaltige Schichten aufweisen, die aus metallhaltigen Materialien, wie etwa TiN, TaN, TaC, TiAl, Co, Ru, Al, Cu, W, Legierungen davon oder Mehrfachschichten davon, gebildet sind. Nach dem Bilden des Gate-Dielektrikums 54 und der Gate-Elektrode 56 wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um überschüssige Abschnitte des Gate-Dielektrikums 54 und der Gate-Elektrode 56 über dem ILD 48 zu entfernen. Somit wird der FinFET 57 gebildet.
  • Wie in den 12B und 12C gezeigt ist, weist der Gate-Stapel 52 einen oberen Abschnitt 52A, der im Wesentlichen vertikale Seitenwände aufweist, und einen verjüngten unteren Abschnitt 52B auf. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Schutzschicht 40 in dem FinFET 57 zurückgelassen. Ebenfalls kann die Schutzschicht 40 aus demselben Material wie oder einem anderen Material als das Material von einem oder beiden des Gate-Dielektrikums 54 (wie etwa High-k-Dielektrikummaterial) und des Gate-Abstandshalters 42 gebildet sein.
  • Unter Bezugnahme auf 12B weist der Gate-Stapel 52 Seitenwände 52A' auf, welche auch die Seitenwände der Gate-Dielektrika 54 sind. Jede der Seitenwände 52A' weist einen oberen Abschnitt 52A1' und einen unteren Abschnitt 52A2' auf, die beide im Wesentlichen gerade sein können. Der obere Abschnitt 52A1' weist einen ersten Neigungswinkel θ1 auf. Der obere Abschnitt 52A1' kann vertikal oder im Wesentlichen vertikal sein, wobei zum Beispiel der Neigungswinkel θ1 kleiner als ungefähr 2 Grad oder kleiner als ungefähr 1 Grad ist. Der untere Abschnitt 52A2' weist einen zweiten Neigungswinkel θ2 auf. Der untere Abschnitt 52A2' ist geneigt, wobei der Neigungswinkel θ2 größer als 1 Grad oder größer als ungefähr 3 Grad ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt der Neigungswinkel θ2 im Bereich zwischen ungefähr 3 Grad und ungefähr 10 Grad. Der Neigungswinkel θ2 ist größer als der Neigungswinkel θ1, wobei die Differenz (θ2-θ1) größer als 1 Grad und möglicherweise größer als ungefähr 3 Grad ist. Die Neigungswinkeldifferenz (θ2-θ1) kann auch im Bereich zwischen ungefähr 3 Grad und ungefähr 10 Grad liegen.
  • Unter Bezugnahme auf 12C weist der Gate-Stapel 52 Seitenwände 52A", auf, welche auch die Seitenwände der Gate-Dielektrika 54 sind. Jede der Seitenwände 52A", weist einen oberen Abschnitt 52A1" und einen unteren Abschnitt 52A2" auf, die beide im Wesentlichen gerade sein können. Der obere Abschnitt 52A1" weist einen ersten Neigungswinkel θ1' auf. Der untere Abschnitt 52A2" weist einen zweiten Neigungswinkel θ2' auf. Die Neigungswinkel θ1, θ2, θ1' und θ2' sind allesamt die Neigungswinkel der Seitenwände des Gate-Stapels 52, es sei denn, die Neigungswinkel θ1 und θ2 werden in der vertikalen Ebene senkrecht zu der Längsrichtung der Halbleiterfinnen 32 betrachtet und die Neigungswinkel θ1' und θ2' werden in der vertikalen Ebene parallel zu der Längsrichtung der Halbleiterfinnen 32 betrachtet. Die Neigungswinkel θ1' und θ2' können in den im Wesentlichen gleichen Bereichen wie die entsprechenden Neigungswinkel θ1 und θ2 liegen. Die Neigungswinkel θ1 und θ1' können einander entsprechen oder sich leicht voneinander unterscheiden. Die Neigungswinkel θ2 und θ2' können einander entsprechen oder sich leicht voneinander unterscheiden.
  • 12C veranschaulicht auch drei Dimensionen W1, W2 und W3 des Gate-Stapels 52, die auf verschiedenen Ebenen gemessen werden. Die Breite W2 wird auf dem unteren Ende der Schutzschicht 40 gemessen. Da das obere Ende des Gate-Stapels 52 abgerundet sein kann, kann die obere Breite W1 auf einer Ebene gemessen werden, wo die Seitenwände des Gate-Stapels 52 bereits gerade sind. Zum Beispiel kann die obere Breite W1 an dem oberen Ende der Schutzschicht 40 oder auf einer Ebene, die 5 nm unter dem oberen Ende der Schutzschicht 40 liegt, gemessen werden. Die untere Breite W3 kann auf der Ebene der untersten Stelle des Füllmetalls (wie etwa Wolfram oder Kobalt) (wie in 13 gezeigt) oder auf einer Ebene, die ungefähr 10 nm höher als die unterste Stelle des Gate-Stapels 52 ist, gemessen werden. Die Breiten W1 und W2 können im Wesentlichen einander entsprechen, wobei zum Beispiel der absolute Wert der Differenz (W1-W2) kleiner als ungefähr 3Å oder kleiner als 1Å ist. Die Breiten W1 und W2 können größer als die Breite W3 sein, wobei zum Beispiel die Breiten (W1-W3) und (W2-W3) größer als ungefähr 3Å oder größer als ungefähr 5Å sein können. Die Breiten (W1-W3) und (W2-W3) können auch im Bereich zwischen ungefähr 3Å und ungefähr 10Å liegen.
  • 12C veranschaulicht die Höhen H1, H2 und H3. Die Höhe H1 ist die Höhe der Schutzschicht 40. Die Höhe H2 ist die Höhe des Abschnitts des Gate-Stapels direkt über dem oberen Ende der Halbleiterfinne 32, wobei die Ebene 50 die Ebene des oberen Endes der Finne 32 markiert. Die Höhe H3 ist die Höhe des Gate-Stapels 52. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist H2 größer als (wie in 12C gezeigt), gleich groß wie oder kleiner als (wie in 21C gezeigt) die Höhe H1. Die Höhen H1 und H2 sind kleiner als die Höhe H3. Die Höhe H1 kann im Bereich zwischen ungefähr 5Å und ungefähr 2.000Å liegen. Die Höhe H2 kann im Bereich zwischen ungefähr 5Å und ungefähr 2.000Å liegen und kann auch im Bereich zwischen ungefähr 100Å und ungefähr 500Å liegen. Die Höhe H3 kann im Bereich zwischen ungefähr 5Å und ungefähr 2.000Å liegen und kann auch im Bereich zwischen ungefähr 300Å und ungefähr 700Å liegen.
  • 13 veranschaulicht eine detailliertere Ansicht des Gate-Stapels 52 und der Schutzschicht 40. Der Gate-Stapel 52 weist das Gate-Dielektrikum 54, mehrere Metallschichten 56A und das Füllmetall 56B über dem unteren Abschnitt der Metallschichten 56A auf. Die Metallschichten 56A können Diffussionsbarrieren, Arbeitsfunktionsschichten, Adhäsionsschichten oder dergleichen aufweisen. Das Füllmetall 56B kann aus Wolfram oder Kobalt gebildet sein.
  • Die 14A, 14B, 14C und 14D veranschaulichen die möglichen schematischen Profile der Seitenwände des Gate-Stapels 52. Die 14A und 14B spiegeln die Querschnittsansichten entsprechend 12C wider. Die 14C und 14D spiegeln die Querschnittsansichten entsprechend dem linken Teil von 12B wider. In den 14A und 14C ist der obere Abschnitt des Gate-Stapels 52 gerade und vertikal und ist der untere Abschnitt des Gate-Stapels 52 gerade und verjüngt sich durchgehend nach unten. In den 14B und 14D weist der untere Abschnitt des Gate-Stapels 52 ein allgemeines verjüngtes Profil auf, wobei der gesamte untere Abschnitt schmaler als der obere Abschnitt ist. Auf der Ebene 58 weist jedoch der Gate-Stapel 52 einen Hals auf und weisen einige Abschnitte des Gate-Stapels 52, die niedriger als die Ebene 58 sind, Breiten auf, die größer als die Breite auf der Ebene 58 sind. Der Hals auf der Ebene 58 ist auch in 13 gezeigt.
  • Die 15A und 15B bis 21A, 21B und 21C veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind ähnlich wie die Ausführungsformen in den 1 bis 12A/12B/12C mit der Ausnahme, dass der erste Ätzprozess der Dummy-Gate-Elektrodenschicht stoppt, nachdem die Dummy-Gate-Dielektrika 34 freigelegt sind. Soweit nicht das Gegenteil angegeben wird, sind die Materialien und die Bildungsverfahren der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie die gleichen Komponenten, welche durch gleiche Bezugszeichen in den Ausführungsformen bezeichnet sind, die in den 1 bis 12A, 12B und 12C gezeigt sind. Die Details bezüglich des Bildungsprozesses und der Materialien der Komponenten, die in den 15A/15B bis 21-A/21B/21C gezeigt sind, sind somit in der Erörterung der Ausführungsform zu finden, die in den 1 bis 12A/12B/12C gezeigt ist.
  • Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselben wie in 1 bis 6A und 6B gezeigt, und die resultierende Struktur ist in den 15A und 15B veranschaulicht, welche jeweils ähnlich wie das in den 6A und 6B Gezeigte sind. Wie in den 16A und 16B gezeigt ist, wird als Nächstes der obere Dummy-Gate-Elektrodenabschnitt 36A geätzt. Das Ätzen wird auf einer Ebene gestoppt, die niedriger als die oberen Flächen der Dummy-Gate-Dielektrika 34 ist und niedriger als die oberen Flächen der Halbleiterfinnen 32 sein kann. Dementsprechend werden die oberen Flächen und die Seitenwände der Dummy-Gate-Dielektrika 34 freigelegt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Höhe H4 des ungeätzten unteren Abschnitts 36B kleiner als ungefähr 20 Prozent der gesamten Höhe H5 der Dummy-Gate-Elektrodenschicht 36, um zu erlauben, dass sich ausreichend Raum für den unteren Abschnitt der resultierenden Gate-Stapel verjüngt.
  • Die darauffolgenden Schritte sind im Wesentlichen dieselbe wie in den 8A/8B bis 12A/12B/12C gezeigt. Zum Beispiel ist in den 17A und 17B die Schutzschicht 40 als eine konformale Schicht gebildet. In den 18A und 18B sind die horizontalen Abschnitte der Schutzschicht 40 durch Ätzen entfernt, so dass der darunterliegende untere Dummy-Gate-Elektrodenabschnitt 36B freigelegt ist. Der untere Dummy-Gate-Elektrodenabschnitt 36B wird dann geätzt, bis die STI-Regionen 30 freigelegt sind. Der Ätzprozess ist im Wesentlichen derselbe wie unter Bezugnahme auf die 9A und 9B erörtert. Als Nächstes wird ein Kürzungsprozess durchgeführt, wie in den 19A und 19B gezeigt, so dass sich der untere Gate-Elektrodenabschnitt 36B verjüngt. Die 20A, 20B und 20C veranschaulichen die perspektivische Ansicht und die Querschnittsansichten nach dem Bilden der Gate-Abstandshalter 42, der Source/Drain-Regionen 44, der CESL 46 und des ILD 48. Die in den 20A, 20B und 20C gezeigte Struktur ist ähnlich wie das in den 11A, 11B und 11C Gezeigte mit der Ausnahme, dass die unteren Enden der Schutzschicht 40 niedriger als die oberen Flächen der Halbleiterfinnen 32 sind. Der resultierende FinFET 57 ist auch ähnlich wie das in 15 Gezeigte.
  • Die 21A, 21B und 21C veranschaulichen die perspektivische Ansicht und die Querschnittsansichten, nachdem der Ersatz-Gate-Stapel 52 gebildet ist. Die in den 21A, 21B und 21C gezeigte Struktur ist ähnlich wie das in den 12A, 12B und 12C Gezeigte mit der Ausnahme, dass die unteren Enden der Schutzschicht 40 niedriger als die oberen Flächen (und die oberen Flächenebenen 50) der Halbleiterfinnen 32 sind.
  • Die 22A, 22B, 22C und 22D veranschaulichen die schematischen Profile der Seitenwände der Gate-Stapel 52. Die 22A und 22B spiegeln die Querschnittsansichten entsprechend 21C wider. Die 22C und 22D spiegeln die Querschnittsansichten entsprechend dem linken Teil von 21B wider. In den 22A und 22C ist der obere Abschnitt des Gate-Stapels 52 gerade und vertikal und ist der untere Abschnitt des Gate-Stapels 52 gerade und verjüngt sich durchgehend nach unten. In den 22B und 22D weist der untere Abschnitt des Gate-Stapels 52 ein allgemeines verjüngtes Profil auf, wobei der gesamte untere Abschnitt schmaler als der obere Abschnitt ist. Auf der Ebene 58' weist jedoch der Gate-Stapel 52 einen Hals auf und weisen einige Abschnitte des Gate-Stapels 52, die niedriger als die Ebene 58' sind, Breiten auf, die größer als die Breite auf der Ebene 58' sind.
  • Es ist zu erkennen, dass, wenngleich die erörterten Ausführungsformen FinFETs als Beispiele verwenden, das Konzept der vorliegenden Offenbarung leicht bei anderen Transistoren, wie etwa planaren Transistoren, angewendet werden kann. Zum Beispiel kann die Strukturierung der Dummy-Gate-Elektrodenschichten der planaren Transistoren den Ätzprozess einsetzen, wie zuvor erörtert, und kann der untere Abschnitt des resultierenden Ersatz-Gate-Stapels ein verjüngtes Profil aufweisen.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Da die unteren Abschnitte der Gate-Stapel auf derselben Ebene wie die Source/Drain-Regionen liegen können, indem Gate-Stapel mit verjüngten unteren Abschnitten gebildet werden, wird der Abstand zwischen den Gate-Stapeln und den benachbarten Source/Drain-Regionen der FinFETs erhöht. Dementsprechend wird der Leckstrom, der zwischen den Gate-Stapeln und den Source/Drain-Regionen auftreten kann, verringert. Ferner wird die parasitäre Kapazität zwischen den Gate-Stapeln und den Source/Drain-Regionen verringert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer Dummy-Gate-Elektrodenschicht über einer Halbleiterregion, das Bilden eines Maskenstreifens über der Dummy-Gate-Elektrodenschicht und das Durchführen eines ersten Ätzprozesses unter Verwendung des Maskenstreifens als eine erste Ätzmaske zum Strukturieren eines oberen Abschnitts der Dummy-Gate-Elektrodenschicht. Ein verbleibender Abschnitt des oberen Abschnitts der Dummy-Gate-Elektrodenschicht bildet einen oberen Teil einer Dummy-Gate-Elektrode. Das Verfahren umfasst ferner das Bilden einer Schutzschicht auf Seitenwänden des oberen Teils der Dummy-Gate-Elektrode und das Durchführen eines zweiten Ätzprozesses auf einem unteren Abschnitt der Dummy-Gate-Elektrodenschicht zum Bilden eines unteren Teils der Dummy-Gate-Elektrode, wobei die Schutzschicht und der Maskenstreifen in Kombination als eine zweite Ätzmaske verwendet werden. Die Dummy-Gate-Elektrode und ein darunterliegendes Dummy-Gate-Dielektrikum werden durch einen Ersatz-Gate-Stapel ersetzt. In einer Ausführungsform wird der untere Abschnitt der Dummy-Gate-Elektrodenschicht in einem Prozess geätzt, der Folgendes umfasst: Ätzen des unteren Abschnitts, bis eine Isolierregion, die unter der Dummy-Gate-Elektrodenschicht liegt, offengelegt wird; und Kürzen des unteren Teils der Dummy-Gate-Elektrode, so dass sie ein verjüngtes Profil aufweist. In einer Ausführungsform sind die Seitenwände des oberen Teils der Dummy-Gate-Elektrode im Wesentlichen gerade und sind die Seitenwände des unteren Teils der Dummy-Gate-Elektrode geneigter als der obere Teil der Dummy-Gate-Elektrode. In einer Ausführungsform umfasst die Halbleiterregion eine Halbleiterfinne, die höher als die oberen Flächen der Isolierregionen auf gegenüberliegenden Seiten der Halbleiterfinne vorsteht, und ist eine Schnittstelle des oberen Teils und des unteren Teils der Dummy-Gate-Elektrode höher als eine obere Fläche der Halbleiterfinne. In einer Ausführungsform umfasst die Halbleiterregion eine Halbliterfinne, die höher als die oberen Flächen der Isolierregionen auf gegenüberliegenden Seiten der Halbleiterfinne vorsteht, und ist eine Schnittstelle des oberen Teils und des unteren Teils der Dummy-Gate-Elektrode niedriger als eine obere Fläche der Halbleiterfinne. In einer Ausführungsform wird nach dem Ersetzen der Ersatz-Gate-Stapel von der Schutzschicht eingekreist. In einer Ausführungsform umfasst das Verfahren ferner das Entfernen der Schutzschicht. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Zwischenschichtdielektrikums zum Einbetten der Schutzschicht und der Dummy-Gate-Elektrode darin, wobei das Ersetzen Folgendes umfasst: Ätzen der Dummy-Gate-Elektrode, um einen Graben in dem Zwischenschichtdielektrikum zu bilden; und Entfernen der Schutzschicht von dem Graben.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden von Isolierregionen, die sich in ein Halbleitersubstrat hinein erstrecken; das Bilden einer Halbleiterfinne, die höher als die Isolierregionen vorsteht; das Bilden eines Dummy-Gate-Dielektrikums auf der Halbleiterfinne; das Bilden einer Dummy-Gate-Elektrodenschicht über dem Dummy-Gate-Dielektrikum; das Durchführen eines ersten Ätzprozesses auf einem oberen Abschnitt der Dummy-Gate-Elektrodenschicht, wobei der erste Ätzprozess gestoppt wird, wenn eine obere Fläche eines unteren Abschnitts der Dummy-Gate-Elektrodenschicht auf einer Zwischenebene zwischen einer oberen Fläche und einer unteren Fläche der Dummy-Gate-Elektrodenschicht liegt; das Abscheiden einer Schutzschicht; das Entfernen von horizontalen Abschnitten der Schutzschicht, wobei ein vertikaler Abschnitt der Schutzschicht einen verbleibenden oberen Abschnitt der Dummy-Gate-Elektrodenschicht einkreist; und das Durchführen eines zweiten Ätzprozesses zum Ätzen des unteren Abschnitts der Dummy-Gate-Elektrodenschicht, wobei die Schutzschicht den verbleibenden oberen Abschnitt der Dummy-Gate-Elektrodenschicht während dem zweiten Ätzprozess schützt. In einer Ausführungsform umfasst das Verfahren ferner das Ersetzen des verbleibenden oberen Abschnitts und eines verbleibenden unteren Abschnitts der Dummy-Gate-Elektrodenschicht und des Dummy-Gate-Dielektrikums durch einen Ersatz-Gate-Stapel. In einer Ausführungsform weist die Schutzschicht Seitenwände auf, die Seitenwände des Ersatz-Gate-Stapels berühren. In einer Ausführungsform umfasst das Verfahren ferner das Entfernen der Schutzschicht. In einer Ausführungsform wird das Dummy-Gate-Dielektrikum in dem unteren Abschnitt der Dummy-Gate-Elektrodenschicht eingebettet, wenn der erste Ätzprozess gestoppt wird. In einer Ausführungsform wird das Dummy-Gate-Dielektrikum freigelegt, wenn der erste Ätzprozess gestoppt wird. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Gate-Abstandshalters, wobei die Schutzschicht eine untere Fläche aufweist, die höher als eine untere Fläche des Gate-Abstandshalters ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung eine Halbleiterfinne; einen Gate-Stapel auf einer oberen Fläche und Seitenwänden der Halbleiterfinne; einen Gate-Abstandshalter, der Abschnitte auf gegenüberliegenden Seiten des Gate-Stapels umfasst; eine Schutzschicht zwischen dem Gate-Abstandshalter und dem Gate-Stapel, wobei die Schutzschicht eine untere Fläche aufweist, die höher als eine untere Fläche des Gate-Abstandshalters ist; und eine Source-Region und eine Drain-Region auf gegenüberliegenden Seiten des Gate-Stapels auf. In einer Ausführungsform ist die untere Fläche der Schutzschicht höher als eine obere Fläche der Halbleiterfinne. In einer Ausführungsform ist die untere Fläche der Schutzschicht niedriger als eine obere Fläche der Halbleiterfinne. In einer Ausführungsform ist die Schutzschicht aus einem Material gebildet, das sich von einem Material des Gate-Abstandshalters unterscheidet. In einer Ausführungsform umfasst die Schutzschicht Abschnitte auf gegenüberliegenden Seiten des Gate-Stapels und umfasst der Gate-Abstandshalter einen Abschnitt auf gegenüberliegenden Seiten einer kombinierten Region, die den Gate-Stapel und die Schutzschicht umfasst.
  • Das Vorherige hebt Merkmale von mehreren Ausführungsformen hervor, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung einfach als eine Grundlage zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden kann. Ein Fachmann sollte auch erkennen, dass sich solche äquivalenten Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung entfernen, und dass er verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen kann, ohne sich vom Wesen und Umfang der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Verfahren umfassend: Bilden einer Dummy-Gate-Elektrodenschicht über einer Halbleiterregion; Bilden eines Maskenstreifens über der Dummy-Gate-Elektrodenschicht; Durchführen eines ersten Ätzprozesses unter Verwendung des Maskenstreifens als einer ersten Ätzmaske zum Strukturieren eines oberen Abschnitts der Dummy-Gate-Elektrodenschicht, wobei ein verbleibender Abschnitt des oberen Abschnitts der Dummy-Gate-Elektrodenschicht einen oberen Teil einer Dummy-Gate-Elektrode bildet; Bilden einer Schutzschicht auf Seitenwänden des oberen Teils der Dummy-Gate-Elektrode; Durchführen eines zweiten Ätzprozesses auf einem unteren Abschnitt der Dummy-Gate-Elektrodenschicht zum Bilden eines unteren Teils der Dummy-Gate-Elektrode, wobei die Schutzschicht und der Maskenstreifen in Kombination als eine zweite Ätzmaske verwendet werden; und Ersetzen der Dummy-Gate-Elektrode und eines darunterliegenden Dummy-Gate-Dielektrikums durch einen Ersatz-Gate-Stapel.
  2. Verfahren nach Anspruch 1, wobei der untere Abschnitt der Dummy-Gate-Elektrodenschicht in einem Prozess geätzt wird, der Folgendes umfasst: Ätzen des unteren Abschnitts, bis eine Isolierregion, die unter der Dummy-Gate-Elektrodenschicht liegt, offengelegt wird; und Kürzen des unteren Teils der Dummy-Gate-Elektrode, so dass sie ein verjüngtes Profil aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei Seitenwände des oberen Teils der Dummy-Gate-Elektrode im Wesentlichen gerade sind und Seitenwände des unteren Teils der Dummy-Gate-Elektrode geneigter als der obere Teil der Dummy-Gate-Elektrode sind.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei die Halbleiterregion eine Halbleiterfinne umfasst, die höher als obere Flächen der Isolierregionen auf entgegengesetzten Seiten der Halbleiterfinne vorsteht, und eine Schnittstelle des oberen Teils und des unteren Teils der Dummy-Gate-Elektrode höher als eine obere Fläche der Halbleiterfinne ist.
  5. Verfahren nach einem der vorherigen Ansprüche, wobei die Halbleiterregion eine Halbleiterfinne umfasst, die höher als obere Flächen der Isolierregionen auf entgegengesetzten Seiten der Halbleiterfinne vorsteht, und eine Schnittstelle des oberen Teils und des unteren Teils der Dummy-Gate-Elektrode niedriger als eine obere Fläche der Halbleiterfinne ist.
  6. Verfahren nach einem der vorherigen Ansprüche, wobei nach dem Ersetzen der Ersatz-Gate-Stapel von der Schutzschicht umgeben ist.
  7. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend ein Entfernen der Schutzschicht.
  8. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend ein Bilden eines Zwischenschichtdielektrikums über der Schutzschicht und der Dummy-Gate-Elektrode darin, wobei das Ersetzen Folgendes umfasst: Ätzen der Dummy-Gate-Elektrode zum Bilden eines Grabens in dem Zwischenschichtdielektrikum; und Entfernen der Schutzschicht von dem Graben.
  9. Verfahren umfassend: Bilden von Isolierregionen, die sich in ein Halbleitersubstrat hinein erstrecken; Bilden einer Halbleiterfinne, die höher als die Isolierregionen vorsteht; Bilden eines Dummy-Gate-Dielektrikums auf der Halbleiterfinne; Bilden einer Dummy-Gate-Elektrodenschicht über dem Dummy-Gate-Dielektrikum; Durchführen eines ersten Ätzprozesses auf einem oberen Abschnitt der Dummy-Gate-Elektrodenschicht, wobei der erste Ätzprozess gestoppt wird, wenn eine obere Fläche eines unteren Abschnitts der Dummy-Gate-Elektrodenschicht auf einer Zwischenebene zwischen einer oberen Fläche und einer unteren Fläche der Dummy-Gate-Elektrodenschicht liegt; Abscheiden einer Schutzschicht; Entfernen von horizontalen Abschnitten der Schutzschicht, wobei ein vertikaler Abschnitt der Schutzschicht einen verbleibenden oberen Abschnitt der Dummy-Gate-Elektrodenschicht umgibt; und Durchführen eines zweiten Ätzprozesses, um den unteren Abschnitt der Dummy-Gate-Elektrodenschicht zu ätzen, wobei die Schutzschicht den verbleibenden oberen Abschnitt der Dummy-Gate-Elektrodenschicht während des zweiten Ätzprozesses schützt.
  10. Verfahren nach Anspruch 9, ferner umfassend ein Ersetzen des verbleibenden oberen Abschnitts und eines verbleibenden unteren Abschnitts der Dummy-Gate-Elektrodenschicht und des Dummy-Gate-Dielektrikums durch einen Ersatz-Gate-Stapel.
  11. Verfahren nach Anspruch 10, wobei die Schutzschicht Seitenwände aufweist, die Seitenwände des Ersatz-Gate-Stapels berühren.
  12. Verfahren nach einem der Ansprüche 9 bis 11, ferner umfassend ein Entfernen der Schutzschicht.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei, wenn der erste Ätzprozess gestoppt wird, das Dummy-Gate-Dielektrikum in dem unteren Abschnitt der Dummy-Gate-Elektrodenschicht eingebettet wird.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei, wenn der erste Ätzprozess gestoppt wird, das Dummy-Gate-Dielektrikum freigelegt wird.
  15. Verfahren nach einem der Ansprüche 9 bis 14, ferner umfassend ein Bilden eines Gate-Abstandshalters, wobei die Schutzschicht eine untere Fläche aufweist, die höher als eine untere Fläche des Gate-Abstandshalters ist.
  16. Vorrichtung umfassend: eine Halbleiterfinne; einen Gate-Stapel auf einer oberen Fläche und Seitenwänden der Halbleiterfinne; einen Gate-Abstandshalter, der Abschnitte auf entgegengesetzten Seiten des Gate-Stapels umfasst; eine Schutzschicht zwischen dem Gate-Abstandshalter und dem Gate-Stapel, wobei die Schutzschicht eine untere Fläche aufweist, die höher als eine untere Fläche des Gate-Abstandshalters ist; und eine Source-Region und eine Drain-Region auf entgegengesetzten Seiten des Gate-Stapels.
  17. Vorrichtung nach Anspruch 16, wobei die untere Fläche der Schutzschicht höher als eine obere Fläche der Halbleiterfinne ist.
  18. Vorrichtung nach Anspruch 16, wobei die untere Fläche der Schutzschicht niedriger als eine obere Fläche der Halbleiterfinne ist.
  19. Vorrichtung nach einem der Ansprüche 16 bis 18, wobei die Schutzschicht aus einem Material gebildet ist, das sich von einem Material des Gate-Abstandshalters unterscheidet.
  20. Vorrichtung nach einem der Ansprüche 16 bis 19, wobei die Schutzschicht Abschnitte auf entgegengesetzten Seiten des Gate-Stapels umfasst und der Gate-Abstandshalter Abschnitte auf entgegengesetzten Seiten einer kombinierten Region umfasst, die den Gate-Stapel und die Schutzschicht umfasst.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020112763A1 (de) 2020-05-05 2021-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gateprofilsteuerung durch seitenwandschutz während der ätzung

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
CN107507771A (zh) * 2017-07-24 2017-12-22 武汉华星光电技术有限公司 一种多晶硅蚀刻方法
CN111613583B (zh) 2019-02-25 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
DE102021109147A1 (de) * 2020-05-15 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit ungleichmässigem gateprofil
US11631745B2 (en) 2020-05-15 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with uneven gate profile
US11450758B2 (en) 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same
US11749753B2 (en) * 2020-06-15 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate structure having a dielectric protection layer
DE102021113693A1 (de) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect-merkmale mit scharfen ecken und deren herstellungsverfahren
US20230114191A1 (en) * 2021-10-12 2023-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Seams with Desirable Dimensions in Isolation Regions
CN114038739A (zh) * 2021-10-27 2022-02-11 上海华力集成电路制造有限公司 多晶硅的刻蚀方法
US20230317462A1 (en) * 2022-03-09 2023-10-05 Tokyo Electron Limited Etching of Polycrystalline Semiconductors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243280B1 (ko) * 1997-02-05 2000-03-02 윤종용 반도체장치의 게이트패턴 및 그 제조방법
KR20000007795A (ko) * 1998-07-07 2000-02-07 윤종용 게이트와 소오스/드레인간의 기생 커패시턴스가 감소된 모스 트랜지스터 및 그 제조방법
KR100698079B1 (ko) 2005-12-28 2007-03-23 동부일렉트로닉스 주식회사 반도체소자 및 그의 제조방법
KR20130117130A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
US8753970B2 (en) 2012-09-12 2014-06-17 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
JP2014120661A (ja) 2012-12-18 2014-06-30 Tokyo Electron Ltd ダミーゲートを形成する方法
EP2866264A1 (de) * 2013-10-22 2015-04-29 IMEC vzw Verfahren zur Herstellung eines Feldeffekttransistors vom nichtplanaren Typ
US9196711B2 (en) * 2014-03-07 2015-11-24 International Business Machines Corporation Fin field effect transistor including self-aligned raised active regions
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
CN105590861B (zh) * 2014-11-13 2020-04-07 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
US10269651B2 (en) * 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9490332B1 (en) 2015-10-21 2016-11-08 International Business Machines Corporation Atomic layer doping and spacer engineering for reduced external resistance in finFETs
KR102551349B1 (ko) * 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
TWI612674B (zh) 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US10446662B2 (en) 2016-10-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020112763A1 (de) 2020-05-05 2021-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Gateprofilsteuerung durch seitenwandschutz während der ätzung
US11302581B2 (en) 2020-05-05 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate profile control through sidewall protection during etching
DE102020112763B4 (de) 2020-05-05 2023-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur gateprofilsteuerung durch seitenwandschutz während der ätzung

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