DE102021109147A1 - Halbleitervorrichtungsstruktur mit ungleichmässigem gateprofil - Google Patents

Halbleitervorrichtungsstruktur mit ungleichmässigem gateprofil Download PDF

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Chi-Sheng Lai
Yu-Fan Peng
Li-Ting Chen
Yu-Shan Lu
Yu-Bey Wu
Wei-Chung Sun
Yuan-Ching Peng
Kuei-Yu Kao
Shih-Yao Lin
Chih-Han Lin
Pei-Yi Liu
Jing Yi Yan
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Abstract

Eine Halbleiterstruktur umfasst ein Halbleitersubstrat; aktive Finnenbereiche, die über dem Halbleitersubstrat hervorstehen; und einen Gatestapel, der auf den aktiven Finnenbereichen angeordnet ist; wobei der Gatestapel eine dielektrische Materialschicht mit hohem k-Wert und verschiedene Metallschichten enthält, die auf der dielektrischen Materialschicht mit hohem k-Wert angeordnet sind. Der Gatestapel weist ein ungleichmäßiges Profil in einer Querschnittsansicht mit einer ersten Abmessung D1an einer oberen Oberfläche, einer zweiten Abmessung D2an einer Bodenfläche und einer dritten Abmessung D3an einer Stelle zwischen der oberen Oberfläche und der Bodenfläche auf, und D1und D2sind jeweils größer als D3.

Description

  • PRIORITÄTSANGABEN
  • Diese Anwendung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/704,570 , eingereicht am 15. Mai 2020 mit dem Titel „GATE STRUCTURE AND METHOD WITH ENHANCED GATE CONTACT AND THRESHOLD VOLTAGE“ (Att. Docket Nr. P2020-0572/24061.4204PV01), deren gesamter Offenbarungsgehalt durch Bezugnahme hiermit hierin aufgenommen wird.
  • HINTERGRUND
  • In fortgeschrittenen Technikknoten der Branche integrierter Schaltungen werden high-k-dielektrisches Material (mit hohem k-Wert) und Metall eingesetzt, um einen Gatestapel eines Feldeffekttransistors (FET) auszubilden, wie beispielsweise eines Metalloxidhalbleiter-Feldeffekttransistor (MOSFET). Bei bestehenden Verfahren zum Auszubilden des Metallgatestapels werden Metallgates in einem Gate-Ersatzprozess ausgebildet, welcher Dummy-Gates entfernt und die Gategräben mit Gatematerialien auffüllt. Aufgrund hoher Packungsdichte und kleinen Strukturgrößen besteht die Herausforderung, insbesondere für die FETs mit 3D-Struktur wie beispielsweise 3D-Finnen-Feldeffekttransistoren (FinFETs), eine geeignete Lückenfüll- und Profilsteuerung zu erzielen. Weiterhin stellen Leistungsfähigkeit der Vorrichtung und Produktausbeute Herausforderungen dar. Daher werden eine Struktur eines Metallgatestapels und ein Verfahren zu deren Herstellung benötigt, um die vorstehend identifizierten Aufgaben zu bewältigen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein. Verschiedene Zeichnungen und dazugehöriger Text sind in einer Power-Point-Datei bereitgestellt. Insbesondere,
    • 1 und 2 sind perspektivische Ansichten einer Halbleiterstruktur bei verschiedenen Herstellungsstufen, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 3A und 3B sind eine perspektivische und eine Querschnittsansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 4A ist eine perspektivische Ansicht der Halbleiterstruktur, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 4B, 4C, 4D und 4E sind Querschnittsansichten der Halbleiterstruktur der 4A bei verschiedenen Herstellungsstufen, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 4F ist eine Querschnittsansicht eines Abschnitts der Halbleiterstruktur der 4E, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 5 ist eine perspektivische Ansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 6A und 6B sind eine perspektivische Ansicht und eine Querschnittsansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 7 ist eine Querschnittsansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 8A, 8B und 8C sind eine perspektivische Ansicht und eine Querschnittsansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 9A und 9B sind eine Draufsicht und eine perspektivische Ansicht der Halbleiterstruktur bei einer Herstellungsstufe, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 9C ist eine Draufsicht eines Abschnitts der Halbleiterstruktur der 9A, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 9D ist eine perspektivische Ansicht eines Abschnitts der Halbleiterstruktur der 9A, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 9E und 9F sind eine Draufsicht und eine Querschnittsansicht eines Abschnitts der Halbleiterstruktur der 9A, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 10A ist eine Draufsicht der Halbleiterstruktur, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 10B, 10C, 10D und 10E sind Querschnittsansichten von Abschnitten der Halbleiterstruktur der 10A, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 10B und 10C sind Draufsichten eines Abschnitts der Halbleiterstruktur der 10A, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
    • 11 ist ein Ablaufdiagramm eines Verfahrens, welches die Halbleiterstruktur gemäß manchen Ausführungsformen herstellt.
    • 12A und 12B illustrieren Querschnittsansichten eines Gatestapels der 9A, welcher gemäß manchen Ausführungsformen aufgebaut ist.
    • 13 ist eine Querschnittsansicht der Halbleiterstruktur, welche gemäß verschiedenen Aspekten der vorliegenden Offenbarung bei manchen Ausführungsformen aufgebaut ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des vorgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt ausgebildet sind, und sie kann auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derartig ausgebildet sein können, dass das erste und das zweite Merkmal nicht in unmittelbarem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder Bezugszeichen bei den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und diktiert in sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Weiterhin können relative räumliche Begriffe, wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „höher“ und dergleichen, hierin zur Vereinfachung der Beschreibung verwendet werden, um eine Beziehung eines Elements oder Merkmals zu einem anderen Element (Elementen) oder Merkmal (Merkmalen) wie in den Zeichnungen dargestellt zu beschreiben. Diese relativen räumlichen Begriffe sind vorgesehen, verschiedene Orientierungen der Vorrichtung während Benutzung oder Betrieb zusätzlich zu der in den Zeichnungen dargestellten Orientierung aufzuweisen. Die Vorrichtung kann auf andere Weise orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hier verwendeten relativen räumlichen Deskriptoren können dementsprechend ebenso interpretiert werden. Wenn außerdem eine Zahl oder ein Bereich von Zahlen mit „etwa“, „etwa“ und dergleichen beschrieben ist, ist der Begriff vorgesehen, Zahlen zu umfassen, welche innerhalb von +/-10 % der beschriebenen Zahl liegen, außer es ist anderslautend angegeben. Beispielsweise umfasst der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen einer Halbleiterstruktur mit aktiven Finnenbereichen und Feldeffekttransistoren (FETs) bereit, welche auf den aktiven Finnenbereichen ausgebildet sind, wobei diese Transistoren auch als Finnen-FETs (FinFETs) bezeichnet werden. Besonders die Halbleiterstruktur mit FinFETs umfasst einen Gatestapel mit einer ungleichmäßigen Querschnittsansicht und Draufsicht. Insbesondere der Gatestapel umfasst ein Segment in einem Abstand zwischen zwei benachbarten aktiven Finnenbereichen, und das Segment des Gatestapels weist eine sanduhrförmige Form in einer Querschnittsansicht und eine Kalebassenform in einer Draufsicht auf. Die vorliegende Offenbarung stellt auch ein Verfahren zu ihrem Herstellen gemäß manchen Ausführungsformen bereit. Die offenbarte Halbleiterstruktur und das Verfahren zu ihrem Anfertigen stellt ein besseres Gate-Füllungsfenster, einen Produktionsausbeutegewinn und eine Verbesserung des Leistungsvermögens der Vorrichtung, was eine reduzierte parasitische Kapazität umfasst, und eine Verbesserung der Gate-Steuerung bereit.
  • 1 bis 10E sind perspektivische Ansichten, Querschnittsansichten, Draufsichten einer Halbleiterstruktur 100 bei verschiedenen Herstellungsstufen, welche gemäß manchen Ausführungsformen aufgebaut sind. 11 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens 200, welches die Halbleiterstruktur 100 anfertigt. 12A und 12B sind Querschnittsansichten des Gatestapels in der Halbleiterstruktur 100, welche gemäß verschiedenen Ausführungsformen aufgebaut ist. 13 ist eine Querschnittsansicht einer Halbleiterstruktur 100, welche gemäß manchen Ausführungsformen aufgebaut ist. Die Halbleiterstruktur 100 und das Verfahren 200, um sie anzufertigen, sind zusammen unter Bezugnahme auf 1 bis 13 beschrieben.
  • Das Verfahren 200 beginnt bei 202 durch Bereitstellen einer Halbleiterstruktur 100 mit einem Halbleitersubstrat 102. Das Halbleitersubstrat 102 enthält Silizium. Ersatzweise enthält das Halbleitersubstrat 102 Germanium oder Silizium-Germanium. Bei anderen Ausführungsformen kann das Halbleitersubstrat 102 ein anderes Halbleitermaterial verwenden, wie beispielsweise Diamant, Siliziumcarbid, Gallium-Arsen, GaAsP, AlInAs, AlGaAs, GaInP oder eine andere sachgerechte Kombination davon.
  • Das Halbleitersubstrat 102 umfasst auch verschiedene dotierte Bereiche, wie beispielsweise n-leitende Wannen und p-leitende Wannen, welche durch ein passendes Verfahren ausgebildet werden, wie beispielsweise Ionenimplantation. Das Halbleitersubstrat 102 umfasst auch verschiedene Isolationsmerkmale 108, wie beispielsweise flache Isolationsgrabenmerkmale (STI-Merkmale), welche in dem Substrat ausgebildet sind, um aktive Bereiche 104 zu definieren und verschiedene Vorrichtungen auf den aktiven Bereichen zu trennen. Die Ausbildung der STI-Merkmale kann Ätzen eines Grabens in einem Substrat und Füllen des Grabens mit Isolatormaterialien umfassen, wie beispielsweise Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid. Der gefüllte Graben kann eine Multischichtstruktur aufweisen, wie beispielsweise eine thermische Oxid-Auskleidungsschicht mit Siliziumnitrid, welches den Graben füllt. Bei einer Ausführungsform können die STI-Merkmale unter Verwendung einer Verarbeitungssequenz erzeugt werden, wie beispielsweise: Aufwachsen eines Kontaktflächen-Oxids, Ausbilden einer Nitrid-Schicht durch chemische Niederdruckdampfabscheidung (LPCVD), Strukturieren des Substrats, um einen Graben unter Verwendung von Photoresist und Maskieren, Ätzen eines Grabens in dem Substrat, gegebenenfalls Aufwachsen einer thermischen Oxid-Grabenauskleidung, um die Grabenschnittstelle zu verbessern, auszubilden, Füllen des Grabens mit Siliziumoxid durch chemische Dampfabscheidung (CVD) und Verwenden chemisch-mechanischer Planarisierung (CMP), um zu polieren und zu planarisieren.
  • Bei manchen Ausführungsformen sind die obere Oberfläche des Halbleitersubstrats 102 und die oberen Oberflächen der STI-Merkmale 108 im Wesentlichen koplanar, was zu einer gemeinsamen oberen Oberfläche führt. Dies wird als eine planare Struktur bezeichnet. Bei manchen Ausführungsformen sind die obere Oberfläche des Halbleitersubstrats 102 und die oberen Oberflächen der STI-Merkmale 108 nicht koplanar, was zu einer dreidimensionalen Struktur führt, wie beispielsweise einer Finnenstruktur 104 bei einer in 1 illustrierten Halbleiterstruktur 100. Bei der Halbleiterstruktur 100 ist der aktive Bereich 104 über die obere Oberfläche der STI-Merkmale 108 erweitert und wird deshalb als die Finnenstruktur oder der aktive Finnenbereich bezeichnet. Folglich werden verschiedene Vorrichtungen auf der Finnenstruktur 104 ausgebildet. Insbesondere wird ein Feldeffekttransistor (FET) auf der Finnenstruktur 104 ausgebildet, und das entsprechende Gate des FET ist mit dem Kanal aus den mehreren Oberflächen (obere Oberfläche und Seitenwände) der Finnenstruktur gekoppelt, wobei folglich das Leistungsvermögen der Vorrichtung verbessert wird. Dementsprechend wird ein FET, welcher auf der Finnenstruktur 104 ausgebildet ist, als ein FinFET bezeichnet.
  • Die offenbarte Halbleiterstruktur 100 und das Verfahren 200, um sie anzufertigen, stellen Verbesserungen für integrierte Schaltungen, besonders für den FinFET, bereit. Die Finnenstruktur 104 kann durch verschiedene Verfahren ausgebildet werden. Bei manchen Ausführungsformen wird die Finnenstruktur 104 durch Versenken der STI-Merkmale 108 ausgebildet, wie beispielsweise durch selektives Ätzen. Bei manchen anderen Ausführungsformen wird die Finnenstruktur 104 durch selektives Epitaxie-Wachstum (SEG) ausgebildet. Bei dem SEG-Prozess wird die Finnenstruktur 104 mit einem Halbleitermaterial, welches gleich dem des Substrats 102 ist (wie beispielsweise Silizium) oder ersatzweise verschieden ist (wie beispielsweise Silizium-Germanium oder Siliziumcarbid), ausgebildet, um weiterhin andere Funktionen (z. B. eine verspannende Wirkung) zu erzielen. Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithografieprozesse strukturiert werden, welche Doppelstrukturier- oder Mehrfachstrukturierprozesse umfassen. Im Allgemeinen kombinieren Doppelstrukturier- oder Mehrfachstrukturierprozesse Photolithografie und selbstjustierende Prozesse, welche ermöglichen, dass Strukturen erzeugt werden, welche beispielsweise Rastermaße aufweisen, welche kleiner sind als was andernfalls unter Verwendung eines einzelnen unmittelbaren Photolithografieprozesses erhalten werden kann. Beispielsweise wird bei einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstjustierenden Prozesses ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter, oder Dorne, können dann verwendet werden, um die Finnen zu strukturieren.
  • Noch unter Bezugnahme auf 1 können verschiedene dotierte Wannen in einer oder mehreren aktiven Finnenbereichen 104 ausgebildet werden. Bei manchen Ausführungsformen ist ein aktiver Finnenbereich 104 ausgelegt, um einen FET auszubilden, wie beispielsweise einen p-leitenden FET (pFET) oder einen n-leitenden FET (nFET). Bei manchen Beispielen soll ein pFET auf dem aktiven Finnenbereich 104 ausgebildet werden und die dotierte Wanne umfasst einen n-leitenden Dotierungsstoff, wie beispielsweise Phosphor (P). Bei manchen anderen Beispielen soll ein nFET auf dem aktiven Finnenbereich 104 ausgebildet werden, und die dotierte Wanne umfasst einen p-leitenden Dotierungsstoff, wie beispielsweise Bor (B), welcher in einem aktiven Bereich verteilt ist. Der Dotierungsstoff kann durch eine Öffnung der Maskenschicht mit einem geeigneten Dotierungsprozess, wie beispielsweise einer oder mehreren Ionenimplantationen, in die dotierte Wanne eingeführt werden. Die STI-Merkmale 108 fungieren weiterhin, um die Dotierungsstoffe für die erwünschten aktiven Bereiche zu definieren. Bei manchen Ausführungsformen werden sowohl nFETs als auch pFETs in dem Substrat 102 ausgebildet, wie beispielsweise in komplementären Metalloxid-Halbleiterschaltungen (CMOS-Schaltungen).
  • Das Verfahren 200 fährt mit einer Operation 204 durch Ausbilden eines oder mehrerer Gatestapel 110' auf dem Halbleitersubstrat 102 fort. Da der Gatestapel 110' bei einer späteren Stufe durch einen Metallgatestapel ersetzt werden soll, wird er deshalb auch als Dummy-Gatestapel 110' bezeichnet. Der Gatestapel 110' kann eine Gate-Dielektrikumsschicht und eine leitende Gate-Schicht umfassen. Die Ausbildung des Dummy-Gatestapels 110' umfasst Ablagern von Dummy-Gatematerial(ien) 110 und Strukturieren des(der) Dummy-Gatematerials(ien) 110. Das Strukturieren umfasst weiterhin einen Lithografieprozess und Ätzen. Eine harte Maskenschicht kann weiterhin verwendet werden, um das Gatematerial 110 zu strukturieren. Besonders bildet das offenbarte Verfahren 200 den Gatestapel 110' mit einem bestimmten Gateprofil (Form, Abmessungen und Verhältnisse umfassend) für ein verbessertes Leistungsvermögen der Vorrichtung und eine erhöhte Ausbeute aus. Die Operation 204 umfasst mehrere Verarbeitungsschritte (oder Suboperationen) 220 bis 232 und wird weiterhin nachfolgend gemäß manchen Ausführungsformen ausführlich beschrieben.
  • Unter Bezugnahme auf 2 umfasst das Verfahren 200 eine Operation 220, um eine oder mehrere Gatematerialschichten (oder Gatematerialien) 110 auf den aktiven Finnenbereichen 104 und den STI-Merkmalen 108 abzulagern. Die obere Oberfläche der aktiven Finnenbereiche 104 wird durch ein Bezugszeichen 104a bezeichnet, welches über der oberen Oberfläche der STI-Merkmale 108 liegt. Die Gatematerialschicht 110 wird auf den aktiven Finnenbereichen 104 und den STI-Merkmalen 108 abgelagert und ist über die obere Oberfläche 104a der aktiven Finnenbereiche 104 erweitert. Bei der dargestellten Ausführungsform umfasst die Gatematerialschicht 110 eine Polysilizium-Schicht oder umfasst ersatzweise eine Siliziumoxid-Schicht und eine Polysilizium-Schicht auf der Siliziumoxid-Schicht. Die Siliziumoxid-Schicht kann durch thermische Oxidation ausgebildet werden und die Polysiliziumschicht kann durch eine geeignete Ablagerung ausgebildet werden, wie beispielsweise CVD, fließfähige CVD (FCVD). Bei einem Beispiel ist die Polysilizium-Schicht nicht dotiert. Bei einem anderen Beispiel weist die Polysilizium-Schicht eine Dicke von etwa 500 Ängström bis etwa 1000 Ängström auf. Ein chemisch-mechanischer Polierprozess (CMP-Prozess) kann angewendet werden, um die obere Oberfläche nach der Ablagerung zu planarisieren.
  • Unter Bezugnahme auf 3A und 3B kann das Verfahren 200 eine Operation 222 umfassen, um eine strukturierte Maskenschicht 112 auf der Gatematerialschicht 110 durch Ablagerung und einen Lithografieprozess auszubilden. Die strukturierte Maskenschicht 112 wird als eine Ätzmaske zum Strukturieren der Gatematerialschicht 110 verwendet. Die strukturierte Maskenschicht 112 definiert verschiedene Gate-Bereiche und umfasst verschiedene Öffnungen, welche Abschnitte der Gatematerialschicht 110 freilegen, welche entfernt werden sollen. Die strukturierte Maskenschicht 112 umfasst eine harte Maske, wie beispielsweise ein oder mehrere dielektrische Materialien, oder ersatzweise eine sanfte Maske, wie beispielsweise Photoresist. Bei der dargestellten Ausführungsform wird die strukturierte Maskenschicht 112 verwendet und umfasst einen Siliziumnitrid-Film 112a und ein Siliziumoxid-Film 112b auf dem Siliziumnitrid-Film 112a, 112a und 112b, welche zusammen durch das Bezugszeichen 112 bezeichnet sind. Als ein Beispiel können der Siliziumnitrid-Film 112a und der Siliziumoxid-Film 112b durch einen chemischen Niederdruckdampfabscheidungsprozess (LPCVD-Prozess) oder eine andere geeignete Ablagerung auf der Polysilizium-Schicht abgelagert werden. Die Siliziumnitrid- und die Siliziumoxid-Schicht werden weiterhin unter Verwendung einer Strukturierverfahrensweise strukturiert. Die Strukturierverfahrensweise kann einen Photolithografieprozess, um eine strukturierte Photoresistschicht 114 auszubilden (wie in 3A illustriert), und einen Ätzprozess umfassen, um den Siliziumoxid-Film 112b und den Siliziumnitrid-Film 112a in den Öffnungen der strukturierten Photoresistschicht 114 zu ätzen, wodurch die strukturierte Maskenschicht 112 ausgebildet wird, wie in 3B illustriert. Ein beispielhafter Photolithografieprozess kann Verarbeitungsschritte des Beschichtens mit Photoresist, des sanften Einbrennens, des Maskenausrichtens, des Belichtens, des Einbrennens nach dem Belichten, des Entwickelns des Photoresists und des harten Einbrennens umfassen. Der Photolithografie-Belichtungsprozess kann auch durch andere sachgerechte Verfahren implementiert oder ersetzt werden, wie beispielsweise maskenlose Photolithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben und Molekularaufprägung. Die strukturierte Photoresistschicht 114 kann nach der Ausbildung der strukturierten Maskenschicht 112 durch ein geeignetes Verfahren entfernt werden, wie beispielsweise Nassablösen oder Plasmaveraschen. Es ist anzumerken, dass 3A die strukturierte Photoresistschicht 114 nur mit einem beispielhaften Rechteckmerkmal illustriert, während die strukturierte Maskenschicht 112 vier beispielhafte Merkmale umfasst. Diese dienen nur zur Darstellung, welche nicht zur Beschränkung vorgesehen ist. Ähnliche beispielhafte Merkmale sind nicht beschränkend in folgenden Figuren illustriert.
  • Unter Bezugnahme auf 4A umfasst das Verfahren 200 weiterhin Strukturieren der Gatematerialschicht 110, um den Gatestapel 110' auszubilden. Ein oder mehrere Ätzprozesse werden durch die Öffnungen der strukturierten Maske 112 auf die Gatematerialschicht 110 angewendet. Der Ätzprozess kann Trockenätzen, Nassätzen, anderes geeignetes Ätzen oder eine Kombination davon umfassen. Das Verfahren 200 umfasst eine Strukturierverfahrensweise 121, welche weiterhin mehrere Ätzschritte und einen Oberflächenmodifizierungsprozess umfasst, welche ausgelegt sind, um das Gatematerial 110 zu strukturieren und den Gatestapel 110' mit einem Gateprofil mit erwünschter Geometrie, Abmessungen und Abmessungsverhältnissen auszubilden, wie in 4F und den anderen Figuren illustriert. Nach dem Gate-Ersatz trägt der abschließende Metallgatestapel das Gateprofil, welches Geometrie, Abmessungen und Abmessungsverhältnisse umfasst. 4F ist eine Querschnittsansicht des Gatestapels 110'. Der Gatestapel 110' umfasst eine sanduhrförmige Form, wie in 4F illustriert. Insbesondere umfasst der Gatestapel 110' einen oberen Abschnitt 110a über der oberen Oberfläche 104a des aktiven Finnenbereichs 104 und ein Mittelabschnitt 110b und einen unteren Abschnitt 110c unter der oberen Oberfläche des aktiven Finnenbereichs 104. Der obere Abschnitt 110a des Gatestapels 110' weist eine Höhe H1 im Bereich von 100 nm bis 150 nm auf und überspannt eine erste Breite im Bereich von 10 nm bis 20 nm. Der Mittelabschnitt 110b des Gatestapels 110' weist eine Höhe H2 im Bereich von 40 nm bis 80 nm auf und überspannt eine zweite Breite am Boden im Bereich von 10 nm bis 20 nm und eine dritte Breite oben im Bereich von 10 nm bis 15 nm. Der untere Abschnitt 110c des Gatestapels 110' weist eine Höhe H3 im Bereich von 20 nm bis 40 nm auf. Bei manchen Ausführungsformen liegt das Verhältnis H1/H2 im Bereich zwischen 2,5 und 3,5 und liegt das Verhältnis H2/H3 im Bereich zwischen 1,5 und 2. Die minimale Breite des Gatestapels 110' ist an der Grenze zwischen dem oberen Abschnitt 110a und dem Mittelabschnitt 110b des Gatestapels 110' lokalisiert, und. Der Gatestapel 110' und die Strukturierverfahrensweise 121, welche verschiedene Ätzprozesse (wie beispielsweise 224, 228 und 230) und eine Oberflächenmodifizierung (wie beispielsweise 226) umfasst, sind nachfolgend unter Bezugnahme auf 4B, 4B, 4C und 4E weiter beschrieben. Die 4B, 4B, 4C und 4E sind Schnittdarstellungen der Halbleiterstruktur 100 entlang der X-Richtung auf den STI-Merkmalen 108 bei verschiedenen Herstellungsstufen. Deshalb umfasst die Gatematerialschicht 110 einige Abschnitte über und andere Abschnitte unter der oberen Oberfläche 104a der aktiven Finnenbereiche 104, wie in 4A illustriert.
  • Unter Bezugnahme auf 4B umfasst das Verfahren 200 eine Operation 224 mit Durchführen eines ersten Ätzprozesses an der Gatematerialschicht 110, was zu Gräben 126 führt, welche in der Gatematerialschicht 110 ausgebildet sind. Bei der dargestellten Ausführungsform wendet der erste Ätzprozess bei der Operation 224 ein erstes Ätzmittel an, welches Schwefeldioxid (SO2) und Wasserstoff (H2) enthält. Der Ausführungsform zufolge enthält das erste Ätzmittel Sauerstoff (O2), SO2, Stickstoff (N2) und H2. Der erste Ätzprozess umfasst einen Gasdruck im Bereich zwischen 10 atm und 500 atm; eine Ätztemperatur im Bereich zwischen 10 °C und 120 °C; eine Ätzplasmaleistung im Bereich zwischen 5 W und 1500 W; und ein Trägergas aus Argon (Ar). Der erste Ätzprozess wird gesteuert, um den oberen Abschnitt der Gatematerialschicht 110 über der oberen Oberfläche 104a der aktiven Finnenbereiche 104 zu ätzen, was durch eine Ätzdauer oder ein anderes geeignetes Endpunkt-Steuerungsverfahren gesteuert werden kann.
  • Unter Bezugnahme auf 4C umfasst das Verfahren 200 eine Operation 226 mit Durchführen eines Oberflächenmodifizierungsprozesses an den Seitenwänden der Gatematerialschicht 110 in den Gräben 126. Der Oberflächenmodifizierungsprozess ist ausgelegt, um die Oberflächeneigenschaften der Gatematerialschicht 110 (z. B. Polysilizium bei der vorliegenden Ausführungsform) zu modifizieren, wodurch eine behandelte Oberflächenschicht 128 der Gatematerialschicht 110 ausgebildet wird. Insbesondere ist der Oberflächenmodifizierungsprozess ausgelegt, um die Oberflächen der Gatematerialschicht 110 derartig zu modifizieren, dass sie dem nachfolgenden Ätzprozess widersteht (oder dafür unempfindlich ist). Bei der dargestellten Ausführungsform führt der Oberflächenmodifizierungsprozess Kohlenstoff (C), Stickstoff (N2) oder beides in die Seitenwandoberfläche der Gatematerialschicht 110 in den Gräben 126 durch Ionenimplantation ein, wodurch die behandelte Oberflächenschicht 128 ausgebildet wird. Bei der vorliegenden Ausführungsform enthält die behandelte Oberflächenschicht 128 Silizium und mindestens entweder Kohlenstoff oder Stickstoff. Bei manchen Beispielen enthält die behandelte Oberflächenschicht 128 Silizium, Kohlenstoff und Stickstoff. Bei einer Ausführungsform weist die behandelte Oberflächenschicht 128 eine Dicke im Bereich zwischen 0,5 nm und 1 nm auf. Bei einer Ausführungsform werden die Konzentrationen von N2 und Kohlenstoff in der behandelten Oberflächenschicht 128 durch einen Partialdruck des entsprechenden Gases während der Ionenimplantation gesteuert, wie beispielsweise N2 mit einem Partialdruck im Bereich von 5 mt (mTorr) bis 10 mt und ein Kohlenstoff-enthaltendes Gas mit einem Partialdruck im Bereich von 20 mt bis 50 mt, wodurch CF4 ausgebildet wird. Bei einer weiteren Ausführungsform wird die Ionenimplantation bei der Operation 226 mit einem Gesamtgasdruck im Bereich von 200 mt bis 500 mt und einer Leistung im Bereich von 5 W bis 1500 W implementiert. Bei manchen Ausführungsformen enthält die Vorstufe bei der Ionenimplantation HBr, Cl, N2, NF3 und CF4. Bei der dargestellten Ausführungsform erstreckt sich die behandelte Oberflächenschicht 128 auf den Seitenwänden der Gatematerialschicht 110 von der oberen Oberfläche der Gatematerialschicht 110 hinunter auf ein Niveau, welches mit der oberen Oberfläche 104a der aktiven Finnenbereiche 104 übereinstimmt.
  • Unter Bezugnahme auf 4D umfasst das Verfahren 200 eine Operation 228 mit Durchführen eines zweiten Ätzprozesses an der Gatematerialschicht 110. Der zweite Ätzprozess ist von dem ersten Ätzprozess verschieden, da der zweite Ätzprozess ein verschiedenes Ätzmittel verwendet und nach der Operation 226 des Oberflächenmodifizierungsprozesses angewendet wird. Der zweite Ätzprozess bei der Operation 228 wendet ein zweites Ätzmittel an, welches Bromwasserstoff (HBr), Chlor (Cl) und Fluor (F) enthält. Der Ausführungsform zufolge enthält das zweite Ätzmittel HBr, Cl2, O2, N2, Stickstofffluorid (NF3) und Tetrafluorkohlenstoff (CF4). Das Ätzmittel des zweiten Ätzprozesses ist ausgelegt, um die Gatematerialschicht 110 selektiv zu ätzen, während es die behandelte Oberflächenschicht 128 im Wesentlichen nicht (oder mit minimaler Ätzwirkung) ätzt. Bei manchen Ausführungsformen enthält das Ätzmittel des zweiten Ätzprozesses Br, Cl und F, während die behandelte Oberflächenschicht 128 auch Br, Cl und F enthält, wodurch die Ätzbeständigkeit der behandelten Oberflächenschicht 128 gegen den zweiten Ätzprozess erhöht wird. Bei manchen Beispielen umfasst der erste Ätzprozess einen Gasdruck im Bereich zwischen 10 mt und 500 mt; eine Ätztemperatur im Bereich zwischen 10 °C und 120 °C; eine Ätzplasmaleistung im Bereich zwischen 5 W und 1500 W; und ein Trägergas aus Argon (Ar). Bei manchen Beispielen umfasst der zweite Ätzprozess folgende Gasstromraten: eine HBr-Stromrate im Bereich zwischen 10 und 1200 sccm, eine Cl2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine O2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine N2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine NF3-Stromrate im Bereich zwischen 10 sccm und 800 sccm und eine CF4-Stromrate im Bereich zwischen 10 sccm und 200 sccm. Der zweite Ätzprozess erweitert die Gräben 126 unter die obere Oberfläche 104a der aktiven Finnenbereiche 104. Der zweite Ätzprozess wird gesteuert, um die unteren Abschnitte der Gatematerialschicht 110 unter der oberen Oberfläche 104a der aktiven Finnenbereiche 104 zu ätzen.
  • Bei der Operation 228 wird die behandelte Oberflächenschicht 128 zuerst am Boden durchbrochen, so dass der zweite Ätzprozess bis zu den unteren Abschnitten der Gatematerialschicht 110 unter der oberen Oberfläche 104a ätzen kann. Dies kann durch Auslegen des zweiten Ätzprozesses mit gerichteter Ätzwirkung in Richtung auf den Boden erzielt werden. Beispielsweise ist der zweite Ätzprozess mit einer Vorspannungsleistung ausgelegt, welche ausreichend größer ist, um die behandelte Oberflächenschicht 128 ohne (oder mit minimaler) Wirkung auf die behandelte Oberflächenschicht 128 auf den Seitenwänden der Gatematerialschicht 110 am Boden zu durchbrechen. Bei manchen Ausführungsformen weist der zweite Ätzprozess eine Vorspannungsleistung P2 auf, welche größer ist als 50 W oder im Bereich von 50 W bis 1500 W liegt.
  • Während des zweiten Ätzprozesses wird der obere Abschnitt der Gatematerialschicht 110 durch die behandelte Oberflächenschicht 128 geschützt, welche dem zweiten Ätzprozess widersteht. Folglich ätzt der zweite Ätzprozess ohne (oder mit minimaler) Ätzwirkung auf den oberen Abschnitt der Gatematerialschicht 110 in den unteren Abschnitt der Gatematerialschicht 110 unter der oberen Oberfläche 104a hinunter, wie in 4D illustriert.
  • Unter Bezugnahme auf 4E umfasst das Verfahren 200 eine Operation 230 mit Durchführen eines dritten Ätzprozesses an der Gatematerialschicht 110, wobei Gatestapel 110' ausgebildet werden. Der dritte Ätzprozess ist ausgelegt, um eine geringere Vorspannungsleistung und eine höhere laterale Ätzgeschwindigkeit aufzuweisen als die des ersten und des zweiten Ätzprozesses. Insbesondere ist die Vorspannungsleistung P3 des dritten Ätzprozesses wesentlich geringer als die Vorspannungsleistung P2 des zweiten Ätzprozesses, wobei beispielsweise P3 unter 50 W ist oder im Bereich zwischen 5 W und 45 W liegt. Bei manchen Ausführungsformen liegt ein Verhältnis von P2/P3 im Bereich zwischen 10 und 30. Der dritte Ätzprozess wendet ein drittes Ätzmittel an, welches dem zweiten Ätzmittel ähnlich ist, jedoch mit einer geringeren Vorspannungsleistung. Bei manchen Ausführungsformen enthält das dritte Ätzmittel Bromwasserstoff (HBr), Chlor (Cl) und Fluor (F). Der Ausführungsform zufolge enthält das dritte Ätzmittel HBr, Cl2, O2, N2, Stickstofffluorid (NF3) und Tetrafluorkohlenstoff (CF4). Bei manchen Beispielen umfasst der dritte Ätzprozess einen Gasdruck im Bereich zwischen 10 mt und 500 mt; eine Ätztemperatur im Bereich zwischen 10 °C und 120 °C; eine Ätzplasmaleistung im Bereich zwischen 5 W und 1500 W; und ein Trägergas aus Argon (Ar). Bei manchen Beispielen umfasst der dritte Ätzprozess folgende Gasstromraten: eine HBr-Stromrate im Bereich zwischen 10 und 1200 sccm, eine Cl2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine O2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine N2-Stromrate im Bereich zwischen 10 sccm und 800 sccm, eine NF3-Stromrate im Bereich zwischen 10 sccm und 800 sccm und eine CF4-Stromrate im Bereich zwischen 0 sccm und 200 sccm. Der dritte Ätzprozess ist ausgelegt, um die Gräben 216 in den Abschnitten der Gatematerialschicht 110 unter der oberen Oberfläche 104a der aktiven Finnenbereiche 104 lateral zu vergrößern, wodurch die Gatestapel 110' mit einem ungleichmäßigen Profil ausgebildet werden.
  • Während des dritten Ätzprozesses wird der obere Abschnitt der Gatematerialschicht 110 durch die behandelte Oberflächenschicht 128 geschützt, weist der dritte Ätzprozess eine begrenzte Ätzwirkung an dem oberen Abschnitt der Gatematerialschicht 110 auf und weist eine verbesserte laterale Ätzwirkung an den unteren Abschnitten der Gatematerialschicht 110 auf, wobei maximales laterales Ätzen der Gräben 126 an der Stelle bewirkt wird, die auf der Höhe der oberen Oberfläche 104a der aktiven Finnenbereiche 104 liegt. Dies liegt daran, dass das Gatematerial auf dem Niveau 104a mehr laterales Ätzen in dem Graben 126 auf dem Niveau 104a zwischen dem oberen Abschnitt 110a und dem Mittelabschnitt 110b erfahren hat, was sich ähnlich der oberen Öffnung während des zweiten und des dritten Ätzprozesses verhält, da der obere Abschnitt der Gatematerialschicht 110 im Wesentlichen durch die behandelte Oberflächenschicht 128 vor einem Ätzen geschützt ist. Folglich weist der Graben 126 ein Profil mit einer maximalen Breite an der Stelle auf, die auf der Höhe der oberen Oberfläche 104a des aktiven Finnenbereichs 104 liegt. Dementsprechend umfasst der Gatestapel 110' eine sanduhrförmige Form, wie in 4F illustriert. Der Gatestapel 110' in 4F ist unmittelbar auf den STI-Merkmalen 108 vorhanden, wie in 4A illustriert.
  • Unter Bezugnahme auf 5 umfasst das Verfahren 200 eine Operation 232, um einen Gate-Abstandshalter 122 auf der Seitenwand des Gatestapels 110' auszubilden. Der Gate-Abstandshalter 122 umfasst ein oder mehrere dielektrische Materialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. Der Gate-Abstandshalter 122 wird durch Ablagerung (wie beispielsweise CVD) und anisotrope Ätzung (wie beispielsweise Plasmaätzen) ausgebildet.
  • Noch unter Bezugnahme auf 5 umfasst das Verfahren 200 eine Operation 206, um Source- und Drain-Merkmale (S/D-Merkmale) 116 auf dem aktiven Finnenbereich 104 auszubilden. Die S/D-Merkmale 116 werden auf dem aktiven Finnenbereich 104 ausgebildet und durch den Gatestapel 110' interponiert.
  • Bei manchen Beispielen enthalten die S/D-Merkmale 116 Dotierungs-Spezies, welche durch ein passendes Verfahren, wie beispielsweise Ionenimplantation, in den aktiven Finnenbereich 104 eingeführt werden. Bei einer Ausführungsform ist der Gatestapel 110' in dem aktiven Bereich für einen n-leitenden Feldeffekttransistor (nFET) eingerichtet, wobei der Dotierungsstoff der S/D-Merkmale 116 ein n-leitender Dotierungsstoff ist, wie beispielsweise Phosphor oder Arsen. Bei einer anderen Ausführungsform ist der Gatestapel 110' in dem aktiven Bereich für einen p-leitenden Feldeffekttransistor (pFET) eingerichtet, wobei der Dotierungsstoff der S/D-Merkmale 116 ein p-leitender Dotierungsstoff ist, wie beispielsweise Bor oder Gallium. Bei wieder einer anderen Ausführungsform umfassen die S/D-Merkmale 116 leicht dotierte Drain-Merkmale (LDD-Merkmale) und stark dotierte S/D-Merkmale, welche zusammen als S/D-Merkmale oder einfach als Source und Drain 116 bezeichnet werden. Die LDD-Merkmale und stark dotierten S/D-Merkmale können durch jeweilige Ionenimplantationen ausgebildet werden. Ein oder mehrere thermische Temperprozesse folgen, um die dotierte Spezies zu aktivieren.
  • Bei manchen Ausführungsformen werden die S/D-Merkmale 116 durch Epitaxie-Wachstum ausgebildet, um ein Leistungsvermögen der Vorrichtung zu verbessern, wie beispielsweise für eine Verspannungswirkung, um eine Beweglichkeit zu verbessern. Den Ausführungsformen zufolge umfasst die Ausbildung der S/D-Merkmale 116 selektives Ätzen der Finne 104 in einem S/D-Bereich, um die Vertiefungen auszubilden; und Epitaxie-Aufwachsen eines oder mehrerer Halbleitermaterialien in den Vertiefungen, um die S/D-Merkmale 116 auszubilden. Die Vertiefungen können unter Verwendung eines Nass- und/oder Trockenätzprozesses ausgebildet werden, um das Halbleitermaterial des aktiven Finnenbereichs 104 selektiv zu ätzen. Den Ausführungsformen zufolge fungieren der Gatestapel 110', die Gate-Abstandshalter 122 und die STI-Merkmale 108 zusammen als eine harte Ätzmaske, wodurch die Vertiefungen in den S/D-Bereichen ausgebildet werden. Bei manchen Beispielen wird ein Ätzmittel, wie beispielsweise Kohlenstofftetrafluorid (CF4), Chlor (Cl2), ein anderes geeignetes Ätzmittel oder eine Kombination davon, verwendet, um die Vertiefungen auszubilden.
  • Danach werden die Vertiefungen durch epitaktisches Aufwachsen von S/D-Merkmalen 116 in kristalliner Struktur mit einem Halbleitermaterial gefüllt. Das Epitaxie-Wachstum kann insitu Dotieren umfassen, um S/D mit einem sachgerechten Dotierungsstoff auszubilden. Bei manchen Ausführungsformen ist das Epitaxie-Wachstum ein selektiver Ablagerungsprozess, welcher Ätzen während des Epitaxie-Wachstums derartig einbezieht, dass das Halbleitermaterial im Wesentlichen auf den Halbleiter-Oberflächen in der Vertiefung aufgewachsen wird. Insbesondere bezieht der selektive Ablagerungsprozess Chlor für eine Ätzwirkung ein und macht die Ablagerung selektiv. Der selektive Ablagerungsprozess ist ausgelegt und abgestimmt, um derartig epitaktisch aufzuwachsen, dass die S/D-Merkmale 116, welche in den Vertiefungen ausgebildet werden, das Halbleitermaterial in einer kristallinen Struktur umfassen. Das Halbleitermaterial der S/D-Merkmale 116 kann verschieden sein von dem des aktiven Finnenbereichs 104. Beispielsweise enthält das Halbleitermaterial der S/D-Merkmale 116 Siliziumcarbid oder Silizium-Germanium, während der aktive Finnenbereich 104 Silizium-Merkmale sind. Bei manchen Ausführungsformen wird das Halbleitermaterial der S/D-Merkmale 116 für eine sachgerechte verspannte Wirkung in dem Kanalbereich derartig ausgewählt, dass die entsprechende Trägerbeweglichkeit erhöht wird. Bei einem Beispiel ist der aktive Bereich 104 für einen pFET eingerichtet, ist das Halbleitermaterial der S/D-Merkmale 116 Silizium-Germanium, dotiert mit Bor, während der aktive Finnenbereich 104 ein Silizium-Merkmal ist. Bei einem anderen Beispiel ist der aktive Bereich 104 für einen nFET eingerichtet, ist das Halbleitermaterial der S/D-Merkmale 116 Siliziumcarbid, dotiert mit Phosphor, während der aktive Finnenbereich 104 ein Silizium-Merkmal ist.
  • Bei wieder einer anderen Ausführungsform können weiterhin Silizid-Merkmale auf den S/D-Merkmalen 116 ausgebildet werden, um den Kontaktwiderstand zu reduzieren. Die Silizid-Merkmale können durch ein Verfahren ausgebildet werden, welches als selbstjustierendes Silizid bezeichnet wird (Salicide-Prozess), welches eine Metallablagerung (wie beispielsweise Nickel-Ablagerung) auf einem Silizium-Substrat, ein thermisches Tempern, um das Metall mit Silizium umzusetzen, um Silizid auszubilden, und eine Ätzung umfasst, um nicht umgesetztes Metall zu entfernen.
  • Unter Bezugnahme auf 6A und 6B fährt das Verfahren 200 fort mit einer Operation 208 mit Ausbilden einer Zwischenschichtdielektrikumschicht (ILD-Schicht) 136 auf dem Substrat und dem Gatestapel 110'. Die ILD-Schicht 136 wird durch ein sachgerechtes Verfahren abgelagert, wie beispielsweise CVD, fließfähige CVD (FCVD) oder ein anderes geeignetes Ablagerungsverfahren. Die ILD-Schicht 136 umfasst ein oder mehrere dielektrische Materialien, wie beispielsweise Siliziumoxid, dielektrisches Material mit niedrigem k-Wert oder eine Kombination. Dann kann ein chemisch-mechanischer Polierprozess (CMP-Prozess) danach angewendet werden, um die Oberfläche der ILD-Schicht 136 zu polarisieren. Bei einem Beispiel wird der Gatestapel 110' durch den CMP-Prozess für die nachfolgenden Verarbeitungsschritte freigelegt. Bei einem anderen Beispiel, bei welchem die harte Maske, welche verwendet wird, um den Gatestapel 110' zu strukturieren, nicht bei der vorhergehenden Operation entfernt wird, entfernt der CMP-Prozess auch die harte Maske. Ersatzweise stoppt der CMP-Prozess auf der harten Maske, und die harte Maske wird danach durch einen Ätzprozess entfernt.
  • Unter Bezugnahme auf 7 fährt das Verfahren 200 fort mit einer Operation 210 mit teilweisem oder vollständigem Entfernen des Gatestapels 110', was zu einem Gategraben 142 führt. Die Operation 210 umfasst einen oder mehrere Ätzschritte, um die Gate-Elektrodenschicht oder ersatzweise den Gatestapel 110' durch einen geeigneten Ätzprozess selektiv zu entfernen, wie beispielsweise eine oder mehrere Nassätzungen, Trockenätzungen oder eine Kombination davon.
  • Unter Bezugnahme auf 8A, 8B und 8C fährt das Verfahren 200 fort mit einer Operation 212 mit Füllen verschiedener Gatematerialschichten in dem Gategraben 142, wodurch ein Metallgatestapel 146 in dem Gategraben 142 ausgebildet wird. 8A illustriert die Halbleiterstruktur 100 in einer perspektivischen Ansicht, 8B ist eine Querschnittsansicht der Halbleiterstruktur 100, welche über dem Isolationsmerkmal 108 geschnitten ist, und 8C ist eine Querschnittsansicht der Halbleiterstruktur 100, welche über dem aktiven Finnenbereich 104 geschnitten ist. Besonders bei manchen Ausführungsformen wird die behandelte Oberflächenschicht 128 nicht entfernt und ist in dem abschließenden Gatestapel 146 vorhanden. In diesem Fall ist die behandelte Oberflächenschicht 128 zwischen dem Gatestapel 146 und dem Gate-Abstandshalter 122 eingefügt. Die behandelte Oberflächenschicht 128 erstreckt sich von der oberen Oberfläche des Gatestapels und ist in den Abschnitten darunter 104a abwesend. Die behandelte Oberflächenschicht 128 ist in ihrer Zusammensetzung von dem Gatestapel 146 und der ILD-Schicht 136 verschieden. Bei der dargestellten Ausführungsform umfasst der Gatestapel 146 eine dielektrische Schicht mit hohem k-Wert und verschiedene Metallschichten, welche von der dielektrischen Schicht mit hohem k-Wert umgeben sind (ist weiter unten beschrieben); die ILD-Schicht 136 umfasst eine Ätzstoppschicht (wie beispielsweise Siliziumnitrid), Siliziumoxid oder eine dielektrische Schicht mit niedrigem k-Wert, welche von der Ätzstoppschicht umgeben ist; und die behandelte Oberflächenschicht 128 enthält Silizium, Kohlenstoff und Stickstoff.
  • Der Gatestapel 146 ist weiterhin unter Bezugnahme auf die 12A und 12B in Querschnittsansichten beschrieben. Bei manchen Ausführungsformen, wie beispielsweise bei einem letzten Prozess mit hohem k-Wert, umfassen die Gatematerialschichten eine Gate-Dielektrikumsschicht 150 und eine leitende Gate-Schicht (oder Gate-Elektrode) 152. Die Gate-Dielektrikumsschicht 150 umfasst ein dielektrisches Material mit hohem k-Wert, welches Folgendes enthalten kann: Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat oder Zirkoniumaluminat, wie beispielsweise HfO2, ZrO2, ZrOxNy, HfOxNy, HfSixOy, ZrSixOy, HfSixOyNz, ZrSixOyNz, Al2O3, TiO2, Ta2O5, La2O3, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, Ba1-xSrxTiO3, PbTiO3, BaTiO3, SrTiO3, PbZrO3, PST, PZN, PZT, PMN und Kombinationen davon.
  • Die leitende Gate-Schicht 152 enthält Metall. Bei manchen Ausführungsformen umfasst die leitende Gate-Schicht 152 mehrere Schichten, wie beispielsweise eine Deckschicht, eine Austrittsarbeitsmetallschicht, eine Sperrschicht und eine Füllmetallschicht (wie beispielsweise Aluminium oder Wolfram). Die Gatematerialschichten können weiterhin eine Grenzflächenschicht 148 umfassen, wie beispielsweise Siliziumoxid, welches zwischen dem aktiven Bereich 104 und dem dielektrischen Material mit hohem k-Wert interponiert ist. Die Grenzflächenschicht 148 ist ein Abschnitt der Gate-Dielektrikumsschicht. Die verschiedenen Gatematerialschichten werden durch Ablagerung, wie beispielsweise CVD, physikalischer Dampfabscheidung (PVD), Beschichten, Atomlagenablagerung (ALD) oder anderen geeigneten Verfahren, in den Gategraben 142 gefüllt.
  • Die dielektrische Schicht mit hohem k-Wert 150 umfasst ein dielektrisches Material mit der höheren Dielektrizitätskonstante als der von thermischem Siliziumoxid, etwa 3,9. Die dielektrische Schicht mit hohem k-Wert 150 wird durch einen geeigneten Prozess ausgebildet, wie beispielsweise ALD. Andere Verfahren, um die dielektrische Materialschicht mit hohem k-Wert auszubilden, umfassen chemische metallorganische Dampfabscheidung (MOCVD), PVD oder UV-Ozon-Oxidation. Bei einer Ausführungsform enthält das dielektrische Material mit hohem k-Wert HfO2. Ersatzweise enthält die dielektrische Materialschicht mit hohem k-Wert 150 Metallnitride, Metallsilikate oder andere Metalloxide.
  • Bei einer Ausführungsform, welche in 12A in einer Querschnittsansicht illustriert ist, umfasst die Gate-Elektrode 152 eine Deckschicht 152A, eine Sperrschicht 152B, eine Austrittsarbeitsmetallschicht 152C, eine andere Sperrschicht 152D und eine Füllmetallschicht 152E. Den Ausführungsformen zufolge enthält die Deckschicht 152A Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, welche durch ein sachgerechtes Ablagerungsverfahren, wie beispielsweise ALD, ausgebildet werden. Die Sperrschicht 152B enthält Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, welche durch ein sachgerechtes Ablagerungsverfahren, wie beispielsweise ALD, ausgebildet werden.
  • Die Austrittsarbeitsmetallschicht 152C umfasst eine leitende Metallschicht oder eine Metalllegierung mit passender Austrittsarbeit, so dass der entsprechende FET in seinem Leistungsvermögen der Vorrichtung verbessert wird. Die Austrittsarbeitsmetallschicht (WF-Metallschicht) 152C ist für einen pFET und einen nFET verschieden, welche als ein n-leitendes WF-Metall und ein p-leitendes WF-Metall bezeichnet werden. Die Auswahl des WF-Metalls hängt von dem FET ab, welcher auf dem aktiven Bereich 104 ausgebildet werden soll. Beispielsweise umfasst die Halbleiterstruktur 100 einen ersten aktiven Bereich 104 für einen nFET und einen anderen aktiven Bereich für einen pFET, und dementsprechend werden das n-leitende WF-Metall und das p-leitende WF-Metall jeweils in den entsprechenden Gatestapeln ausgebildet. Ein n-leitendes WF-Metall ist insbesondere ein Metall mit einer ersten Austrittsarbeit, so dass die Schwellenspannung des dazugehörigen nFET reduziert wird. Das n-leitende WF-Metall ist nahe an der Silizium-Leitungsbandenergie (Ec) oder an einer niedrigeren Austrittsarbeit, welche einen leichteren Elektronenaustritt darstellt. Beispielsweise weist das n-leitende WF-Metall eine Austrittsarbeit von etwa 4,2 eV oder weniger auf. Ein p-leitendes WF-Metall ist ein Metall mit einer zweiten Austrittsarbeit, so dass die Schwellenspannung des dazugehörigen pFET reduziert wird. Das p-leitende WF-Metall ist nahe an der Silizium-Valenzbandenergie (Ev) oder an einer höheren Austrittsarbeit, welche eine starke Elektronenbindungsenergie an die Atomkerne darstellt. Beispielsweise weist das p-leitende Austrittsarbeitsmetall eine WF von etwa 5,2 eV oder mehr auf.
  • Bei manchen Ausführungsformen enthält das n-leitende WF-Metall Tantal (Ta). Bei anderen Ausführungsformen enthält das n-leitende WF-Metall Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN) oder Kombinationen davon. Bei anderen Ausführungsformen enthält das n-leitende Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen davon. Das n-leitende WF-Metall kann verschiedene Metall-basierte Filme als ein Stapel für optimiertes Leistungsvermögen der Vorrichtung und zur Verarbeitungskompatibilität umfassen. Bei manchen Ausführungsformen enthält das p-leitende WF-Metall Titannitrid (TiN) oder Tantalnitrid (TaN). Bei anderen Ausführungsformen enthält das p-leitende Metall TiN, TaN, Wolframnitrid (WN), Titan-Aluminium (TiAl) oder Kombinationen davon. Das p-leitende WF-Metall kann verschiedene Metall-basierte Filme als ein Stapel für optimiertes Leistungsvermögen der Vorrichtung und zur Verarbeitungskompatibilität umfassen. Das Austrittsarbeitsmetall wird durch ein geeignetes Verfahren, wie beispielsweise PVD, abgelagert.
  • Die Sperrschicht 152D enthält Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, welche durch ein sachgerechtes Ablagerungsverfahren, wie beispielsweise ALD, ausgebildet werden. Bei verschiedenen Ausführungsformen enthält die Füllmetallschicht 152E Aluminium, Wolfram oder ein anderes geeignetes Metall. Die Füllmetallschicht 152E wird durch ein geeignetes Verfahren, wie beispielsweise PVD oder Beschichten, abgelagert.
  • Bei manchen Ausführungsformen wird der Gatestapel 146, wie in 12A illustriert, durch den letzten Prozess mit hohem k-Wert ausgebildet, wobei die dielektrische Materialschicht mit hohem k-Wert 150 U-förmig ist. Ersatzweise wird der Gatestapel 146 in dem ersten Prozess mit hohem k-Wert ausgebildet, wobei die dielektrische Materialschicht mit hohem k-Wert 150 (und auch die Grenzflächenschicht 148) mit dem Dummy-Gatestapel 110' ausgebildet wird und in dem Metallgatestapel 146 verbleibt. In diesem Fall ist die dielektrische Materialschicht mit hohem k-Wert 150 verschieden geformt, wie in 12B illustriert.
  • Das Verfahren 200 umfasst eine andere Herstellungsoperation 214, welche vor, während oder nach den obenstehenden Operationen implementiert sind. Beispielsweise umfasst die Operation 214 Ausbilden einer Verbindungswegestruktur, welche verschiedene leitende Merkmale umfasst, wie beispielsweise Kontakte, Metallleitungen und Durchkontakte, um verschiedene Merkmale (wie beispielsweise Gate-Elektrode und S/D-Merkmale) elektrisch zu verbinden, um eine integrierte Schaltung auszubilden. Eine Verbindungswegestruktur wird auf dem Substrat ausgebildet und ist ausgelegt, um verschiedene Transistoren und andere Vorrichtungen zu koppeln, um eine funktionale Schaltung auszubilden. Die Verbindungswegestruktur umfasst verschiedene leitende Merkmale, wie beispielsweise Metallleitungen für horizontale Verbindungen und Kontakte/Durchkontakte für vertikale Verbindungen. Die verschiedenen Verbindungswegemerkmale können verschiedene leitende Materialien implementieren, welche Kupfer, Wolfram und Silizid umfassen. Bei einem Beispiel wird ein Damaszenerprozess verwendet, um eine Kupfer-basierte Multischicht-Verbindungswegestruktur auszubilden. Bei einer anderen Ausführungsform wird Wolfram verwendet, um Wolfram-Pfropfen in den Kontaktlöchern auszubilden.
  • Unter Bezugnahme auf 9A, 9B, 9C, 9D, 9E und 9F in einer Draufsicht, perspektivischen Ansicht und Querschnittsansicht ist der Gatestapel 146 mit seiner Form und seinem Profil weiter beschrieben. Insbesondere 9A ist eine Draufsicht der Halbleiterstruktur 100, welche die Gatestapel 146 und die aktiven Finnenbereiche 104 illustriert. 9B ist eine perspektivische Ansicht der Halbleiterstruktur 100, welche die Gatestapel 146, die aktiven Finnenbereiche 104 und die Isolationsmerkmale 108 illustriert. 9C ist eine Draufsicht eines Abschnitts 156 der Halbleiterstruktur 100, welche die Gatestapel 146 und die aktiven Finnenbereiche 104 illustriert. 9D ist eine perspektivische Ansicht der Halbleiterstruktur 100, welche die Gatestapel 146 illustriert. Besonders der Gatestapel 146 umfasst ein Segment 158 in einem Abstand zwischen den benachbarten aktiven Finnenbereichen 104. Bei manchen Ausführungsformen sind die S/D-Merkmale 116 in den benachbarten aktiven Finnenbereichen 104 miteinander vereinigt, wie durch ein beispielhaftes S/D-Merkmal 116 in 9A illustriert. 9E ist eine Draufsicht des Gatestapels 146 in diesem Segment 158, und 9F ist eine Querschnittsansicht des Gatestapels 146 in dem Segment 158.
  • Der Gatestapel 146, welcher durch das offenbarte Verfahren ausgebildet wurde, weist in einer Draufsicht ein ungleichmäßiges Profil auf, wie in 9C illustriert. Der Gatestapel 146 weist eine variierende Abmessung (entlang der X-Richtung) von dem Rand eines aktiven Finnenbereichs 104 zu dem Rand eines anderen aktiven Bereichs 104 mit dem Minimum in der Mitte zwischen den beiden aktiven Finnenbereichen auf. Der Gatestapel 146 weist auch in einem Querschnitt ein ungleichmäßiges Profil auf, wie in 9F illustriert. Der Gatestapel 146 weist eine variierende Abmessung (entlang der X-Richtung) von der oberen Oberfläche zu der Bodenfläche auf, wobei das Minimum bei der Höhe der oberen Oberfläche 104a der aktiven Finnenbereiche 104 liegt.
  • Wie in 9F illustriert, weist der Gatestapel 146 in einer Querschnittsansicht eine ungleichmäßige Form auf, welche drei Abmessungen D1, D2 und D3 auf verschiedenen Niveaus überspannt. Insbesondere der Gatestapel 146 überspannt die erste Abmessung D1 an der oberen Oberfläche, die zweite Abmessung D2 an der Bodenfläche und die dritte Abmessung D3 als eine minimale Abmessung an einer Stelle, die auf der Höhe der oberen Oberfläche 104a des aktiven Finnenbereichs 104 liegt. D1 und D2 sind jeweils größer als D3. Bei der dargestellten Ausführungsform ist die zweite Abmessung D2 größer als die erste Abmessung D1. Bei manchen Ausführungsformen definieren diese Abmessungen verschiedene Verhältnisse. Ein erstes Verhältnis D1/D3 liegt im Bereich zwischen etwa 1,4 und etwa 1,6; und ein zweites Verhältnis D2/D3 liegt im Bereich zwischen etwa 1,7 und etwa 1,9 gemäß manchen Ausführungsformen. Bei der vorliegenden Ausführungsform tragen die Höhen der verschiedenen Abschnitte des Gatestapels 146 in 9F die entsprechenden Höhen von dem Gatestapel 110' in 4F. Beispielsweise entspricht der obere Abschnitt zwischen D1 und D3 dem oberen Abschnitt 110a mit einer Höhe H1; entspricht der Mittelabschnitt zwischen D3 und D2 dem Mittelabschnitt 110b mit einer Höhe H2; und entspricht der untere Abschnitt unter D2 dem unteren Abschnitt 110c mit einer Höhe H3. Die Höhenverhältnisse bleiben in dem Gatestapel 14 gemäß der vorliegenden Ausführungsform. Beispielsweise liegt das Verhältnis H1/H2 im Bereich zwischen 2,5 und 3,5 und liegt das Verhältnis H2/H3 im Bereich zwischen 1,5 und 2.
  • Das Segment 156 in einem Abstand zwischen dem ersten und dem zweiten benachbarten aktiven Finnenbereich 104 weist in einer Draufsicht eine ungleichmäßige Form auf, wie in 9C und 9E illustriert. Die ungleichmäßige Form wird als eine Kalebassenform bezeichnet. Der Gatestapel 146 in diesem Segment 156 überspannt entlang der X-Richtung eine vierte Abmessung D4 an einem Rand des ersten aktiven Finnenbereichs, eine fünfte Abmessung D5 an einem Rand des zweiten aktiven Finnenbereichs, eine sechste Abmessung D6 an einer mittleren Stelle zwischen den Rändern des ersten und des zweiten aktiven Finnenbereichs. Die erste Abmessung D4 und die zweite Abmessung D5 sind jeweils kleiner als die dritte Abmessung D6. Weiterhin ist die fünfte Abmessung D5 gleich der vierten Abmessung D4, so dass die Form symmetrisch ist und eine minimale Abmessung D6 in der Mitte aufweist. Bei manchen Ausführungsformen liegt ein Verhältnis D6/D4 im Bereich zwischen etwa 0,7 und etwa 0,9.
  • Durch das offenbarte Verfahren 200 und die Halbleiterstruktur 100, welche durch das Verfahren 200 angefertigt wird, weist der Gatestapel 146 eine gut entworfene Form auf, der entsprechende Transistor und die Schaltung weisen eine verbesserte Schaltungsleistung (wie beispielsweise Ringoszillatorleistung) und Produktionsausbeute auf. Insbesondere stellt die Kalebassenform des Gatestapels 146 in der Draufsicht Gewinne des Leistungsvermögens der Vorrichtung bereit, welche eine reduzierte parasitische Kapazität durch reduzierte D6 und eine verbesserte Gate-Steuerung durch vergrößerte D4 und D5 umfassen. Dies liegt daran, dass der Mittelabschnitt des Gates, welcher D6 in der Draufsicht zugeordnet ist, zu der Kapazität beiträgt, aber keinen oder einen minimalen Beitrag zu der Gate-Steuerung aufweist, und Reduzieren seiner Abmessung kann die parasitische Kapazität reduzieren, ohne die Koppelung zwischen dem Gate und dem Kanal zu beeinträchtigen. Die Randabschnitte des Gates, welche D4 und D5 zugeordnet sind, weisen vergrößerte Abmessungen auf, was die Vorteile mitbringt, welche eine erhöhte Kanallänge umfassen, und deshalb die Koppelung zwischen dem Gate und dem Kanal erhöht. Die sanduhrförmige Form des Gatestapels 146 in der Querschnittsansicht stellt verschiedene Verbesserungen des Leistungsvermögens und eine verbesserte Gate-Steuerung bereit. Insbesondere stellt eine breitere Größe an dem Boden Gewinne des Leistungsvermögens der Vorrichtung durch Reduzieren einer Drain-induzierten Barrierenabsenkung (DIBL) und durch Reduzieren eines Finnenboden-Leckverlusts bereit; reduziert eine schmale Größe an der Mitte eine parasitische Kapazität; und vergrößert eine breite Größe oben ein Gate-Füllungsfenster mit einem erhöhten Ausbeutegewinn.
  • Unter Bezugnahme auf 10A, 10B, 10B', 10C, 10C', 10D und 10E ist der Gatestapel 146 in dem Abschnitt 156 gemäß verschiedenen Ausführungsformen in einer Draufsicht und Querschnittsansicht weiter beschrieben. Durch Abstimmen verschiedener Ätzprozesse bei der Operation 204 können andere Profile des Gatestapels 146 erzielt werden, wie beispielsweise die in 10B bis 10E illustrierten. Der Gatestapel 146 in dem Segment 156 weist verschiedene Formen und Abmessungen auf. Diese Formen und Abmessungen werden durch Abstimmen verschiedener Verarbeitungsparameter der Operation 204 erzielt, besonders der Ätzdauern und der Ätzmittel des zweiten Ätzprozesses 228 und des dritten Ätzprozesses 230. Verschiedene Formen und Abmessungen des Gatestapels 146 können verwendet werden, um bestimmte Vorrichtungen zur Verbesserung des Leistungsvermögens auszubilden und/oder Variationen der Vorrichtungseigenschaften in Abhängigkeit einer individuellen Anwendung zu kompensieren.
  • Bei einer Ausführungsform weist der Gatestapel 146 in dem Segment 156 eine Querschnittsansicht, wie in 10B illustriert, und eine Draufsicht auf, wie in 10B' illustriert. Dies ist der in 9A bis 9D beschriebenen Struktur ähnlich. Der Gatestapel 146 weist ein ungleichmäßiges Profil mit einer schmalen Taille auf. Der Gatestapel 146 überspannt insbesondere drei Abmessungen C, D und E auf verschiedenen Niveaus. Ein erstes Verhältnis C/D liegt im Bereich zwischen etwa 1,4 und etwa 1,6; und ein zweites Verhältnis E/D liegt im Bereich zwischen etwa 1,7 und etwa 1,9 gemäß manchen Ausführungsformen.
  • Bei einer anderen Ausführungsform weist der Gatestapel 146 in dem Segment 156 eine Querschnittsansicht, wie in 10C illustriert, und eine Draufsicht auf, wie in 10C' illustriert. Der Gatestapel 146 weist ein ungleichmäßiges Profil mit einer sich vergrößernden Abmessung von der Bodenfläche bis zu der oberen Oberfläche auf. Der Gatestapel 146 überspannt insbesondere die Abmessungen F und D an der oberen Oberfläche und an der Bodenfläche. Ein Verhältnis F/G liegt im Bereich zwischen etwa 1,1 und etwa 1,4.
  • Bei einer anderen Ausführungsform weist der Gatestapel 146 in dem Segment 156 eine Querschnittsansicht auf, wie in 10D illustriert. Der Gatestapel 146 weist ein ungleichmäßiges Profil mit einer sich verkleinernden Abmessung von der Bodenfläche bis zu der oberen Oberfläche auf. Der Gatestapel 146 überspannt insbesondere die Abmessungen H und I an der oberen Oberfläche und an der Bodenfläche. Ein Verhältnis I/ H liegt im Bereich zwischen etwa 1,4 und etwa 1,6.
  • Bei einer anderen Ausführungsform weist der Gatestapel 146 in dem Segment 156 eine Querschnittsansicht auf, wie in 10E illustriert. Der Gatestapel 146 weist ein ungleichmäßiges Profil mit einer breiteren Taille auf. Der Gatestapel 146 überspannt insbesondere die Abmessungen J, K und L an der oberen Oberfläche, auf der Höhe der oberen Oberfläche der Finne und an der Bodenfläche. Ein erstes Verhältnis K/J beträgt etwa 1,4 bis etwa 1,6; und ein zweites Verhältnis K/L beträgt etwa 1,4 bis etwa 1,6.
  • Die Halbleiterstruktur 100 kann auf einer Struktur mit mehreren vertikal gestapelten Kanälen ausgebildet werden, wie beispielsweise einer in 13 illustrierten. 13 ist eine Querschnittsansicht eines Abschnitts der Halbleiterstruktur 100, welche gemäß manchen Ausführungsformen aufgebaut ist. In 13 weist die integrierte Schaltung 100 eine vertikal gestapelte Kanalstruktur auf, bei welcher mehrere Kanäle vertikal gestapelt sind. Die Halbleiterstruktur 100 umfasst insbesondere ein Substrat 602 und mehrere Kanäle 604, welche über dem Substrat 602 ausgebildet sind. Die Halbleiterstruktur 100 umfasst weiterhin einen Gatestapel 606, welcher um die Kanäle 604 herum ausgebildet ist, und Source-/Drain-Merkmale (S/D-Merkmale) 608, welche auf beiden Seiten des Gatestapels 606 angeordnet sind. Insbesondere umgibt der Gatestapel 606 jeden der mehreren vertikal gestapelten Kanäle 604, welche sich zwischen den S/D-Merkmalen 608 erstrecken, welche auf den beiden Seiten des Gatestapels 606 angeordnet sind. Die Halbleiterstruktur 100 umfasst weiterhin andere Merkmale, wie beispielsweise innere Abstandshalter 610 (aus einem oder mehreren dielektrischen Materialien), welche zwischen dem Gatestapel 606 und den S/D-Merkmalen 608 interponiert sind; Gate-Abstandshalter 612, welche auf Seitenwänden des Gatestapels 606 angeordnet sind; eine dotierte Wand 614 (wie beispielsweise eine n-leitende Wanne oder eine p-leitende Wanne); und eine Zwischenschichtdielektrikumschicht (ILD-Schicht) 616. Der Gatestapel 606 umfasst eine Gate-Dielektrikumsschicht und eine leitende Gate-Elektrode. Die Gate-Dielektrikumsschicht umfasst ein oder mehrere dielektrische Materialien, wie beispielsweise ein dielektrisches Material mit hohem k-Wert. Die Gate-Dielektrikumsschicht kann weiterhin eine Grenzflächenschicht (wie beispielsweise Siliziumoxid) umfassen. welche dem dielektrischen Material mit hohem k-Wert unterliegt. Die Gate-Elektrode umfasst ein oder mehrere leitende Materialien, wie beispielsweise eine Deckschicht, ein Austrittsarbeitsmetall und ein Füllmetall. Insbesondere ist der Gatestapel 606 dem Gatestapel 146 mit der obenstehend beschriebenen Geometrie ähnlich und wird auf eine ähnliche Weise ausgebildet. Beispielsweise weist der Abschnitt des Gatestapels 606 über den mehreren Kanälen 604 eine Form auf, welche der des Gatestapels 146 ähnlich ist.
  • Die vorliegende Offenbarung ist nicht auf Anwendungen begrenzt, bei welchen die Halbleiterstruktur einen Feldeffekttransistor umfasst, wie beispielsweise einen Metalloxid-Silizium-Transistor (MOS-Transistor), und kann auf andere integrierte Schaltungen erweitert werden, welche einen Metallgatestapel aufweisen. Beispielsweise kann die Halbleiterstruktur 100 eine Logikschaltung, eine analoge Schaltung, eine Bildgebungssensorschaltung, eine statische Direktzugriffsspeicherzelle (SRAM-Zelle), eine dynamische Direktzugriffsspeicherzelle (DRAM-Zelle), einen Ein-Elektronen-Transistor (SET) und/oder andere mikroelektronische Vorrichtungen umfassen (welche hier zusammen als mikroelektronische Vorrichtungen bezeichnet sind). Natürlich sind auch Aspekte der vorliegenden Offenbarung auf andere Transistortypen anwendbar und/oder unmittelbar anpassbar und können in vielen verschiedenen Anwendungen eingesetzt werden, welche Sensorzellen, Speicherzellen, Logikzellen und Anderes umfassen.
  • Obwohl Ausführungsformen der vorliegenden Offenbarung ausführlich beschrieben wurden, sollten Durchschnittsfachleute verstehen, dass sie hier verschiedene Veränderungen, Substitutionen und Abänderungen anfertigen können, ohne den Gedanken und den Schutzumfang der vorliegenden Offenbarung zu verlassen. Bei einer Ausführungsform kann die Gate-Elektrode ersatzweise oder zusätzlich ein anderes geeignetes Metall umfassen. Die Auflageverfahrensweise kann andere wirksame Reinigungsverfahrensweisen implementieren. Das offenbarte Verfahren wird insbesondere verwendet, um einen Transistor ausbilden, wie beispielsweise einen n-leitenden Metalloxid-Halbleiter-Feldeffekttransistor (nMOSFET). Beispielsweise werden mehrere nMOSFETs und mehrere p-leitende Metalloxid-Halbleiter-Feldeffekttransistoren (pMOSFETs) in dem gleichen Substrat ausgebildet, werden die nMOSFETs und die pMOSFETs in einer kollektiven Verfahrensweise ausgebildet, bei welcher einige Merkmale jeweilig ausgebildet werden. Bei einem bestimmten Beispiel wird das n-leitende WF-Metall in den nMOSFET-Bereichen ausgebildet, während pMOSFET-Bereiche durch die Ablagerung von n-leitendem Metall bedeckt sind.
  • Bei einer anderen Ausführungsform kann das Halbleitersubstrat eine epitaktische Schicht umfassen. Beispielsweise kann das Substrat eine epitaktische Schicht aufweisen, welche einem Volumenhalbleiter überliegt. Weiterhin kann das Substrat eine Halbleiter-auf-Isolator-Struktur (SOI-Struktur) umfassen, wie beispielsweise eine vergrabene dielektrische Schicht. Ersatzweise kann das Substrat eine vergrabene dielektrische Schicht umfassen, wie beispielsweise eine vergrabene Oxid-Schicht (BOX-Schicht), wie beispielsweise der, welche durch ein Verfahren, welches als Abtrennungstechnik durch implantierten Sauerstoff (SIMOX-Technik) bezeichnet wird, Wafer-Bonden, selektives epitaktisches Wachstum (SEG) oder ein anderes passendes Verfahren ausgebildet wird.
  • Die vorliegende Offenbarung stellt eine Halbleiterstruktur und ein Verfahren bereit, welches diese anfertigt. Die Halbleiterstruktur 100 umfasst einen Gatestapel 146 mit einer ungleichmäßigen Form. Der Gatestapel weist in einer Querschnittsansicht eine sanduhrförmige Form auf, und das Segment zwischen zwei benachbarten aktiven Finnenbereichen 104 weist in einer Draufsicht eine Kalebassenform auf.
  • Verschiedene Vorteile können bei einer oder mehreren Ausführungsformen des Verfahrens 200 und der Halbleiterstruktur 100 vorhanden sein. Durch das offenbarte Verfahren 200 und die Halbleiterstruktur 100, welche durch das Verfahren 200 angefertigt wird, weist der Gatestapel 146 eine gut entworfene Form auf, der entsprechende Transistor und die Schaltung weisen ein verbessertes Leistungsvermögen der Vorrichtung und eine verbesserte Produktionsausbeute auf. Insbesondere stellt die Kalebassenform des Gatestapels 146 in der Draufsicht Gewinne des Leistungsvermögens der Vorrichtung bereit, welche eine reduzierte parasitische Kapazität und eine verbesserte Gate-Steuerung umfassen, während die sanduhrförmige Form des Gatestapels 146 in der Querschnittsansicht eine reduzierte Draininduzierte Barrierenabsenkung (DIBL) mit einem Gewinn durch erhöhtes Leistungsvermögen der Vorrichtung und ein vergrößertes Gate-Füllungsfenster mit erhöhten Ausbeutegewinn bereitstellt.
  • Bei einem Aspekt stellt die vorliegende Offenbarung eine Halbleiterstruktur bereit, welche ein Halbleitersubstrat; aktive Finnenbereiche, welche über das Halbleitersubstrat vorstehen; und einen Gatestapel umfasst, welcher auf den aktiven Finnenbereichen angeordnet ist; wobei der Gatestapel eine dielektrische Materialschicht mit hohem k-Wert und verschiedene Metallschichten umfasst, welche auf der dielektrischen Materialschicht mit hohem k-Wert angeordnet sind. Der Gatestapel weist ein ungleichmäßiges Profil in einer Querschnittsansicht mit einer ersten Abmessung D1 an einer oberen Oberfläche, einer zweiten Abmessung D2 an einer Bodenfläche und einer dritten Abmessung D3 an einer Stelle zwischen der oberen Oberfläche und der Bodenfläche auf, und wobei D1 und D2 jeweils größer ist als D3.
  • Bei einem anderen Aspekt stellt die vorliegende Offenbarung eine Halbleiterstruktur bereit, welche ein Halbleitersubstrat umfasst; einen ersten und einen zweiten aktiven Finnenbereich umfasst, welche auf dem Halbleitersubstrat ausgebildet sind; umgeben von einem Isolationsmerkmal und über das Isolationsmerkmal vorstehend, wobei der erste und der zweite aktive Finnenbereich in einer ersten Richtung orientiert sind und von einer zweiten Richtung weg beabstandet sind, welche im Wesentlichen orthogonal ist zu der ersten Richtung; und einen Gatestapel umfasst, welcher in der zweiten Richtung orientiert ist und sich über den ersten und den zweiten aktiven Finnenbereich erstreckt. Der Gatestapel umfasst ein Segment in einem Abstand zwischen dem ersten und dem zweiten aktiven Finnenbereich. Das Segment des Gatestapels weist eine sanduhrförmige Form in einer Querschnittsansicht und eine Kalebassenform in einer Draufsicht auf.
  • Bei wieder einem anderen Aspekt stellt die vorliegende Offenbarung ein Verfahren zur Herstellung einer Halbleiterstruktur bereit. Das Verfahren umfasst Ausbilden aktiver Finnenbereiche auf einem Halbleitersubstrat; Ablagern einer Gatematerialschicht auf den aktiven Finnenbereichen und dem Halbleitersubstrat; Durchführen eines ersten Ätzprozesses an der Dummy-Gatematerialschicht, wodurch eine strukturierte Gatematerialschicht ausgebildet wird; Durchführen einer Oberflächenmodifizierung durch Implantation in Seitenwände der strukturierten Gatematerialschicht; und danach Durchführen eines zweiten Ätzprozesses an der strukturierten Gatematerialschicht, um einen strukturierten Gatestapel auszubilden.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung als Grundlage für das Ausgestalten oder Modifizieren anderer Prozesse und Strukturen verwendet werden könne, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hierin offenbarten Ausführungsformen unmittelbar zu erzielen. Der Fachmann sollte ferner erkennen, dass derartige äquivalente Konstruktionen den Gedanken und den Schutzumfang der vorliegenden Offenbarung nicht verlassen und dass hierin verschiedene Veränderungen, Substitutionen und Abänderungen vorgenommen werden können, ohne den Gedanken und den Schutzumfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/704570 [0001]

Claims (20)

  1. Halbleiterstruktur aufweisend: ein Halbleitersubstrat; aktive Finnenbereiche, die über dem Halbleitersubstrat hervorstehen; und einen Gatestapel, der auf den aktiven Finnenbereichen angeordnet ist, wobei der Gatestapel eine high-k-dielektrische Materialschicht und verschiedene Metallschichten aufweist, die auf der high-k-dielektrischen Materialschicht angeordnet sind, wobei der Gatestapel ein ungleichmäßiges Profil in einer Querschnittsansicht aufweist mit einer ersten Abmessung D1 an einer oberen Oberfläche, mit einer zweiten Abmessung D2 an einer Bodenfläche und mit einer dritten Abmessung D3 an einer Stelle zwischen der oberen Oberfläche und der Bodenfläche umfasst, und wobei D1 und D2 jeweils größer als D3 sind.
  2. Halbleiterstruktur nach Anspruch 1, wobei die dritte Abmessung D3 eine minimale Abmessung an der Stelle ist, die auf der Höhe einer oberen Oberfläche der aktiven Finnenbereiche liegt.
  3. Halbleiterstruktur nach Anspruch 2, wobei die zweite Abmessung D2 größer als die erste Abmessung D1 ist.
  4. Halbleiterstruktur nach Anspruch 3, wobei ein erstes Verhältnis D1/D3 etwa 1,4 bis etwa 1,6 beträgt; und ein zweites Verhältnis D2/D3 etwa 1,7 bis etwa 1,9 beträgt.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die aktiven Finnenbereiche einen ersten aktiven Finnenbereich und einen zweiten aktiven Finnenbereich aufweisen, de in einer ersten Richtung ausgerichtet sind und in einer zweiten Richtung voneinander beabstandet sind, die im Wesentlichen senkrecht zu der ersten Richtung verläuft; sich der Gatestapel über den ersten aktiven Finnenbereich und dem zweiten aktiven Finnenbereich entlang der zweiten Richtung erstreckt; und die erste Abmessung, die zweite Abmessung und die dritte Abmessung entlang der zweiten Richtung gemessen sind.
  6. Halbleiterstruktur nach Anspruch 5, wobei der Gatestapel ein Segment aufweist, das auf einem flachen Isolationsgrabenmerkmal angeordnet ist und zwischen dem ersten aktiven Finnenbereich und dem zweiten aktiven Finnenbereich liegt, und wobei das Segment des Gatestapels in einer Draufsicht eine ungleichmäßige Form aufweist.
  7. Halbleiterstruktur nach Anspruch 6, wobei das Segment des Gatestapels in einer Draufsicht entlang der ersten Richtung eine vierte Abmessung D4 an einem Rand des ersten aktiven Finnenbereichs, eine fünfte Abmessung D5 an einem Rand des zweiten aktiven Finnenbereichs, eine sechste Abmessung D6 an einer mittleren Stelle zwischen den Rändern des ersten und des zweiten aktiven Finnenbereichs überspannt und wobei die erste Abmessung D4 und die zweite Abmessung D5 jeweils kleiner ist als die dritte Abmessung D6.
  8. Halbleiterstruktur nach Anspruch 7, wobei die fünfte Abmessung D5 gleich der vierten Abmessung D4 ist.
  9. Halbleiterstruktur nach Anspruch 8, wobei ein Verhältnis D4/D6 etwa 0,7 bis etwa 0,9 beträgt.
  10. Halbleiterstruktur, Folgendes umfassend: ein Halbleitersubstrat; einen ersten aktiven Finnenbereich und einen zweiten aktiven Finnenbereich, die auf dem Halbleitersubstrat ausgebildet sind; umgeben von einem Isolationsmerkmal und über das Isolationsmerkmal vorstehend, wobei der erste und der zweite aktive Finnenbereich in einer ersten Richtung orientiert sind und von einer zweiten Richtung weg beabstandet sind, die im Wesentlichen orthogonal ist zu der ersten Richtung; und einen Gatestapel, der in der zweiten Richtung orientiert ist und sich über den ersten und den zweiten aktiven Finnenbereich erstreckt, wobei der Gatestapel ein Segment in einem Abstand zwischen dem ersten und dem zweiten aktiven Finnenbereich umfasst, und das Segment des Gatestapels eine sanduhrförmige Form in einer Querschnittsansicht aufweist und eine Kalebassenform in einer Draufsicht aufweist.
  11. Halbleiterstruktur nach Anspruch 10, wobei das Segment des Gatestapels, entlang der zweiten Richtung, eine erste Abmessung D1 bei einer oberen Oberfläche, eine zweite Abmessung D2 bei einer Bodenfläche und eine dritte Abmessung D3 an einer Stelle zwischen der oberen Oberfläche und der Bodenfläche überspannt, wobei D1 und D2 jeweils größer als D3 sind.
  12. Halbleiterstruktur nach Anspruch 11, wobei die dritte Abmessung D3 eine minimale Abmessung an der Stelle ist, die auf der Höhe einer oberen Oberfläche der aktiven Finnenbereiche liegt; und die zweite Abmessung D2 größer als die erste Abmessung D1 ist.
  13. Halbleiterstruktur nach Anspruch 12, wobei ein erstes Verhältnis D1/D3 etwa 1,4 bis etwa 1,6 beträgt; und ein zweites Verhältnis D2/D3 etwa 1,7 bis etwa 1,9 beträgt.
  14. Halbleiterstruktur nach einem der vorhergehenden Ansprüche 10 bis 13, wobei das Segment des Gatestapels, entlang der ersten Richtung in einer Draufsicht, eine vierte Abmessung D4 an einem Rand des ersten aktiven Finnenbereichs überspannt, eine fünfte Abmessung D5 an einem Rand des zweiten aktiven Finnenbereichs überspannt und eine sechste Abmessung D6 an einer mittleren Stelle zwischen den Rändern des ersten aktiven Finnenbereichs und des zweiten aktiven Finnenbereichs überspannt; die erste Abmessung D4 und die zweite Abmessung D5 jeweils kleiner als die dritte Abmessung D6 sind; und die fünfte Abmessung D5 gleich der vierten Abmessung D4 ist.
  15. Halbleiterstruktur nach Anspruch 14, wobei ein Verhältnis D4/D6 etwa 0,7 bis 0,9 beträgt.
  16. Verfahren zur Herstellung einer Halbleiterstruktur, umfassend: Bilden von aktiven Finnenbereichen auf einem Halbleitersubstrat; Abscheiden einer Gatematerialschicht auf den aktiven Finnenbereichen und dem Halbleitersubstrat; Durchführen eines ersten Ätzprozesses an der Dummy-Gatematerialschicht, dadurch Bilden einer strukturierten Gatematerialschicht; Durchführen einer Oberflächenmodifizierung durch Implantation in Seitenwände der strukturierten Gatematerialschicht; und danach Durchführen eines zweiten Ätzprozesses an der strukturierten Gatematerialschicht, um einen strukturierten Gatestapel zu bilden.
  17. Verfahren nach Anspruch 16, ferner umfassend: Bilden einer Zwischenschichtdielektrikumschicht auf dem strukturierten Gatestapel und dem Halbleitersubstrat; selektives Entfernen des strukturierten Gatestapels, was einen Gategraben in der Zwischenschichtdielektrikumschicht ergibt; und Bilden eines Metallgatestapels, der eine high-k-dielektrische Materialschicht und ein Metall aufweist.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Abscheiden der Gatematerialschicht Abscheiden einer Polysiliziumschicht umfasst; und das Durchführen der Oberflächenmodifizierung Durchführen eines Ionenimplantationsprozesses umfasst, um mindestens eines von Kohlenstoff und Stickstoff in die Seitenwand der strukturierten Gatematerialschicht aus Polysilizium einzuführen.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Durchführen des ersten Ätzprozesses Durchführen des ersten Ätzprozesses mit einem ersten Ätzmittel umfasst, des Schwefeldioxid (SO2) und Wasserstoff (H2) enthält; und das Durchführen des zweiten Ätzprozesses Durchführen des zweiten Ätzprozesses mit einem zweiten Ätzmittel umfasst, das Bromwasserstoff (HBr), Chlor (Cl) und Fluor (F) enthält.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, ferner umfassend: Durchführen eines dritten Ätzprozesses an der strukturierten Gatematerialschicht nach dem zweiten Ätzprozess, wobei der dritte Ätzprozess eine Vorspannungsleistung kleiner als bei dem zweiten Ätzprozess aufweist und eine laterale Ätzgeschwindigkeit größer als bei dem zweiten Ätzprozess aufweist.
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