CN113345891A - 半导体结构和形成半导体结构的方法 - Google Patents

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赖启胜
彭宇凡
陈立庭
吕侑珊
吴于贝
孙维中
彭远清
高魁佑
林士尧
林志翰
刘佩宜
颜精一
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Abstract

半导体结构包括：半导体衬底；鳍有源区域，在半导体衬底之上突出；以及栅极堆叠件，设置在鳍有源区域上，其中，栅极堆叠件包括高k介电材料层和设置在高k介电材料层上的各个金属层。栅极堆叠件在截面图中具有不均匀轮廓，在顶面处具有第一尺寸D1，在底面处具有第二尺寸D2，并且在顶面和底面之间的位置处具有第三尺寸D3，并且其中，D1和D2的每个大于D3。本申请的实施例还涉及形成半导体结构的方法。

Description

半导体结构和形成半导体结构的方法
技术领域
本申请的实施例涉及半导体结构和形成半导体结构的方法。
背景技术
在集成电路工业的先进技术节点中，采用高k介电材料和金属来形成诸如金属氧化物半导体场效应晶体管(MOSFET)的场效应晶体管(FET)的栅极堆叠件。在形成金属栅极堆叠件的现有方法中，在去除伪栅极并且利用栅极材料填充在栅极沟槽中的栅极替换工艺中形成金属栅极。由于高封装密度和小部件尺寸，实现适当的间隙填充和轮廓控制具有挑战性，特别是对于具有3D结构的FET，诸如3D鳍式场效应晶体管(FINFET)。此外，器件性能和产品良率受到挑战。因此，需要金属栅极堆叠件的结构及其制造方法来解决上述问题。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：半导体衬底；鳍有源区域，在所述半导体衬底之上突出；以及栅极堆叠件，设置在所述鳍有源区域上，其中，所述栅极堆叠件包括高k介电材料层和设置在所述高k介电材料层上的各个金属层，其中，所述栅极堆叠件在截面图中包括不均匀轮廓，其中，在顶面处具有第一尺寸D1，在底面处具有第二尺寸D2，并且在所述顶面和所述底面之间的位置处具有第三尺寸D3，并且其中，D1和D2的每个大于D3。
本申请的另一些实施例提供了一种半导体结构，包括：半导体衬底；第一鳍有源区域和第二鳍有源区域，形成在所述半导体衬底上、由隔离部件围绕并且在所述隔离部件之上突出，其中，所述第一鳍有源区域和所述第二鳍有源区域在第一方向上取向并且在基本正交于所述第一方向的第二方向上间隔开；以及栅极堆叠件，在所述第二方向上取向并且在所述第一鳍有源区域和所述第二鳍有源区域上方延伸，其中所述栅极堆叠件包括所述第一鳍有源区域和所述第二鳍有源区域之间的间隔中的段，以及所述栅极堆叠件的所述段在截面图中具有沙漏形状，并且在顶视图中具有葫芦形状。
本申请的又一些实施例提供了一种形成半导体结构的方法，包括：在半导体衬底上形成鳍有源区域；在所述鳍有源区域和所述半导体衬底上沉积伪栅极材料层；对所述伪栅极材料层实施第一蚀刻工艺，从而形成图案化的栅极材料层；通过注入至所述图案化的栅极材料层的侧壁实施表面改性；以及之后，对所述图案化的栅极材料层实施第二蚀刻工艺，以形成图案化的栅极堆叠件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。需要强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2是在一些实施例中根据本发明的各个方面构造的处于各个制造阶段的半导体结构的立体图。
图3A和图3B是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的立体图和截面图。
图4A是在一些实施例中根据本发明的各个方面构造的半导体结构的立体图。
图4B、图4C、图4D和图4E是在一些实施例中根据本发明的各个方面构造的处于各个制造阶段的图4A的半导体结构的截面图。
图4F是在一些实施例中根据本发明的各个方面构造的图4E的半导体结构的部分截面图。
图5是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的立体图。
图6A和图6B是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的立体图和截面图。
图7是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的截面图。
图8A、图8B和图8C是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的立体图和截面图。
图9A和图9B是在一些实施例中根据本发明的各个方面构造的处于制造阶段的半导体结构的顶视图和立体图。
图9C是在一些实施例中根据本发明的各个方面构造的图9A的半导体结构的部分顶视图。
图9D是在一些实施例中根据本发明的各个方面构造的图9A的半导体结构的部分立体图。
图9E和图9F是在一些实施例中根据本发明的各个方面构造的图9A的半导体结构的部分顶视图和截面图。
图10A是在一些实施例中根据本发明的各个方面构造的半导体结构的顶视图。
图10B、图10C、图10D和图10E是在一些实施例中根据本发明的各个方面构造的图10A的半导体结构的部分截面图。
图10B’和图10C’是在一些实施例中根据本发明的各个方面构造的图10A的半导体结构的部分顶视图。
图11是根据一些实施例的制造半导体结构的方法的流程图。
图12A和图12B示出了根据一些实施例构造的图9A的栅极堆叠件的截面图。
图13是在一些实施例中根据本发明的各个方面构造的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式取向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大概”等描述数值或数值范围时，该术语旨在涵盖在所描述数值的+/-10％以内的数值，除非另外说明。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明提供了具有鳍有源区域和形成在鳍有源区域上的场效应晶体管(FET)的半导体结构的各个实施例，这些晶体管也称为鳍FET(FinFET)。特别地，具有FinFET的半导体结构包括具有不均匀截面和顶视图的栅极堆叠件。更具体地，栅极堆叠件包括两个相邻的鳍有源区域之间的间隔中的段，并且栅极堆叠件的段在截面图中具有沙漏形状并且在顶视图中具有葫芦形状。本发明也提供了根据一些实施例的其制造的方法。所公开的半导体结构及其制造方法提供了更好的栅极填充窗口、生产良率增益和器件性能增强，包括减小的寄生电容和栅极控制增强。
图1至图10E是根据一些实施例构造的处于各个制造阶段的半导体结构100的立体图、截面图、顶视图。图11是制造半导体结构100的方法200的一个实施例的流程图。图12A和图12B是根据各个实施例构造的半导体结构100中的栅极堆叠件的截面图。图13是根据一些实施例构造的半导体结构100的截面图。参考图1至图13共同描述半导体结构100及其制造方法200。
方法200通过提供具有半导体衬底102的半导体结构100而始于202。半导体衬底102包括硅。可选地，半导体衬底102包括锗或硅锗。在其它实施例中，半导体衬底102可以使用另一半导体材料，诸如金刚石、碳化硅、砷化镓、GaAsP、AlInAs、AlGaAs、GaInP或它们的其它适当组合。
半导体衬底102也包括通过诸如离子注入的适当技术形成的诸如n阱和p阱的各个掺杂区域。半导体衬底102也包括形成在衬底中以限定有源区域104并且在有源区域上分隔各个器件的各个隔离部件108，诸如浅沟槽隔离(STI)部件。形成STI部件可以包括：在衬底中蚀刻沟槽；以及由诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有多层结构，诸如具有填充沟槽的氮化硅的热氧化物衬垫层。在一个实施例中，STI部件可以使用诸如以下的处理序列来创建：生长焊盘氧化物；形成低压化学汽相沉积(LPCVD)氮化物层；使用光刻胶和掩模图案化衬底以形成沟槽；在衬底中蚀刻沟槽；可选地生长热氧化物沟槽衬垫以改善沟槽界面；通过化学汽相沉积(CVD)利用氧化硅填充沟槽；以及使用化学机械平坦化(CMP)以抛光和平坦化。
在一些实施例中，半导体衬底102的顶面和STI部件108的顶面基本共面，从而产生共同的顶面。这称为平面结构。在一些实施例中，半导体衬底102的顶面和STI部件108的顶面不共面的，从而产生三维结构，诸如图1所示的半导体结构100中的鳍结构104。在半导体结构100中，有源区域104在STI部件108的顶面之上延伸，并且因此称为鳍结构或鳍有源区域。因此，在鳍结构104上形成各个器件。特别地，在鳍结构104上形成场效应晶体管(FET)，并且FET的对应栅极与来自鳍结构的多个表面(顶面和侧壁)的沟道耦接，从而增强了器件性能。因此，形成在鳍结构104上的FET称为FinFET。
所公开的半导体结构100及其制造方法200对集成电路，特别是对FinFET提供了改善。鳍结构104可以通过各种技术来形成。在一些实施例中，鳍结构104通过使STI部件108凹进来形成，诸如通过选择性蚀刻。在一些其它实施例中，鳍结构104通过选择性外延生长(SEG)来形成。在SEG工艺中，鳍结构104利用与衬底102的材料相同的半导体材料(诸如硅)或者可选地不同的半导体材料(诸如硅锗或碳化硅)形成，以进一步实现其它功能(例如，应变效应)。可以通过任何合适的方法来图案化鳍。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于图案化鳍。
仍然参考图1，可以在一个或多个鳍有源区域104中形成各个掺杂的阱。在一些实施例中，鳍有源区域104旨在形成FET，诸如p型FET(pFET)或n型FET(nFET)。在一些实例中，将在鳍有源区域104上形成pFET，并且掺杂的阱包括n型掺杂剂，诸如磷(P)。在一些其它实例中，将在鳍有源区域104上形成nFET，并且掺杂的阱包括分布在有源区域中的p型掺杂剂，诸如硼(B)。可以通过诸如一种或多种离子注入的合适的掺杂工艺通过掩模层的开口将掺杂剂引入至掺杂的阱。STI部件108还用于将掺杂剂限定至期望的有源区域。在一些实施例中，在衬底102上形成nFET和pFET，诸如在互补金属氧化物半导体(CMOS)电路中。
方法200通过在半导体衬底102上形成一个或多个栅极堆叠件110’而进入操作204。由于栅极堆叠件110’将在稍后阶段将由金属栅极堆叠件替换，并且因此也称为伪栅极堆叠件110’。栅极堆叠件110’可以包括栅极介电层和栅极导电层。形成伪栅极堆叠件110’包括沉积伪栅极材料110以及图案化伪栅极材料110。图案化还包括光刻工艺和蚀刻。硬掩模层可以进一步用于图案化栅极材料110。特别地，所公开的方法200形成具有特定栅极轮廓(包括形状、尺寸和比率)的栅极堆叠件110’，用于增强器件性能并且提高良率。操作204包括多个处理步骤(或子操作)220-232，并且根据一些实施例在下面进一步详细描述。
参考图2，方法200包括操作220，以在鳍有源区域104和STI部件108上沉积一个或多个栅极材料层(或栅极材料)110。鳍有源区域104的顶面由标号104a表示，该顶面位于STI部件108的顶面之上。在鳍有源区域104和STI部件108上沉积在鳍有源区域104的顶面104a之上延伸的栅极材料层110。在所描绘的实施例中，栅极材料层110包括多晶硅层，或者可选地包括氧化硅层和氧化硅层上的多晶硅层。氧化硅层可以通过热氧化来形成，并且多晶硅层可以通过诸如CVD、可流动CVD(FCVD)的合适的沉积来形成。在一个实例中，多晶硅层是未掺杂的。在另一实例中，多晶硅层具有在约500埃和约1000埃之间范围内的厚度。在沉积之后，可以施加化学机械抛光(CMP)工艺以平坦化顶面。
参考图3A和图3B，方法200可以包括操作222，以通过沉积和光刻工艺在栅极材料层110上形成图案化的掩模层112。图案化的掩模层112用作蚀刻掩模，用于图案化栅极材料层110。图案化的掩模层112限定各个栅极区域并且包括暴露栅极材料层110的将要去除的部分的各个开口。图案化的掩模层112包括诸如一种或多种介电材料的硬掩模，或者可选地包括诸如光刻胶的软掩模。在所描绘的实施例中，使用包括氮化硅膜112a和氮化硅膜112a上的氧化硅膜112b的图案化的掩模层112，112a和112b共同由标号112表示。作为一个实例，可以通过低压化学汽相沉积(LPCVD)工艺或其它合适的沉积在多晶硅层上沉积氮化硅膜112a和氧化硅膜112b。使用图案化程序进一步图案化氮化硅层和氧化硅层。图案化程序可以包括光刻工艺以形成图案化的光刻胶层114(如图3A所示)，以及蚀刻工艺以蚀刻图案化的光刻胶层114的开口内的氧化硅膜112b和氮化硅膜112a，从而形成图案化的掩模层112，如图3B所示。示例性光刻工艺可以包括光刻胶涂覆、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶和硬烘烤的处理步骤。光刻曝光工艺也可以由其它适当方法来实施或替换，诸如无掩模光刻、电子束写入、离子束写入和分子压印。可以在形成图案化的掩模层112之后通过诸如湿剥离或等离子体灰化的合适方法来去除图案化的光刻胶层114。应该指出，图3A仅示出了具有一个示例性矩形部件的图案化的光刻胶层114，而图案化的掩模层112包括四个示例性部件。这些仅仅用于说明，并不用于限制。在以下附图中示出了类似的示例性部件，而没有限制。
参考图4A，方法200还包括图案化栅极材料层110以形成栅极堆叠件110’。通过图案化的掩模112的开口对栅极材料层110施加一种或多种蚀刻工艺。蚀刻工艺可以包括干蚀刻、湿蚀刻、其它合适的蚀刻或它们的组合。方法200包括图案化程序121，该图案化步骤121还包括多个蚀刻步骤和旨在图案化栅极材料110并且旨在形成具有期望的几何形状、尺寸和尺寸比的栅极轮廓的栅极堆叠件110’的表面改性工艺，如图4A至图4F和其它附图所示。在栅极替换后，最终的金属栅极堆叠件具有包括几何形状、尺寸和尺寸比的栅极轮廓。图4F是栅极堆叠件110’的截面图。栅极堆叠件110’包括如图4F所示的沙漏形状。更具体地，栅极堆叠件110’包括鳍有源区域104的顶面104a之上的上部110a以及鳍有源区域104的顶面下方的中间部分110b和下部110c。栅极堆叠件110’的上部110a具有在100nm至150nm范围内的高度H1，并且跨越在10nm至20nm范围内的第一宽度。栅极堆叠件110’的中间部分110b具有在40nm至80nm范围内的高度H2，并且在底部处跨越在10nm至20nm范围内的第二宽度，并且在顶部处跨越在10nm至15nm范围内的第三宽度。栅极堆叠件110’的下部110c具有在20nm至40nm范围内的高度H3。在一些实施例中，比率H1/H2在2.5和3.5之间的范围内，并且比率H2/H3在1.5和2之间的范围内。栅极堆叠件110’的最小宽度位于栅极堆叠件110’的上部110a和中间部分110b之间的界面处。下面参考图4B、图4C、图4D和图4E进一步描述栅极堆叠件110’以及包括各个蚀刻工艺(诸如224、228和230)和表面改性(诸如226)的图案化程序121。图4B、图4C、图4D和图4E是在各个制造阶段在STI部件108上沿X方向切割的半导体结构100的截面图。因此，栅极材料层110包括鳍有源区域104的顶面104a之上的一些部分和下方的其它部分，如图4A所示。
参考图4B，方法200包括通过对栅极材料层110实施第一蚀刻工艺的操作224，从而产生形成在栅极材料层110中的沟槽126。在所描绘的实施例中，第一蚀刻工艺在操作224中施加包括二氧化硫(SO2)和氢(H2)的第一蚀刻剂。在进一步的实施例中，第一蚀刻剂包括氧(O2)、SO2、氮(N2)和H2。第一蚀刻工艺包括：在10atm和500atm之间范围内的气压；在10℃和120℃之间范围内的蚀刻温度；在5W和1500W之间范围内的蚀刻等离子体功率；以及氩(Ar)的载气。控制第一蚀刻工艺以蚀刻鳍有源区域104的顶面104a之上的栅极材料层110的上部，这可以通过蚀刻持续时间或其它合适的端点控制方法来控制。
参考图4C，方法200包括通过对沟槽126中的栅极材料层110的侧壁实施表面改性工艺的操作226。表面改性工艺旨在修改栅极材料层110(例如，在本实施例中为多晶硅)的表面特性，从而形成栅极材料层110的处理的表面层128。更具体地，表面改性工艺旨在修改栅极材料层110的表面，从而使得其抵抗(或不受影响)随后的蚀刻工艺。在所描绘的实施例中，表面改性工艺通过离子注入将碳(C)、氮(N2)或两者引入至沟槽126中的栅极材料层110的侧壁表面中，从而形成处理的表面层128。在本实施例中，处理的表面层128包括硅以及碳和氮中的至少一种。在一些实例中，处理的表面层128包括硅、碳和氮。在一些实施例中，处理的表面层128具有在0.5nm和1nm之间范围内的厚度。在一些实施例中，在离子注入期间，通过对应气体的分压来控制处理的表面层128中的N2和碳的浓度，诸如利用5mt(mTorr)至10mt范围内的分压控制N2以及利用20mt至50mt范围内的分压控制含碳气体，从而形成CF4。在又一些实施例中，操作226中的离子注入利用200mt至500mt范围内的总气压和5W至1500W范围内的功率来实施。在一些实施例中，离子注入中的前体包括HBr、Cl、N2、NF3和CF4。在所描绘的实施例中，处理的表面层128在栅极材料层110的侧壁上从栅极材料层110的顶面向下延伸至与鳍有源区域104的顶面104a匹配的水平。
参考图4D，方法200包括通过对栅极材料层110实施第二蚀刻工艺的操作228。第二蚀刻工艺与第一蚀刻工艺不同，因为第二蚀刻工艺使用不同的蚀刻剂并且在表面改性工艺的操作226之后施加。第二蚀刻工艺在操作228中施加包括溴化氢(HBr)、氯(Cl)和氟(F)的第二蚀刻剂。在进一步的实施例中，第二蚀刻剂包括HBr、Cl2、O2、N2、氮氟(NF3)和碳氟化合物(CF4)。第二蚀刻工艺的蚀刻剂旨在选择性蚀刻栅极材料层110，而它基本不蚀刻(或具有最小的蚀刻效应)处理的表面层128。在一些实施例中，第二蚀刻工艺的蚀刻剂包括Br、Cl和F，而处理的表面层128也包括Br、Cl和F，从而增大了处理的表面层128对第二蚀刻工艺的抗蚀刻性。在一些实例中，第二蚀刻工艺包括在10mt和500mt之间范围内的气压；在10℃至120℃之间范围内的蚀刻温度；在5W和1500W之间范围内的蚀刻等离子体功率；以及氩(Ar)的载气。在一些实例中，第二蚀刻工艺包括气体流速：在10sccm和1200sccm之间范围内的HBr流速；在10sccm和800sccm之间范围内的Cl2流速；在10sccm和800sccm之间范围内的O2流速；在10sccm和800sccm之间范围内的N2流速；在10sccm和800sccm之间范围内的NF3流速；以及在10sccm和200sccm之间范围内的CF4流速。第二蚀刻工艺在鳍有源区域104的顶面104a下方延伸沟槽126。控制第二蚀刻工艺以蚀刻栅极材料层110的在鳍有源区域104的顶面104a下方的下部。
在操作228中，首先在底部处穿透处理的表面层128，使得第二蚀刻工艺可以蚀刻至栅极材料层110的在顶面104a下方的下部。这可以通过设计具有朝向底部的定向蚀刻效应的第二蚀刻工艺来实现。例如，第二蚀刻工艺设计为具有足够大的偏置功率以在底部处穿透处理的表面层128而对栅极材料层110的侧壁上的处理的表面层128没有(或最小限度)影响。在一些实施例中，第二蚀刻工艺具有大于50W或在50W至1500W范围内的偏置功率P2。
在第二蚀刻工艺期间，栅极材料层110的上部由处理的表面层128保护，该处理的表面层128抵抗第二蚀刻工艺。因此，第二蚀刻工艺向下蚀刻至栅极材料层110的在顶面104a下方的下部中，而对栅极材料层110的上部没有(或最小限度)蚀刻效应，如图4D所示。
参考图4E，方法200包括通过对栅极材料层110实施第三蚀刻工艺的操作230，从而形成栅极堆叠件110’。第三蚀刻工艺设计为具有比第一蚀刻工艺和第二蚀刻工艺的那些低的偏置功率和高的横向蚀刻速率。特别地，第三蚀刻工艺的偏置功率P3基本低于第二蚀刻工艺的偏置功率P2，诸如P3低于50W或在5W和45W之间的范围内。在一些实施例中，P2/P3的比率在10和30之间的范围内。第三蚀刻工艺施加类似于第二蚀刻剂但具有较低偏置功率的第三蚀刻剂。在一些实施例中，第三蚀刻剂包括溴化氢(HBr)、氯(Cl)和氟(F)。在进一步的实施例中，第三蚀刻剂包括HBr、Cl2、O2、N2、氮氟(NF3)和碳氟化合物(CF4)。在一些实例中，第三蚀刻工艺包括在10mt和500mt之间范围内的气压；在10℃至120℃之间范围内的蚀刻温度；在5W和1500W之间范围内的蚀刻等离子体功率；以及氩(Ar)的载气。在一些实例中，第三蚀刻工艺包括气体流速：在10和1200sccm之间范围内的HBr流速；在10sccm和800sccm之间范围内的Cl2流速；在10sccm和800sccm之间范围内的O2流速；在10sccm和800sccm之间范围内的N2流速；在10sccm和800sccm之间范围内的NF3流速；以及在0sccm和200sccm之间范围内的CF4流速。第三蚀刻工艺旨在在栅极材料层110的在鳍有源区域104的顶面104a下方的部分中横向扩大沟槽216，从而形成具有不均匀轮廓的栅极堆叠件110’。
在第三蚀刻工艺期间，栅极材料层110的上部由处理的表面层128的保护，第三蚀刻工艺对栅极材料层110的上部具有有限的蚀刻效应，并且对栅极材料层110的下部具有增强的横向蚀刻效应，从而使得沟槽126在与鳍有源区域104的顶面104a齐平的位置处具有最大的横向蚀刻。这是因为水平104a处的栅极材料在上部110a和中间部分110b之间的水平104a处的沟槽126中经历了更多的横向蚀刻，其行为类似于在第二蚀刻工艺和第三蚀刻工艺期间的顶部开口，因为栅极材料层110的上部基本由处理的表面层128保护而免于蚀刻。因此，沟槽126在与鳍有源区域104的顶面104a齐平的位置处具有最大宽度的轮廓。因此，栅极堆叠件110’包括如图4F所示的沙漏形状。图4F中的栅极堆叠件110’直接存在于STI部件108上，如图4A所示。
参考图5，方法200包括操作232，以在栅极堆叠件110’的侧壁上形成栅极间隔件122。栅极间隔件122包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、其它合适的介电材料或它们的组合。栅极间隔件122通过沉积(诸如CVD)和各向异性蚀刻(诸如等离子体蚀刻)来形成。
仍然参考图5，方法200包括操作206，以在鳍有源区域104上形成源极和漏极(S/D)部件116。在鳍有源区域104上形成由栅极堆叠件110’介于其间的S/D部件116。
在一些实例中，S/D部件116包括通过诸如离子注入的适当技术引入至鳍有源区域104的掺杂物质。在一个实施例中，栅极堆叠件110’配置在用于n型场效应晶体管(nFET)的有源区域中，S/D部件116的掺杂剂是n型掺杂剂，诸如磷或砷。在另一实施例中，栅极堆叠件110’配置在用于p型场效应晶体管(pFET)的有源区域中，S/D部件116的掺杂剂是p型掺杂剂，诸如硼或镓。在又一实施例中，S/D部件116包括轻掺杂的漏极(LDD)部件和重掺杂的S/D部件，统称为S/D部件或简称为源极和漏极116。LDD部件和重掺杂的S/D部件可以通过相应的离子注入来形成。随后进行一个或多个热退火工艺以激活掺杂物质。
在一些实施例中，通过外延生长来形成S/D部件116以增强器件性能，诸如用于应变效应以增强迁移率。在进一步的实施例中，形成S/D部件116包括：在S/D区域中选择性蚀刻鳍104以形成凹槽；以及在凹槽中外延生长一种或多种半导体材料以形成S/D部件116。凹槽可以使用湿和/或干蚀刻工艺来形成，以选择性蚀刻鳍有源区域104的半导体材料。在进一步的实施例中，栅极堆叠件110’、栅极间隔件122和STI部件108共同用作蚀刻硬掩模，从而在S/D区域中形成凹槽。在一些实例中，诸如四氟化碳(CF4)、氯(Cl2)的蚀刻剂、其它合适的蚀刻剂或它们的组合用于形成凹槽。
之后，通过以晶体结构外延生长S/D部件116，利用半导体材料填充凹槽。外延生长可以包括原位掺杂以形成具有适当掺杂剂的S/D。在一些实施例中，外延生长是在外延生长期间包括蚀刻的选择性沉积工艺，从而使得半导体材料基本在凹槽中的半导体表面上生长。特别地，选择性沉积工艺包括用于蚀刻效应的氯，并且使沉积具有选择性。设计并且调整选择性沉积工艺以外延生长，从而使得形成在凹槽中的S/D部件116包括晶体结构的半导体材料。S/D部件116的半导体材料可以与鳍有源区域104的半导体材料不同。例如，S/D部件116的半导体材料包括碳化硅或硅锗，而鳍有源区域104是硅部件。在一些实施例中，选择S/D部件116的半导体材料用于在沟道区域中产生适当的应变效应，从而使得对应的载流子迁移率增大。在一个实例中，有源区域104配置为用于pFET，S/D部件116的半导体材料是掺杂有硼的硅锗，而鳍有源区域104是硅部件。在另一实例中，有源区域104配置为用于nFET，S/D部件116的半导体材料是掺杂有磷的碳化硅，而鳍有源区域104是硅部件。
在又一实施例中，可以在S/D部件116上进一步形成硅化物部件以减小接触电阻。硅化物部件可以通过称为自对准硅化物(自对准硅化物)的技术来形成，该技术包括：在硅衬底上进行金属沉积(诸如镍沉积)；热退火使金属与硅反应以形成硅化物；以及蚀刻以去除未反应的金属。
参考图6A和图6B，方法200通过在衬底和栅极堆叠件110’上形成层间介电(ILD)层136来进入操作208。通过诸如CVD、可流动CVD(FCVD)的适当技术或其它合适的沉积方法来沉积ILD 136。ILD层136包括一种或多种介电材料，诸如氧化硅、低k介电材料或它们的组合。然后，之后可以施加化学机械抛光(CMP)工艺以平坦化ILD层136的表面。在一个实例中，栅极堆叠件110’通过CMP工艺暴露以用于随后的处理步骤。在先前的操作中未去除用于图案化栅极堆叠件110’的硬掩模的另一实例中，CMP工艺也去除了硬掩模。可选地，CMP工艺在硬掩模上停止，并且之后通过蚀刻工艺去除硬掩模。
参考图7，方法200通过部分或完全去除栅极堆叠件110’而进入操作210，从而产生栅极沟槽142。操作210包括一个或多个蚀刻步骤，以通过诸如一个或多个湿蚀刻、干蚀刻或它们的组合的合适蚀刻工艺来选择性去除栅电极层或可选地栅极堆叠件110’。
参考图8A、图8B和图8C，方法200通过在栅极沟槽142中填充各个栅极材料层而进入操作212，从而在栅极沟槽142中形成金属栅极堆叠件146。图8A在立体图中示出了半导体结构100，图8B是在隔离部件108上方切割的半导体结构100的截面图，并且图8C是在鳍有源区域104上方切割的半导体结构100的截面图。特别地，在一些实施例中，处理的表面层128没有被去除并且存在于最终的栅极堆叠件146中。在这种情况下，处理的表面层128插入在栅极堆叠件146和栅极间隔件122之间。处理的表面层128从栅极堆叠件的顶面延伸并且在104a下方的部分不存在。处理的表面层128在成分上与栅极堆叠件146和ILD层136不同。在所描绘的实施例中，栅极堆叠件146包括高k介电层和由高k介电层(将进一步描述的层)围绕的各个金属层；ILD层136包括蚀刻停止层(诸如氮化硅)、氧化硅或由蚀刻停止层围绕的低k介电层；并且处理的表面层128包括硅、碳和氮。
参考图12A和图12B在截面图中进一步描述栅极堆叠件146。在一些实施例中，诸如在后高k工艺中，栅极材料层包括栅极介电层150和栅极导电层(或栅电极)152。栅极介电层150包括高k介电材料，该高k介电材料可以包括金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆或铝酸锆，诸如HfO2、ZrO2、ZrOxNy、HfOxNy、HfSixOy、ZrSixOy、HfSixOyNz、ZrSixOyNz、Al2O3、TiO2、Ta2O5、La2O3、CeO2、Bi4Si2O12、WO3、Y2O3、LaAlO3、Ba1-xSrxTiO3、PbTiO3、BaTiO3、SrTiO3、PbZrO3、PST、PZN、PZT、PMN和它们的组合。
栅极导电层152包括金属。在一些实施例中，栅极导电层152包括多层，诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)。栅极材料层可以进一步包括介于有源区域104和高k介电材料之间的界面层148，诸如氧化硅。界面层148是栅极介电层的部分。通过诸如CVD、物理汽相沉积(PVD)、镀、原子层沉积(ALD)或其它合适的技术的沉积在栅极沟槽142中填充各个栅极材料层。
高k介电层150包括介电材料，具有比热氧化硅的介电常数(约3.9)高的的介电常数。高k介电层150通过诸如ALD的合适的工艺来形成。形成高k介电材料层的其它方法包括金属有机化学汽相沉积(MOCVD)、PVD或UV-臭氧氧化。在一个实施例中，高k介电材料包括HfO2。可选地，高k介电材料层150包括金属氮化物、金属硅酸盐或其它金属氧化物。
在图12A中截面图所示的一个实施例中，栅电极152包括覆盖层152A、阻挡层152B、功函金属层152C、另一阻挡层152D和填充金属层152E。在进一步的实施例中，覆盖层152A包括通过诸如ALD的适当沉积技术形成的氮化钛、氮化钽或其它合适的材料。阻挡层152B包括通过诸如ALD的适当沉积技术形成的氮化钛、氮化钽或其它合适的材料。
功函金属层152C包括具有适当功函的金属或金属合金的导电层，从而使得对应的FET其器件性能增强。对于分别称为n型WF金属和p型WF金属的pFET和nFET，功函(WF)金属层152C不同。WF金属的选择取决于要形成在有源区域104上的FET。例如，半导体结构100包括用于nFET的第一有源区域104和用于pFET的另一有源区域，并且因此，在对应的栅极堆叠件中分别形成n型WF金属和p型WF金属。特别地，n型WF金属是具有第一功函的金属，从而使得相关的nFET的阈值电压降低。n型WK金属接近硅导带能(Ec)或较低的功函，表现出更容易的电子逃逸。例如，n型WF金属具有约4.2eV或更小的功函。p型WF金属是具有第二功函的金属，从而使得相关的pFET的阈值电压降低。p型WF金属接近硅价带能(Ev)或较高的功函，表现出对原子核强的电子键合能。例如，p型功函金属具有约5.2eV或更高的WF。
在一些实施例中，n型WF金属包括钽(Ta)。在其它实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其它实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。n型WF金属可以包括各个基于金属的膜作为堆叠件，用于优化器件性能和处理兼容性。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其它实施例中，p金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。p型WF金属可以包括各个基于金属的膜作为堆叠件，用于优化器件性能和处理兼容性。功函金属通过诸如PVD的合适的技术来沉积。
阻挡层152D包括通过诸如ALD的适当沉积技术形成的氮化钛、氮化钽或其它合适的材料。在各个实施例中，填充金属层152E包括铝、钨或其它合适的金属。填充金属层152E通过诸如PVD或镀的合适技术来沉积。
在一些实施例中，如图12A所示的栅极堆叠件146通过后高k工艺来形成，高k介电材料层150为U形。可选地，栅极堆叠件146在先高k工艺中形成，高k介电材料层150(以及界面层148)利用伪栅极堆叠件110’形成并且保留在金属栅极堆叠件146中。在这种情况下，高k介电材料层150的形状不同，如图12B所示。
方法200包括在以上操作之前、期间或之后实施的其它制造操作214。例如，操作214包括形成包括各个导电部件的互连结构，诸如接触件、金属线和通孔，以电连接各个部件(诸如栅电极和S/D部件)以形成集成电路。在衬底上形成旨在耦接各个晶体管和其它器件以形成功能电路的互连结构。互连结构包括各个导电部件，诸如用于水平连接的金属线和用于垂直连接的接触件/通孔。各个互连部件可以实现包括铜、钨和硅化物的各种导电材料。在一个实例中，镶嵌工艺用于形成基于铜的多层互连结构。在另一实施例中，钨用于在接触孔中形成钨插塞。
分别在顶视图、立体图或截面图中参考图9A、图9B、图9C、图9D、图9E和图9F，进一步描述栅极堆叠件146其形状和轮廓。更特别地，图9A是示出栅极堆叠件146和鳍有源区域104的半导体结构100的顶视图。图9B是示出栅极堆叠件146、鳍有源区域104和隔离部件108的半导体结构100的立体图。图9C是示出栅极堆叠件146和鳍有源区域104的半导体结构100的部分156的顶视图。图9D是示出栅极堆叠件146的半导体结构100的立体图。特别地，栅极堆叠件146包括相邻鳍有源区域104之间的间隔中的段158。在一些实施例中，相邻鳍有源区域104中的S/D部件116合并在一起，如图9A中的示例性S/D部件116所示。图9E是段158中的栅极堆叠件146的顶视图，并且图9F是段158中的栅极堆叠件146的截面图。
通过所公开的方法形成的栅极堆叠件146在顶视图中具有不均匀轮廓，如图9C所示。栅极堆叠件146具有从一个鳍有源区域104的边缘至另一有源区域104的边缘变化的尺寸(沿X方向)，在两个鳍有源区域之间的中间处具有最小的尺寸。栅极堆叠件146的截面也具有不均匀轮廓，如图9F所示。栅极堆叠件146具有从顶面至底面的变化的尺寸(沿X方向)，在使鳍有源区域104的顶面104a齐平的高度处具有最小的尺寸。
如图9F所示，栅极堆叠件146在截面图中具有不均匀形状，在不同的水平处跨越三个尺寸D1、D2和D3。特别地，栅极堆叠件146在顶面处跨越第一尺寸D1，在底面处跨越第二尺寸D2，并且在使鳍有源区域104的顶面104a齐平的位置处跨越第三尺寸D3作为最小尺寸。D1和D2的每个大于D3。在所描绘的实施例中，第二尺寸D2大于第一尺寸D1。在一些实施例中，那些尺寸限定各个比率。第一比率D1/D3在约1.4和约1.6之间的范围内；并且根据一些实施例，第二比率D2/D3在约1.7和约1.9之间的范围内。在本实施例中，图9F中的栅极堆叠件146的各个部分的高度具有与图4F中的栅极堆叠件110’对应的高度。例如，D1和D3之间的上部对应于具有高度H1的上部110a；D3和D2之间的中间部分对应于具有高度H2的中间部分110b；并且D2下方的下部对应于具有高度H3的下部110c。根据本实施例，高度比率保留在栅极堆叠件14中。例如，比率H1/H2在2.5和3.5之间的范围内，并且比率H2/H3在1.5和2之间的范围内。
第一和第二相邻鳍有源区域104之间的间隔中的段156在顶视图中具有不均匀形状，如图9C和图9E所示。不均匀形状称为葫芦形状。该段156中的栅极堆叠件146沿X方向在第一鳍有源区域的边缘处跨越第四尺寸D4，在第二鳍有源区域的边缘处跨越第五尺寸D5，在第一鳍有源区域和第二鳍有源区域的边缘之间的中间位置处跨越第六尺寸D6。第四尺寸D4和第五尺寸D5的每个小于第六尺寸D6。此外，第五尺寸D5等于第四尺寸D4，从而使得形状是对称的并且在中间具有最小尺寸D6。在一些实施例中，比率D6/D4在约0.7和约0.9之间的范围内。
通过公开的方法200和通过方法200制造的半导体结构100，栅极堆叠件146具有设计良好的形状，对应的晶体管和电路具有增强的电路性能(例如环形振荡器性能)和生成良率。更特别地，在顶视图中，栅极堆叠件146的葫芦形状提供了器件性能增益，包括通过减小D6来减小寄生电容，以及通过增大D4和D5来增强栅极控制。这是因为在顶视图中与D6相关的栅极的中间部分对容量有贡献，但对栅极控制没有贡献或贡献最小，并且减小其尺寸可以减小寄生电容，而不会损害栅极和沟道之间的耦接。与D4和D5相关的栅极的边缘部分具有增大的尺寸，这带来了包括增大的沟道长度的益处，因此增大了栅极和沟道之间的耦接。栅极堆叠件146的沙漏形状在截面图中提供了各种性能增强和改善的栅极控制。特别地，底部处的较宽尺寸可以通过减少漏致势垒降低(DIBL)和减少鳍底部泄漏来提供器件性能增益；中间处的窄尺寸减小了寄生电容；并且顶部处的宽尺寸增加了栅极填充窗口，并且增加了良率增益。
分别在顶视图或截面图中参考图10A、图10B、图10B’、图10C、图10C’、图10D和图10E，根据各个实施例进一步描述部分156中的栅极堆叠件146。通过在操作204中调整各个蚀刻工艺，可以实现栅极堆叠件146的其它轮廓，诸如图10B至图10E所示的那些。段156中的栅极堆叠件146具有不同的形状和尺寸。这些形状和尺寸通过调整操作204的各个处理参数来实现，特别是第二蚀刻工艺228和第三蚀刻工艺230的蚀刻时间和蚀刻剂。栅极堆叠件146的不同形状和尺寸可以用于形成用于性能增强的特定器件和/或用于补偿器件特性变化，取决于个别应用。
在一个实施例中，段156中的栅极堆叠件146具有如图10B所示的截面图和如图10B’所示的顶视图。这类似于图9A至图9D中描述的结构。栅极堆叠件146具有窄腰的不均匀轮廓。特别地，栅极堆叠件146在不同水平处跨越三个尺寸C、D和E。第一比率C/D在约1.4和约1.6之间的范围内；并且根据一些实施例，第二比率E/D在约1.7和约1.9之间的范围内。
在另一实施例中，段156中的栅极堆叠件146具有如图10C所示的截面图和如图10C’所示的顶视图。栅极堆叠件146具有不均匀轮廓，该不均匀轮廓具有从底面至顶面增大的尺寸。特别地，栅极堆叠件146在顶面和底面处分别跨越尺寸F和D。比率F/G在约1.1和约1.4之间的范围内。
在又一实施例中，段156中的栅极堆叠件146具有如图10D所示的截面图。栅极堆叠件146具有不均匀轮廓，该不均匀轮廓具有从底面至顶面减小的尺寸。特别地，栅极堆叠件146在顶面和底面处分别跨越尺寸H和I。比率I/H在约1.4和约1.6之间的范围内。
在又一实施例中，段156中的栅极堆叠件146具有如图10E所示的截面图。栅极堆叠件146具有较宽腰的不均匀轮廓。特别地，栅极堆叠件146在顶面处、在与鳍的顶面齐平的高度处以及在底面处跨越尺寸J、K和L。第一比率K/J在约1.4和约1.6之间的范围内；并且第二比率K/L在约1.4和约1.6之间的范围内。
可以在具有垂直堆叠的多个沟道的结构上形成半导体结构100，诸如图13所示的一个。图13是根据一些实施例构造的半导体结构100的部分截面图。在图13中，集成电路100具有垂直堆叠的沟道结构，其中多个沟道垂直堆叠。特别地，半导体结构100包括衬底602和形成在衬底602上方的多个沟道604。半导体结构100还包括形成在沟道604周围的栅极堆叠件606和设置在栅极堆叠件606两侧上的源极/漏极(S/D)部件608。特别地，栅极堆叠件606包裹跨越设置在栅极堆叠件606的两侧上的S/D部件608之间的垂直堆叠的多个沟道604的每个。半导体结构100还包括其它部件，诸如介于栅极堆叠件606和S/D部件608之间的(一种或多种介电材料的)内部间隔件610；设置在栅极堆叠件606的侧壁上的栅极间隔件612；掺杂的壁614(诸如N阱或P阱)；以及层间介电(ILD)层616。栅极堆叠件606包括栅极介电层和栅电极。栅极介电层包括一种或多种介电材料，诸如高k介电材料。栅极介电层可以进一步包括位于高k介电材料下面的界面层(诸如氧化硅)。栅电极包括一种或多种导电材料，诸如覆盖层、功函金属和填充金属。特别地，栅极堆叠件606类似于具有以上描述的几何形状的栅极堆叠件146，并且以类似的方式形成。例如，栅极堆叠件606的在多个沟道604之上的部分具有类似于栅极堆叠件146的形状的形状。
本发明不限于半导体结构包括诸如金属氧化物硅(MOS)晶体管的场效应晶体管的应用，并且可以扩展至具有金属栅极堆叠件的其它集成电路。例如，半导体结构100可以包括逻辑电路、模拟电路、成像传感器电路、静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元、单电子晶体管(SET)和/或其它微电子器件(在本文中统称为微电子器件)。当然，本发明的方面也适用于和/或容易适用于其它类型的晶体管，并且可以在许多不同的应用中采用，包括传感器单元、存储器单元、逻辑单元等。
虽然已经详细描述了本发明的实施例，但是本领域技术人员应该理解，在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。在一个实施例中，栅电极可以可选地或额外地包括其它合适的金属。基础程序可以实施其它有效的清洁程序。所公开的方法用于但不限于形成一个晶体管，诸如n型金属氧化物半导体场效应晶体管(nMOSFET)。例如，在同一衬底上形成多个nMOSFET和多个p型金属氧化物半导体场效应晶体管(pMOSFET)，在分别形成一些部件的共同程序中形成nMOSFET和pMOSFET。在特定实例中，在nMOSFET区域中形成n型WF金属，而n金属的沉积覆盖了pMOSFET区域。
在另一实施例中，半导体衬底可以包括外延层。例如，衬底可以具有位于块状半导体上面的外延层。此外，衬底可以包括绝缘体上半导体(SOI)结构，诸如掩埋的介电层。可选地，衬底可以包括掩埋的介电层，诸如埋氧(BOX)层，诸如通过称为注氧隔离(SIMOX)技术、晶圆接合、选择性外延生长(SEG)或其它适当的方法形成的掩埋的介电层。
本发明提供了半导体结构及其制造方法。半导体结构100包括具有不均匀形状的栅极堆叠件146。栅极堆叠件在截面图中具有沙漏形状，并且两个相邻的鳍有源区域104之间的段在顶视图中具有葫芦形状。
方法200和半导体结构100的一个或多个实施例中可以存在各个优势。通过所公开的方法200和由方法200制造的半导体结构100，栅极堆叠件146具有设计良好的形状，对应的晶体管和电路具有增强的电路性能和生成良率。更特别地，栅极堆叠件146在顶视图中的葫芦形状提供了包括减小的寄生电容和增强的栅极控制的器件性能增益，而栅极堆叠件146在截面图中的沙漏形状提供了减小的漏致势垒降低(DIBL)，具有增加的器件性能增益和增加的栅极填充窗口，具有增加的良率增益。
在一个方面，本发明提供了半导体结构，包括：半导体衬底；鳍有源区域，在半导体衬底之上突出；以及栅极堆叠件，设置在鳍有源区域上，其中，栅极堆叠件包括高k介电材料层和设置在高k介电材料层上的各个金属层，其中，栅极堆叠件在截面图中包括不均匀轮廓，在顶面处具有第一尺寸D1，在底面处具有第二尺寸D2，并且在顶面和底面之间的位置处具有第三尺寸D3，并且其中，D1和D2的每个大于D3。
在一些实施例中，所述第三尺寸D3是在使所述鳍有源区域的顶面平齐的位置处的最小尺寸。在一些实施例中，所述第二尺寸D2大于所述第一尺寸D1。在一些实施例中，第一比率D1/D3在约1.4和约1.6之间；并且第二比率D2/D3在约1.7和约1.9之间。在一些实施例中，所述鳍有源区域包括在第一方向上取向并且在基本正交于所述第一方向的第二方向上间隔开的第一鳍有源区域和第二鳍有源区域；栅极堆叠件沿所述第二方向在所述第一鳍有源区域和所述第二鳍有源区域上方延伸；以及所述第一尺寸、所述第二尺寸和所述第三尺寸沿所述第二方向测量。在一些实施例中，所述栅极堆叠件包括设置在浅沟槽隔离部件上并且介于所述第一鳍有源区域和所述第二鳍有源区域之间的段，并且其中，所述栅极堆叠件的所述段在顶视图中具有不均匀形状。在一些实施例中，在顶视图中，所述栅极堆叠件的所述段沿所述第一方向在所述第一鳍有源区域的边缘处跨越第四尺寸D4，在所述第二鳍有源区域的边缘处跨越第五尺寸D5，在所述第一鳍有源区域和所述第二鳍有源区域的所述边缘之间的中间位置处跨越第六尺寸D6，并且其中，所述第四尺寸D4和所述第五尺寸D5的每个小于所述第六尺寸D6。在一些实施例中，所述第五尺寸D5等于所述第四尺寸D4。在一些实施例中，比率D4/D6在约0.7和约0.9之间的范围内。
在另一方面，本发明提供了半导体结构，包括：半导体衬底；第一鳍有源区域和第二鳍有源区域，形成在半导体衬底上、由隔离部件围绕并且在隔离部件之上突出，其中，第一鳍有源区域和第二鳍有源区域在第一方向上取向并且在基本正交于第一方向的第二方向上间隔开；以及栅极堆叠件，在第二方向上取向并且在第一鳍有源区域和第二鳍有源区域上方延伸。栅极堆叠件包括第一鳍有源区域和第二鳍有源区域之间的间隔中的段。栅极堆叠件的段在截面图中具有沙漏形状，并且在顶视图中具有葫芦形状。
在一些实施例中，所述栅极堆叠件的所述段沿所述第二方向在顶面处跨越第一尺寸D1，在底面处跨越第二尺寸D2，并且在所述顶面和所述底面之间的位置处跨越第三尺寸D3，并且其中，D1和D2的每个大于D3。在一些实施例中，所述第三尺寸D3是在使所述鳍有源区域的顶面齐平的位置处的最小尺寸；以及所述第二尺寸D2大于所述第一尺寸D1。在一些实施例中，第一比率D1/D3在约1.4和约1.6之间；并且第二比率D2/D3在约1.7和约1.9之间。在一些实施例中，在顶视图中，所述栅极堆叠件的所述段沿所述第一方向在所述第一鳍有源区域的边缘处跨越第四尺寸D4，在所述第二鳍有源区域的边缘处跨越第五尺寸D5，在所述第一鳍有源区域和所述第二鳍有源区域的所述边缘之间的中间位置处跨越第六尺寸D6；所述第四尺寸D4和所述第五尺寸D5的每个小于所述第六尺寸D6；以及所述第五尺寸D5等于所述第四尺寸D4。在一些实施例中，比率D4/D6在约0.7和约0.9之间的范围内。
在又一方面，本发明提供了形成半导体结构的方法。方法包括：在半导体衬底上形成鳍有源区域；在鳍有源区域和半导体衬底上沉积伪栅极材料层；对伪栅极材料层实施第一蚀刻工艺，从而形成图案化的栅极材料层；通过注入至图案化的栅极材料层的侧壁实施表面改性；以及之后，对图案化的栅极材料层实施第二蚀刻工艺，以形成图案化的栅极堆叠件。
在一些实施例中，方法还包括：在所述图案化的栅极堆叠件和所述半导体衬底上形成层间介电层；选择性去除所述图案化的栅极堆叠件，在所述层间介电层中产生栅极沟槽；以及形成包括高k介电材料层和金属的金属栅极堆叠件。在一些实施例中，沉积所述栅极材料层包括沉积多晶硅层；以及实施所述表面改性包括实施离子注入工艺以将碳和氮中的至少一个引入至多晶硅的所述图案化的栅极材料层的所述侧壁。在一些实施例中，实施所述第一蚀刻工艺包括利用包括二氧化硫(SO2)和氢(H2)的第一蚀刻剂实施所述第一蚀刻工艺；以及实施所述第二蚀刻工艺的步骤包括利用包括溴化氢(HBr)、氯(Cl)和氟(F)的第二蚀刻剂实施所述第二蚀刻工艺。在一些实施例中，方法还包括：在所述第二蚀刻工艺之后，对所述图案化的栅极材料层实施第三蚀刻工艺，其中，所述第三蚀刻工艺具有分别小于所述第二蚀刻工艺的偏置功率和大于所述第二蚀刻工艺的横向蚀刻速率。
上面概述了若干实施例的特征。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底；
鳍有源区域，在所述半导体衬底之上突出；以及
栅极堆叠件，设置在所述鳍有源区域上，其中，所述栅极堆叠件包括高k介电材料层和设置在所述高k介电材料层上的各个金属层，其中，所述栅极堆叠件在截面图中包括不均匀轮廓，其中，在顶面处具有第一尺寸D1，在底面处具有第二尺寸D2，并且在所述顶面和所述底面之间的位置处具有第三尺寸D3，并且其中，D1和D2的每个大于D3。
2.根据权利要求1所述的半导体结构，其中，所述第三尺寸D3是在使所述鳍有源区域的顶面平齐的位置处的最小尺寸。
3.根据权利要求2所述的半导体结构，其中，所述第二尺寸D2大于所述第一尺寸D1。
4.根据权利要求3所述的半导体结构，其中，第一比率D1/D3在约1.4和约1.6之间；并且第二比率D2/D3在约1.7和约1.9之间。
5.根据权利要求1所述的半导体结构，其中
所述鳍有源区域包括在第一方向上取向并且在基本正交于所述第一方向的第二方向上间隔开的第一鳍有源区域和第二鳍有源区域；
栅极堆叠件沿所述第二方向在所述第一鳍有源区域和所述第二鳍有源区域上方延伸；以及
所述第一尺寸、所述第二尺寸和所述第三尺寸沿所述第二方向测量。
6.根据权利要求5所述的半导体结构，其中，所述栅极堆叠件包括设置在浅沟槽隔离部件上并且介于所述第一鳍有源区域和所述第二鳍有源区域之间的段，并且其中，所述栅极堆叠件的所述段在顶视图中具有不均匀形状。
7.根据权利要求6所述的半导体结构，其中，在顶视图中，所述栅极堆叠件的所述段沿所述第一方向在所述第一鳍有源区域的边缘处跨越第四尺寸D4，在所述第二鳍有源区域的边缘处跨越第五尺寸D5，在所述第一鳍有源区域和所述第二鳍有源区域的所述边缘之间的中间位置处跨越第六尺寸D6，并且其中，所述第四尺寸D4和所述第五尺寸D5的每个小于所述第六尺寸D6。
8.根据权利要求7所述的半导体结构，其中，所述第五尺寸D5等于所述第四尺寸D4。
9.一种半导体结构，包括：
半导体衬底；
第一鳍有源区域和第二鳍有源区域，形成在所述半导体衬底上、由隔离部件围绕并且在所述隔离部件之上突出，其中，所述第一鳍有源区域和所述第二鳍有源区域在第一方向上取向并且在基本正交于所述第一方向的第二方向上间隔开；以及
栅极堆叠件，在所述第二方向上取向并且在所述第一鳍有源区域和所述第二鳍有源区域上方延伸，其中
所述栅极堆叠件包括所述第一鳍有源区域和所述第二鳍有源区域之间的间隔中的段，以及
所述栅极堆叠件的所述段在截面图中具有沙漏形状，并且在顶视图中具有葫芦形状。
10.一种形成半导体结构的方法，包括：
在半导体衬底上形成鳍有源区域；
在所述鳍有源区域和所述半导体衬底上沉积伪栅极材料层；
对所述伪栅极材料层实施第一蚀刻工艺，从而形成图案化的栅极材料层；
通过注入至所述图案化的栅极材料层的侧壁实施表面改性；以及
之后，对所述图案化的栅极材料层实施第二蚀刻工艺，以形成图案化的栅极堆叠件。
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