TW202209447A - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法 Download PDF

Info

Publication number
TW202209447A
TW202209447A TW110117472A TW110117472A TW202209447A TW 202209447 A TW202209447 A TW 202209447A TW 110117472 A TW110117472 A TW 110117472A TW 110117472 A TW110117472 A TW 110117472A TW 202209447 A TW202209447 A TW 202209447A
Authority
TW
Taiwan
Prior art keywords
dimension
active region
gate stack
fin active
semiconductor structure
Prior art date
Application number
TW110117472A
Other languages
English (en)
Other versions
TWI780706B (zh
Inventor
賴啟勝
彭宇凡
陳立庭
呂侑珊
吳於貝
孫維中
彭遠清
高魁佑
林士堯
林志翰
劉佩宜
顏精一
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/301,431 external-priority patent/US11631745B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209447A publication Critical patent/TW202209447A/zh
Application granted granted Critical
Publication of TWI780706B publication Critical patent/TWI780706B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)

Abstract

半導體結構包含半導體基底；鰭主動區，突出於半導體基底之上；以及閘極堆疊物，設置於鰭主動區上，其中閘極堆疊物包含高介電常數介電材料層以及設置於高介電常數介電材料層上的各種金屬層。閘極堆疊物在剖面圖中包含崎嶇輪廓，崎嶇輪廓在頂表面具有第一尺寸D1 ，在底表面具有第二尺寸D2 ，且在頂表面與底表面之間的位置具有第三尺寸D3 ，且其中第一尺寸D1 和第二尺寸D2 皆大於第三尺寸D3 。

Description

半導體結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體結構及其形成方法。
在積體電路產業的先進技術節點中，採用高介電常數介電材料和金屬來形成場效電晶體(field-effect transistor，FET)(例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET))的閘極堆疊物。在形成金屬閘極堆疊物的現有方法中，在閘極取代製程中形成金屬閘極，閘極取代製程移除虛設閘極，並在閘極溝槽中填充閘極材料。由於高堆砌密度和小部件尺寸的緣故，實現適當的間隙填充和輪廓控制具有挑戰性，特別是具有3D結構的場效電晶體，例如3D鰭式場效電晶體(fin field effect transistors，FinFETs)。再者，裝置效能及產品良率也受挑戰。因此，需要金屬閘極堆疊物的結構及其製造方法來解決上述問題。
在一些實施例中，提供半導體結構，半導體結構包含半導體基底；鰭主動區，突出於半導體基底之上；以及閘極堆疊物，設置於鰭主動區上，其中閘極堆疊物包含高介電常數介電材料層以及設置於高介電常數介電材料層上的金屬層，其中閘極堆疊物在剖面圖中包含崎嶇輪廓，崎嶇輪廓在頂表面具有第一尺寸D1 ，在底表面具有第二尺寸D2 ，且在頂表面與底表面之間的位置具有第三尺寸D3 ，且其中第一尺寸D1 和第二尺寸D2 皆大於第三尺寸D3 。
在一些其他實施例中，提供半導體結構，半導體結構包含半導體基底；第一鰭主動區和第二鰭主動區，形成於半導體基底上，且被隔離部件圍繞並突出於隔離部件之上，其中第一鰭主動區和第二鰭主動區在第一方向定向並在與第一方向大致垂直的第二方向間隔開；以及閘極堆疊物，在第二方向定向，並延伸至第一鰭主動區和第二鰭主動區上方，其中閘極堆疊物包含在第一鰭主動區與第二鰭主動區之間的間隔中的區段，且閘極堆疊物的區段在剖面圖中具有沙漏形狀以及在上視圖中具有葫蘆形狀。
在另外一些實施例中，提供半導體結構的形成方法，此方法包含在半導體基底上形成鰭主動區；在鰭主動區和半導體基底上沉積閘極材料層；對閘極材料層進行第一蝕刻製程，以形成圖案化閘極材料層；透過佈植對圖案化閘極材料層的側壁進行表面處理；以及對圖案化閘極材料層進行第二蝕刻製程，以形成圖案化閘極堆疊物。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，當用“大約”、“近似”及類似術語描述數字或數字範圍時，除非另有說明，否則此術語目的在涵蓋所描述的數字+/- 10%內的數字。舉例來說，術語“約5nm”涵蓋尺寸範圍從4.5nm至5.5nm。
本揭露提供具有鰭主動區和形成於鰭主動區上的場效電晶體(FETs)的半導體結構的各種實施例，這些電晶體也被稱為鰭式場效電晶體(FinFETs)。特別來說，具有鰭式場效電晶體的半導體結構包含具有崎嶇(uneven)的剖面示意圖和上視圖的閘極堆疊物。更特別來說，閘極堆疊物包含在兩相鄰鰭主動區之間的間隔中的區段，且閘極堆疊物的此區段在剖面示意圖中具有沙漏形狀，且在上視圖中具有葫蘆形狀。依據一些實施例，本揭露也提供上述半導體結構的製造方法。本揭露的半導體結構及其製造方法提供更好的閘極填充裕度、生產良率增加以及裝置效能增強(包含降低寄生電容以及增強閘極控制)。
第1圖到第10E圖為依據一些實施例建構之半導體結構100在各個製造階段的透視圖、剖面示意圖和上視圖。第11圖為製造半導體結構100的方法200的一實施例的流程圖。第12A和12B圖為依據各種實施例建構之半導體結構100的閘極堆疊物的剖面示意圖。第13圖為依據一些實施例建構之半導體結構100的剖面示意圖。參考第1圖到第13圖共同描述半導體結構100及製造半導體結構100的方法200。
方法200開始於操作202，操作202提供具有半導體基底102的半導體結構100。半導體基底102包含矽。或者，半導體基底102包含鍺或矽鍺。在其他實施例中，半導體基底102可使用其他半導體材料，例如鑽石、碳化矽、砷化鎵、GaAsP、AlInAs、AlGaAs、GaInP、或其他合適的前述組合。
半導體基底102也包含透過合適技術(例如離子佈植)形成的各種摻雜區，例如n型井和p型井。半導體基底102也包含各種隔離部件108，例如形成於基底中的淺溝槽隔離(shallow trench isolation，STI)部件，以定義主動區並將在主動區上的各種裝置隔離。淺溝槽隔離部件的形成可包含在基底中蝕刻溝槽，並透過絕緣材料填充溝槽，絕緣材料例如氧化矽、氮化矽或氮氧化矽。填充的溝槽可具有多層結構，例如具有氮化矽的熱氧化物襯墊層填充溝槽。在一實施例中，可使用以下加工順序形成淺溝槽隔離部件，例如成長氧化物襯墊，形成低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)氮化物層，使用光阻和遮罩將基底圖案化以形成溝槽，在基底中蝕刻溝槽，選擇性成長熱氧化物溝槽襯墊以改善溝槽界面，透過化學氣相沉積(chemical vapor deposition，CVD)填充溝槽，並使用化學機械平坦化(chemical mechanical planarization，CMP)來研磨及平坦化。
在一些實施例中，半導體基底102的頂表面和隔離部件108的頂表面大致共平面，以形成共同的頂表面。這被稱為平面結構。在一些實施例中，半導體基底102的頂表面和隔離部件108的頂表面並非共平面，以形成三維結構，例如第1圖顯示的半導體結構100中的鰭結構104(有時也被稱為主動區)。在半導體結構100中，主動區延伸至隔離部件108的頂表面之上，因此被稱為鰭結構104或鰭主動區。因此，各種裝置形成於鰭結構104上。特別來說，場效電晶體(FET)形成於鰭結構104上，且場效電晶體的對應閘極從鰭結構104的多個表面(頂表面和側壁)耦接通道，進而增強裝置效能。因此，形成於鰭結構104上的場效電晶體被稱為鰭式場效電晶體。
本發明實施例揭露的半導體結構100及製造半導體結構100的方法200提供對積體電路的改善，特別對鰭式場效電晶體。鰭結構104可透過各種技術形成。在一些實施例中，鰭結構104透過將隔離部件108凹陷來形成，例如透過選擇性蝕刻。在一些其他實施例中，鰭結構104透過選擇性磊晶成長(selective epitaxy growth，SEG)形成。在選擇性磊晶成長製程中，以相同於半導體基底102的半導體材料(例如矽)或不同於半導體基底102的半導體材料(例如矽鍺或碳化矽)形成鰭結構104，以進一步實現其他功能(例如應變效應)。鰭可透過任何合適的方法圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸(mandrel)將鰭圖案化。
請參照第1圖，各種摻雜井可形成於一個或多個鰭結構104中。在一些實施例中，設計鰭結構104以形成場效電晶體，例如p型場效電晶體(pFET)或n型場效電晶體(nFET)。在一些範例中，p型場效電晶體將形成於鰭結構104上，且摻雜井包含n型摻雜物，例如磷(P)。在一些其他範例中，n型場效電晶體將形成於鰭結構104上，且摻雜井包含p型摻雜物，例如硼(B)分布於主動區中。可透過合適摻雜製程(例如一個或多個離子佈植)將摻雜物通過遮罩層的開 口引入摻雜井。隔離部件108更用以將摻雜物定義於所期望的主動區。在一些實施例中，n型場效電晶體和p型場效電晶體皆形成於半導體基底102上，例如在互補式金屬氧化物半導體(complementary MOS，CMOS)電路中。
方法200進行至操作204，操作204在半導體基底102上形成一個或多個閘極堆疊物。由於在之後的階段以金屬閘極堆疊物取代此閘極堆疊物，因此此閘極堆疊物也被稱為虛設閘極堆疊物110’。虛設閘極堆疊物110’可包含閘極介電層和閘極導電層。虛設閘極堆疊物110’的形成包含沉積閘極材料層110(有時也被稱為虛設閘極材料)，並將閘極材料層110圖案化。圖案化更包含微影製程和蝕刻。硬遮罩層可更用於將閘極材料層110圖案化。特別來說，方法200形成具有特別閘極輪廓(包含形狀、尺寸和比例)的虛設閘極堆疊物110’，以增強裝置效能並增加良率。依據一些實施例，操作204包含多個加工操作(或子操作)220-232，且以下進一步詳細描述。
請參照第2圖，方法200包含操作220，操作220在鰭結構104和隔離部件108上沉積一個或多個閘極材料層110(或閘極材料)。鰭結構104的頂表面以104a標註，頂表面104a在隔離部件108的頂表面之上。閘極材料層110沉積於鰭結構104和隔離部件108上，並延伸至鰭結構104的頂表面104a之上。在所示的實施例中，閘極材料層110包含多晶矽層，或者包含氧化矽層及在氧化矽層上的多晶矽層。氧化矽層可透過熱氧化形成，且多晶矽層可透過合適沉積形成，例如化學氣相沉積、可流動化學氣相沉積(flowable CVD，FCVD)。在一範例中，多晶矽層為未摻雜的。在另一範例中，多晶矽層具有厚度範圍在約500Å至約1000Å中。在沉積之後，可使用化學機械研磨(chemical mechanical polishing，CMP)製程將頂表面平坦化。
請參照第3A和3B圖，方法200可包含操作222，操作222透過沉積和微影製程在閘極材料層110上形成圖案化遮罩層112。圖案化遮罩層112用作將閘極材料層110圖案化的蝕刻遮罩。圖案化遮罩層112定義各種閘極區並包含各種開口，這些開口暴露閘極材料層110將被移除的部分。圖案化遮罩層112包含硬遮罩，例如一個或多個介電材料，或者為軟遮罩，例如光阻。在所示的實施例中，使用圖案化遮罩層112，且圖案化遮罩層112包含氮化矽膜112a及在氮化矽膜112a上的氧化矽膜112b，氮化矽膜112a和氧化矽膜112b共同以符號112標註。在一範例中，氮化矽膜112a和氧化矽膜112b可透過低壓化學氣相沉積(LPCVD)製程或其他合適沉積來沉積於多晶矽層上。使用圖案化步驟將氮化矽層和氧化矽層進一步圖案化。圖案化步驟可包含用以形成圖案化光阻層114(如第3A圖所示)的光微影製程以及用以蝕刻圖案化光阻層114的開口中的氧化矽膜112b和氮化矽膜112a的蝕刻製程，進而形成圖案化遮罩層112，如第3B圖所示。例示性的光微影製程可包含光阻塗佈、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影及硬烤的加工步驟。光微影也可以其他合適方法來進行或取代，例如無遮罩光微影、電子束寫入、離子束寫入和分子壓印(molecular imprint)。在形成圖案化遮罩層112之後，圖案化光阻層114可透過合適方法移除，例如濕剝離或電漿灰化。應當注意的是，第3A-3B圖僅顯示圖案化光阻層114為一個例示性的矩形部件，而圖案化遮罩層112包含四個例示性部件。這些僅為顯示目的，但不限於此。以下圖式顯示相似的例示性部件，但不限於此。
請參照第4A圖，方法200更包含將閘極材料層110圖案化，以形成虛設閘極堆疊物110’。對閘極材料層110使用一個或多個蝕刻製程通過圖案化遮罩層112的開口。蝕刻製程可包含乾蝕刻、濕蝕刻、其他合適的蝕刻或前述之組合。方法200包含圖案化步驟121，圖案化步驟121更包含設計將閘極材料層110圖案化的多個蝕刻步驟和表面修改製程，以形成具有所期望的幾何形狀、尺寸和尺寸比例的閘極輪廓的虛設閘極堆疊物110’，如第4A-4F圖和其他圖式所示。在閘極取代之後，最終的金屬閘極堆疊物具有包含幾何形狀、尺寸和尺寸比例的閘極輪廓。第4F圖為虛設閘極堆疊物110’的剖面示意圖。虛設閘極堆疊物110’包含第4F圖所示的沙漏形狀。更特別來說，虛設閘極堆疊物110’包含在鰭結構104的頂表面104a之上的上部110a以及在鰭結構104的頂表面104a之下的中間部110b和下部110c。虛設閘極堆疊物110’的上部110a具有高度H1 從100nm至150nm，且具有第一寬度從10nm至20nm。虛設閘極堆疊物110’的中間部110b具有高度H2 從40nm至80nm，且具有在底部的第二寬度從10nm至20nm以及在頂部的第三寬度從10nm至15nm。虛設閘極堆疊物110’的下部110c具有高度H3 從20nm至40nm。在一些實施例中，比值H1 /H2 在2.5與3.5之間，且比值H2 /H3 在1.5與2之間。虛設閘極堆疊物110’的最小寬度在虛設閘極堆疊物110’的上部110a與中間部110b之間的界面處。以下參考第4B、4C、4D和4E圖進一步描述虛設閘極堆疊物110’和包含各種蝕刻製程(例如操作224、228和230)和表面修改(例如操作226)的圖案化步驟121。第4B、4C、4D和4E圖為在各個製造階段在隔離部件108上沿x方向切割半導體結構100的剖面示意圖。因此，閘極材料層110包含在鰭結構104的頂表面104a之上的一些部分以及在鰭結構104的頂表面104a之下的其他部分，如第4A圖所示。
請參照第4B圖，方法200包含操作224，操作224對閘極材料層110進行第一蝕刻製程，以在閘極材料層110中形成溝槽126。在所示的實施例中，在操作224的第一蝕刻製程使用包含二氧化硫(SO2 )和氫(H2 )的第一蝕刻劑。再者，在一實施例中，第一蝕刻劑包含O2 、SO2 、N2 和H­2 。第一蝕刻製程包含氣體壓力在10atm與500atm之間、蝕刻溫度在10°C與120°C之間、蝕刻電漿功率在5W與1500W之間以及載氣氬(Ar)。控制第一蝕刻製程，以蝕刻閘極材料層110在鰭結構104的頂表面104a之上的上部，第一蝕刻製程可透過蝕刻時間或其他合適的終點控制方法來控制。
請參照第4C圖，方法200包含操作226，操作226對溝槽126中的閘極材料層110的側壁進行表面修改製程。表面修改製程設計為修改閘極材料層110(例如在本實施例中為多晶矽)的表面特性，進而形成閘極材料層110的處理表面層128。特別來說，表面修改製程設計為修改閘極材料層110的表面，使得此表面對後續蝕刻製程有抵抗性(或不受影響)。在所示的實施例中，表面修改製程透過離子佈值將碳(C)、氮(N2 )或碳和氮引入溝槽126中的閘極材料層110的側壁表面，進而形成處理表面層128。在本實施例中，處理表面層128包含矽及碳和氮的至少一者。在一些範例中，處理表面層128包含矽、碳和氮。在一些實施例中，處理表面層128具有厚度在0.5nm與1nm之間。在一些實施例中，在處理表面層128中的氮和碳濃度透過在離子佈植期間對應氣體的分壓來控制，例如具有氮分壓從5mTorr至10mTorr，且含碳氣體分壓從20mTorr至50mTorr，進而形成CF4 。在其他一些實施例中，使用操作226的離子佈植具有總氣體壓力從200mTorr至500mTorr，且功率從5W至1500W。在一些實施例中，離子佈植中的前驅物包含HBr、Cl、N2 、NF3 和CF4 。在所示的實施例中，處理表面層128從閘極材料層110的頂表面向下至鰭結構104的頂表面104a的水平高度延伸於閘極材料層110的側壁上。
請參照第4D圖，方法200包含操作228，操作228對閘極材料層110進行第二蝕刻製程。第二蝕刻製程不同於第一蝕刻製程，因為第二蝕刻製程使用不同的蝕刻劑，且在操作226的表面修改製程之後進行。在操作228的第二蝕刻製程使用包含溴化氫(HBr)、氯(Cl)和氟(F)的第二蝕刻劑。再者，在一實施例中，第二蝕刻劑包含HBr、Cl2 、O2 、N2 、氟氮化物(NF­3 )和氟碳化物(CF4 )。第二蝕刻製程的蝕刻劑設計為選擇性蝕刻閘極材料層110，而大致不蝕刻(或最小化蝕刻效果)處理表面層128。在一些實施例中，第二蝕刻製程的蝕刻劑包含Br、Cl和F，而處理表面層128也包含Br、Cl和F，進而增加處理表面層128對第二蝕刻製程的蝕刻抵抗力。在一些範例中，第二蝕刻製程包含氣體壓力在10mTorr與500mTorr之間、蝕刻溫度在10°C與120°C之間、蝕刻電漿功率在5W與1500W之間以及載氣氬(Ar)。在一些範例中，第二蝕刻製程包含氣體流量: HBr的氣體流量在10與1200sccm之間、Cl2 的氣體流量在10與800sccm之間、O2 的氣體流量在10與800sccm之間、N2 的氣體流量在10與800sccm之間、NF3 的氣體流量在10與800sccm之間以及CF4 的氣體流量在10與200sccm之間。第二蝕刻製程將溝槽126延伸至鰭結構104的頂表面104a之下。將第二蝕刻製程控制為將閘極材料層110的下部蝕刻至鰭結構104的頂表面104a之下。
在操作228，先將處理表面層128的底部打斷通過，使得第二蝕刻製程可蝕刻閘極材料層110的下部至頂表面104a之下。這可透過將第二蝕刻製程設計為具有朝向底部的方向性蝕刻效果。舉例來說，將第二蝕刻製程設計為具有偏壓功率足夠大，以將處理表面層128的底部打斷通過，而不影響(或最小化影響)閘極材料層110的側壁上的處理表面層128。在一些實施例中，第二蝕刻製程具有偏壓功率P2大於50W或從50W至1500W。
在第二蝕刻製程期間，處理表面層128保護閘極材料層110的上部，處理表面層128對第二蝕刻製程具有抵抗力。因此，第二蝕刻製程向下蝕刻閘極材料層110的下部至頂表面104a之下，而不影響(或最小化影響)閘極材料層110的上部，如第4D圖所示。
請參照第4E圖，方法200包含操作230，操作230對閘極材料層110進行第三蝕刻製程，形成虛設閘極堆疊物110’。將第三蝕刻製程設計為具有比第一和第二蝕刻製程更小的偏壓功率及更大的橫向蝕刻速率。特別來窩，第三蝕刻製程的偏壓功率P3大致小於第二蝕刻製程的偏壓功率P2，例如偏壓功率P3在50W之下或在5W與45W之間。在一些實施例中，比值P2/P3在10與30之間。第三蝕刻製程使用相似於第二蝕刻劑的第三蝕刻劑，但是具有較小的偏壓功率。在一些實施例中，第三蝕刻劑包含溴化氫(HBr)、氯(Cl)和氟(F)。再者，在一實施例中，第三蝕刻劑包含HBr、Cl2 、O2 、N2 、氟氮化物(NF3 )和氟碳化物(CF4 )。在一些範例中，第三蝕刻製程包含氣體壓力在10mTorr與500mTorr之間、蝕刻溫度在10°C與120°C之間、蝕刻電漿功率在5W與1500W之間以及載氣氬(Ar)。在一些範例中，第三蝕刻製程包含氣體流量: HBr的氣體流量在10與1200sccm之間、Cl2 的氣體流量在10與800sccm之間、O2 的氣體流量在10與800sccm之間、N2 的氣體流量在10與800sccm之間、NF3 的氣體流量在10與800sccm之間以及CF4 的氣體流量在10與200sccm之間。將第三蝕刻製程設計為橫向擴大溝槽126中閘極材料層110在鰭結構104的頂表面104a之下的部分，進而形成具有崎嶇輪廓的虛設閘極堆疊物110’。
在第三蝕刻製程期間，處理表面層128保護閘極材料層110的上部，第三蝕刻製程限制了對閘極材料層110的上部的蝕刻效果，並增強了對閘極材料層110的下部的橫向蝕刻效果，導致溝槽126在鰭結構104的頂表面104a的水平高度處具有最大橫向蝕刻。這是因為閘極材料在上部110a與中間部110b之間的頂表面104a處受到更大的橫向蝕刻，這像是第二和第三蝕刻製程期間的頂部開口的特性，因為處理表面層128大致保護閘極材料層110的上部免受蝕刻。因此，溝槽126具有在鰭結構104的頂表面104a的水平高度處的最大寬度的輪廓。因此，虛設閘極堆疊物110’包含沙漏形狀，如第4F圖所示。第4F圖中的虛設閘極堆疊物110’位於隔離部件108正上方。
請參照第5圖，方法200包含操作232，操作232在虛設閘極堆疊物110’的側壁上形成閘極間隙壁122。閘極間隙壁122包含一個或多個介電材料，例如氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或前述之組合。閘極間隙壁122透過沉積(例如化學氣相沉積)和非等向性蝕刻(例如電漿蝕刻)形成。
請參照第5圖，方法200包含操作206，操作206在鰭結構104上形成源極/汲極(S/D)部件116。源極/汲極部件116形成於鰭結構104上，且虛設閘極堆疊物110’設置於源極/汲極部件116之間。
在一些範例中，源極/汲極部件116包含透過合適技術(例如離子佈植)引入鰭結構104的摻雜物種。在一實施例中，虛設閘極堆疊物110’被配置在n型場效電晶體(nFET)的主動區中，源極/汲極部件116的摻雜物為n型摻雜物，例如磷或砷。在另一實施例中，虛設閘極堆疊物110’被配置在p型場效電晶體(pFET)的主動區中，源極/汲極部件116的摻雜物為p型摻雜物，例如硼或鎵。在另一實施例中，源極/汲極部件116包含輕摻雜汲極(light doped drain，LDD)部件和重摻雜源極/汲極部件，被統稱為源極/汲極部件或僅稱為源極和汲極。輕摻雜汲極和重摻雜源極/汲極部件可透過個別離子佈植形成。之後，進行一個或多個熱退火製程，以將摻雜物種活化。
在一些實施例中，源極/汲極部件116透過磊晶成長形成，以增強裝置效能，例如應變效應以增強移動率。再者，在一實施例中，源極/汲極部件116的形成包含選擇性蝕刻源極/汲極區中的鰭結構104，以形成凹口，並在凹口中磊晶成長一個或多個半導體材料，以形成源極/汲極部件116。可透過使用濕蝕刻及/或乾蝕刻製程，以選擇性蝕刻鰭結構104的半導體材料來形成凹口。再者，在一實施例中，虛設閘極堆疊物110’、閘極間隙壁122和隔離部件108共同作為蝕刻硬遮罩，進而在源極/汲極區中形成凹口。在一些範例中，使用蝕刻劑例如四氟化碳(CF4 )、氯(Cl2 )、其他合適的蝕刻劑或前述之組合來形成凹口。
之後，透過磊晶成長晶體結構中的源極/汲極部件116，以半導體材料填充凹口。磊晶成長可包含原位摻雜，以形成具有合適摻雜物的源極/汲極。在一些實施例中，磊晶成長為選擇性沉積製程，選擇性沉積製程涉及磊晶成長期間的蝕刻，使得半導體材料大致成長在凹口中的半導體表面上。特別來說，選擇性沉積製程包含用於蝕刻效果且使得沉積具選擇性的氯。將選擇性沉積製程設計為並調整為磊晶成長，使得形成於凹口中的源極/汲極部件116包含晶體結構的半導體材料。源極/汲極部件116的半導體材料可不同於鰭結構104的半導體材料。舉例來說，源極/汲極部件116的半導體材料包含碳化矽或矽鍺，而鰭結構104為矽部件。在一些實施例中，選擇在通道區中具有合適應變效應的源極/汲極部件116的半導體材料，以增加對應的載子移動率。在一範例中，鰭結構104用於p型場效電晶體，源極/汲極部件116的半導體材料為摻雜硼的矽鍺，而鰭結構104為矽部件。在另一範例中，鰭結構104用於n型場效電晶體，源極/汲極部件116的半導體材料為摻雜磷的碳化矽，而鰭結構104為矽部件。
在其他實施例中，可更在源極/汲極部件116上形成矽化物部件，以降低接觸電阻。矽化物部件可透過自對準矽化物(self-aligned silicide，salicide)技術形成，自對準矽化物技術包含金屬沉積(例如鎳沉積)於矽基底上，進行熱退火以與具有矽的金屬反應以形成矽化物，並進行蝕刻以移除未反應金屬。
請參照第6A和6B圖，方法200進行至操作208，操作208在基底和虛設閘極堆疊物110’上形成層間介電(interlayer dielectric，ILD)層136。層間介電層136透過合適技術沉積，例如化學氣相沉積、可流動化學氣相沉積(FCVD)或其他合適的沉積方法。層間介電層136包含一個或多個介電材料，例如氧化矽、低介電常數介電材料或前述之組合。接著，可應用化學機械研磨(CMP)製程，以將層間介電層136的表面平坦化。在一範例中，化學機械研磨製程暴露虛設閘極堆疊物110’，以用於後續加工步驟。在使用硬遮罩將虛設閘極堆疊物110’圖案化的另一範例中，在前面操作不移除虛設閘極堆疊物110’， 化學機械研磨製程也移除硬遮罩。或者，化學機械研磨製程停止於硬遮罩，且之後透過蝕刻製程移除硬遮罩。
請參照第7圖，方法200進行至操作210，操作210部分或完全移除虛設閘極堆疊物110’，以形成閘極溝槽142。操作210包含一個或多個蝕刻步驟，以選擇性移除閘極電極層，或透過合適的蝕刻製程移除虛設閘極堆疊物110’，例如一個或多個濕蝕刻、乾蝕刻或前述之組合。
請參照第8A、8B和8C圖，方法200進行至操作212，操作212在閘極溝槽142中填充各種閘極材料層，進而在閘極溝槽142中形成金屬閘極堆疊物146。第8A圖顯示半導體結構100的透視圖，第8B圖為在隔離部件108上切割的半導體結構100的剖面示意圖，且第8C圖為在鰭結構104上切割的半導體結構100的剖面示意圖。特別來說，在一些實施例中，不移除處理表面層128，且處理表面層128存在於最終的金屬閘極堆疊物146中。在此情況中，處理表面層128位於金屬閘極堆疊物146與閘極間隙壁122之間。處理表面層128從閘極堆疊物的頂表面延伸，但是不存在於頂表面104a之下的部分。處理表面層128的組成不同於金屬閘極堆疊物146和層間介電層136。在所示的實施例中，金屬閘極堆疊物146包含高介電常數介電層以及高介電常數介電層圍繞的各種金屬層(以下將進一步描述)，層間介電層136包含蝕刻停止層(例如氮化矽)以及蝕刻停止層圍繞的氧化矽或低介電常數介電層，且處理表面層128包含矽、碳和氮。
參考第12A和12B圖的剖面示意圖進一步描述金屬閘極堆疊物146。在例如高介電常數後製製程的一些實施例中，閘極材料層包含閘極介電層150和閘極電極層(或閘極電極)152。閘極介電層150包含高介電常數介電材料，高介電常數介電材料可包含金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯或鋁酸鋯，例如HfO2 、ZrO2 、ZrOx Ny 、HfOx Ny 、HfSix Oy 、ZrSix Oy 、HfSix Oy Nz 、ZrSix OyNz 、Al2 O3 、TiO2 、Ta2 O5 、La2 O3 、CeO2 、Bi4 Si2 O12 、WO3 、Y2 O3 、LaAlO3 、Ba1x Srx TiO3 、PbTiO3 、BaTiO3 、SrTiO3 、PbZrO3 、PST、PZN、PZT、PMN和前述之組合。
閘極電極層152包含金屬。在一些實施例中，閘極電極層152包含多層，例如蓋層、功函數金屬層、阻擋層和填充金屬層(例如鋁或鎢)。閘極材料層可更包含設置於鰭結構104與高介電常數介電材料之間的界面層148，例如氧化矽。界面層148為閘極介電層的一部分。各種閘極材料層透過沉積填充於閘極溝槽142中，沉積例如化學氣相沉積、物理氣相沉積(physical vapor deposition，PVD)、電鍍、原子層沉積(atomic layer deposition，ALD)或其他合適的技術。
閘極介電層150包含具有介電常數大於熱氧化矽的介電常數(約3.9)的介電材料。閘極介電層150透過合適的製程形成，例如原子層沉積。形成高介電常數介電材料層的其他方法包含金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)、物理氣相沉積或紫外線-臭氧氧化。在一實施例中，高介電常數介電材料包含HfO2 。或者，閘極介電層150包含金屬氮化物、金屬矽酸鹽或其他金屬氧化物。
在第12A圖所示的剖面示意圖的一實施例中，閘極電極層152包含蓋層152A、阻擋層152B、功函數金屬層152C、另一個阻擋層152D和填充金屬層152E。再者，在一些實施例中，蓋層152A包含氮化鈦、氮化鉭或其他合適的材料，且透過合適的沉積技術形成，例如原子層沉積。阻擋層152B包含氮化鈦、氮化鉭或其他合適的材料，且透過合適的沉積技術形成，例如原子層沉積。
功函數金屬層152C包含具有合適功函數之金屬或金屬合金的導電層，以增強對應的場效電晶體的裝置效能。功函數(work function，WF)金屬層152C在p型場效電晶體和n型場效電晶體中不同，分別被稱為n型功函數金屬和p型功函數金屬。功函數金屬的選擇取決於將形成於鰭結構104上的場效電晶體。舉例來說，半導體結構100包含n型場效電晶體的鰭結構104以及p型場效電晶體的另一個主動區，因此，n型功函數金屬和p型功函數金屬分別形成於對應的閘極堆疊物中。特別來說，n型功函數金屬為具有第一功函數的金屬，使相關的n型場效電晶體的臨界電壓降低。n型功函數金屬接近矽導電帶能量(conduction band energy，Ec)或較低的功函數，呈現出較容易的電子逃逸(electron escape)。舉例來說，n型功函數金屬具有功函數大約或低於4.2eV。p型功函數金屬為具有第二功函數的金屬，使相關的p型場效電晶體的臨界電壓降低。p型功函數金屬接近矽價帶能量(valence band energy，Ev)或較高的功函數，呈現出對晶核(nuclei)的強電子鍵能(bonding energy)。舉例來說，p型功函數金屬具有功函數大約或大於5.2eV。
在一些實施例中，n型功函數金屬包含鉭(Ta)。在其他實施例中，n型功函數金屬包含鈦鋁(TiAl)、氮化鈦鋁(TiAlN)或前述之組合。在其他實施例中，n型金屬包含Ta、TiAl、TiAlN、氮化鎢(WN)或前述之組合。為了將裝置效能最佳化以及製程相容性，n型功函數金屬可包含各種金屬基膜(metal-based films)作為堆疊物。在一些實施例中，p型功函數金屬包含氮化鈦(TiN)或氮化鉭(TaN)。在其他實施例中，p型金屬包含TiN、TaN、氮化鎢(WN)、鈦鋁(TiAl)或前述之組合。為了將裝置效能最佳化以及製程相容性，p型功函數金屬可包含各種金屬基膜作為堆疊物。功函數金屬透過合適的技術沉積，例如物理氣相沉積。
阻擋層152D包含氮化鈦、氮化鉭或其他合適的材料，透過合適的沉積技術形成，例如原子層沉積。在各種實施例中，填充金屬層152E包含鋁、鎢或其他合適的金屬。填充金屬層152E透過合適的技術沉積，例如物理氣相沉積或電鍍。
在一些實施例中，如第12A圖所示，金屬閘極堆疊物146透過高介電常數後製製程形成，閘極介電層150為U形。或者，金屬閘極堆疊物146在高介電常數先製製程中形成，閘極介電層150(以及界面層148)與虛設閘極堆疊物110’一同形成，並保留在金屬閘極堆疊物146中。在此情況中，閘極介電層150的形狀不同，如第12B圖所示。
方法200包含其他製造操作214，操作214在上述操作之前、期間或之後進行。舉例來說，操作214包含形成包含各種導電部件的互連部件，例如接點、金屬線和導通孔，以電性連接至各種部件(例如閘極電極和源極/汲極部件)，以形成積體電路。互連結構形成於基底上，且被設計以耦接各種電晶體和其他裝置，以形成功能性電路。互連結構包含各種導電部件，例如用於水平互連的金屬線以及用於垂直互連的接點/導通孔。各種互連部件可使用各種導電材料，導電材料包含銅、鎢和矽化物。在一範例中，使用鑲嵌製程以形成銅基多層互連結構。在另一實施例中，使用鎢以在接觸孔中形成鎢插塞。
請分別在上視圖、透視圖和剖面示意圖參照第9A、9B、9C、9D、9E和9F圖，進一步描述金屬閘極堆疊物146的形狀和輪廓。特別來說，第9A圖為顯示金屬閘極堆疊物146和鰭結構104的半導體結構100的上視圖。第9B圖為顯示金屬閘極堆疊物146、鰭結構104和隔離部件108的半導體結構100的透視圖。第9C圖為顯示金屬閘極堆疊物146和鰭結構104的半導體結構100的區段156的上視圖。第9D圖為顯示金屬閘極堆疊物146的半導體結構100的透視圖。特別來說，金屬閘極堆疊物146包含在相鄰鰭結構104之間的間隔中的區段158。在一些實施例中，相鄰鰭結構104中的源極/汲極部件116合併再一起，如第9A圖中的例示性源極/汲極部件116所示。第9E圖為區段158中金屬閘極堆疊物146的上視圖，而第9F圖為區段158中的金屬閘極堆疊物146的剖面示意圖。
透過揭露方法形成的金屬閘極堆疊物146在第9C圖顯示在上視圖中具有崎嶇輪廓。金屬閘極堆疊物146沿鰭結構104的邊緣到另一個鰭結構104的邊緣具有改變的尺寸(沿x方向)，且在兩個鰭主動區之間的中間處具有最小的尺寸。金屬閘極堆疊物146在剖面中也具有崎嶇輪廓，如第9F圖所示。金屬閘極堆疊物146從頂表面到底表面具有改變的尺寸(沿x方向)，且在鰭結構104的頂表面104a的水平高度處具有最小的尺寸。
如第9F圖所示，金屬閘極堆疊物146在剖面中具有崎嶇輪廓，在不同水平高度處具有第一尺寸D1 、第二尺寸D2 和第三尺寸D3 。特別來說，金屬閘極堆疊物146在頂表面具有第一尺寸D1 、在底表面具有第二尺寸D2 以及在鰭結構104的頂表面104a的水平高度的位置具有第三尺寸D3 作為最小尺寸。第一尺寸D1 和第二尺寸D2 的每一者大於第三尺寸D3 。在所示的實施例中，第二尺寸D2 大於第一尺寸D1 。在一些實施例中，這些尺寸定義各種比值。依據一些實施例，第一比值D1 /D3 在約1.4與約1.6之間，第二比值D2 /D3 在約1.7與約1.9之間。在本實施例中，第9F圖中的金屬閘極堆疊物146的各個部分的高度具有對應於第4F圖中的虛設閘極堆疊物110’的高度。舉例來說，第一尺寸D1 與第三尺寸D3 之間的上部對應於具有高度H1 的上部110a，第三尺寸D3 與第二尺寸D2 之間的中間部對應於具有高度H2 的中間部110b，且在第二尺寸D2 之下的下部對應於具有高度H3 的下部110c。依據本實施例，高度比值保留於金屬閘極堆疊物146中。舉例來說，比值H1 /H2 在2.5與3.5之間，且比值H2 /H3 在1.5與2之間。
在相鄰鰭結構104之間的間隔中的區段158在上視圖中具有崎嶇形狀，如第9C和9E圖所示。崎嶇形狀也被稱為葫蘆形狀。區段158中的金屬閘極堆疊物146沿x方向在第一鰭主動區的邊緣具有第四尺寸D4 ，在第二鰭主動區的邊緣具有第五尺寸D5 ，在第一鰭主動區和第二鰭主動區的邊緣之間的中間位置具有第六尺寸D6 。第四尺寸D4 和第五尺寸D5 皆大於第六尺寸D6 。再者，第五尺寸D5 等於第四尺寸D4 ，使得形狀為對稱的，且在中間具有最小的第六尺寸D6 。在一些實施例中，比值D6 /D4 在0.7與0.9之間。
透過揭露的方法200以及方法200製成的半導體結構100，金屬閘極堆疊物146具有精心設計的形狀，對應的電晶體和電路具有增強的電路效能(例如環形振盪器效能)以及生產良率。特別來說，在上視圖中金屬閘極堆疊物146的葫蘆形狀提供裝置效能增益，其包含透過減少第六尺寸D6 而降低的寄生電容以及透過增加第四尺寸D4 和第五尺寸D5 而增強的閘極控制。這是因為在上視圖中與第六尺寸D6 相關聯的閘極的中間部分對電容有貢獻，但是對閘極控制沒有或很少貢獻，且減少中間部分的尺寸可降低寄生電容而不損害閘極與通道之間的耦合。與第四尺寸D4 和第五尺寸D5 相關聯的閘極的邊緣部分具有增加的尺寸，這帶來的優點包含增加的通道長度，因此增加了閘極與通道之間的耦合。在剖面示意圖中金屬閘極堆疊物146的沙漏形狀提供各種效能增強以及改善的閘極控制。特別來說，在底部的較寬尺寸透過減少汲極引發能帶降低(drain-induced barrier lowering，DIBL)和透過減少鰭底部漏電來提供裝置效能增益，在中間處的狹窄尺寸降低寄生電容，且在頂部的較寬尺寸增加閘極填充裕度，並增加良率。
請分別在上視圖或剖面示意圖參照第10A、10B、10B’、10C、10C’、10D和10E圖，進一步描述依據各種實施例，在區段156中金屬閘極堆疊物146的形狀和輪廓。透過調整操作204的各種蝕刻製程，可實現金屬閘極堆疊物146的其他輪廓，如第10B-10E圖所示。區段156中的金屬閘極堆疊物146具有不同形狀和尺寸。這些形狀和尺寸透過調整操作204的各種加工參數來實現，特別是操作228的第二蝕刻製程和操作230的第三蝕刻製程的蝕刻時間和蝕刻劑。取決於個別應用，金屬閘極堆疊物146的不同形狀和尺寸可用以形成特定裝置以增強效能及/或補償裝置特性變化。
在一實施例中，區段156中的金屬閘極堆疊物146具有如第10B圖所示的剖面示意圖以及如第10B’圖所示的上視圖。區段156中的金屬閘極堆疊物146相似於第9A-9D圖的結構。金屬閘極堆疊物146具有崎嶇輪廓，且有著狹窄腰部。特別來說，金屬閘極堆疊物146在不同水平高度具有三個尺寸C、D和E。依據一些實施例，第一比值C/D在約1.4與約1.6之間，第二比值E/D在約1.7與約1.9之間。
在另一實施例中，區段156中的金屬閘極堆疊物146具有如第10C圖所示的剖面示意圖以及如第10C’圖所示的上視圖。金屬閘極堆疊物146具有崎嶇輪廓，且具有從底表面到頂表面增加的尺寸。特別來說，金屬閘極堆疊物146分別在頂表面和底表面具有尺寸F和G。比值F/G在約1.1與約1.4之間。
在另一實施例中，區段156中的金屬閘極堆疊物146具有如第10D圖所示的剖面示意圖。金屬閘極堆疊物146具有崎嶇輪廓，且具有從底表面到頂表面減少的尺寸。特別來說，金屬閘極堆疊物146分別在頂表面和底表面具有尺寸H和I。比值I/H在約1.4與約1.6之間。
在另一實施例中，區段156中的金屬閘極堆疊物146具有如第10E圖所示的剖面示意圖。金屬閘極堆疊物146具有崎嶇輪廓，且有著較寬的腰部。特別來說，金屬閘極堆疊物146分別在頂表面、與鰭的頂表面齊平的高度處和底表面具有尺寸J、K和L。第一比值K/J在約1.4與約1.6之間，第二比值K/L在約1.4與約1.6之間。
半導體結構100可形成於具有垂直堆疊多通道的結構上，如第13圖所示。第13圖為依據一些實施例建構，半導體結構100的一部分的剖面示意圖。在第13圖中，半導體結構100具有垂直堆疊通道結構，其中多個通道垂直堆疊。特別來說，半導體結構100包含基底602以及形成於基底602上方的多個通道604。半導體結構100更包含形成於通道604周圍的閘極堆疊物606以及設置於閘極堆疊物606兩側的源極/汲極(S/D)部件608。特別來說，閘極堆疊物606環繞垂直堆疊的多個通道604的每一者，通道604設置於閘極堆疊物606兩側的源極/汲極部件608之間。半導體結構100更包含其他部件，例如設置於閘極堆疊物606與源極/汲極部件608之間的內部間隙壁610(一個或多個介電材料)、設置於閘極堆疊物606的側壁上的閘極間隙壁612、摻雜井614(例如N型井或P型井)以及層間介電(interlevel dielectric，ILD)層616。閘極堆疊物606包含閘極介電層和閘極電極。閘極介電層包含一個或多個介電材料，例如高介電常數介電材料。閘極介電層更包含位於高介電常數介電材料下方的界面層(例如氧化矽)。閘極電極包含一個或多個導電材料，例如蓋層、功函數金屬和填充金屬。特別來說，閘極堆疊物606相似於具有上述幾何形狀的金屬閘極堆疊物146，且以相似方式形成。舉例來說，閘極堆疊物606在通道604之上的部分具有相似於金屬閘極堆疊物146的形狀。
本發明實施例不限於半導體結構包含場效電晶體(例如金屬氧化物矽(metal-oxide-silicon，MOS)電晶體)的應用，且可延伸至具有金屬閘極堆疊物的其他積體電路。舉例來說，半導體結構100可包含邏輯電路、類比電路、影像感測器電路、靜態隨機存取記憶體(static random-access memory，SRAM)單元、動態隨機存取記憶體(dynamic random-access memory，DRAM)單元、單電子電晶體(single electron transistor，SET)及/或其他微電子裝置(本文統稱為微電子裝置)。當然，本發明實施例各方面也可應用及/或容易採用於其他類型的電晶體，且可在許多不同應用中採用，這些應用包含感測器單元、記憶體單元、邏輯單元或其他應用。
雖然已詳細描述本發明實施例，但是本發明所屬技術領域中具通常知識者應理解在不背離本發明實施例的精神和範圍的情況下，他們可在本文作各種變化、替代或改造。在一實施例中，閘極電極可替代地或額外地包含其他合適的金屬。基礎步驟可實施其他有效的清潔步驟。使用所揭露的方法，但不限於形成一個電晶體，例如n型金屬氧化物半導體場效電晶體(n-type MOSFET，nMOSFET)。舉例來說，複數個n型金屬氧化物半導體場效電晶體和複數個p型金屬氧化物半導體場效電晶體(p-type MOSFETs，nMOSFETs)形成於相同基底中，n型金屬氧化物半導體場效電晶體和p型金屬氧化物半導體場效電晶體在共同步驟中形成，其中一些部件個別形成。在特定範例中，n型功函數金屬形成於n型金屬氧化物半導體場效電晶體區中，而n型金屬沉積覆蓋p型金屬氧化物半導體場效電晶體區。
在另一實施例中，半導體基底可包含磊晶層。舉例來說，基底可具有在塊狀半導體上方的磊晶層。再者，基底可包含絕緣層上覆半導體(semiconductor-on-insulator，SOI)結構，例如埋置介電層。或者，基底可包含埋置介電層(例如埋置氧化物(buried oxide，BOX)層)，例如透過使用植氧分離(separation by implantation of oxygen，SIMOX)技術、晶圓接合、選擇性磊晶成長(SEG)或其他合適的方法形成。
本發明實施例提供半導體結構及其製造方法。半導體結構100包含具有崎嶇形狀的金屬閘極堆疊物146。閘極堆疊物在剖面示意圖中具有沙漏形狀，且在兩相鄰鰭結構104之間的區段在上視圖中具有葫蘆形狀。
方法200和半導體結構100的一個或多個實施例可存在各種優點。透過方法200和方法200製成的半導體結構100，金屬閘極堆疊物146具有精心設計的形狀，對應的電晶體和電路具有增強的電路效能以及生產良率。特別來說，在上視圖中金屬閘極堆疊物146的葫蘆形狀提供裝置效能增益，其包含降低的寄生電容以及增強的閘極控制，而在剖面示意圖中金屬閘極堆疊物146的沙漏形狀提供減少汲極引發能帶降低(DIBL)，其增加裝置效能增益，以及增加閘極填充裕度，其增加良率。
在一方面中，本發明實施例提供半導體結構，半導體結構包含半導體基底；鰭主動區，突出於半導體基底之上；以及閘極堆疊物，設置於鰭主動區上，其中閘極堆疊物包含高介電常數介電材料層以及設置於高介電常數介電材料層上的金屬層，其中閘極堆疊物在剖面圖中包含崎嶇輪廓，崎嶇輪廓在頂表面具有第一尺寸D1 ，在底表面具有第二尺寸D2 ，且在頂表面與底表面之間的位置具有第三尺寸D3 ，且其中第一尺寸D1 和第二尺寸D2 皆大於第三尺寸D3 。
在一些其他實施例中，其中第三尺寸D3 在與鰭主動區的頂表面齊平的位置為最小尺寸。
在一些其他實施例中，其中第二尺寸D2 大於第一尺寸D1 。
在一些其他實施例中，其中第一比值D1 /D3 在約1.4與約1.6之間，且第二比值D2 /D3 在約1.7與約1.9之間。
在一些其他實施例中，其中鰭主動區包含第一鰭主動區和第二鰭主動區，第一鰭主動區和第二鰭主動區在第一方向定向並在與第一方向大致垂直的第二方向間隔開；閘極堆疊物沿第二方向延伸於第一鰭主動區和第二鰭主動區上方；且第一尺寸D1 、第二尺寸D2 和第三尺寸D3 沿第二方向測量。
在一些其他實施例中，其中閘極堆疊物包含設置於淺溝槽隔離部件上且在第一鰭主動區與第二鰭主動區之間的區段，且其中閘極堆疊物的區段在上視圖中具有崎嶇形狀。
在一些其他實施例中，其中閘極堆疊物的區段在上視圖中沿第一方向在第一鰭主動區的邊緣具有第四尺寸D4 ，在第二鰭主動區的邊緣具有第五尺寸D5 ，在第一鰭主動區與第二鰭主動區的邊緣之間的中間位置具有第六尺寸D6 ，且其中第四尺寸D4 和第五尺寸D5 皆大於第六尺寸D6 。
在一些其他實施例中，其中第五尺寸D5 等於第四尺寸D4 。
在一些其他實施例中，其中比值D6 /D4 在0.7與0.9之間。
在另一方面中，本發明實施例提供半導體結構，半導體結構包含半導體基底；第一鰭主動區和第二鰭主動區，形成於半導體基底上，且被隔離部件圍繞並突出於隔離部件之上，其中第一鰭主動區和第二鰭主動區在第一方向定向並在與第一方向大致垂直的第二方向間隔開；以及閘極堆疊物，在第二方向定向，並延伸至第一鰭主動區和第二鰭主動區上方。閘極堆疊物包含在第一鰭主動區與第二鰭主動區之間的間隔中的區段。閘極堆疊物的區段在剖面圖中具有沙漏形狀以及在上視圖中具有葫蘆形狀。
在一些其他實施例中，其中閘極堆疊物的區段沿第二方向在頂表面具有第一尺寸D1 ，在底表面具有第二尺寸D2 ，且在頂表面與底表面之間的位置具有第三尺寸D3 ，且其中第一尺寸D1 和第二尺寸D2 皆大於第三尺寸D3 。
在一些其他實施例中，其中第三尺寸D3 在與第一鰭主動區的頂表面齊平的位置為最小尺寸，且第二尺寸D2 大於第一尺寸D1 。
在一些其他實施例中，其中第一比值D1 /D3 在約1.4與約1.6之間，且第二比值D2 /D3 在約1.7與約1.9之間。
在一些其他實施例中，其中閘極堆疊物的區段在上視圖中沿第一方向在第一鰭主動區的邊緣具有第四尺寸D4 ，在第二鰭主動區的邊緣具有第五尺寸D5 ，在第一鰭主動區與第二鰭主動區的邊緣之間的中間位置具有第六尺寸D6 ，第四尺寸D4 和第五尺寸D5 皆大於第六尺寸D6 ，且第五尺寸D5 等於第四尺寸D4 。
在一些其他實施例中，其中比值D6 /D4 在0.7與0.9之間。
在另一方面中，本發明實施例提供半導體結構的形成方法，此方法包含在半導體基底上形成鰭主動區；在鰭主動區和半導體基底上沉積閘極材料層；對閘極材料層進行第一蝕刻製程，以形成圖案化閘極材料層；透過佈植對圖案化閘極材料層的側壁進行表面處理；以及之後，對圖案化閘極材料層進行第二蝕刻製程，以形成圖案化閘極堆疊物。
在一些其他實施例中，上述方法更包含在圖案化閘極堆疊物和半導體基底上形成層間介電層；選擇性移除圖案化閘極堆疊物，以在層間介電層中形成閘極溝槽；以及形成金屬閘極堆疊物，金屬閘極堆疊物包含高介電常數介電材料層和金屬。
在一些其他實施例中，其中沉積閘極材料層包含沉積多晶矽層，且進行表面處理包含進行離子佈植製程，以將碳和氮的至少一者引入多晶矽的圖案化閘極材料層的側壁。
在一些其他實施例中，其中進行第一蝕刻製程包含以包含二氧化硫(SO2 )和氫(H­2 )的第一蝕刻劑進行第一蝕刻製程，且進行第二蝕刻製程包含以包含溴化氫(HBr)、氯(Cl)和氟(F)的第二蝕刻劑進行第二蝕刻製程。
在一些其他實施例中，上述方法更包含在第二蝕刻製程之後對圖案化閘極材料層進行第三蝕刻製程，其中第三蝕刻製程具有分別比第二蝕刻製程更小的偏壓功率以及比第二蝕刻製程更大的橫向蝕刻速率。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體結構 102:半導體基底 104:鰭結構 104a:頂表面 108:隔離部件 110:閘極材料層 110’:虛設閘極堆疊物 110a:上部 110b:中間部 110c:下部 112:圖案化遮罩層 112a:氮化矽膜 112b:氧化矽膜 114:圖案化光阻層 116:源極/汲極部件 121:圖案化步驟 122,612:閘極間隙壁 126:溝槽 128:處理表面層 136,616:層間介電層 142:閘極溝槽 146:金屬閘極堆疊物 148:界面層 150:閘極介電層 152:閘極電極層 152A:蓋層 152B, 152D:阻擋層 152C:功函數金屬層 152E:填充金屬層 156,158:區段 200:方法 202,204,206,208,210,212,214,220,222,224,226,228,230,232:操作 602:基底 604:通道 606:閘極堆疊物 608:源極/汲極部件 610:內部間隙壁 614:摻雜井 D1 :第一尺寸 D2 :第二尺寸 D3 :第三尺寸 D4 :第四尺寸 D5 :第五尺寸 D6 :第六尺寸 C,D,E,F,G,H,I,J,K,L:尺寸 H1 ,H2 ,H3 :高度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1和2圖為依據本發明一些實施例的各方面建構，半導體結構在各個製造階段的透視圖。 第3A和3B圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的透視圖和剖面示意圖。 第4A圖為依據本發明一些實施例的各方面建構，半導體結構的透視圖。 第4B、4C、4D和4E圖為依據本發明一些實施例的各方面建構，第4A圖的半導體結構在各個製造階段的剖面示意圖。 第4F圖為依據本發明一些實施例的各方面建構，第4E圖的半導體結構的一部分的剖面示意圖。 第5圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的透視圖。 第6A和6B圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的透視圖和剖面示意圖。 第7圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的剖面示意圖。 第8A、8B和8C圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的透視圖和剖面示意圖。 第9A和9B圖為依據本發明一些實施例的各方面建構，半導體結構在一製造階段的上視圖和透視圖。 第9C圖為依據本發明一些實施例的各方面建構，第9A圖的半導體結構的一部分的上視圖。 第9D圖為依據本發明一些實施例的各方面建構，第9A圖的半導體結構的一部分的透視圖。 第9E和9F圖為依據本發明一些實施例的各方面建構，第9A圖的半導體結構的一部分的上視圖和剖面示意圖。 第10A圖為依據本發明一些實施例的各方面建構，半導體結構的上視圖。 第10B、10C、10D和10E圖為依據本發明一些實施例的各方面建構，第10A圖的半導體結構的一部分的剖面示意圖。 第10B’和10C’圖為依據本發明一些實施例的各方面建構，第10A圖的半導體結構的一部分的上視圖。 第11圖為依據一些實施例之製造半導體結構的方法的流程圖。 第12A和12B圖顯示依據一些實施例建構之第9A圖的閘極堆疊物的剖面示意圖。 第13圖為依據本發明一些實施例的各方面建構，半導體結構的剖面示意圖。
104a:頂表面
146:金屬閘極堆疊物
D1 :第一尺寸
D2 :第二尺寸
D3 :第三尺寸

Claims (20)

  1. 一種半導體結構，包括: 一半導體基底； 一鰭主動區，突出於該半導體基底之上；以及 一閘極堆疊物，設置於該鰭主動區上，其中該閘極堆疊物包含一高介電常數介電材料層以及設置於該高介電常數介電材料層上的複數個金屬層，其中該閘極堆疊物在一剖面圖中包含一崎嶇輪廓，該崎嶇輪廓在一頂表面具有一第一尺寸D1 ，在一底表面具有一第二尺寸D2 ，且在該頂表面與該底表面之間的位置具有一第三尺寸D3 ，且其中該第一尺寸D1 和該第二尺寸D2 皆大於該第三尺寸D3 。
  2. 如請求項1之半導體結構，其中該第三尺寸D3 在與該鰭主動區的頂表面齊平的位置為最小尺寸。
  3. 如請求項2之半導體結構，其中該第二尺寸D2 大於該第一尺寸D1 。
  4. 如請求項3之半導體結構，其中一第一比值D1 /D3 在約1.4與約1.6之間，且一第二比值D2 /D3 在約1.7與約1.9之間。
  5. 如請求項1之半導體結構，其中: 該鰭主動區包含一第一鰭主動區和一第二鰭主動區，該第一鰭主動區和該第二鰭主動區在一第一方向定向並在與該第一方向大致垂直的一第二方向間隔開； 該閘極堆疊物沿該第二方向延伸於該第一鰭主動區和該第二鰭主動區上方；且 該第一尺寸D1 、該第二尺寸D2 和該第三尺寸D3 沿該第二方向測量。
  6. 如請求項5之半導體結構，其中該閘極堆疊物包含設置於一淺溝槽隔離部件上且在該第一鰭主動區與該第二鰭主動區之間的一區段，且其中該閘極堆疊物的該區段在一上視圖中具有一崎嶇形狀。
  7. 如請求項6之半導體結構，其中該閘極堆疊物的該區段在一上視圖中沿該第一方向在該第一鰭主動區的邊緣具有一第四尺寸D4 ，在該第二鰭主動區的邊緣具有一第五尺寸D5 ，在該第一鰭主動區與該第二鰭主動區的邊緣之間的中間位置具有一第六尺寸D6 ，且其中該第四尺寸D4 和該第五尺寸D5 皆大於該第六尺寸D6 。
  8. 如請求項7之半導體結構，其中該第五尺寸D5 等於該第四尺寸D4 。
  9. 如請求項8之半導體結構，其中比值D6 /D4 在0.7與0.9之間。
  10. 一種半導體結構，包括: 一半導體基底； 一第一鰭主動區和一第二鰭主動區，形成於該半導體基底上，且被一隔離部件圍繞並突出於該隔離部件之上，其中該第一鰭主動區和該第二鰭主動區在一第一方向定向並在與該第一方向大致垂直的一第二方向間隔開；以及 一閘極堆疊物，在該第二方向定向，並延伸至該第一鰭主動區和該第二鰭主動區上方，其中該閘極堆疊物包含在該第一鰭主動區與該第二鰭主動區之間的一間隔中的一區段，且該閘極堆疊物的該區段在一剖面圖中具有一沙漏形狀以及在一上視圖中具有一葫蘆形狀。
  11. 如請求項10之半導體結構，其中該閘極堆疊物的該區段沿該第二方向在一頂表面具有一第一尺寸D1 ，在一底表面具有一第二尺寸D2 ，且在該頂表面與該底表面之間的位置具有一第三尺寸D3 ，且其中該第一尺寸D1 和該第二尺寸D2 皆大於該第三尺寸D3 。
  12. 如請求項11之半導體結構，其中該第三尺寸D3 在與該第一鰭主動區的頂表面齊平的位置為最小尺寸，且該第二尺寸D2 大於該第一尺寸D1 。
  13. 如請求項12之半導體結構，其中一第一比值D1 /D3 在約1.4與約1.6之間，且一第二比值D2 /D3 在約1.7與約1.9之間。
  14. 如請求項10之半導體結構，其中該閘極堆疊物的該區段在一上視圖中沿該第一方向在該第一鰭主動區的邊緣具有一第四尺寸D4 ，在該第二鰭主動區的邊緣具有一第五尺寸D5 ，在該第一鰭主動區與該第二鰭主動區的邊緣之間的中間位置具有一第六尺寸D6 ，該第四尺寸D4 和該第五尺寸D5 皆大於該第六尺寸D6 ，且該第五尺寸D5 等於該第四尺寸D4 。
  15. 如請求項14之半導體結構，其中比值D6 /D4 在0.7與0.9之間。
  16. 一種半導體結構的形成方法，包括: 在一半導體基底上形成一鰭主動區； 在該鰭主動區和該半導體基底上沉積一閘極材料層； 對該閘極材料層進行一第一蝕刻製程，以形成一圖案化閘極材料層； 透過佈植對該圖案化閘極材料層的側壁進行一表面處理；以及 對該圖案化閘極材料層進行一第二蝕刻製程，以形成一圖案化閘極堆疊物。
  17. 如請求項16之半導體結構的形成方法，更包括: 在該圖案化閘極堆疊物和該半導體基底上形成一層間介電層； 選擇性移除該圖案化閘極堆疊物，以在該層間介電層中形成一閘極溝槽；以及 形成一金屬閘極堆疊物，該金屬閘極堆疊物包含一高介電常數介電材料層和一金屬。
  18. 如請求項16之半導體結構的形成方法，其中沉積該閘極材料層包含沉積一多晶矽層，且進行該表面處理包含進行一離子佈植製程，以將碳和氮的至少一者引入多晶矽的該圖案化閘極材料層的側壁。
  19. 如請求項16之半導體結構的形成方法，其中進行該第一蝕刻製程包含以包含二氧化硫(SO2 )和氫(H­2 )的一第一蝕刻劑進行該第一蝕刻製程，且進行該第二蝕刻製程包含以包含溴化氫(HBr)、氯(Cl)和氟(F)的一第二蝕刻劑進行該第二蝕刻製程。
  20. 如請求項16之半導體結構的形成方法，更包括在該第二蝕刻製程之後對該圖案化閘極材料層進行一第三蝕刻製程，其中該第三蝕刻製程具有分別比該第二蝕刻製程更小的偏壓功率以及比該第二蝕刻製程更大的橫向蝕刻速率。
TW110117472A 2020-05-15 2021-05-14 半導體結構及其形成方法 TWI780706B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202062704570P 2020-05-15 2020-05-15
US62/704,570 2020-05-15
US17/301,431 US11631745B2 (en) 2020-05-15 2021-04-02 Semiconductor device structure with uneven gate profile
US17/301,431 2021-04-02

Publications (2)

Publication Number Publication Date
TW202209447A true TW202209447A (zh) 2022-03-01
TWI780706B TWI780706B (zh) 2022-10-11

Family

ID=77468719

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110117472A TWI780706B (zh) 2020-05-15 2021-05-14 半導體結構及其形成方法

Country Status (4)

Country Link
US (1) US20230253470A1 (zh)
CN (1) CN113345891A (zh)
DE (1) DE102021109147A1 (zh)
TW (1) TWI780706B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
US10312348B1 (en) * 2017-11-22 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate spacer structures and methods thereof
US11600713B2 (en) * 2018-05-30 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10658491B2 (en) * 2018-06-15 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling profiles of replacement gates

Also Published As

Publication number Publication date
DE102021109147A1 (de) 2021-11-18
US20230253470A1 (en) 2023-08-10
TWI780706B (zh) 2022-10-11
CN113345891A (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
US11355611B2 (en) Multi-gate device and method of fabrication thereof
TWI715317B (zh) 半導體裝置的製造方法及半導體裝置
US11862734B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
TWI702657B (zh) 鰭狀場效電晶體裝置與其形成方法
TWI707404B (zh) 半導體裝置及其形成方法
TWI698938B (zh) 半導體結構及其製造方法
TWI642111B (zh) 半導體裝置及其製造方法
TWI570915B (zh) 半導體裝置以及製造鰭式場效電晶體裝置的方法
US20200373298A1 (en) Metal gate structure and methods thereof
TW201946121A (zh) 半導體裝置的形成方法
US11107904B2 (en) Inner spacer formation in multi-gate transistors
TWI721575B (zh) 半導體裝置及其形成方法
US11387346B2 (en) Gate patterning process for multi-gate devices
TW202123324A (zh) 半導體結構及其形成方法
TW202205449A (zh) 半導體裝置及其形成方法
TW202243025A (zh) 半導體裝置的製造方法
TW202209562A (zh) 積體電路結構及形成半導體元件的方法
TW202201558A (zh) 製造半導體裝置的方法
TWI818315B (zh) 半導體裝置及其形成方法
TWI742402B (zh) 半導體裝置及其製造方法
TWI780706B (zh) 半導體結構及其形成方法
KR102584048B1 (ko) 불균일한 게이트 프로파일을 갖는 반도체 디바이스 구조물
TWI795774B (zh) 填充結構及其製造方法
TW202339278A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent