TWI642111B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明描述一種半導體製造方法，此方法包括提供自基板延伸的複數個鰭片。複數個鰭片中之各者具有頂表面及兩個相對橫向側壁。在複數個鰭片中之各者之第一區域上方形成閘極結構及閘極結構作為頂表面與兩個相對橫向側壁之介面。在複數個鰭片中之各者之第二區域上形成源極/汲極磊晶特徵。源極/汲極磊晶特徵作為頂表面與兩個相對橫向側壁之介面。提供由源極/汲極磊晶特徵之至少一個表面所界定的氣隙。

Description

半導體裝置及其製造方法
本發明係關於一種具有源極/汲極結構的鰭式場效電晶體及其製造方法。
電子工業已經歷了對更小且更快的電子裝置不斷增長的需求，此等電子裝置同時能夠支持更多數量的日益複雜及尖端的功能。因此，半導體工業中存在製造低成本、高效能及低功率積體電路(integrated circuits；ICs)的持續趨勢。迄今，已藉由按比例縮小半導體IC尺寸(例如，最小特徵尺寸)在很大程度上實現了此等目標，並因此改良了生產效率及降低了相關成本。然而，此按比例縮小亦導致半導體製造製程複雜性增加。因此，實現半導體IC及裝置的持續進步需要半導體製造製程及技術的類似進步。
最近，已引入多閘極裝置以藉由增加閘極通道耦接、減少截止狀態電流及減少短通道效應(short-channel effects；SCEs)努力改良閘極控制。已引入的一種多閘極裝置為鰭式場效電晶體(fin field-effect transistor； FinFET)。FinFET得名於類鰭片結構，此結構自鰭片所形成之基板延伸，並用於形成FET通道。FinFET可與習知互補金氧半導體(complementary metal-oxide-semiconductor；CMOS)製程相容，FinFET之三維結構允許大幅按比例縮小此等FinFET，同時維持閘極控制及減輕SCE。在習知製程中，可使源極與汲極特徵在鰭片中的凹部內磊晶生長。然而，由於FinFET裝置之鰭片在間距上減小及在深寬比上增加，此生長可不充分。舉例而言，不充分可包括所形成源極/汲極中產生空隙，可對電晶體具有品質影響，包括造成通道應變降低及裝置遷移率減小。因此，現有技術尚未證明在所有方面皆完全令人滿意。
在一實施例中提供一種半導體製造方法，其中包括提供自基板延伸的複數個鰭片。複數個鰭片中之各者具有頂表面及兩個相對橫向側壁。在複數個鰭片中之各者之第一區域上方形成閘極結構及閘極結構作為頂表面與兩個相對橫向側壁之介面。在複數個鰭片中之各者之第二區域上形成源極/汲極磊晶特徵。源極/汲極磊晶特徵作為頂表面及兩個相對橫向側壁之介面。提供由源極/汲極磊晶特徵之至少一個表面所界定的氣隙。
在另一實施例中，方法包括提供基板，基板具有自基板延伸的第一鰭片及第二鰭片及插設於鰭片之間的隔離特徵。使用磊晶製程，在第一鰭片及第二鰭片上方沉積 磊晶層。磊晶層具有配置於第一鰭片上的第一表面及相對第二曲線表面。在磊晶層之下形成氣隙及由磊晶層及隔離特徵之頂表面所界定氣隙。
在本文所呈現之其他實施例中，提供一種半導體裝置，半導體裝置包括第一鰭片元件及第二鰭片元件，兩個鰭片元件之間具有淺溝槽隔離特徵。在第一鰭片及第二鰭片上配置閘極結構。在鄰接閘極結構的第一鰭片及第二鰭片元件之各者上配置源極/汲極磊晶材料。源極/汲極磊晶材料具有自STI特徵之頂表面延伸的曲線表面。
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
124‧‧‧步驟
126‧‧‧步驟
200‧‧‧裝置
200A‧‧‧裝置
200B‧‧‧裝置
202‧‧‧基板
204‧‧‧硬遮罩層
302‧‧‧鰭片
402‧‧‧STI特徵
502‧‧‧磊晶鰭片部分
602A‧‧‧鰭片元件
602B‧‧‧鰭片元件
702‧‧‧帽蓋層
802‧‧‧虛設氧化物
902‧‧‧閘極堆疊
904‧‧‧電極層
906‧‧‧硬遮罩層
908‧‧‧氧化層
910‧‧‧氮化層
1102‧‧‧間隔墊層
1302‧‧‧源極/汲極特徵
1302A‧‧‧材料
1302B‧‧‧材料
1402‧‧‧ILD層
1502‧‧‧閘極結構
1600A‧‧‧裝置
1600B‧‧‧裝置
1602B‧‧‧裝置
1700‧‧‧方法
1702‧‧‧步驟
1704‧‧‧步驟
1705‧‧‧步驟
1706‧‧‧步驟
1710‧‧‧步驟
1712‧‧‧步驟
1714‧‧‧步驟
1716‧‧‧步驟
1718‧‧‧步驟
1720‧‧‧步驟
1722‧‧‧步驟
1724‧‧‧步驟
1726‧‧‧步驟
1800‧‧‧裝置
1802‧‧‧磊晶層
1804‧‧‧磊晶層
1902‧‧‧鰭片元件
2002‧‧‧氧化層
2004‧‧‧氧化層
2202‧‧‧鰭片元件
2804‧‧‧材料
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本發明之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖係根據本發明之一或更多個態樣製造FinFET裝置或裝置之部分之方法之流程圖；第2圖、第3圖、第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖與第15B圖係根據第1圖之方法之態樣的裝置200 之實施例之等角視圖；第15C圖與第15D圖係根據第1圖之方法之態樣的裝置200之實施例之對應於第15A圖與第15B圖之等角視圖的橫截面視圖；第16A圖與第16B圖係根據第1圖之方法之另一示例性實施例之態樣的裝置1600之實施例之等角視圖；第16C圖與第16D圖係對應橫截面視圖；第17圖係根據本發明之一或更多個態樣製造FinFET裝置或裝置之部分之另一方法之流程圖；以及第18圖、第19圖、第20圖、第21圖、第22圖、第23圖、第24圖、第25圖、第26圖、第27圖、第28圖、第29圖及第30圖係根據第15圖之方法之態樣的裝置1800之實施例之等角視圖；第31圖係根據第17圖之方法之態樣的裝置1800之實施例之對應於第30圖之等角視圖的橫截面視圖。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。
以下揭露內容提供許多不同實施例或範例，以便實施所提供標的之不同特徵。下文描述元件及排列之特定範例以簡化本發明。當然，範例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形 成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本發明可在各範例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可相應地解讀本文所使用之空間相對性描述詞。
亦應注意，本發明以多閘極電晶體或鰭片型多閘極電晶體形式呈現實施例，此鰭片型多閘極電晶體在本文中被稱為FinFET裝置。此裝置可包括P型金氧半導體FinFET裝置或N型金氧半導體FinFET裝置。FinFET裝置可為雙閘極裝置、三閘極裝置、塊體裝置、絕緣體上矽(silicon-on-insulator；SOI)裝置及/或其他配置。一般技術者可認識到可受益於本發明之態樣的半導體裝置之其他範例。舉例而言，本文所描述之一些實施例亦可應用於環繞閘極(gate-all-around；GAA)裝置、Ω閘極(Omega-gate)裝置或Π閘極(Pi-gate)裝置。
第1圖圖示半導體製造之方法100，包括製造具有磊晶源極/汲極特徵的FinFET裝置。
在一實施例中，由方法100形成的FinFET裝置包括無摻雜劑通道，方法100與參看第17圖所論述之方法1700類似。本文所使用之術語「無摻雜劑」係用於描述具有自約0cm-3至約1×1017cm-3之外質摻雜劑濃度的材料。在一些範例中，本文所使用之術語「未摻雜」可與「無摻雜劑」互換使用，兩者具有類似含義。在一些實施例中，此等術語可指示並非有意摻雜(例如，藉由離子植入製程、擴散製程或其他摻雜製程)的基板區域、鰭片區域或其他區域。在其他實施例中，鰭片之一或更多個區域可摻有摻雜劑。本文所使用之「摻雜劑」或「外質摻雜劑」係用於描述一種雜質(例如，B、P、As等)，此雜質可經引入到半導體晶格中以意欲用於改變半導體之電學特性。舉例而言，可將N型雜質引入到半導體中以形成N型材料，及可將P型雜質引入到半導體中以形成P型材料。
本文亦論述具有「曲線」表面或邊緣的磊晶生長材料。此亦可稱為「無刻面」。無刻面材料係一種具有曲線表面的材料且不欲暗指自磊晶生長天然產生之晶體定向或面的任何缺失(例如，在原子至原子尺度上)。確切而言，可藉由調諧生長條件及/或在生長期間包括其他製程(例如，蝕刻)以控制磊晶材料之表面來改良特徵之所得表面，以使得表面具有整體曲線形狀(例如，與具有界定表面的少量直線平面相對，諸如在溝槽上方呈菱形形成之磊晶材料)。
應理解，方法100包括具有互補金氧半導體(complementary metal-oxide-semiconductor；CMOS)技術製程流程之特徵的步驟，且因此本文僅簡要描述此等步驟。可在方法100之前、之後及/或期間執行額外步驟。
第2圖、第3圖、第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖及第15B圖係根據第1圖之方法100之各階段的半導體裝置200之實施例之等角視圖。第15C圖與第15D圖係對應於第15A圖與第15B圖之各別等角視圖的橫截面視圖。應理解，可藉由CMOS技術製程流程製造半導體裝置200之多個部分，且因此本文僅簡要描述一些製程。另外，半導體裝置200可包括各種其他裝置及特徵，諸如其他類型裝置，諸如額外電晶體、雙極接合電晶體、電阻器、電容器、電感器、二極體、熔線、靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路等，但經簡化以便更好地理解本揭露之發明概念。在一些實施例中，半導體裝置200包括複數個半導體裝置(例如，電晶體)，此等半導體裝置包括可互連的PFET、NFET等。此外，應注意，方法100之製程步驟(包括參看第2圖至第15圖給出的任何描述)僅為示例性且不欲視為對超出隨附申請專利範圍中所特定敍述的內容之限制。應注意，命名「A」的圖式(例如，第5A圖)表示第一類型裝置(例如，n型場 效電晶體或NMOS電晶體或部分)及命名「B」的圖式表示對應階段處的第二類型裝置(例如，p型FET或PMOS電晶體或其部分)。可在相同基板(例如，基板202)上形成每個裝置類型(例如，由「A」圖表示的裝置類型及由「B」圖表示的裝置類型)。一或更多個隔離特徵(例如，STI)可插設於第一類型之裝置與第二類型之裝置之間。
方法100開始於步驟102，此處提供基板。參看第2圖之範例，在步驟102之一實施例中，提供基板202。在一些實施例中，基板202可為半導體基板(諸如矽基板)。在一些實施例中，基板202可包括半導體基板上所形成之各層，包括導電層或絕緣層。在一些實施例中，基板202為相連矽基板。取決於技術中已知的設計需要，基板202可包括各種摻雜配置。基板202亦可包括其他半導體，諸如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。或者，基板202可包括化合物半導體及/或合金半導體。另外，基板202可視情況包括磊晶層(epi層)，可受應變用於效能增強，可包括絕緣體上矽(SOI)結構及/或具有其他適宜增強特徵。
在第2圖之範例中，在步驟102之實施例中，基板202包括基板上所配置之硬遮罩層204。硬遮罩層204可包括氧化層(例如，可包括SiO2的襯墊氧化層)及氧化層上方所形成之氮化層(例如，可包括Si3N4的襯墊氮化層)。在一些範例中，硬遮罩層204包括熱生長氧化物、CVD沉積氧化物及/或ALD沉積氧化物。在一些實施例中，硬遮罩層204包括藉由CVD或其他適宜技術沉積之氮化層。硬遮罩層 204可用於保護基板202之多個部分及/或用於界定下文所圖示之圖案(例如，鰭片元件)。舉例而言，硬遮罩層204之氧化層可具有約5奈米(nm)與約40nm之間的厚度。在一些實施例中，硬遮罩層204之氮化層可具有約20nm與約160nm之間的厚度。
在一實施例中，方法100包括在步驟102處執行抗穿通(anti-punch through；APT)植入及/或其他製造製程以提供用於電晶體形成的適宜基板。
方法100隨後行進至步驟104，此處在基板上形成用於後續FinFET形成的鰭片元件。參看第3圖之範例，在步驟104之實施例中，形成自基板202延伸的複數個鰭片元件302。鰭片元件302可界定基板之「主動」區域，在「主動」區域中將形成電晶體。
如參看基板202所描述，鰭片302可包括：矽或另一元素半導體(諸如鍺)；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)；合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)；或上述之組合。可使用包括光微影及蝕刻製程的適宜製程製造鰭片302。光微影製程可包括在基板202上方(例如，在硬遮罩層204上方)形成光阻層，使抗蝕劑曝露於圖案中，執行後曝光烘焙製程，及使抗蝕劑顯影以形成包括抗蝕劑的遮罩元件。在一些實施例中，可使用電子束(electron beam；e-beam)微影製程執行圖案化抗蝕劑以形成遮罩元件。遮罩元件可隨後用於保護基板202之 區域及基板上所形成的層，同時蝕刻製程在未受保護區域中形成溝槽，此等溝槽穿透圖案化硬遮罩層204及進入至基板202中，從而留下複數個延伸鰭片302。可使用乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其他適宜製程蝕刻鰭片302之間的溝槽。亦可使用方法之眾多其他實施例來在基板上形成鰭片。
方法100隨後行進至步驟106，此處在鰭片元件之間形成隔離特徵。隔離特徵可為淺溝槽隔離(shallow trench isolation；STI)特徵。參看第4圖之範例，在鰭片302之間配置STI特徵402。舉例而言，在一些實施例中，在基板202上方沉積介電層，用介電材料填充插設於鰭片302之間的溝槽。在一些實施例中，介電層可包括SiO2、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低k介電質、上述之組合及/或技術中已知的其他適宜材料。在各範例中，可藉由化學氣相沉積(chemical vapor deposition；CVD)製程、次大氣壓CVD(subatmospheric CVD；SACVD)製程、可流動CVD製程、原子層沉積(atomic layer deposition；ALD)製程、物理氣相沉積(physical vapor deposition；PVD)製程及/或其他適宜製程沉積介電層。在一些實施例中，在介電層沉積後，可使裝置200退火例如以改良介電層之品質。在一些實施例中，介電層(及後續形成之STI特徵402)可包括多層結構(例如，具有一或更多個襯墊層的多層結構)。
在形成STI特徵中，在介電層沉積後，例如藉 由化學機械研磨(chemical mechanical polishing；CMP)製程薄化及平坦化所沉積介電材料。CMP製程可平坦化頂表面，從而形成第4圖中所圖示之STI特徵402。如第4圖中所圖示，在一些實施例中，用於平坦化裝置200之頂表面及形成STI特徵402的CMP製程亦可用以自複數個鰭片元件302中之各者移除硬遮罩層204。在一些實施例中，可或者藉由使用適宜蝕刻製程(例如，乾式或濕式蝕刻)執行硬遮罩層204之移除。
方法100隨後行進至步驟108，此處界定各別NFET及PFET特徵。在一實施例中，將第5A圖中所圖示之裝置200A定義為NFET裝置及將第5B圖中所圖示之裝置200B定義為PFET裝置。可在單個基板202上形成裝置200A及200B。
在一實施例中，裝置200A中的鰭片302為矽。裝置200A之鰭片302可取決於所欲裝置效能適當摻雜及/或未摻雜。
在方法100之一實施例中，修改裝置200B(例如，PFET裝置)之通道區域以改良遷移率。舉例而言，可形成裝置200B之磊晶鰭片部分502。在一實施例中，磊晶鰭片部分502為矽鍺(SiGe)。或者，在一些實施例中，磊晶鰭片部分502可包括其他材料(諸如鍺)、化合物半導體(諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或上述之組合。在適宜製 造方法之一範例中，裝置200B中的鰭片302(第4圖)凹陷及磊晶鰭片部分502在凹部中生長。可使用分子束磊晶(molecular beam epitaxy；MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)製程及/或其他適宜磊晶生長製程形成磊晶鰭片部分502。在移除及磊晶生長製程期間，可保護裝置200A。磊晶生長可繼之以適宜平坦化製程(諸如CMP)。磊晶鰭片部分502可未摻雜或可經適當摻雜以提供所欲裝置效能。
因此，在一實施例中，裝置200A之鰭片302包括第一半導體材料(基板202)及裝置200B之鰭片302具有第一半導體材料部分(基板202)及與第一部分不同的第二半導體材料(502)。舉例而言，在一實施例中，裝置200A之鰭片302包括矽(基板202)及裝置200B之鰭片302具有矽部分(基板202)及矽鍺部分(502)。
舉例而言，取決於所欲裝置效能，鰭片302(包括磊晶鰭片部分502)可經適當摻雜以包括砷、磷、銻或其他N型施體材料或包括硼、鋁、鎵、銦或其他P型受體材料。
方法100隨後行進至步驟110，此處使STI特徵凹陷以曝露鰭片。參看第6A圖及第6B圖之範例，已使STI特徵402凹陷，從而分別提供鰭片602A及602B，鰭片在STI特徵402之頂表面上方延伸。在一些實施例中，凹陷製程可包括乾式蝕刻製程、濕式蝕刻製程及/或兩者之組合。在一些實施例中，控制凹陷深度(例如，藉由控制蝕刻時間)以便分別產生鰭片元件602A及602B之曝露上部部分之所欲 高度HA及HB。在一實施例中，高度HA介於約30奈米(nm)與約60nm之間。在一實施例中，高度HB介於約30奈米(nm)與約60nm之間。HA可實質上等於HB。儘管第6B圖圖示STI特徵402之凹部與磊晶鰭片部分502之底表面實質上共面，但在其他實施例中，此可並非必需。
在一實施例中，方法100隨後行進至步驟112，此處在基板上形成一或更多個犧牲層。在一實施例中，在基板上形成帽蓋層及/或虛設介電(例如，氧化)層。參看第7A圖與第7B圖之範例，在鰭片602A及602B上形成帽蓋層702。在一實施例中，帽蓋層702為矽。帽蓋層702可在後續處理期間為磊晶鰭片部分502提供保護及/或在鰭片602A及602B之後續處理期間允許類似閘極堆疊組成。可藉由磊晶生長、ALD、CVD或其他適宜沉積技術形成帽蓋層702。在一實施例中，帽蓋層702厚度介於約1與2奈米之間。
在矽帽蓋層沉積後，可自NFET裝置區域移除此層。使用第8A圖之範例，自裝置200A(例如，NFET)移除矽帽蓋層702。可使用適宜蝕刻製程自裝置200A移除帽蓋層702，同時保護裝置200B及帽蓋層702。
步驟112處的方法100可進一步包括形成虛設絕緣層。虛設絕緣層亦可稱為虛設氧化層；然而，對氧化物組成的限制並非特定必需。在一實施例中，虛設絕緣層亦形成I/O氧化物。可藉由原子層沉積(ALD)及/或其他適宜製程形成虛設氧化層。參看第8A圖與第8B圖之範例，在鰭片602A及/或602B上配置虛設氧化物802。(應注意，亦可在 STI特徵402之表面上形成虛設氧化物802)。在一些實施例中，虛設氧化物802可包括SiO2。然而，在其他實施例中，具有其他組成的虛設介電質係可能的，其他組成包括例如氮化矽、高K介電材料或其他適宜材料。在各範例中，可藉由CVD製程、次大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程及/或其他適宜製程沉積虛設氧化物802。舉例而言，介電層802可用於防止後續處理(例如，虛設閘極堆疊之後續形成)對鰭片元件的損壞。
方法100隨後行進至步驟114，此處在鰭片元件上形成虛設(亦稱為犧牲)閘極結構。可後續移除及用下文所論述之功能閘極替換虛設閘極結構，此被稱為替換閘極製程。儘管本發明包括此替換閘極方法之範例，但吾人可辨識並未採用替換閘極製程及在步驟114中形成功能閘極的其他實施例。在一實施例中，步驟114中所形成之閘極結構包括多晶矽閘電極。
使用第9A圖與第9B圖之範例，形成閘極堆疊902。在一實施例中，閘極堆疊902為下文論述之後續移除的虛設(犧牲)閘極堆疊。(然而，如上文所提及，在方法100之一些實施例中，可維持閘極堆疊902或閘極堆疊之多個部分。)在基板202上方形成閘極堆疊902及分別在鰭片元件602A及602B上方至少部分地配置閘極堆疊902。直接位於閘極堆疊902之下的鰭片元件602A及602B之部分可稱為通道區域。閘極堆疊902亦可界定鰭片元件602A及602B之源極/汲極區域，例如鄰接鰭片元件602A及602B之 通道區域之相對側及此等相對側上的各別鰭片元件602A及602B之區域。
在一些實施例中，虛設閘極堆疊902包括介電層802、電極層904及硬遮罩層906，硬遮罩層可包括多個層908及910(例如，氧化層908及氮化層910)。藉由諸如層沉積、圖案化、蝕刻之各製程步驟以及其他適宜處理步驟形成閘極堆疊902。示例性層沉積製程包括CVD(包括低壓CVD與電漿增強CVD兩者)、PVD、ALD、熱氧化、電子束蒸發或其他適宜沉積技術或上述之組合。舉例而言，在形成閘極堆疊中，圖案化製程包括微影製程(例如，光微影或電子束微影)，微影製程可進一步包括光阻劑塗佈(例如，旋轉塗佈)、軟烘焙、遮罩對準、曝光、後曝光烘焙、光阻劑顯影、漂洗、乾燥(例如，旋轉乾燥及/或硬烘焙)、其他適宜微影技術及/或上述之組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。
在一些實施例中，閘極堆疊902之電極層904可包括多晶體矽(多晶矽)。在一些實施例中，硬遮罩層906包括氧化層908，諸如可包括SiO2的襯墊氧化層。在一些實施例中，硬遮罩層906包括氮化層910，諸如可包括Si3N4、氮氧化矽或或者包括碳化矽的襯墊氮化層。
方法100隨後行進至步驟116，其中自鰭片元件之源極/汲極區域移除虛設氧化層。可藉由適宜選擇性蝕刻製程(諸如Tokyo Electron Limited的乾式蝕刻CERTAS® 氣體化學蝕刻系統)或其他適宜蝕刻製程移除虛設氧化層。參看第10A圖與第10B圖之範例，已自鰭片元件602A及602B之源極/汲極區域移除虛設氧化物802。
在一實施例中，方法100之步驟116亦可包括自裝置200B移除帽蓋層702且尤其是鰭片元件602B之曝露源極/汲極區域中的帽蓋層。可藉由適宜蝕刻製程移除帽蓋層702。在一些實施例中，在自裝置200B移除帽蓋層702時，可同時移除鰭片602A的層(例如，曝露層202之帽蓋層702)。
方法100隨後行進至步驟118，此處在包括虛設閘極結構之側壁的基板上形成間隔墊元件。間隔墊層可為基板上所形成之保形介電層。間隔墊層可在閘極結構之側壁上形成間隔墊元件。間隔墊層可包括介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN薄膜、碳氧化矽、SiOCN薄膜及/或上述之組合。在一些實施例中，間隔墊層包括多個層，諸如主間隔墊壁、襯墊層及類似者。舉例而言，可藉由使用諸如CVD製程、次大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程及/或其他適宜製程之製程沉積介電材料來形成間隔墊層。參看第11A圖與第11B圖之範例，在基板202上配置間隔墊層1102。
在介電材料沉積後，步驟118可繼續繼之以介電材料之回蝕刻。參看第12A圖與第12B圖之範例，已回蝕刻間隔墊材料層以曝露鰭片之源極/汲極區域。間隔墊材料層1102保留在閘極結構902之側壁上。
在一些實施例中，方法100行進至步驟120，此處修整鰭片元件(例如，減小寬度)。參看第12A圖與第12B圖之範例，修整曝露鰭片602A及602B以使得鰭片寬度減小。在一實施例中，自曝露鰭片移除約1nm至約12nm之鰭片寬度。在另一實施例中，修整(例如，移除)約2nm之鰭片602A及/或602B之寬度。在方法100之一實施例中，省略步驟120及不修整鰭片。在一些實施例中，可以不同量修整鰭片602A及602B。在一些實施例中，修整602A或602B中的任一者，而不修整鰭片602A或602B中的另一者。
在一實施例中，修整製程包括使鰭片602A及602B曝露於臭氧環境中以使得氧化鰭片602A/602B的一部分(例如，矽、矽鍺)。隨後經由諸如上文參看方法100之步驟116所論述之清洗或蝕刻製程移除氧化部分。用於修整製程的額外示例性蝕刻劑可包括硫酸(H2SO4)與過氧化氫(H2O2)之混合物(稱為硫酸過氧化物混合物(sulfuric peroxide mixture；SPM))、氫氧化銨(NH4OH)、H2O2與水(H2O)之混合物(稱為氨過氧化物混合物(ammonia-peroxide mixture；APM))、NH4OH與H2O2之混合物、H2O2及/或技術中已知的其他蝕刻劑。或者，在一些實施例中，修整製程可包括乾式蝕刻製程或乾式/濕式蝕刻製程之組合。
如參看第15A圖、第15B圖及第15C圖進一步詳細描述，未曝露及因此未修整STI特徵之頂部下方的鰭片之寬度。類似地，在一些實施例中，在閘極結構902之下的 通道區域中並未修整鰭片602A及602B。
方法100隨後行進至步驟122，其中磊晶生長製程形成鰭片元件上的源極/汲極特徵。可藉由執行磊晶生長製程形成源極/汲極特徵，磊晶生長製程提供包覆鰭片元件之源極/汲極區域的磊晶材料。NFET及PFET裝置之磊晶區域可在不同製程中或相同製程中生長及/或包括不同材料及/或摻雜劑或摻雜劑分佈。
參看第13A圖與第13B圖之範例，在基板202上於鄰接閘極堆疊902的鰭片602A及602B上形成源極/汲極特徵1302。舉例而言，裝置200A的源極/汲極特徵1302包括材料1302A，材料1302A藉由在曝露鰭片602A上磊晶生長半導體材料得以形成。換言之，在鄰接閘極902的曝露鰭片602A周圍形成材料1302A；此可稱為形成「包層」。另外，裝置200B的源極/汲極特徵1302包括材料1302B，材料1302B藉由在曝露鰭片602B上磊晶生長半導體材料得以形成。換言之，在曝露鰭片602B周圍或「包覆」曝露鰭片形成材料1302B。
在各實施例中，生長半導體材料1302A及/或1302B可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適宜材料。在一些實施例中，可在磊晶製程期間原位摻雜材料1302A/1302B。在一些實施例中，未原位摻雜磊晶生長材料1302A/1302B，而是例如執行植入製程以摻雜磊晶生長材料1302A及1302B。
在一實施例中，鰭片元件602A為矽及磊晶生長 材料1302A亦為矽。在一些實施例中，鰭片602A及1302A可包含類似材料，但摻雜方式不同。在其他實施例中，鰭片602A包括第一半導體材料，磊晶生長材料1302A包括第二半導體，第二半導體與第一半導體材料不同。在一實施例中，磊晶生長材料1302A為摻有磷的矽。在另一實施例中，磷摻雜劑濃度可介於約5×1020與約2×1021個原子/cm3之間。或者，磊晶生長材料1302A可經適當摻雜以包括砷、銻或其他N型施體材料。
在一些實施例中，鰭片602B及1302B可包含類似材料，但摻雜方式不同及/或包括不同百分比之成分。在一些實施例中，鰭片602B包括第一半導體材料，磊晶生長材料1302B包括第二半導體，第二半導體與第一半導體材料不同。在一實施例中，鰭片元件602B為矽鍺及磊晶生長材料1302B亦為矽鍺。在另一實施例中，磊晶生長材料1302B可為具有約50%與100%之間之鍺組成百分比的Si1-xGex(亦即，x介於0.5與1之間(例如，實質上包括Ge，無Si))。在一實施例中，鰭片部分502為具有約20%與約50%之間鍺組成百分比的矽鍺。磊晶生長材料1302B可為適當摻有P型摻雜劑材料(諸如硼)的SiGe。舉例而言，硼摻雜劑濃度可介於約5×1020與約2×1021個原子/cm3之間。因此，在一實施例中，磊晶生長材料1302B為具有50%與100%之間鍺組成的SiGe(例如，包括實質上無Si的Ge)，鰭片部分502為具有約20%與50%之間鍺組成的SiGe，磊晶生長材料1302B具有約5×1020與約2×1021個原子/cm3之間的摻雜 劑濃度(例如，硼)。
在生長製程完成後，磊晶生長材料(1302A、1302B)可具有曲線表面。藉由第13A圖與第13B圖中的磊晶生長材料1302A、1302B之側壁圖示曲線表面。可藉由使用複數個磊晶生長製程以形成元件1302A、1302B之各者來形成曲線表面，其中每次沉積之後執行蝕刻製程。在一範例製程中，在磊晶生長工具中提供蝕刻劑前驅物(例如，HCl)以在磊晶生長下原位提供蝕刻製程。如上文所論述，具有曲線表面的磊晶生長特徵亦可稱為「無刻面」。下文參看第15a圖、第15b圖、第15c圖及第15d圖進一步詳細描述磊晶生長材料之尺寸及形狀。
源極/汲極特徵1302之形成亦提供用於形成縫隙1304。縫隙1304可填充有空氣，且因此稱為「氣隙」。氣隙1304在各別磊晶特徵1304A/1304B之曲線邊緣及STI特徵402之頂表面所界定之橫截面上具有大體三角形形狀。下文進一步詳細論述氣隙1304。氣隙1304可向裝置提供優勢，諸如減小源極/汲極至閘極寄生電容及/或改良裝置速度及/或改良裝置功率效能。
方法100隨後行進至步驟124，此處在基板上形成層間介電(inter-layer dielectric；ILD)層。參看第14A圖與第14B圖，在步驟124之一實施例中，在基板202上方形成ILD層1402。在一些實施例中，在形成ILD層1402之前，亦在基板202上方形成接觸蝕刻終止層(contact etch stop layer；CESL)。在一些範例中，CESL包括氮化矽層、 氧化矽層、氮氧化矽層及/或技術中已知的其他材料。可藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程及/或其他適宜沉積或氧化製程形成CESL。ILD層1402之示例性材料包括例如正矽酸四乙酯(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔矽石玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼的矽玻璃(boron doped silicon glass；BSG)及/或其他適宜介電材料。可藉由PECVD製程或其他適宜沉積技術沉積ILD層1402。在一些實施例中，在ILD層1402形成後，半導體裝置200可經歷高熱預算製程以使ILD層退火。ILD層可包括複數個層。
在一些範例中，在沉積ILD層後，可執行平坦化製程(例如，CMP)以曝露虛設閘極堆疊之頂表面。使用第14A圖與第14B圖作為範例，平坦化製程移除閘極堆疊902上覆的ILD層1402(及CESL層，若存在)之多個部分及平坦化半導體裝置200A、200B之頂表面。另外，平坦化製程可移除閘極堆疊902上覆的硬遮罩906以曝露電極層904。
方法100隨後行進至步驟126，此處形成替換閘極。方法100之步驟126包括移除虛設閘極結構或此虛設閘極結構的一部分。作為一個範例，自基板移除預先形成之虛設閘極結構902(例如，介電層802及電極層904)。應注 意，亦可自裝置200B中的鰭片602B移除帽蓋層702。閘極結構902之介電層802及電極層904之移除產生開口或溝槽。可在溝槽或開口中後續形成最終閘極結構(例如，包括高K介電層及金屬閘電極)，如下文所描述。可使用選擇性蝕刻製程(諸如選擇性濕式蝕刻、選擇性乾式蝕刻或兩者之組合)執行虛設閘極堆疊特徵之移除。
在一些實施例中，步驟126繼續包括形成包括高K/金屬閘極堆疊的替換功能閘極結構。參看第15A圖與第15B圖之範例，在藉由移除虛設閘極結構902提供之開口內形成閘極結構1502。在各實施例中，閘極結構1502包括高K閘極介電層及金屬閘電極堆疊。閘極結構1502亦可包括鰭片之通道區域上方所形成之介面層、介面層上方所形成之高K閘極介電層及高K閘極介電層上方所形成之金屬層。本文所使用及描述之高K閘極介電質包括具有高介電常數(例如，大於熱氧化矽之介電常數(約3.9))的介電材料。高K/金屬閘極堆疊內所使用之金屬層可包括金屬、金屬合金或金屬矽化物。另外，高K/金屬閘極堆疊之形成包括沉積以形成各閘極材料及一或更多個CMP製程以移除過量閘極材料及從而分別平坦化半導體裝置200A及200B之頂表面。
在一些實施例中，閘極堆疊1502之介面層可包括介電材料，諸如氧化矽(SiO2)、HfSiO或氮氧化矽(SiON)。可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適宜方法形成介面層。閘極結構1502之閘極介電層可包括高K介電層，諸如二氧化鉿 (HfO2)。或者，閘極堆疊1502之閘極介電層可包括其他介電質，諸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化合物(SiON)、上述之組合或其他適宜材料。可藉由ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他適宜方法形成閘極介電層。閘極結構1502之金屬層可包括單個層或或者多層結構，多層結構諸如具有選定功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、濕潤層、黏附層、金屬合金或金屬矽化物之不同組合。舉例而言，閘極結構1502之金屬層可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適宜金屬材料或上述之組合。另外，金屬層可提供N型或P型功函數，可充當電晶體(例如，FinFET)閘電極，及在至少一些實施例中，閘極結構1502之金屬層可包括多晶矽層。在各實施例中，可藉由ALD、PVD、CVD、電子束蒸發或其他適宜製程形成閘極結構1502之金屬層。另外，對於可使用不同金屬層的N-FET及P-FET電晶體可單獨形成閘極結構1502之金屬層。在各實施例中，可執行CMP製程以自閘極結構1502之金屬層移除過量金屬，及從而提供閘極結構1502之金屬層之實質平坦頂表面。
現參看第15C圖與第15D圖，第15C圖與第15D 圖圖示分別沿第15A圖與第15B圖之AA’分別指示之平面切割的裝置200A及200B之橫截面視圖。詳言之，第15C圖與第15D圖分別圖示裝置200A及200B之源極/汲極區域之橫截面。再一次，在一實施例中，裝置200A為NFET裝置。在一實施例中，裝置200B為PFET裝置。
以下論述呈現裝置200A及200B之特徵之各元件的示例性尺寸。此等尺寸僅為示例性且不欲視為對超出隨附申請專利範圍中所特定敍述的內容之限制。參看第15C圖，在一實施例中，鰭片寬度Fw1_A介於約6nm與約14nm之間。如上文參看方法100之步驟104所論述，可藉由用於界定鰭片元件的微影與圖案化步驟決定此等尺寸。在一實施例中，Fw1_A亦為閘極結構1502之下之通道區域中的鰭片之寬度。在一實施例中，上部鰭片寬度Fw2_A介於約2nm與約6nm之間。藉由上文參看步驟120所描述之修整製程決定鰭片寬度Fw2_A，此修整製程被應用於上文參看方法100之步驟104所論述界定之鰭片元件上。可提供小於寬度Fw1_A的寬度Fw2_A，例如為了允許在鰭片元件602A之間便於磊晶生長之益處。鰭片602A/B之間的距離或STI特徵402之寬度為SA，在一實施例中，SA可介於約10nm與20nm之間。在另一實施例中，SA為約16nm。鰭片元件602A具有STI特徵402之頂表面上方的高度HA；在一實施例中，HA介於約30nm與約60nm之間。
氣隙1304可在橫截面上為大致三角形，具有由具有長度SA的STI特徵402所界定之高度HgapA及底側。在 一實施例中，HgapA介於約10nm與約15nm之間。因此，HgapA可介於曝露鰭片高度HA的約10%與約40%之間。
參看第15D圖，在裝置200B之一實施例中，鰭片寬度Fw1_B介於約6nm與約14nm之間。在一實施例中，鰭片寬度Fw1_B亦為通道區域中的鰭片602B之寬度。如上文參看方法100之步驟104所論述，可藉由用於界定鰭片元件的微影與圖案化步驟決定此尺寸。在一實施例中，上部鰭片寬度Fw2_B介於約2nm與約6nm之間。藉由上文參看步驟120所描述之修整製程決定鰭片寬度Fw2_B，此修整製程被應用於上文參看方法100之步驟104所論述界定之鰭片元件上。可提供小於寬度Fw1_B的寬度Fw2_B，例如為了允許在鰭片元件602A之間便於磊晶生長之益處。STI特徵402之寬度為SB，在一實施例中，此寬度可介於約10nm與20nm之間。在另一實施例中，SB為約16nm。鰭片元件602具有STI特徵402之頂表面上方的高度HB；在一實施例中，HB介於約30nm與約60nm之間。
氣隙1304可在橫截面上為大致三角形，具有由具有長度SB的STI特徵402所界定之高度HgapB及底側。在一實施例中，HgapB介於約10nm與約15nm之間。因此，HgapB可介於曝露鰭片高度HB的約10%與約40%之間。
半導體裝置200A及200B之各別尺寸可實質上彼此類似，或具有不同值。舉例而言，在一些實施例中，Fw2_A可與Fw2_B實質上類似；在一些實施例中，Fw2_A可與Fw2_B不同。作為另一範例，由於鰭片寬度及/或磊晶 材料差異，在一些實施例中，HgapA可與HgapB實質上類似；在一些實施例中，HgapA可與HgapB不同。
半導體裝置200A及200B可經歷進一步處理以形成技術中已知的各特徵及區域。舉例而言，後續處理可形成層間介電(ILD)層、接觸開口、接觸金屬以及基板202上的各種觸點/通孔/接線及多層互連特徵(例如，金屬層及層間介電質)，上述互連件經配置以連接各特徵來形成可包括一或更多個FinFET裝置的功能電路。為促進範例，多層互連可包括垂直互連件(諸如通孔或觸點)及水平互連件(諸如金屬接線)。各互連特徵可採用包括銅、鎢及/或矽化物的各種導電材料。在一個範例中，使用鑲嵌及/或雙鑲嵌製程形成銅相關的多層互連結構。此外，可在方法100之前、期間及之後實施額外製程步驟，且可根據方法100之各實施例替換或刪除上文所描述之一些製程步驟。
亦應注意，示例性圖式圖示裝置200A及200B中之各者的兩個鰭片，然而任何數量之鰭片係可能的，並且任何數量之鰭片可與給定閘極結構相關聯。
在第1圖之方法100之另一示例性實施例中，方法省略為裝置類型中的一者(例如，PFET)提供不同的鰭片元件組成。換言之，步驟108不包括一個裝置區域中的圖案化鰭片之移除及此位置中的磊晶材料之生長，如第5A圖與第5B圖及鰭片部分502所圖示。在此等實施例中，基板202繼續分別形成裝置200A及200B之鰭片602A及602B。此藉由第16A圖、第16B圖之等角視圖中所提供之 裝置1600A及1600B得以圖示。
在一實施例中，裝置1600A為NFET裝置。裝置1600A可與上文所描述之裝置200A實質上類似。為了便於理解，用相同元件符號表示類似元件。
在一實施例中，裝置1600B為PFET裝置。裝置1600B可與上文所描述之裝置200B實質上類似，只不過鰭片元件1602B由基板202形成(省略鰭片部分502之製造)。因此，在一實施例中，鰭片元件1602B為矽。在一些實施例中，鰭片元件1602B經適當摻雜；在其他實施例中，鰭片元件未摻雜。鰭片元件1602B可為矽。磊晶材料1302B可為適當摻有P型摻雜劑材料(諸如硼)的矽鍺。在一實施例中，鰭片元件為矽及磊晶生長材料1302B為具有約50%與約100%之間之鍺組成百分比的矽鍺；磊晶生長材料1302B可經適當摻雜，例如具有約5×1020與約2×1021個原子/cm3之間之硼摻雜劑濃度。
現參看第16C圖與第16D圖，第16C圖與第16D圖圖示分別沿第16A圖與第16B圖之AA’分別指示之平面切割的裝置1600A及1600B之橫截面視圖。詳言之，第16C圖與第16D圖分別圖示裝置1600A及1600B之源極/汲極區域之橫截面。再一次，在一實施例中，裝置1600A為NFET裝置。在一實施例中，裝置1600B為PFET裝置。第16C圖與第16D圖與上文所論述之第15C圖與第15D圖實質上類似，只不過省略了區域502。如上所述，所敍述尺寸僅為示例性且不欲視為對超出隨附申請專利範圍中所特定敍述的 內容之限制。
亦如上文所論述，半導體裝置1600A及1600B可經歷進一步處理以形成技術中已知的各特徵及區域。舉例而言，後續處理可形成層間介電(ILD)層、接觸開口、接觸金屬以及基板202上的各種觸點/通孔/接線及多層互連特徵(例如，金屬層及層間介電質)，上述互連件經配置以連接各特徵來形成可包括一或更多個FinFET裝置的功能電路。為促進範例，多層互連可包括垂直互連件(諸如通孔或觸點)及水平互連件(諸如金屬接線)。各互連特徵可採用包括銅、鎢及/或矽化物的各種導電材料。在一個範例中，使用鑲嵌及/或雙鑲嵌製程形成銅相關的多層互連結構。此外，可在方法100之前、期間及之後實施額外製程步驟，且可根據方法100之各實施例替換或刪除上文所描述之一些製程步驟。
亦應注意，示例性圖式圖示裝置1600A及1600B中之各者的兩個鰭片，然而任何數量之鰭片係可能的，並且任何數量之鰭片可與給定閘極結構相關聯。
現參看第17圖，第17圖圖示半導體製造之方法1700，此方法包括製造具有磊晶源極/汲極特徵的FinFET裝置。方法1700包括在氧化方案上形成具有通道的FinFET裝置以提供用於裝置增強，包括例如可能的遷移率改良及/或改良的鰭片輪廓(例如，直線邊緣)。
應理解，方法1700包括具有互補金氧半導體(CMOS)技術製程流程之特徵的步驟，且因此本文僅簡要描述此等步驟。可在方法1700之前、之後及/或期間執行額外 步驟。第18圖至第30圖係根據第17圖之方法1700之各階段的半導體裝置1800之實施例之等角視圖。第31圖係對應於第30圖之各別等角視圖的橫截面視圖。應理解，可藉由CMOS技術製程流程製造半導體裝置1800之多個部分，且因此本文僅簡要描述一些製程。另外，半導體裝置1800可包括各種其他裝置及特徵，諸如其他類型裝置，諸如額外電晶體、雙極接合電晶體、電阻器、電容器、電感器、二極體、熔線、靜態隨機存取記憶體(SRAM)及/或其他邏輯電路等，但經簡化以便更好地理解本發明之發明概念。在一些實施例中，半導體裝置200包括複數個半導體裝置(例如，電晶體)，此等半導體裝置包括可互連的PFET、NFET等。此外，應注意，方法1700之製程步驟(包括參看第18圖至第30圖給出的任何描述)僅為示例性且不欲視為對超出隨附申請專利範圍中所特定敍述的內容之限制。
應注意，在示例性第18圖至第30圖中圖示單個裝置類型。此裝置可為NFET或PFET裝置。本技術領域中的一般技術者將理解，不同類型之裝置可皆受益於方法1700之步驟及可與參看第1圖所圖示之步驟及相應示例性圖式組合以在相同基板上提供NFET及PFET裝置。
方法1700開始於步驟1702，其中提供基板。參看第18圖之範例，在步驟1702之一實施例中，提供基板202。在一些實施例中，基板202可為半導體基板(諸如矽基板)。基板202可包括半導體基板上所形成之各層，此等層包括導電層或絕緣層。取決於技術中已知的設計需要，基 板202可包括各種摻雜配置。基板202亦可包括其他半導體，諸如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。或者，基板202可包括化合物半導體及/或合金半導體。另外，基板202可視情況包括磊晶層，可應變用於效能增強，可包括絕緣體上矽(SOI)結構及/或具有其他適宜增強特徵。在第18圖之範例中，裝置1800包括基板202。
步驟1702進一步包括在基板202上形成磊晶層。在一實施例中，在基板上形成第一層及第二磊晶層。舉例而言，可藉由分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程及/或其他適宜磊晶生長製程執行層之磊晶生長。參看第18圖之範例，在步驟1702之一實施例中，可形成第一磊晶層1802及第二磊晶層1804。磊晶層1802包括第一組成；磊晶層1804包括第二組成。第一組成與第二組成可不同。在一實施例中，磊晶層1802為SiGe及磊晶層1804為矽。然而，其他實施例係可能的，包括提供用於具有不同氧化速率的第一組成及第二組成之實施例。磊晶層1802之厚度可介於約10nm與約30nm之間。磊晶層1804之厚度可更大以使得提供用於裝置1800之主動區域。
在第18圖之範例中，在步驟1702之一實施例中，基板202亦包括基板上所配置之硬遮罩層204。硬遮罩層204可包括氧化層(例如，可包括SiO2的襯墊氧化層)及氧化層上方所形成之氮化層(例如，可包括Si3N4的襯墊氮化層)。硬遮罩層204可與上文參看方法100及第2圖所論述的實質上類似。在一實施例中，方法1700包括：在步驟1702 處，在磊晶層1802、1804形成之前，執行基板202之抗穿通(APT)植入。
方法1700隨後行進至步驟1704，其中在基板上形成用於後續FinFET形成的鰭片元件。參看第19圖之範例，在步驟1704之一實施例中，形成自基板202延伸的複數個鰭片元件1902。鰭片元件1902可界定基板之「主動」區域，在「主動」區域中將形成電晶體。鰭片元件1902包括基板202、磊晶層1802及磊晶層1804的一部分。
可使用包括光微影及蝕刻製程的適宜製程製造鰭片1902。光微影製程可包括在基板202上方(例如，在硬遮罩層204上方)形成光阻層，使抗蝕劑曝露於圖案中，執行後曝光烘焙製程，及使抗蝕劑顯影以形成包括抗蝕劑的遮罩元件。在一些實施例中，可使用電子束(e-beam)微影製程執行圖案化抗蝕劑以形成遮罩元件。遮罩元件可隨後用於保護基板202之區域及基板上所形成的磊晶層1802及1804，同時蝕刻製程在未受保護區域中形成溝槽，此等溝槽穿透圖案化硬遮罩層204及至基板202中，從而留下複數個延伸鰭片1902。可使用乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其他適宜製程蝕刻鰭片1902之間的溝槽。亦可使用方法之眾多其他實施例來在基板上形成鰭片。
方法1700隨後行進至步驟1705，其中執行氧化製程以在鰭片元件內形成隔離層。在步驟1705之一實施例中，使裝置曝露於氧化製程中，氧化製程完全氧化複數個鰭片元件1902中之各者中的磊晶層之一者。參看裝置1800之 範例，將磊晶層1802(第19圖)轉變成氧化層2002，氧化層2002提供隔離區域/層。在一些實施例中，氧化層2002具有約5至約25奈米(nm)之厚度範圍。在一實施例中，氧化層2002可包括矽鍺之氧化物(SiGeOx)。
在一些實施例中，由於磊晶層1802之組成，步驟1705之氧化製程為選擇性氧化。在一些範例中，可藉由使裝置1800曝露於濕式氧化製程、乾式氧化製程或兩者之組合中來執行氧化製程。在至少一些實施例中，使裝置1800曝露於濕式氧化製程中，濕式氧化製程使用水蒸汽或蒸汽作為氧化劑，處於約1ATM之壓力下，約400-600℃之溫度範圍內，及時間長達約0.5-2小時。應注意，本文所提供之氧化製程條件僅為示例性，且不意謂限制性。
如上文所描述，在一些實施例中，第一磊晶層部分1802可包括具有第一氧化速率的材料，及第二磊晶層部分1804可包括具有第二氧化速率的材料，第二氧化速率大於第一氧化速率。舉例而言，在磊晶層部分1802包括SiGe及磊晶層1804包括Si的實施例中，較快SiGe氧化速率(亦即，與Si相比較)確保了SiGe層(亦即，磊晶層1802)變得完全氧化，同時最小化磊晶層1804之氧化。應將理解，亦可選擇其他材料用於磊晶層中之各者，此等材料提供不同的適宜氧化速率。如第20圖中所圖示，可在鰭片元件1902上形成薄氧化層2004。
在一些實施例中，鰭片元件1902之各者之所得氧化層2002可充當對預先植入基板202中的APT摻雜劑之 擴散阻障層，及APT摻雜劑可存在於基板202的氧化層2002直接下方。因此，在各實施例中，氧化層2002用以防止基板部分202內的APT摻雜劑擴散(例如)到上覆磊晶層1904中，上覆磊晶層可充當後續形成裝置的通道區域。在其他實施例中，省略氧化層2002。
方法1700隨後行進至步驟1706，其中在鰭片元件之間形成隔離特徵。隔離特徵可為淺溝槽隔離(STI)特徵。步驟1706可與第1圖中的方法100之步驟106實質上類似。參看第21圖之範例，在鰭片1902之間配置STI特徵402。STI特徵402可與上文參看第4圖所論述的實質上類似。如上文所論述，在形成STI特徵中，在介電層沉積後，例如藉由化學機械研磨(CMP)製程薄化及平坦化沉積介電材料。CMP製程可平坦化頂表面，從而形成第21圖中所圖示之STI特徵402。如第21圖中所圖示，在一些實施例中，用於平坦化裝置1800之頂表面及形成STI特徵402的CMP製程亦可用以自複數個鰭片元件1902中之各者移除硬遮罩層204。在一些實施例中，可藉由使用適宜蝕刻製程(例如，乾式或濕式蝕刻)交替執行硬遮罩層204之移除。
方法1700隨後行進至步驟1710，其中使STI特徵凹陷以曝露鰭片。參看第22圖之範例，已使STI特徵402凹陷，從而分別提供鰭片2202，此等鰭片在STI特徵402之頂表面上方延伸。步驟1710可與第1圖之方法100之步驟110實質上類似。在一些實施例中，控制凹陷深度(例如，藉由控制蝕刻時間)以便產生鰭片元件2202之曝露上部部 分之所欲高度H。在一實施例中，高度H介於約30奈米(nm)與約60nm之間。儘管第22圖圖示STI特徵402之凹部與氧化層2002之頂表面實質上共面，但在其他實施例中，此可並非必需。
在一實施例中，方法1700隨後行進至步驟1712，其中在基板上形成一或更多個犧牲層。在一實施例中，在基板上形成虛設介電(例如，氧化)層。虛設絕緣層可與上文在第1圖之方法100之步驟112處所論述的實質上類似。參看第23圖之範例，在鰭片2202上配置虛設氧化物802。虛設氧化物802可與上文參看第8圖所論述之虛設氧化物802實質上類似。
方法1700隨後行進至步驟1714，其中在鰭片元件上形成虛設(亦稱為犧牲)閘極結構。步驟1714可與第1圖之方法100之步驟114實質上類似。使用第24圖之範例，在鰭片2202上配置閘極結構902。在一實施例中，閘極結構902為下文論述之後續移除的虛設(犧牲)閘極堆疊。閘極結構902可與上文參看第9A圖與第9B圖所論述之閘極堆疊902實質上類似。在一些實施例中，虛設閘極結構902包括介電層802、電極層904及硬遮罩層906，硬遮罩層可包括多個層908及910(例如，氧化層908及氮化層910)。如上文所論述，在一些實施例中，閘極結構902之電極層904可包括多晶體矽(多晶矽)。在一些實施例中，硬遮罩層906包括氧化層908，諸如可包括SiO2的襯墊氧化層。在一些實施例中，硬遮罩層906包括氮化層910，諸如可包括Si3N4、 氮氧化矽或或者包括碳化矽的襯墊氮化層。閘極結構902可界定鰭片元件2202之通道區域(例如，位於閘極結構902直接之下的彼部分)及鰭片元件2202之相對源極/汲極區域。
方法1700隨後行進至步驟1716，其中自鰭片元件之源極/汲極區域移除虛設氧化層。步驟1716可與第1圖之方法100之步驟116實質上類似。參看第25圖之範例，已自鰭片元件2202之源極/汲極區域移除虛設氧化物802。
方法1700隨後行進至步驟1718，其中在包括虛設閘極結構之側壁的基板上形成間隔墊元件。步驟1718可與第1圖之方法100之步驟118實質上類似。參看第26圖之範例，在基板202上配置間隔墊層1102。間隔墊層可與上文參看第11A圖與第11B圖所描述之間隔墊層1102實質上類似。
在形成間隔墊層的介電材料沉積後，步驟1718可繼續繼之以介電材料之回蝕刻。參看第27圖之範例，已回蝕刻間隔墊材料層1102以曝露鰭片之源極/汲極區域。間隔墊材料層1102保留在閘極結構902之側壁上。
在一些實施例中，方法1700行進至步驟1720，其中修整鰭片元件(例如，在寬度上減小)。步驟1720可與第1圖之方法100之步驟120實質上類似。參看第27圖之範例，已蝕刻或修整鰭片元件2202之曝露部分以減小鰭片元件之寬度。在一實施例中，自曝露鰭片2202移除約1nm至約12nm之寬度。在另一實施例中，修整(例如，移除) 約2nm之鰭片2202之寬度。在方法1700之一實施例中，省略步驟1720及不修整鰭片。
在一實施例中，修整製程包括使鰭片2202曝露於臭氧環境中以使得氧化鰭片2202的一部分(例如，矽、矽鍺)。隨後經由諸如上文參看方法1700之步驟1716所論述之清洗或蝕刻製程移除氧化部分。用於修整製程的額外示例性蝕刻劑可包括硫酸(H2SO4)與過氧化氫(H2O2)之混合物(稱為硫酸過氧化物混合物(sulfuric peroxide mixture；SPM))、氫氧化銨(NH4OH)、H2O2與水(H2O)之混合物(稱為氨過氧化物混合物(ammonia-peroxide mixture；APM))、NH4OH與H2O2之混合物、H2O2及/或技術中已知的其他蝕刻劑。或者，在一些實施例中，修整製程可包括乾式蝕刻製程或乾式/濕式蝕刻製程之組合。
如參看第30圖及第31圖進一步詳細描述，並未曝露及因此未修整STI特徵之頂部下方的鰭片之寬度。此造成鰭片2202內的寬度差異。類似地，在一些實施例中，在閘極結構902之下的通道區域中並未修整鰭片2202。
方法1700隨後行進至步驟1722，其中磊晶生長製程形成鰭片元件上的源極/汲極特徵。可藉由執行磊晶生長製程形成源極/汲極特徵，磊晶生長製程提供包覆鰭片元件之源極/汲極區域的磊晶材料。NFET及PFET裝置之磊晶區域可在不同製程中或相同製程中生長及/或包括不同材料及/或摻雜劑或摻雜劑分佈。
參看第28圖之範例，在基板202上於鄰接閘極 堆疊902的鰭片2202上形成源極/汲極特徵2802。源極/汲極特徵2802可與上文參看第13A圖、第13B圖所描述之源極/汲極特徵1302實質上類似。舉例而言，用於裝置1800的源極/汲極特徵2802包括材料2804，材料2804藉由在曝露鰭片2202上磊晶生長半導體材料得以形成。換言之，在鄰接閘極902的曝露鰭片2202周圍形成材料2804；此可稱為形成「包層」。另外，用於裝置1800的源極/汲極特徵2802包括材料2804，材料2804藉由在曝露鰭片2202上磊晶生長半導體材料得以形成。換言之，在曝露鰭片2202周圍或「包覆」曝露鰭片形成材料2804。在各實施例中，生長半導體材料2804可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適宜材料。在一些實施例中，可在磊晶製程期間原位摻雜材料2804。在一些實施例中，並未原位摻雜磊晶生長材料2804，而是例如執行植入製程以摻雜磊晶生長材料2804。
鰭片2202及磊晶材料2804可包含相同不同材料、相同或不同摻雜及/或給定材料之相同或不同組成百分比。磊晶材料2804可與上文參看第13A圖與第13B圖所描述之磊晶材料1302A及/或1302B實質上類似。
在一實施例中，對於第一類型裝置1800(例如，NFET)，鰭片元件2202為矽及磊晶生長材料2804亦為矽。在一實施例中，對於第一類型裝置1800，磊晶生長材料包括N型摻雜劑(諸如磷)。在另一實施例中，磷摻雜劑濃度可介於約5×1020與約2×1021個原子/cm3之間。或 者，磊晶生長材料2804可經適當摻雜以包括砷、銻或其他N型施體材料。
在一實施例中，對於第二類型裝置1800(例如，PFET)，鰭片元件2202為矽及磊晶生長材料2804為矽鍺。在另一實施例中，磊晶生長材料2804可為具有約50%與100%之間之鍺組成百分比的Si1-xGex(亦即，x介於0.5與1之間)。用於第二類型之裝置1800的磊晶生長材料2804可適當摻有P型摻雜材料(諸如硼)。舉例而言，硼摻雜劑濃度可介於約5×1020與約2×1021個原子/cm3之間。因此，在一實施例中，磊晶生長材料2804為具有50%與100%之間鍺組成的SiGe，鰭片2204為Si組成，磊晶生長材料2804具有約5×1020與約2×1021個原子/cm3之間的摻雜劑濃度(例如，硼)。
在生長製程完成後，磊晶生長材料2804可具有曲線表面。藉由第28圖中的磊晶生長材料2804之側壁圖示曲線表面。可藉由使用複數個磊晶生長製程形成曲線表面，其中每次沉積繼之以蝕刻製程。上文參看方法100之步驟122更詳細論述此情況。
源極/汲極特徵2804之形成亦提供用於形成縫隙1304。縫隙1304可填充有空氣，且因此稱為「氣隙」。氣隙1304在各別磊晶特徵2804之曲線邊緣及STI特徵402之頂表面所界定之橫截面上具有相對三角形形狀。
方法1700隨後行進至步驟1724，其中在基板上形成層間介電(ILD)層。步驟1724可與第1圖之方法100之 步驟124實質上類似。參看第29圖，在步驟1724之一實施例中，在基板202上方形成ILD層1402。在一些實施例中，在形成ILD層1402之前，亦在基板202上方形成接觸蝕刻終止層(CESL)。ILD層1402可與上文參看第14A圖、第14B圖所論述的實質上類似。在一些範例中，在沉積ILD層後，可執行平坦化製程(例如，CMP)以曝露虛設閘極堆疊之頂表面，包括例如移除硬遮罩906。
方法1700隨後行進至步驟1726，其中形成替換閘極結構。方法1700之步驟1726包括移除虛設閘極結構或此虛設閘極結構的部分及用功能閘極(例如，高k/金屬閘極堆疊)替換此虛設閘極結構。步驟1726可與第1圖之方法100之步驟126實質上類似。參看第30圖之範例，自基板移除預先形成之虛設閘極結構902(例如，介電層802及電極層904)。閘極結構902之介電層802及電極層904之移除產生開口或溝槽。可在溝槽或開口中後續形成最終閘極結構1502(例如，包括高K介電層及金屬閘電極)，如下文所描述。最終閘極結構1502(例如，高k/金屬閘極)之移除及形成可與上文參看第1圖之方法100之步驟126所論述的及第15A圖與第15B圖之閘極結構1502實質上類似。
現參看第31圖，第31圖圖示分別沿第30圖之AA'分別指示之平面切割的裝置1800之橫截面視圖。詳言之，第31圖分別圖示裝置1800之源極/汲極區域之橫截面。裝置1800可為第一類型(例如，NFET)或第二類型(例如，PFET)裝置。
以下論述呈現裝置1800之實施例之特徵之各元件的示例性尺寸。此等尺寸僅為示例性且不欲視為對超出隨附申請專利範圍中所特定敍述的內容之限制。參看第31圖，在一實施例中，鰭片寬度Fw1介於約6nm與約14nm之間。如上文參看方法1700之步驟1704所論述，可藉由用於界定鰭片元件的微影與圖案化步驟決定此尺寸。在一實施例中，Fw1亦為閘極結構1502之下之通道區域中的鰭片之寬度。在一實施例中，上部鰭片寬度Fw2介於約2nm與約6nm之間。藉由上文參看步驟1720所描述之修整製程決定鰭片寬度Fw2，此修整製程被應用於上文參看方法1700之步驟1704所論述界定之鰭片元件上。可提供小於寬度Fw1的寬度Fw2，例如為了允許在鰭片元件2202之間便於磊晶生長之益處。鰭片2202之間的距離或STI特徵402之寬度為S，在一實施例中，S可介於約10nm與20nm之間。在另一實施例中，S為約16nm。鰭片元件2202具有STI特徵402之頂表面上方的高度H；在一實施例中，H介於約30nm與約60nm之間。
氣隙1304可在橫截面上為大致三角形，具有由具有長度S的STI特徵402所界定之高度Hgap及底側。在一實施例中，Hgap介於約10nm與約15nm之間。因此，Hgap可介於曝露鰭片高度HA的約10%與約40%之間。
在一實施例中，隔離區域2002之厚度Ti介於約10nm與約30nm之間。
在一實施例中，裝置1800為NMOS裝置 (NFET)。在另一實施例中，NFET可包括磊晶材料2202，磊晶材料2202包含摻有磷的矽，形成於矽鰭片2202上。示例性磷摻雜劑濃度包括介於約5×1020與約2×1021個原子/cm3之間的彼等濃度。
在一實施例中，裝置1800為PMOS裝置(PFET)。在另一實施例中，PFET可包括磊晶材料2202，磊晶材料2202包含摻有硼的矽鍺，形成於矽鰭片2202上。示例性硼摻雜劑濃度包括介於約5×1020與約2×1021個原子/cm3之間的彼等濃度。矽鍺中的示例性鍺基本百分比包括介於約50%與約100%(例如，鍺)之間的彼等百分比。
半導體裝置1800可經歷進一步處理以形成技術中已知的各特徵及區域。舉例而言，後續處理可形成層間介電(ILD)層、接觸開口、接觸金屬以及基板202上的各種觸點/通孔/接線及多層互連特徵(例如，金屬層及層間介電質)，上述互連件經配置以連接各特徵來形成可包括一或更多個FinFET裝置的功能電路。為促進範例，多層互連可包括垂直互連件(諸如通孔或觸點)及水平互連件(諸如金屬接線)。各互連特徵可採用包括銅、鎢及/或矽化物的各種導電材料。在一個範例中，使用鑲嵌及/或雙鑲嵌製程形成銅相關的多層互連結構。此外，可在方法1700之前、期間及之後實施額外製程步驟，且可根據方法1700之各實施例替換或刪除上文所描述之一些製程步驟。
亦應注意，示例性圖式圖示裝置1800的兩個鰭片，然而任何數量之鰭片係可能的，並且任何數量之鰭片可 與給定閘極結構相關聯。
因此，在一實施例中提供一種半導體製造方法，其中包括提供自基板延伸的複數個鰭片。複數個鰭片中之各者具有頂表面及兩個相對橫向側壁。在複數個鰭片中之各者之第一區域上方形成閘極結構及閘極結構作為頂表面與兩個相對橫向側壁之介面。在複數個鰭片中之各者之第二區域上形成源極/汲極磊晶特徵。源極/汲極磊晶特徵作為頂表面及兩個相對橫向側壁之介面。提供由源極/汲極磊晶特徵之至少一個表面所界定的氣隙。
在另一實施例中，方法包括提供基板，基板具有自基板延伸的第一鰭片及第二鰭片及插設於鰭片之間的隔離特徵。使用磊晶製程，在第一鰭片及第二鰭片上方沉積磊晶層。磊晶層具有配置於第一鰭片上的第一表面及相對第二曲線表面。在磊晶層之下形成氣隙及由磊晶層及隔離特徵之頂表面所界定氣隙。
在本文所呈現之其他實施例中，提供一種半導體裝置，半導體裝置包括第一鰭片元件及第二鰭片元件，兩個鰭片元件之間具有淺溝槽隔離特徵。在第一鰭片及第二鰭片上配置閘極結構。在鄰接閘極結構的第一鰭片及第二鰭片元件之各者上配置源極/汲極磊晶材料。源極/汲極磊晶材料具有自STI特徵之頂表面延伸的曲線表面。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，可輕易使用本發明作為設計或修改其他製程及結構的基 礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本發明之精神及範疇，且可在不脫離本發明之精神及範疇的情況下產生本文的各種變化、替代及更改。
雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種製造半導體裝置的方法，該方法包含：提供自一基板延伸的複數個鰭片，其中該些鰭片中之各者具有一頂表面及兩個相對橫向側壁；在該些鰭片中之各者之一第一區域上方形成一閘極結構，其中該閘極結構作為該頂表面與該兩個相對橫向側壁之介面；修整減少該些鰭片未被該閘極結構覆蓋之一第二區域的一寬度；在該些鰭片中之各者之該第二區域上形成一源極/汲極磊晶特徵，其中該源極/汲極磊晶特徵作為該頂表面與該兩個相對橫向側壁之介面；以及提供位於該基板上方且由該源極/汲極磊晶特徵之至少一個表面所界定的一氣隙。
  2. 如請求項1所述之方法，進一步包含：在該源極/汲極磊晶特徵及該氣隙上方形成一層間介電質。
  3. 如請求項1所述之方法，進一步包含：在形成該些鰭片之前，在該基板上形成一磊晶層，其中該些鰭片中之各者包括該磊晶層；以及在圖案化該些鰭片後，氧化該磊晶層以形成一氧化區域，其中該氧化區域位於該源極/汲極磊晶特徵之下。
  4. 如請求項1所述之方法，其中該形成該源極/汲極磊晶特徵之步驟包括執行至少一個蝕刻製程以形成具有一曲線表面的該源極/汲極磊晶特徵。
  5. 如請求項1所述之方法，其中該些鰭片包括一第一鰭片及一第二鰭片，該源極/汲極磊晶特徵包括該第一鰭片與該第二鰭片之間的一相連區域，及其中在該相連區域下形成該氣隙。
  6. 一種半導體製造方法，該方法包含：提供一基板，該基板具有自該基板延伸的一第一鰭片及一第二鰭片及插設於該第一鰭片與該第二鰭片之間的一隔離特徵，該第一鰭片的上部部分與該第二鰭片的上部部分透出該隔離特徵；形成一閘極結構，覆蓋該第一鰭片的上部部分的第一區域與該第二鰭片的上部部分的第一區域，並露出該第一鰭片與該第二鰭片位於該些第一區域兩側之複數個第二區域；修整該些第二區域以減少該些第二區域之一寬度；使用一磊晶製程，在該第一鰭片之該些第二區域及該第二鰭片之該些第二區域上沉積一磊晶層，其中該磊晶層具有配置於該第一鰭片上的一第一表面及一相對第二曲線表面；以及在該磊晶層之下及該隔離特徵上方形成一氣隙，其中該氣隙具有藉由該磊晶層界定的一邊緣。
  7. 如請求項6所述之方法，進一步包含：移除具有一第一組成的該第一鰭片及該第二鰭片之各者的一部分以產生一凹部；以及在沉積該磊晶層之前，使用另一磊晶生長製程在該等凹部中形成一第二組成。
  8. 一種半導體裝置，包含：一第一鰭片及一第二鰭片；一淺溝槽隔離(STI)特徵，位於該第一鰭片及該第二鰭片之間，其中該第一鰭片的上部部分及該第二鰭片的上部部分透出該淺溝槽隔離特徵；一閘極結構，覆蓋該第一鰭片的上部部分的第一區域與該第二鰭片的上部部分的第一區域，並露出該第一鰭片與該第二鰭片位於該些第一區域兩側之複數個第二區域，其中該第一鰭片與該第二鰭片的第二區域較第一區域窄；以及一源極/汲極磊晶材料，配置在鄰接該閘極結構的該第一鰭片及該第二鰭片之各者上，其中該源極/汲極磊晶材料具有自該STI特徵之一頂表面延伸的一曲線表面。
  9. 如請求項8所述之半導體裝置，進一步包括在該第一鰭片及該第二鰭片中位於該閘極結構及該源極/汲極磊晶材料之下的一隔離層。
  10. 如請求項8所述之半導體裝置，進一步包含：一氣隙，插設於該源極/汲極磊晶材料與該STI特徵之間。
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US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9660033B1 (en) 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9865738B2 (en) * 2016-04-29 2018-01-09 Samsung Electronics Co., Ltd. Fin field effect transistor (FinFET) having air gap and method of fabricating the same
US9780218B1 (en) 2016-05-02 2017-10-03 United Microelectronics Corp. Bottom-up epitaxy growth on air-gap buffer
US10205002B2 (en) * 2016-07-26 2019-02-12 Applied Materials, Inc. Method of epitaxial growth shape control for CMOS applications
US9865589B1 (en) 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10164066B2 (en) 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices and methods of forming
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10181426B1 (en) 2017-08-30 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices
US10522528B2 (en) * 2017-09-28 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device layout
CN111052348A (zh) * 2017-09-28 2020-04-21 英特尔公司 具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管
US10074558B1 (en) * 2017-09-28 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with controlled air gaps
US10236346B1 (en) 2017-10-25 2019-03-19 International Business Machines Corporation Transistor having a high germanium percentage fin channel and a gradient source/drain junction doping profile
US10446669B2 (en) * 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US11037781B2 (en) 2018-06-29 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device and method for high pressure anneal
US11222951B2 (en) 2018-08-31 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain structure and method
KR102279471B1 (ko) * 2018-08-31 2021-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피택셜 소스/드레인 구조물 및 방법
TWI753297B (zh) * 2018-09-03 2022-01-21 美商應用材料股份有限公司 形成含矽層的方法
US11232989B2 (en) * 2018-11-30 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with adjusted fin profile and methods for manufacturing devices with adjusted fin profile
US11114419B2 (en) * 2019-09-11 2021-09-07 Jade Bird Display (shanghai) Limited Multi-color LED pixel unit and micro-LED display panel
US11133224B2 (en) * 2019-09-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
US11791336B2 (en) * 2020-02-19 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bent fin devices
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11424347B2 (en) * 2020-06-11 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11489075B2 (en) * 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
FR3113981B1 (fr) * 2020-09-10 2022-08-19 Commissariat Energie Atomique Procédé de fabrication d’une zone dopée d’un dispositif microélectronique
US20220328647A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices with Air Gaps and the Method Thereof
US11901412B2 (en) * 2021-08-30 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Facet-free epitaxial structures for semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130095629A1 (en) * 2011-10-13 2013-04-18 International Business Machines Corporation Finfet Parasitic Capacitance Reduction Using Air Gap
US20150021691A1 (en) * 2013-07-18 2015-01-22 Globalfoundries Inc. Finfet with electrically isolated active region on bulk semiconductor substrate and method of fabricating same
US20150102393A1 (en) * 2013-10-14 2015-04-16 Semiconductor Manufacturing International (Shanghai) Corporation Fin-type field effect transistor and manufacturing method thereof

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7700449B2 (en) * 2008-06-20 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming ESD diodes and BJTs using FinFET compatible processes
US8912602B2 (en) * 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
CN103022124B (zh) * 2011-09-22 2015-08-19 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9978650B2 (en) * 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
US9006066B2 (en) * 2013-04-26 2015-04-14 Globalfoundries Inc. FinFET with active region shaped structures and channel separation
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9269814B2 (en) * 2014-05-14 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sacrificial layer fin isolation for fin height and leakage control of bulk finFETs
US9269777B2 (en) * 2014-07-23 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures and methods of forming same
US9412850B1 (en) * 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130095629A1 (en) * 2011-10-13 2013-04-18 International Business Machines Corporation Finfet Parasitic Capacitance Reduction Using Air Gap
US20150021691A1 (en) * 2013-07-18 2015-01-22 Globalfoundries Inc. Finfet with electrically isolated active region on bulk semiconductor substrate and method of fabricating same
US20150102393A1 (en) * 2013-10-14 2015-04-16 Semiconductor Manufacturing International (Shanghai) Corporation Fin-type field effect transistor and manufacturing method thereof

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Publication number Publication date
US9666581B2 (en) 2017-05-30
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