CN111052348A - 具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管 - Google Patents

具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管 Download PDF

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J·H·南
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Abstract

集成电路包括具有上部/沟道区和下部/亚沟道区的鳍，下部区域具有第一化学成分以及与绝缘体材料相邻的相对侧壁，上部区域具有第二化学成分。第一宽度指示在第一位置上的下部区域的相对侧壁之间的距离，其比指示在第二位置上的上部区域的相对侧壁之间的距离的第二宽度宽至少1nm，第一位置在第二位置的10nm以内(或者以其他方式相互靠近)。第一化学成分与第二化学成分截然不同，并且包括位于下部区域的相对侧壁的外表面处的表面化学成分以及位于其间的体块化学成分，所述表面化学成分包括氧、氮、碳、氯、氟和硫中的一者或多者。

Description

具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管
背景技术
包括形成于半导体衬底上的晶体管、二极管、电阻器、电容器以及其他无源和有源电子器件的电路装置的提高的性能通常是这些器件的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)器件中使用的那些)的设计以及制造或形成期间，经常希望增强n型MOS器件(n-MOS)沟道中的电子(载流子)的移动，并且增强p型MOS器件(p-MOS)沟道中的正电荷空穴(载流子)的移动。鳍式晶体管配置包括围绕半导体材料的细条带(一般被称为鳍)构建的晶体管。所述晶体管包括标准场效应晶体管(FET)节点，其包括栅极、栅极电介质、源极区和漏极区。该器件的导电沟道有效地存在于与栅极电介质相邻的鳍内。由于具有这样配置的导电沟道包括鳍的三个不同的平面区域，因而这样的配置一直被称为FinFET和三栅极晶体管。也可以采用其他类型的鳍式配置，例如，所谓的双栅极FinFET，其中导电沟道主要仅包括鳍的两个侧壁(而不包括(例如)鳍的顶部)。
附图说明
图1示出了本公开的一个或多个实施例的包括晶体管的集成电路结构的形成方法，所述晶体管具有成分和尺寸截然不同的沟道区和亚沟道区。
图2A-F示出了根据本公开的一些实施例的在执行图1的方法的部分时形成的示例性结构的透视图。
图3A示出了根据本公开的一些实施例的沿图2F的贯穿沟道区切割并且垂直于鳍的平面F-F取得的截面图。图3A'是来自图3A的部分A-A的放大版本，其示出了根据一些实施例的来自图3A的示例性结构的鳍的细节。
图3B示出了根据本公开的一些实施例的在对暴露的沟道区内的含Ge层进行蚀刻和清洁之后图3A的截面图。图3B'是来自图3B的部分B-B的放大版本，其示出了根据一些实施例的在执行蚀刻和清洁之后来自图3B的示例性结构的鳍的细节。
图3C示出了根据本公开的一些实施例的在形成了最终栅极结构之后图3B的截面图。图3C'是来自图3C的部分C-C的放大版本，其示出了根据一些实施例的针对沟道区结构的栅极全包围(GAA)变型。
图4A-B示出了根据一些实施例的在执行图1的方法的部分时形成的示例性结构的透视图。注意，图4A是图3C的示例性结构的继续，其中，已经形成了最终栅极结构。
图5A-C每者示出了根据各种实施例的在执行修整蚀刻以取得沟道区内的经修整鳍之后所得结构的各个方面。
图6示出了采用根据本公开的一个或多个实施例配置的一个或多个集成电路实施的计算系统。
仅出于例示目的，附图描绘了本公开的各种实施例。在附图中，可以通过类似的附图标记表示在各种附图中例示的每一等同或基本等同的部件。为了清楚起见，并未在每幅附图中对每一部件都做出标示。应当认识到，附图未必是按比例绘制的，也并非意在使本公开局限于所示的具体配置。例如，尽管一些附图大致指示了直线、直角和平滑表面，但是鉴于所使用的处理设备和技术的现实世界局限性，晶体管结构的实际实施可以具有非理想的直线和直角，并且一些特征可以具有表面形貌或以其他方式呈现非平滑性。简言之，提供附图只是为了示出示例性结构。通过下文的详细讨论，各种变化、配置和其他实施例将变得显而易见。
具体执行方式
公开了用于形成包括具有沟道区和亚沟道区的鳍的半导体集成电路的技术，亚沟道区具有第一半导体成分以及与绝缘体材料相邻的相对侧壁，沟道区具有第二半导体成分以及与栅极电介质相邻并接触的相对侧壁。指示在第一位置上亚沟道区的相对侧壁之间的距离的第一宽度比指示在第二位置上沟道区的相对侧壁之间的距离的第二宽度宽至少1nm，第一位置在第二位置的垂直方向上的5、10、15、20或25nm以内。换言之，半导体鳍的沟道区是由栅极结构限定的，使得栅极结构与沟道区的一个或多个面相邻，并且鳍的亚沟道区(或基底区)位于沟道区以下。因而，在一些实施例中，在使用垂直于鳍的长度截取的截面图观察两个区域时，亚沟道区在水平方向上与沟道区相比相对较宽(例如，至少宽1、2、3、4、5、6、7、8、9、10nm或更大)。
第一半导体成分与第二半导体成分截然不同。具体而言，第一半导体成分包括位于亚沟道区的相对侧壁的外表面处的表面化学成分以及位于其间的体块化学成分。表面化学成分包括氧(O)、氮(N)、碳(C)、氯(Cl)、氟(F)和硫(S)中的一者或多者。在一些实施例中，在半导体材料的表面内存在这样的化学物质是因(例如)氧化、氮化等带来的损害的结果。作为对照，根据一些实施例，第二半导体成分包括位于沟道区的相对侧壁的外表面处的基本上没有这些元素的表面化学成分。例如，在一些实施例中，第二半导体成分可以完全没有这些元素(O、N、C、Cl、F和S)，而在一些实施例中，这些元素可以以相对较低的浓度(例如，这样的浓度可以低于5、4、3、2或1原子百分比(atomic％))或者以某一其他痕量存在。在一些实施例中，第一宽度处于比第二宽度宽7nm到30nm之间的范围内。在某些实施例中，第一半导体成分包括具有10atomic％或更高的锗的体块化学成分，第二半导体成分包括10atomic％或更高的锗，其中，所述体块化学成分与第二半导体成分不同或相同，但是第一半导体成分在表面化学成分中包含比体块化学成分中高的锗含量。考虑到本公开，很多配置和变型将变得显而易见。
总体概览
存在很多与制作含鳍晶体管相关联的不可忽视的问题。在含锗(Ge)的硅(Si)带鳍晶体管的背景下，例如，沟道-栅极氧化物界面处的化学污染和分离可能对空穴/电子迁移率造成不利影响，尤其是在硅-锗(SiGe)沟道晶体管当中，其归因于在处理(例如，在蚀刻或热处理期间)期间SiGe与外来元素的增强反应性。这一问题的标准解决方案包括位于鳍之上的由耐化学腐蚀的材料构成的保护层，其贯穿处理过程保护鳍的表面直至在沟道之上沉积栅极电介质。然而，这一保护层是一种不可缩放的解决方案，其按照严格的栅极间距(例如，低于100nm)降低了栅极长度，而且实施起来相对昂贵。
本公开的实施例认识到了这一问题，并且被配置为缓和或者减少沟道-栅极界面处的化学污染和分离。将认识到不再需要鳍之上的保护层。相反，鳍暴露于处理之下，因此一般将对表面引起某些工艺引发的变化，例如但不限于表面损伤。这些变化可以被一般性地表征为损伤，但是对本文提供的表面化学成分或浓度引起的任何变化都被包含在内，例如，其可以是但不限于损伤。然而，在栅极处理时间上，去除了鳍的沟道区内的工艺引发变化。将进一步认识到，这一去除过程使得鳍具有独特的结构细节，例如，由于亚沟道区的表面成分的原因，可将亚沟道区与沟道区物理区分开，如本文所解释的。
注意，如本文所采用的，表达“X包括A或B的至少其中之一”是指可以包括(例如)仅A、仅B或者A和B两者的X。为此，包括A和B的至少其中之一的X不应被理解为需要A和B的每者的X，除非做出了这样的明确表述。例如，表达“X包括A和B”是指明确地包含A和B两者的X。此外，对于任何大于2的数量的项而言都是这种情况，其中，这些项的至少其中之一包含在X当中。例如，如本文所使用的，表达“X包括A、B或C的至少其中之一”是指可以包括仅A、仅B、仅C、仅A和B(无C)、仅A和C(无B)、仅B和C(无A)或者A、B和C的每者的X。即使A、B或C碰巧包括多种类型或变化也是这种情况。为此，包括A、B或C的至少其中之一的X不应被理解为需要A、B和C的每者的X，除非做出这样的明确表达。例如，表达“X包括A、B和C”是指明确包括A、B和C的每者的X。
方法和架构
图1示出了根据本公开的一个或多个实施例的包括具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管的集成电路结构的形成方法100。鉴于本公开将显而易见的是，本文在替代金属栅极(RMG)工艺的背景下描述了用以实现不同鳍沟道尺寸的修整/雕刻(例如，使用如本文以各种方式描述的修整蚀刻)。然而，在一些实施例中，可以在栅极(或伪栅极)沉积之前执行修整/雕刻，从而至少在将变成沟道区的部分内对每一鳍进行修整，如下文将更详细地讨论的。图2A-2F、图3A-3C以及图4A-B示出了根据一些实施例的随着执行图1的过程流或方法100形成的示例性结构。尽管本文是在形成具有变化的沟道尺寸的鳍式晶体管配置(例如，三栅极或FinFET器件)的背景下对图1的方法100以及图2A-2F、图3A-3C和图4A-B的结构做出的图示和描述，但是可以将本文以各种方式所述的类似原理和技术用于其他晶体管配置，包括(例如)双栅极、栅极全包围(例如，纳米线/纳米带)及其他半导体器件和配置，鉴于本公开这将显而易见。例如，在图3C中示出了示例性栅极全包围(GAA)器件，并且本文将对其做出更详细描述。考虑到本公开，很多变型和配置将变得显而易见。
很多不同的晶体管以及包含晶体管的器件都可以得益于本文描述的技术，其可以包括但不限于各种不同的场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)或隧道FET(TFET)，以举出几个示例。例如，在一些实施例中，可以采用这些技术使n沟道MOSFET(NMOS)器件获益，这种器件可以包括n-p-n或n-i-n源极-沟道-漏极掺杂方案，其中，“n”表示n型掺杂半导体材料，“p”包括p型掺杂半导体材料，并且“i”指示本征或基本上无掺杂的半导体材料。在另一示例中，根据一些实施例，采用这些技术使p沟道MOSFET(PMOS)器件获益，这种器件可以包括p-n-p或p-i-p源极-沟道-漏极掺杂方案。换言之，本文描述的技术可以用于使包括具有相同类型的杂质的源极和漏极(S/D)区的晶体管器件(例如，MOSFET器件)获益，其中，S/D区两者均为n型掺杂的，或者均为p型掺杂的。在又一示例中，根据一些实施例，这些技术可以用于使TFET器件受益，这种器件可以包括p-i-n或n-i-p源极-沟道-漏极掺杂方案。换言之，本文描述的技术可以用于使包括具有相反类型的杂质的S/D区的晶体管器件(例如，TFET器件)获益，其中，一个S/D区是n型掺杂的，而另一个是p型掺杂的。
此外，所述技术可以用于使互补晶体管电路(例如，互补MOS(CMOS)电路)获益，其中，所述技术可以用于使构成CMOS电路的所包含n沟道晶体管和/或p沟道晶体管中的一者或多者获益。根据一些实施例，其他可以从本文描述的技术受益的示例性晶体管器件包括少电子到单电子量子晶体管器件。此外，例如，任何此类器件均可以采用作为三维晶体以及作为二维晶体或纳米管的半导体材料。在一些实施例中，所述技术可以用于使具有变化的尺度的器件获益，例如，具有处于微米(micron)范围和/或处于纳米(nm)范围内(例如，形成于22、14、10、7、5或3nm或更小工艺节点上的)的临界尺寸的IC器件。
根据一些实施例，图1的方法100包括在衬底200上形成102含锗(Ge)层210，以形成图2A的示例性所得结构。例如，衬底200可以包括硅、多晶硅或单晶硅，可以由其形成，可以是采用其沉积的或者可以是由其生长的。衬底200可以是采用各种其他用于形成硅基底或衬底(例如，硅单晶晶圆)的适当技术形成的。衬底200可以是借助于(例如)体硅、绝缘体上硅配置(SOI)或者多层结构实施的，包括那些在执行后续栅极图案化工艺之前在上面形成鳍的衬底。在其他实施方式中，衬底200可以是采用诸如IV族半导体材料和/或III-V族半导体材料的备选材料(其可以与硅结合，也可以不与硅结合)形成的，例如锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓铟(例如，In0.7Ga0.3As)、砷化镓或者锑化镓，以举出几个示例。从更一般的意义上来讲，根据本公开的实施例可以采用任何可以充当在上面构建半导体器件的基础的材料。
注意，本文对“IV族半导体材料”(或“IV族材料”或一般的“IV”)的使用包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等等。本文对“III-V族半导体材料”(或“III-V族材料”或一般的“III-V”)的使用包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如砷化镓(GaAs)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)等等。注意，例如，III族还可以被称为硼族或IUPAC族13、IV族还可以被称为碳族或IUPAC族14，并且V族还可以被称为氮族或IUPAC族15。例如，在一些实施例中，所述技术可以包括使用具有硅(Si)、锗(Ge)、锡(Sn)、铟(In)、镓(Ga)、铝(Al)、砷(As)、磷(P)或锑(Sb)的至少其中之一的衬底，以提供一些示例。在一些实施例中，衬底200可以掺有任何适当的n型和/或p型掺杂剂。例如，就Si衬底而言，可以使用适当的受主(例如，硼)对Si进行p型掺杂，或者可以使用适当的施主(例如，磷、砷)对Si进行n型掺杂，这些仅提供了一些示例性情况。然而，在一些实施例中，例如，衬底200可以是未掺杂/本征的或者具有相对最低的掺杂的(例如，包括低于1E16原子/立方厘米的掺杂浓度)。
在一些实施例中，原始衬底可以用于至少部分地形成一个或多个半导体器件(例如，晶体管)。之后，这些至少部分地形成的半导体器件可以被转移至主衬底或晶圆，以允许发生背面处理。换言之，在利用这样的转移衬底和主衬底方案的实施例中，能够在转移衬底被耦接至主衬底(例如，经由晶圆键合技术)之后在转移衬底的两侧进行处理。在一些实施例中，例如，衬底200可以包括通过米勒平面(100)、(110)或(111)或者其等价方案描述的表面晶体取向。尽管为了便于例示，在这一示例性实施例中将衬底200示为具有与后续结构中所示的其他层类似的厚度(Y轴方向内的尺寸)，但是在一些情况下，衬底200可以比所述其他层厚得多，例如，具有处于50到950微米的范围内的厚度，或者鉴于本公开将显而易见的任何其他适当厚度。在一些实施例中，衬底200可以用于一个或多个其他IC器件，例如，各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器或者任何其他适当半导体或IC器件，具体取决于最终用途或目标应用。相应地，在一些实施例中，文中描述的结构可以包含在片上系统(SoC)应用当中，考虑本公开这一点将变得显而易见。例如，可以单独地形成两个截然不同的芯片，之后将其健合到一起，从而对这两个截然不同的芯片以及形成于其上的器件进行操作耦接(例如，使用倒装芯片健合)。
在一些实施例中，可以采用任何适当的沉积或外延生长技术形成102含Ge层210，例如，所述技术为化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)和/或任何其他适当技术。还可能发生其他任选处理，例如，平面化/抛光技术(例如，化学机械抛光/平面化(CMP)技术)，以重新获取平面顶表面。注意，含Ge层210在图2A和后续附图中被示为带有阴影，其唯一目的在于辅助对该层的视觉识别。在一些实施例中，含Ge层210可以基本上仅包括锗，或者可以包括锗加上其他材料，例如硅、锡和/或碳，并任选包括适当掺杂剂(例如，作为p型掺杂剂的硼、作为n型掺杂剂的砷或磷)。例如，在含Ge层210是硅锗的情况下，其按照一定原子比既包括硅又包括锗，其可以被表达为Si1-xGex，其中，x是锗原子百分比，例如，其可以处于1-99atomic％的范围内，并且可以由锗百分比确定硅的原子百分比(1-x)。一般而言，含Ge层210内的锗浓度可以处于5-100atomic％的范围内，例如，大约5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90、95或100原子百分比的浓度，其中，近似修正因子表示+/-1atomic％。在一些实施例中，含Ge层210内的锗浓度可以至少为5、10、15、20、25、30、35、40、45、50、55、60、65、70、75、80、85、90或95atomic％。例如，在示例性实施例中，含Ge层210可以包括至少30atomic％的锗。在另一示例性实施例中，含Ge层210可以包括标称上的纯锗，其为至少85atomic％的Ge。在一些实施例中，例如，含Ge层可以具有处于5-400nm的范围内的或更大的厚度(Y轴方向上的尺寸)。
在一些实施例中，含Ge层210可以包括该特征内的一种或多种材料的浓度的渐变(例如，提高和/或降低)，例如，锗浓度的渐变。例如，在一些此类实施例中，可以在形成含Ge层210时提高锗浓度，例如，使得锗浓度在含Ge层210的顶部附近最高。而在其他实施例中，可以在形成含Ge层210时降低锗浓度，使得锗浓度在含Ge层210的底部附近(最接近衬底200)最高。在又一些实施例中，可以使锗浓度升高之后再降低，或者降低之后再升高，使得含Ge层210的中间部分与含Ge层210的顶部部分和底部部分相比可以包括相对较高或相对较低的锗浓度。例如，这样的渐变可以是通过调节反应剂流中的锗的浓度而实现的。这样的配置可以用来降低掺杂剂不合乎需要地扩散到沟道区内的可能性以及降低S/D接触电阻。在一些实施例中，含Ge层210可以包括多层结构，该多层结构包括至少两个成分上不同的材料层。注意，在一些实施例中，可以不必存在衬底200，使得含Ge层210可以是存在于图2A中的唯一层(例如，在采用体块含Ge衬底的情况下)。考虑到本公开，关于含Ge层210的很多变型将是显而易见的。
根据一些实施例，图1的方法100继续将含Ge层210图案化104成鳍，以形成图2B的示例性所得结构。图案化104处理可以包括任何适当技术，例如执行硬掩模处理、光刻和/或蚀刻。在一些实施例中，鳍宽度Fw(水平方向或X轴方向上的尺寸)可以处于2-100nm范围内(或者处于2-10、2-25、2-40、2-50、2-75、4-10、4-25、4-40、4-50、4-75、4-100、10-25、10-40、10-50、10-75、10-100、25-40、25-50、25-75、25-100或50-100nm的子范围内)或更大，或者可以是鉴于本公开将显而易见的任何其他值或范围。在一些实施例中，鳍高度Fh(垂直方向或Y轴方向上的尺寸)可以处于5-400nm的范围内(或者处于5-80、5-100、5-200、10-50、10-80、10-100、10-200、10-400、20-80、20-200、20-400、40-80、40-120、40-200、40-400、50-200、50-400、60-120、100-200、100-400或200-400nm的子范围内)或更大，或者可以是鉴于本公开将显而易见的任何其他值或范围。在一些实施例中，鳍高度Fh可以是至少10、20、40、50、80、100、150、200、300或400nm高，或者可以大于鉴于本公开将变得显而易见的任何其他适当阈值高度。在一些实施例中，鳍的高度与宽度之比(Fh:Fw)可以大于1，例如，大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或大于鉴于本公开将显而易见的任何其他适当阈值比。注意，在图2B的示例性实施例中，鳍包括衬底200的部分205，使得这些鳍的下部是衬底200原始的，如图所示。然而，并非意在使本公开局限于此，例如，因为可以将鳍形成为使得200/210界面可以比图示的相对更高或更低，或者恰好位于鳍的底部。
如图2B所示，为了便于例示，在这一示例性结构中沟槽215和鳍每者被示为具有基本上相同的尺寸和形状。然而，其并非意在使本公开受到这样的限制。例如，在一些实施例中，鳍可以被形成为具有变化的高度Fh、变化的宽度Fw、变化的起始点(或者变化的起始高度)、变化的形状和/或鉴于本公开将显而易见的任何其他适当的变化。例如，在其他实施例中，如下文进一步所述，鳍可以具有圆化的顶部、三角形或渐缩形状或者鉴于本公开将显而易见的某些其他适当鳍形状。此外，两个既定鳍之间的沟槽215可以被形成为具有变化的深度、变化的宽度、变化的起始点(或变化的起始深度)、变化的形状和/或鉴于本公开将显而易见的任何其他适当的变化。而且应当注意，尽管为了便于例示在图2B的示例性结构当中示出了四个鳍，但是可以形成任何数量的鳍，例如，一个、两个、三个、五个、十个、几百个、几千个、几百万个、几十亿个等等，这是基于本公开所能理解的。此外应当注意，鳍是通过在衬底200的至少部分上或之上毯式沉积含Ge层210，之后再将该结构图案化成鳍而形成的，如前文所述。然而，在一些实施例中，其可以是使用替代鳍方案形成的，如本文更详细所述。在一些实施例中，所述鳍中的一些可以用于n型MOS(NMOS)器件或者p型MOS(PMOS)器件，或者使用本文描述的技术形成的鳍可以被用到既包括NMOS器件又包括PMOS器件的互补MOS(CMOS)电路当中。
根据一些实施例，图1的方法100继续形成围绕鳍的浅沟槽隔离(STI)材料220，从而得到图2C的示例性结构。在一些实施例中，STI材料220的沉积106可以包括任何适当的沉积技术，例如CVD、ALD、PVD、旋涂沉积技术(SOD)和/或任何其他适当沉积工艺。在一些实施例中，STI材料220可以被形成至图2C所示的高度(Y轴方向上的尺寸)，而在其他实施例中，可以沉积STI材料，之后可以对该结构平面化，并且之后可以使STI材料凹陷至所示高度(例如，使用相对于鳍材料去除STI材料的选择性蚀刻处理，从而允许STI材料220凹陷)。在一些实施例中，STI材料220(其可以被称为STI层或绝缘体层并且可以具有多个区域)可以包括任何适当电绝缘材料，例如，一种或多种电介质、氧化物(例如，二氧化硅)和/或氮化物(例如，氮化硅)材料。在一些实施例中，STI材料220可以包括掺碳氧化物，例如，掺碳二氧化硅。在一些实施例中，STI层220的材料可以是基于衬底200的材料选择的。例如，就硅衬底而言，STI材料可以被选择成二氧化硅或氮化硅，以提供一些示例。
在图2C所示的鳍转而经由替代鳍方案形成的实施例中，这样的方案可以包括将衬底200形成为鳍，围绕那些将被去除的鳍形成STI材料，去除原生衬底鳍或者至少使其凹陷从而在STI材料区之间形成鳍形沟槽，沉积替代鳍材料，并且使STI材料凹陷，例如，其可以产生与图2C所示的相同的结构。例如，可以通过在这样的处理期间去除原生Si鳍并且采用SiGe或Ge材料对其予以替代而形成包括SiGe或Ge的替代鳍，以提供一些示例。在一些此类实施例中，可以替代所有的原生衬底鳍或者仅替代子集(例如，从而使一些替代鳍可用于后续处理，并且一些原生衬底鳍保留下来以供后续处理)。此外，在一些实施例中，可以通过掩蔽对于每一替代鳍子集处理而言将不被处理的区域而根据预期执行很多次凹陷和替代过程，从而根据预期形成很多替代鳍子集。在一些此类实施例中，第一替代鳍子集可以是为例如NMOS器件的n沟道晶体管形成的(例如，其中第一替代材料被选择为提高电子迁移率)，第二替代鳍子集可以是为例如PMOS器件的p沟道晶体管形成的(例如，其中第二替代材料被选择为提高空穴迁移率)。例如，高锗含量鳍(例如，具有高于75atomic％的锗)可以是为PMOS器件形成的，而III-V族材料鳍(例如，InGaAs或GaAs鳍)可以是为NMOS器件形成的。
此外，在一些实施例中，可以形成多层替代鳍，从而允许接下来在一个或多个晶体管(例如，GAA晶体管)的沟道区内形成纳米线或纳米带。在一些此类实施例中，多层替代鳍中的一些层是牺牲的，并且意在通过选择性蚀刻被去除(例如，在替代栅极处理期间)，本文将对其做更详细的描述。在一些情况下，用于形成一个或多个晶体管器件的最终鳍可以是基于这些鳍的间距限定的，其中，既定间距包括在X轴方向上从一个鳍的起始点到另一个鳍的起始点的距离。换言之，既定间距等于一个鳍的宽度加上一个相邻STI区域的宽度。在一些实施例中，采用本文描述的技术形成的鳍的间距可以处于10-200nm的范围内(或者处于10-20、10-50、10-100、20-50、20-100、20-200、50-100、50-200或100-200nm的子范围内)或更大，或者可以是鉴于本公开将显而易见的任何其他适当值或范围。
根据一些实施例，图1的方法100继续在图2C的结构上形成108伪栅极结构和间隔体，以形成图2D的示例性所得结构。回想一下，在本文当中方法100主要是在后栅极晶体管制作工艺流的语境下描述的，其中，处理包括形成伪栅极堆叠体，执行S/D处理，之后在对S/D区进行处理之后形成最终的栅极堆叠体。然而，在其他实施例中，可以使用先栅极工艺流执行所述技术。将继续使用后栅极工艺流对方法100进行描述，从而允许对这样的流程(其一般包括额外的处理)加以描述。
在这一示例性实施例中，继续形成108伪栅极堆叠体，这样的伪栅极堆叠体(在采用的情况下)可以包括伪栅极电介质252和伪栅电极254，由此形成图2E的示例性所得结构。伪栅极电介质252(例如，伪氧化物材料)和伪栅电极254(例如，伪多晶硅材料)可以用于替代栅极工艺，其中，例如，这些材料意在作为牺牲材料，因而后面可以将其去除并通过最终栅极结构对其加以替代。基于本公开可以理解，伪栅极堆叠体(和间隔体250)可以有助于限定每一鳍的沟道区和源极/漏极(S/D)区，其中，沟道区至少位于伪栅极堆叠体以下(因为其将位于最终的栅极堆叠体以下)，并且S/D区位于沟道区的两侧并且与沟道区相邻。注意，由于正在形成鳍式晶体管的语境下描述所述IC结构，因而最终的栅极堆叠体也将与鳍的两侧相邻，因为在采用鳍式(例如，FinFET)配置的实施例中栅极堆叠体将沿鳍式沟道区的三个壁存在。
在这一示例性实施例中，还形成了位于伪栅极堆叠体的两侧的被统称为栅极间隔体(或简称为间隔体)的侧壁间隔体250，并且例如，这样的间隔体250可以用于辅助沟道长度的确定，辅助替代栅极工艺，和/或辅助栅极结构与其他特征(例如，S/D接触部)的电隔离。间隔体250可以包括任何适当材料，例如任何适当的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，这是鉴于本公开将显而易见。根据一些实施例，间隔体250可以是使用任何适当技术形成的。根据一些实施例，可以基于特定应用根据预期选择宽度(Z轴方向上的尺寸)。
根据一些实施例，图1的方法100继续执行110源极/漏极(S/D)处理，从而形成图2E的示例性所得结构。在这一示例性实施例中，源极和漏极(S/D)处理110包括去除图2D的结构的鳍的部分并对其予以替代，以形成图2E所示的最终S/D区260。在其他实施例中，S/D处理可以包括采用最终S/D材料包覆S/D区内的鳍。在又一些实施例中，S/D处理可以包括向S/D区内的鳍当中注入或以其他方式引入杂质，从而使这些部分按照预期方式进行掺杂。因而，最终S/D区可以是采用任何适当技术形成的，并且可以包括很多不同的变化和配置，这是基于本公开所能够理解的。注意，S/D区260在本文中被如此称呼是为了便于描述，但是每一S/D区可以要么是源极区，要么是漏极区，使得对应的S/D区(位于沟道区的另一侧上的，并且因而位于栅极结构的另一侧上的)是源极区和漏极区中的另一者，由此形成源极区和漏极区对。
在一些实施例中，S/D区260可以包括鉴于本公开将显而易见的任何适当半导体材料，例如，单晶IV族和/或III-V族半导体材料。例如，既定S/D区260可以包括单晶Si、SiGe、Ge、GaAs、InGaAs、AlGaAs、AlAs、InP等中的一种。在一些实施例中，既定S/D区260可以包括n型和/或p型掺杂剂(例如，在本文描述的方案中的一种当中)。在一些实施例中，既定S/D区260可以包括该特征内的一种或多种材料浓度的渐变(例如，提高和/或降低)，例如，半导体材料成分浓度的渐变和/或掺杂剂浓度的渐变。例如，在一些此类实施例中，包括在既定S/D区260内的掺杂剂浓度可以发生渐变，使得其在对应的沟道区附近较低，并且在对应的S/D接触部附近较高，这可以是采用任何适当处理实现的，例如，调节反应剂流中的掺杂剂的量(例如，在原位掺杂方案期间)。这样的配置可以用来降低掺杂剂不合乎需要地扩散到沟道区内的可能性以及降低S/D接触电阻。在一些实施例中个，既定S/D区260可以包括多层结构，该多层结构包括至少两个成分上不同的材料层。在一些实施例中，可以使既定S/D区升高，从而使其延伸到高于对应沟道区的程度。考虑到本公开，多种S/D区配置和变型将变得显而易见。
根据一些实施例，图1的方法100继续在图2E的结构之上形成112电介质层270，根据预期进行平面化/抛光，之后去除伪栅极结构(其包括伪栅极电介质252和伪栅电极254)，如图2F的示例性所得结构中所示。基于本公开能够理解，去除伪栅极结构将露出采用本文描述的技术形成的最终晶体管器件的沟道区，其在这一示例性情况下是如图所示的由含Ge层210形成的鳍的部分。电介质层270可以被称为层间电介质(ILD)层，并且可以是采用任何适当技术(例如，通过ALD、CVD或PVD进行沉积)形成的。在一些实施例中，电介质或ILD层270可以包括任何预期电绝缘体、电介质、氧化物(例如，二氧化硅)和/或氮化物(例如，氮化硅)材料，这是鉴于本公开将显而易见的。在一些实施例中，电介质层270可以包括掺碳二氧化硅(或者掺碳氧化物)。在一些实施例中，可能希望为电介质层270选择具有低介电常数和高击穿电压的材料。在一些实施例中，为了降低介电常数，电介质层270可以被故意形成为多孔的，例如，多孔掺碳氧化物(例如，多孔掺碳二氧化硅)。注意，电介质层270可以包括多层结构，尽管其被示为单层。而且注意，在一些情况下，电介质层270和STI层220可以不包括如图2F所示的清晰界面，尤其是在(例如)电介质层270和STI层220包括相同材料的情况下。
例如，在形成电介质层270之后可以采用任何适当技术(例如，CMP处理)执行对该结构的平面化和/或抛光。去除伪栅极结构可以包括任何适当技术，例如，鉴于本公开将显而易见的硬掩模处理、光刻、抛光、蚀刻和/或清洁，以形成图2F的所得结构。注意，在一些实施例中，可以相对于周围材料对伪栅极层进行选择性蚀刻，例如，相对于含Ge层210材料以及相对于STI 220材料对伪栅极电介质进行选择性蚀刻，从而能够在保留210和220材料的同时去除伪栅极电介质。
如图2F所示，在去除了伪栅极结构之后，露出了沟道区(或者器件一旦完全制成可以变为沟道区的内容)，其中，F-F平面穿过所露出的沟道区。图3A示出了根据一些实施例的沿来自图2F的F-F平面的截面图，其贯穿沟道区并且垂直于鳍。为了便于举例说明，采用这样的截面图继续对由图1的方法100形成的所得结构进行例示。注意，提供围绕含Ge层210的鳍所示的较暗阴影211是为了从视觉上表明含Ge层210的化学成分发生变化的位置。这样的变化引起了区域211在含Ge层210的鳍内的形成，这样的变化可能是因暴露于氧化处理或沉积、掩模层/光致抗蚀剂沉积和去除、蚀刻等离子体和化学物质、灰化处理和/或其他制作处理而导致的。例如，在一些实施例中，引起含Ge层210内的区域211的形成的变化可以是原子脱离了其晶格位点的损伤的结果，其可以被描述为无定型化(与良好排序的晶体结构相反)或者部分无定型化。在一些实施例中，另一种损伤度量可以是在含Ge层210的外侧的几个表面单层内存在相对较高的氧、氮、碳、氯、氟和/或硫水平。在一些此类实施例中，假定SiGe原子的表面浓度可以是5E15原子每平方厘米(cm)(at/cm2)，那么在存在相对较高的O、N、C、Cl、F和/或S杂质的情况下，例如，对于这些物质中的任何物质而言它们将以超过1E12、5E12或1E13 at/cm2的浓度存在。
此外，根据一些实施例，在含Ge层210鳍暴露至氧化条件下时，鳍内的硅(在如此存在的情况下)可以比鳍内的锗更快地扩散至表面，从而在鳍的表面附近留下略微富含锗的层，其仍然或者替代性地表示暗区211所指示的内容。这种包括浓度轮廓变化的实施例可以指在本文描述的器件的制作期间在(例如)退火或其他处理的基础上发生的化学分离。通过执行本文描述的蚀刻和清洁处理114(其可以指鳍修整或窄化技术)，可以去除不希望的暗区211，从而露出用于最终栅极形成的更多预期表面，由此能够由其形成更高质量的晶体管器件。
根据一些实施例，图1的方法100继续执行114对露出沟道区内的含Ge层210的蚀刻和/或清洁，以形成图3B的所得结构。在这一示例性实施例中，在本文因其处理结果而被称为修整过程114的蚀刻和/或清洁处理包括对鳍的上部区域或沟道区213的相对侧壁执行修整蚀刻，从而在这些上部/沟道区213中实现经雕刻/修整的鳍。在一些实施例中，例如，可以采用利用蚀刻气体的等离子体辅助蚀刻工艺执行修整处理114，蚀刻气体包括含有氯(Cl)、氟(F)、氮(N)、氩(Ar)、氢(H)、氦(He)、碳(C)、氧(O)、硫(S)和氙(Xe)的化学物质中的一者或多者，该蚀刻工艺在处于15摄氏度和400摄氏度之间的范围内的衬底温度上以直接或远程等离子体进行操作。然而，可以采用任何数量的适当蚀刻和/或清洁工艺来形成图3B的示例性所得结构，鉴于本公开其将显而易见。注意，位于含Ge层210的上部/沟道区213以下的区域被指示为下部或亚沟道区212，如图3B所示。而且要注意，在下部/亚沟道区212内仍然存在围绕初始含Ge层210的部分的暗区211，因为其并未通过本文描述的修整处理114被去除，其原因在于该部分在这样的处理期间并未露出，这是基于本公开所能够理解的。
图3A'是来自图3A的部分A-A的放大版本，其示出了根据一些实施例的来自图3A的示例性结构的鳍的细节。图3B'是来自图3B的部分B-B的放大版本，其示出了在执行蚀刻和清洁之后来自图3B的示例性结构的鳍的细节。在图3A'中可以看出，在这一示例性实施例中，在上部/沟道区213和下部/亚沟道区212两者当中鳍的初始宽度(X轴方向上的尺寸)均为W1。然而，在其他实施例中，所述初始宽度可以是不同的，例如，在(例如)三角形、弯曲和/或渐缩鳍的情况下(其与图3A'中所示的矩形鳍形成了对照)。在执行了修整处理114之后，在图3B'中示出了所得结构，其中，鳍的上部/沟道区213具有所得宽度W2，而下部/亚沟道区212则保持W1的初始宽度。
如图3B'的示例性实施例中所示，下部/亚沟道区212具有与STI区220的绝缘体材料相邻的相对侧壁，以及指示在第一位置L(用以指示其在下部区域212内的位置)上处下部/亚沟道区212的相对侧壁之间的距离的第一宽度W1。此外，在这一示例性实施例中，上部/沟道区213具有相对侧壁以及指示在第二位置U(用以指示其在上部区域213内的位置)处上部/沟道区213的相对侧壁之间的距离的第二宽度W2。在一些此类实施例中，第一位置L可以处于第二位置U的10nm以内，例如，8nm以内，或6nm以内，或4nm以内，或2nm以内，或1nm以内，或0.5nm以内，或者可以是鉴于本公开将显而易见的某一其他适当值。注意，在图3B'中将位置L和位置U之间的这一距离大致描绘为D2。在一些实施例中，第一宽度W1可以比第二宽度W2宽至少1nm。在一些此类实施例中，第一宽度W1可以比第二宽度W2宽大约或至少2、4、5、10、15、20、25或30nm，或者可以是鉴于本公开将显而易见的某一其他适当近似值或阈值。注意，前述近似值是标称值的大约+/-10％以内(例如，大约2nm将是1.8-2.2nm，并且大约30nm将是27-33nm，等等)。
作为修整处理114的结果，注意，可以在下部/亚沟道区212的顶部(接近位于上部/沟道区213的基部的任一侧壁)形成向内急转或搁架。图5A-C描绘了根据本公开的各种实施例的这一向内急转或搁架。注意，在图5A中将搁架描绘成理想水平的，但实际上其可以是成某种角度的或者以其他方式呈非平坦性和非正交性，如图5B和图5C所示。类似地，图5A的鳍被示为具有理想的直侧壁，但实际上侧壁可以是渐缩的，使得鳍的底部比鳍的顶部宽，例如，如图5B和图5C所示。鳍也可以具有圆化的顶部，如图5C所示。在任何此类情况下，注意，鳍修整处理将引起接近鳍的沟道区和亚沟道区之间的界面的可检测向内急转，其是由正常鳍形成技术产生的任何鳍渐缩之外所附带的。在任何此类情况下，鳍两侧的向内急转或搁架可以是对称的，使得它们在长度和斜率/形状方面相似。因而，例如，如果第一宽度W1比第二宽度W2宽30nm，那么左侧向内急转/搁架可以约为15nm，并且右侧向内急转/搁架可以约为15nm。然而，应当进一步注意，不要求理想对称性，并且可以根据诸如所使用的膜材料和鳍修整蚀刻工艺对其他实施例做出不同配置，这是鉴于本公开将能够理解的。在一些此类实施例中，第一宽度W1处于比第二宽度W2宽7nm到30nm之间的范围内。
而且从图3B'、图5A、图5B和图5C还可以看出，在修整处理114之后，经修整的鳍的下部/亚沟道区212(未受到显著修整)可以包括具有第一半导体成分的第一半导体材料，经修整的鳍的上部/沟道区213(受到显著修整)可以包括具有第二半导体成分的第二半导体材料。在一些实施例中，第一半导体成分可以与第二半导体成分截然不同，如图5A-C的亚沟道区212内的竖直延伸虚线(其在图3B'中又被指示为211)所大致描绘的。更详细地，第一半导体成分可以包括在鳍形成之后的处理期间对下部/亚沟道区招致的工艺引发变化的指示标志。具体而言，第一半导体成分可以包括位于下部/亚沟道区212的相对侧壁的外表面处的表面化学成分(大致用垂直延伸的虚线或者较暗阴影描绘)以及位于两个相对外表面之间的体块化学成分。在一些实施例中，表面化学成分包括氧(O)、氮(N)、碳(C)、氯(Cl)、氟和硫(S)中的一者或多者。在一些此类实施例中，下部/亚沟道区212的第一半导体成分可以包括具有10atomic％或更高的锗直至100atomic％的锗的体块化学成分，上部/沟道区213的第二半导体成分可以包括10atomic％或更高的锗直至100atomic％的锗，其中，下部/亚沟道区212的体块化学成分可以与上部/沟道区213的第二半导体成分不同或相同。在一些此类实施例中，在下部/亚沟道区212内，第一半导体成分可以在表面化学成分内包含比体块化学成分内更高浓度的锗。
在一些实施例中，下部/亚沟道区212的表面化学成分内的锗浓度比这些区域212内的体块化学成分的锗浓度高至少10atomic％或更多，上部/沟道区213的第二半导体成分具有存在低于10atomic％的变化的锗浓度，亚沟道区212的表面处的这样的提高锗浓度指示作为鳍形成后处理的结果而招致的工艺引发变化。在一些情况下，上部/沟道区213可以基本上与下部/亚沟道部分212的体块化学成分相同(例如，具有处于10atomic％和99atomic％之间的范围内的锗浓度的Ge或SiGe，或者换言之具有处于10atomic％和100atomic％之间的范围内的锗浓度的SiGe，因为具有100atomic％的锗的SiGe就是Ge)，而在其他情况下上部/沟道区213在成分上不同于下部/亚沟道部分212的体块化学成分(例如，锗浓度的成分差异为至少10、15、20、25或30atomic％，或者含锗的下部/亚沟道部分212和上部/沟道区213包括砷化镓铟或其他III-V半导体化合物)。在表1中列举了几个具体示例。很多变化将是显而易见的。
表1.具体示例性器件成分*
Figure BDA0002392709240000181
*注意，表1中所给出的具体的atomic％值可以在可接受容差(例如，+/-5atomic％或者+/-10atomic％或者+/-20atomic％)内变化，或者可以按照其他方式在实施例之间发生变化，这一点将被意识到。
而且如图3B'、图5A、图5B和图5C中所示，下部/亚沟道区212的表面化学成分从该区域212的相对侧壁的外表面在其间延伸达距离D1，距离D1处于0.5nm和10nm之间的范围内，例如，处于2nm和8nm之间的范围内，或者处于3nm和5nm之间的范围内，或者处于2nm和4nm之间的范围内，或者处于0.5nm和10nm之间的任何其他子范围内。O、N、C、Cl、F、S和/或Ge的存在、浓度和深度轮廓可以通过扫描电子显微镜(SEM)、隧道电子显微镜(TEM)、能量色散X射线谱仪(EDX)、二次离子质谱仪(SIMS)或原子探针层析仪(APT)确定。在某些实施例中，O、N、C、Cl、F、S和/或Ge的表面浓度超过1E12、5E12或1E13原子/平方厘米。下部/亚沟道区212的体块化学成分还可以包括超过1E17原子/立方厘米的O、N、C、Cl、F、S浓度，然而在上部/沟道区213内则缺少包括O、N、C、Cl、F、S和/或Ge以超过某些阈值的浓度(例如，超过IE17原子/立方厘米，或者超过1E10原子/平方厘米的面密度)存在这一指标在内的可归因于下部/亚沟道区212的工艺引发变化的指示标志。
在一些实施例中，本文以各种方式描述的原理和技术可以用于在沉积栅极(或伪栅极)之前在开放的区域内对整个鳍进行雕刻/修整。例如，这可以包括在沉积栅极之前通过光刻限定要进行雕刻/修整(例如，硬掩模处理和图案化)的区域，之后执行修整蚀刻，以雕刻/修整该区域内的鳍。在其他实施例中，本文以各种方式描述的原理和技术可以用于在向鳍之间的沟槽内沉积绝缘体材料，接着对绝缘体材料进行蚀刻，从而使其凹陷到鳍的顶部高度以下从而露出鳍的沟道部分之后在开放区域内对整个鳍进行雕刻/修整。简言之，可以在晶体管形成过程中的任何数量的位置上执行本文公开的鳍修整处理，但鳍修整处理的执行要在鳍已经招致了沟道区表面的工艺引发变化(意在通过该鳍修整过程使其得到缓解)之后的某一时间上进行，这是将能够意识到的。
根据一些实施例，图1的方法100继续在露出的沟道区上形成最终栅极结构，从而得到图3C的示例性结构。注意，图4A是图3C的IC结构的透视图。如图3C和图4A所示，最终栅极结构或堆叠体包括栅极电介质282和栅电极284，它们可以是采用任何适当技术形成的。例如，最终栅极堆叠体可以是采用很宽范围的各种工艺中的任何工艺形成的，包括CVD、PVD、ALD、金属沉积工艺和/或任何其他适当技术。回想一下，在一些实施例中，可以采用先栅极流程(又被称为预先高k栅极)执行包括栅极电介质282和栅电极284的最终栅极堆叠体的形成。在这样的实施例中，可以替代性地在框110处执行最终栅极堆叠体处理，而非形成伪栅极堆叠体。然而，在这一示例性实施例中，最终栅极堆叠体是采用后栅极流程(又被称为替代栅极或替代金属栅极(RMG)工艺)形成的。不管是采用先栅极处理还是后栅极处理，最终栅极堆叠体都可以包括如图3C和图4A所示并且如本文所述的栅极电介质282和栅电极284。
栅极电介质282在一些实施例中可以包括任何适当氧化物(例如，二氧化硅)、高k电介质材料和/或鉴于本公开将显而易见的任何其他适当材料。高k电介质材料的示例包括(例如)氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、钛酸钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸锌铅，以提供一些示例，。在一些实施例中，栅极电介质282可以包括一种或多种硅化物(例如，硅化钛、硅化钨、硅化铌以及其他过渡金属的硅化物)。在一些实施例中，在采用高k电介质材料时，可以对栅极电介质282执行退火工艺，以提高其质量。栅电极284可以包括很宽范围的材料，例如各种适当的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)或其碳化物和氮化物中的一者或多者。
在一些实施例中，例如，栅极电介质282和/或栅电极284可以包括由两个或更多材料层构成的多层结构。例如，在一些实施例中，栅极电介质282可以包括由至少两个截然不同的层构成的多层结构，其中，所述截然不同的层是成分上不同的。在一些实施例中，栅极电介质282和/或栅电极284可以包括使所述特征的至少部分当中的一种或多种材料的含量/浓度渐变(例如，提高和/或降低)。在一些实施例中，在最终的栅极堆叠体中可以存在额外的层，例如一个或多个功函数层或其他适当的层。
注意，在去除伪栅极并且露出沟道区时，可以根据预期发生额外的处理。对沟道区的此类处理可以包括各种不同技术，例如，将沟道区内的材料形成为用于栅极全包围(GAA)晶体管配置的一条或多条纳米线。例如，图3C'是来自图3C的部分C-C的放大版本，其示出了根据一些实施例的针对沟道区结构的栅极全包围(GAA)变型。如图3C'所示，含Ge层210的上部/沟道区213已经被转化成了纳米线214(具体地，这一示例性实施例中的两条纳米线)。在此类示例性实施例中，原始鳍式沟道区可能已经包含了多层结构，其中，这些层中的一个或多个是牺牲的，并且执行选择性蚀刻处理，以去除这些牺牲层并释放纳米线214。如图3C'所示，提供了两条纳米线，然而使用本文公开的技术形成的纳米线或纳米带晶体管(例如，用于GAA配置)可以包括任何数量的纳米线/纳米带，例如1、3、4、5、6、7、8、9、10条或更多，具体取决于预期配置。在一些实施例中，纳米线或纳米带中的一者或多者可以被视作鳍的物理分开的上部，因而前文中联系上部/沟道区213所做的相关描述同样地适用于纳米线214。在采用一条或多条纳米带的实施例中，这些纳米带可以具有如上文针对鳍描述的高宽比，但是要反过来，使得纳米带与横躺的鳍相似(例如，具有至少1.5、2、2.5、3、4或5的宽高比)。
基于本公开可以理解，在这一示例性实施例中，沟道区至少位于栅极堆叠体以下。例如，就鳍式晶体管配置而言，沟道区可以位于栅极堆叠体以下并且位于栅极堆叠体之间，因为该堆叠体形成于三面上，这是本领域已知的。然而，如果晶体管器件是倒置的，并且接合至将作为最终衬底的东西上，那么沟道区可以位于栅极以上。因此，一般而言，根据一些实施例，栅极结构和沟道的关系可以包括接近关系(其可以包括或者可以不包括一个或多个居间栅极电介质层和/或其他适当层)，其中，栅极位于沟道区附近，使得其能够按照电学方式对沟道区施加控制。此外，就GAA晶体管配置而言，栅极堆叠体可以完全包围沟道区内的每条纳米线/纳米带(或者至少基本上包围每条纳米线，例如，包围每条纳米线的至少70％、80％或90％)。
根据一些实施例，图1的方法100继续执行118S/D接触部处理，以形成图4B的示例性所得结构。如图4B所示，在这一示例性实施例中，S/D接触部290被形成为与S/D区260中的每者接触。在一些实施例中，S/D接触部290可以是使用任何适当技术形成的，例如，在相应的S/D区260之上的ILD层270内形成接触沟槽，并且在沟槽内沉积金属或金属合金(或其他适当导电材料)。在一些实施例中，例如，S/D接触部290的形成可以包括硅化、锗化、III-V族化和/或退火工艺。在一些实施例中，例如，S/D接触部290中的一者或多者可以包括电阻降低金属和接触插塞金属，或者仅包括接触插塞。示范性的降低接触电阻的金属包括(例如)镍、钛、氮化钛、钽、氮化钽、钴、金、金锗、镍铂、镍铝和/或其他此类降低电阻的金属或金属合金。示例性接触插塞金属包括(例如)铝、钨、钌或钴，尽管也可以采用任何其他适当的导电金属或合金。在一些实施例中，在S/D接触部290区内可以存在额外的层，例如粘合层(例如，氮化钛)和/或内衬或阻挡层(例如，氮化钽)，如果希望如此的话。在一些实施例中，可以在既定S/D区260与其对应的S/D接触部290之间存在降低接触电阻的层，例如，具有相对较高的掺杂的居间半导体材料层(例如，具有高于1E18、1E19、1E20、1E21或1E22原子/立方厘米的掺杂剂浓度)。在一些此类实施例中，例如，降低接触电阻的层可以包括基于对应的S/D区的所包含材料和/或掺杂剂浓度的半导体材料和/或杂质掺杂剂。
根据一些实施例，图1的方法100继续完成120预期的集成电路(IC)处理。例如，这样的完成IC的额外处理可以包括后端或后道工序(BEOL)处理，以形成一个或多个金属化层，和/或使在前端或前道工序(FEOL)处理期间形成的晶体管器件互连。注意，为了便于描述，方法100的处理102-120是按照特定顺序示出的。然而，可以按照不同的顺序或者可以根本不执行过程102-120中的一者或多者。例如，框102是在制作平面晶体管配置时不必执行的任选过程。考虑到本公开，关于本文描述的方法100和技术的很多变型将变得显而易见。
本文提供的技术和结构的使用能够使用工具而被检测到，例如，所述工具为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；成分绘图；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDS)；二次离子质谱分析(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这些只是几种适当的示例性分析工具。具体而言，在本公开的一些实施例中，这样的工具可以指示具有成分和尺寸截然不同的上部/沟道区和下部/亚沟道区的晶体管的存在，如本文以各种方式所述。
示例性系统
图6是根据本公开的一些实施例的采用如本文公开的集成电路结构中的一者或多者实施的示例性计算系统。可以看出，计算系统1000包含母板1002。母板1002可以包括若干部件，其包括但不限于处理器1004和至少一个通信芯片1006，它们中的每者可以物理及电耦接至母板1002，或者集成于其内。应当认识到，母板1002可以是(例如)任何印刷电路板，不管是主板、主板上的子板还是系统1000的唯一板等等。
根据其应用，计算系统1000可以包括一个或多个其他部件，这些部件可以物理和电耦接至母板1002，也可以不存在这样的耦接。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM))、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、紧致磁盘(CD)、数字通用盘(DVD)等)。计算系统100中包含的部件中的任何部件可以包括根据示例性实施例配置的一个或多个集成电路结构或器件(例如，以包含一个或多个具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管，如本文以各种方式所提供的)。在一些实施例中，可以将多种功能集成到一个或多个芯片内(例如，注意，通信芯片1006可以是处理器1004的部分或者集成于其内)。
通信芯片1006能够实现往返于计算系统1000进行数据传送的无线通信。术语“无线”及其派生词可以用来描述利用调制电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不含有任何布线，但是在一些实施例中它们可能不含有。通信芯片1006可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(电气和电子工程师协会(IEEE)802.11系列)、全球微波接入互操作(WiMAX)(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、1x演进数据优化(Ev-DO)、高速分组接入(HSPA+)、高速下行链路分组接入(HSDPA+)、高速上行链路分组接入(HSUPA+)、增强型数据速率GSM演进(EDGE)、全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、它们的衍生物以及被称为3G、4G、5G和更高代的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，第二通信芯片1006可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。在一些实施例中，通信芯片1006可以包括一个或多个晶体管结构，所述晶体管结构包括具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管，如本文以各种方式所述。
计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括采用本文以各种方式描述的集成电路结构或器件实施的板载电路。术语“处理器”可以指任何对(例如)来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器内的其他电子数据的装置或装置的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些此类示例性实施例，通信芯片的集成电路管芯包括一个或多个本文以各种方式描述的集成电路结构或器件。考虑到本公开应当认识到，需要注意，可以将多标准无线能力直接集成到处理器1004内(例如，其中，任何芯片1006的功能性都被集成到处理器1004内，而不是具有单独的通信芯片)。此外注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以采用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组都可以具有集成于其内的多种功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级可移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄像机、便携式音乐播放器、数字视频记录仪或者任何其他处理数据或者采用通过所公开的如文中以各种方式所述的技术形成的一个或多个集成电路结构或器件的电子装置。
其他示例性实施例
下面的示例涉及其他实施例，通过这些示例，很多置换和配置将变得显而易见。
示例1是一种包括至少一个晶体管的集成电路(IC)，所述IC包括：包括栅电极和栅极电介质的栅极结构，栅电极包括金属材料；以及接近栅电极的鳍，栅极电介质位于栅电极和鳍之间，鳍具有包括锗的上部区域以及包括锗的下部区域，下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且上部区域具有与栅极电介质直接相邻并接触的相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有不同于第一化学成分的第二化学成分，第一化学成分包括氧、氮、碳、氯、氟或硫中的一者或多者；其中，在第一位置处下部区域相对侧壁之间的第一宽度比在第二位置处上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，第一位置位于第二位置的10nm以内。
示例2包括示例1的主题，进一步包括源极区和漏极区，鳍的上部区域位于源极区和漏极区之间。
例3包括例1或2的主题，其中，栅极电介质包括高k电介质材料。
示例4包括示例1-3中的任何示例的主题，其中，第一宽度比第二宽度宽至少5nm。
示例5包括示例1-4中的任何示例的主题，其中，第一宽度比第二宽度宽至少10nm。
示例6包括示例1-5中的任何示例的主题，其中，第一化学成分包括比第二化学成分至少多10原子百分比的锗。
示例7包括示例1-6中的任何示例的主题，其中，第一化学成分包括比第二化学成分至少多20原子百分比的锗。
示例8包括示例1-7中的任何示例的主题，其中，第一化学成分包括至少40原子百分比的锗。
示例9包括示例1-8中的任何示例的主题，其中，下部区域包括位于下部区域相对侧壁之间的体块区域，体块区域具有体块化学成分，体块化学成分包括处于第二化学成分的锗浓度的5原子百分比以内的锗浓度。
示例10包括示例9的主题，其中，第一化学成分包括比体块化学成分至少多10原子百分比的锗。
示例11包括示例1-8中的任何示例的主题，其中，下部区域包括位于下部区域相对侧壁之间的体块区域，体块区域具有体块化学成分，体块化学成分包括比第二化学成分的锗浓度高至少10原子百分比的锗浓度。
示例12包括示例11的主题，其中，第一化学成分包括比体块化学成分至少多10原子百分比的锗。
示例13包括示例1-12中的任何示例的主题，其中，氧、氮、碳、氯、氟或硫中的一者或多者以高于1E12原子/平方厘米的下部区域相对侧壁表面浓度包含在所述第一化学成分当中。
示例14包括示例1-13中的任何示例的主题，其中，第二化学成分包括硅、锡、铟、镓、砷和铝中的一者或多者。
示例15包括示例1-14中的任何示例的主题，其中，第一化学成分从下部区域相对侧壁的每者的外表面在其间延伸达0.5到10nm的距离。
示例16包括示例1-15中的任何示例的主题，其中，上部区域包括纳米线，使得栅极结构环绕包覆纳米线。
示例17是一种包括示例1-16中的任何一者的主题的计算系统。
示例18是一种包括至少一个晶体管的集成电路(IC)，所述IC包括：包括栅电极和栅极电介质的栅极结构，栅电极包括金属材料；接近栅电极的鳍，栅极电介质位于栅电极和鳍之间，鳍具有包括锗的上部区域以及包括锗的下部区域，下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且上部区域具有与栅极电介质直接相邻并接触的相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有第二化学成分，第一化学成分按照原子百分比具有较第二化学成分相对更高的锗浓度，第一化学成分还包括氧、氮、碳、氯、氟或硫中的一者或多者；以及源极区和漏极区，鳍的上部区域位于源极区和漏极区之间；其中，在第一位置处下部区域相对侧壁之间的第一宽度比在第二位置处上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，第一位置位于第二位置的10nm以内。
示例19包括示例18的主题，其中，栅极电介质包括高k电介质材料。
示例20包括示例18或19的主题，其中，第一宽度比第二宽度宽至少5nm。
示例21包括示例18-20中的任何示例的主题，其中，第一宽度比第二宽度宽至少10nm。
示例22包括示例18-21中的任何示例的主题，其中，第一化学成分包括比第二化学成分至少多10原子百分比的锗。
示例23包括示例18-22中的任何示例的主题，其中，第一化学成分包括比第二化学成分至少多20原子百分比的锗。
示例24包括示例18-23中的任何示例的主题，其中，第一化学成分包括至少40原子百分比的锗。
示例25包括示例18-24中的任何示例的主题，其中，下部区域包括位于下部区域相对侧壁之间的体块区域，体块区域具有体块化学成分，体块化学成分包括处于第二化学成分的锗浓度的5原子百分比以内的锗浓度。
示例26包括示例25的主题，其中，第一化学成分包括比体块化学成分至少多10原子百分比的锗。
示例27包括示例18-24中的任何示例的主题，其中，下部区域包括位于下部区域相对侧壁之间的体块区域，体块区域具有体块化学成分，体块化学成分包括比第二化学成分的锗浓度高至少10原子百分比的锗浓度。
示例28包括示例27的主题，其中，第一化学成分包括比体块化学成分至少多10原子百分比的锗。
示例29包括示例18-28中的任何示例的主题，其中，氧、氮、碳、氯、氟或硫中的一者或多者以高于1E12原子/平方厘米的下部区域相对侧壁表面浓度包含在所述第一化学成分当中。
示例30包括示例18-29中的任何示例的主题，其中，第二化学成分包括硅、锡、铟、镓、砷和铝中的一者或多者。
示例31包括示例18-30中的任何示例的主题，其中，第一化学成分从下部区域相对侧壁的每者的外表面在其间延伸达0.5到10nm的距离。
根示例32包括示例18-31中的任何示例的主题，其中，上部区域包括纳米线，使得栅极结构环绕包覆纳米线。
示例33是一种包括示例18-32中的任何示例的主题的移动计算系统。
示例34是一种形成包括至少一个晶体管的集成电路(IC)的方法，所述方法包括：形成具有包括锗的上部区域以及包括锗的下部区域的鳍，下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且上部区域具有相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有不同于第一化学成分的第二化学成分，第一化学成分包括氧、氮、碳、氯、氟或硫中的一者或多者；以及形成接近鳍的栅极结构，栅极结构包括栅电极和栅极电介质，栅电极包括金属材料，栅极电介质位于栅电极和鳍之间，上部区域相对侧壁与栅极电介质直接相邻并接触；其中，在第一位置处下部区域相对侧壁之间的第一宽度比在第二位置处上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，第一位置位于第二位置的10nm以内。
示例35包括示例34的主题，其中，形成鳍包括执行修整蚀刻，从而使上部区域相对侧壁之间的宽度降低至第二宽度。
示例36包括示例35的主题，其中，修整蚀刻包括利用蚀刻气体的等离子体辅助蚀刻工艺，蚀刻气体含有氯、氟、氮、氩、氢、氦、碳、氧、硫和氙中的一者或多者。
示例37包括示例35或36的主题，其中，修整蚀刻包括处于15到400摄氏度的范围内的操作温度。
示例38包括示例34-37中的任何示例的主题，其中，鳍是通过毯式沉积鳍的材料，之后将毯式沉积的材料整形成鳍而形成的。
示例39包括示例34-37中的任何示例的主题，其中，鳍是通过在绝缘体材料之间的鳍形沟槽内沉积鳍材料而形成的。
示例40包括示例34-39中的任何示例的主题，进一步包括形成源极区和漏极区，鳍的上部区域位于源极区和漏极区之间。
出于例示和说明的目的介绍了前面对示范性实施例的描述。其并非意在进行穷举或者使本公开局限于所公开的确切形式。考虑到本公开，很多修改和变型都是可能的。无意使本公开的范围受到这一详细描述的限制，相反本公开的范围由所附权利要求限定。未来提交的要求本申请的优先权的申请可以按照不同的方式主张对所公开主题的权利要求，并且一般可以包括任何一组的如文中以各种方式公开的或者以其他方式演示的一项或多项限制。

Claims (25)

1.一种包括至少一个晶体管的集成电路(IC)，所述IC包括：
包括栅电极和栅极电介质的栅极结构，所述栅电极包括金属材料；以及
邻近所述栅电极的鳍，所述栅极电介质位于所述栅电极和所述鳍之间，所述鳍具有包括锗的上部区域以及包括锗的下部区域，所述下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且所述上部区域具有与所述栅极电介质直接相邻并接触的相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有不同于所述第一化学成分的第二化学成分，所述第一化学成分包括氧、氮、碳、氯、氟或硫中的一者或多者；
其中，在第一位置处所述下部区域相对侧壁之间的第一宽度比在第二位置处所述上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，所述第一位置在所述第二位置的10nm以内。
2.根据权利要求1所述的IC，进一步包括源极区和漏极区，所述鳍的所述上部区域位于所述源极区和所述漏极区之间。
3.根据权利要求1所述的IC，其中，所述栅极电介质包括高k电介质材料。
4.根据权利要求1所述的IC，其中，所述第一宽度比所述第二宽度宽至少5nm。
5.根据权利要求1所述的IC，其中，所述第一宽度比所述第二宽度宽至少10nm。
6.根据权利要求1所述的IC，其中，所述第一化学成分包括比所述第二化学成分至少多10原子百分比的锗。
7.根据权利要求1所述的IC，其中，所述第一化学成分包括比所述第二化学成分至少多20原子百分比的锗。
8.根据权利要求1所述的IC，其中，所述第一化学成分包括至少40原子百分比的锗。
9.根据权利要求1-8中的任一项所述的IC，其中，所述下部区域包括位于所述下部区域相对侧壁之间的体块区域，所述体块区域具有体块化学成分，所述体块化学成分包括处于所述第二化学成分的锗浓度的5原子百分比以内的锗浓度。
10.根据权利要求9所述的IC，其中，所述第一化学成分包括比所述体块化学成分至少多10原子百分比的锗。
11.根据权利要求1-8中的任一项所述的IC，其中，所述下部区域包括位于所述下部区域相对侧壁之间的体块区域，所述体块区域具有体块化学成分，所述体块化学成分包括比所述第二化学成分的锗浓度高至少10原子百分比的锗浓度。
12.根据权利要求11所述的IC，其中，所述第一化学成分包括比所述体块化学成分至少多10原子百分比的锗。
13.根据权利要求1-8中的任一项所述的IC，其中，所述氧、氮、碳、氯、氟或硫中的一者或多者以高于1E12原子/平方厘米的所述下部区域相对侧壁的表面浓度包括在所述第一化学成分当中。
14.根据权利要求1-8中的任一项所述的IC，其中，所述第二化学成分包括硅、锡、铟、镓、砷和铝中的一者或多者。
15.根据权利要求1-8中的任一项所述的IC，其中，所述第一化学成分从所述下部区域相对侧壁的每者的外表面在其间延伸达0.5到10nm的距离。
16.根据权利要求1-8中的任一项所述的IC，其中，所述上部区域包括纳米线，使得所述栅极结构环绕包覆所述纳米线。
17.一种包括根据权利要求1-8中的任一项所述的IC的计算系统。
18.一种包括至少一个晶体管的集成电路(IC)，所述IC包括：
包括栅电极和栅极电介质的栅极结构，所述栅电极包括金属材料；
邻近所述栅电极的鳍，所述栅极电介质位于所述栅电极和所述鳍之间，所述鳍具有包括锗的上部区域以及包括锗的下部区域，所述下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且所述上部区域具有与所述栅极电介质直接相邻并接触的相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有第二化学成分，所述第一化学成分按照原子百分比具有较所述第二化学成分相对更高的锗浓度，所述第一化学成分还包括氧、氮、碳、氯、氟或硫中的一者或多者；以及
源极区和漏极区，所述鳍的所述上部区域位于所述源极区和所述漏极区之间；
其中，在第一位置处所述下部区域相对侧壁之间的第一宽度比在第二位置处所述上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，所述第一位置在所述第二位置的10nm以内。
19.根据权利要求18所述的IC，其中，所述第一宽度比所述第二宽度宽至少10nm。
20.根据权利要求18所述的IC，其中，所述第一化学成分包括比所述第二化学成分至少多20原子百分比的锗。
21.根据权利要求18-20中的任一项所述的IC，其中，所述氧、氮、碳、氯、氟或硫中的一者或多者以高于1E12原子/平方厘米的所述下部区域相对侧壁的表面浓度包括在所述第一化学成分当中。
22.根据权利要求18-20中的任一项所述的IC，其中，所述上部区域包括纳米线，使得所述栅极结构环绕包覆所述纳米线。
23.一种形成包括至少一个晶体管的集成电路(IC)的方法，所述方法包括：
形成具有包括锗的上部区域以及包括锗的下部区域的鳍，所述下部区域具有与绝缘体材料构成的区域相邻并接触的相对侧壁，并且所述上部区域具有相对侧壁，下部区域相对侧壁每者具有第一化学成分，并且上部区域相对侧壁每者具有不同于所述第一化学成分的第二化学成分，所述第一化学成分包括氧、氮、碳、氯、氟或硫中的一者或多者；以及
形成邻近所述鳍的栅极结构，所述栅极结构包括栅电极和栅极电介质，所述栅电极包括金属材料，所述栅极电介质位于所述栅电极和所述鳍之间，所述上部区域相对侧壁与所述栅极电介质直接相邻并接触；
其中，在第一位置处所述下部区域相对侧壁之间的第一宽度比在第二位置处所述上部区域相对侧壁之间的第二宽度宽至少1纳米(nm)，所述第一位置在所述第二位置的10nm以内。
24.根据权利要求23所述的方法，其中，形成所述鳍包括执行修整蚀刻，从而使所述上部区域相对侧壁之间的宽度降低至所述第二宽度。
25.根据权利要求24所述的方法，其中，所述修整蚀刻包括利用蚀刻气体的等离子体辅助蚀刻工艺，所述蚀刻气体含有氯、氟、氮、氩、氢、氦、碳、氧、硫和氙中的一者或多者。
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