KR20160137977A - 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스 - Google Patents

선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스 Download PDF

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KR20160137977A
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iii
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buffer layer
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channel
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매튜 브이. 메츠
잭 티. 카발리에로스
길버트 듀이
윌리 라흐마디
벤자민 추-쿵
마르코 라도사블예비치
한 위 덴
라비 필라리세티
로버트 에스. 차우
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인텔 코포레이션
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Abstract

실시예는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층 -제2 III-V족 재료는 알루미늄을 포함함- ; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하는 III-V족 재료 기반 디바이스를 포함한다. 또 다른 실시예는 상술한 주제를 포함하고, 제1 및 제2 III-V족 재료 기반 버퍼층들은 각각 III-V족 재료 기반 디바이스 채널층과 동일한 격자 파라미터를 갖는다. 기타 실시예들은 본 명세서에 포함된다.

Description

선택적 에피택셜 성장된 III-V족 재료 기반 디바이스{SELECTIVE EPITAXIALLY GROWN III-V MATERIALS BASED DEVICES}
본 명세서에 기술되는 바와 같은 실시예들은 전자 디바이스 제조 분야에 관한 것으로, 특히 III-V족 재료 기반 디바이스들의 제조에 관한 것이다.
선택적인 영역 에피택시는 III-V족 MOS 디바이스를 실리콘(Si) 기판 상에 형성하는데 사용될 수 있다. 일반적으로, 선택적인 영역 에피택시는 반도체 기판 상에 피착되는 패터닝된 유전체 마스크를 통한 에피택셜층의 로컬 성장을 지칭한다. 그러나, 결함은 III-V족 재료들이 실리콘 기판 상에 성장될 때 발생된다. 결함은 III-V족 재료와 실리콘 간의 격자 부정합은 물론이고, 실리콘 재료로부터 III-V족 재료로의 비극성에서 극성으로의 전이로 인한 것이다. 이러한 결함들은 III-V족 재료들에서 캐리어들(예를 들어, 전자들, 홀들, 또는 둘 모두)의 이동도를 감소시킬 수 있다. 결함의 발생으로 인해, III-V족 재료 기반 디바이스들, 게르마늄 기반 디바이스들, 또는 기타 격자 부정합 재료 기반 디바이스들을 CMOS(Complementary Metal-Oxide Semiconductor) 시스템들을 위한 실리콘 기판 상에 통합하는 것은 곤란하다.
도 1은 일 실시예에 따른 전자 디바이스 구조의 단면도를 나타낸다.
도 2는 도 1과 유사한 단면도로서, 일 실시예에 따라 기판 상에 제1 버퍼층이 피착된 이후의 도면이다.
도 3은 도 2와 유사한 단면도로서, 일 실시예에 따라 제1 버퍼층 상에 제2 버퍼층이 피착된 이후의 도면이다.
도 4는 도 3과 유사한 단면도로서, 일 실시예에 따라 제2 버퍼층 상에 디바이스층이 피착된 이후의 도면이다.
도 5는 도 4와 유사한 단면도로서, 일 실시예에 따라 디바이스층 상에 얇은 캡층이 선택적으로 성장된 이후의 도면이다.
도 6은 도 5와 유사한 단면도로서, 일 실시예에 따라 디바이스층 상에 고농도 도핑된 층이 피착된 이후의 도면이다.
도 7은 도 6과 유사한 단면도로서, 일 실시예에 따라 디바이스의 게이트 영역으로부터 고농도 도핑된 소스/드레인층이 제거된 이후의 도면이다.
도 8은 도 7과 유사한 단면도로서, 일 실시예에 따라 디바이스 핀이 형성된 이후의 도면이다.
도 9는 도 8과 유사한 단면도로서, 일 실시예에 따라 제1 버퍼층의 일부의 측벽들에 인접한 다른 절연층 상에 절연층이 피착된 이후의 도면이다.
도 10은 도 9와 유사한 단면도로서, 일 실시예에 따라 핀 상에 게이트 유전체층과 게이트 전극층이 피착된 이후의 도면이다.
도 11은 일 실시예에 따른 도 6에 도시된 바와 같은 다층 스택의 사시도이다.
도 12는 일 실시예에 따른 도 10에 도시된 바와 같은 트라이-게이트 트랜지스터의 일부의 사시도이다.
도 13은 일 실시예에 따라 캐리어들의 홀 이동도 대 InGaAs 채널 두께를 나타내는 예시적 그래프이다.
도 14는 일 실시예에 따라 유효 전자 질량(m0) 대 In 함유량(％)을 나타내는 예시적 그래프이다.
도 15는 일 실시예에 따라 InGaAs내의 인듐 함유량 대 격자 상수를 나타내는 예시적 그래프이다.
도 16은 일 실시예에 따른 컴퓨팅 디바이스(1600)를 나타낸다.
도 17은 본 발명의 실시예들에 사용되는 재료에 대한 밴드 얼라인먼트와 격자 상수 정보를 포함한다.
도 18은 본 발명의 2개의 실시예에서의 III-V족 재료 기반 디바이스의 단면도를 포함한다.
도 19는 본 발명의 실시예에서의 III-V족 재료 디바이스의 일부의 이미지를 포함한다.
도 20은 본 발명의 실시예에서의 디바이스를 제조하는 방법을 포함한다.
다음의 설명에서, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예들의 철저한 이해를 제공하기 위해, 특정 재료들, 요소들의 치수들 등과 같은 수많은 특정 상세 사항들이 제시된다. 그러나, 본 분야의 통상의 기술자에게는, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예들이 이들 특정 상세 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 반도체 제조 공정들, 기술들, 재료들, 장비, 기타 등등은 본 설명을 불필요하게 모호하게 하지 않도록 하기 위해 아주 상세히 설명되지는 않았다. 특정 예시적 실시예들이 기술되고 첨부 도면들에 나타내어지지만, 그러한 실시예들은 제한적이 아니라 단지 예시적일 뿐이며, 본 분야의 통상의 기술자들이 수정들을 행할 수 있기 때문에 실시예들은 도시되고 기술되는 특정 구성들 및 배열들에 제한되지 않는다는 것을 이해해야 한다. 명세서 전체에 걸쳐서 "일 실시예", "또 다른 실시예", 또는 "실시예"에 대해서 언급하는 것은, 해당 실시예와 연계하여 설명되는 특정한 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 전체에 걸친 여러 곳에서 "일 실시예" 또는 "실시예"와 같은 어구의 출현은 반드시 모두가 동일 실시예를 언급하는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 하나 또는 그 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 또한, 발명적인 양태들은 개시된 단일 실시예의 모든 특징들보다 적게 존재한다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 독립적이다. 예시적 실시예들이 본 명세서에 기술되었지만, 본 분야의 통상의 기술자라면 이러한 예시적 실시예들이 본 명세서에 기술되는 바와 같이 수정 및 변경으로 실시될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한적이라기보다 예시적 것으로 간주되어야 할 것이다.
선택적 에피택셜 성장된 III-V족 재료 기반 디바이스들을 제조하기 위한 방법들 및 장치들이 본 명세서에 기술된다. 제1 버퍼층은 기판 상의 절연층에서의 트렌치 내에 피착된다. 이 제1 버퍼층 상에는 제2 버퍼층이 피착된다. 이 제2 버퍼층 상에는 디바이스층이 피착된다. 실시예에서, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 일 실시예에서, 제2 버퍼층은 심지어 타겟 버퍼층 격자 파라미터를 초과하면서, 격자 파라미터를 변경하여(즉, 제2 버퍼의 격자 파라미터는 그레이드될 수 있고, 디바이스층 및/또는 제1 버퍼층의 격자 파라미터보다 작은, 동일한, 또는 큰 부분을 포함할 수 있다), 빨리 결함을 전멸시킬 수 있다. 실시예에서, 제1 버퍼층은 기판의 격자 파라미터와 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는다. 제1 버퍼층은 제2 버퍼층의 격자 파라미터 및/또는 채널층의 격자 파라미터와 실질적으로 동일한 격자 파라미터를 가질 수 있다. 일 실시예에서, 제1 버퍼층, 제2 버퍼층, 및 디바이스층 중 적어도 하나는 III-V족 재료 기반층이고, 기판은 실리콘 기판이다. 실시예에서, 캡층은 디바이스층 상에 피착된다. 일 실시예에서, 디바이스층을 포함하는 핀이 형성된다. 실시예에서, 게이트 유전체는 핀 위에 피착되고 소스 및 드레인 영역들은 핀내에 형성된다. 실시예에서, 디바이스층은 채널층을 포함한다.
적어도 일부 실시예들에서, 다층 스택은 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 포함한다. 제1 III-V족 재료 기반 버퍼층 위에는 제2 III-V족 재료 기반 버퍼층이 피착된다. 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층을 포함하는 다층 스택은 실리콘 기판 상의 절연층 내의 트렌치에 피착된다. 다층 스택은 선택적 에피택시 접근법을 이용한 실리콘의 III-V족 재료 통합을 허용한다. 선택적 에피택셜 성장은 실리콘 기판 상의 절연층 내의 트렌치에 다층 스택을 성장시키는 것을 포함한다. 기판 상의 절연층 내의 트렌치는 트렌치에 피착된 버퍼층들내에서 격자 부정합 성장으로부터 기인한 결함들이 캡처되도록(그리고 채널 또는 디바이스층으로부터 대체로 배제되도록) 종횡비(깊이 대 폭(D/W))를 갖는다. 이것은 양태-비율-트래핑(ART)의 형태와 관계가 있다.
기판과 디바이스층 간에 선택적으로 성장되는 버퍼층들은 하부 버퍼층들내의 전위 결함들을 캡처함으로써 디바이스층들로 전파되는 결함들을 감소시키는 이점을 제공한다. 본 명세서에서 기술되는 바와 같은 층 스택 조합(들)은 또한 밴드 오프셋으로 인한 채널과 기판 간의 절연을 제공하면서 실리콘 기판과 III-V족 디바이스층 사이에 더 큰 격자 부정합을 수용하는 이점을 제공한다. 실시예에서, III-V족 디바이스층은 높은 인듐("In") 조성물(예를 들어, 적어도 53％)을 갖는 InGaAs이다. 본 명세서에 사용되는 바와 같이, "53％"는 III-V족 재료와 관계가 있는 분야의 통상의 기술자라면 이러한 막들을 지칭하는 공통 수단이다. 이 명명법은 InGaAs 재료에 존재하는 III족 원소의 53％는 In이고, 밸런스(47％)는 Ga이라는 것을 가리킨다. 이 명명법은 "53％" 조성물을 지칭하는 보다 과학적으로 정확한 랜더링에 비추어 In26.5Ga23.5As50으로서 해석되는 것이다.
본 명세서에 기술되는 바와 같은 다수의 버퍼층을 포함하는 층 스택의 실시예들은 실리콘 기판과 III-V족 디바이스 채널층 간의 격자 부정합을 수용한다. 본 명세서에서 기술되는 헤테로-통합된 해결책은 다양한 디바이스 아키텍처(예를 들어, 트라이게이트 디바이스, 나노와이어, 나노리본, 및 그와 유사한 것)을 만들기 위해 활용될 수 있다.
도 1은 일 실시예에 따른 III-V족 재료 기반 전자 디바이스 구조의 단면도(100)를 나타낸다. 트렌치(103)는 기판(101)을 노출시킨 절연층(102)내에 형성된다.
일 실시예에서, 기판(101)은 반도체 재료(예를 들어, 단결정 실리콘, 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V족 재료 기반 재료(예를 들어, 갈륨 비소("GaAs")), 또는 이들의 임의 조합)를 포함한다. 일 실시예에서, 구조(100)는 집적 회로에 대한 금속화 상호접속 층들을 포함한다. 적어도 일부 실시예들에서, 구조(100)는 전자 디바이스들(예를 들어, 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 전기적 절연층, 예를 들어 층간 유전체, 트렌치 절연층, 또는 전자 디바이스 제조 기술 분야의 통상의 기술자에게 공지된 임의의 다른 절연층에 의해 절연되는 임의의 다른 능동 및 수동 전자 디바이스들)을 포함한다. 적어도 일부 실시예들에서, 구조(100)(또는 구조(100) 위의 층들에서)는 금속화 층들을 연결하도록 구성되는 상호접속들(예를 들어, 비아들)을 포함한다.
실시예에서, 기판(101)은 벌크 하부 기판, 중간 절연층, 및 상부 단결정층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상부 단결정층은 위에서 나열된 임의의 재료를 포함할 수 있다(예를 들어, 실리콘).
절연층(102)은 인접 디바이스들을 절연시키고 전류 누설을 방지하는데 적합한 임의의 재료일 수 있다. 일 실시예에서, 전기적 절연층(102)은 산화물층(예를 들어, 실리콘 이산화물), 또는 임의의 다른 전기적 절연층이다. 일 실시예에서, 절연층(102)은 층간 유전체(ILD), 예를 들어 실리콘 이산화물을 포함한다. 일 실시예에서, 절연층(102)은 폴리이미드, 에폭시, 광한정가능 재료들(예를 들어, 벤조사이클로부텐(BCB)), WPR-시리즈 재료들, 및/또는 스핀-온-글래스를 포함할 수 있다. 일 실시예에서, 절연층(102)은 낮은 유전율(로우-k) ILD 층이다. 일반적으로, 로우-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들을 지칭한다.
일 실시예에서, 절연층(102)은 기판(101)상의 하나의 핀을 다른 핀들로부터 절연시키는 필드 절연 영역들을 제공하기 위한 STI(shallow trench isolation)층이다. 일 실시예에서, 층(102)의 두께는 500 옹스트롬(Å) 내지 10,000Å의 대략적인 범위에 있다. 절연층(102)은 화학적 기상 피착(CVD), 및 물리적 기상 피착(PVP)과 같지만, 이에 국한되지 않는, 본 기술 분야의 통상의 기술자에게 공지된 임의의 기술들을 이용하여 피착되는 블랭킷일 수 있다.
일 실시예에서, 절연층(102)은 본 기술 분야의 통상의 기술자에게 공지된 패터닝 및 에칭 기술들 중 하나를 이용하여 트렌치(103)와 같은 트렌치들을 형성하기 위해 패터닝 및 에칭된다. 트렌치(103)는 깊이 D(121)와 폭 W(122)을 갖는다. 트렌치(103)의 종횡비(D/W)는 일부 실시예들에서 그 트렌치를 통하여 피착되는 버퍼층들의 두께를 결정한다. 트렌치의 D/W 비가 클수록, 일부 실시예들에서 버퍼층들이 더 두꺼워진다. 실시예에서, 기판 상에 트렌치를 통해 피착되는 버퍼층들은, 격자 부정합으로부터 기인하는 대부분의 결함이 그 버퍼층들내에 트랩되고 버퍼층들 상에 형성되는 디바이스층 내에 전파되는 것을 방지하도록 충분히 두껍다. 실시예에서, 트렌치의 종횡비(D/W)는 적어도 1.5이고, 보다 상세하게는, 적어도 3이다. 기타 실시예들은 보다 나은 트랜지스터 성능을 제공하기 위해 더 높은 종횡비, 예를 들어 10:1 또는 20:1 또는 심지어 그 이상을 포함한다. 실시예에서, 트렌치의 폭은 전자 디바이스의 폭에 의해 결정된다. 전자 디바이스는 예를 들어, 트라이-게이트 디바이스, 나노와이어 기반 디바이스, 나노리본 기반 디바이스, 또는 임의의 다른 전자 디바이스일 수 있다. 예를 들어, 트라이-게이트 트랜지스터를 위한 트렌치(103)의 폭은 약 5nm 내지 약 80nm일 수 있다. 예를 들어, 나노튜브 디바이스 또는 나노와이어 디바이스를 위한 트렌치(103)의 폭은 약 5nm 내지 약 80nm일 수 있다. 실시예에서, 트렌치의 깊이는 트렌치의 폭보다 적어도 3배 더 크다. 예를 들어, 트라이-게이트 트랜지스터의 경우, 트렌치(103)의 깊이는 약 250nm 내지 약 600nm일 수 있으며, 보다 상세하게는, 약 300nm 내지 약 400nm일 수 있다.
절연층(102)내의 트렌치(103)는 하부에 놓여진 기판(101)을 노출시키는 정사각형, 직사각형, 둥근형, 타원형, 또는 임의의 다른 형상을 가질 수 있다. 적어도 일부 실시예들에서, 트렌치의 폭은 약 20nm 내지 약 300nm이다. 적어도 일부 실시예들에서, 트렌치의 폭은 약 60nm 내지 약 600nm이다.
도 2는 도 1과 유사한 단면도(200)로서, 일 실시예에 따라 기판 상에 제1 버퍼층이 피착된 이후의 도면이다. 제1 버퍼층(104)은 기판(101)의 노출부 상에 트렌치(103)를 통하여 선택적으로 피착된다. 실시예에서, 버퍼층(104)은 기판(101)의 격자 파라미터와 그 위에 형성되게 될 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다. 일반적으로, 격자 상수는 결정 격자의 유닛 셀들 간의 거리로서 통상적으로 지칭되는 격자 파라미터이다. 격자 파라미터는 상이한 재료들 간의 구조적 호환성의 척도이다. 또 다른 실시예에서, 버퍼(104)의 격자 상수는 일반적으로 그 위에 이후에 결국 형성되는 채널과 동일할 것이다.
버퍼층(104)을 위한 재료는 제1 버퍼층(104)("LC1")의 격자 상수가 실리콘("LCsi")의 격자 상수와 디바이스 채널층("LCdc")의 격자 상수 사이에 있도록 선택된다. 다른 실시예에서, 버퍼층(104)를 위한 재료는 제1 버퍼층(104)의 격자 상수가 일반적으로 디바이스 채널층의 격자 상수와 동일하도록 선택된다. 실시예에서, 기판(101)은 실리콘 기판이고, 버퍼층(104)은 III-V족 재료를 포함한다. 일반적으로, III-V족 재료는 주기율표의 적어도 하나의 III족 원소(예를 들어, 알루미늄("Al"), 갈륨("Ga"), 및/또는 인듐("In"))와 주기율표의 V족 원소(예를 들어, 질소("N"), 인("P"), 비소("As"), 및/또는 안티몬("Sb")) 중 적어도 하나를 포함하는 혼합 반도체 재료를 지칭한다. 실시예에서, 버퍼층(104)은 InP, GaAs, InAlAs, GaAsSb, 다른 III-V족 재료, 또는 이들의 임의 조합이다. 실시예에서, 제1 버퍼층(104)의 격자 상수는 비율 R=(LC1-LCsi)/LCsi가 약 4％ 내지 약 8％가 되도록 한다.
실시예에서, 제1 버퍼층(104)의 두께는 적어도 약 5nm이고, 보다 구체적으로, 적어도 약 50nm이다.
실시예에서, 버퍼층(104)은 선택적인 영역 에피택시를 이용하여 기판(101)의 노출부 위에 트렌치(103)를 통하여 피착된다. 도 2에 도시된 바와 같이, 에피택셜 버퍼층(104)은 트렌치(103)를 통하여 반도체 기판(101)의 노출부 상에 국부적으로 성장된다. 에피택셜 버퍼층(104)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 에피택셜 기술들(예를 들어, CVD, MOCVD(metallo organic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술) 중 하나를 이용하여 기판(101)의 노출부 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다. 실시예에서, InP의 제1 에피택셜 버퍼층은 약 300℃ 내지 약 450℃의 온도에서, 보다 구체적으로는, 약 375℃에서 MOCVD 기술에 의해 기판(101)의 노출부 위에 트렌치(103)를 통하여 피착된다. 또 다른 실시예에서, 층(104)은 GaAs49Sb51을 포함한다. 또 다른 실시예에서, 층(104)은 GaAs36Sb64를 포함한다. 또 다른 실시예에서, 층(104)은 GaAs를 포함한다.
도 3은 도 2와 유사한 단면도(300)로서, 일 실시예에 따라 제1 버퍼층 위에 제2 버퍼층이 피착된 이후의 도면이다. 제2 버퍼층(105)은 버퍼층(104) 위에 트렌치(103)를 통하여 선택적으로 피착된다. 실시예에서, 제2 버퍼층(105)은 III-V족 재료를 포함한다. 실시예에서, 제2 버퍼층(105)은 인듐 알루미늄 비화물("InxAl1 -xAs"), 인듐 갈륨 비소 안티모니드("InxGa1 - xAsSb"), 또 다른 III-V족 재료가 혼합된 AsSb, AlAsSb, AlAs54Sb46, AlAs42Sb58, AlAsxSb1 -x, 또 다른 III-V족 재료, 또는 이들의 임의 조합이다. 실시예에서, 제2 버퍼층(105)은 또 다른 III-V족 재료의 제1 버퍼층(104) 위에 피착된다. 실시예에서, 제2 III-V족 재료 기반 버퍼층(105)은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 제2 III-V족 재료 기반 버퍼층(105)은 높은 인듐 함유량(예를 들어, 여기서 In은 III족 원자의 적어도 53%이다)을 갖는 III-V족 재료의 디바이스층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다(예를 들어, InxAl1 - xAs, InxGa1-xAs, 여기서 x는 적어도 0.53이다). 실시예에서, 제2 버퍼층(105)은 인듐 함유량의 적어도 70％ 원자 부분을 갖는 III-V족 재료의 디바이스층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다(예를 들어, InxAl1 - xAs, InxGa1 - xAs, 여기서 x는 적어도 0.7이다).
실시예에서, 디바이스 채널층은 인듐 갈륨 비화물("InGaAs")이고, 버퍼층(105)은 버퍼층(105)은 InxAl1 - xAs, InxGa1 - xAsSb, AlAs54Sb46, AlAs42Sb58, AlAsxSb1 -x, 또는 이들의 임의 조합이다. 실시예에서, 제1 버퍼층과의 하부 계면과 디바이스 채널층과의 상부 계면을 갖는 제2 버퍼 재료의 선택은 제2 버퍼층의 격자 상수가 채널층의 격자 상수와 매칭되도록 한다. 실시예에서, 제2 버퍼층(105)의 두께는 적어도 약 200nm이다.
실시예에서, 버퍼층(105)은 선택적인 영역 에피택시를 이용하여 버퍼층(104) 위에 트렌치(103)를 통하여 피착된다. 도 2에 도시된 바와 같이, 에피택셜 버퍼층(105)은 트렌치(103)를 통하여 제1 버퍼층(104) 상에 국부적으로 성장된다. 에피택셜 버퍼층(105)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 에피택셜 기술들(예를 들어, CVD, MOCVD, ALD, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술) 중 하나를 이용하여 제1 버퍼층(104) 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다. 실시예에서, 제2 에피택셜 버퍼층은 약 425℃ 내지 약 650℃의 온도에서, 보다 구체적으로는, 약 520℃ 내지 약 580℃의 온도에서 MOCVD 기술에 의해 제1 버퍼층(104) 위에 트렌치(103)를 통하여 피착된다. 실시예에서, MOVPE(metalorganic vapour phase epitaxy)는 약 425℃ 내지 약 650℃의 온도에서, 보다 구체적으로는, 약 520℃ 내지 약 580℃의 온도에서 제2 에피택셜층을 피착하는데 이용될 수 있다.
도 4는 도 3과 유사한 단면도(400)로서, 일 실시예에 따라 제2 버퍼층 위에 디바이스층이 피착된 이후의 도면이다. 디바이스층(106)은 제2 버퍼층(105) 위에 트렌치(103)를 통하여 선택적으로 피착된다. 실시예에서, 디바이스층(106)은 디바이스 채널층을 포함한다. 제2 버퍼층(105)은 디바이스층(106)의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 제1 버퍼층(104)은 디바이스층(106)의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 실시예에서, 디바이스층(106)은 높은 인듐 함유량을 갖는 III-V족 재료, 예를 들어 InGaAs 및/또는 InGaAsSb를 포함한다(예를 들어, 인듐은 III족 원자의 적어도 53％이다(예를 들어, lnxGa1-xAs, InxGa1 - xAsSb, 여기서 x는 적어도 0.53이다)). 실시예에서, 디바이스층(105)은 인듐의 적어도 70％(III족 원자의 원자비)를 포함하는 InGaAs 및/또는 InGaAsSb를 포함한다(예를 들어, lnxGa1 - xAs, InxGa1 - xAsSb, 여기서 x는 적어도 0.7이다).
실시예에서, 디바이스 채널층(106)은 InGaAs이고 제2 버퍼층(105)은 InAlAs, InGaAsSb, AlAsSb, GaAsSb 또는 이들의 임의 조합이다. 실시예에서, 제2 버퍼층의 III-V족 재료의 격자 상수는, 상술한 바와 같이, 디바이스층(106)의 III-V족 재료의 격자 상수와 매칭된다. 디바이스층(106)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 디바이스층(106)의 두께는 약 1nm 내지 약 100nm에 있다.
실시예에서, 디바이스층(106)은 선택적인 영역 에피택시를 이용하여 버퍼층(105) 위에 트렌치(103)를 통하여 피착된다. 도 4에 도시된 바와 같이, 디바이스층(106)은 트렌치(103)를 통하여 버퍼층(105)상에 국부적으로 성장된다. 에피택셜 디바이스층(106)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 에피택셜 기술들(예를 들어, CVD, MOCVD, ALD, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술) 중 하나를 이용하여 버퍼층(105) 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다. 실시예에서, InGaAs의 디바이스층은 약 400℃ 내지 약 650℃의 온도에서, 보다 구체적으로는, 약 520℃ 내지 약 580℃의 온도에서 MOCVD 기술에 의해 버퍼층(105) 위에 트렌치(103)를 통하여 피착된다.
도 5는 도 4와 유사한 단면도(500)로서, 일 실시예에 따라 디바이스층 상에 얇은 캡층이 선택적으로 성장된 이후의 도면이다. 얇은 캡층은 게이트의 제어를 향상시키기 위해, 디바이스층(106) 위에 하이-k 게이트 유전체(예를 들어, TaSiOx)와의 계면으로서 선택적으로 피착될 수 있다. 얇은 캡층(107)은 디바이스층(106) 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다. 실시예에서, 캡층(107)은 III-V족 재료를 포함한다. 실시예에서, 캡층(107)은 InP이다. 실시예에서, 캡층(107)의 두께는 약 0.5nm 내지 약 3nm이다.
실시예에서, 캡층(107)은 선택적인 영역 에피택시를 이용하여 디바이스층(106) 위에 트렌치(103)를 통하여 피착된다. 도 5에 도시된 바와 같이, 캡층(107)은 트렌치(103)를 통하여 디바이스층(107)상에 국부적으로 성장된다. 캡층(107)은 CVD, MOCVD, ALD, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 디바이스층(106) 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다.
도 6은 도 5와 유사한 단면도(600)로서, 일 실시예에 따라 디바이스층 위에 고농도 도핑된 층이 피착된 이후의 도면이다.
실시예에서, 고농도 도핑된 층(108)은 트랜지스터 디바이스를 위한 소스(S) 및 드레인(D)을 제공하기 위한 디바이스층 상에 피착된다. 도 6에 도시된 바와 같이, 다층 스택은 트렌치(103)내에 그리고 기판(101)상에 선택적으로 성장된다. 스택은 기판(101)상에 있는, 제1 버퍼층(104)상에 있는, 제2 버퍼층(105)상에 있는, 디바이스층(106)상에 있는, 캡층(107)상에 고농도 도핑된 층(108)을 포함한다. 실시예에서, 고농도 도핑된 소스/드레인층(108)은 공정에서 나중에 게이트 영역으로부터 제거되고 트랜지스터 제조동안 소스/드레인 영역들에 남겨진다. 실시예에서, 캡층(107)은 (예를 들어, 디바이스의 게이트 부분만을 노출시키는 패터닝이 일어난 이후에) 흐름을 따라 추가적으로 피착된다. 실시예에서, 고농도 도핑된 층(108)은 (예를 들어, 디바이스의 소스 및 드레인 부분만을 노출시키는 패터닝이 일어난 이후에) 흐름을 따라 추가적으로 피착된다.
실시예에서, 고농도 도핑된 소스/드레인층(108)은 III-V족 재료를 포함한다. 일 실시예에서, 고농도로 도핑된 층(108)은 1x1019 atoms/㎤와 1x1021 atoms/㎤ 사이의 도펀트의 농도를 가지고 디바이스층(107) III-V족 재료과 유사한 III-V족 재료를 포함한다. 실시예에서, 소스/드레인층(108)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 소스/드레인층(108)의 두께는 약 10nm 내지 약 100nm이다. 보다 구체적인 실시예에서, 소스/드레인층(108)의 두께는 약 40nm이다. 실시예에서, 소스/드레인층(108)은 선택적인 영역 에피택시를 이용하여 캡층(107) 위에 트렌치(103)를 통하여 피착된다. 소스/드레인층(108)은 CVD, MOCVD, ALD, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 이용하여 캡층(107) 위에 트렌치(103)를 통하여 선택적으로 피착될 수 있다. 실시예에서, 고농도 도핑된 층(108)은 채널 재료(106) 바로 위에, 트라이게이트 핀의 형성 이후에 피착된다.
도 11은 일 실시예에 따른 도 6에 도시된 바와 같이 다층 스택의 사시도(1100)이다. 다층 스택은 기판(201) 상의 절연층(202)내에 형성되는 트렌치 내에 제1 버퍼층(204)을 포함한다. 제1 버퍼층(204) 상에는 제2 버퍼층(205)이 피착되고 제2 버퍼층 상에는 디바이스 채널층(206)이 피착된다. 제2 버퍼층(205)은 디바이스 채널층(206)의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 앞서 논의한 바와 같이, 제1 버퍼층(204)은 기판(201)의 격자 파라미터와 디바이스 채널층(206)의 격자 파라미터 사이의 격자 파라미터를 갖는다. 제1 버퍼층은 실시예에서 제2 버퍼층과 동일한 격자 상수를 가질 수 있다. 제1 버퍼층은 실시예에서 채널층과 동일한 격자 상수를 가질 수 있다. 제1 버퍼층은 실시예에서 채널층 및 제2 버퍼층과 동일한 격자 상수를 가질 수 있다. 실시예에서, 층(205)의 격자 상수는 층들(204와 206) 간의 격자 상수 델타/차이를 가교시키기 위해 트렌치(203)의 높이를 따라 가변될 수 있다.
앞서 논의한 바와 같이, 실시예에서, 제1 버퍼층(204), 제2 버퍼층(205) 및 디바이스 채널층(206)은 각각 III-V족 재료 기반 층이고, 기판(201)은 실리콘 기판이다. 앞서 논의한 바와 같이, 캡층(207)은 디바이스 채널층(206) 상에 선택적으로 피착된다. 실시예에서, 제1 버퍼층(204), 제2 버퍼층(205), 디바이스 채널층(206) 및 캡층(207)은 각각 CVD에 의해 피착된다.
일반적으로, 격자 부정합 막들이 함께 통합될 때, 결함들이 형성된다. 이러한 결함들이 일단 형성되면, 일정 각도로 격자에 전파된다. 다층 스택의 실시예는 기판(201)상의 절연층(202)에서의 트렌치(203)내의 제1 버퍼층(204), 제1 버퍼층(204)상의 제2 버퍼층(205); 및 제2 버퍼층(205)상의 디바이스 채널층(206)을 포함하고, 여기서 제2 버퍼층(205)은 디바이스 채널층(206)의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층(204)은 기판(201)의 격자 파라미터와 디바이스 채널층(206)의 격자 파라미터 사이의 격자 파라미터를 가지고, 디바이스 성능에 영향을 미치지 않도록 실제 디바이스 채널층(206) 아래로 결함 종료 계면을 잘 이동하게 한다(또는 제2 버퍼층 및/또는 채널층의 격자 상수와 동일하다).
도 7은 도 6과 유사한 단면도(700)로서, 일 실시예에 따라 고농도 도핑된 소스/드레인층이 디바이스의 게이트 영역(123)으로부터 제거된 이후의 도면이다. 고농도 도핑된 소스/드레인층(108)은 디바이스층(106)의 소스/드레인 영역들(도시 생략) 상에 본래의 상태로 남아 있다.
도 8은 도 7과 유사한 단면도(800)로서, 일 실시예에 따라 디바이스 핀이 형성된 이후의 도면이다. 도 8에 도시된 바와 같이, 디바이스 핀(109)은 제2 버퍼층(110)의 일부 상의 디바이스층(111)의 일부 상의 선택적인 캡층(112)의 일부를 포함한다. 층(105)의 일부, 아무것도, 또는 중요한 부분이 다른 실시예들에서 에칭될 수 있다. 도 8에 도시된 바와 같이, 핀(108)은 상부면(124)과, 대향하는 측벽들(125 와 126)을 갖는다. 실시예에서, 핀(109)을 형성하는 것은 캡층(107) 상에 패터닝된 하드 마스크를 피착하고나서 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 바와 같은 디바이스 설계에 의해 결정되는 깊이로 절연층(102)을 리세싱하는 것을 포함한다. 일 실시예에서, 절연층(102)은 핀(109)을 원상태 그대로 남겨둔 채 선택적인 에칭 기술에 의해 리세싱된다. 예를 들어, 절연층(102)은 기판(101) 상에서 핀에 대한 실질적으로 높은 선택도를 갖는 화학적 성질을 갖는 습식 에칭 및/또는 건식 에칭과 같은, 그러나 이에 한정되지 않는, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 선택적인 에칭 기술을 이용하여 리세싱될 수 있다. 이것은 화학적 성질이 기판(101)의 핀보다 절연층(102)을 우세하게 에칭한다는 것을 의미한다. 일 실시예에서, 핀에 대한 절연층(102)의 에칭 레이트의 비율은 적어도 10:1이다.
도 8에 도시된 바와 같이, 패터닝되는 하드 마스크는 핀(109)으로부터 제거된다. 패터닝되는 하드 마스크층은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 바와 같은 연마 공정(예를 들어, CMP)에 의해 핀(109)의 상부로부터 제거될 수 있다. 도 8에 도시된 바와 같이, 절연층(102)은 절연층(102)의 상부면에 대한 디바이스 핀(109)의 높이를 정의하는 미리 결정된 깊이로 리세싱된다. 핀(109)의 높이와 폭은 일반적으로 설계 선택에 의해 결정된다. 실시예에서, 핀(109)의 높이는 약 10nm 내지 약 100nm이고 핀(109)의 폭은 약 5nm 내지 약 20nm이다. 일 실시예에서, 최초 트렌치 치수는 핀 치수(예를 들어, 핀의 폭)를 구술한다.
도 9는 도 8과 유사한 단면도(900)로서, 일 실시예에 따라 제1 버퍼층(110)의 일부의 측벽들에 인접한 절연층(102) 위에 절연층(113)이 피착된 이후의 도면이다. 일 실시예에서, 절연층(113)은 인접하는 디바이스들을 절연시키고 핀들로부터의 누설을 방지하기에 적절한 임의의 재료일 수 있다. 일 실시예에서, 전기적 절연층(113)은 산화물층(예를 들어, 실리콘 이산화물 또는 설계에 의해 결정된 임의의 다른 전기적 절연층)이다. 일 실시예에서, 절연층(113)은 기판(101) 상의 핀들끼리 절연시키는 필드 절연 영역을 제공하기 위한 STI층이다. 일 실시예에서, 절연층(113)의 두께는 핀 디바이스 설계에 의해 결정되는 제2 버퍼층(110)의 일부의 두께에 대응한다. 실시예에서, 절연층(113)의 두께는 1nm 내지 약 30nm의 대략적인 범위에 있다. 절연층(113)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 기술들, 예를 들어 CVD, PVP, 및 이와 유사한 것을 포함하지만 이에 한정되지 않는 기술들 중 임의의 것을 이용하여 블랭킷 피착될 수 있다.
도 10은 도 9와 유사한 디바이스(1000)의 단면도로서, 일 실시예에 따라 핀 위에 게이트 유전체층과 게이트 전극층이 피착된 이후의 도면이다. 게이트 유전체층(114)은 반도체 핀(109)의 3개의 측면 상에 그리고 그 주위에 형성된다. 도 10에 도시된 바와 같이, 게이트 유전체층(114)은 상부면(124) 상에 또는 인접하여 형성되고, 측벽(125) 상에 또는 인접하여 형성되며, 핀(109)의 측벽(126) 상에 또는 인접하여 형성된다. 게이트 유전체층(114)은 임의의 공지된 게이트 유전체층일 수 있다.
일 실시예에서, 게이트 유전체층(114)은 실리콘 이산화물의 유전 상수보다 더 큰 유전 상수를 갖는 하이-k 유전체 재료이다. 일 실시예에서, 전기적 절연층(114)은 금속 산화물 유전체와 같은, 하이-k 유전체 재료를 포함한다. 예를 들어, 게이트 유전체층(114)은 탄탈륨 실리콘 산화물(TaSiOx), 펜타옥사이드(Ta2O5), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 란타늄 산화물(La2O4), 리드 지르코늄 티타네이트(PZT), 및/또는 기타 하이-k 유전체 재료, 또는 이들의 조합일 수 있지만, 이에 한정되지 않는다. 실시예에서, 게이트 유전체층(114)은 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy) 또는 실리콘 질화물(Si3N4) 유전체층이다. 실시예에서, 게이트 유전체층(114)의 두께는 약 1nm 내지 약 20nm 사이의 개략적인 범위에 있으며, 보다 구체적으로는, 약 5nm 내지 약 10nm 사이의 개략적인 범위에 있다.
도 10에 도시된 바와 같이, 게이트 전극층(115)은 핀(109) 상의 게이트 유전체층(114) 상에 피착된다. 게이트 전극(115)은 도 10에 도시된 바와 같이 게이트 유전체층(114) 상에 그리고 그 주위에 형성된다. 게이트 전극(115)은 반도체 핀(109)의 측벽(125) 상의 게이트 유전체(114) 상에 또는 인접하여 형성되고, 반도체 핀(109)의 상부면(124) 상의 게이트 유전체(114) 상에 형성되고, 반도체 핀(109)의 측벽(126) 상의 게이트 유전체층(114) 상에 또는 인접하여 형성된다.
도 10에 도시된 바와 같이, 게이트 전극(115)은 핀 디바이스의 채널 길이를 정의하는 거리에 의해 절연된 측벽(127)과 측벽(128)과 같은, 한 쌍의 측면 대향 측벽들과 상부면(130)을 갖는다. 게이트 전극(115)은 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 실시예에서, 게이트 전극(115)은 텅스텐, 탄탈, 티타늄, 및 이들의 질화물 및 루테늄, 로듐 및 플래티넘과 같은, 그러나 이에 한정되지 않는 금속 게이트 전극이다. 게이트 전극(115)은 반드시 단일 재료일 필요는 없으며, 다결정 실리콘/금속 전극 또는 금속/다결정 실리콘 전극과 같은, 그러나 이에 한정되지 않는 박막들의 복합 스택(composite stack)일 수 있다는 것을 인식해야 한다. 실시예에서, 게이트 전극(115)은 1x1019 atoms/㎤ 내지 1x1020 atoms/㎤ 사이의 농도 밀도로 도핑된 다결정 실리콘으로 구성된다.
도 12는 일 실시예에 따른 도 10에 도시된 바와 같은 트라이-게이트 트랜지스터의 일부의 사시도(1200)이다. 도 12에 도시된 바와 같이, 트라이-게이트 트랜지스터는 핀(309)에 인접한 기판(301) 상에 전기적 절연층(302)을 포함한다. 일 실시예에서, 트라이-게이트 트랜지스터는 하나 이상의 금속화된 층(도시 생략)에 결합된다. 하나 이상의 금속화된 층은 유전체 재료(예를 들어, ILD(도시 생략))에 의해 인접한 금속화된 층으로부터 절연될 수 있다. 인접하는 금속화된 층들은 비아들(도시 생략)에 의해 전기적으로 상호접속될 수 있다.
도 12에 도시된 바와 같이, 핀(309)은 절연층(302)의 상부면으로부터 돌출된다. 핀(309)은 III-V족 재료 기반 제1 버퍼층(304) 상의 III-V족 재료 기반 제2 버퍼층(305)의 일부(306) 상의 III-V족 재료 기반 디바이스 채널층(307) 상의 선택적 III-V족 재료 기반 캡층(308)을 포함한다. 게이트 전극(311)은 게이트 유전체(310) 상에 그리고 그 주위에 형성된다.
III-V족 재료 기반 제1 버퍼층(304) 상의 III-V족 재료 기반 제2 버퍼층(305)의 일부(306) 상의 III-V족 재료 기반 디바이스 채널층(307) 상의 선택적 III-V족 재료 기반 캡층(308)(예를 들어, 캡층을 이용하는 일부 실시예들에서 트라이게이트 핀의 상부 및 2개의 측벽 주위를 감쌀 수 있다)을 포함하고, 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는(또는 제2 버퍼층과 동일하고/동일하거나 채널층과 동일한) 핀(309)은 버퍼층들(304 및/또는 305)의 두께내에서 결함들이 캡처될 수 있도록 기판(301)과 디바이스 채널층(307)간의 격자 부정합의 수용을 제공한다.
도 12에 도시된 바와 같이, 핀(309)은 반도체 핀 폭을 정의하는 거리에 의해 절연된 한 쌍의 대향하는 측벽들을 갖는다. 일 실시예에서, 핀 폭은 약 5㎚ 내지 약 50㎚의 대략적인 범위에 있다. 일 실시예에서, 핀들의 길이는 폭보다 더 크며 설계 선택에 의해 결정된다. 일 실시예에서, 핀들의 길이는 약 50㎚ 내지 수백 미크론이다. 실시예에서, 절연층(302)의 상부면 위의 핀 높이는 약 5nm 내지 500nm의 대략적인 범위에 있다.
도 12에 도시된 바와 같이, 게이트 전극(311)은 핀(309)의 게이트 유전체(310) 상에 피착된다. 게이트 전극(311)은 게이트 유전체(310) 상에 그리고 그 주위에 형성된다. 소스 영역과 드레인 영역은 핀(309)의 디바이스층 일부(313)에서 게이트 전극(311)의 대향측들에 형성된다. 소스/드레인 전극들(312) 중 하나는 게이트 전극(311)의 일 측에 있는 소스/드레인 영역 상에 형성되고, 소스/드레인 전극들 중 다른 하나(도시 생략)는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 기술들 중 하나를 이용하여 게이트 전극(311)의 대향측에 있는 소스/드레인 영역 상에 형성된다.
소스 및 드레인 영역들은 N형 또는 P형 도전성과 같은 동일한 도전형으로 형성된다. 실시예에서, 소스 및 드레인 영역들은 1x1019 atoms/㎤와 1x1021 atoms/㎤ 간의 도핑 농도를 갖는다. 소스 및 드레인 영역들은 균일한 농도로 형성될 수 있거나 팁 영역들(예를 들어, 소스/드레인 연장부)과 같은 상이한 농도 또는 도핑 프로파일의 서브영역들을 포함할 수 있다. 실시예에서, 소스 및 드레인 영역들은 동일한 도핑 농도 및 프로파일을 갖는다. 실시예에서, 소스 및 드레인 영역들의 도핑 농도 및 프로파일은 특정 전기적 특성을 획득하기 위해 변할 수 있다. 소스 영역과 드레인 영역들 사이에 위치한 핀(309)의 일부는 트랜지스터의 채널 영역(314)을 정의한다.
채널 영역(314)은 또한 게이트 전극(311)에 의해 둘러싸인 반도체 핀(309)의 영역으로서 정의될 수 있다. 그러나, 때로는, 소스/드레인 영역은 게이트 전극 길이(Lg)보다 약간 짧은 채널 영역을 정의하기 위해, 예를 들어 확산을 통해 게이트 전극 약간 아래로 연장할 수 있다. 실시예에서, 채널 영역(314)은 진성(intrinsic) 또는 미도핑된(undoped) 것이다. 실시예에서, 채널 영역(314)은 예를 들어, 1x1016 atoms/㎤ 내지 1x1019 atoms/㎤ 간의 도전성 레벨로 도핑된다. 실시예에서, 채널 영역이 도핑되는 경우, 이것은 일반적으로 소스/드레인 영역의 반대의 도전형으로 도핑된다. 예를 들어, 소스 및 드레인 영역들이 N형 도전성인 경우, 채널 영역은 P형 도전성으로 도핑될 것이다. 마찬가지로, 소스 및 드레인 영역들이 P형 도전성인 경우, 채널 영역은 N형 도전성일 것이다. 이러한 방식으로, 트라이-게이트 트랜지스터(100)는 NMOS 트랜지스터 또는 PMOS 트랜지스터로 형성될 수 있다.
채널 영역(314)과 같은 채널 영역들은 균일하게 도핑될 수 있거나, 비균일하게 도핑될 수 있거나 또는 특정 전기적 및 성능 특성을 제공하기 위해 상이한 농도들로 도핑될 수 있다. 예를 들어, 채널 영역(314)과 같은 채널 영역들은 원할 경우 공지된 할로 영역(halo region)들을 포함할 수 있다. 도 12에 도시된 바와 같이, 트라이-게이트 트랜지스터는 핀(309)상의 3개의 채널을 제공하는 3개의 측면 상의 반도체 핀(309)을 둘러싸는 유전체(310)와 게이트 전극(311)을 가지고, 하나의 채널은 측벽(315)과 같은, 핀의 한 측벽 상의 소스 및 드레인 영역들 사이에 확장되고, 제2 채널은 표면(317)과 같은, 핀의 상부면 상의 소스 및 드레인 영역들 사이에 확장되고, 제3 채널은 측벽(316)와 같은, 핀의 다른 측벽 상의 소스 및 드레인 영역들 사이에 확장된다. 그러나, 기타 실시예는 그렇게 제한되지 않고, 본질적 채널을 포함할 수 있다.
실시예에서, 트랜지스터(1200)의 소스 영역들은 더 높은 레벨의 금속화(예를 들어, 금속 1, 금속 2, 금속 3, 기타 등등)에 전기적으로 결합되어 어레이의 다양한 트랜지스터를 기능 회로들에 전기적으로 상호접속한다. 일 실시예에서, 트랜지스터(1200)의 드레인 영역들은 더 높은 레벨의 금속화(예를 들어, 금속 1, 금속 2, 금속 3, 기타 등등)에 결합되어 어레이의 다양한 트랜지스터를 함께 기능 회로들에 전기적으로 상호접속한다. 실시예에서, 소스/드레인 층 캡층(308)은 제거되거나 절대 형성되지 않을 수 있다.
도 13은 일 실시예에 따른 캐리어들(예를 들어, 전자들, 홀들)(1301)의 홀 이동도 대 InGaAs 채널 두께(1302)를 나타내는 예시적 그래프(1300)이다. In0.7Ga0.3As와 같은, 높은(예를 들어, 적어도 70％) 인듐 조성을 갖는 InGaAs 재료는 III-V족 디바이스에 대해 매력적인 채널 재료 옵션을 제공하는 높은 캐리어 이동도를 갖는다. In0 . 7Ga0 . 3As와 같은, 높은(예를 들어, 적어도 70％) 인듐 조성을 갖는 InGaAs을 디바이스 채널층으로서 이용하여, 디바이스의 성능을 증가시키고 디바이스를 다시 늘린다. 데이터(1303)는 홀 이동도가 5nm의 얇은 디바이스 보디에 이르기 까지 약 10,000㎠/(V·s) 에서 높게 유지된다는 것을 나타낸다. 캐리어들의 이동도에 대한 표면 거칠기는 어떠한 영향도 없다.
도 14는 일 실시예에 따라 유효 전자 질량(m0)(1401) 대 In 함유량(％)(1402)을 나타내는 예시적 그래프(1400)이다. 데이터(1403)는 m0가 인듐 함유량(％)이 더 높아짐에 따라 감소하는 것을 나타낸다. 도 12를 참조하면, 높은(예를 들어, 70％) 인듐 함유량을 갖는 InGaAs(예를 들어, In0 . 7Ga0 . 3As)를 사용하여 제조된 트라이-게이트 디바이스에서 핀의 핀 높이("Hsi")를 증가시키기 위해, 채널(예를 들어, 층(307))과 채널에 인접한 버퍼(예를 들어, 버퍼층(305))간의 격자 부정합은 일부 실시예들에서 최소화될 필요가 있다. 격자 부정합이 큰 경우, 새로운 결함들 발생을 방지하기 위해, In0 . 7Ga0 . 3As의 두께(및 그에 따라 Hsi)는 임계층 두께로 제한될 필요가 있다. 그 결과, In0 . 7Ga0 . 3As 디바이스 채널층에 인접한 버퍼층은 실시예에서의 In0 . 7Ga0 . 3As 채널과 실질적으로 동일(또는 근접한) 격자 상수를 갖는다. 디바이스 채널층(307)과 같은, 디바이스 채널층의 유사한 격자 상수와, 제2 버퍼층(305)의 일부(306)와 같은 버퍼층의 하부는 (1) 트라이게이트 Hsi가 제한되지 않게 하고(즉, 임계층의 제한 인자는 줄어들거나 제거된다), (2) 채널/인접한 하부 버퍼 계면에 발생될 임의의 새로운 결함을 방지하고, (3) 트렌치(예를 들어, 트렌치(303))내의 제2 버퍼층과 제1 버퍼층 간의 계면, 예를 들어 버퍼층(305)과 버퍼층(303) 간의 계면에 생성되는 모든 결함과, 제1 버퍼층과 실리콘 기판 간의 계면, 예를 들어 버퍼층(303)과 기판(301) 간의 계면에 생성되는 모든 결함이 디바이스 채널층, 예를 들어 디바이스 채널층(307)전에 잘 캡처되게 한다.
도 15는 일 실시예에 따라 InGaAs내의 인듐 함유량(1501) 대 격자 상수(1502)를 나타내는 예시적 그래프(1500)이다. 도 15에 도시된 바와 같이, InGaAs 디바이스내의 인듐 농도가 더 높아질수록 GAA(gate all around) 실리콘 아키텍처를 달성하기가 더 쉬워진다. 인듐 함유량의 증가는 InGaAs의 격자 상수를 증가시킨다. 도 15에 도시된 바와 같이, 트라이게이트 디바이스(1503)는 임계층 두께로 인해 In0 . 7Ga0 . 3As를 위한 새로운 버퍼를 필요로 한다. 나노와이어 디바이스(1504)는 임계층 두께 tc보다 작은 두께 t를 갖는다(t<tc). 데이터(1505)는 III-V족 재료 기반 제1 버퍼층 상의 III-V족 재료 기반 제2 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 제조함으로써 디바이스 성능이 증가되는 것을 나타내며, 여기서 제2 버퍼층은 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 버퍼층은 기판의 격자 파라미터와 디바이스층(예를 들어, 버퍼 디바이스(1503) 상의 트라이게이트, 버퍼 디바이스(1504) 상의 나노와이어)의 격자 파라미터 사이의 격자 파라미터를 갖는다(또는 채널의 격자 파라미터와 동일하다).
앞에서 보여진 것처럼, 대규모 실리콘 기판의 III-V족 재료의 집적화는 어렵다. 이 어려움은 고성능 로직에서 III-V족 재료와 트랜지스터의 사용을 방해하는 주요한 문제들 중 하나였다. 버퍼 접근법들이 전통적으로 제안되었지만 이들은 동일 칩상의 다수의 재료의 사용을 방해한다. 그 대신에, 트렌치들내에 III-V족 재료의 선택적인 피착을 허용하기 위해 ART가 제안되었다. 여전히, 이러한 ART 기반 방법들은 채널을 절연시키고 핀 전류 누설을 방지하는데 실패했다.
그러나, 본 명세서에 나타난 바와 같이, 다양한 실시예는 그와 같은 ART 트렌치에서 디바이스 절연의 문제점을 다루고 있다. 실시예들은 핀 아키텍처에서 로직 구현과 관련한 상이한 격자 상수 및 재료를 다루면서 ART 트렌치 공간에 밴드 엔지니어링 및 헤테로구조를 확장시킴으로써 이들 문제들을 다루고 있다.
실리콘 기판 상의 III-V족 재료들의 이용을 다루는 여러 종래의 방식이 있다. 예를 들어, 방법은 트렌치를 채우기 위해 균일한 채널 재료(예를 들어, InGaAs)를 사용한다. 그러나, 이것은 채널 재료의 임계층 값에 의해 제한되고, 또한 결함이 채널이 존재하는 것을 방지하는데 실패할 수 있다. 또 다른 종래의 방법은 실리콘 기판과 III-V족 재료 채널 사이에 GaAs 시드층을 이용하는 것을 포함한다. 그러나, 이것은 기판으로부터 채널 재료를 절연시키는 것을 도울 수 있지만, (채널내의 결함으로 이어질 수 있는) 채널과 매칭하는 양호한 격자 상수를 제공하는데 실패한다. 또 다른 종래의 방법은 InP 시드층을 이용하는 것을 포함하고, 이것은 시드층이 미도핑될 때 기판과 채널 간의 절연을 돕지 못한다. 또한, InP 시드층은 특정한 InGaAs 채널 조성물에 매칭되는 유일한 격자이고, 따라서 (디바이스 성능을 저하시키는) 채널에서의 격자 부정합 및 결함을 방지하기 위한 융통성이 부족하다.
대조적으로, 앞에서 보여준 것과 같이, 여러 실시예는 하기 것을 제공하기 위해 결합될 수 있는 다양한 공정 및 재료를 위한 융통성을 제공한다: (1) (예를 들어, 핀으로부터 누설 전류를 방지하기 위한) 채널과 기판간의 정확한 디바이스 절연, 및 (2) (예를 들어, 채널로부터 결함을 절연시키기 위해) 다양한 채널 재료 조성물을 위한 적절한 격자 상수 매칭. 또한, 통상적인 ART 트렌치가 결함을 감소시킬 만큼 충분히(수직) 치수를 제공하지 못할 수 있기 때문에, 다양한 실시예에서 발견되는 버퍼층과 채널 사이의 증가된 밴드 오프셋은 일반적으로 이용되는 격자 매칭된 결함 자유 해결책과 비교하여 (전력 손실을 제한하는) 추가적인 디바이스 절연을 제공한다.
보다 상세하게는, 실시예는 채널과 (채널과 기판 사이에 위치하는) 버퍼 사이에 큰 밴드-갭(큰 밴드 오프셋)을 이용한다. 또한, 버퍼는 디바이스 절연을 향상시키고 서브-핀 누설을 감소시키기 위해 III-V족 트랜지스터 채널에 매칭되는 배리어 격자일 수 있다. 버퍼층과 채널에 사용될 수 있는 재료는 다양하고 임의의 한가지 조합에 한정되지 않는다. 재료 선택은 밴드-갭과 격자 매칭을 고려하게 한다.
재료 선택에 관련하여, 다양한 실시예는 InAs와 높은 In％ InGaAs를 갖는 채널 재료를 포함한다. 이러한 실시예들은 이들 채널을 InP와 InAlAs와 같은 재료를 포함하는 버퍼/베리어와 결합시킬 수 있다. 예를 들어, 실시예들은 디바이스 요건의 채널과 매칭되는 특정한 격자 상수에 의존하는 여러 상이한 하부 배리어를 포함할 수 있다.
도 17은 일련의 재료를 나타낸다. GaAs는 실리콘 기판과 4.1％ 격자 부정합을 가지고, AlAs는 실리콘 기판과 4.2％ 격자 부정합을 갖는다. GaAs와 AlAs 양측 모두는 InP보다 작은 격자 상수를 갖는다. InP, In53Ga47As, 및 AlAs56Sb44는 모두 실리콘 기판과 8.1％ 격자 부정합을 갖는다. GaSb는 실리콘 기판과 12.2％ 격자 부정합을 가지고, AlSb는 실리콘 기판과 13％ 격자 부정합을 가지며, 이들 둘다 InP의 격자 부정합보다 크다. AlAs는 (채널로서 이용될 수 있는) In53Ga47As를 갖는 큰 컨덕턴스 밴드 오프셋(CBO)(1703)을 가지고 있지만 또한 In53Ga47As와 큰 격자 부정합(8.1％-4.2％=3.9％)을 가지기 때문에, 직접적으로 채널에 접촉시키기 위한 이상적인 버퍼 선택이기에는 부족하다(이것은 채널내에 결합을 발생시킬 수 있기 때문이다). 예로서, (채널로서 이용될 수 있는) In53Ga47As를 갖는 큰 CBO(1704)를 가질 수 있지만 또한 In53Ga47As와 큰 격자 부정합(13％-8.1％=4.9％)을 갖는 AlSb의 경우에도 동일한 것이 사실이기 때문에, 직접적으로 채널에 접촉시키기 위한 이상적인 버퍼 선택이기에는 부족할 수 있다. 추가로 이러한 점을 설명하기 위해, 실시예는 InP 하부 베리어를 갖는 InGaAs 채널을 포함할 수 있다. 도 17에 도시된 바와 같이, InP와 In53Ga47As 양측 모두는 실리콘 기판과 비교하여 8.1％ 격자 부정합을 갖는다. InP와 In53Ga47As가 (결함 발생을 줄이는데 효과가 있는) 격자 매칭되지만, 이것은 InP와 InGaAs 사이의 낮은 전도 밴드 오프셋(1701)으로 인해 디바이스 절연에 이상적이지 않을 수 있다.
그 결과, 실시예는 AsSb 기반 재료, 예를 들어 AlAs56Sb44를 이용하며, 이것은 AsSb 기반 재료들(a)이 둘다 실리콘 기판과 8.1％ 격자 부정합을 갖는다는 것을 고려하여 (In70Ga30As와 같은 원하는 In-리치 InGaAs 조성물을 포함하는) 임의의 InGaAs 조성물에 격자 매칭되기 때문이다. 또한, AlAs56Sb44와 같은 AsSb 기반 재료들(b)은 InP(오프셋(1701)) 또는 InAlAs와 비교하여 InGaAs에 더 큰(더 나은) CBO(1702)를 갖는다. 이것은 N개의 캐리어 디바이스를 위한 이상적인 매칭(버퍼와 채널 간의 격자 매칭 및 CBO의 적절한 밸런싱)을 이룰 수 있으며 소스(s)와 드레인(d)은 네거티브 도핑된다. 따라서, AlAs56Sb44와 같은 AsSb 기반 재료는, 도 12의 버퍼(305)에 사용될 수 있고, In70Ga30As는 채널(307)에 사용될 수 있다.
많은 잠재적인 조합이 본 발명의 범위내에 있지만, 실시예들은 절연층(1801, 1801') 내에 형성되는 트렌치 내에 위치하는, In53Ga47As(도 18a)와 In70Ga30As(도 18b)를 갖는 채널들(1802, 1802')을 포함한다. 트렌치는 삼각형인 일부를 가질 수 있다(1806, 1807과 1806', 1807'를 포함하는 부분을 참조하라). 이러한 예의 양측 모두는 더 낮은 격자 매칭된 GaAsSb 화합물 버퍼층(1804, 1804')에서 시작한다(즉, 채널에 격자 매칭된다). Al 함유층은 실리콘이 기판으로부터 채널층으로 확산하는 것을 중단시키거나 제한한다. 다음으로, 예들 양측 모두는 격자 매칭된 AlAsSb 버퍼들(1803(AlAs54Sb46), 1803'(AlAs42Sb58))로 스위치 성장된다(즉, In53Ga47As 및 In70Ga30As 채널들(1802, 1802')에 격자 매칭된다). 도 18a 및 도 18b의 예들은, InGaAs 채널들(1802, 1802')내의 53％(도 18a) 및 70％(도 18b) 인듐과 버퍼들(1803, 1803')간의 격자 상수를 매칭하는 동안 상부 버퍼(1803, 1803')와 채널들(1802, 1802') 간의 CBO를 극대화한다. Al 기반 재료 버퍼들(1803, 1803')은 채널들(1802, 1802')로부터의 서브-핀 누설을 방지하기 위한 적절한 베리어를 설정한다.
도 19는 절연층(1901)과 실리콘 기판(1905) 내에 형성되는, ART 트렌치내의 Sb 함유 화합물(예를 들어, GaAsSb)(1904)을 나타낸다. 이 이미지는 하부 버퍼(1904)가 형성된 이후이지만 임의의 상부 버퍼(예를 들어, AlAsSb) 또는 채널(예를 들어, In53Ga47As와 In70Ga30As)가 형성되기 이전의 제조 방법에서의 포인트를 나타낸다.
도 18a 및 도 18b의 실시예들과 같은 실시예들은 실리콘 기판들 상의 신규 III-V족 재료의 통합을 가능하게 하고, 디바이스들의 스케일링을 더 작은 치수에 허용되게 하면서도(예를 들어, 큰 ART 트렌치에 대한 필요성을 감소시키면서) 성능을 유지한다(예를 들어, 채널 및 핀으로부터의 누설 전류를 제어하거나 제한함으로써 성능을 유지한다).
도 16은 일 실시예에 따른 컴퓨팅 디바이스(1600)를 나타낸다. 컴퓨팅 디바이스(1600)는 보드(1602)를 하우징한다. 보드(1602)는 프로세서(1601)와 적어도 하나의 통신 칩(1604)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1601)는 보드(1602)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩은 또한 보드(1602)에 물리적으로 및 전기적으로 결합된다. 추가적인 구현들에서, 적어도 하나의 통신 칩(1604)은 프로세서(1601)의 일부이다.
그 응용예에 따라, 컴퓨팅 디바이스(1600)는 보드(1602)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 메모리, 예를 들어 휘발성 메모리(1608)(예를 들어, DRAM), 비휘발성 메모리(1610)(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서(1612), 디지털 신호 프로세서(도시 생략), 암호화 프로세서(도시 생략), 칩셋(1606), 안테나(1616), 디스플레이(예를 들어, 터치스크린 디스플레이(1617)), 디스플레이 제어기(예를 들어, 터치스크린 제어기(1611)), 배터리(1618), 오디오 코덱(도시 생략), 비디오 코덱(도시 생략), 증폭기(예를 들어, 전력 증폭기(1609)), 위성 위치 식별 시스템(global positioning system; GPS) 디바이스(1613), 나침반(1614), 가속도계(도시 생략), 자이로스코프(도시 생략), 스피커(1615), 카메라(1603), 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)(도시 생략)를 포함하지만, 이에 한정되지는 않는다.
통신 칩(예를 들어, 통신 칩(1604))은 컴퓨팅 디바이스(1600)로의 및 컴퓨팅 디바이스(1600)로부터의 데이터 전달에 대해 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는 고체가 아닌 매체를 통해 변조된 전자기 방사를 이용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하기 위해 이용될 수 있다. 용어는 관련된 디바이스들이 임의의 와이어를 포함하지 않지만, 일부 실시예들에서 그들이 그렇지 않을 수 있다는 것을 암시하지 않는다. 통신 칩(1604)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 설계되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 한정되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1600)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 통신 칩(1604)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 통신 칩(1636)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
본 명세서에 기술되는 바와 같이, 적어도 일부 실시예들에서, 컴퓨팅 디바이스(1600)의 컴포넌트들 중 적어도 일부(예를 들어, 프로세서(1601), 통신 칩(1604), 그래픽 CPU(1612))는 실리콘 기판 상의 절연층에서의 트렌치내의 제1 III-V족 재료 기반 버퍼층, 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층, 및 제2 버퍼층 상의 III-V족 재료 기반 디바이스층을 포함하는 다층 스택을 포함하고, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다(또는 디바이스층을 포함하는 버퍼와 동일하다).
컴퓨팅 디바이스(1600)의 적어도 일부 컴포넌트들(예를 들어, 프로세서(1601), 그래픽 CPU(1612))의 집적 회로 다이는 본 명세서에 기술되는 바와 같은 방법들을 이용하여 제조된 트라이-게이트 트랜지스터들, 나노와이어들, 및/또는 나노리본들과 같은, 하나 이상의 III-V족 재료 기반 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1604)은 본 명세서에 기술되는 실시예들에 따라, 또한 실리콘 기판 상의 절연층에서의 트렌치내의 제1 III-V족 재료 기반 버퍼층, 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층, 및 제2 버퍼층 상의 III-V족 재료 기반 디바이스층을 포함하는 다층 스택을 포함할 수 있으며, 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지고, 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스층의 격자 파라미터 사이의 격자 파라미터를 갖는다(또는 디바이스층 또는 디바이스층에 접촉하는 버퍼층과 동일하다).
다양한 구현들에서, 컴퓨팅 디바이스(1600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 이동 전화, 착용가능한 컴퓨팅 노드(예를 들어, 안경, 손목시계), 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 20은 본 발명의 장치 실시예에서 디바이스를 제조하는 방법을 포함한다. 본 방법은 블록(2001)(기판 상의 절연층 내에 트렌치를 형성한다), 블록(2002)(실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 피착한다), 블록(2003)(제1 III-V족 재료 기반 버퍼층 위에 제2 III-V족 재료 기반 버퍼층을 피착하고, 제2 III-V족 재료는 알루미늄을 포함한다), 및 블록(2004)(제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 피착한다)을 포함한다.
다양한 실시예들은 반도체 기판을 포함한다. 그러한 기판은 벌크 반도체 재료일 수 있으며, 이것은 웨이퍼의 일부이다. 실시예에서, 반도체 기판은 웨이퍼로부터 개별화된 칩의 일부인 벌크 반도체 재료이다. 실시예에서, 반도체 기판은 SOI(semiconductor on insulator) 기판과 같이 절연체 위에 형성되는 반도체 재료이다. 실시예에서, 반도체 기판은 벌크 반도체 재료 위에서 연장되는 핀과 같은 돌출된 구조이다.
후속하는 예들은 추가적인 실시예들에 관련된다.
예 1은 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층 -제2 III-V족 재료는 알루미늄을 포함함- ; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층을 포함하는 III-V족 재료 기반 디바이스를 포함한다. 예를 들어, 제1 버퍼층은 도 10의 층(104)일 수 있으며, 제2 버퍼층은 층(105)일 수 있고, 채널은 층(111)일 수 있다. "제1 III-V족 재료 기반 버퍼층"을 가짐으로써, 버퍼층은 주기율표의 III족 및 V족로부터의 재료를 포함한다. 실시예에서, 0.3eV의 최소 CBO는 채널층(예를 들어, 층(111))과 그 바로 아래의 버퍼층(예를 들어, 층(105)) 사이에 존재하며, 버퍼층은 밴드 갭을 설정하기에 충분한 두께를 갖는다. 그러나, 기타 실시예들은 .4,.5,.6,.7eV 이상의 CBO를 가질 수 있다. 실시예에서, 제1 및 제2 버퍼층들은 미도핑된다. 실시예에서, 채널 아래에 2개의 버퍼층을 이용함으로써, 상부 버퍼층이 도핑될 수 있다(그러나 하부 버퍼층이 일부 실시예들에서 도핑될 수 있다고 할지라도, 하부 버퍼층이 반드시 그러한 것은 아니다). 실시예는 (채널층과 이 채널층 바로 아래의 버퍼층 사이의) 0.3eV의 CBO와 채널 바로 아래의 P-도핑된 상부 버퍼층을 포함한다. 실시예는 CBO를 증가시킴으로써 필요한 도핑의 양을 감소시킨다(또는 도핑을 증가시킴으로써 CBO를 줄인다). 일부 실시예는 CBO를 가짐으로써 상부 버퍼층의 도핑을 제로로 감소시킨다. 실시예에서 "실리콘 기판"은 실리콘, SiGe(및 이들의 다양한 조성물) 또는 실리콘을 포함하는 다른 조성물을 포함할 수 있다.
본 명세서에 기술되는 많은 실시예가 2개의 버퍼층을 포함하고 있지만, 기타 실시예들은 거기에 한정되지 않고, 채널층 아래에 1, 3, 4, 5, 6, 7, 8 이상의 버퍼층을 포함할 수 있다. 예를 들어, GaAsSb의 단일 도핑된 층은 일부 실시예들에서 유일한 버퍼층으로서 기능한다. 기타 실시예들은 (고온 및 저온 단계, 예를 들어 저온 GaAs, 고온 GaAs, 저온 InP, 고온 InP, 고온 InAlAs, 고온 InGaAs에 관련된 단계들과 같은 고온 및 저온 단계를 포함하는) 디바이스의 제조시 다양한 단계들에서 3개 이상의 층을 가질 수 있다
예 2에서, 예 1의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. 예 2의 또 다른 버전에서, 예 1의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 일반적으로 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다. "일반적으로 매칭" 또는 "매칭"에 의해, 매칭이 100％ 완벽할 필요는 없으며, 본 분야의 통상의 기술자에 의해 이해되는 소량을 회피할 수 있다(예를 들어, 격자 상수들은 채널층의 피착 동안 (본 분야의 통상의 기술자가 일반적인 해상도 이미지를 이용하여 알 수 있는 바와 같은) 어떠한 실질적인 결함도 생성되지 않을 만큼 충분히 서로 근접해야 한다). 또한, 격자 파라미터를 언급하면서, 이 매칭을 생성하는데 이용되는 "매칭" 재료들은 동일할 수 있거나 그렇지 않을 수도 있다. 예를 들어, 제2 버퍼층과 채널층은 동일한 격자 파라미터를 가질 수 있지만, AlAsSb와 InGaAs와 같은 상이한 재료를 포함할 수 있다.
예 3에서, 예들 1-2의 주제는 선택적으로 포함할 수 있으며, 여기서 III-V족 재료 기반 디바이스 채널층은 InGaAs를 포함한다. 예를 들어, InGaAs는 InxGa1 - xAs, ln53Ga47As, In70Ga39As, 및 이와 유사한 것을 포함할 수 있다. 기타 실시예들은 이에 한정되지 않고, 예를 들어, Ga가 아닌 InAs를 포함할 수 있다. InAs에는 채널층에서, Ga 이외의 다른 재료들이 포함될 수 있다. InGaAs 채널층을 이용한 실시예들은 50-80％ 범위(예를 들어, 50, 55, 60, 65, 70, 75, 80％)에서, In 조성물을 포함하는 다양한 In 조성물을 포함할 수 있다.
예 4에서, 예들 1-3의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층과 동일한 격자 파라미터를 갖는다. 예를 들어, 제1 버퍼층은 InP를 포함할 수 있고, 제2 버퍼층은 AlAsSb의 일부 형태를 포함할 수 있고, 채널은 InGaAs의 일부 형태를 포함할 수 있다. InP와 InGaAs는 격자 매칭될 수 있다.
예 5에서, 예들 1-4의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층은 실리콘 기판의 격자 파라미터와 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는다.
예 6에서, 예들 1-5의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층과 동일한 격자 파라미터를 갖는다.
예 7에서, 예들 1-6의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층의 적어도 일부는 삼각 단면 프로파일을 갖는다. 예를 들어, 도 18a 및 도 18b에서의 1806, 1807 요소는 삼각형 프로파일의 2개의 부분을 정의한다. 또한, 도 1-도 12의 실시예들 중 임의의 것은 도 18a 및 도 18b에 나타낸 삼각 단면 프로파일과 유사한 삼각 단면 프로파일을 포함할 수 있다.
예 8에서, 예들 1-7의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기판 버퍼층은 AlAsSb를 포함한다. 예를 들어, 제2 버퍼층은 AlAsSb, AlAs54Sb46, AlAs42Sb58, AlAsxSb1-x를 포함할 수 있다.
예 9에서, 예들 1-8의 주제는 선택적으로 포함할 수 있으며, 여기서 III-V족 재료 기반 디바이스 채널층 상에 캡층이 피착된다.
예 10에서, 예들 1-9의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 및 제2 III-V족 재료들과 III-V족 재료 기반 디바이스 채널층은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 내에 모두 포함되고, 트렌치는 절연층 내에 형성된다. 3:1, 4:1, 5:1, 6:1 및 이와 유사한 것을 포함하는 기타 실시예들에서 다른 비율이 포함된다.
예 11에서, 예들 1-10의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 및 제2 III-V족 재료 기반 버퍼층들 중 적어도 하나와 III-V족 재료 기반 디바이스 채널층으로부터 핀(fin)이 형성된다. 예를 들어, 도 10은 제1 및 제2 버퍼층들 중 적어도 하나로부터 형성되는 핀을 나타낸다.
예 13에서, 예들 1-12의 주제는 선택적으로 포함할 수 있으며, 여기서 III-V족 재료 기반 디바이스 채널층 내의 인듐의 농도는 적어도 53％이다.
예 13의 또 다른 버전에서, 예들 1-12의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층은 AsSb와 제3 재료를 포함하고, 제2 III-V족 재료 기반 버퍼층은 AsSb와 제3 재료와 동일하지 않은 제4 재료를 포함한다. 예를 들어, Al은 제2 버퍼에 사용될 수 있다. 예를 들어, Ga은 제1 버퍼에 사용될 수 있다. 예를 들어, Al은 제2 버퍼에 사용될 수 있고 Ga은 제1 버퍼에 사용될 수 있다. 제1 및 제2 버퍼층들 중 하나 또는 둘 모두의 AsSb(및 또 다른 재료)의 사용은 채널층을 갖는 CBO는 물론이고 채널층을 갖는 격자 매칭에 제공된다. 예를 들어, 버퍼층들 중 하나는 InxGa1 - xAsSb를 포함할 수 있다. 또 다른 실시예는 채널층에는 InP 또는 In53Ga47As를, 제1 버퍼층에는 GaAs49Sb51를, 그리고 제2 버퍼층에는 AlAsSb를 포함시킬 수 있다. 실시예는 채널층에는 InP 또는 In53Ga47As를, 제2 버퍼층에는 GaAs49Sb51를, 그리고 제1 버퍼층에는 AsSb와 또 다른 원소를 포함시킬 수 있다. 실시예는 제1 버퍼층에는 GaAs36Sb64를 구비하고 제2 버퍼층에는 AlAsSb를 구비한 채널층에는 In70Ga30As를 포함시킬 수 있다. 실시예는 제2 버퍼층에는 GaAs36Sb64를 구비하고 제1 버퍼층에는 AsSb와 또 다른 원소를 구비한 채널층에는 In70Ga30As를 포함시킬 수 있다. 기타 실시예들은 버퍼층들 중 하나에는 AlGaAsSb를 포함시키고 버퍼층들 중 다른 하나에는 AsSb와 또 다른 원소를 포함시킨다.
예 14는 실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층; 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층 -제2 III-V족 재료는 AlAsSb를 포함함- ; 및 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층 -III-V족 재료 기반 디바이스 채널층은 InGaAs를 포함함- 을 포함하는 III-V족 재료 기반 디바이스를 포함한다. 그러나, 일부 실시예들에서, 상부 버퍼층은 Al을 반드시 요구하거나 포함하지 않는다. 예를 들어, 실시예는 (기타 실시예가 채널층과 상부 버퍼층 간에 .4,.5,.6,.7,.8eV CBO 이상을 포함할 수 있다고 할지라도) 채널층과 상부 버퍼층 간에 0.3eV CBO를 포함할 수 있다. 그러한 시나리오에서, Al은 채널층에 대한 원하는 절연을 제공하는데 필요하지 않을 수 있다.
예 15에서, 예 14의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지며 III-V 재료 기반 디바이스 채널층과 직접적으로 접촉한다.
예 16에서, 예들 14-15의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 III-V족 재료 기반 버퍼층은 Ga을 포함하고 제2 III-V족 재료 기반 버퍼층과 직접적으로 접촉한다.
예 17에서, 예들 14-16의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 AlAsxSb1 -x를 포함한다.
예 18에서, 예들 14-17의 주제는 선택적으로 포함할 수 있으며, 여기서 제1 및 제2 III-V족 재료들은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 내에 포함된다.
예 19는 실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 피착하는 단계; 제1 III-V족 재료 기반 버퍼층 위에 제2 III-V족 재료 기반 버퍼층을 피착하는 단계 -제2 III-V족 재료는 알루미늄을 포함함- ; 및 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 피착하는 단계를 포함하는 III-V족 재료 기반 디바이스를 제조하는 방법을 포함하는 반도체 처리 방법을 포함한다.
예 20에서, 예 19의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는다.
예 21에서, 예들 19-20의 주제는 기판 상의 절연층 내에 트렌치를 형성하는 단계; 및 트렌치 내에 제1 및 제2 III-V족 재료 기판 버퍼층들을 포함시키는 단계를 선택적으로 포함할 수 있다.
예 22에서, 예들 19-21의 주제는 선택적으로 포함할 수 있으며, 여기서 제2 III-V족 재료 기반 버퍼층은 AsSb를 포함하고, 제1 III-V족 재료 기반 버퍼층은 Ga을 포함하고, III-V족 재료 기반 디바이스 채널층은 InGaAs를 포함한다. 따라서, 모든 실시예들이 제2 버퍼층에는 Al을 또는 채널층에는 InGaAs를 필요로 하는 것은 아니다.
본 발명의 실시예들에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 이것은 총망라하거나, 또는 개시된 정확한 형태들에 본 발명을 제한하도록 의도되지 않았다. 본 설명 및 하기 청구항들은 좌측, 우측, 상부, 하부, 위, 아래, 높은(upper), 낮은(lower), 제1, 제2 등과 같이 단지 설명적인 목적으로 사용되는 며 제한적으로 해석되지 않아야 할 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지시하는 용어들은, 기판, 또는 집적 회로의 디바이스 측(또는 활성 표면)이 그 기판의 "상면"이고; 기판이 실제로는 임의의 배향으로 위치할 수 있어서, 표준 지상 기준 프레임에서 기판의 "상측"이 "하측"보다 낮을 수 있으며, "상"이라는 용어의 의미 내에 여전히 속할 수 있는 상황을 지칭한다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "상의(on)"라는 용어는 구체적으로 그렇게 지시되지 않는 한 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 지시하지 않으며; 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조가 존재할 수 있다. 본 명세서에서 설명되는 디바이스 또는 물건의 실시예들은 복수의 위치 및 방위에서 제조되고, 사용되고, 또는 수송될 수 있다. 통상의 기술자들은 상기 가르침에 비추어 복수의 변형 및 변경들이 가능하다는 것을 인식할 수 있다. 통상의 기술자들은 도면들에 나타낸 다양한 컴포넌트들에 대한 다양한 등가 조합 및 치환을 인식할 것이다. 따라서, 본 발명의 범위는 상세한 설명에 의해 한정되기 보다는, 오히려 첨부된 청구항에 의해 한정된다는 것을 의도한다.

Claims (23)

  1. III-V족 재료 기반 디바이스로서,
    실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층;
    상기 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층 -상기 제2 III-V족 재료는 알루미늄을 포함함- ; 및
    상기 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층
    을 포함하는 III-V족 재료 기반 디바이스.
  2. 제1항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는 III-V족 재료 기반 디바이스.
  3. 제2항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층은 InGaAs를 포함하는 III-V족 재료 기반 디바이스.
  4. 제3항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층과 동일한 격자 파라미터를 갖는 III-V족 재료 기반 디바이스.
  5. 제2항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층은 상기 실리콘 기판의 격자 파라미터와 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터 사이의 격자 파라미터를 갖는 III-V족 재료 기반 디바이스.
  6. 제2항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층과 동일한 격자 파라미터를 갖는 III-V족 재료 기반 디바이스.
  7. 제2항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층의 적어도 일부는 삼각 단면 프로파일을 갖는 III-V족 재료 기반 디바이스.
  8. 제2항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 AlAsSb를 포함하는 III-V족 재료 기반 디바이스.
  9. 제2항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 상에 캡층(cap layer)이 피착되는 III-V족 재료 기반 디바이스.
  10. 제2항에 있어서,
    상기 제1 및 제2 III-V족 재료 기반 버퍼층들과 상기 III-V족 재료 기반 디바이스 채널층은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 내에 모두 포함되고, 상기 트렌치는 절연층 내에 형성되는 III-V족 재료 기반 디바이스.
  11. 제2항에 있어서,
    상기 제1 및 제2 III-V족 재료 기반 버퍼층들 중 적어도 하나와 상기 III-V족 재료 기반 디바이스 채널층으로부터 핀(fin)이 형성되는 III-V족 재료 기반 디바이스.
  12. 제2항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 내에 포함되는 채널에 인접하는 네거티브 도핑된 III-V족 재료 기반 소스를 더 포함하는 III-V족 재료 기반 디바이스.
  13. 제2항에 있어서,
    상기 III-V족 재료 기반 디바이스 채널층 내의 인듐의 농도는 적어도 53％인 III-V족 재료 기반 디바이스.
  14. 제1항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층은 AsSb와 제3 재료를 포함하고, 상기 제2 III-V족 재료 기반 버퍼층은 AsSb와 상기 제3 재료와 동일하지 않은 제4 재료를 포함하는 III-V족 재료 기반 디바이스.
  15. III-V족 재료 기반 디바이스로서,
    실리콘 기판 상의 제1 III-V족 재료 기반 버퍼층;
    상기 제1 III-V족 재료 기반 버퍼층 상의 제2 III-V족 재료 기반 버퍼층 -상기 제2 III-V족 재료는 AlAsSb를 포함함- ; 및
    상기 제2 III-V족 재료 기반 버퍼층 상의 III-V족 재료 기반 디바이스 채널층 -상기 III-V족 재료 기반 디바이스 채널층은 InGaAs를 포함함-
    을 포함하는 III-V족 재료 기반 디바이스.
  16. 제15항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 가지며, 상기 III-V 재료 기반 디바이스 채널층과 직접적으로 접촉하는 III-V족 재료 기반 디바이스.
  17. 제16항에 있어서,
    상기 제1 III-V족 재료 기반 버퍼층은 GaAsSb를 포함하고 상기 제2 III-V족 재료 기반 버퍼층과 직접적으로 접촉하는 III-V족 재료 기반 디바이스.
  18. 제17항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 AlAsxSb1 -x를 포함하는 III-V족 재료 기반 디바이스.
  19. 제18항에 있어서,
    상기 제1 및 제2 III-V족 재료 기반 버퍼층들은 적어도 2:1의 종횡비(깊이 대 폭)를 갖는 트렌치 내에 포함되는 III-V족 재료 기반 디바이스.
  20. III-V족 재료 기반 디바이스를 제조하는 방법으로서,
    실리콘 기판 상에 제1 III-V족 재료 기반 버퍼층을 피착하는 단계;
    상기 제1 III-V족 재료 기반 버퍼층 위에 제2 III-V족 재료 기반 버퍼층을 피착하는 단계 -상기 제2 III-V족 재료는 알루미늄을 포함함- ; 및
    상기 제2 III-V족 재료 기반 버퍼층 상에 III-V족 재료 기반 디바이스 채널층을 피착하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 상기 III-V족 재료 기반 디바이스 채널층의 격자 파라미터와 매칭되는 격자 파라미터를 갖는 방법.
  22. 제21항에 있어서,
    상기 기판 상의 절연층 내에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 상기 제1 및 제2 III-V족 재료 기판 버퍼층들을 포함시키는 단계를 더 포함하는 방법.
  23. 제22항에 있어서,
    상기 제2 III-V족 재료 기반 버퍼층은 AsSb를 포함하고, 상기 제1 III-V족 재료 기반 버퍼층은 Ga을 포함하고, 상기 III-V족 재료 기반 디바이스 채널층은 In을 포함하는 방법.
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