CN106030758B - 选择性外延生长的基于iii-v材料的器件 - Google Patents

选择性外延生长的基于iii-v材料的器件 Download PDF

Info

Publication number
CN106030758B
CN106030758B CN201480076366.5A CN201480076366A CN106030758B CN 106030758 B CN106030758 B CN 106030758B CN 201480076366 A CN201480076366 A CN 201480076366A CN 106030758 B CN106030758 B CN 106030758B
Authority
CN
China
Prior art keywords
iii
material based
layer
buffer layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201480076366.5A
Other languages
English (en)
Other versions
CN106030758A (zh
Inventor
M·V·梅茨
J·T·卡瓦列罗斯
G·杜威
W·拉赫马迪
B·舒-金
M·拉多萨夫列维奇
H·W·田
R·皮拉里塞泰
R·S·周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106030758A publication Critical patent/CN106030758A/zh
Application granted granted Critical
Publication of CN106030758B publication Critical patent/CN106030758B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02549—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

实施例包括基于III‑V材料的器件，其包括：在硅衬底上的基于第一III‑V材料的缓冲层；在基于第一III‑V材料的缓冲层上的基于第二III‑V材料的缓冲层，第二III‑V材料包括铝；以及在基于第二III‑V材料的缓冲层上的基于III‑V材料的器件沟道层。另一实施例包括上面的主题，并且基于第一III‑V材料的缓冲层和基于第二III‑V材料的缓冲层均具有等于基于III‑V材料的器件沟道层的晶格参数。本文中包括其它实施例。

Description

选择性外延生长的基于III-V材料的器件
技术领域
如本文所述的实施例涉及电子器件制造的领域，并且具体地涉及基于III-V材料的器件的制造。
背景技术
选择性区域外延可以用于在硅(Si)衬底上形成III-V MOS器件。通常，选择性区域外延是指穿过沉积在半导体衬底上的图案化电介质掩模的外延层的局部生长。然而，当III-V材料在Si衬底上生长时，产生缺陷。缺陷是由于III-V材料与Si之间的晶格失配以及从Si材料移动到III-V材料的无极性到极性转变。这些缺陷可以减小III-V材料中的载流子(例如电子、空穴或这两者)的迁移率。由于缺陷，用于互补金属氧化物半导体(“CMOS”)系统的基于III-V材料的器件、基于锗的器件或基于其它晶格失配材料的器件到Si衬底上的集成有困难。
附图说明
图1示出根据一个实施例的电子器件结构的横截面视图。
图2是根据一个实施例的在第一缓冲层沉积在衬底上之后的类似于图1的横截面视图。
图3是根据一个实施例的在第二缓冲层沉积到第一缓冲层上之后的类似于图2的横截面视图。
图4是根据一个实施例的在器件层沉积到第二缓冲层上之后的类似于图3的横截面视图。
图5是根据一个实施例的在薄盖层任选地生长在器件层上之后的类似于图4的横截面视图。
图6是根据一个实施例的在重掺杂层沉积在器件层之上之后的类似于图5的横截面视图。
图7是根据一个实施例的在从器件的栅极区去除重掺杂源极/漏极层之后的类似于图6的横截面视图。
图8是根据一个实施例的在形成器件鳍状物之后的类似于图7的横截面视图。
图9是根据一个实施例的在绝缘层沉积到相邻于第一缓冲层的部分的侧壁的另一绝缘层上之后的类似于图8的横截面视图。
图10是根据一个实施例的在栅极电介质层和栅极电极层沉积在鳍状物之上之后的类似于图9的横截面视图。
图11是根据一个实施例的如图6中所描绘的多层叠置体的透视图。
图12是根据一个实施例的如图10中所描绘的三栅极晶体管的一部分的透视图。
图13是根据一个实施例的示出载流子的霍尔迁移率与InGaAs沟道厚度对比的示例性曲线。
图14是根据一个实施例的示出有效电子质量(m0)与In含量(％)对比的示例性曲线。
图15是根据一个实施例的示出InGaAs中的铟含量与晶格常数对比的示例性曲线。
图16示出根据一个实施例的计算设备1600。
图17包括在本发明的实施例中使用的材料的能带排列和晶格常数信息。
图18包括本发明的两个实施例中的基于III-V材料的器件的横截面视图。
图19包括本发明的实施例中的III-V材料器件的一部分的图像。
图20包括本发明的实施例中的制造器件的方法。
具体实施方式
在下面的描述中，阐述了很多具体细节，例如具体材料、元件的尺寸等，以便提供对本文所述的一个或多个实施例的彻底理解。然而对本领域中的普通技术人员显而易见的是，可以在没有这些具体细节的情况下实践本文所述的一个或多个实施例。在其它实例中，半导体制造工艺、技术、材料、设备等没有被相当详细地描述，以避免不必要的使本描述难以理解。虽然在附图中描述并示出了某些示例性实施例，应理解，这样的实施例仅是说明性的而非限制性的，并且实施例不限于所示出并描述的具体构造和布置，因为本领域中的普通技术人员可以做出修改。在整个说明书中对“一个实施例”、“另一实施例”或“实施例”的提及意指结合实施例描述的特定特征、结构、功能或特性包括在至少一个实施例中。因此，例如“一个实施例”和“实施例”的短语在整个说明书中的不同地方的出现并不一定指同一实施例。此外，在一个或多个实施例中，可以用任何适当的方式组合特定特征、结构、功能或特性。此外，创造性方面存在于少于单个所公开的实施例的所有特征。因此，在具体实施方式后面的权利要求由此被明确地并入该具体实施方式中，每个权利要求自身作为单独的实施例。虽然在本文描述了示例性实施例，本领域中的技术人员将认识到，可以在具有如本文所述的修改和变更的情况下实践这些示例性实施例。该描述因此被视为说明性的而非限制性的。
本文中描述了制造选择性外延生长的基于III-V材料的器件的方法和装置。第一缓冲层沉积到衬底上的绝缘层中的沟槽中。第二缓冲层沉积到第一缓冲层上。器件层沉积在第二缓冲层上。在实施例中，第二缓冲层具有与器件沟道层的晶格参数匹配的晶格参数。在实施例中，第二缓冲层可以改变晶格参数，甚至超过目标缓冲层晶格参数(即第二缓冲层的晶格参数可以被分级并且可以包括小于、等于或大于器件层和/或第一缓冲层的晶格参数的部分)，以快速消除缺陷。在实施例中，第一缓冲层具有在衬底与器件沟道层的晶格参数之间的晶格参数。第一缓冲层可以具有实质上等于第二缓冲层的晶格参数和/或沟道层的晶格参数的晶格参数。在实施例中，第一缓冲层、第二缓冲层和器件层中的至少一个是基于III-V材料的层，并且衬底是Si衬底。在实施例中，盖层沉积在器件层上。在实施例中，形成包括器件层的鳍状物。在实施例中，栅极电介质沉积在鳍状物之上，并且源极和漏极区形成在鳍状物中。在实施例中，器件层包括沟道层。
在至少一些实施例中，多层叠置体包括Si衬底上的基于第一III-V材料的缓冲层。基于第二III-V材料的缓冲层沉积到基于第一III-V材料的缓冲层上。包括基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层的多层叠置体沉积在Si衬底上的绝缘层中的沟槽中。多层叠置体允许使用选择性外延方法来在Si上集成III-V材料。选择性外延生长涉及使多层叠置体生长在Si衬底上的绝缘层中的沟槽中。衬底上的绝缘层中的沟槽具有高宽比(深度比宽度(D/W))，使得源自于晶格失配生长的缺陷被捕获在沉积在沟槽中的缓冲层内(并在很大程度上被从沟道或器件层排除)。这涉及高宽比俘获(ART)的形式。
在衬底与器件层之间选择性生长的缓冲层提供捕获底部缓冲层内的位错缺陷的优点，从而减少传播到器件层的缺陷。如本文所述的层叠置体组合提供了适应Si衬底与III-V器件层之间的较大晶格失配的优点，同时还由于能带偏移而提供了沟道与衬底之间的隔离的优点。在实施例中，III-V器件层是具有高铟(“In”)组分(例如至少53％)的InGaAs。如在本文使用的，“53％”是常用方式，涉及III-V材料的领域中的普通技术人员通过该方式来提及这些膜。该术语指示存在于InGaAs材料中的III族元素的53％是In，并且剩余部分(47％)是Ga。应按照将“53％”组分称为In26.5Ga23.5As50的在科学上更准确的描写来解释这个术语。
如本文所述的包括多个缓冲层的层叠置体的实施例适应Si衬底与III-V器件沟道层之间的晶格失配。本文所述的异质集成的解决方案可以用于制造各种器件架构(例如，三栅极器件、纳米线、纳米带等)。
图1示出根据一个实施例的基于III-V材料的电子器件结构的横截面视图100。沟槽103形成在绝缘层102中以暴露衬底101。
在一个实施例中，衬底101包括半导体材料(例如，单晶Si、锗(“Ge”)、硅锗(“SiGe”)、基于III-V材料的材料(例如，砷化镓(“GaAs”))或其任何组合)。在一个实施例中，结构100包括集成电路的金属化互连层。在至少一些实施例中，结构100包括电子器件(例如，晶体管、存储器、电容器、电阻器、光电子器件、开关和由诸如层间电介质、沟槽绝缘层或在电子器件制造领域中的普通技术人员已知的任何其它绝缘层等电绝缘层分开的任何其它有源和无源电子器件)。在至少一些实施例中，结构100(或在结构100上方的层中)包括被配置为连接金属化层的互连(例如通孔)。
在实施例中，衬底101是包括体下部衬底、中间绝缘层和顶部单晶层的绝缘体上半导体(SOI)衬底。顶部单晶层可以包括上面列出的任何材料(例如Si)。
绝缘层102可以是适合于使相邻器件绝缘并防止电流泄漏的任何材料。在一个实施例中，电绝缘层102是氧化物层(例如二氧化硅)或任何其它电绝缘层。在一个实施例中，绝缘层102包括层间电介质(ILD)，例如二氧化硅。在一个实施例中，绝缘层102可以包括聚酰亚胺、环氧树脂、光可限定材料(例如苯并环丁烯(BCB))、WPR系列材料和/或旋涂玻璃。在一个实施例中，绝缘层102是低电容率(低k)ILD层。一般，低k是指具有低于二氧化硅的电容率的介电常数(电容率k)的电介质。
在一个实施例中，绝缘层102是提供使衬底101上的一个鳍状物与其它鳍状物隔离的场隔离区的浅沟槽隔离(STI)层。在一个实施例中，层102的厚度在
Figure BDA0001091347160000051
到
Figure BDA0001091347160000052
的近似范围内。可以使用本领域中的普通技术人员已知的任何技术来均厚沉积绝缘层102，所述技术例如但不限于化学气相沉积(CVD)和物理气相沉积(PVP)。
在实施例中，使用本领域中的普通技术人员已知的图案化和蚀刻技术之一将绝缘层102图案化并蚀刻以形成沟槽，例如沟槽103。沟槽103具有深度D 121和宽度W 122。在一些实施例中，沟槽103的高宽比(D/W)确定穿过该沟槽沉积的缓冲层的厚度。在一些实施例中，沟槽的D/W比越高，缓冲层就越厚。在实施例中，穿过沟槽沉积到衬底上的缓冲层足够厚，使得源自于晶格失配的缺陷中的大部分缺陷被俘获在该缓冲层内并被防止传播到形成在缓冲层上的器件层中。在实施例中，沟槽的高宽比(D/W)是至少1.5，并且更具体地是至少3。其它实施例包括较高的高宽比，例如10:1或20:1或甚至更高以提供更好的晶体管性能。在实施例中，沟槽的宽度由电子器件的宽度确定。电子器件可以是例如三栅极器件、基于纳米线的器件、基于纳米带的器件或任何其它电子器件。例如，三栅极晶体管的沟槽103的宽度可以从大约5nm到大约80nm。例如，纳米管器件或纳米线器件的沟槽103的宽度可以从大约5nm到大约80nm。在实施例中，沟槽的深度比沟槽的宽度大了至少三倍。例如，对于三栅极晶体管，沟槽103的深度可以从大约250nm到大约600nm，并且更具体地，从大约300nm到大约400nm。
绝缘层102中的沟槽103可以具有正方形、矩形、圆形、椭圆形或任何其它形状以暴露下层衬底101。在至少一些实施例中，沟槽的宽度是从大约20nm到大约300nm。在至少一些实施例中，沟槽的深度是从大约60nm到大约600nm。
图2是根据一个实施例的在第一缓冲层沉积在衬底上之后的类似于图1的横截面视图200。第一缓冲层104穿过沟槽103选择性地沉积到衬底101的暴露部分上。在实施例中，缓冲层104具有在衬底101与将形成于其上的器件层的晶格参数之间的晶格参数。通常，晶格常数是一般被称为在晶体晶格中的单位单元之间的距离的晶格参数。晶格参数是不同材料之间的结构兼容性的度量。在另一实施例中，缓冲层104的晶格常数通常等于最终形成于其上的沟道层。
缓冲层104的材料被选择为使得第一缓冲层104的晶格常数(“LC1”)在Si的晶格常数(“LCSi”)和器件沟道层的晶格常数(“LCdc”)之间。在另一实施例中，缓冲层104的材料被选择为使得第一缓冲层104的晶格常数通常等于器件沟道层的晶格常数。在实施例中，衬底101是Si衬底，并且缓冲层104包括III-V材料。通常，III-V材料是指包括周期表的至少一个III族元素(例如铝(“Al”)、镓(“Ga”)和/或铟(“In”))和周期表的至少一个V族元素(例如氮(“N”)、磷(“P”)、砷(“As”)和/或锑(“Sb”))的化合物半导体材料。在实施例中，缓冲层104是InP、GaAs、InAlAs、GaAsSb、另一III-V材料或其任何组合。在实施例中，第一缓冲层104的晶格常数使得比R＝(LC1-LCSi)/LCSi是从大约4％到大约8％。
在实施例中，第一缓冲层104的厚度是至少大约5nm，并且更具体地，至少50nm。
在实施例中，使用选择性区域外延来穿过沟槽103将缓冲层104沉积到衬底101的暴露部分上。如图2所示，外延缓冲层104穿过沟槽103局部生长在半导体衬底101的暴露部分上。可以使用电子器件制造领域中的普通技术人员已知的外延技术(例如，CVD、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域中的普通技术人员已知的其它外延生长技术)之一来穿过沟槽103将外延缓冲层104选择性地沉积到衬底101的暴露部分上。在实施例中，通过MOCVD技术在从大约300℃到大约450℃的温度下并且更具体地在大约375℃的温度下穿过沟槽103将InP的第一外延缓冲层沉积到衬底101的暴露部分上。在另一实施例中，层104包括GaAs49Sb51。在另一实施例中，层104包括GaAs36Sb64。在另一实施例中，层104包括GaAs。
图3是根据一个实施例的在第二缓冲层沉积到第一缓冲层上之后的类似于图2的横截面视图300。第二缓冲层105穿过沟槽103选择性地沉积到缓冲层104上。在实施例中，第二缓冲层105包括III-V材料。在实施例中，第二缓冲层105是砷化铟铝(“InxAl1-xAs”)、锑化铟镓砷(“InxGa1-xAsSb”)、与另一III-V材料组合的AsSb、AlAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x、另一III-V材料或其任何组合。在实施例中，第二缓冲层105沉积到另一III-V材料的第一缓冲层104上。在实施例中，基于第二III-V材料的缓冲层105具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。在实施例中，基于第二III-V材料的缓冲层105具有与具有高铟含量(例如，其中In是III族原子的至少53％)(例如，InxAl1-xAs、InxGa1- xAs，其中x是至少0.53)的III-V材料的器件层的晶格参数匹配的晶格参数。在实施例中，第二缓冲层105具有与具有至少70％原子分数的铟含量的III-V材料的器件层的晶格参数匹配的晶格参数(例如，InxAl1-xAs、InxGa1-xAs，其中x是至少0.7)。
在实施例中，器件沟道层是砷化铟镓(“InGaAs”)，并且缓冲层105是InxAl1-xAs、InxGa1-xAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x或其任何组合。在实施例中，具有与第一缓冲层的底部界面和与器件沟道层的顶部界面的第二缓冲材料的选择使得第二缓冲层的晶格常数与沟道层的晶格常数匹配。在实施例中，第二缓冲层105的厚度是至少大约200nm。
在实施例中，使用选择性区域外延来穿过沟槽103将缓冲层105沉积到缓冲层104上。如图2所示，外延缓冲层105穿过沟槽103而局部生长在第一缓冲层104上。可以使用在电子器件制造领域中的普通技术人员已知的外延技术(例如，CVD、MOCVD、ALD或在电子器件制造领域中的普通技术人员已知的其它外延生长技术)之一来穿过沟槽103将外延缓冲层105沉积到第一缓冲层104上。在实施例中，通过MOCVD技术在从大约425℃到大约650℃、并且更具体地从大约520℃到大约580℃的温度下穿过沟槽103将第二外延缓冲层沉积到第一缓冲层104上。在实施例中，金属有机气相外延(MOVPE)可以用于在从大约425℃到大约650℃、并且更具体地从大约520℃到大约580℃的温度下沉积第二外延层。
图4是根据一个实施例的在器件层沉积到第二缓冲层上之后的类似于图3的横截面视图400。器件层106穿过沟槽103选择性地沉积到第二缓冲层105上。在实施例中，器件层106包括器件沟道层。第二缓冲层105具有与器件层106的晶格参数匹配的晶格参数。在实施例中，第一缓冲层104具有与器件层106的晶格参数匹配的晶格参数。在实施例中，器件层106包括III-V材料，例如具有高铟含量(例如，铟是III族原子的至少53％(例如，InxGa1- xAs、InxGa1-xAsSb，其中x是至少0.53))的InGaAs和/或InGaAsSb。在实施例中，器件层105包括包含至少70％的铟(III族原子的原子比)(例如，InxGa1-xAs、InxGa1-xAsSb，其中x是至少0.7)的InGaAs和/或InGaAsSb。
在实施例中，器件沟道层106是InGaAs，并且第二缓冲层105是InAlAs、InGaAsSb、AlAsSb、GaAsSb或其任何组合。在实施例中，第二缓冲层的III-V材料的晶格常数匹配器件层106的III-V材料的晶格常数，如上所述。器件层106的厚度由器件设计确定。在实施例中，器件层106的厚度是从大约1nm到大约100nm。
在实施例中，使用选择性区域外延穿过沟槽103将器件层106沉积到缓冲层105上。如图4所示，器件层106穿过沟槽103而局部生长在缓冲层105上。可以使用在电子器件制造领域中的普通技术人员已知的外延技术(例如，CVD、MOCVD、ALD或在电子器件制造领域中的普通技术人员已知的其它外延生长技术)之一来穿过沟槽103将外延器件层106选择性地沉积到缓冲层105上。在实施例中，通过MOCVD技术在从大约400℃到大约650℃、并且更具体地从大约520℃到大约580℃的温度下穿过沟槽103将InGaAs的器件层沉积到缓冲层105上。
图5是根据一个实施例的在薄盖层任选地生长在器件层上之后的类似于图4的横截面视图500。薄盖层可以任选地沉积到器件层106上作为与高k栅极电介质(例如TaSiOx)的界面，以提高栅极的控制。薄盖层107可以穿过沟槽103选择性地沉积到器件层106上。在实施例中，盖层107包括III-V材料。在实施例中，盖层107是InP。在实施例中，盖层107的厚度是从大约0.5nm到大约3nm。
在实施例中，使用选择性区域外延来穿过沟槽103将盖层107沉积到器件层106上。如图5所示，盖层107穿过沟槽103而局部生长在器件层107上。可以使用CVD、MOCVD、ALD或在电子器件制造领域中的普通技术人员已知的其它外延生长技术来穿过沟槽103将盖层107选择性地沉积到器件层106上。
图6是根据一个实施例的在重掺杂层沉积在器件层之上之后的类似于图5的横截面视图600。
在实施例中，重掺杂层108沉积在器件层之上以提供晶体管器件的源极(S)和漏极(D)。如图6所示，多层叠置体选择性地生长在沟槽103中并且在衬底101上。叠置体包括盖层107上的重掺杂层108，盖层107在器件层106上，器件层106在第二缓冲层105上，第二缓冲层105在第一缓冲层104上，第一缓冲层104在衬底101上。在实施例中，重掺杂源极/漏极层108稍后在过程中被从栅极区去除并在晶体管制造期间留在源极/漏极区中。在实施例中，沿着流程进一步沉积盖层107(例如，在只露出器件的栅极部分的图案化发生之后)。在实施例中，沿着流程进一步沉积重掺杂层108(例如，在只露出器件的源极和漏极部分的图案化发生之后)。
在实施例中，重掺杂源极/漏极层108包括III-V材料。在实施例中，重掺杂层108具有在1×1019与1×1021原子/cm3之间的掺杂剂浓度并且包括与器件层107的III-V材料类似的III-V材料。在实施例中，源极/漏极层108的厚度由器件设计确定。在实施例中，源极/漏极层108的厚度是从大约10nm到大约100nm。在更具体的实施例中，源极/漏极层108的厚度是大约40nm。在实施例中，使用选择性区域外延来穿过沟槽103将源极/漏极层108沉积到盖层107上。可以使用CVD、MOCVD、ALD或在电子器件制造领域中的普通技术人员已知的其它外延生长技术来穿过沟槽103将源极/漏极层108选择性地沉积到盖层107上。在实施例中，在形成三栅极鳍状物之后，将高掺杂层108直接沉积到沟道材料106上。
图11是根据一个实施例的如图6中描绘的多层叠置体的透视图1100。多层叠置体包括在衬底201上的绝缘层202中形成的沟槽中的第一缓冲层204。第二缓冲层205沉积在第一缓冲层204上，并且器件沟道层206沉积在第二缓冲层上。第二缓冲层205具有与器件沟道层206的晶格参数匹配的晶格参数。第一缓冲层204具有在衬底201与器件沟道层206的晶格参数之间的晶格参数，如上所述。在实施例中，第一缓冲层可以具有与第二缓冲层相同的晶格常数。在实施例中，第一缓冲层可以具有与沟道层相同的晶格常数。在实施例中，第一缓冲层可以具有与沟道层和第二缓冲层相同的晶格常数。在实施例中，层205的晶格常数可以沿着沟槽203的高度改变，以桥接层204与206之间的晶格常数增量/差异。
在实施例中，第一缓冲层204、第二缓冲层205和器件沟道层206中的每一个是基于III-V材料的层，并且衬底201是Si衬底，如上所述。盖层207任选地沉积在器件沟道层206上，如上所述。在实施例中，通过CVD来沉积第一缓冲层204、第二缓冲层205、器件沟道层206和盖层207中的每一个。
一般，当晶格失配膜合并在一起时，形成缺陷。这些缺陷一旦形成就以一角度向上传播晶格。多层叠置体的实施例包括衬底201上的绝缘层202中的沟槽203中的第一缓冲层204、第一缓冲层204上的第二缓冲层205、以及第二缓冲层205上的器件沟道层206，其中第二缓冲层205具有与器件沟道层206的晶格参数匹配的晶格参数，并且其中，第一缓冲层204具有在衬底201与器件沟道层206的晶格参数之间的晶格参数(或等于第二缓冲层和/或沟道层的晶格常数)，允许将缺陷终止界面移动到实际器件沟道层206正下方，使得器件性能不被影响。
图7是根据一个实施例的在从器件的栅极区123去除重掺杂源极/漏极层之后的类似于图6的横截面视图700。重掺杂源极/漏极层108在器件层106的源极/漏极区(未示出)上保持完整无缺。
图8是根据一个实施例的在形成器件鳍状物之后的类似于图7的横截面视图800。如图8所示，器件鳍状物109包括第二缓冲层110的一部分上的器件层111的一部分上的任选的盖层112的一部分。在其它实施例中，层105中的一些、相当大部分或没有层105可以被蚀刻。如图8所示，鳍状物108具有顶表面124和相对的侧壁125和126。在实施例中，形成鳍状物109涉及将图案化硬掩模沉积到盖层107上并接着使绝缘层102向下凹陷到由器件设计确定的深度，如在电子器件制造领域中的普通技术人员已知的。在一个实施例中，通过选择性蚀刻技术使绝缘层102凹陷，同时保持鳍状物109完整无缺。例如，可以使用在电子器件制造领域中的普通技术人员已知的选择性蚀刻技术来使绝缘层102凹陷，所述技术例如但不限于利用对衬底101上的鳍状物具有相当高选择性的化学成分的湿法蚀刻和/或干法蚀刻。这意味着该化学成分主要蚀刻绝缘层102而不是衬底101的鳍状物。在一个实施例中，绝缘层102与鳍状物的蚀刻速率的比是至少10:1。
如图8所示，从鳍状物109去除图案化硬掩模。可以通过在电子器件制造领域中的普通技术人员已知的抛光工艺(例如CMP)来从鳍状物109的顶部去除图案化硬掩模层。如图8所示，绝缘层102被向下凹陷到预定深度，该深度限定了器件鳍状物109相对于绝缘层102的顶表面的高度。一般根据设计选择来确定鳍状物109的高度和宽度。在实施例中，鳍状物109的高度是从大约10nm到大约100nm，并且鳍状物109的宽度是从大约5nm到大约20nm。在实施例中，原始沟槽尺寸规定了鳍状物尺寸(例如，鳍状物的宽度)。
图9是根据一个实施例的在绝缘层113沉积到与第一缓冲层110的部分的侧壁相邻的绝缘层102上之后的类似于图8的横截面视图900。在实施例中，绝缘层113可以是适合于使相邻器件绝缘并防止来自鳍状物的泄漏的任何材料。在一个实施例中，电绝缘层113是氧化物层(例如二氧化硅或由设计确定的任何其它电绝缘层)。在一个实施例中，绝缘层113是STI层，以提供使衬底101上的一个鳍状物与其它鳍状物隔离的场隔离区。在一个实施例中，绝缘层113的厚度对应于由鳍状物器件设计确定的第二缓冲层110的部分的厚度。在实施例中，绝缘层113的厚度在1nm到大约30nm的近似范围内。可以使用在电子器件制造领域中的普通技术人员已知的任何技术来均厚沉积绝缘层113，所述技术例如但不限于CVD、PVP等。
图10是根据一个实施例的在栅极电介质层和栅极电极层沉积在鳍状物之上之后的类似于图9的设备1000的横截面视图。栅极电介质层114形成在半导体鳍状物109的三侧上和周围。如图10所示，栅极电介质层114形成在顶表面124上或相邻于顶表面124、在侧壁125上或相邻于侧壁125、以及在鳍状物109的侧壁126上或相邻于鳍状物109的侧壁126。栅极电介质层114可以是任何公知的栅极电介质层。
在一个实施例中，栅极电介质层114是具有大于二氧化硅的介电常数的介电常数的高k电介质材料。在一个实施例中，电绝缘层114包括高k电介质材料，例如金属氧化物电介质。例如，在没有限制的情况下，栅极电介质层114可以是氧化钽硅(TaSiOx)、五氧化物(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化镧(La2O4)、锆钛酸铅(PZT)和/或其它高k电介质材料或其组合。在实施例中，栅极电介质层114是二氧化硅(SiO2)、氮氧化硅(SiOxNy)或氮化硅(Si3N4)电介质层。在实施例中，栅极电介质层114的厚度在大约1nm到大约20nm、并且更具体地在大约5nm到大约10nm之间的近似范围内。
如图10所示，栅极电极层115沉积在鳍状物109上的栅极电介质层114上。栅极电极115形成在栅极电介质层114上和周围，如图10所示。栅极电极115形成在半导体鳍状物109的侧壁125上的栅极电介质114上或相邻于栅极电介质114，形成在半导体鳍状物109的顶表面124上的栅极电介质114上，并且形成在半导体鳍状物109的侧壁126上的栅极电介质层114上或相邻于栅极电介质114。
如图10所示，栅极电极115具有顶部130和一对横向相对的侧壁，例如分开一段距离的侧壁127和侧壁128，该距离限定了鳍状物器件的沟道的长度。栅极电极115可以由任何适合的栅极电极材料形成。在实施例中，栅极电极115是金属栅极电极，例如但不限于钨、钽、钛及它们的氮化物和钌、铑和铂。应认识到，栅极电极115不需要必须是单一的材料，并且可以是薄膜的复合叠置体，例如但不限于多晶Si/金属电极或金属/多晶Si电极。在实施例中，栅极电极115由被掺杂到1×1019原子/cm3到1×1020原子/cm3的浓度密度的多晶Si组成。
图12是根据一个实施例的如图10中描绘的三栅极晶体管的一部分的透视图1200。如图12所示，三栅极晶体管包括衬底301上的与鳍状物309相邻的电绝缘层302。在一个实施例中，三栅极晶体管耦合到一个或多个金属化层(未示出)。一个或多个金属化层可以通过电介质材料(例如ILD(未示出))与相邻金属化层分开。相邻金属化层可以由通孔(未示出)电互连。
如图12所示，鳍状物309从绝缘层302的顶表面突出。鳍状物309包括基于III-V材料的第一缓冲层304上的基于III-V材料的第二缓冲层305的部分306上的基于III-V材料的器件沟道层307上的任选的基于III-V材料的盖层308。栅极电极311形成在栅极电介质310上和周围。
包括基于III-V材料的第一缓冲层304上的基于III-V材料的第二缓冲层305的一部分306上的基于III-V材料的器件沟道层307上的任选的基于III-V材料的盖层308(例如，在使用盖层的一些实施例中，盖层308可以缠绕在三栅极鳍状物的顶部和两个侧壁周围)的鳍状物309提供对衬底301与器件沟道层307之间的晶格失配的适应，使得缺陷可以被捕获在缓冲层304和/或305的厚度内，其中第二缓冲层具有与器件沟道层的晶格参数匹配的晶格参数，并且其中第一缓冲层具有在衬底与器件层的晶格参数之间的晶格参数(或等于第二缓冲层和/或等于沟道层)。
如图12所示，鳍状物309具有分开一段距离的一对相对的侧壁，该距离限定了半导体鳍状物宽度。在一个实施例中，鳍状物宽度在从大约5nm到大约50nm的近似范围内。在一个实施例中，鳍状物的长度大于宽度，并由设计选择确定。在一个实施例中，鳍状物的长度是从大约50nm到数百微米。在实施例中，在绝缘层302的顶表面上方的鳍状物高度在从大约5nm到大约500nm的近似范围内。
如图12所示，栅极电极311沉积在鳍状物309上的栅极电介质310上。栅极电极311形成在栅极电介质310上和周围。源极区和漏极区形成在鳍状物309的器件层部分313中的栅极电极311的相对侧处。使用在电子器件制造领域中的普通技术人员已知的技术之一，源极/漏极电极312之一形成在栅极电极311的一侧处的源极/漏极区上，并且源极/漏极电极中的另一个(未示出)形成在栅极电极311的相对侧处的源极/漏极区上。
源极和漏极区由诸如N型或P型导电性等相同的导电类型形成。在实施例中，源极和漏极区具有在1×1019与1×1021原子/cm3之间的掺杂浓度。源极和漏极区可以由均匀的浓度形成或可以包括不同浓度或掺杂分布曲线的子区，例如尖端区(例如，源极/漏极延伸部分)。在实施例中，源极和漏极区具有相同的掺杂浓度和分布曲线。在实施例中，源极和漏极区的掺杂浓度和分布曲线可以改变，以便得到特定的电特性。鳍状物309的位于源极区与漏极区之间的部分限定了晶体管的沟道区314。
沟道区314也可以被限定为半导体鳍状物309的由栅极电极311包围的区域。然而有时，源极/漏极区可以通过例如扩散而在栅极电极之下稍微延伸以限定稍微小于栅极电极长度(Lg)的沟道区。在实施例中，沟道区314是本征的或未掺杂的。在实施例中，沟道区314被掺杂到例如在1×1016到1×1019原子/cm3之间的导电率水平。在实施例中，当沟道区被掺杂时，它一般被掺杂为源极/漏极区的相反的导电类型。例如，当源极和漏极区是N型导电性时，沟道区将被掺杂为P型导电性。类似地，当源极和漏极区是P型导电性时，沟道区将被掺杂为N型导电性。以这种方式，三栅极晶体管100可以被形成为NMOS晶体管或PMOS晶体管。
例如沟道区314的沟道区可以被均匀掺杂或可以被非均匀掺杂或被掺杂有不同的浓度以提供特定的电气和性能特性。例如，如果需要，例如沟道区314的沟道区可以包括公知的光晕区。如图12所示，三栅极晶体管具有在三侧上包围半导体鳍状物309的电介质310和栅极电极311，三栅极晶体管在鳍状物309上提供三个沟道，一个沟道在鳍状物的一个侧壁(例如侧壁315)上在源极与漏极区之间延伸，第二沟道在鳍状物的顶表面(例如表面317)上在源极与漏极区之间延伸，并且第三沟道在鳍状物的另一侧壁(例如侧壁316)上在源极与漏极区之间延伸。然而，其它实施例不被这样限制并可以包括本征沟道。
在实施例中，晶体管1200的源极区电耦合到较高级别的金属化(例如，金属1、金属2、金属3等)以将阵列的各晶体管电互连到功能电路中。在一个实施例中，晶体管1200的漏极区耦合到较高级别的金属化(例如，金属1、金属2、金属3等)以将阵列的各晶体管一起电互连到功能电路中。在实施例中，在源极/漏极层中，盖层308可以被去除或从不形成。
图13是根据一个实施例的示出载流子(例如电子、空穴)的霍尔迁移率1301与InGaAs沟道厚度1302对比的示例性曲线1300。诸如In0.7Ga0.3As等具有高(例如至少70％)的铟组分的InGaAs材料具有高载流子迁移率，这使它成为III-V器件的有吸引力的沟道材料选项。使用诸如In0.7Ga0.3As等具有高(例如至少70％)的铟组分的InGaAs作为器件沟道层提高了器件的性能并增大了器件增益。数据1303显示，下至5nm的薄器件主体，霍尔迁移率都维持为高，在大约10,000cm2/(V·s)处。表面粗糙度对载流子的迁移率没有影响。
图14是根据一个实施例的示出有效电子质量(m0)1401与In含量(％)1402对比的示例性曲线1400。数据1403指示m0随着铟含量(％)升高而减小。参考图12，在一些实施例中，为了增大使用具有高(例如70％)的铟含量的InGaAs(例如In0.7Ga0.3As)制成的三栅极器件中的鳍状物的高度(“HSi”)，沟道(例如层307)与相邻于沟道的缓冲层(例如缓冲层305)之间的晶格失配需要被最小化。如果晶格失配大，则为了防止新缺陷产生，In0.7Ga0.3As(并且因此HSi)的厚度需要被限制到临界层厚度。结果，在实施例中，相邻于In0.7Ga0.3As器件沟道层的缓冲层具有与In0.7Ga0.3As沟道大体上相同(或接近)的晶格常数。器件沟道层(例如器件沟道层307)和缓冲层的下层部分(例如第二缓冲层305的部分306)的类似的晶格常数允许(1)三栅极HSi不受限制(即临界层的限制因子被减小或消除)，(2)防止任何新的缺陷在沟道/相邻的底部缓冲界面处产生，以及(3)允许在第二缓冲层与第一缓冲层之间(例如在缓冲层305与缓冲层303之间)的界面处产生的所有缺陷以及沟槽(例如沟槽303)中的在第一缓冲层与Si衬底之间(例如在缓冲层303与衬底301之间)的界面处产生的所有缺陷恰好在器件沟道层(例如器件沟道层307)之前被捕获。
图15是根据一个实施例的示出InGaAs中的铟含量1501与晶格常数1502对比的示例性曲线1500。如图15所示，InGaAs器件中的较高铟浓度允许更容易实现栅极全包围(“GAA”)Si架构。增大铟含量增大了InGaAs的晶格常数。如图15所示，三栅极器件1503由于临界层厚度而需要用于In0.7Ga0.3As的新缓冲层。纳米线器件1504具有比临界层厚度tc小的厚度t(t<tc)。数据1505显示，制造基于III-V材料的第一缓冲层上的基于III-V材料的第二缓冲层上的基于III-V材料的器件沟道层提高了器件性能，其中第二缓冲层具有与器件沟道层的晶格参数匹配的晶格参数，并且其中第一缓冲层具有在衬底与器件层(例如缓冲器件上的三栅极1503、缓冲器件上的纳米线1504)的晶格参数之间(或等于沟道的晶格参数)的晶格参数。
如上面所指示的，III-V材料在大规模Si衬底上的集成很难。这个困难是防止在高性能逻辑中使用III-V材料和晶体管的关键问题之一。传统上提出缓冲方法，但它们防止在同一芯片上使用多种材料。替代地，提出ART以允许III-V材料在沟槽中的选择性沉积。这些基于ART的方法仍然未能隔离沟道并防止鳍状物电流泄漏。
然而，如本文所示，各种实施例解决这样的ART沟道中的器件隔离的问题。实施例通过将能带工程和异质结构延伸到ART沟槽间隔中同时解决与鳍状物架构中的逻辑实现相关的不同晶格常数和材料来解决这些问题。
存在解决在Si衬底上使用III-V材料的几种常规方式。例如，一种方法使用均匀的沟道材料(例如InGaAs)来填充沟槽。然而，这受到沟道材料的临界层值的限制，并且也可能未能防止缺陷存在于沟道中。另一常规方法包括在Si衬底与III-V材料沟道之间使用GaAs种子层。然而，这可以帮助使沟道材料与衬底隔离，但它未能提供与沟道匹配的良好晶格常数(这可以导致沟道中的缺陷)。另一常规方法包括使用InP种子层，其在种子层未被掺杂时不帮助衬底与沟道之间的隔离。此外，InP种子层只与特定的InGaAs沟道组分晶格匹配，并且因此缺乏防止晶格失配和沟道中的缺陷的通用性(这使器件性能降低)。
相反，如上所示，几个实施例为各种过程和材料提供了灵活性，这些过程和材料可以组合以提供：(1)沟道与衬底之间的恰当的器件隔离(例如，以防止来自鳍状物的泄漏电流)，以及(2)各种沟道材料组分的适当晶格常数匹配(例如，以使缺陷与沟道隔离)。此外，因为传统的ART沟槽可以不提供足够的(垂直)尺寸以减少缺陷，与通常使用的晶格匹配无缺陷解决方案比较，在各种实施例中发现的缓冲层与沟道之间的增大的能带偏移提供额外的器件隔离(以限制功率损耗)。
更具体地，实施例利用沟道与缓冲(位于沟道与衬底之间)之间的大带隙(大能带偏移)。此外，缓冲可以是与III-V晶体管沟道匹配的屏障晶格以提高器件隔离并减小子鳍状物泄漏。可以用于缓冲层和沟道的材料是多样的且不限于任一组合。材料选择由带隙和晶格匹配考虑因素而来推动。
关于材料选择，各种实施例包括具有InAs和高In％InGaAs的沟道材料。这些实施例可以将这些沟道与包括诸如InP和InAlAs等材料的缓冲/屏障耦合。例如，实施例可以包括几个不同的底部屏障，取决于与器件要求的沟道匹配的具体晶格常数。
图17示出一系列材料。GaAs具有与Si衬底的4.1％晶格失配并且AlAs具有与Si衬底的4.2％晶格失配。GaAs和AlAs都具有小于InP的晶格常数的晶格常数。InP、In53Ga47As和AlAs56Sb44都具有与Si衬底的8.1％晶格失配。GaSb具有与Si衬底的12.2％晶格失配，并且AlSb具有与Si衬底的13％晶格失配，二者都高于InP的晶格失配。AlAs具有与In53Ga47As(其也可以用作沟道)的大导带偏移(CBO)1703但还具有与In53Ga47As的大晶格失配(8.1％-4.2％＝3.9％)，并且因此可以是用以直接接触沟道的不太理想的缓冲选择(因为它可能在沟道中产生缺陷)。作为示例，同理适用于AlSb，其可以具有与In53Ga47As(其也可以用作沟道)的大CBO 1704但还具有与In53Ga47As的大晶格失配(13％-8.1％＝4.9％)，并且因此可以是用以直接接触沟道的不太理想的缓冲选择。为了进一步说明这点，实施例可以包括具有InP底部屏障的InGaAs沟道。如图17所示，与Si衬底相比，InP和In53Ga47As都具有8.1％晶格失配。虽然InP和In53Ga47As是晶格匹配的(这适于减小缺陷产生)，但是由于InP与InGaAs之间的低导带偏移1701，这可能对器件隔离不是理想的。
结果，实施例使用基于AsSb的材料，例如AlAs56Sb44，因为基于AsSb的材料(a)与任何InGaAs组分(包括期望富In的InGaAs组分，例如In70Ga30As)晶格匹配，考虑到都具有与Si衬底的8.1％晶格失配。此外，与InP(偏移1701)或InAlAs相比，例如AlAs56Sb44等基于AsSb的材料(b)具有对InGaAs的较大(较好)的CBO 1702。这可以实现对N载流子器件的理想匹配(缓冲与沟道之间的晶格匹配和CBO的适当平衡)，其中源极(s)和漏极(d)被负掺杂。因此，诸如AlAs56Sb44等基于AsSb的材料可以用于图12的缓冲305，并且In70Ga30As可以用于沟道307。
虽然很多可能的组合处于本发明的范围内，实施例包括具有In53Ga47As(图18a)和In70Ga30As(图18b)的沟道1802、1802’，其位于形成在绝缘层1801、1801’内的沟槽内。沟槽可以具有三角形的部分(见包括侧面1806、1807和1806’、1807’的部分)。这些示例都以较低晶格匹配的GaAsSb化合物缓冲层1804、1804’(即与沟道晶格匹配)开始。含Al的层阻止或限制Si从衬底扩散到沟道层内。这两个示例都接着将生长切换到晶格匹配的AlAsSb缓冲1803(AlAs54Sb46)、1803’(AlAs42Sb58)(即与In53Ga47As和In70Ga30As沟道1802、1802’晶格匹配)。图18a和18b的示例最大化了上层缓冲1803、1803’与沟道1802、1802’之间的CBO，同时使缓冲层1803、1803’与InGaAs沟道1802、1802’中的53％(图18a)和70％(图18b)铟之间的晶格常数匹配。基于Al的材料缓冲1803、1803’设置适当的屏障以防止来自沟道1802、1802’的子鳍状物泄漏。
图19示出绝缘层1901和Si衬底1905内形成的ART沟槽中的含Sb的化合物(例如GaAsSb)1904。该图像显示在下层缓冲1904形成之后、但在任何上层缓冲(例如AlAsSb)或沟道(例如In53Ga47As和In70Ga30As)形成之前的制造方法中的点。
诸如图18a和18b的实施例等实施例实现新颖的III-V材料在Si衬底上的集成，并允许器件缩放到较小的尺寸(例如因为对高ART沟槽的需要减小)，同时维持性能(例如通过控制或限制来自沟道和鳍状物的泄漏电流)。
图16示出根据一个实施例的计算设备1600。计算设备1600容纳板1602。板1602可以包括多个部件，包括但不限于处理器1601和至少一个通信芯片1604。处理器1601物理地和电气地耦合到板1602。在一些实施方式中，至少一个通信芯片也物理地和电气地耦合到板1602。在其它实施方式中，至少一个通信芯片1604是处理器1601的部分。
根据其应用，计算设备1600可以包括可以或可以不物理地和电气地耦合到板1602的其它部件。这些其它部件包括但不限于存储器(例如易失性存储器1608(例如DRAM)、非易失性存储器1610(例如ROM)、闪存)、图形处理器1612、数字信号处理器(未示出)、密码处理器(未示出)、芯片组1606、天线1616、显示器(例如触摸屏显示器1617)、显示控制器(例如触摸屏控制器1611)、电池1618、音频编解码器(未示出)、视频编解码器(未示出)、放大器(例如功率放大器1609)、全球定位系统(GPS)设备1613、罗盘1614、加速度计(未示出)、陀螺仪(未示出)、扬声器1615、照相机1603和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)(未示出)。
通信芯片(例如通信芯片1604)实现用于往返于计算设备1600的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片1604可以实施多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备1600可以包括多个通信芯片。例如，通信芯片1604可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且通信芯片1636可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
在至少一些实施例中，计算设备1600的至少一些部件(例如处理器1601、通信芯片1604、图形CPU 1612)包括多层叠置体，其包括Si衬底上的绝缘层中的沟槽中的基于第一III-V材料的缓冲层、基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层、以及在第二缓冲层上的基于III-V材料的器件层，其中基于第二III-V材料的缓冲层具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数，并且其中基于第一III-V材料的缓冲层具有在Si衬底与基于III-V材料的器件层的晶格参数之间(或等于接触器件层的缓冲)的晶格参数，如本文所述的。
计算设备1600的至少一些部件(例如处理器1601、图形CPU 1612)的集成电路管芯包括一个或多个基于III-V材料的器件，例如使用本文所述的方法制造的三栅极晶体管、纳米线和/或纳米带。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
根据本文所述的实施例，通信芯片1604也可以包括多层叠置体，其包括在Si衬底上的绝缘层中的沟槽中的基于第一III-V材料的缓冲层、在基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层、以及在第二缓冲层上的基于III-V材料的器件层，其中基于第二III-V材料的缓冲层具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数，并且其中基于第一III-V材料的缓冲层具有在Si衬底与基于III-V材料的器件层的晶格参数之间(或等于器件层或接触器件层的缓冲层)的晶格参数。
在各种实施方式中，计算设备1600可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、可穿戴式计算节点(例如眼镜、腕表)、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在其它实施方式中，计算设备1600可以是处理数据的任何其它电子设备。
图20包括本发明的实施例中的制造器件的方法。该方法包括块2001(在衬底上的绝缘层中形成沟槽)、块2002(在Si衬底上沉积基于第一III-V材料的缓冲层)、块2003(将基于第二III-V材料的缓冲层沉积到基于第一III-V材料的缓冲层上，第二III-V材料包括铝)以及块2004(在基于第二III-V材料的缓冲层上沉积基于III-V材料的器件沟道层)。
各种实施例包括半导体衬底。这样的衬底可以是体半导体材料，这是晶圆的部分。在实施例中，半导体衬底是作为从晶圆分割的芯片的部分的体半导体材料。在实施例中，半导体衬底是在绝缘体(例如绝缘体上半导体(SOI)衬底)上方形成的半导体材料。在实施例中，半导体衬底是突出的结构，例如在体半导体材料上方延伸的鳍状物。
下面的示例涉及其它实施例。
示例1包括基于III-V材料的器件，其包括：在Si衬底上的基于第一III-V材料的缓冲层；在基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层，第二III-V材料包括铝；以及在基于第二III-V材料的缓冲层上的基于III-V材料的器件沟道层。例如，第一缓冲层可以是图10的层104，第二缓冲层可以是层105，并且沟道可以是层111。通过具有“基于第一III-V材料的缓冲层”，缓冲层包括来自周期表的III和V族的材料。在实施例中，0.3eV的最小CBO存在于沟道层(例如层111)与其正下方的缓冲层(例如层105)之间，缓冲层具有足够的厚度以建立带隙。然而，其它实施例可以具有.4、.5、.6、.7eV或更大的CBO。在实施例中，第一和第二缓冲层是未掺杂的。在具有位于沟道之下的两个缓冲层的实施例中，上层缓冲层可以是掺杂的(但底部缓冲层不一定是掺杂的，虽然在一些实施例中底部缓冲层可以是掺杂的)。实施例包括0.3eV的CBO(在沟道层与紧接在沟道层之下的缓冲层之间)和沟道正下方的P掺杂的上层缓冲层。实施例通过增大CBO来减小所需的掺杂量(或通过增大掺杂来减小CBO)。一些实施例通过具有大CBO来将上层缓冲层的掺杂减小到零。在实施例中，“Si衬底”可以包括Si、SiGe(及其各种组分)或包括Si的其它组分。
虽然本文所述的很多实施例包括两个缓冲层，但是其它实施例不被这样限制并可以包括位于沟道层之下的1、3、4、5、6、7、8或更多缓冲层。例如，在一些实施例中，GaAsSb的单一掺杂层充当唯一的缓冲层。其它实施例在器件的制造中的各种步骤(例如，包括高温和低温步骤，例如与低温GaAs、高温GaAs、低温InP、高温InP、高温InAlAs、高温InGaAs有关的步骤)可以具有多于两层。
在示例2中，示例1的主题可以任选地包括：其中，基于第二III-V材料的缓冲层具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。在示例2的另一版本中，示例1的主题可以任选地包括：其中，基于第二III-V材料的缓冲层具有总体上与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。通过“总体上匹配”或“匹配”，匹配不需要是100％完美的，并可以偏离轻微的量，如本领域中的普通技术人员应理解的(例如，晶格常数必须足够接近彼此，所以在沟道层的沉积期间没有产生实质上的缺陷(如由本领域中的普通技术人员使用一般分辨率成像看到的))。此外，虽然说晶格参数“匹配”，用于产生该匹配的材料可以或可以不相同。例如，第二缓冲层和沟道层可以具有相等的晶格参数，但可以包括不同的材料，例如AlAsSb和InGaAs。
在示例3中，示例1-2的主题可以任选地包括：其中，基于III-V材料的器件沟道层包括InGaAs。例如，InGaAs可以包括InxGa1-xAs、In53Ga47As、In70Ga39As等。其它实施例不被这样限制并可以包括例如InAs但不包括Ga。InAs可以包括在沟道层中的除了Ga以外的其它材料内。具有InGaAs沟道层的实施例可以包括各种In组分，包括在50-80％范围内(例如50、55、60、65、70、75、80％)的In组分。
在示例4中，示例1-3的主题可以任选地包括：其中，基于第一III-V材料的缓冲层具有等于基于III-V材料的器件沟道层的晶格参数。例如，第一缓冲层可以包括InP，第二缓冲层可以包括一些形式的AlAsSb，并且沟道可以包括一些形式的InGaAs。InP和InGaAs可以是晶格匹配的。
在示例5中，示例1-4的主题可以任选地包括：其中，基于第一III-V材料的缓冲层具有在Si衬底与基于III-V材料的器件沟道层的晶格参数之间的晶格参数。
在示例6中，示例1-5的主题可以任选地包括：其中，基于第一III-V材料的缓冲层具有等于基于III-V材料的器件沟道层的晶格参数。
在示例7中，示例1-6的主题可以任选地包括：其中，基于第一III-V材料的缓冲层的至少一部分具有三角形横截面剖面。例如，在图18a和18b中的1806、1807元件限定了三角形剖面的两个部分。此外，图1-12的任何实施例可以包括类似于图18a和18b中所示的三角形横截面剖面的三角形横截面剖面。
在示例8中，示例1-7的主题可以任选地包括：其中，基于第二III-V材料的缓冲层包括AlAsSb。例如，第二缓冲层可以包括AlAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x。
在示例9中，示例1-8的主题可以任选地包括：其中，盖层沉积在基于III-V材料的器件沟道层上。
在示例10中，示例1-9的主题可以任选地包括：其中，第一和第二III-V材料以及基于III-V材料的器件沟道层都被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，沟槽形成在绝缘层中。在其它实施例中包括其它比，包括3:1、4:1、5:1、6:1等。
在示例11中，示例1-10的主题可以任选地包括：其中，鳍状物由基于III-V材料的器件沟道层以及基于第一III-V材料的缓冲层和基于第二III-V材料的缓冲层中的至少一个形成。例如，图10示出由第一和第二缓冲层中的至少一个形成的鳍状物。
在示例13中，示例1-12的主题可以任选地包括：其中，在基于III-V材料的器件沟道层中的铟的浓度是至少53％。
在示例13的另一版本中，示例1-12的主题可以任选地包括：其中，基于第一III-V材料的缓冲层包括AsSb和第三材料，并且基于第二III-V材料的缓冲层包括AsSb和与第三材料不相同的第四材料。例如，可以在第二缓冲层中使用Al。例如，可以在第一缓冲层中使用Ga。例如，可以在第二缓冲层中使用Al，并且可以在第一缓冲层中使用Ga。在第一和第二缓冲层中的任一个或两个中使用AsSb(和另一材料)提供了与沟道层的CBO以及与沟道层的晶格匹配。例如，缓冲层中的任一个可以包括InxGa1-xAsSb。另一实施例可以包括在沟道层中的InP或In53Ga47As、在第一缓冲层中的GaAs49Sb51以及在第二缓冲层中的AlAsSb。实施例可以包括在沟道层中的InP或In53Ga47As、在第二缓冲层中的GaAs49Sb51以及在第一缓冲层中的AsSb和另一元素。实施例可以包括沟道层中的In70Ga30As，并且GaAs36Sb64在第一缓冲层中，AlAsSb在第二缓冲层中。实施例可以包括沟道层中的In70Ga30As，并且GaAs36Sb64在第二缓冲层中，AsSb和另一元素在第一缓冲层中。其它实施例包括在缓冲层的其中之一中的AlGaAsSb和在缓冲层的另一个中的AsSb和另一元素。
示例14包括基于III-V材料的器件，其包括：在Si衬底上的基于第一III-V材料的缓冲层；在基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层，第二III-V材料包括AlAsSb；以及在基于第二III-V材料的缓冲层上的基于III-V材料的器件沟道层，基于III-V材料的器件沟道层包括InGaAs。然而在一些实施例中，上层缓冲层不一定需要或包括Al。例如，实施例可以包括在沟道层与上层缓冲层之间的0.3eV CBO(虽然其它实施例可以包括在沟道层与上层缓冲层之间的.4、.5、.6、.7、.8eV或更大的CBO)。在这样的情形中，Al可能不需要向沟道层提供期望隔离。
在示例15中，示例14的主题可以任选地包括：其中，基于第二III-V材料的缓冲层具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数并直接接触基于III-V材料的器件沟道层。
在示例16中，示例14-15的主题可以任选地包括：其中，基于第一III-V材料的缓冲层包括Ga并直接接触基于第二III-V材料的缓冲层。
在示例17中，示例14-16的主题可以任选地包括：其中，基于第二III-V材料的缓冲层包括AlAsxSb1-x。
在示例18中，示例14-17的主题可以任选地包括：其中，第一和第二III-V材料被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中。
示例19包括半导体处理方法，其包括制造基于III-V材料的器件的方法，该方法包括：在Si衬底上沉积基于第一III-V材料的缓冲层；将基于第二III-V材料的缓冲层沉积到基于第一III-V材料的缓冲层上，第二III-V材料包括铝；以及在基于第二III-V材料的缓冲层上沉积基于III-V材料的器件沟道层。
在示例20中，示例19的主题可以任选地包括：其中，基于第二III-V材料的缓冲层具有与基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。
在示例21中，示例19-20的主题可以任选地包括：在衬底上的绝缘层中形成沟槽，以及在沟槽中包括基于第一III-V材料的缓冲层和基于第二III-V材料的缓冲层。
在示例22中，示例19-21的主题可以任选地包括：其中，基于第二III-V材料的缓冲层包括AsSb，基于第一III-V材料的缓冲层包括Ga，并且基于III-V材料的器件沟道层包括InGaAs。因此，不是所有实施例都需要第二缓冲层中的Al或沟道层中的InGaAs。
为了说明和描述的目的给出了本发明的实施例的前述描述。其并不是穷尽的或将本发明限制到所公开的精确形式。该描述和接下来的权利要求包括仅用于描述性目的且不应被解释为限制性的术语，例如左、右、顶部、底部、在…之上、在…之下、上层、下层、第一、第二等。例如，表示相对垂直位置的术语是指如下情况，其中衬底或集成电路的器件侧(或有源表面)是衬底的“顶”表面；衬底可以实际上在任何方向上，使得在标准陆地参考系中衬底的“顶”侧可以低于“底”侧，并仍然落在术语“顶部”的含义内。如在本文(包括在权利要求中)使用的术语“在…上”并不指示在第二层“上”的第一层直接在第二层上并与第二层直接接触，除非这被特别陈述；在第一层与第一层上的第二层之间可以有第三层或其它结构。本文所述的器件或物品的实施例可以在多个位置和方向中被制造、使用或运送。相关领域中的技术人员可以认识到，按照上面的教导，很多修改和变化是可能的。本领域技术人员将认识到在附图中示出的各种部件的各种等效组合和替换。因此意图是本发明的范围不由该具体实施方式限制，而是由所附权利要求来限制。

Claims (19)

1.一种基于III-V材料的器件，包括：
在硅衬底上的基于第一III-V材料的缓冲层；
在所述基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层，所述第二III-V材料包括铝；以及
在所述基于第二III-V材料的缓冲层上的基于III-V材料的器件沟道层，
其中，所述基于第一III-V材料的缓冲层和所述基于第二III-V材料的缓冲层以及所述基于III-V材料的器件沟道层都被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，所述沟槽形成在绝缘层中，并且其中，所述基于第一III-V材料的缓冲层的至少一部分具有三角形横截面剖面。
2.如权利要求1所述的基于III-V材料的器件，其中，所述基于第二III-V材料的缓冲层具有与所述基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。
3.如权利要求2所述的基于III-V材料的器件，其中，所述基于III-V材料的器件沟道层包括InGaAs。
4.如权利要求3所述的基于III-V材料的器件，其中，所述基于第一III-V材料的缓冲层具有与所述基于III-V材料的器件沟道层相等的晶格参数。
5.如权利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的缓冲层具有在所述硅衬底的晶格参数与所述基于III-V材料的器件沟道层的晶格参数之间的晶格参数。
6.如权利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的缓冲层具有与所述基于III-V材料的器件沟道层相等的晶格参数。
7.如权利要求2所述的基于III-V材料的器件，其中，所述基于第二III-V材料的缓冲层包括AlAsSb。
8.如权利要求2所述的基于III-V材料的器件，其中，盖层沉积在所述基于III-V材料的器件沟道层上。
9.如权利要求2所述的基于III-V材料的器件，其中，鳍状物由所述基于第一III-V材料的缓冲层和所述基于第二III-V材料的缓冲层中的至少一个、以及所述基于III-V材料的器件沟道层形成。
10.如权利要求2所述的基于III-V材料的器件，还包括基于负掺杂的III-V材料的源极，所述基于负掺杂的III-V材料的源极与被包括在所述基于III-V材料的器件沟道层中的沟道相邻。
11.如权利要求2所述的基于III-V材料的器件，其中，所述基于III-V材料的器件沟道层中的铟的浓度是至少53％。
12.如权利要求1所述的基于III-V材料的器件，其中，所述基于第一III-V材料的缓冲层包括AsSb和第三材料，并且所述基于第二III-V材料的缓冲层包括AsSb和与所述第三材料不相同的第四材料。
13.一种基于III-V材料的器件，包括：
在硅衬底上的基于第一III-V材料的缓冲层；
在所述基于第一III-V材料的缓冲层上的基于第二III-V材料的缓冲层，所述第二III-V材料包括AlAsSb；以及
在所述基于第二III-V材料的缓冲层上的基于III-V材料的器件沟道层，所述基于III-V材料的器件沟道层包括InGaAs，
其中，所述基于第一III-V材料的缓冲层和所述基于第二III-V材料的缓冲层被包括在具有至少2:1的高宽比(深度比宽度)的沟槽中，并且其中，所述基于第一III-V材料的缓冲层的至少一部分具有三角形横截面剖面。
14.如权利要求13所述的器件，其中，所述基于第二III-V材料的缓冲层具有与所述基于III-V材料的器件沟道层的晶格参数匹配的晶格参数，并直接接触所述基于III-V材料的器件沟道层。
15.如权利要求14所述的器件，其中，所述基于第一III-V材料的缓冲层包括GaAsSb并直接接触所述基于第二III-V材料的缓冲层。
16.如权利要求15所述的器件，其中，所述基于第二III-V材料的缓冲层包括AlAsxSb1-x。
17.一种用于制造基于III-V材料的器件的方法，包括：
在硅衬底上的绝缘层中形成沟槽；
将基于第一III-V材料的缓冲层沉积在所述硅衬底上并且在所述沟槽中，其中，所述基于第一III-V材料的缓冲层的至少一部分具有三角形横截面剖面；
将基于第二III-V材料的缓冲层沉积到所述基于第一III-V材料的缓冲层上并且在所述沟槽中，所述第二III-V材料包括铝；以及
将基于III-V材料的器件沟道层沉积在所述基于第二III-V材料的缓冲层上。
18.如权利要求17所述的方法，其中，所述基于第二III-V材料的缓冲层具有与所述基于III-V材料的器件沟道层的晶格参数匹配的晶格参数。
19.如权利要求17所述的方法，其中，所述基于第二III-V材料的缓冲层包括AsSb，所述基于第一III-V材料的缓冲层包括Ga，并且所述基于III-V材料的器件沟道层包括In。
CN201480076366.5A 2014-03-28 2014-03-28 选择性外延生长的基于iii-v材料的器件 Expired - Fee Related CN106030758B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/032149 WO2015147858A1 (en) 2014-03-28 2014-03-28 Selective epitaxially grown iii-v materials based devices

Publications (2)

Publication Number Publication Date
CN106030758A CN106030758A (zh) 2016-10-12
CN106030758B true CN106030758B (zh) 2020-07-17

Family

ID=54196173

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480076366.5A Expired - Fee Related CN106030758B (zh) 2014-03-28 2014-03-28 选择性外延生长的基于iii-v材料的器件

Country Status (7)

Country Link
US (1) US9853107B2 (zh)
EP (1) EP3123497A4 (zh)
KR (2) KR20160137977A (zh)
CN (1) CN106030758B (zh)
SG (1) SG11201606451QA (zh)
TW (1) TWI609411B (zh)
WO (1) WO2015147858A1 (zh)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509695B (zh) 2010-06-10 2015-11-21 Asm Int 使膜選擇性沈積於基板上的方法
US9112003B2 (en) 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
TWI739285B (zh) 2014-02-04 2021-09-11 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US10047435B2 (en) 2014-04-16 2018-08-14 Asm Ip Holding B.V. Dual selective deposition
US9816180B2 (en) 2015-02-03 2017-11-14 Asm Ip Holding B.V. Selective deposition
US9490145B2 (en) 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
WO2017003407A1 (en) * 2015-06-27 2017-01-05 Intel Corporation Ge nano wire transistor with gaas as the sacrificial layer
US10428421B2 (en) 2015-08-03 2019-10-01 Asm Ip Holding B.V. Selective deposition on metal or metallic surfaces relative to dielectric surfaces
US10566185B2 (en) 2015-08-05 2020-02-18 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10121699B2 (en) 2015-08-05 2018-11-06 Asm Ip Holding B.V. Selective deposition of aluminum and nitrogen containing material
US10814349B2 (en) 2015-10-09 2020-10-27 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10695794B2 (en) 2015-10-09 2020-06-30 Asm Ip Holding B.V. Vapor phase deposition of organic films
US10343186B2 (en) 2015-10-09 2019-07-09 Asm Ip Holding B.V. Vapor phase deposition of organic films
US9865706B2 (en) * 2015-11-09 2018-01-09 Applied Materials, Inc. Integrated process and structure to form III-V channel for sub-7nm CMOS devices
US9406566B1 (en) * 2015-12-04 2016-08-02 International Business Machines Corporation Integration of III-V compound materials on silicon
WO2017111954A1 (en) 2015-12-22 2017-06-29 Intel Corporation FIN-BASED III-V/SI or GE CMOS SAGE INTEGRATION
US10586848B2 (en) 2016-02-22 2020-03-10 Intel Corporation Apparatus and methods to create an active channel having indium rich side and bottom surfaces
US9981286B2 (en) 2016-03-08 2018-05-29 Asm Ip Holding B.V. Selective formation of metal silicides
EP3437137A4 (en) 2016-04-01 2019-11-27 INTEL Corporation FIN INDIUM CONTAINING INDIUM CURRENT TRANSISTOR DEVICE
KR102182550B1 (ko) 2016-04-18 2020-11-25 에이에스엠 아이피 홀딩 비.브이. 유도된 자기-조립층을 기판 상에 형성하는 방법
US10204782B2 (en) 2016-04-18 2019-02-12 Imec Vzw Combined anneal and selective deposition process
US11081342B2 (en) 2016-05-05 2021-08-03 Asm Ip Holding B.V. Selective deposition using hydrophobic precursors
US10453701B2 (en) 2016-06-01 2019-10-22 Asm Ip Holding B.V. Deposition of organic films
US10373820B2 (en) 2016-06-01 2019-08-06 Asm Ip Holding B.V. Deposition of organic films
US10014212B2 (en) 2016-06-08 2018-07-03 Asm Ip Holding B.V. Selective deposition of metallic films
US9803277B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Reaction chamber passivation and selective deposition of metallic films
US9805974B1 (en) 2016-06-08 2017-10-31 Asm Ip Holding B.V. Selective deposition of metallic films
US9953125B2 (en) * 2016-06-15 2018-04-24 International Business Machines Corporation Design/technology co-optimization platform for high-mobility channels CMOS technology
US10644137B2 (en) 2016-07-02 2020-05-05 Intel Corporation III-V finfet transistor with V-groove S/D profile for improved access resistance
US10002759B2 (en) * 2016-07-26 2018-06-19 Applied Materials, Inc. Method of forming structures with V shaped bottom on silicon substrate
US11367789B2 (en) * 2016-09-26 2022-06-21 Intel Corporation Source/drain recess etch stop layers and bottom wide-gap cap for III-V MOSFETs
US11430656B2 (en) 2016-11-29 2022-08-30 Asm Ip Holding B.V. Deposition of oxide thin films
US11094535B2 (en) 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
JP7183187B2 (ja) 2017-05-16 2022-12-05 エーエスエム アイピー ホールディング ビー．ブイ． 誘電体上の酸化物の選択的ｐｅａｌｄ
US9947582B1 (en) 2017-06-02 2018-04-17 Asm Ip Holding B.V. Processes for preventing oxidation of metal thin films
US10900120B2 (en) 2017-07-14 2021-01-26 Asm Ip Holding B.V. Passivation against vapor deposition
US10290768B2 (en) * 2017-09-14 2019-05-14 Globalfoundries Inc. Nanowire formation methods
US11069795B2 (en) * 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions
US10991120B2 (en) * 2017-11-14 2021-04-27 Samsung Electronics Co., Ltd. Method and apparatus for processing a plurality of undirected graphs
US10304947B1 (en) 2017-11-30 2019-05-28 International Business Machines Corporation Smoothing surface roughness of III-V semiconductor fins formed from silicon mandrels by regrowth
JP7146690B2 (ja) 2018-05-02 2022-10-04 エーエスエム アイピー ホールディング ビー．ブイ． 堆積および除去を使用した選択的層形成
CN108807279B (zh) * 2018-06-25 2021-01-22 中国科学院微电子研究所 半导体结构与其制作方法
JP2020056104A (ja) 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積
KR102104376B1 (ko) * 2018-12-26 2020-04-27 (재)한국나노기술원 도펀트 확산을 이용한 반도체 소자의 제조 방법
US11965238B2 (en) 2019-04-12 2024-04-23 Asm Ip Holding B.V. Selective deposition of metal oxides on metal surfaces
EP3809457A1 (en) * 2019-10-16 2021-04-21 IMEC vzw Co-integration of iii-v devices with group iv devices
US11139163B2 (en) 2019-10-31 2021-10-05 Asm Ip Holding B.V. Selective deposition of SiOC thin films
CN110875182B (zh) * 2020-01-17 2020-08-21 中科芯电半导体科技（北京）有限公司 一种增大自旋轨道耦合的方法和自旋晶体管
TW202140832A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽在金屬表面上之選擇性沉積
TW202140833A (zh) 2020-03-30 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 相對於金屬表面在介電表面上之氧化矽的選擇性沉積
TW202204658A (zh) 2020-03-30 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 在兩不同表面上同時選擇性沉積兩不同材料
CN112421375B (zh) * 2020-11-18 2021-11-26 长春理工大学 中红外波段激光器外延结构、中红外波段微腔激光器及其制备方法和应用、检测器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094320A (zh) * 2011-10-31 2013-05-08 三星电子株式会社 包括iii-v 族化合物半导体层的半导体器件及其制造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244217A (ja) * 1993-02-19 1994-09-02 Matsushita Electric Ind Co Ltd ヘテロ接合半導体装置
TW381426U (en) 1997-03-07 2000-02-01 Chiau Wei Women & Infants Arti Improved structure for baby carrying bags
US6372356B1 (en) * 1998-06-04 2002-04-16 Xerox Corporation Compliant substrates for growing lattice mismatched films
JP2000124441A (ja) * 1998-10-13 2000-04-28 Fujitsu Ltd 半導体量子ドット素子の作製方法
US6177688B1 (en) 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
US20010042503A1 (en) 1999-02-10 2001-11-22 Lo Yu-Hwa Method for design of epitaxial layer and substrate structures for high-quality epitaxial growth on lattice-mismatched substrates
JP4170004B2 (ja) 2002-03-28 2008-10-22 日本板硝子株式会社 化合物半導体積層膜構造
JP4333426B2 (ja) * 2004-03-19 2009-09-16 ソニー株式会社 化合物半導体の製造方法、及び半導体装置の製造方法
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
JP4867137B2 (ja) * 2004-05-31 2012-02-01 住友化学株式会社 化合物半導体エピタキシャル基板
WO2006125040A2 (en) * 2005-05-17 2006-11-23 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
US7566949B2 (en) 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
US8143646B2 (en) * 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
JP5292716B2 (ja) 2007-03-30 2013-09-18 富士通株式会社 化合物半導体装置
US7791063B2 (en) * 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
EP2271758B1 (en) * 2008-04-14 2018-09-12 Innovative Targeting Solutions Inc. Sequence diversity generation in immunoglobulins
US7687799B2 (en) * 2008-06-19 2010-03-30 Intel Corporation Methods of forming buffer layer architecture on silicon and structures formed thereby
US8274097B2 (en) * 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
JP2010040973A (ja) 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
KR20110065446A (ko) * 2008-10-02 2011-06-15 스미또모 가가꾸 가부시키가이샤 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법
US20100263707A1 (en) 2009-04-17 2010-10-21 Dan Daeweon Cheong Base structure for iii-v semiconductor devices on group iv substrates and method of fabrication thereof
JP4978667B2 (ja) 2009-07-15 2012-07-18 住友電気工業株式会社 窒化ガリウム系半導体レーザダイオード
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US9214538B2 (en) 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US9711591B2 (en) * 2011-12-28 2017-07-18 Intel Corporation Methods of forming hetero-layers with reduced surface roughness and bulk defect density of non-native surfaces and the structures formed thereby
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US20130299895A1 (en) * 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same
US8866195B2 (en) * 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US9233844B2 (en) * 2012-06-27 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Graded aluminum—gallium—nitride and superlattice buffer layer for III-V nitride layer on silicon substrate
US9748338B2 (en) * 2012-06-29 2017-08-29 Intel Corporation Preventing isolation leakage in III-V devices
CN110323268B (zh) * 2013-06-28 2023-01-03 英特尔公司 基于选择性外延生长的iii-v族材料的器件
US9318561B2 (en) * 2014-06-06 2016-04-19 International Business Machines Corporation Device isolation for III-V substrates
US9735175B2 (en) * 2015-10-09 2017-08-15 International Business Machines Corporation Integrated circuit with heterogeneous CMOS integration of strained silicon germanium and group III-V semiconductor materials and method to fabricate same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094320A (zh) * 2011-10-31 2013-05-08 三星电子株式会社 包括iii-v 族化合物半导体层的半导体器件及其制造方法

Also Published As

Publication number Publication date
SG11201606451QA (en) 2016-09-29
KR102472396B1 (ko) 2022-12-01
TWI609411B (zh) 2017-12-21
TW201603118A (zh) 2016-01-16
EP3123497A4 (en) 2017-11-01
EP3123497A1 (en) 2017-02-01
US9853107B2 (en) 2017-12-26
CN106030758A (zh) 2016-10-12
US20160365416A1 (en) 2016-12-15
WO2015147858A1 (en) 2015-10-01
KR20200143520A (ko) 2020-12-23
KR20160137977A (ko) 2016-12-02

Similar Documents

Publication Publication Date Title
CN106030758B (zh) 选择性外延生长的基于iii-v材料的器件
US10573717B2 (en) Selective epitaxially grown III-V materials based devices
US9748338B2 (en) Preventing isolation leakage in III-V devices
US10770593B2 (en) Beaded fin transistor
US20110140171A1 (en) Apparatus and methods for forming a modulation doped non-planar transistor
US11367789B2 (en) Source/drain recess etch stop layers and bottom wide-gap cap for III-V MOSFETs
US10347767B2 (en) Transistor with a subfin layer
RU2752291C2 (ru) Устройства, основанные на избирательно эпитаксиально выращенных материалах iii-v групп
US11152290B2 (en) Wide bandgap group IV subfin to reduce leakage
GB2564620A (en) Selective epitaxially grown III-V materials based devices
WO2018118007A1 (en) Condensation for strain control

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200717

Termination date: 20210328

CF01 Termination of patent right due to non-payment of annual fee