KR20110065446A - 반도체 기판, 전자 디바이스 및 반도체 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는 반도체 기판으로서, Si 결정층 상에 설치되고 어닐링된 시드 결정과, 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 구비하는 반도체 기판을 제공한다. 또한, 기판과, 기판 상에 설치된 절연층과, 절연층 상에 설치된 Si 결정층과, Si 결정층 상에 설치되고 어닐링된 시드 결정과, 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체와, 화합물 반도체를 이용하여 형성된 반도체 디바이스를 구비하는 전자 디바이스를 제공한다.
Description
본 발명은 반도체 기판(Semiconductor Wafer), 전자 디바이스 및 반도체 기판의 제조 방법에 관한 것이다. 본 발명은 특히 염가인 SOI(Silicon On Insulator) 기판을 이용하여, 절연막 상에 결정성이 우수한 화합물 반도체 결정 박막을 형성한 반도체 기판, 전자 디바이스, 및 반도체 기판의 제조 방법에 관한 것이다.
GaAs계 등의 화합물 반도체 결정을 이용한 전자 디바이스로서, 헤테로 접합을 이용하는 각종 고기능 전자 디바이스가 개발되어 있다. 화합물 반도체 결정의 결정성이 전자 디바이스의 성능을 좌우하기 때문에 양질의 결정 박막이 요구되고 있다. GaAs계의 화합물 반도체 결정을 이용한 전자 디바이스를 제조하는 경우, 헤테로 계면에서의 격자 정합 등의 요청으로부터, GaAs 또는 GaAs와 격자상수가 매우 가까운 Ge 등의 베이스 기판 상에 박막이 결정 성장된다.
특허문헌 1에는 격자 부정합을 갖는 기판 또는 전위 결함 밀도가 큰 기판 상에 성장된 에피택셜 영역의 한정 구역을 갖는 반도체 디바이스가 기재되어 있다. 비특허문헌 1에는 측방향 에피택셜 과성장법에 의한 Ge로 피복된 Si 기판 상의 저전위 밀도 GaAs 에피택셜층이 기재되어 있다. 비특허문헌 2에는 Si 기판 상에 고품질의 Ge 에피택셜 성장층(이하, Ge 에피택셜층이라고 하는 경우가 있음)을 형성하는 기술이 기재되어 있다. 해당 기술에서는 Ge 에피택셜층을 Si 기판 상에 영역을 한정하여 형성한 후, Ge 에피택셜층에 사이클 열어닐링을 실시함으로써 Ge 에피택셜층의 평균 전위 밀도가 2.3×106 cm-2가 된다.
B.Y.Tsaur et.al. 「Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth」, Appl.Phys.Lett. 41(4)347-349, 15 August 1982.
Hsin-Chiao Luan et.al. 「High-quality Ge epilayers on Si with low threading-dislocation densities」, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
GaAs계의 전자 디바이스는 GaAs 기판, 또는 Ge 기판 등의 GaAs에 격자 정합시키는 것이 가능한 기판 상에 형성되는 것이 바람직하다. 그러나, GaAs 기판 또는 Ge 기판 등의 GaAs에 격자 정합할 수 있는 기판은 비싸다. 또한, 이들 기판의 방열 특성은 충분하지 않아, 여유가 있는 열 설계를 하기 위해서는 디바이스의 형성 밀도를 억제할 필요가 있다. 따라서, 염가의 Si 기판을 이용하여 형성되는 GaAs계 등의 화합물 반도체의 결정 박막을 갖는 양질의 반도체 기판이 요구되고 있다. 또한, GaAs계의 전자 디바이스에 의한 고속의 스위칭을 실현할 수 있는 반도체 기판이 요구되고 있다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 있어서는 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는 반도체 기판으로서, Si 결정층 상에 설치되고 어닐링된 시드 결정과, 시드 결정에 격자 정합 또는 의사(擬) 격자 정합하는 화합물 반도체를 구비하는 반도체 기판이 제공된다. 시드 결정은 어닐링에서 생기는 열스트레스에 의해서 결함이 발생하지 않는 크기이다. 시드 결정은 화합물 반도체와의 계면이 기체인 P 화합물에 의해 표면 처리되어 있다. 화합물 반도체는 3-5족 화합물 반도체 또는 2-6족 화합물 반도체이다. 화합물 반도체가 3-5족 화합물 반도체인 경우, 3족 원소로서 Al, Ga, In 중 적어도 하나를 포함하며, 5족 원소로서 N, P, As, Sb 중 적어도 하나를 포함할 수 있다.
반도체 기판은 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비하며, 저해층이 Si 결정층에까지 관통하는 개구를 갖고, 시드 결정이 개구의 내부에 설치될 수도 있다. 상기 반도체 기판에 있어서는 저해층이 Si 결정층 상에 형성될 수도 있다. 또한, 화합물 반도체의 개구에 포함되는 부분은 √2 미만의 종횡비를 가질 수도 있다. 저해층은 Si 결정층에 있어서의 상기 시드 결정이 설치되어 있는 영역 이외의 영역을 열산화함으로써 형성될 수도 있다.
또한, 화합물 반도체가 시드 결정 상에서 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체 결정과, 시드 화합물 반도체 결정을 핵으로 하여 저해층을 따라서 측면 성장한 측면 성장 화합물 반도체 결정을 가질 수도 있다. 측면 성장 화합물 반도체 결정은 시드 화합물 반도체 결정을 핵으로 하여 저해층을 따라서 측면 성장한 제1 화합물 반도체 결정과, 제1 화합물 반도체 결정을 핵으로 하여 저해층을 따라서 제1 화합물 반도체 결정과 상이한 방향으로 측면 성장한 제2 화합물 반도체 결정을 가질 수도 있다.
또한, Si 결정층과, 시드 결정과, 화합물 반도체가 베이스 기판에 대략 평행하게 형성될 수도 있다. 해당 반도체 기판은 Si 결정층의 상면을 덮고, 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비할 수도 있다. 또한, 복수의 시드 결정이 Si 결정층 상에 등간격으로 설치될 수도 있다.
반도체 기판은 시드 결정의 내부에 생긴 결함을 포착하는 결함 포착부를 더 구비하며, 시드 결정에 포함되는 영역 중의 임의의 점으로부터 결함 포착부까지의 최대의 거리가 어닐링에 있어서 결함이 이동 가능한 거리보다도 작을 수도 있다. 결함 포착부는 시드 결정의 계면 또는 표면으로서, 화합물 반도체가 격자 정합 또는 의사 격자 정합하지 않은 영역일 수도 있다.
또한, 시드 결정이 결정 성장한 SixGe1-x(0≤x<1) 결정 또는 500℃ 이하의 온도에서 결정 성장한 GaAs를 포함할 수도 있다. 화합물 반도체가 P를 포함하는 3-5족 화합물 반도체로 이루어지는 완충층을 포함하며, 완충층은 시드 결정에 격자 정합 또는 의사 격자 정합할 수도 있다.
반도체 기판은 Si 결정층의 시드 결정으로 덮여져 있지 않은 부분에 설치된 Si 반도체 디바이스를 더 구비할 수도 있는 베이스 기판이 단결정의 Si이고, 베이스 기판의 시드 결정으로 덮여져 있지 않은 부분에 Si 반도체 디바이스가 설치될 수도 있다.
또한, 시드 결정의 표면의 전위 밀도가 1×106/㎠ 이하일 수도 있다. Si 결정층의 시드 결정이 형성되는 면은 (100)면, (110)면, (111)면, (100)면과 결정학적으로 등가인 면, (110)면과 결정학적으로 등가인 면 및 (111)면과 결정학적으로 등가인 면으로부터 선택된 어느 하나의 결정면으로부터 기울어진 오프각을 가질 수도 있다. 오프각은 2° 이상 6° 이하일 수 있다.
또한, 시드 결정의 바닥 면적이 1 ㎟ 이하일 수도 있다. 시드 결정의 바닥 면적은 1600 ㎛2 이하일 수도 있다. 또한, 시드 결정의 바닥 면적은 900 ㎛2 이하일 수도 있다.
또한, 시드 결정의 저면의 최대폭이 80 ㎛ 이하일 수도 있다. 시드 결정의 저면의 최대폭은 40 ㎛ 이하일 수도 있다.
또한, 베이스 기판이 (100)면 또는 (100)면과 결정학적으로 등가인 면으로부터 기울어진 오프각을 갖는 주면을 갖고, 시드 결정의 저면이 직사각형이고, 직사각형의 한 변이 베이스 기판의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향 중 어느 하나와 실질적으로 평행할 수도 있다. 이 경우에 있어서도, 오프각은 2° 이상 6° 이하일 수 있다.
베이스 기판이 (111)면 또는 (111)면과 결정학적으로 등가인 면으로부터 기울어진 오프각을 갖는 주면을 갖고, 시드 결정의 저면이 육각형이고, 육각형의 한 변이 베이스 기판의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향 중 어느 하나와 실질적으로 평행할 수도 있다. 이 경우에 있어서도, 오프각은 2° 이상 6° 이하일 수 있다.
또한, 저해층의 외형의 최대폭이 4250 ㎛ 이하일 수도 있다. 저해층의 외형의 최대폭이 400 ㎛ 이하일 수도 있다.
본 발명의 제2 형태에 있어서는 기판과, 기판 상에 설치된 절연층과, 절연층 상에 설치된 Si 결정층과, Si 결정층 상에 설치되고 어닐링된 시드 결정과, 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체와, 화합물 반도체를 이용하여 형성된 반도체 디바이스를 구비하는 전자 디바이스가 제공된다.
전자 디바이스는 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비하며, 저해층이 Si 결정층에까지 관통하는 개구를 갖고, 시드 결정이 개구의 내부에 설치되어 있고, 화합물 반도체가 시드 결정 상에서 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체 결정과, 시드 화합물 반도체 결정을 핵으로 하여 저해층을 따라서 측면 성장한 측면 성장 화합물 반도체 결정을 가질 수도 있다.
본 발명의 제3 형태에 있어서는 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는 SOI 기판을 준비하는 단계와, Si 결정층 상에 시드 결정을 성장시키는 단계와, 시드 결정을 어닐링하는 단계와, 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 결정 성장시키는 단계를 구비하는 반도체 기판의 제조 방법이 제공된다. 시드 결정을 성장시키는 단계는 화합물 반도체의 결정 성장을 저해하는 저해층을 Si 결정층 상에 설치하는 단계와, Si 결정층에까지 관통하는 개구를 저해층에 형성하는 단계와, 개구의 내부에 시드 결정을 성장시키는 단계를 포함한다. 시드 결정을 성장시키는 단계는 복수의 시드 결정을 등간격으로 성장시킨다. 시드 결정을 성장시키는 단계는 어닐링에 의해서 생기는 열스트레스로 시드 결정에 결함이 발생하지 않는 크기로 시드 결정을 성장시킨다. 어닐링하는 단계는 시드 결정에 포함되는 결함이 시드 결정의 외연으로 이동할 수 있는 온도 및 시간에 행해진다. 해당 제조 방법은 어닐링하는 단계를 복수회 반복하여 행하게 하는 단계를 구비할 수도 있다. 어닐링에 의해서, 시드 결정의 표면의 전위 밀도가 1×106/㎠ 이하로 될 수 있다.
반도체 기판의 제조 방법은 화합물 반도체를 결정 성장시키는 단계 전에 행해지고, Si 결정층에 있어서의 시드 결정이 설치되어 있는 영역 이외의 영역을 열산화함으로써, 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계를 더 구비할 수도 있다.
도 1은 반도체 기판 (10)의 단면의 일례를 개략적으로 도시한다.
도 2는 반도체 기판 (20)의 단면의 일례를 개략적으로 도시한다.
도 3은 반도체 기판 (30)의 단면의 일례를 개략적으로 도시한다.
도 4는 반도체 기판 (40)의 단면의 일례를 개략적으로 도시한다.
도 5는 일 실시 형태에 따른 전자 디바이스 (100)의 평면예를 도시한다.
도 6은 도 5에 있어서의 A-A선 단면을 도시한다.
도 7은 도 5에 있어서의 B-B선 단면을 도시한다.
도 8은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 9는 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 10은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 11은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 12는 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 13은 전자 디바이스 (100)의 다른 제조 과정에서의 단면예를 도시한다.
도 14는 전자 디바이스 (100)의 다른 제조 과정에서의 단면예를 도시한다.
도 15는 전자 디바이스 (200)의 평면예를 도시한다.
도 16은 전자 디바이스 (300)의 평면예를 도시한다.
도 17은 전자 디바이스 (400)의 단면예를 도시한다.
도 18은 전자 디바이스 (500)의 단면예를 도시한다.
도 19는 전자 디바이스 (600)의 단면예를 도시한다.
도 20은 전자 디바이스 (700)의 단면예를 도시한다.
도 21은 반도체 기판 (801)의 평면예를 도시한다.
도 22는 영역 (803)을 확대하여 도시한다.
도 23은 반도체 기판 (801)의 단면예를 저해층 (804)로 피복되는 피복 영역의 개구 (806)에 형성되는 HBT와 함께 도시한다.
도 24는 본 실시 형태의 반도체 기판 (1101)의 평면예를 도시한다.
도 25는 반도체 기판 (1101)의 단면예를 섬 형상의 Ge 결정층 (1120)에 형성되는 HBT와 함께 도시한다.
도 26은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 27은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 28은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 29는 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 30은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 31은 반도체 기판 (1201)에 있어서의 단면예를 도시한다.
도 32는 반도체 기판 (1201)의 제조 과정에서의 단면예를 도시한다.
도 33은 반도체 기판 (1201)의 제조 과정에서의 단면예를 도시한다.
도 34는 반도체 기판 (1301)에 있어서의 단면예를 도시한다.
도 35는 반도체 기판 (1301)의 제조 과정에서의 단면예를 도시한다.
도 36은 제조한 반도체 기판의 단면의 모식도를 도시한다.
도 37은 어닐링을 하지 않은 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 38은 700℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 39는 800℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 40은 850℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 41은 900℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 42는 실시예 9에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다.
도 43은 실시예 9에 있어서의 화합물 반도체 (2108)의 막두께의 변동 계수를 도시한다.
도 44는 실시예 10에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다.
도 45는 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 46은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 47은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 48은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 49는 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 50은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 51은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 52는 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 53은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 54는 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 55는 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 56은 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 57은 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 58은 실시예 13에 있어서의 반도체 기판의 전자현미경 사진을 도시한다.
도 59는 실시예 14에 있어서의 HBT 소자의 레이저 현미경상을 도시한다.
도 60은 실시예 15에 있어서의 전자 소자의 레이저 현미경상을 도시한다.
도 61은 HBT 소자의 전기 특성과, 개구 영역의 면적과의 관계를 도시한다.
도 62는 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다.
도 63은 도 62의 사진을 보기 쉽게 할 목적으로 도시한 모사도를 도시한다.
도 64는 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다.
도 65는 도 64의 사진을 보기 쉽게 할 목적으로 도시한 모사도를 도시한다.
도 66은 시료 A에 대한 Si 원소의 프로파일을 도시한다.
도 67은 시료 A에 대한 Ge 원소의 프로파일을 도시한다.
도 68은 시료 B에 대한 Si 원소의 프로파일을 도시한다.
도 69는 시료 B에 대한 Ge 원소의 프로파일을 도시한다.
도 70은 도 66 내지 도 69를 보기 쉽게 할 목적으로 도시한 모식도를 도시한다.
도 71은 시료 A에 대한 측정 영역을 나타내는 SEM 사진을 도시한다.
도 72는 도 71에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다.
도 73은 시료 B에 대한 측정 영역을 나타내는 SEM 사진을 도시한다.
도 74는 도 73에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다.
도 75는 실시예 2에서 제조한 반도체 디바이스용 기판 (3000)의 평면 패턴을 도시한다.
도 76은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 77은 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 78은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 79는 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 80은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 81은 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 82는 베이스 기판의 오프각을 2°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 83은 베이스 기판의 오프각을 2°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 84는 베이스 기판의 오프각을 6°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 85는 베이스 기판의 오프각을 6°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 86은 이질 접합 양극성 트랜지스터(HBT) (3100)의 평면도를 도시한다.
도 87은 도 20에 있어서 파선으로 둘러싼 부분을 나타내는 현미경 사진이다.
도 88은 도 21에 있어서 파선으로 둘러싼 3개의 HBT 소자 (3150)의 부분을 확대하여 도시하는 평면도이다.
도 89는 HBT 소자 (3150)의 영역을 관찰한 레이저 현미경 사진이다.
도 90은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 91은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 92는 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 93은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 94는 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 95는 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 96은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 97은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 98은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 99는 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 100은 2차 이온 질량 분석법에 의한 깊이 프로파일을 측정한 데이터이다.
도 101은 HBT (3100)과 동시에 형성한 HBT의 단면을 나타내는 TEM 사진이다.
도 102는 저해층이 없는 베타 기판에 디바이스용 박막을 형성한 HBT를 도시한다.
도 2는 반도체 기판 (20)의 단면의 일례를 개략적으로 도시한다.
도 3은 반도체 기판 (30)의 단면의 일례를 개략적으로 도시한다.
도 4는 반도체 기판 (40)의 단면의 일례를 개략적으로 도시한다.
도 5는 일 실시 형태에 따른 전자 디바이스 (100)의 평면예를 도시한다.
도 6은 도 5에 있어서의 A-A선 단면을 도시한다.
도 7은 도 5에 있어서의 B-B선 단면을 도시한다.
도 8은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 9는 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 10은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 11은 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 12는 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다.
도 13은 전자 디바이스 (100)의 다른 제조 과정에서의 단면예를 도시한다.
도 14는 전자 디바이스 (100)의 다른 제조 과정에서의 단면예를 도시한다.
도 15는 전자 디바이스 (200)의 평면예를 도시한다.
도 16은 전자 디바이스 (300)의 평면예를 도시한다.
도 17은 전자 디바이스 (400)의 단면예를 도시한다.
도 18은 전자 디바이스 (500)의 단면예를 도시한다.
도 19는 전자 디바이스 (600)의 단면예를 도시한다.
도 20은 전자 디바이스 (700)의 단면예를 도시한다.
도 21은 반도체 기판 (801)의 평면예를 도시한다.
도 22는 영역 (803)을 확대하여 도시한다.
도 23은 반도체 기판 (801)의 단면예를 저해층 (804)로 피복되는 피복 영역의 개구 (806)에 형성되는 HBT와 함께 도시한다.
도 24는 본 실시 형태의 반도체 기판 (1101)의 평면예를 도시한다.
도 25는 반도체 기판 (1101)의 단면예를 섬 형상의 Ge 결정층 (1120)에 형성되는 HBT와 함께 도시한다.
도 26은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 27은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 28은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 29는 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 30은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다.
도 31은 반도체 기판 (1201)에 있어서의 단면예를 도시한다.
도 32는 반도체 기판 (1201)의 제조 과정에서의 단면예를 도시한다.
도 33은 반도체 기판 (1201)의 제조 과정에서의 단면예를 도시한다.
도 34는 반도체 기판 (1301)에 있어서의 단면예를 도시한다.
도 35는 반도체 기판 (1301)의 제조 과정에서의 단면예를 도시한다.
도 36은 제조한 반도체 기판의 단면의 모식도를 도시한다.
도 37은 어닐링을 하지 않은 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 38은 700℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 39는 800℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 40은 850℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 41은 900℃에서 어닐링을 한 Ge 결정층 (2106)의 단면 형상을 도시한다.
도 42는 실시예 9에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다.
도 43은 실시예 9에 있어서의 화합물 반도체 (2108)의 막두께의 변동 계수를 도시한다.
도 44는 실시예 10에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다.
도 45는 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 46은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 47은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 48은 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 49는 실시예 10에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 50은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 51은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 52는 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 53은 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 54는 실시예 11에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 55는 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 56은 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 57은 실시예 12에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다.
도 58은 실시예 13에 있어서의 반도체 기판의 전자현미경 사진을 도시한다.
도 59는 실시예 14에 있어서의 HBT 소자의 레이저 현미경상을 도시한다.
도 60은 실시예 15에 있어서의 전자 소자의 레이저 현미경상을 도시한다.
도 61은 HBT 소자의 전기 특성과, 개구 영역의 면적과의 관계를 도시한다.
도 62는 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다.
도 63은 도 62의 사진을 보기 쉽게 할 목적으로 도시한 모사도를 도시한다.
도 64는 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다.
도 65는 도 64의 사진을 보기 쉽게 할 목적으로 도시한 모사도를 도시한다.
도 66은 시료 A에 대한 Si 원소의 프로파일을 도시한다.
도 67은 시료 A에 대한 Ge 원소의 프로파일을 도시한다.
도 68은 시료 B에 대한 Si 원소의 프로파일을 도시한다.
도 69는 시료 B에 대한 Ge 원소의 프로파일을 도시한다.
도 70은 도 66 내지 도 69를 보기 쉽게 할 목적으로 도시한 모식도를 도시한다.
도 71은 시료 A에 대한 측정 영역을 나타내는 SEM 사진을 도시한다.
도 72는 도 71에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다.
도 73은 시료 B에 대한 측정 영역을 나타내는 SEM 사진을 도시한다.
도 74는 도 73에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다.
도 75는 실시예 2에서 제조한 반도체 디바이스용 기판 (3000)의 평면 패턴을 도시한다.
도 76은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 77은 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 78은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 79는 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 80은 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 81은 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 82는 베이스 기판의 오프각을 2°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 83은 베이스 기판의 오프각을 2°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 84는 베이스 기판의 오프각을 6°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 85는 베이스 기판의 오프각을 6°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다.
도 86은 이질 접합 양극성 트랜지스터(HBT) (3100)의 평면도를 도시한다.
도 87은 도 20에 있어서 파선으로 둘러싼 부분을 나타내는 현미경 사진이다.
도 88은 도 21에 있어서 파선으로 둘러싼 3개의 HBT 소자 (3150)의 부분을 확대하여 도시하는 평면도이다.
도 89는 HBT 소자 (3150)의 영역을 관찰한 레이저 현미경 사진이다.
도 90은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 91은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 92는 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 93은 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 94는 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다.
도 95는 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 96은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 97은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 98은 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 99는 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다.
도 100은 2차 이온 질량 분석법에 의한 깊이 프로파일을 측정한 데이터이다.
도 101은 HBT (3100)과 동시에 형성한 HBT의 단면을 나타내는 TEM 사진이다.
도 102는 저해층이 없는 베타 기판에 디바이스용 박막을 형성한 HBT를 도시한다.
이하, 발명의 실시 형태를 통하여 본 발명을 설명하는데, 이하의 실시 형태는 특허청구범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수라고는 한정하지 않는다.
도 1은 일 실시 형태에 따른 반도체 기판 (10)의 단면의 일례를 개략적으로 도시한다. 도 1에 도시하는 바와 같이, 반도체 기판 (10)은 베이스 기판 (12)와, 절연층 (13)과, Si 결정층 (14)와, 시드 결정 (16)과, 화합물 반도체 (18)을 구비한다.
반도체 기판 (10)의 적어도 일부에서, 베이스 기판 (12)와, 절연층 (13)과, Si 결정층 (14)와, 시드 결정 (16)은 베이스 기판 (12)의 주면 (11)에 대하여 대략 수직인 방향으로 이 순으로 배치된다. 이에 따라, 절연층 (13)이 베이스 기판 (12)와 Si 결정층 (14)를 절연하여, 베이스 기판 (12)에 누설 전류가 흐르는 것을 억제할 수 있다. 여기서, 본 명세서에 있어서, 「대략 수직인 방향」이란 엄밀하게 수직인 방향뿐만 아니라, 기판 및 각 부재의 제조 오차를 고려하여 수직으로부터 약간 기울어진 방향도 포함한다.
베이스 기판 (12)는 일례로서 실리콘 기판이다. 절연층 (13)은 일례로서 베이스 기판 (12)의 주면 (11)을 산화함으로써 형성된 산화규소층이다. Si 결정층 (14)는 일례로서 절연층 (13) 상에 형성된 단결정 실리콘층이다. 베이스 기판 (12), 절연층 (13) 및 Si 결정층 (14)는 시판되고 있는 SOI 기판일 수도 있다.
시드 결정 (16) 및 화합물 반도체 (18)은 MOCVD법(유기 금속 기상 성장법) 또는 유기 금속을 원료로서 이용하는 MBE법을 이용한 에피택셜 성장법에 의해 Si 결정층 (14) 상에 형성된다. 시드 결정 (16)은 SixGe1-x 결정(0≤x<1), 또는 500℃ 이하의 온도에서 형성된 GaAs 결정을 포함한다.
시드 결정 (16)은 어닐링된다. 시드 결정 (16)은 Si 결정층 (14) 상에 형성된 상태로 어닐링될 수도 있다. 시드 결정 (16)은 900℃ 미만, 바람직하게는 850℃ 이하에서 어닐링된다. 이에 따라, 시드 결정 (16)의 표면의 평탄성을 유지할 수 있다. 또한, 시드 결정 (16)은 680℃ 이상, 바람직하게는 700℃ 이상에서 어닐링될 수도 있다. 이에 따라, 시드 결정 (16)의 결정 결함의 밀도를 감소시킬 수 있다.
어닐링은 복수회 행해질 수도 있다. 예를 들면 800 내지 900℃에서 2 내지 10분간, Ge의 융점에 달하지 않은 온도에서의 고온 어닐링을 실시한 후, 680 내지 780℃에서 2 내지 10분간 저온 어닐링을 실시한다. 이들 어닐링에 의해 시드 결정 (16)의 내부의 결함 밀도가 감소된다.
또한, 시드 결정 (16)은 대기 분위기 하, 질소 분위기 하, 아르곤 분위기 하 또는 수소 분위기 하에서 어닐링될 수도 있다. 특히, 수소를 포함하는 분위기 중에서 시드 결정 (16)을 어닐링함으로써 시드 결정 (16)의 표면 상태를 매끄러운 상태로 유지하면서, 시드 결정 (16)의 결정 결함의 밀도를 감소시킬 수 있다.
본 명세서에 있어서, 「의사 격자 정합」이란 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자상수의 차가 작고, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이 때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써 상기 격자상수의 차가 흡수된다. 예를 들면 Ge와 GaAs와의, 또는 Ge와 InGaP와의 격자 완화 한계 두께 내에서의 적층 상태는 의사 격자 정합이라고 불린다.
화합물 반도체 (18)은 어닐링된 시드 결정 (16)에 격자 정합 또는 의사 격자 정합한다. 화합물 반도체 (18)은 시드 결정 (16)을 핵으로 하여 결정 성장한다. 어닐링된 시드 결정 (16)을 이용함으로써 결정성이 우수한 화합물 반도체 (18)이 얻어진다. 화합물 반도체 (18)은 예를 들면 3-5족 화합물 반도체 또는 2-6족 화합물 반도체이다. 화합물 반도체 (18)이 3-5족 화합물 반도체인 경우, 화합물 반도체 (18)은 3족 원소로서 Al, Ga, In 중 적어도 하나를 포함하고, 5족 원소로서 N, P, As, Sb 중 적어도 하나를 포함할 수도 있다.
또한 일례로서 절연층 (13)의 면적은 베이스 기판 (12)의 면적보다 작다. 일례로서 Si 결정층 (14)의 면적은 절연층 (13)의 면적보다 작다. 일례로서 시드 결정 (16) 및 화합물 반도체 (18)의 면적은 Si 결정층 (14)의 면적보다 작다. 본 실시 형태에 있어서, 시드 결정 (16)과 화합물 반도체 (18)이 베이스 기판 (12)의 주면 (11)에 대략 수직인 방향으로 배열되어 배치되는 경우에 대해서 설명했지만, 시드 결정 (16) 및 화합물 반도체 (18)은 베이스 기판 (12)의 주면 (11)에 대략 평행한 방향으로 배열되어 배치될 수도 있다.
본 실시 형태에 있어서, 베이스 기판 (12)와 절연층 (13)이 접하는 경우에 대해서 설명했지만, 베이스 기판 (12)와 절연층 (13)의 위치 관계는 양자가 접하는 관계에 한정되지 않는다. 베이스 기판 (12)와 절연층 (13)의 사이에 다른 층이 형성될 수도 있다. 또한, 본 실시 형태에 있어서, Si 결정층 (14)와 시드 결정 (16)이 접하는 경우에 대해서 설명했지만, Si 결정층 (14)와 시드 결정 (16)과의 위치 관계는 양자가 접하는 관계에 한정되지 않는다. Si 결정층 (14)와 시드 결정 (16)과의 사이에 다른 층이 형성될 수도 있다. 또한, 시드 결정 (16) 및 화합물 반도체 (18)은 각각이 복수의 결정층에 의해 형성될 수도 있다.
도 2는 반도체 기판 (20)의 단면의 일례를 개략적으로 도시한다. 도 2에 도시하는 바와 같이, 반도체 기판 (20)은 적어도 일부에서, 베이스 기판 (12)와, 절연층 (13)과, Si 결정층 (14)와, 저해층 (25)를, 베이스 기판 (12)의 주면 (11)에 대하여 대략 수직인 방향으로 이 순으로 구비한다. 또한, 반도체 기판 (20)은 시드 결정 (26)과, 화합물 반도체 (28)을 구비한다.
저해층 (25)는 Si 결정층 (14) 상에 형성된다. 저해층 (25)는 적어도 화합물 반도체 (28)의 결정 성장을 저해한다. 저해층 (25)는 시드 결정 (26)의 결정 성장을 더욱 저해할 수도 있다. 저해층 (25)에는 베이스 기판 (12)의 한쪽의 주면 (11)에 대략 수직인 방향으로, 저해층 (25)의 표면으로부터 Si 결정층 (14)까지 저해층 (25)를 관통하는 개구 (27)가 형성된다.
이에 따라, 저해층 (25)의 표면에 결정이 성장하지 않고, 개구 (27)의 내부에서 결정이 선택 성장한다. 일례로서 저해층 (25)의 면적은 Si 결정층 (14)의 면적보다 작다. 저해층 (25)는 SiO2일 수 있고, 예를 들면 CVD법을 이용하여 형성된다. 개구 (27)은 포토리소그래피법에 의해 형성될 수도 있다.
시드 결정 (26) 및 화합물 반도체 (28)과, 도 1에 있어서의 시드 결정 (16) 및 화합물 반도체 (18)은 동등하다. 따라서, 이하의 설명에 있어서는 동등한 부재에 대한 중복하는 설명을 생략하는 경우가 있다. 시드 결정 (26)은 개구 (27)의 내부에 설치된다. 예를 들면 시드 결정 (26)은 개구 (27)의 저면에 설치된다.
상술한 바와 같이, 시드 결정 (26)은 어닐링된다. 이에 따라, 시드 결정 (26)의 내부의 결함 밀도가 감소된다. 화합물 반도체 (28)은 시드 결정 (26)에 격자 정합 또는 의사 격자 정합한다. 어닐링된 시드 결정 (26)을 이용함으로써 결정성이 우수한 화합물 반도체 (28)이 얻어진다.
도 3은 반도체 기판 (30)의 단면의 일례를 개략적으로 도시한다. 도 3에 도시하는 바와 같이, 반도체 기판 (30)은 베이스 기판 (12)와, 절연층 (13)과, Si 결정층 (34)와, 시드 결정 (36)과, 화합물 반도체 (38)을 구비한다. Si 결정층 (34), 시드 결정 (36) 및 화합물 반도체 (38)과, 도 1에 있어서의 Si 결정층 (14), 시드 결정 (16) 및 화합물 반도체 (18)은 동등하다. 따라서, 이하의 설명에 있어서는 동등한 부재에 대한 중복하는 설명을 생략하는 경우가 있다.
반도체 기판 (30)은 Si 결정층 (34)와, 시드 결정 (36)과, 화합물 반도체 (38)이 베이스 기판 (12)의 주면 (11)에 대하여 대략 평행한 방향으로 배열되어 배치되는 점에서 반도체 기판 (10)과 상이하다. Si 결정층 (34), 시드 결정 (36), 및 화합물 반도체 (38)은 절연층 (13)의 표면 (19)를 따라서 이 순으로 배치된다. 즉, 시드 결정 (36)은 Si 결정층 (34)와 화합물 반도체 (38)과의 사이에 설치된다.
또한, Si 결정층 (34)의 면적, 시드 결정 (36)의 면적 및 화합물 반도체 (38)의 각각의 면적은 절연층 (13)의 면적보다 작다. 본 실시 형태에서는 시드 결정 (36)과 화합물 반도체 (38)이 베이스 기판 (12)의 주면 (11)에 대략 평행한 방향으로 배열되어 배치되는 경우에 대해서 설명했지만, 다른 예에서는 시드 결정 (36) 및 화합물 반도체 (38)이 베이스 기판 (12)의 주면 (11)에 대략 수직인 방향으로 배열되어 배치될 수도 있다. 여기서, 본 명세서에 있어서, 「대략 평행한 방향」이란 엄밀하게 평행한 방향뿐만 아니라, 기판 및 각 부재의 제조 오차를 고려하여, 평행으로부터 약간 기울어진 방향도 포함한다.
도 4는 반도체 기판 (40)의 단면의 일례를 개략적으로 도시한다. 도 4에 도시하는 바와 같이, 반도체 기판 (40)은 베이스 기판 (12)와, 절연층 (13)과, Si 결정층 (44)와, 저해층 (45)와, 시드 결정 (46)과, 화합물 반도체 (48)을 구비한다. Si 결정층 (44), 시드 결정 (46) 및 화합물 반도체 (48)과, 도 3에 있어서의 Si 결정층 (34), 시드 결정 (36) 및 화합물 반도체 (38)은 동등하다. 저해층 (45)와 도 2에 있어서의 저해층 (25)는 동등하다. 따라서, 이하의 설명에 있어서는 동등한 부재에 대한 중복하는 설명을 생략하는 경우가 있다.
반도체 기판 (40)은 Si 결정층 (44)의 상면 (43)을 덮는 저해층 (45)를 더 구비하는 점에서 반도체 기판 (30)과 상이하다. Si 결정층 (44)의 상면 (43)은 베이스 기판 (12)의 주면 (11)과 대략 평행한 면 중 베이스 기판 (12)와 반대측의 면이다. 또한, 저해층 (45)는 화합물 반도체 (48) 및 시드 결정 (46)의 결정 성장을 저해한다.
이에 따라, 시드 결정 (46)은 Si 결정층 (44)의, 베이스 기판 (12)의 주면 (11)에 대략 수직인 측면 (41)을 핵으로 하여 선택적으로 성장한다. 그 결과, 시드 결정 (46)의 결정성이 향상된다. 또한, 절연층 (13)이 결정 성장을 저해하는 재료를 포함할 수 있다. 일례로서 절연층 (13)은 SiO2이다.
반도체 기판 (40)은 다음 수순으로 제작할 수 있다. 우선, 베이스 기판 (12), 절연층 (13) 및 Si 결정층을 구비하는 SOI 기판을 준비한다. 그리고, SOI 기판의 Si 결정층을 에칭 등에 의해 패터닝하여 직사각형의 Si 결정층을 형성한다. 그리고, 직사각형의 Si 결정층의 면 중 베이스 기판 (12)의 주면 (11)에 대략 평행한 면을 덮도록 저해층 (45)를 형성한다. 저해층 (45)는 직사각형의 Si 결정층와 동일한 형상을 가질 수도 있다. 예를 들면 CVD법으로 SiO2를 생성함으로써 저해층 (45)를 형성한다. 그리고, 직사각형의 Si 결정층을 에칭함으로써 Si 결정층 (44)를 형성한다. 에칭된 Si 결정층 (44)는 저해층 (45)보다 작기 때문에, 저해층 (45)와 절연층 (13)의 사이에 공간이 생긴다.
다음으로, Si 결정층 (44)의, 베이스 기판 (12)의 주면 (11)에 대략 수직인 면 (41)에 시드 결정 (46)을 선택 성장시킨다. 시드 결정 (46)은 예를 들면 MOCVD법에 의해 형성된다. 다음으로, 시드 결정 (46)을 어닐링한다. 시드 결정 (46)이 어닐링됨으로써 시드 결정 (46)의 결정성이 향상된다. 그 후, 시드 결정 (46)에 격자 정합 또는 의사 격자 정합하는 화합물 반도체 (48)을 형성한다. 화합물 반도체 (48)은 예를 들면 CVD법에 의해 형성된다.
도 5는 전자 디바이스 (100)의 평면예를 도시한다. 도 6은 도 5에 있어서의 A-A선 단면을 도시한다. 도 7은 도 5에 있어서의 B-B선 단면을 도시한다. 전자 디바이스 (100)은 SOI 기판 (102)와, 저해층 (104)와, Ge 결정층 (106)과, 시드 화합물 반도체 결정 (108)과, 제1 화합물 반도체 결정 (110)과, 제2 화합물 반도체 결정 (112)와, 게이트 절연막 (114)와, 게이트 전극 (116)과, 소스·드레인 전극 (118)을 구비한다.
Ge 결정층 (106)과, 시드 결정 (16), 시드 결정 (26), 시드 결정 (36) 또는 시드 결정 (46)은 동등하다. 시드 화합물 반도체 결정 (108), 제1 화합물 반도체 결정 (110) 및 제2 화합물 반도체 결정 (112)의 각각과, 화합물 반도체 (18), 화합물 반도체 (28), 화합물 반도체 (38) 또는 화합물 반도체 (48)은 동등하다. 따라서, 이하의 설명에 있어서는 동등한 부재에 대한 중복하는 설명을 생략하는 경우가 있다.
본 예에서는 개구 (105)에 설치된 Ge 결정층 (106)을 핵으로 하여, 개구 (105)로부터 돌출할 때까지 시드 화합물 반도체 결정 (108)을 성장시킨다. 그리고, 시드 화합물 반도체 결정 (108)을 핵으로 하여, 제1 화합물 반도체 결정 (110)을 저해층 (104)의 표면에서의 제1 방향으로 성장시킨다. 그리고, 제1 화합물 반도체 결정 (110)을 핵으로 하여, 제2 화합물 반도체 결정 (112)를, 저해층 (104)의 표면에서의 제2 방향으로 성장시킨다. 제1 방향 및 제2 방향은 예를 들면 서로 직교하는 방향이다.
전자 디바이스 (100)은 복수의 MISFET(metal-Insulator-semiconductor field-effect transistor; 금속-절연체-반도체 전계효과 트랜지스터) 또는 HEMT(high-electron-mobility transistor; 고전자 이동도 트랜지스터)를 포함할 수 있다.
SOI 기판 (102)는 적어도 일부에서 Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)을 이 순으로 갖는다. SOI 기판 (102)는 Si 기판 (162)의 주면 (172) 측에 절연층 (164)와 Si 결정층 (166)을 갖는다. Si 기판 (162)는 단결정 Si 기판일 수도 있다. Si 기판 (162)는 전자 디바이스 (100)의 기판으로서 기능한다.
절연층 (164)는 Si 기판 (162)와 Si 결정층 (166)을 전기적으로 절연한다. 절연층 (164)는 Si 기판 (162)의 주면 (172)에 접하여 형성된다. Si 결정층 (166)은 Si의 단결정을 포함할 수 있다. Si 결정층 (166)은 절연층 (164)에 접하여 형성된다. Si 기판 (162) 및 절연층 (164)와, 베이스 기판 (12) 및 절연층 (13)은 동등하다. Si 결정층 (166)과, Si 결정층 (14), Si 결정층 (34) 또는 Si 결정층 (44)는 동등하다. 따라서, 이하의 설명에 있어서는 동등한 부재에 대한 중복하는 설명을 생략하는 경우가 있다.
SOI 기판 (102) 상에 능동 소자인 MISFET 또는 HEMT 등이 형성된다. SOI 기판 (102)에 전자 디바이스 (100)을 형성함으로써 전자 디바이스 (100)의 부유 용량이 감소하기 때문에, 전자 디바이스 (100)의 동작 속도가 향상된다. 또한, 절연층 (164)의 높은 절연 저항을 갖는 것에 의해, 전자 디바이스 (100)으로부터 Si 기판 (162)에 누설 전류가 흐르는 것을 억제할 수 있다.
저해층 (104)는 SOI 기판 (102)의 주면 (172) 측에, Si 결정층 (166)에 접하여 형성된다. 저해층 (104)와, 저해층 (25) 또는 저해층 (45)는 동등하다. 또한, 저해층 (104)에는 Si 기판 (162)의 주면 (172)에 대략 수직인 방향으로 저해층 (104)를 관통하는 개구 (105)가 형성된다. 또한, 저해층 (104)는 시드 화합물 반도체 결정 (108), 제1 화합물 반도체 결정 (110) 및 제2 화합물 반도체 결정 (112)의 결정의 에피택셜 성장을 저해한다.
개구 (105)는 시드 화합물 반도체 결정 (108)이 형성되기 전의 상태에서, Si 결정층 (166)을 노출한다. 즉, 저해층 (104)에는 저해층 (104)의 표면으로부터 Si 결정층 (166)에 달하는 개구 (105)가 형성된다. 따라서, Si 결정층 (166)이 노출한 개구 (105)에는 에피택셜막이 선택 성장한다. 예를 들면 개구 (105)의 내부에는 Ge 결정층 (106)이 선택적으로 결정 성장한다. 또한, 개구 (105)의 내부에는 Ge 결정층 (106)을 핵으로 하여, 시드 화합물 반도체 결정 (108)이 선택적으로 결정 성장한다. 한편, 저해층 (104)의 표면에서의 결정 성장은 저해되기 때문에, 저해층 (104)의 표면에는 에피택셜막이 성장하지 않는다. 저해층 (104)는 산화규소 또는 질화규소를 포함할 수 있다.
여기서, 본 명세서에 있어서, 「개구의 종횡비」란 「개구의 깊이」를 「개구의 폭」으로 나눈 값을 말한다. 예를 들면 전자 정보 통신학회편 「전자 정보 통신 핸드북 제1분책」 751페이지(1988년, 오옴사 발행)에 따르면, 종횡비로서 (에칭 깊이/패턴폭)으로 기재되어 있다. 본 명세서에서도 동일한 의의로 종횡비의 용어를 이용한다. 또한, 「개구의 깊이」는 기판 상에 박막을 적층한 경우의, 적층 방향에 있어서의 개구의 깊이이다. 「개구의 폭」은 적층 방향에 수직인 방향에 있어서의 개구의 폭이다. 개구의 폭이 일정하지 않은 경우에는 「개구의 폭」은 개구의 최소의 폭을 가리킨다. 예를 들면 적층 방향에서 본 개구의 형상이 직사각형인 경우, 「개구의 폭」은 직사각형의 짧은 변의 길이를 가리킨다.
개구 (105)의 내부에 Ge 결정층 (106)이 결정 성장하고 있는 경우에는 「개구 (105)의 깊이」는 Ge 결정층 (106)의 표면과 저해층 (104)의 표면과의 거리와 동일하다. 또한, Ge 결정층 (106)을 핵으로 하여, 시드 화합물 반도체 결정 (108)이 선택적으로 결정 성장하는 경우에는 「개구 (105)의 깊이」는 시드 화합물 반도체 결정 (108)이 개구 (105)에 포함되어 있는 부분과 동일하다. 여기서, 시드 화합물 반도체 결정 (108)이 개구 (105)에 포함되어 있는 부분이란 Ge 결정층 (106)의 표면의 높이로부터 저해층 (104)의 표면의 높이까지의 시드 화합물 반도체 결정 (108)의 수직 방향의 폭이다. 따라서, 본 명세서에 있어서의 「개구 (105)의 종횡비」는 「시드 화합물 반도체 결정 (108)이 개구 (105)에 포함되는 부분의 높이」를 「개구의 폭」으로 나눈 값이다.
개구 (105)에 형성된 Ge 결정층 (106)을 600 내지 900℃ 정도까지 가열하지 않은 경우에는 예를 들면 개구 (105)는 (√3)/3 이상의 종횡비를 갖는 것이 바람직하다. 보다 구체적으로는 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (100)인 경우에는 개구 (105)는 1 이상의 종횡비를 가질 수도 있다. 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (111)인 경우에는 개구 (105)는 √2(=약 1.414) 이상의 종횡비를 가질 수도 있다. 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (110)인 경우에는 개구 (105)는 (√3)/3(=약 0.577) 이상의 종횡비를 가질 수도 있다.
종횡비가 (√3)/3 이상인 개구 (105)의 내부에 Ge 결정층 (106)이 형성되면, Ge 결정층 (106)에 포함되는 결함이 개구 (105)의 벽면에서 종단된다. 그 결과, 개구 (105)의 벽면으로 덮이지 않고 노출된 Ge 결정층 (106)의 표면에서의 결함이 감소한다. 즉, 개구 (105)가 (√3)/3 이상의 종횡비를 갖는 경우에는 개구 (105)에 형성된 Ge 결정층 (106)에 어닐링이 실시되지 않은 상태에서도 개구 (105)에서 노출되는 Ge 결정층 (106)의 표면의 결함 밀도를 소정의 허용 범위까지 작게 할 수 있다. 개구 (105)에서 노출되는 Ge 결정층 (106)의 표면을 시드 화합물 반도체 결정 (108)의 결정핵으로서 이용함으로써 시드 화합물 반도체 결정 (108)의 결정성을 높일 수 있다.
또한, 개구 (105)에 형성된 Ge 결정층 (106)을 600 내지 900℃ 정도까지 가열하여 어닐링을 실시할 수 있는 경우에는 개구 (105)의 종횡비는 √2 미만일 수도 있다. 개구 (105)의 종횡비가 √2 미만인 경우에도 어닐링을 실시함으로써 Ge 결정층 (106)의 결함을 감소시킬 수 있기 때문이다. 보다 구체적으로는 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (100)인 경우에는 개구 (105)는 1 미만의 종횡비를 가질 수도 있다. 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (111)인 경우에는 개구 (105)는 √2(=약 1.414) 미만의 종횡비를 가질 수도 있다. 개구 (105)의 저면에 있어서의 Si 결정층 (166)의 면방위가 (110)인 경우에는 개구 (105)는 (√3)/3(=약 0.577) 미만의 종횡비를 가질 수도 있다. Ge 결정층 (106)은 Ge 결정층 (106) 상에서 화합물 반도체를 결정 성장시키기 전에 어닐링될 수도 있다.
또한, 개구 (105)의 바닥 면적은 1 ㎟ 이하일 수 있고, 바람직하게는 0.25 ㎟ 미만이다. 이 경우, 시드 화합물 반도체 결정 (108)의 바닥 면적도 1 ㎟ 이하 또는 0.25 ㎟가 된다. 시드 화합물 반도체 결정 (108)의 크기를 소정값 이하로 함으로써 소정 조건의 어닐링에 의해 시드 화합물 반도체 결정 (108)의 임의의 점의 결함을 시드 화합물 반도체 결정 (108)의 단부까지 이동시킬 수 있다. 이 때문에, 시드 화합물 반도체 결정 (108)의 결함 밀도를 용이하게 감소시킬 수 있다.
또한, 개구 (105)의 바닥 면적은 0.01 ㎟ 이하일 수 있고, 바람직하게는 1600 ㎛2 이하일 수 있고, 보다 바람직하게는 900 ㎛2 이하일 수도 있다. 이들의 경우, 개구 (105)의 내부에 형성되는 시드 화합물 반도체 결정 (108)의 바닥 면적도 0.01 ㎟ 이하, 1600 ㎛2 이하 또는 900 ㎛2 이하가 된다.
시드 화합물 반도체 결정 (108) 및 화합물 반도체층 등의 기능층과, SOI 기판 (102)와의 열팽창계수의 차가 큰 경우에는 열어닐링에 의해서 기능층에 국부적인 휘어짐이 생기기 쉽다. 이에 비하여, 상기 면적이 0.01 ㎟ 이하인 경우에는 상기 면적이 0.01 ㎟보다 큰 경우와 비교하여, 개구 (105)의 내부에 형성되는 Ge 결정층 (106)의 어닐링에 요하는 시간을 단축할 수 있다. 이 때문에, 개구 (105)의 바닥 면적을 0.01 ㎟ 이하로 함으로써 해당 휘어짐에 의해 기능층에 결정 결함이 생기는 것을 억제할 수 있다.
개구 (105)의 바닥 면적이 1600 ㎛2보다 큰 경우에는 결정 결함을 충분히 억제할 수 없기 때문에, 디바이스의 제조에 필요한 소정의 특성을 갖는 반도체 기판을 얻는 것이 곤란하다. 이에 비하여, 개구 (105)의 바닥 면적이 1600 ㎛2 이하인 경우에는 결정 결함의 수가 소정값 이하로 감소되는 경우가 있다. 그 결과, 개구의 내부에 형성된 기능층을 이용하여 고성능의 디바이스를 제조할 수 있다. 또한, 상기 면적이 900 ㎛2 이하인 경우에는 결정 결함의 수가 소정값 이하가 될 확률이 높아지기 때문에, 상기 디바이스를 수율 좋게 제조할 수 있다.
한편, 개구 (105)의 바닥 면적은 25 ㎛2 이상인 것이 바람직하다. 상기 면적이 25 ㎛2보다 작아지면, 개구 (105)의 내부에 결정을 에피택셜 성장시키는 경우에, 해당 결정의 성장 속도가 불안정해져서, 결정의 형상에 흐트러짐을 발생시키기 쉽다. 또한 상기 면적이 25 ㎛2보다 작아지면, 형성되는 화합물 반도체를 가공하여 디바이스를 형성하는 것이 어려워, 수율이 저하되는 경우가 있다.
또한, 피복 영역의 면적에 대한 개구 (105)의 바닥 면적의 비율은 0.01％ 이상인 것이 바람직하다. 피복 영역은 저해층 (104)에 의해 덮여지는 Si 결정층 (166)의 영역이다. 상기 비율이 0.01％보다 작아지면, 개구 (105)의 내부에서의 결정의 성장 속도가 불안정해진다. 또한, 1개의 피복 영역에 복수의 개구 (105)가 형성되어 있는 경우에는 개구 (105)의 바닥 면적이란 해당 피복 영역에 포함되는 복수의 개구 (105)의 바닥 면적의 총합을 의미한다.
개구 (105)의 저면 형상은 최대폭이 100 ㎛ 이하일 수 있고, 바람직하게는 80 ㎛ 이하일 수도 있다. 개구 (105)의 저면 형상의 최대폭은 개구 (105)의 저면 형상에 포함되는 임의의 2점을 연결하는 각각의 직선의 길이 중 최대의 길이를 가리킨다. 개구 (105)가 정방형 또는 직사각형인 경우에는 해당 저면 형상의 한 변의 길이는 100 ㎛ 이하일 수 있고, 바람직하게는 80 ㎛ 이하이다. 상기 저면 형상의 최대폭이 100 ㎛ 이하인 경우에는 상기 저면 형상의 최대폭이 100 ㎛보다 큰 경우와 비교하여, 개구 (105)의 내부에 형성되는 Ge 결정층 (106)을 단시간에 어닐링할 수 있다.
또한, Ge 결정층 (106)은 Ge 결정층 (106)과 Si 결정층 (166)과의, 어닐링의 온도 조건에서의 열팽창계수의 차이에 의한 스트레스가 가해진 경우에도 Ge 결정층 (106)에 결함이 발생하지 않는 크기로 형성될 수도 있다. 예를 들면 주면 (172)와 대략 평행한 방향의 Ge 결정층 (106)의 최대폭은 40 ㎛ 이하일 수 있고, 바람직하게는 20 ㎛ 이하이다. Ge 결정층 (106)의 최대폭은 개구 (105)의 저면 형상에 있어서의 최대폭으로 정해지기 때문에, 개구 (105)의 저면 형상은 소정값 이하의 최대폭을 갖는 것이 바람직하다. 예를 들면 개구 (105)의 저면 형상의 최대폭은 40 ㎛ 이하일 수 있고, 더욱 바람직하게는 30 ㎛ 이하이다.
1개의 저해층 (104)에는 1개의 개구 (105)가 형성될 수도 있다. 이에 따라, 개구 (105)의 내부에서 안정된 성장 속도로 결정을 에피택셜 성장시킬 수 있다. 또한, 1개의 저해층 (104)에는 복수의 개구 (105)가 형성될 수도 있다. 이 경우, 각각의 개구 (105)가 등간격으로 배치되는 것이 바람직하다. 이에 따라, 개구 (105)의 내부에서 안정된 성장 속도로 결정을 에피택셜 성장시킬 수 있다.
개구 (105)의 저면 형상이 다각형인 경우에는 해당 다각형의 적어도 한 변의 방향은 SOI 기판 (102)의 주면의 결정학적 면방위 중 하나와 실질적으로 평행한 것이 바람직하다. 개구 (105)의 저면 형상과, SOI 기판 (102)의 주면의 결정학적 면방위와의 관계는 개구 (105)의 내부에 성장하는 결정의 측면이 안정적인 면이 되는 관계인 것이 바람직하다. 여기서, 「실질적으로 평행」이란 상기 다각형의 한 변의 방향과, 기판의 결정학적 면방위 중 하나가 평행으로부터 약간 기울어져 있는 경우를 포함한다. 상기 기울기의 크기는 일례로서 5° 이하이다. 이에 따라, 결정 성장의 흐트러짐을 억제할 수 있어, 상기 결정이 안정적으로 형성된다. 그 결과, 결정이 성장하기 쉬워, 형상이 가지런해진 시드 결정을 얻을 수 있다.
SOI 기판 (102)의 주면은 (100)면, (110)면 또는 (111)면 또는 이들과 결정학적으로 등가인 면일 수도 있다. 또한, SOI 기판 (102)의 주면은 상기한 결정학적 면방위로부터 약간 기울어져 있는 것이 바람직하다. 즉, SOI 기판 (102)는 오프각을 갖는 것이 바람직하다. 상기 기울기의 크기는 10° 이하일 수도 있다. 또한, 상기 기울기의 크기는 0.05° 이상 6° 이하일 수 있고, 0.3° 이상 6° 이하일 수 있고, 2° 이상 6° 이하일 수도 있다. 개구의 내부에 사각형 결정을 성장시키는 경우에는 기판의 주면은 (100)면 또는 (110)면 또는 이들과 결정학적으로 등가인 면일 수도 있다. 이에 따라, 상기 결정에 4회 대칭의 측면이 나타나기 쉬워진다.
일례로서 저해층 (104)가 SOI 기판 (102)의 표면의 (100)면에 형성되고, 개구 (105)가 정방형 또는 직사각형의 저면 형상을 갖고, Ge 결정층 (106)이 Ge 결정이고, 시드 화합물 반도체 결정 (108)이 GaAs 결정인 경우에 대해서 설명한다. 이 경우, 개구 (105)의 저면 형상의 적어도 한 변의 방향은 SOI 기판 (102)의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향 중 어느 하나의 방향과 실질적으로 평행할 수도 있다. 이에 따라, GaAs 결정의 측면이 안정적인 면이 된다.
별도의 예로서, 저해층 (104)가 SOI 기판 (102)의 표면의 (111)면에 형성되고, 개구 (105)가 육각형의 저면 형상을 갖고, Ge 결정층 (106)이 Ge 결정이고, 시드 화합물 반도체 결정 (108)이 GaAs 결정인 경우에 대해서 설명한다. 이 경우, 개구 (105)의 저면 형상의 적어도 한 변은 SOI 기판 (102)의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향 중 어느 하나의 방향과 실질적으로 평행할 수도 있다. 이에 따라, GaAs 결정의 측면이 안정적인 면이 된다. 또한, 개구 (105)의 저면 형상은 정육각형일 수도 있다.
SOI 기판 (102)에는 복수의 저해층 (104)가 형성될 수도 있다. 이에 따라, SOI 기판 (102)에는 복수의 피복 영역이 형성된다. 예를 들면 SOI 기판 (102)에는 도 5에 도시된 저해층 (104)가 도 21에 도시하는 각각의 영역 (803)에 형성될 수도 있다.
개구 (105)의 내부의 시드 화합물 반도체 결정 (108)은 화학 기상 성장법(CVD법) 또는 기상 에피택셜 성장법(VPE법)으로 형성된다. 이들 성장법에서는 형성하고자 하는 박막 결정의 구성 원소를 포함하는 원료 가스를 기판 상에 공급하고, 원료 가스의 기상 또는 기판 표면에서의 화학 반응에 의해 박막을 형성한다. 반응 장치 내에 공급된 원료 가스는 기상 반응에 의해 반응 중간체(이하, 전구체라고 하는 경우가 있음)를 생성한다. 생성된 반응 중간체는 기상 중을 확산하여, 기판 표면에 흡착된다. 기판 표면에 흡착된 반응 중간체는 기판 표면을 표면 확산하여, 고체막으로서 석출된다.
따라서, SOI 기판 (102)에는 인접하는 2개의 저해층 (104) 사이에 희생 성장부가 설치될 수도 있다. 해당 희생 성장부는 해당 2개의 저해층 (104)의 어느 상면보다도 높은 흡착 속도로 Ge 결정층 (106) 또는 시드 화합물 반도체 결정 (108)의 원료를 흡착하여 박막을 형성한다. 해당 희생 성장부에 제막되는 박막은 Ge 결정층 (106) 또는 시드 화합물 반도체 결정 (108)과 동등한 결정 품질을 갖는 결정 박막일 필요는 없고, 다결정체 또는 비정질체일 수도 있다. 또한, 희생 성장부에 제막되는 박막은 디바이스 제조용으로 이용되지 않을 수도 있다.
희생 성장부는 각각의 저해층 (104)를 별개로 둘러쌀 수 있다. 이에 따라, 개구 (105)의 내부에서 안정된 성장 속도로 결정을 에피택셜 성장시킬 수 있다.
또한, 각각의 저해층 (104)는 복수의 개구 (105)를 가질 수도 있다. 전자 디바이스 (100)은 인접하는 2개의 개구 (105) 사이에 희생 성장부를 포함할 수 있다. 희생 성장부의 각각은 등간격으로 배치될 수도 있다.
SOI 기판 (102)의 표면 근방의 영역이 희생 성장부로서 기능할 수도 있다. 또한, 희생 성장부는 저해층 (104)에 형성된, SOI 기판 (102)에 달하는 홈일 수도 있다. 상기 홈의 폭은 20 ㎛ 이상 500 ㎛ 이하일 수도 있다. 또한, 희생 성장부에서도 결정 성장이 생길 수 있다.
상술한 바와 같이, 희생 성장부가 인접하는 2개의 저해층 (104) 사이에 배치된다. 또는 희생 성장부가 각각의 저해층 (104)를 둘러싸도록 설치된다. 이에 따라, 희생 성장부가 피복 영역의 표면을 확산하고 있는 상기 전구체를 포착, 흡착 또는 고착한다. 따라서, 개구 (105)의 내부에서 안정된 성장 속도로 결정을 성장시킬 수 있다. 상기 전구체는 시드 화합물 반도체 결정 (108)의 원료의 일례이다.
일례로서 SOI 기판 (102)의 표면에 소정 크기의 피복 영역이 배치되는 피복 영역 이외의 영역에서는 SOI 기판 (102)의 표면이 표출하고 있다. MOCVD법에 의해 개구 (105)의 내부에 결정을 성장시키는 경우, SOI 기판 (102)의 표면까지 도달한 전구체의 일부가 SOI 기판 (102)의 표면에서 결정 성장한다. 이와 같이, 상기 전구체의 일부가 SOI 기판 (102)의 표면에서 소비됨으로써 개구 (105)의 내부에 형성되는 결정의 성장 속도가 안정화된다.
희생 성장부의 별도의 예로서는 Si, GaAs 등으로 형성된 반도체 영역을 들 수 있다. 예를 들면 저해층 (104)의 표면에 이온 플레이팅법, 스퍼터링법 등의 방법으로, 비정질 반도체 또는 반도체 다결정을 퇴적함으로써 희생 성장부가 형성된다. 희생 성장부는 인접하는 2개의 저해층 (104) 사이에 배치될 수도 있고, 저해층 (104)에 포함될 수도 있다. 또한, 인접하는 2개의 피복 영역 사이에 전구체의 확산이 저해되는 영역이 배치될 수도 있다. 또한, 피복 영역이 전구체의 확산이 저해되는 영역에 둘러싸일 수도 있다.
인접하는 2개의 저해층 (104)가 약간이라도 떨어져 있으면, 개구 (105)의 내부에서의 결정의 성장 속도는 안정화된다. 인접하는 2개의 저해층 (104)는 20 ㎛ 이상 떨어져 설치될 수도 있다. 인접하는 2개의 저해층 (104)는 희생 성장부를 사이에 두고 20 ㎛ 이상 이격되어 설치될 수도 있다. 이에 따라, 개구 (105)의 내부에서 보다 안정된 성장 속도로 결정이 성장한다. 여기서, 인접하는 2개의 저해층 (104) 사이의 거리는 인접하는 2개의 저해층 (104)의 외주 상의 점끼리의 최단 거리를 나타낸다. 각각의 저해층 (104)는 등간격으로 배치될 수도 있다. 특히, 인접하는 2개의 저해층 (104) 사이의 거리가 10 ㎛ 미만인 경우에는 복수의 저해층 (104)를 등간격으로 배치함으로써 개구 (105)의 내부에서 안정된 성장 속도로 결정을 성장시킬 수 있다.
또한, SOI 기판 (102)는 불순물을 포함하지 않는 고저항 웨이퍼일 수 있고, p형 또는 n형의 불순물을 포함하는 저저항의 웨이퍼일 수도 있다. Ge 결정층 (106)은 불순물을 포함하지 않는 Ge로 형성될 수 있고, p형 또는 n형의 불순물을 포함하는 Ge로 형성될 수도 있다.
개구 (105)의 적층 방향에서 본 형상은 정방형, 직사각형, 원형, 타원형 및 장원형(長圓形) 등의 임의의 형상이다. 개구 (105)의 적층 방향에서 본 형상이 원형 또는 타원형인 경우, 개구 (105)의 폭은 각각 직경 및 단경이다. 또한 개구 (105)의 적층 방향과 평행한 면에서의 단면 형상도 직사각형, 사다리꼴포물선 형상 및 쌍곡선 형상 등의 임의의 형상이다. 개구 (105)의 적층 방향과 평행한 면에서의 단면 형상이 사다리꼴인 경우, 개구 (105)의 폭은 개구 (105)의 저면 또는 입구에서의 최단의 폭이다.
개구 (105)의 적층 방향에서 본 형상이 직사각형 또는 정방형이고, 적층 방향과 평행한 면에서의 개구 (105)의 단면 형상이 직사각형인 경우, 개구 (105) 내부의 입체 형상은 직방체가 된다. 다만, 개구 (105) 내부의 입체 형상은 임의의 형상이다. 임의인 입체 형상의 종횡비로서, 개구 (105) 내부의 입체 형상을 근사한 직방체의 종횡비를 이용할 수도 있다.
Ge 결정층 (106)은 Ge 결정층 (106)의 내부를 이동하는 결함을 포착하는 결함 포착부를 가질 수도 있다. 해당 결함은 Ge 결정층 (106)의 형성 시에 존재하고 있었던 결함을 포함할 수 있다. 결함 포착부는 Ge 결정층 (106)에 있어서의, 결정 계면(boundary) 또는 결정 표면일 수 있고, Ge 결정층 (106)에 형성되는 물리적인 흠집일 수도 있다. 예를 들면 결함 포착부는 결정 계면 또는 결정 표면으로서, Si 기판 (162)와 대략 평행하지 않은 방향의 면이다. 일례로서 Ge 결정층 (106)을 라인상 또는 고립된 섬 형상으로 에칭하여, Ge 결정층 (106)에 결정 계면을 형성함으로써 결함 포착부가 형성된다. 또한, 기계적인 스크래치, 마찰 또는 이온 주입 등에 의해 Ge 결정층 (106)에 물리적인 흠집을 형성함으로써도 결함 포착부가 형성된다. 결함 포착부는 Ge 결정층 (106)에 있어서, 개구 (105)에 의해 노출되지 않은 영역에 형성된다. 또한, 결함 포착부는 Ge 결정층과 저해층 (104)의 계면일 수도 있다.
결함 포착부는 Ge 결정층 (106)에 포함되는 임의의 점으로부터의 거리가 어닐링의 온도 및 시간 조건에서 결함이 이동 가능한 거리 이하가 되도록 배치될 수도 있다. 상기 결함이 이동 가능한 거리 L[㎛]은 어닐링 온도가 700 내지 950℃인 경우, 3 ㎛ 내지 20 ㎛일 수도 있다. 결함 포착부는 Ge 결정층 (106)에 포함되는 모든 결함에 대하여 상기 거리 내에 배치될 수도 있다. 그 결과, Ge 결정층 (106)의 내부의 관통 결함 밀도(또는 관통 전위 밀도라고도 칭함)가 상기 어닐링에 의해 감소된다. 예를 들면 시드 결정층의 일례인 Ge 결정층 (106)의 표면에서의 관통 전위 밀도는 1×106/㎠ 이하로 감소된다.
또한, Ge 결정층 (106)은 Ge 결정층 (106)의 형성 시에 존재하고 있었던 결함이 Ge 결정층 (106)의 상기 결함 포착부에까지 이동할 수 있는 온도 및 시간의 조건에서 어닐링될 수도 있다. 예를 들면 Ge 결정층 (106)의 외연이 결함 포착부로서 기능하는 경우에는 Ge 결정층 (106)에 포함되는 임의의 위치의 결함이 Ge 결정층 (106)의 외연으로 이동할 수 있는 온도 및 시간에 어닐링될 수도 있다. Ge 결정층 (106)은 Ge 결정층 (106)의 형성 시에 존재하고 있었던 결함이 어닐링에 의해 이동함으로써, Ge 결정층 (106)의 내부의 결함 밀도가 감소되는 크기로 형성될 수도 있다. Ge 결정층 (106)은 소정 조건의 어닐링에 있어서 결함이 이동하는 거리의 2배를 넘지 않는 최대폭으로 형성될 수도 있다.
이상의 구성을 채용함으로써, Ge 결정층 (106)의 결함 포착부 이외의 영역에서의 결함 밀도가 감소된다. 예를 들면 Ge 결정층 (106)이 에피택셜 성장하는 경우, 격자 결함 등이 발생하는 경우가 있다. 상기 결함은 Ge 결정층 (106)의 내부를 이동할 수 있고, Ge 결정층 (106)의 온도가 높을수록 이동 속도도 증가한다. 또한, 상기 결함은 Ge 결정층 (106)의 표면 및 계면 등에서 포착된다.
상기 결함은 Ge 결정층 (106)에 상기한 온도 및 시간에 어닐링을 실시함으로써, Ge 결정층 (106)의 내부를 이동하여, 예를 들면 Ge 결정층 (106)과 저해층 (104)의 계면에 포착된다. 이와 같이, Ge 결정층 (106)의 내부에 존재하는 결함이 어닐링에 의해 상기 계면에 집중하기 때문에, Ge 결정층 (106)의 내부의 결함 밀도가 감소된다. 그 결과, 어닐링 전에 비하여 개구 (105)에 노출된 Ge 결정층 (106)의 표면의 결정성이 향상된다.
이에 따라, 에피택셜 박막에 있어서의 결함이 감소되어, 전자 디바이스 (100)의 성능이 향상된다. 예를 들면 개구 (105)에 노출된 Ge 결정층 (106)의 표면을 결정핵으로 하여, 시드 화합물 반도체 결정 (108)을 성장시킨 경우에는 시드 화합물 반도체 결정 (108)의 결정성이 높아진다. 또한, 결정성이 우수한 Ge 결정층 (106)을 기판 재료로 함으로써 격자 부정합에 의해 Si 결정층 (166)에는 직접 결정 성장할 수 없는 종류의 박막을 양질로 형성할 수 있다.
Ge 결정층 (106)은 제2 화합물 반도체 결정 (112)와, Si 결정층 (166)과의 사이의 일부에 국소적으로 형성되어, 제2 화합물 반도체 결정 (112)에 격자 정합 또는 의사 격자 정합할 수도 있다. 이에 따라, 결함 밀도가 작은 Ge 결정층 (106)이 얻어진다.
또한, 본 명세서에 있어서, 결함 밀도가 작다란, 소정 크기의 결정층의 내부에 포함되는 관통 전위의 개수의 평균값이 0.1개 이하인 경우를 말한다. 관통 전위란 Ge 결정층 (106)을 관통하도록 형성된 결함을 말한다. 또한, 관통 전위의 평균값이 0.1개란 활성층 부분의 면적이 10 ㎛×10 ㎛ 정도인 디바이스를 10개 검사하여 관통 전위를 갖는 디바이스가 1개 발견된 경우에 상당한다. 관통 전위의 평균값이 0.1개란 전위 밀도로 환산하면, 에치피트법 또는 투과형 전자현미경(이하, TEM이라고 하는 경우가 있음)에 의한 평면 단면 관찰에 의해 측정한 평균 전위 밀도가 대략, 1.0×105 cm-2 이하인 경우이다.
Ge 결정층 (106)의 시드 화합물 반도체 결정 (108)에 대향하는 면은 P를 포함하는 가스에 의해 표면 처리될 수도 있다. 이에 따라, Ge 결정층 (106)에 형성되는 막의 결정성을 높일 수 있다. P를 포함하는 가스는 PH3(포스핀)을 포함하는 가스일 수도 있다.
Ge 결정층 (106)은 예를 들면 CVD법 또는 MBE법(분자선 에피텍셜법)에 의해 형성할 수 있다. 원료 가스는 GeH4일 수도 있다. Ge 결정층 (106)은 0.1 Pa 이상 100 Pa 이하의 압력 하에서 CVD법에 의해 형성될 수도 있다. 이에 따라, Ge 결정층 (106)의 성장 속도가 개구 (105)의 면적의 영향을 받기 어려워진다. 그 결과, 예를 들면 Ge 결정층 (106)의 막두께의 균일성이 향상된다. 또한, 이 경우 저해층 (104)의 표면에서의 Ge 결정의 퇴적을 억제할 수 있다.
Ge 결정층 (106)은 할로겐 원소를 포함하는 가스를, 원료 가스의 적어도 일부로서 포함하는 분위기 중에서 CVD법에 의해 형성될 수도 있다. 할로겐 원소를 포함하는 가스는 염화수소 가스 또는 염소 가스일 수도 있다. 이에 따라, 100 Pa 이상의 압력 하에서 CVD법에 의해 Ge 결정층 (106)을 형성하는 경우에도 저해층 (104)의 표면에의 Ge 결정의 퇴적을 억제할 수 있다.
또한, 본 실시 형태에 있어서, Ge 결정층 (106)이 SOI 기판 (102)의 표면에 접하여 형성되는 경우에 대해서 설명했지만, Ge 결정층 (106) 및 SOI 기판 (102)의 배치는 이것에 한정되지 않는다. 예를 들면 Ge 결정층 (106)과, SOI 기판 (102)와의 사이에 다른 층이 배치될 수도 있다. 상기 다른 층은 단일 층일 수도 있고, 복수의 층을 포함할 수도 있다.
Ge 결정층 (106)은 일례로서 이하의 절차로 형성된다. 우선, 저온에서 시드 결정을 형성한다. 시드 결정은 SixGe1-x(식 중, 0≤x<1)일 수도 있다. 시드 결정의 성장 온도는 330℃ 이상 450℃ 이하일 수도 있다. 그 후, 시드 결정이 형성된 SOI 기판 (102)의 온도를 소정의 온도까지 승온한 후, Ge 결정층 (106)을 형성할 수도 있다.
시드 화합물 반도체 결정 (108)은 그의 상부가 저해층 (104)의 표면보다 돌출하도록 Ge 결정층 (106)을 핵으로 하여 결정 성장할 수도 있다. 예를 들면 시드 화합물 반도체 결정 (108)은 저해층 (104)의 표면보다도 돌출할 때까지 개구 (105)의 내부에서 결정 성장한다.
시드 화합물 반도체 결정 (108)은 일례로서 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합하는 4족, 3-5족 또는 2-6족의 화합물 반도체이다. 보다 구체적으로는 시드 화합물 반도체 결정 (108)은 GaAs, InGaAs, SixGe1-x(0≤x<1)일 수도 있다. 또한, 시드 화합물 반도체 결정 (108)과 Ge 결정층 (106)과의 사이에 완충층이 형성될 수도 있다. 완충층은 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합한다. 일례로서 완충층은 P를 포함하는 3-5족 화합물 반도체층을 갖는다.
시드 화합물 반도체 결정 (108)은 기능층의 일례이다. 시드 화합물 반도체 결정 (108)은 Ge 결정층 (106)에 접하여 형성된다. 즉, 시드 화합물 반도체 결정 (108)은 Ge 결정층 (106) 상에 결정 성장된다. 일례로서 시드 화합물 반도체 결정 (108)은 에피택셜 성장으로 결정 성장된다.
시드 화합물 반도체 결정 (108)은 산술 평균 조도(이하, Ra값이라 칭하는 경우가 있음)가 일례로서 0.02 ㎛ 이하이고, 바람직하게는 0.01 ㎛ 이하이다. 이에 따라, 시드 화합물 반도체 결정 (108)을 이용하여 고성능의 디바이스를 형성할 수 있다. 여기서, Ra값은 표면 조도를 나타내는 지표이고, JIS B0601-2001에 기초하여 산출할 수 있다. Ra값은 일정 길이의 조도 곡선을 중심선으로부터 접어서 겹치게 하고, 해당 조도 곡선과 해당 중심선에 의해 얻어진 면적을 측정한 길이로 나누어 산출할 수 있다.
시드 화합물 반도체 결정 (108)의 성장 속도는 300 nm/분 이하일 수 있고, 바람직하게는 200 nm/분 이하일 수 있고, 보다 바람직하게는 60 nm/분 이하이다. 이에 따라, 시드 화합물 반도체 결정 (108)의 Ra값을 0.02 ㎛ 이하로 할 수 있다. 한편, 시드 화합물 반도체 결정 (108)의 성장 속도는 1 nm/분 이상일 수 있고, 바람직하게는 5 nm/분 이상이다. 이에 따라, 생산성을 희생시키지 않고 양질의 시드 화합물 반도체 결정 (108)이 얻어진다. 예를 들면 시드 화합물 반도체 결정 (108)을 1 nm/분 이상 300 nm/분 이하의 성장 속도로 결정 성장시킬 수도 있다.
또한, 본 실시 형태에 있어서, Ge 결정층 (106)의 표면에 시드 화합물 반도체 결정 (108)이 형성되는 경우에 대해서 설명했지만, 이것에 한정되지 않는다. 예를 들면 Ge 결정층 (106)과, 시드 화합물 반도체 결정 (108) 사이에 중간층이 배치될 수도 있다. 중간층은 단일 층일 수 있고, 복수의 층을 포함할 수도 있다. 중간층은 600℃ 이하, 바람직하게는 550℃ 이하에서 형성될 수도 있다. 이에 따라, 시드 화합물 반도체 결정 (108)의 결정성이 향상된다. 한편, 중간층은 400℃ 이상에서 형성될 수도 있다. 중간층은 400℃ 이상 600℃ 이하에서 형성될 수도 있다. 이에 따라, 시드 화합물 반도체 결정 (108)의 결정성이 향상된다. 중간층은 일례로서 600℃ 이하, 바람직하게는 550℃ 이하의 온도에서 형성된 GaAs층이다.
시드 화합물 반도체 결정 (108)은 이하의 절차로 형성될 수도 있다. 우선, Ge 결정층 (106)의 표면에 중간층을 형성한다. 중간층의 성장 온도는 일례로서 600℃ 이하이다. 그 후, 중간층이 형성된 SOI 기판 (102)의 온도를 소정의 온도까지 승온한 후, 시드 화합물 반도체 결정 (108)을 형성할 수도 있다.
제1 화합물 반도체 결정 (110)은 저해층 (104)의 표면보다 돌출한 시드 화합물 반도체 결정 (108)의 소정의 면을 결정핵의 시드면으로 하여, 저해층 (104)를 따라서 측면 성장하여 형성될 수도 있다. SOI 기판 (102)의 면방위가 (100)이고, <001> 방향으로 개구 (105)를 형성하는 경우, 시드 화합물 반도체 결정 (108)의 시드면은 (110)면 및 이것과 등가인 면이다. <011> 방향으로 개구 (105)를 형성하는 경우, 시드 화합물 반도체 결정 (108)의 시드면은 (111) A면 및 이것과 등가인 면이다. 어닐링 등에 의해 시드 화합물 반도체 결정 (108)의 결정성이 향상되고 있기 때문에, 결정성이 양호한 제1 화합물 반도체 결정 (110)을 형성할 수 있다.
제1 화합물 반도체 결정 (110)은 시드 화합물 반도체 결정 (108)에 격자 정합 또는 의사 격자 정합하는 4족, 3-5족 또는 2-6족의 화합물 반도체일 수도 있다. 예를 들면 제1 화합물 반도체 결정 (110)은 GaAs, InGaAs, SixGe1-x(0≤x<1)이다.
제2 화합물 반도체 결정 (112)는 제1 화합물 반도체 결정 (110)의 소정의 면을 시드면으로 하여, 저해층 (104)를 따라서 측면 성장하여 형성된다. 상술한 바와 같이, 제2 화합물 반도체 결정 (112)는 제1 화합물 반도체 결정 (110)과 상이한 방향으로 측면 성장할 수도 있다.
제2 화합물 반도체 결정 (112)는 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합할 수도 있다. 제2 화합물 반도체 결정 (112)는 결정성이 우수한 제1 화합물 반도체 결정 (110)의 특정면을 시드면으로 하여 결정 성장하기 때문에, 결정성이 우수한 제2 화합물 반도체 결정 (112)가 형성된다. 이에 따라, 제2 화합물 반도체 결정 (112)는 결함을 포함하지 않는 무결함 영역을 갖는다.
제2 화합물 반도체 결정 (112)는 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합하는 2-6족 화합물 반도체 또는 3-5족 화합물 반도체를 포함할 수 있다. 제2 화합물 반도체 결정 (112)는 예를 들면 GaAs 또는 InGaAs층을 포함한다.
SOI 기판 (102)와 Ge 결정층 (106)이 접하고 있는 부분에서는 SOI 기판 (102)와 Ge 결정층 (106)과의 계면에 접하여, SOI 기판 (102) 내에 Si1-xGex층(0<x<1)을 포함할 수 있다. 즉, Ge 결정층 (106) 내의 Ge 원자가 SOI 기판 (102)에 확산하여 SiGe층이 형성될 수도 있다. 이 경우, Ge 결정층 (106)층 상에 형성되는 에피택셜층의 결정성을 향상시킬 수 있다. 또한, Si1 - xGex층에서의 Ge의 평균 조성 x는 SOI 기판 (102)와 Ge 결정층 (106)과의 계면으로부터의 거리가 5 nm 이상 10 nm 이하인 영역에서 60％ 이상으로 할 수 있다. 이러한 경우, Ge 결정층 (106) 상에 형성되는 에피택셜층의 결정성을 특히 향상시킬 수 있다.
또한, 본 실시 형태에 있어서, 제2 화합물 반도체 결정 (112)는 제1 화합물 반도체 결정 (110)의 특정면을 시드면으로 하여 저해층 (104)를 따라서 측면 성장한 화합물 반도체인데, 시드 화합물 반도체 결정 (108) 및 제1 화합물 반도체 결정 (110)은 일체로서 형성된 화합물 반도체 결정일 수도 있다. 제2 화합물 반도체 결정 (112)는 상기 일체로서 형성된 화합물 반도체 결정의 특정면을 시드면으로 하여 저해층 (104) 상에 측면 성장한 화합물 반도체일 수도 있다. 상기 일체로서 형성된 시드 화합물 반도체 결정은 Ge 결정층 (106)을 핵으로 하여 성장된 화합물 반도체 결정으로서, 저해층 (104)의 표면보다도 볼록하게 형성된 시드 화합물 반도체 결정일 수도 있다. 이에 따라, 저해층 (104)는 적어도 일부가 제2 화합물 반도체 결정 (112)와 SOI 기판 (102)의 절연층 (164) 사이에 형성된다.
제2 화합물 반도체 결정 (112)의 무결함 영역 상에 활성 영역을 갖는 능동 소자가 형성될 수도 있다. 능동 소자는 예를 들면 게이트 절연막 (114), 게이트 전극 (116), 소스·드레인 전극 (118)을 구비하는 MISFET이다. MISFET은 MOSFET(metal-oxide-semiconductor field-effect transistor; 금속-산화물-반도체 전계효과 트랜지스터)일 수도 있다. 능동 소자는 HEMT일 수도 있다.
게이트 절연막 (114)는 게이트 전극 (116)을 제2 화합물 반도체 결정 (112)로부터 전기적으로 절연한다. 게이트 절연막 (114)는 예를 들면 AlGaAs막, AlInGaP막, 산화규소막, 질화규소막, 산화알루미늄막, 산화갈륨막, 산화가돌리늄막, 산화하프늄막, 산화지르코늄막, 산화란탄막, 및 이들 절연막의 혼합물 또는 적층막이다.
게이트 전극 (116)은 제어 전극의 일례이다. 게이트 전극 (116)은 소스 및 드레인 등의 입출력 전극 사이의 전류 또는 전압을 제어한다. 게이트 전극 (116)은 알루미늄, 구리, 금, 은, 백금, 텅스텐 그 밖의 금속, 또는 고농도로 도핑된 실리콘 등의 반도체, 질화 탄탈 또는 금속 실리사이드 등을 포함할 수 있다.
소스·드레인 전극 (118)은 입출력 전극의 일례이다. 소스·드레인 전극 (118)은 각각 소스 영역 및 드레인 영역에 컨택트한다. 소스·드레인 전극 (118)은 알루미늄, 구리, 금, 은, 백금, 텅스텐 그 밖의 금속, 또는 고농도로 도핑된 실리콘 등의 반도체, 질화 탄탈 또는 금속 실리사이드 등을 포함할 수 있다.
또한, 소스·드레인 전극 (118)의 하부에는 소스 및 드레인의 각 영역이 형성된다. 또한, 게이트 전극 (116)의 하부로서 소스 및 드레인 영역 사이의 채널 영역이 형성되는 활성층은 제2 화합물 반도체 결정 (112) 자체일 수도 있고, 제2 화합물 반도체 결정 (112) 상에 형성된 층일 수도 있다. 제2 화합물 반도체 결정 (112)와 활성층과의 사이에는 완충층이 형성될 수도 있다. 활성층 또는 완충층은 GaAs층, InGaAs층, AlGaAs층, InGaP층, ZnSe층 등일 수도 있다.
도 5에 도시한 바와 같이, 전자 디바이스 (100)은 6개의 MISFET을 갖는다. 6개의 MISFET 중, 3개씩의 MISFET이 게이트 전극 (116) 및 소스·드레인 전극 (118)의 배선에 의해서 서로 접속되어 있다. 또한, SOI 기판 (102) 상에 복수 형성된 Ge 결정층 (106)의 각각을 핵으로 하여 결정 성장된 제2 화합물 반도체 결정 (112)는 저해층 (104) 상에서 서로 접하지 않고 형성되어 있다.
복수의 제2 화합물 반도체 결정 (112)가 서로 접하지 않고 형성되어 있기 때문에, 인접하는 제2 화합물 반도체 결정 (112) 사이에 계면이 형성되는 경우가 없다. 따라서, 해당 계면에 기인하는 결함이 생기지 않는다. 제2 화합물 반도체 결정 (112) 상에 형성되는 능동 소자는 그 활성층에 있어서 우수한 결정성이 실현되어 있으면 되고, 제2 화합물 반도체 결정 (112)가 접하지 않고 형성되는 것에 의한 문제점은 생기지 않는다.
각 능동 소자에 있어서의 구동 전류를 증가시키고자 하는 경우에는 각 능동 소자를, 예를 들면 병렬로 접속한다. 또한, 도 5 내지 도 7에 예시되는 전자 디바이스에 있어서는 개구 (105)를 사이에 두고 2개의 MISFET이 형성되어 있다. 2개의 MISFET은 화합물 반도체층의 에칭 등에 의한 제거 또는 이온 주입 등에 의한 불활성화에 의해 서로 분리되어 형성될 수도 있다.
본 실시 형태에 있어서, Ge 결정층 (106)이 개구 (105)의 내부에 선택 성장하여 형성되는 경우에 대해서 설명했지만, Ge 결정층 (106)은 Si 결정층 (166) 상에 형성된 Ge막을 에칭 등에 의해 패터닝함으로써 형성될 수도 있다. 또한, 본 실시 형태에 있어서, Ge 결정층 (106)은 단일의 Si 결정층 (166) 상에 형성되었지만, Ge 결정층 (106)은 에칭 등에 의해 단일 또는 서로 이산적으로 형성된 Si 결정층 (166) 상에 형성될 수도 있다. 이에 따라, Ge 결정층 (106)은 예를 들면 섬 형상으로 형성된 Si 결정층 (166) 상에 형성된다. 그 결과, Ge 결정층 (106)의 연변부(緣邊部)가 결함 포착부로서 기능한다.
본 실시 형태에 있어서, 시드 결정층이 Ge 결정을 포함하는 경우에 대해서 설명했지만, 시드 결정층은 SixGe1-x(0≤x<1)를 포함할 수 있다. 시드 결정층은 Si의 함유율이 낮은 SixGe1-x를 포함할 수 있다. 시드 결정층은 500℃ 이하의 온도에서 형성된 GaAs를 포함할 수 있다. 또한, 시드 결정층은 복수의 층을 포함할 수 있다.
본 실시 형태에 있어서, Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)과, Ge 결정층 (106)과, 어닐링된 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합하는 화합물 반도체가 Si 기판 (162)의 주면 (172)에 대략 수직인 방향으로 이 순으로 배치되는 경우에 대해서 설명했지만, 각 부의 위치 관계는 이 경우에 한정되지 않는다. 예를 들면 화합물 반도체는 Ge 결정층 (106)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 수직인 면의 적어도 하나에 접하여, Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합할 수도 있다. 이 때, Ge 결정층 (106)과 화합물 반도체가 Si 기판 (162)의 주면 (172)에 대략 평행한 방향으로 배열되어 배치된다.
또한, 별도의 예로서는 Si 기판 (162)의 적어도 일부에서 Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)과, 저해층 (104)가, Si 기판 (162)의 주면 (172)에 대략 수직인 방향으로 이 순으로 배치되고, Si 결정층 (166)과, Ge 결정층 (106)과, 화합물 반도체가 주면 (172)에 대략 평행한 방향으로 이 순으로 배치될 수도 있다. Si 결정층 (166)은 에칭 등에 의해, 단일로 또는 서로 떨어져 절연층 (164) 상에 배치될 수도 있다. 화합물 반도체는 어닐링된 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합하여 형성된다. Si 결정층 (166), Ge 결정층 (106) 및 상기 화합물 반도체는 절연층 (164) 상에 배치될 수도 있다.
이 예에 있어서, 저해층 (104)는 Si 결정층 (166)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 평행한 면을 덮도록 형성될 수도 있다. 저해층 (104)는 Si 결정층 (166)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 수직인 면의 적어도 일부가 노출하도록 형성된다. Ge 결정층 (106)은 Si 결정층 (166)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 수직인 면 중, 저해층 (104)로 덮여져 있지 않은 면에 접하여 형성될 수도 있다. 화합물 반도체는 Ge 결정층 (106)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 수직인 면의 적어도 하나에 접하여, Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합할 수도 있다. 또한, 화합물 반도체는 Ge 결정층 (106)에 있어서의, Si 기판 (162)의 주면 (172)에 대략 평행한 면에 접하여, Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합할 수도 있다.
또한, 본 실시 형태에 있어서, 저해층 (104)는 Si 결정층 (166) 상에 형성되고, Ge 결정층 (106)은 저해층 (104)에 형성된 개구 (105)의 내부에 형성되지만, 이 경우에 한정되지 않는다. 저해층 (104)는 Ge 결정층 (106)이 형성된 후에, Ge 결정층 (106)이 형성된 영역 이외의 영역에 형성될 수도 있다. 예를 들면 전자 디바이스 (100)은 어닐링된 Ge 결정층 (106)을 마스크로 하여, Si 결정층 (166)을 열산화하여 형성한 저해층 (104)를 구비할 수도 있다. 저해층 (104)는 Ge 결정층 (106)을 둘러싸도록 형성된다.
또한, 전자 디바이스 (100)은 어닐링된 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 구비할 수 있다. 저해층 (104)는 Ge 결정층 (106) 상에서 화합물 반도체를 결정 성장시키기 전에, 열산화에 의해 설치될 수도 있다.
도 8 내지 도 12는 전자 디바이스 (100)의 제조 과정에서의 단면예를 도시한다. 도 8은 도 5의 A-A선 단면의 제조 과정의 일부에서의 단면예를 도시한다. 도 8에 도시된 바와 같이, 적어도 일부의 영역에서, Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)을 이 순으로 구비하는 SOI 기판 (102)를 준비한다. 다음으로, 결정 성장을 저해하는 저해층 (104)가 SOI 기판 (102)의 Si 결정층 (166) 상에 형성된다. 저해층 (104)는 예를 들면 CVD(Chemical Vapor Deposition; 화학 기상 성장)법, 스퍼터링법에 의해 형성된다. 저해층 (104)에는 SOI 기판 (102)에 달하는 개구 (105)가 형성된다. 개구 (105)는 예를 들면 포토리소그래피법에 의해 형성된다. 또한, 저해층 (104)는 Si 결정층 (166)의 일부에 열산화를 실시함으로써 형성될 수도 있다.
도 9는 도 5의 A-A선 단면의 제조 과정에서의 단면예를 도시한다. 도 9에 도시된 바와 같이, 개구 (105)에 Ge 결정층 (106)이 형성된다. 이에 따라, 적어도 일부에서 Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)과, Ge 결정층 (106)을 이 순으로 구비하는 SOI 기판 (102)가 준비된다. Ge 결정층 (106)은 어닐링될 수도 있다.
도 10은 도 5의 A-A선 단면도의 제조 과정의 계속에 있어서의 단면예를 도시한다. 도 10에 도시된 바와 같이, Ge 결정층 (106)을 핵으로 하여, 시드 화합물 반도체 결정 (108)이 저해층 (104)의 표면보다도 볼록하게 형성된다. 즉, 시드 화합물 반도체 결정 (108)은 저해층 (104)의 표면으로부터 돌출하도록 형성된다.
다음으로, 시드 화합물 반도체 결정 (108)의 소정의 면을 시드면으로 하여 제1 화합물 반도체 결정 (110)이 형성된다. 이 단계에서의 단면은 도 7과 같이 된다. 시드 화합물 반도체 결정 (108) 및 제1 화합물 반도체 결정 (110)의 일례로서 GaAs를 형성하는 경우에는 MOCVD법 또는 유기 금속을 원료로서 이용하는 MBE법을 이용한 에피택셜 성장법을 이용할 수 있다. 이 경우, 원료 가스에는 TM-Ga(트리메틸갈륨), AsH3(아루신), 그 밖의 가스를 이용할 수 있다. 성장 온도로서는 600℃ 이상 700℃ 이하를 예시할 수 있다.
도 11은 도 5의 A-A선 단면도의 제조 과정의 계속에 있어서의 단면예를 도시한다. 도 11에 도시된 바와 같이, 제1 화합물 반도체 결정 (110)의 소정의 면을 시드면으로 하여, 저해층 (104) 상에 제2 화합물 반도체 결정 (112)가 측면 성장한다. 제2 화합물 반도체 결정 (112)의 일례로서 GaAs를 형성하는 경우에는 MOCVD법 또는 유기 금속을 원료로서 이용하는 MBE법을 이용한 에피택셜 성장법을 이용할 수 있다. 이 경우, 원료 가스에는 TM-Ga(트리메틸갈륨), AsH3(아루신), 그 밖의 가스를 이용할 수 있다.
예를 들면 (001)면 상에서의 측면 성장을 촉진하기 위해서는 저온 성장의 조건으로 측면 성장시키는 것이 바람직하다. 구체적으로는 700℃ 이하의 온도 조건, 더욱 바람직하게는 650℃ 이하의 온도 조건에서 성장시킬 수도 있다. 예를 들면 <110> 방향으로 측면 성장시키는 경우에는 AsH3의 분압이 높은 조건에서 성장시키는 것이 바람직하다. 보다 구체적으로는 AsH3의 분압이 1×10-3 atm 이상인 조건에서 성장시키는 것이 바람직하다. 이에 따라, <110> 방향의 성장율을 <-110> 방향의 성장율보다 크게 할 수 있다.
도 12는 도 5의 A-A선 단면도의 제조 과정의 계속에 있어서의 단면예를 도시한다. 도 12에 도시된 바와 같이, 제2 화합물 반도체 결정 (112) 상에 게이트 절연막 (114)가 될 절연막, 및 게이트 전극 (116)이 될 도전막이 순차 형성된다. 해당 형성된 도전막 및 절연막은 예를 들면 포토리소그래피법에 의해 패터닝된다. 이에 따라, 게이트 절연막 (114) 및 게이트 전극 (116)이 형성된다. 그 후, 소스·드레인 전극 (118)이 되는 도전막이 형성된다. 상기 형성된 도전막은 예를 들면 포토리소그래피법에 의해 패터닝되어, 도 6에 도시하는 전자 디바이스 (100)이 얻어진다.
도 13 및 도 14는 전자 디바이스 (100)의 다른 제조 과정에서의 단면예를 도시한다. 도 13에 도시된 바와 같이, 적어도 일부의 영역에서, Si 기판 (162)와, 절연층 (164)와, Si 결정층 (166)과, Ge 결정층 (106)을 이 순으로 구비하는 SOI 기판 (102)를 준비한다. Ge 결정층 (106)은 에칭 등에 의해 패터닝되어, 단일로 또는 서로 떨어져 형성된다.
예를 들면 SOI 기판 (102)에 결정성의 Ge막이 형성된 후, 일부가 잔존하도록 해당 Ge막을 에칭함으로써 SOI 기판 (102)의 Si 결정층 (166) 상에 Ge 결정층 (106)이 형성된다. 상기 에칭에는 예를 들면 포토리소그래피법을 이용할 수 있다. 또한, Ge 결정층 (106)의 최대폭 치수는 5 ㎛ 이하, 바람직하게는 2 ㎛ 이하일 수도 있다. 본 명세서에 있어서, 「폭」은 SOI 기판 (102)의 한쪽의 주면에 대략 평행한 방향의 길이를 나타낸다.
도 14에 도시된 바와 같이, SOI 기판 (102)에 있어서, Ge 결정층 (106)이 형성된 영역 이외의 영역에 저해층 (104)가 형성된다. 저해층 (104)는 예를 들면 Ge 결정층 (106)을 산화 방지 마스크로서 이용한 로컬 산화법을 이용하여 형성된다. 그 후의 공정은 도 10 이후의 공정과 동일하다.
도 15는 전자 디바이스 (200)의 평면예를 도시한다. 또한, 도 15에 있어서, 게이트 전극 및 소스·드레인 전극은 생략되어 있다. 전자 디바이스 (200)에 있어서의 제2 화합물 반도체 결정 (112)는 결함을 포착하는 결함 포착부 (120)을 가질 수도 있다. 결함 포착부 (120)은 Ge 결정층 (106) 및 시드 화합물 반도체 결정 (108)이 형성되는 개구 (105)를 기점으로 하여 제2 화합물 반도체 결정 (112)의 단부까지 형성될 수도 있다.
결함 포착부 (120)의 배치는 예를 들면 개구 (105)를 소정의 배치로 형성함으로써 제어된다. 여기서, 상기 소정의 배치는 전자 디바이스 (200)의 목적에 따라서 적절하게 설계된다. 개구 (105)는 복수 형성될 수도 있다. 또한, 상기 복수의 개구 (105)는 등간격으로 형성될 수도 있다. 복수의 개구 (105)는 규칙성을 갖고 형성될 수 있고, 예를 들면 주기적으로 형성될 수 있다. 복수의 개구 (105)의 각각의 내부에는 시드 화합물 반도체 결정 (108)이 형성된다.
도 16은 전자 디바이스 (300)의 평면예를 도시한다. 또한, 도 16에 있어서, 게이트 전극 및 소스·드레인 전극은 생략되어 있다. 전자 디바이스 (300)에 있어서의 제2 화합물 반도체 결정 (112)는 전자 디바이스 (200)에 있어서의 결함 포착부 (120)에 추가로 결함 포착부 (130)을 갖는다. 결함 포착부 (130)은 제1 화합물 반도체 결정 (110)의 시드면 또는 저해층 (104)에 있어서 소정의 간격으로 형성된 결함 중심을 기점으로 하여 제2 화합물 반도체 결정 (112)의 단부까지 형성된다.
결함 중심은 물리적인 흠집 등을 시드면 또는 저해층 (104)에 형성함으로써 생성될 수도 있다. 물리적인 흠집은 예를 들면 기계적인 스크래치, 마찰, 이온 주입 등에 의해 형성된다. 여기서, 상기 소정의 간격은 전자 디바이스 (300)의 목적에 따라서 적절하게 설계된다. 상기 결함 중심은 복수 형성될 수도 있다. 상기 복수의 결함 중심은 등간격으로 형성될 수도 있다. 또한, 상기 복수의 결함 중심은 규칙성을 갖고 형성될 수 있고, 예를 들면 주기적으로 형성될 수도 있다.
결함 포착부 (120) 및 결함 포착부 (130)은 제2 화합물 반도체 결정 (112)의 결정 성장 단계에서 형성될 수도 있다. 결함 포착부 (120) 및 결함 포착부 (130)이 형성됨으로써 제2 화합물 반도체 결정 (112)의 내부에 존재하는 결함을 결함 포착부 (120) 또는 결함 포착부 (130)에 집중시킬 수 있다. 그 결과, 제2 화합물 반도체 결정 (112)에 있어서의, 결함 포착부 (120) 및 결함 포착부 (130)이 아닌 영역의 스트레스 등을 감소시켜서 결정성을 높일 수 있다. 이 때문에, 제2 화합물 반도체 결정 (112)에 있어서, 전자 디바이스를 형성하는 영역의 결함을 감소시킬 수 있다.
SOI 기판 (102)의 (100)면 상에 화합물 반도체를 측면 성장시키는 경우에는 SOI 기판 (102)의 <0-11> 방향보다도 실리콘 기판의 <011> 방향 쪽이 화합물 반도체를 성장시키기 쉽다. SOI 기판 (102)의 <0-11> 방향으로 화합물 반도체를 성장시키는 경우에는 측면 성장한 화합물 반도체의 단부면에는 화합물 반도체의 (111) B면이 나타난다. 이 (111) B면은 안정적이기 때문에, 평탄한 면을 형성하기 쉽다. 따라서 화합물 반도체의 (111) B면 상에 게이트 절연막, 소스 전극, 게이트 전극 및 드레인 전극을 형성하여 전자 디바이스를 형성할 수 있다.
한편, SOI 기판 (102)의 <011> 방향으로 화합물 반도체를 측면 성장시키는 경우에는 측면 성장한 화합물 반도체의 단부면에는 화합물 반도체의 (111) B면이 역의 방향으로 나타난다. 이 경우에는 상측의 (100)면이 넓게 취해지기 때문에, (100)면 상에 전자 디바이스를 형성할 수 있다. 또한, SOI 기판 (102)의 <010> 방향 및 <001> 방향으로도 높은 아루신 분압 조건으로 화합물 반도체를 측면 성장시킬 수 있다. 이들 방향으로 성장시키는 경우, 측면 성장시킨 화합물 반도체의 단부면에는 화합물 반도체의 (110)면 또는 (101)면이 나타나기 쉽다. 화합물 반도체의 이들 (110)면 또는 (101)면 상에도 게이트 절연막, 소스 전극, 게이트 전극 및 드레인 전극을 형성하여 전자 디바이스를 형성할 수 있다.
도 17은 전자 디바이스 (400)의 단면예를 도시한다. 도 17의 단면예는 도 5에 있어서의 A-A선 단면에 상당한다. 전자 디바이스 (400)은 완충층 (402)를 갖는 외에는 전자 디바이스 (100)과 동일한 구성을 가질 수도 있다.
완충층 (402)는 Ge 결정층 (106)에 격자 정합 또는 의사 격자 정합한다. 완충층 (402)는 Ge 결정층 (106)과 시드 화합물 반도체 결정 (108)과의 사이에 형성된다. 완충층 (402)는 P를 포함하는 3-5족 화합물 반도체층일 수도 있다. 완충층 (402)는 InGaP층일 수도 있다. InGaP층은 예를 들면 에피택셜 성장법에 의해 형성된다.
InGaP층은 예를 들면 MOCVD법 또는 유기 금속을 원료로서 이용하는 MBE법으로 형성된다. 이들 성장법에 있어서의 원료 가스에는 예를 들면 TM-Ga(트리메틸갈륨), TM-In(트리메틸인듐), PH3(포스핀)이 이용된다. InGaP층을 에피택셜 성장시키는 경우, 예를 들면 650℃의 온도에서 결정 박막이 형성된다. 완충층 (402)를 형성함으로써 시드 화합물 반도체 결정 (108)의 결정성이 더욱 향상된다.
PH3 처리의 바람직한 처리 온도로서 500℃ 이상 900℃ 이하를 예시할 수 있다. 500℃보다 낮으면 처리 효과가 나타나지 않고, 900℃보다 높으면 Ge 결정층 (106)이 변질되기 때문에 바람직하지 않다. 더욱 바람직한 처리 온도로서 600℃ 이상 800℃ 이하를 예시할 수 있다. 폭로 처리는 플라즈마 등에 의해서 PH3을 활성화할 수도 있다.
완충층 (402)는 단일 층일 수도 있고, 복수의 층을 포함할 수도 있다. 완충층 (402)는 600℃ 이하, 바람직하게는 550℃ 이하에서 형성될 수도 있다. 이에 따라, 시드 화합물 반도체 결정 (108)의 결정성이 향상된다. 완충층 (402)는 600℃ 이하, 바람직하게는 550℃ 이하의 온도에서 형성된 GaAs층일 수도 있다. 완충층 (402)는 400℃ 이상에서 형성될 수도 있다. 이 경우, Ge 결정층 (106)의 완충층 (402)에 대향하는 면이 기체인 P 화합물에 의해 표면 처리될 수도 있다.
도 18은 전자 디바이스 (500)의 단면예를 도시한다. 도 18의 단면예는 도 5에 있어서의 A-A선 단면에 상당한다. 전자 디바이스 (500)의 구성은 소스·드레인 전극 (502)의 배치가 상이한 외에는 전자 디바이스 (100)의 구성과 동일할 수도 있다. 전자 디바이스 (500)에 있어서, MISFET은 소스·드레인 전극 (118) 및 소스·드레인 전극 (502)를 갖는다.
소스·드레인 전극 (502)는 제1 입출력 전극의 일례이다. 소스·드레인 전극 (118)은 제2 입출력 전극의 일례이다. 도 18에 도시하는 바와 같이, 제2 화합물 반도체 결정 (112)의 성장면은 소스·드레인 전극 (502)로 덮여져 있다. 즉, 소스·드레인 전극 (502)는 제2 화합물 반도체 결정 (112)의 측면에도 형성되어 있다.
소스·드레인 전극 (502)가 제2 화합물 반도체 결정 (112)의 측면에도 형성됨으로써 제2 화합물 반도체 결정 (112) 또는 그 위에 형성되는 활성층(캐리어 이동층이라고 칭해지는 경우도 있음)에서의 캐리어의 이동 방향의 연장선과 교차하는 위치에 입출력 전극을 배치할 수 있다. 이에 따라 캐리어 이동이 용이해져서, 전자 디바이스 (500)의 성능이 향상된다.
도 19는 전자 디바이스 (600)의 단면예를 도시한다. 도 19의 단면예는 도 5에 있어서의 A-A선 단면에 상당한다. 전자 디바이스 (600)의 구성은 소스·드레인 전극 (602)의 배치가 상이한 외에는 전자 디바이스 (500)의 구성과 동일하다. 전자 디바이스 (600)에 있어서, MISFET은 소스·드레인 전극 (602) 및 소스·드레인 전극 (502)를 갖는다.
제2 화합물 반도체 결정 (112)의, 개구 (105) 상의 영역은 예를 들면 에칭에 의해 제거되어 있다. 도 19에 도시하는 바와 같이, 상기 에칭에 의해 노출된 제2 화합물 반도체 결정 (112)의 측면은 소스·드레인 전극 (602)에 의해 덮여져 있다. 이에 따라, 전자 디바이스 (600)에 있어서의 캐리어 이동이 더욱 용이해져서, 전자 디바이스 (600)의 성능은 더욱 향상된다. 또한, Ge막을 에칭하여 Ge 결정층 (106)을 형성한 후에, 저해층 (104)를 형성하는 경우에는 개구 (105)는 Ge 결정층 (106)의 형성 영역으로서 기능한다.
또한, 소스·드레인 전극 (602)는 에칭에 의해 노출한 개구 (105)의 시드 화합물 반도체 결정 (108) 또는 Ge 결정층 (106)을 통해 Si 결정층 (166)에 접속되어 있다. 이에 따라, MISFET의 한쪽의 입출력 단자가 기판 전위로 유지되어, 노이즈를 감소시킬 수 있다.
도 20은 전자 디바이스 (700)의 단면예를 도시한다. 도 20의 단면예는 도 5에 있어서의 A-A선 단면에 상당한다. 전자 디바이스 (700)의 구성은 하부 게이트 절연막 (702) 및 하부 게이트 전극 (704)를 구비하는 외에는 전자 디바이스 (100)의 경우와 동일하다.
하부 게이트 전극 (704)는 제2 화합물 반도체 결정 (112)를 사이에 두고 게이트 전극 (116)과 대향하여 배치된다. 하부 게이트 전극 (704)는 저해층 (104)의 표면에 형성된 홈부에 형성될 수도 있다. 하부 게이트 전극 (704) 및 제2 화합물 반도체 결정 (112)의 사이에는 하부 게이트 절연막 (702)가 형성된다.
전자 디바이스 (700)에 있어서 게이트 전극 (116) 및 하부 게이트 전극 (704)를 상기한 바와 같이 배치함으로써 간편하게 더블 게이트 구조를 실현할 수 있다. 이에 따라, 게이트의 제어성을 높여, 전자 디바이스 (700)의 스위칭 성능 등을 향상시킬 수 있다.
도 21은 반도체 기판 (801)의 평면예를 도시한다. 반도체 기판 (801)은 SOI 기판 (802) 상에 소자가 형성되는 영역 (803)을 구비한다. 영역 (803)은 도시하는 바와 같이, SOI 기판 (802)의 표면에 복수 배치된다. 또한, 영역 (803)은 등간격으로 배치된다.
SOI 기판 (802)와 SOI 기판 (102)는 동등하다. 즉, 복수의 Ge 결정층 (106)이 Si 결정층 (166) 상에 등간격으로 설치된다.
도 22는 영역 (803)의 일례를 도시한다. 영역 (803)에는 저해층 (804)가 형성된다. 저해층 (804)와 전자 디바이스 (100)의 저해층 (104)는 동등하다. 저해층 (804)는 절연성이다. 저해층 (804)는 예를 들면 산화규소층, 질화규소층, 산질화규소층 또는 산화알루미늄층 또는 이들을 적층한 층이다. 개구 (806)과 전자 디바이스 (100)의 개구 (105)는 동등하다. 즉, 개구 (806)은 개구 (105)와 동일한 종횡비 및 면적을 갖는다. 저해층 (804)는 SOI 기판 (802) 상에 복수 형성된다. 복수의 저해층 (804)는 각각 간격을 두고 배치된다. 예를 들면 저해층 (804)는 한 변이 50 ㎛ 이상 400 ㎛ 이하인 정방형으로 형성된다. 또한, 각각의 저해층 (804)는 50 ㎛ 이상 500 ㎛ 이하의 간격을 두고 등간격으로 형성될 수도 있다.
본 실시 형태의 반도체 기판 (801)에 있어서는 도 22에 도시하는 개구 (806)에, 전자 소자로서 이질 접합 양극성 트랜지스터(이하, HBT(Heterojunction Bipolar Transistor)라고 칭하는 경우가 있음)가 형성된다. 개구 (806)을 둘러싸도록 형성된 저해층 (804) 상에는 HBT의 콜렉터에 접속되는 콜렉터 전극 (808), 이미터에 접속되는 이미터 전극 (810), 및 베이스에 접속되는 베이스 전극 (812)가 각각 형성된다. 또한, 전극은 배선 또는 배선의 본딩 패드로 바꿀 수도 있다. 또한, 전자 소자의 일례인 HBT는 개구 (806)마다 하나 형성될 수도 있다. HBT로서 예시하는 전자 소자는 서로 접속될 수 있고, 또한 병렬로 접속될 수도 있다.
도 23은 반도체 기판 (801)의 단면도의 일례를 저해층 (804)로 피복되는 영역인 피복 영역의 개구 (806)에 형성되는 HBT와 함께 도시한다. 반도체 기판 (801)은 SOI 기판 (802), 저해층 (804), Ge 결정층 (820), 완충층 (822), 화합물 반도체 기능층 (824)를 구비한다.
SOI 기판 (802)는 적어도 일부의 영역에서, Si 기판 (862)와, 절연층 (864)와, Si 결정층 (866)을 이 순으로 갖는다. Si 기판 (862), 절연층 (864) 및 Si 결정층 (866)과, 전자 디바이스 (100)의 Si 기판 (162), 절연층 (164) 및 Si 결정층 (166)은 동등하다. Si 기판 (862)는 주면 (872)를 포함한다. 주면 (872)와 Si 기판 (162)의 주면 (172)는 동등하다.
저해층 (804)는 Si 결정층 (866) 상에 형성되어, 화합물 반도체 기능층 (824)의 결정 성장을 저해한다. 저해층 (804)는 화합물 반도체 기능층 (824)의 에피택셜 성장을 저해한다. 저해층 (804)와 저해층 (104)는 동등하다.
저해층 (804)는 Si 결정층 (866)의 일부를 덮도록 설치된다. 또한, 저해층 (804)에는 Si 결정층 (866)까지 관통하는 개구 (806)이 형성된다. 저해층 (804)의 표면 형상은 정방형일 수 있고, 저해층 (804)는 표면의 중심에 개구 (806)을 가질 수도 있다. 저해층 (804)는 Si 결정층 (866)에 접하여 형성될 수도 있다.
Ge 결정층 (820)은 Ge 결정층 (106)과 동일한 구성을 갖는다. 예를 들면 Ge 결정층 (820)은 저해층 (804)의 개구 (806)의 내부에서 결정 성장하여 형성된다. Ge 결정층 (820)은 개구 (806)의 내부에 선택적으로 결정 성장한다.
저해층 (804)는 저해층 (804)의 표면에서의 에피택셜 성장을 저해한다. 그 결과, 저해층 (804)의 표면에는 Ge 결정층 (820)이 형성되지 않는다. 한편, 개구 (806)에 노출된 Si 결정층 (866)은 저해층 (804)로 덮여져 있지 않기 때문에, 개구 (806)에 있어서, Si 결정층 (866) 상에 Ge 결정층 (820)이 형성된다. Ge 결정층 (820)은 Si 결정층 (866)에 접하여 형성될 수도 있고, 중간층을 통해 형성될 수도 있다.
완충층 (822)는 Ge 결정층 (820)에 격자 정합 또는 의사 격자 정합한다. 완충층 (822)는 완충층 (402)와 동일한 구성을 갖는다. 완충층 (822)는 Ge 결정층 (820)과 화합물 반도체 기능층 (824)와의 사이에 형성된다. 완충층 (822)는 P를 포함하는 3-5족 화합물 반도체층일 수도 있다. 완충층 (822)는 예를 들면 InGaP층이다. InGaP층은 예를 들면 에피택셜 성장법에 의해 형성된다.
InGaP층이 Si 결정층 (866)에 접하여 에피택셜 성장하는 경우, InGaP층은 저해층 (804)의 표면에는 형성되지 않고, Ge 결정층 (820)의 표면에 선택 성장된다. 완충층 (822)의 다른 예로서는 Si 결정층 (866) 상에 500℃ 이하의 온도에서 결정 성장하여 형성된 GaAs층일 수도 있다. 또한, 반도체 기판 (801)은 완충층 (822)를 포함하지 않을 수도 있다. 이 때, Ge 결정층 (820)의 화합물 반도체 기능층 (824)에 대향하는 면은 P를 포함하는 가스로 표면 처리될 수도 있다.
화합물 반도체 기능층 (824)는 Ge 결정층 (820)에 격자 정합 또는 의사 격자 정합한다. 화합물 반도체 기능층 (824)에는 예를 들면 HBT가 형성된다. HBT는 전자 소자의 일례이다. 화합물 반도체 기능층 (824)는 Ge 결정층 (820)에 접하여 형성될 수도 있다. 즉, 화합물 반도체 기능층 (824)는 Ge 결정층 (820)에 접하거나, 또는 완충층 (822)를 통해 형성될 수도 있다. 화합물 반도체 기능층 (824)는 결정 성장에 의해 형성될 수도 있다. 예를 들면 화합물 반도체 기능층 (824)는 에피택셜 성장에 의해 형성된다.
화합물 반도체 기능층 (824)는 Ge 결정층 (820)에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물층 또는 2-6족 화합물층일 수도 있다. 화합물 반도체 기능층 (824)는 Ge 결정층 (820)에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물층으로서, 3족 원소로서 Al, Ga, In 중 적어도 하나를 포함하며, 5족 원소로서 N, P, As, Sb 중 적어도 하나를 포함할 수 있다. 예를 들면 화합물 반도체 기능층 (824)는 GaAs층 또는 InGaAs층이다.
화합물 반도체 기능층 (824)에는 전자 소자로서 HBT가 형성된다. 또한, 화합물 반도체 기능층 (824)에 형성되는 전자 소자로서, 본 실시 형태에서는 HBT를 예시하는데, 전자 소자는 HBT에 한정되지 않고, 발광 다이오드, 고전자 이동도 트랜지스터(이하, HEMT라고 칭하는 경우가 있음), 태양 전지, 박막 센서일 수도 있다.
화합물 반도체 기능층 (824)의 표면에는 HBT의 콜렉터 메사, 이미터 메사 및 베이스 메사가 각각 형성된다. 콜렉터 메사, 이미터 메사 및 베이스 메사의 표면에는 컨택트홀을 통해, 콜렉터 전극 (808), 이미터 전극 (810) 및 베이스 전극 (812)가 형성된다. 화합물 반도체 기능층 (824)는 HBT의 콜렉터층, 이미터층 및 베이스층을 포함한다. 즉, 콜렉터층은 완충층 (822) 상에 형성되고, 이미터층은 완충층 (822)와 콜렉터층과의 사이에 형성되고, 베이스층은 완충층 (822)와 이미터층과의 사이에 형성된다.
콜렉터층은 캐리어 농도가 3.0×1018 cm-3, 막두께 500 nm의 n+GaAs층과, 캐리어 농도가 1.0×1016 cm-3, 막두께 500 nm의 n-GaAs층이 이 순으로 적층된 적층막일 수도 있다. 이미터층은 캐리어 농도가 3.0×1017 cm-3, 막두께 30 nm의 n-InGaP층과, 캐리어 농도가 3.0×1018 cm-3, 막두께 100 nm의 n+GaAs층과, 캐리어 농도가 1.0×1019 cm-3, 막두께 100 nm의 n+InGaAs층이 이 순으로 적층된 적층막일 수도 있다. 베이스층은 캐리어 농도가 5.0×1019 cm-3, 막두께 50 nm의 p-GaAs층일 수도 있다. 여기서, 캐리어 농도, 막두께의 값은 설계값을 나타낸다.
화합물 반도체 기능층 (824) 이외의 Si층의 적어도 일부에는 MISFET (880)이 형성될 수도 있다. MISFET (880)은 동 도면에 도시된 바와 같이, 웰 (882)와, 게이트 전극 (888)을 가질 수도 있다. 도면에는 도시되어 있지 않지만, 웰 (882)에는 소스 영역 및 드레인 영역이 형성될 수도 있다. 또한, 웰 (882)와 게이트 전극 (888) 사이에는 게이트 절연막이 형성될 수도 있다.
화합물 반도체 기능층 (824) 이외의 Si층은 Si 기판 (862) 또는 Si 결정층 (866)일 수도 있다. MISFET (880)은 Si 결정층 (866)에 있어서, Ge 결정층 (820)으로 덮여져 있지 않은 영역에 형성될 수도 있다.
또한, Si 기판 (862)는 단결정 Si 기판일 수도 있다. 이 때, MISFET (880)은 단결정 Si 기판에 있어서, Ge 결정층 (820) 및 절연층 (864)로 덮여져 있지 않은 영역에 형성될 수도 있다. 또한, Si 기판 (862) 또는 Si 결정층 (866)에는 Si를 가공하여 형성되는 능동 소자, 기능 소자와 같은 전자 소자뿐만 아니라, Si층 상에 형성되는 배선, Si를 포함하는 배선, 및 이들을 조합하여 형성되는 전자 회로, 및 MEMS(Micro Electro Mechanical Systems; 미세 전자 기계 시스템) 중 적어도 하나가 형성될 수도 있다.
또한, 본 실시 형태에서는 시드 결정층이 결정 성장에 의해 형성된 Ge 결정을 포함하는 경우에 대해서 설명했지만, 이 경우에 한정되지 않는다. 전자 디바이스 (100)의 경우와 마찬가지로, 시드 결정층은 SixGe1-x(0≤x<1)일 수도 있다. 시드 결정층은 Si의 함유율이 낮은 SixGe1-x일 수도 있다. 또한, 시드 결정층은 500℃ 이하의 온도에서 형성된 GaAs를 포함할 수 있다.
도 24는 반도체 기판 (1101)의 평면도의 일례를 도시한다. 반도체 기판 (1101)은 SOI 기판 (1102) 상에 고립된 섬 형상의 Ge 결정층 (1120)을 구비한다. SOI 기판 (1102)와, 전자 디바이스 (100)의 SOI 기판 (102) 또는 반도체 기판 (801)의 SOI 기판 (802)는 동등하다. 도시하는 바와 같이, Ge 결정층 (1120)은 SOI 기판 (1102)의 표면에 복수 형성되고, 예를 들면 등간격으로 결정 성장된다. 본 실시 형태에 있어서는 Ge 결정층 (1120) 상에 전자 소자로서 HBT가 형성되는 예를 도시한다. 또한, HBT로서 예시하는 전자 소자는 섬 형상의 Ge 결정층 (1120)마다 하나 형성될 수도 있다. 전자 소자는 서로 접속될 수 있고, 또한 병렬로 접속될 수도 있다.
Ge 결정층 (1120)과, 전자 디바이스 (100)의 Ge 결정층 (106), 또는 반도체 기판 (801)의 Ge 결정층 (820)은 동등하다. Ge 결정층 (106) 또는 Ge 결정층 (820)은 개구 (105) 또는 개구 (806)의 내부에 선택 성장하여 형성된다. 한편, Ge 결정층 (1120)은 SOI 기판 (1102) 상에 Ge막이 형성된 후, 에칭, 기계적인 스크래치, 마찰, 이온 주입 등에 의해, 단일로 또는 서로 떨어져 형성되는 점에서 상이하다. 섬 형상의 Ge 결정층 (1120)은 단일로 또는 서로 떨어져 형성된 Ge 결정층의 일례이다. 섬 형상의 Ge 결정층의 계면은 결함 포착부로서 기능한다. 즉, Ge 결정층 (1120)을 어닐링함으로써 Ge 결정층 (1120)의 내부의 결함 밀도를 감소시킬 수 있다.
도 25는 반도체 기판 (1101)의 단면예를 Ge 결정층 (1120) 상에 형성되는 HBT와 함께 도시한다. 반도체 기판 (1101)은 SOI 기판 (1102)와, Ge 결정층 (1120)과, InGaP층 (1122)와, 화합물 반도체 기능층 (1124)를 구비한다. SOI 기판 (1102)는 Si 기판 (1162)와, 절연층 (1164)와, Si 결정층 (1166)을 갖는다. Si 기판 (1162), 절연층 (1164), Si 결정층 (1166)과, 전자 디바이스 (100)의 Si 기판 (162), 절연층 (164), Si 결정층 (166)은 동등하다. Si 기판 (1162)는 주면 (1172)를 포함한다. 주면 (1172)와 Si 기판 (162)의 주면 (172)는 동등하다.
Ge 결정층 (1120)은 Si 결정층 (1166) 상에 고립된 섬 형상으로 형성될 수도 있다. Ge 결정층 (1120)은 Si 결정층 (1166) 상에 결정 성장함으로써 형성될 수도 있다.
InGaP층 (1122)는 완충층의 일례이다. InGaP층 (1122)는 완충층 (822)와 동일한 구성을 갖는다. 화합물 반도체 기능층 (1124)는 화합물 반도체 기능층 (824)와 동일한 구성을 갖는다.
화합물 반도체 기능층 (1124)의 표면에는 HBT의 콜렉터 메사, 이미터 메사 및 베이스 메사가 각각 형성된다. 콜렉터 메사, 이미터 메사 및 베이스 메사의 표면에는 컨택트홀을 통해 콜렉터 전극 (1108), 이미터 전극 (1110) 및 베이스 전극 (1112)가 형성된다. 화합물 반도체 기능층 (1124)에는 HBT의 콜렉터층, 이미터층 및 베이스층을 포함한다.
또한, 본 실시 형태에서는 시드 결정층이 Ge 결정을 포함하는 경우에 대해서 설명했지만, 전자 디바이스 (100) 및 반도체 기판 (801)의 경우와 같이, 시드 결정층은 SixGe1-x(0≤x<1)를 포함할 수 있다. 시드 결정층은 Si의 함유율이 낮은 SixGe1-x일 수도 있다. 또한, 시드 결정층은 500℃ 이하의 온도에서 형성된 GaAs 또는 InGaAs층을 포함할 수 있다. 또한, 본 실시 형태에서는 제조 과정에서, InGaP층 (1123) 및 수반층 (1125)이 형성된다.
도 26 내지 도 30은 반도체 기판 (1101)의 제조 과정에서의 단면예를 도시한다. 도 26에 도시된 바와 같이, Si 기판 (1162)와, 절연층 (1164)와, Si 결정층 (1166)을, 적어도 일부의 영역에서 이 순으로 구비하는 SOI 기판 (1102)가 준비된다. Si 결정층 (1166)의 표면에 Ge막 (1130)이, 예를 들면 에피택셜 성장에 의해 형성된다. Ge막 (1130)은 GeH4를 원료 가스로 하는 CVD법 또는 MBE법으로 형성될 수 있다.
도 27에 도시된 바와 같이, Ge막 (1130)을 패터닝함으로써 섬 형상의 Ge 결정층 (1120)이 형성된다. Ge막 (1130)은 예를 들면 포토리소그래피법으로 패터닝된다.
도 28에 도시된 바와 같이, 패터닝된 Ge 결정층 (1120)은 어닐링된다. 본 실시 형태에서는 패터닝하여 섬 형상으로 형성한 Ge 결정층 (1120)에 2단계의 어닐링을 복수회 반복한다. 이에 따라, 에피택셜 성장 또는 패터닝의 단계에서 존재하는 결함을 Ge 결정층 (1120)의 연변부로 이동시킬 수 있다.
이에 따라, 예를 들면 후에 형성하는 에피택셜 박막에 있어서의, 기판 재료에 기인하는 결함을 감소시킬 수 있다. 그 결과, 화합물 반도체 기능층 (1124)에 형성하는 전자 소자의 성능이 향상된다.
도 29에 도시된 바와 같이, InGaP층 (1122)는 Ge 결정층 (1120) 상에 결정 성장하여 형성된다. InGaP층 (1122)는 Ge 결정층 (1120)에 접하여 형성될 수도 있다. InGaP층 (1122)는 완충층의 일례일 수도 있다. InGaP층 (1122)는 에피택셜 성장법에 의해 형성될 수도 있다. 또한, 본 실시 형태에 있어서는 Ge 결정층 (1120)이 형성되어 있지 않은 Si 결정층 (1166) 상에도 InGaP층 (1123)이 형성된다. InGaP층 (1123)은 InGaP층 (1122)와 비교하여 결정성이 떨어지기 때문에, InGaP층 (1123) 상에는 전자 소자를 형성하지 않을 수도 있다. InGaP층 (1123)은 예를 들면 에칭에 의해 제거된다.
InGaP층 (1122) 및 InGaP층 (1123)은 예를 들면 MOCVD법 또는 유기 금속을 원료로 하는 MBE법에 의해 에피택셜 성장된다. 원료 가스에는 TM-Ga(트리메틸갈륨), TM-In(트리메틸인듐), PH3(포스핀)을 이용할 수 있다. InGaP층의 에피택셜 성장에서는 예를 들면 650℃의 고온 분위기에서 결정 박막이 형성된다.
도 30에 도시된 바와 같이, InGaP층 (1122) 상에 화합물 반도체 기능층 (1124)가 형성된다. 화합물 반도체 기능층 (1124)는 예를 들면 에피택셜 성장법에 의해 형성된다. 화합물 반도체 기능층 (1124)는 InGaP층 (1122)에 접하여 형성될 수도 있다. 또한, InGaP층 (1123) 상에도 수반층 (1125)가 화합물 반도체 기능층 (1124)와 동시에 형성된다. 수반층 (1125)는 화합물 반도체 기능층 (1124)와 비교하여 결정성이 떨어지기 때문에, 수반층 (1125) 상에는 전자 소자를 형성하지 않을 수도 있다. 수반층 (1125)는 예를 들면 에칭에 의해 제거된다.
화합물 반도체 기능층 (1124)는 GaAs층, 또는 InGaAs 등을 포함하는 GaAs계 적층막일 수도 있다. GaAs층 또는 GaAs계 적층막은 예를 들면 MOCVD법 또는 유기 금속을 원료로 하는 MBE법에 의해 에피택셜 성장시킬 수 있다. 원료 가스에는 TM-Ga(트리메틸갈륨), AsH3(아루신), 그 밖의 가스를 이용할 수 있다. 성장 온도는 예를 들면 600℃ 내지 650℃이다. 화합물 반도체 기능층 (1124)에 HBT 등의 전자 소자를 형성함으로써 반도체 기판 (1101)이 얻어진다.
또한, 본 실시 형태에서는 Ge 결정층 (1120)이 형성된 단계에서 어닐링하는 경우에 대해서 설명했지만, InGaP층 (1122)가 형성된 단계에서 어닐링할 수도 있다. 즉, Ge 결정층 (1120)이 형성된 후, 어닐링하지 않고, 계속하여 InGaP층 (1122) 및 InGaP층 (1123)이 형성될 수도 있다. 그리고, InGaP층 (1122) 및 InGaP층 (1123)을 형성한 후, Ge 결정층 (1120), InGaP층 (1122) 및 InGaP층 (1123)이 어닐링될 수도 있다.
도 31은 반도체 기판 (1201)에 있어서의 단면예를 도시한다. 반도체 기판 (1201)은 반도체 기판 (1101)과 거의 동일하지만, Ge 결정층 (1120)을 이용하지 않고, Si 결정층 (1166)과 화합물 반도체 기능층 (1124)와의 사이에 형성되는 시드 결정층 (1202)로서, 500℃ 이하의 온도에서 결정 성장된 GaAs층을 이용하는 점에서 반도체 기판 (1101)과 상이하다. 이하의 설명에서는 반도체 기판 (1101)의 경우와 상이한 점을 주로 설명한다.
도 32 및 도 33은 반도체 기판 (1201)의 제조 과정에서의 단면예를 도시한다. 도 32에 도시된 바와 같이, SOI 기판 (1102)를 준비하고, SOI 기판 (1102)의 표면에 500℃ 이하의 온도에서 GaAs층 (1204)를 결정 성장시킨다. GaAs층 (1204)의 형성에는 예를 들면 MOCVD법 또는 유기 금속을 원료로 하는 MBE법을 이용할 수 있다. 원료 가스에는 TE-Ga(트리에틸갈륨), AsH3(아루신)을 이용할 수 있다. GaAs층 (1204)의 성장 온도는 예를 들면 450℃이다. 다음으로, 도 33에 도시된 바와 같이, 예를 들면 포토리소그래피법에 의해 GaAs층 (1204)를 에칭하여, 시드 결정층 (1202)를 고립된 섬 형상으로 형성한다. 그 후의 공정은 반도체 기판 (1101)의 경우와 동일하다.
도 34는 반도체 기판 (1301)에 있어서의 단면예를 도시한다. 반도체 기판 (1301)은 Ge 결정층 (1120)을 이용하지 않고, SOI 기판 (1102)의 표면이 기체인 P 화합물에 의해 표면 처리되어 있는 점에서 반도체 기판 (1101)과 상이하다.
도 35는 반도체 기판 (1301)의 제조 과정에서의 단면예를 도시한다. 도 35에 도시된 바와 같이, SOI 기판 (1102)의 표면에 예를 들면 PH3의 폭로 처리가 실시된다. 폭로 처리는 고온 분위기에서 실시할 수도 있고, 플라즈마 등에 의해서 PH3을 활성화할 수도 있다. PH3은 기체인 P 화합물의 일례이다.
PH3의 폭로 처리가 실시된 SOI 기판 (1102)의 표면에 예를 들면 GaAs 막을 결정 성장시킨 후, GaAs 막을 포토리소그래피법에 의해 에칭함으로써 고립된 섬 형상의 화합물 반도체 기능층 (1124)가 형성된다. 또한, Si 웨이퍼의 표면을 기체인 P 화합물로 표면 처리한 후, 500℃ 이하의 온도에서 형성한 GaAs층이 시드 결정층으로서 형성될 수도 있다. 이에 따라, 화합물 반도체 기능층 (1124)의 결정성이 향상된다.
[실시예]
(실시예 1)
도 8 내지 도 9에 도시된 절차에 따라서 SOI 기판 (102) 상에 개구 (105)가 형성된 저해층 (104)와, 개구 (105)의 내부에 결정 성장한 Ge 결정층 (106)을 구비하는 반도체 기판을 제작하였다. SOI 기판 (102) 상에는 25000개의 Ge 결정층 (106)을 제작하였다. 또한, 도 8 내지 도 12에 도시된 절차에 따라서 상기 Ge 결정층 (106)마다 전자 디바이스 (100)을 제작하였다. 전자 디바이스는 25000개 제조하였다.
SOI 기판 (102)의 Si 기판 (162)에는 단결정 Si 기판을 이용하였다. 저해층 (104)로서 SiO2를 CVD법에 의해 형성한 후, 포토리소그래피법에 의해, 저해층 (104)에 개구 (105)를 형성하였다. 개구 (105)의 종횡비는 1로 하였다. Ge 결정층 (106)은 원료 가스로서 GeH4를 이용하여 CVD법에 의해 형성하였다. Ge 결정층 (106)의 SOI 기판 (102)의 표면과 대략 평행한 방향에 있어서의 최대폭은 2 ㎛로 하였다. Ge 결정층 (106)을 형성한 후, 800℃에서 10분간의 고온 어닐링과, 680℃에서 10분간의 저온 어닐링을 반복하는 2단계 어닐링을 실시하였다. 상기 2단계 어닐링을 10회 실시하였다. 이상의 절차에 의해 상기 반도체 기판이 얻어졌다.
상기 반도체 기판의 Ge 결정층 (106) 상에 시드 화합물 반도체 결정 (108), 제1 화합물 반도체 결정 (110) 및 제2 화합물 반도체 결정 (112)로서 GaAs 결정을 형성하였다. GaAs 결정은 원료 가스로서 TM-Ga 및 AsH3을 이용하고, 성장 온도를 650℃로 하고, MOCVD법에 의해 결정 성장시켰다. 제2 화합물 반도체 결정 (112)는 AsH3의 분압을 1×10-3 atm으로 하여 결정 성장시켰다. 제2 화합물 반도체 결정 (112) 상에 고저항 AlGaAs의 게이트 절연막 (114), Pt의 게이트 전극 (116) 및 W의 소스·드레인 전극 (118)을 형성함으로써 전자 디바이스 (100)이 얻어졌다.
Ge 결정층 (106)이 형성된 반도체 기판에 있어서, Ge 결정층 (106)의 표면에 형성된 결함의 유무를 검사하였다. 검사는 에치피트법에 의해 실시하였다. 그 결과, Ge 결정층 (106)의 표면에는 결함이 발견되지 않았다. 또한, 10개의 전자 디바이스 (100)에 있어서의 관통 결함의 유무를 검사하였다. 검사는 TEM에 의한 면내 단면 관찰에 의해 실시하였다. 그 결과, 관통 결함이 발견된 전자 디바이스 (100)은 0개였다.
본 실시 형태에 따르면, 종횡비가 (√3)/3 이상인 개구 (105)에 Ge 결정층 (106)을 형성했기 때문에, Ge 결정층 (106)이 형성된 시점에, 결정성이 우수한 표면을 갖는 Ge 결정층 (106)을 형성할 수 있었다. 또한, 본 실시 형태에 따르면, Ge 결정층 (106)에 어닐링을 실시한 것에 의해 Ge 결정층 (106)의 결정성을 더욱 높일 수 있었다. Ge 결정층 (106)의 결정성이 향상되었기 때문에, Ge 결정층 (106)을 핵으로 하는 시드 화합물 반도체 결정 (108), 시드 화합물 반도체 결정 (108)의 특정면을 시드면으로 하는 제1 화합물 반도체 결정 (110), 및 제1 화합물 반도체 결정 (110)의 특정면을 시드면으로 하는 제2 화합물 반도체 결정 (112)의 결정성이 향상되었다.
이상의 구성에 의해, 제2 화합물 반도체 결정 (112) 상에 형성하는 전자 디바이스 (100)의 활성층의 결정성이 높아져, 염가의 기판인 SOI 기판 (102) 상에 형성한 전자 디바이스 (100)의 성능이 높아졌다. 또한, 본 실시 형태의 전자 디바이스 (100)에 따르면, SOI 기판 (102) 상에 형성된 제2 화합물 반도체 결정 (112)에 전자 소자가 형성되었기 때문에, 전자 디바이스 (100)의 부유 용량이 감소되고, 전자 디바이스 (100)의 동작 속도가 향상되었다. 또한, Si 기판 (162)에의 누설 전류를 감소시킬 수 있었다.
(실시예 2)
2500개의 영역 (803)을 구비한 반도체 기판 (801)을 이하와 같이 제작하였다. SOI 기판 (802)의 Si 기판 (862)로서 단결정 Si 기판을 이용하였다. 산화규소의 저해층 (804)를 CVD법에 의해 형성한 후, 포토리소그래피법에 의해 개구 (806)을 형성하였다. 개구 (806)의 종횡비는 1로 하였다. 개구 (806)의 형상은 한 변이 100 ㎛인 정방형으로 하였다. 인접하는 개구 (806)끼리는 500 ㎛의 간격을 두고 배치하였다. 개구 (806)의 내부에 Ge 결정층 (820)을 형성하였다. Ge 결정층 (820)은 원료 가스로서 GeH4를 이용하여 MOCVD법에 의해 형성하였다. Ge 결정층 (820)의 SOI 기판 (802)의 표면과 대략 평행한 방향에 있어서의 최대폭은 2 ㎛로 하였다. Ge 결정층 (820)을 형성한 후, 800℃에서 2분간의 고온 어닐링과, 680℃에서 2분간의 저온 어닐링을 반복하는 2단계 어닐링을 실시하였다. 상기 2단계 어닐링을 10회 실시하였다.
Ge 결정층 (820)이 형성된 반도체 기판 (801)에 대해서 Ge 결정층 (820)의 표면에 형성된 결함의 유무를 검사하였다. 검사는 에치피트법에 의해 실시하였다. 그 결과, Ge 결정층의 표면에는 결함이 발견되지 않았다. 이상에 따르면, 저해층 (804)에 의해서 구획된 개구 (806)의 내부에 Ge 결정층 (820)을 선택 성장시키고, Ge 결정층 (820)에 2단계의 어닐링을 복수회 실시함으로써, Ge 결정층 (820)의 결정성이 향상되었다. 또한, 완충층 (822)로서 InGaP층을 형성함으로써, 결정성이 우수한 화합물 반도체 기능층 (824)로서의 GaAs층을 갖는 반도체 기판 (801)을 얻을 수 있었다.
다음으로, 동일하게 하여 형성한 반도체 기판 (801)을 이용하여 전자 디바이스를 제작하였다. 전자 디바이스는 이하와 같이 제작하였다. 영역 (803) 각각의 Ge 결정층 (820) 상에 InGaP의 완충층 (822)를 형성하였다. 완충층 (822)는 원료 가스로서 TM-Ga, TM-In 및 PH3을 이용하고, 성장 온도를 650℃로 하고, MOCVD법에 의해 형성하였다.
완충층 (822) 상에 HBT의 콜렉터층으로서 캐리어 농도가 3.0×1018 cm-3, 막두께 500 nm의 n+GaAs층과, 그 위에 캐리어 농도가 2.0×1016 cm-3, 막두께 500 nm의 n-GaAs층을 이 순으로 형성하였다. 콜렉터층 상에 HBT의 베이스층으로서 캐리어 농도가 5.0×1019 cm-3, 막두께 50 nm의 p-GaAs층을 형성하였다. 베이스층 상에 HBT의 이미터층으로서 캐리어 농도가 3.0×1017 cm-3, 막두께 30 nm의 n-InGaP층과, 캐리어 농도가 3.0×1018 cm-3, 막두께 100 nm의 n+GaAs층과, 캐리어 농도가 1.0×1019 cm-3, 막두께 100 nm의 n+InGaAs층을 이 순으로 형성하였다. 여기서, 캐리어 농도, 막두께의 값은 설계값을 나타낸다.
이에 따라, 베이스층, 이미터층, 콜렉터층을 포함하는 화합물 반도체 기능층 (824)를 형성할 수 있었다. 베이스층, 이미터층, 콜렉터층의 GaAs층은 원료 가스로서 TM-Ga 및 AsH3을 이용하고, 성장 온도를 650℃로 하고, MOCVD법에 의해 형성하였다. 그 후, 에칭에 의해, 베이스층, 이미터층 및 콜렉터층 전극 접속부를 형성하였다. 화합물 반도체 기능층 (824)의 표면에 콜렉터 전극 (808), 이미터 전극 (810) 및 베이스 전극 (812)를 형성하여 HBT를 제작하였다. 이미터층 및 콜렉터층에 대해서는 AuGeNi층을 진공증착법에 의해 형성하였다. 베이스층에 대해서는 AuZn층을 진공증착법에 의해 형성하였다. 그 후, 수소 분위기 중에서 420℃에서 10분간 열처리를 실시함으로써 각 전극을 형성하였다. 각 전극과 상기 구동 회로를 전기적으로 접속하여 전자 디바이스를 제작하였다.
이에 따라, 소형이고 소비 전력이 적은 전자 디바이스를 제작할 수 있었다. 또한, 화합물 반도체 기능층 (824)의 표면을 이차 전자현미경(이하, SEM이라 칭하는 경우가 있음)으로 관찰한 바, 표면에 ㎛ 오더의 요철은 관찰되지 않았다.
(실시예 3)
Si 결정층 (866)과 Ge 결정층 (820)과의 사이에, 500℃ 이하의 온도에서 형성된 GaAs층의 완충층을 구비한 반도체 기판 (801)을 제작하였다. 상기 반도체 기판 (801)은 Si 결정층 (866)과 Ge 결정층 (820)과의 사이에 완충층을 형성한 것 이외에는 실시예 2와 동일하게 제작하였다. 완충층으로서의 GaAs층은 원료 가스로서 TM-Ga 및 AsH3을 이용하고, 성장 온도를 450℃로 하고, MOCVD법에 의해 형성하였다. 이에 따라, 화합물 반도체 기능층 (824)의 결정성이 향상되었다.
(실시예 4)
Ge 결정층 (820)의 표면이 PH3 가스로 처리된 반도체 기판 (801)을 제작하였다. 상기 반도체 기판 (801)은 InGaP의 완충층 (822)를 이용하지 않는 점과, Ge 결정층 (820)의 화합물 반도체 기능층 (824)에 대향하는 면을 PH3 가스로 처리한 후, 화합물 반도체 기능층 (824)를 형성한 점 이외에는 실시예 2와 마찬가지로 제작되었다. 이에 따라, 화합물 반도체 기능층 (824)의 결정성이 향상되었다.
(실시예 5)
도 26 내지 도 30에 도시된 절차에 따라서 반도체 기판 (1101)을 제작하였다. SOI 기판 (1102)의 Si 기판 (1162)에는 단결정 Si 기판을 이용하였다. SOI 기판 상에 Ge막 (1130)을 형성하였다. Ge막 (1130)은 원료 가스로서 GeH4를 이용하여, MOCVD법에 의해 형성하였다. Ge막 (1130)을 포토리소그래피법에 의해 패터닝하여, 섬 형상의 Ge 결정층 (1120)을 형성하였다. Ge 결정층 (1120)의 크기는 각변 15 ㎛로 하고, 50 ㎛ 간격으로 등간격으로 배치하였다. Ge 결정층 (1120)을 형성한 후, 800℃에서 10분간의 고온 어닐링과, 680℃에서 10분간의 저온 어닐링을 반복하는 2단계 어닐링을 실시하였다. 상기 2단계 어닐링을 10회 실시하였다.
Ge 결정층 (1120)이 형성된 반도체 기판 (1101)에 대해서 Ge 결정층 (1120)의 표면에 형성된 결함의 유무를 검사하였다. 검사는 에치피트법에 의해 실시하였다. 그 결과, Ge 결정층 (1120)의 표면에는 결함이 발견되지 않았다.
다음으로, 실시예 2의 경우와 동일하게 하여, Ge 결정층 (1120) 상에 HBT를 형성하여 전자 디바이스를 제작하였다. 이에 따라, 소형이고 소비 전력이 적은 전자 디바이스를 제작할 수 있었다. 또한, 화합물 반도체 기능층 (1124)의 표면을 SEM으로 관찰한 바, 표면에 ㎛ 오더의 요철은 관찰되지 않았다.
(실시예 6)
Ge 결정층 (1120)을 형성한 후, 800℃에서 20분간의 고온 어닐링을 실시한 것 이외에는 실시예 5와 동일하게 하여, Ge 결정층 (1120)이 형성된 반도체 기판 (1101)을 제작하였다. 상기 반도체 기판 (1101)에 대해서 Ge 결정층 (1120)의 표면에 형성된 결함의 유무를 검사하였다. 검사는 에치피트법에 의해 실시하였다. 그 결과, Ge 결정층 (1120)의 표면에는 결함이 발견되지 않았다.
다음으로, 실시예 2의 경우와 동일하게 하여, Ge 결정층 (1120) 상에 HBT를 형성하여 전자 디바이스를 제작하였다. 이에 따라, 소형이고 소비 전력이 적은 전자 디바이스를 제작할 수 있었다. 또한, 화합물 반도체 기능층 (1124)의 표면을 SEM으로 관찰한 바, 표면에 ㎛ 오더의 요철은 관찰되지 않았다.
(실시예 7)
Ge 결정층 (1120)을 형성한 후, 900℃에서 10분간의 고온 어닐링과, 780℃에서 10분간의 저온 어닐링을 반복하는 2단계 어닐링을 실시하였다. 상기 2단계 어닐링을 10회 실시한 것 이외에는 실시예 5와 동일하게 하여, Ge 결정층 (1120)이 형성된 반도체 기판 (1101)을 제작하였다. 상기 반도체 기판 (1101)에 대해서 Ge 결정층 (1120)의 표면에 형성된 결함의 유무를 검사하였다. 검사는 에치피트법에 의해 실시하였다. 그 결과, Ge 결정층 (1120)의 표면에는 결함이 발견되지 않았다.
다음으로, 실시예 2의 경우와 동일하게 하여, Ge 결정층 (1120) 상에 HBT를 형성하여 전자 디바이스를 제작하였다. 이에 따라, 소형이고 소비 전력이 적은 전자 디바이스를 제작할 수 있었다. 또한, 화합물 반도체 기능층 (1124)의 표면을 SEM으로 관찰한 바, 표면에 ㎛ 오더의 요철은 관찰되지 않았다.
(실시예 8)
도 36은 실시예 8 내지 실시예 16에서 사용한 반도체 기판의 단면의 모식도이다. 해당 반도체 기판은 Si 기판 (2102)와, 저해층 (2104)와, Ge 결정층 (2106)과, 화합물 반도체 (2108)을 구비한다. 화합물 반도체 (2108)은 예를 들면 시드 화합물 반도체 결정 (108)을 포함한다. Si 기판 (2102)는 SOI 기판에 있어서의 Si 결정층을 가리킬 수 있다. 여기서, SOI 기판은 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는다.
도 37 내지 도 41은 어닐링 온도와 Ge 결정층 (2106)의 평탄성과의 관계를 도시한다. 도 37은 어닐링하지 않은 Ge 결정층 (2106)의 단면 형상을 도시한다. 도 38, 도 39, 도 40 및 도 41은 각각 700℃, 800℃, 850℃, 900℃에서 어닐링을 실시한 경우의, Ge 결정층 (2106)의 단면 형상을 도시한다. Ge 결정층 (2106)의 단면 형상은 레이저 현미경에 의해 관찰하였다. 각 도면의 종축은 Si 기판 (2102)의 주면에 수직인 방향에 있어서의 거리를 나타내고, Ge 결정층 (2106)의 막두께를 나타낸다. 각 도면의 횡축은 Si 기판 (2102)의 주면에 평행한 방향에 있어서의 거리를 나타낸다.
각 도면에 있어서, Ge 결정층 (2106)은 이하의 절차로 형성하였다. 우선, 열산화법에 의해 Si 기판 (2102)의 표면에 SiO2층의 저해층 (2104)를 형성하고, 저해층 (2104)에 피복 영역 및 개구를 형성하였다. 저해층 (2104)의 외형은 피복 영역의 외형과 같다. Si 기판 (2102)는 시판되고 있는 단결정 Si 기판을 이용하였다. 피복 영역의 평면 형상은 한 변의 길이가 400 ㎛인 정방형이었다. 다음으로 CVD법에 의해 개구의 내부에 Ge 결정층 (2106)을 선택적으로 성장시켰다.
도 37 내지 도 41로부터, 어닐링 온도가 낮을수록 Ge 결정층 (2106)의 표면의 평탄성이 양호한 것을 알 수 있다. 특히, 어닐링 온도가 900℃ 미만인 경우, Ge 결정층 (2106)의 표면이 우수한 평탄성을 나타내는 것을 알 수 있다.
(실시예 9)
Si 기판 (2102)와, 저해층 (2104)와, Ge 결정층 (2106)과, 소자 형성층으로서 기능하는 화합물 반도체 (2108)을 구비한 반도체 기판을 제작하고, 저해층 (2104)에 형성한 개구 (105)의 내부에 성장하는 결정의 성장 속도와, 피복 영역의 크기 및 개구 (105)의 크기와의 관계를 조사하였다. 실험은 저해층 (2104)에 형성되는 피복 영역의 평면 형상 및 개구 (105)의 저면 형상을 바꾸어, 일정 시간 동안에 성장하는 화합물 반도체 (2108)의 막두께를 측정함으로써 실시하였다.
우선, 이하의 절차로 Si 기판 (2102)의 표면에 피복 영역 및 개구 (105)를 형성하였다. Si 기판 (2102)의 일례로서 시판되고 있는 단결정 Si 기판을 이용하였다. 열산화법에 의해 Si 기판 (2102)의 표면에 저해층 (2104)의 일례로서 SiO2층을 형성하였다.
상기 SiO2층을 에칭하여 소정 크기의 SiO2층을 형성하였다. 소정 크기의 SiO2층은 3개 이상 형성하였다. 이 때, 소정 크기의 SiO2층의 평면 형상이 동일한 크기의 정방형이 되도록 설계하였다. 또한, 에칭에 의해, 상기 정방형의 SiO2층의 중심에 소정 크기의 개구 (105)를 형성하였다. 이 때, 상기 정방형의 SiO2층의 중심과 상기 개구 (105)의 중심이 일치하도록 설계하였다. 상기 정방형의 SiO2층 1개에 대하여 1개의 개구 (105)를 형성하였다. 또한, 본 명세서에 있어서, 상기 정방형의 SiO2층의 한 변의 길이를 피복 영역의 한 변의 길이라고 칭하는 경우가 있다.
다음으로, MOCVD법에 의해 상기 개구 (105)에 Ge 결정층 (2106)을 선택적으로 성장시켰다. 원료 가스에는 GeH4를 이용하였다. 원료 가스의 유량 및 성막 시간은 각각 소정의 값으로 설정하였다. 다음으로, MOCVD법에 의해 화합물 반도체 (2108)의 일례로서 GaAs 결정을 형성하였다. GaAs 결정은 620℃, 8 MPa의 조건으로, 개구 (105)의 내부의 Ge 결정층 (2106)의 표면에 에피택셜 성장시켰다. 원료 가스로는 트리메틸갈륨 및 아루신을 이용하였다. 원료 가스의 유량 및 성막 시간은 각각 소정의 값으로 설정하였다.
화합물 반도체 (2108)을 형성한 후, 화합물 반도체 (2108)의 막두께를 측정하였다. 화합물 반도체 (2108)의 막두께는 바늘식 단차계(KLA 텐코(KLA Tencor)사 제조, 서피스 프로파일러(Surface Profiler) P-10)에 의해, 화합물 반도체 (2108)의 3개소의 측정점에서의 막두께를 측정하고, 해당 3개소의 막두께를 평균함으로써 산출하였다. 이 때, 해당 3개소의 측정점에서의 막두께의 표준편차도 산출하였다. 또한, 상기 막두께는 투과형 전자현미경 또는 주사형 전자현미경에 의한 단면 관찰법에 의해, 화합물 반도체 (2108)의 3개소의 측정점에서의 막두께를 직접 측정하고, 해당 3개소의 막두께를 평균함으로써 산출할 수도 있다.
이상의 절차에 의해, 피복 영역의 한 변의 길이를 50 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 또는 500 ㎛로 설정한 경우의 각각에 대하여 개구 (105)의 저면 형상을 바꾸고, 화합물 반도체 (2108)의 막두께를 측정하였다. 개구 (105)의 저면 형상은 한 변이 10 ㎛의 정방형인 경우, 한 변이 20 ㎛의 정방형인 경우, 짧은 변이 30 ㎛이고 긴 변이 40 ㎛의 직사각형인 경우의 3가지에 대하여 실험하였다.
또한, 피복 영역의 한 변의 길이가 500 ㎛인 경우, 복수의 상기 정방형의 SiO2층은 일체적으로 형성되어 있다. 이 경우, 한 변의 길이가 500 ㎛인 피복 영역이 500 ㎛ 간격으로 배치되어 있는 것은 아니지만, 편의상, 피복 영역의 한 변의 길이가 500 ㎛인 경우로서 나타낸다. 또한, 편의상, 인접하는 2개의 피복 영역 사이의 거리를 0 ㎛로서 나타낸다.
실시예 9의 실험 결과를 도 42 및 도 43에 도시하였다. 도 42는 실시예 9의 각각의 경우에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다. 도 43은 실시예 9의 각각의 경우에 있어서의 화합물 반도체 (2108)의 막두께의 변동 계수를 도시한다.
도 42는 화합물 반도체 (2108)의 성장 속도와, 피복 영역의 크기 및 개구 (105)의 크기와의 관계를 도시한다. 도 42에 있어서, 종축은 일정 시간 동안에 성장한 화합물 반도체 (2108)의 막두께[Å]를 나타내고, 횡축은 피복 영역의 한 변의 길이[㎛]를 나타낸다. 본 실시예에 있어서, 화합물 반도체 (2108)의 막두께는 일정 시간 동안에 성장한 막두께이기 때문에, 해당 막두께를 해당 시간으로 나눔으로써 화합물 반도체 (2108)의 성장 속도의 근사값이 얻어진다.
도 42에 있어서, 마름모형의 플롯은 개구 (105)의 저면 형상이 한 변이 10 ㎛의 정방형인 경우의 실험 데이터를 나타내고, 사각형의 플롯은 개구 (105)의 저면 형상이 한 변이 20 ㎛의 정방형인 경우의 실험 데이터를 나타낸다. 동 도면에 있어서, 삼각형의 플롯은 개구 (105)의 저면 형상이, 긴 변이 40 ㎛, 짧은 변이 30 ㎛의 직사각형인 경우의 실험 데이터를 나타낸다.
도 42로부터, 상기 성장 속도는 피복 영역의 크기가 커짐에 따라서 단조 증가하는 것을 알 수 있다. 또한, 상기 성장 속도는 피복 영역의 한 변의 길이가 400 ㎛ 이하인 경우에는 거의 선형으로 증가하고 있어, 개구 (105)의 저면 형상에 따른 변동은 적은 것을 알 수 있다. 한편, 피복 영역의 한 변의 길이가 500 ㎛인 경우에는 피복 영역의 한 변의 길이가 400 ㎛ 이하인 경우와 비교하여 성장 속도가 급격히 증가하고 있어, 개구 (105)의 저면 형상에 따른 변동도 커지는 것을 알 수 있다. 이 때문에, 저해층의 Si 결정층과 평행한 면에서의 최대폭은 400 ㎛ 이하인 것이 바람직하다.
도 43은 화합물 반도체 (2108)의 성장 속도의 변동 계수와, 인접하는 2개의 피복 영역 사이의 거리와의 관계를 도시한다. 여기서, 변동 계수란 평균값에 대한 표준편차의 비이고, 상기 3개소의 측정점에서의 막두께의 표준편차를, 해당 막두께의 평균값으로 나누어 산출할 수 있다. 도 43에 있어서, 종축은 일정 시간 동안에 성장한 화합물 반도체 (2108)의 막두께[Å]의 변동 계수를 나타내고, 횡축은 인접하는 피복 영역 사이의 거리[㎛]를 나타낸다. 도 43은 인접하는 2개의 피복 영역 사이의 거리가 0 ㎛, 20 ㎛, 50 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 및 450 ㎛인 경우의 실험 데이터를 나타낸다. 도 43에 있어서, 마름모형의 플롯은 개구 (105)의 저면 형상이 한 변이 10 ㎛의 정방형인 경우의 실험 데이터를 나타낸다.
도 43에 있어서, 인접하는 2개의 피복 영역 사이의 거리가 0 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 및 450 ㎛인 실험 데이터는 각각 도 42에 있어서의 피복 영역의 한 변의 길이가 500 ㎛, 400 ㎛, 300 ㎛, 200 ㎛, 100 ㎛ 및 50 ㎛인 경우의 실험 데이터에 대응한다. 인접하는 2개의 피복 영역 사이의 거리가 20 ㎛ 및 50 ㎛인 데이터에 대해서는 다른 실험 데이터와 동일한 절차에 의해, 각각 피복 영역의 한 변의 길이가 480 ㎛ 및 450 ㎛인 경우에 대해서 화합물 반도체 (2108)의 막두께를 측정하여 얻어졌다.
도 43으로부터, 인접하는 2개의 피복 영역 사이의 거리가 0 ㎛인 경우와 비교하여, 상기 거리가 20 ㎛인 경우에는 화합물 반도체 (2108)의 성장 속도가 매우 안정되어 있는 것을 알 수 있다. 상기 결과로부터, 인접하는 2개의 피복 영역이 약간이라도 떨어져 있는 경우에는 개구 (105)의 내부에 성장하는 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또는 인접하는 2개의 피복 영역 사이에 결정 성장이 생기는 영역이 배치되어 있으면, 상기 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또한, 인접하는 2개의 피복 영역 사이의 거리가 0 ㎛인 경우에도 복수의 개구 (105)를 등간격으로 배치함으로써 상기 결정의 성장 속도의 변동을 억제할 수 있는 것을 알 수 있다.
(실시예 10)
피복 영역의 한 변의 길이를 200 ㎛, 500 ㎛, 700 ㎛, 1000 ㎛, 1500 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛로 설정하고, 각각의 경우에 대해서 실시예 9의 경우와 동일한 절차로 반도체 기판을 제작하여, 개구 (105)의 내부에 형성된 화합물 반도체 (2108)의 막두께를 측정하였다. 본 실시예에서는 Si 기판 (2102) 상에 동일한 크기의 SiO2층이 복수 배치되도록 해당 SiO2층을 형성하였다. 또한, 상기 복수의 SiO2층이 서로 이격하도록 해당 SiO2층을 형성하였다. 개구 (105)의 저면 형상은 실시예 9와 동일하게, 한 변이 10 ㎛의 정방형인 경우, 한 변이 20 ㎛의 정방형인 경우, 짧은 변이 30 ㎛이고 긴 변이 40 ㎛의 직사각형인 경우의 3가지에 대하여 실험하였다. Ge 결정층 (2106) 및 화합물 반도체 (2108)의 성장 조건은 실시예 9와 동일한 조건으로 설정하였다.
(실시예 11)
트리메틸갈륨의 공급량을 반으로 하여, 화합물 반도체 (2108)의 성장 속도를 약 반으로 한 이외에는 실시예 10의 경우와 동일하게 하여 개구 (105)의 내부에 형성된 화합물 반도체 (2108)의 막두께를 측정하였다. 또한, 실시예 11에서는 피복 영역의 한 변의 길이를 200 ㎛, 500 ㎛, 1000 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛로 설정하고, 개구 (105)의 저면 형상이 한 변이 10 ㎛의 정방형인 경우에 대해서 실험을 실시하였다.
실시예 10 및 실시예 11의 실험 결과를 도 44, 도 45 내지 도 49, 도 50 내지 도 54 및 표 1에 나타내었다. 도 44에 실시예 10의 각각의 경우에 있어서의 화합물 반도체 (2108)의 막두께의 평균값을 도시한다. 도 45 내지 도 49에 실시예 10의 각각의 경우에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다. 도 50 내지 도 54에 실시예 11의 각각의 경우에 있어서의 화합물 반도체 (2108)의 전자현미경 사진을 도시한다. 표 1에 실시예 10 및 실시예 11의 각각의 경우에 있어서의, 화합물 반도체 (2108)의 성장 속도와, Ra값을 나타낸다.
도 44는 화합물 반도체 (2108)의 성장 속도와, 피복 영역의 크기 및 개구 (105)의 크기와의 관계를 도시한다. 도 44에 있어서, 종축은 일정 시간 동안에 성장한 화합물 반도체 (2108)의 막두께를 나타내고, 횡축은 피복 영역의 한 변의 길이[㎛]를 나타낸다. 본 실시예에 있어서, 화합물 반도체 (2108)의 막두께는 일정 시간 동안에 성장한 막두께이기 때문에, 해당 막두께를 해당 시간으로 나눔으로써 화합물 반도체 (2108)의 성장 속도의 근사값이 얻어진다.
도 44에 있어서, 마름모형의 플롯은 개구 (105)의 저면 형상이 한 변이 10 ㎛의 정방형인 경우의 실험 데이터를 나타내고, 사각형의 플롯은 개구 (105)의 저면 형상이 한 변이 20 ㎛의 정방형인 경우의 실험 데이터를 나타낸다. 동 도면에 있어서, 삼각형의 플롯은 개구 (105)의 저면 형상이, 긴 변이 40 ㎛, 짧은 변이 30 ㎛의 직사각형인 경우의 실험 데이터를 나타낸다.
도 44로부터, 피복 영역의 한 변의 길이가 4250 ㎛에 이를 때까지, 상기 성장 속도는 피복 영역의 크기가 커짐에 따라서 안정적으로 증가하는 것을 알 수 있다. 이 때문에, 저해층의 Si 결정층과 평행한 면에서의 최대폭은 4250 ㎛ 이하인 것이 바람직하다. 도 42에 도시된 결과 및 도 44에 도시된 결과로부터, 인접하는 2개의 피복 영역이 약간이라도 떨어져 있는 경우에는 개구 (105)의 내부에 성장하는 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또는 인접하는 2개의 피복 영역 사이에 결정 성장이 생기는 영역이 배치되어 있으면, 상기 결정의 성장 속도가 안정화되는 것을 알 수 있다.
도 45 내지 도 49에 실시예 10의 각각의 경우에 대해서 화합물 반도체 (2108)의 표면을 전자현미경으로 관찰한 결과를 나타낸다. 도 45, 도 46, 도 47, 도 48, 도 49는 각각 피복 영역의 한 변의 길이가 4250 ㎛, 2000 ㎛, 1000 ㎛, 500 ㎛, 200 ㎛인 경우의 결과를 나타낸다. 도 45 내지 도 49로부터, 피복 영역의 크기가 커짐에 따라서 화합물 반도체 (2108)의 표면 상태가 악화하고 있는 것을 알 수 있다.
도 50 내지 도 54에 실시예 11의 각각의 경우에 대해서 화합물 반도체 (2108)의 표면을 전자현미경으로 관찰한 결과를 나타낸다. 도 50, 도 51, 도 52, 도 53, 도 54는 각각 피복 영역의 한 변의 길이가 4250 ㎛, 2000 ㎛, 1000 ㎛, 500 ㎛, 200 ㎛인 경우의 결과를 나타낸다. 도 50 내지 도 54로부터, 피복 영역의 크기가 커짐에 따라서 화합물 반도체 (2108)의 표면 상태가 악화하고 있는 것을 알 수 있다. 또한, 실시예 10의 결과와 비교하면, 화합물 반도체 (2108)의 표면 상태가 개선되어 있는 것을 알 수 있다.
표 1에 실시예 10 및 실시예 11의 각각의 경우에 있어서의, 화합물 반도체 (2108)의 성장 속도[Å/분]와, Ra값[㎛]을 나타낸다. 또한, 화합물 반도체 (2108)의 막두께는 바늘식 단차계에 의해 측정하였다. 또한, Ra값은 레이저 현미경 장치에 의한 관찰 결과에 기초하여 산출하였다. 표 1로부터, 화합물 반도체 (2108)의 성장 속도가 작을수록 표면 조도가 개선되는 것을 알 수 있다. 또한, 화합물 반도체 (2108)의 성장 속도가 300 nm/분 이하인 경우에는 Ra값이 0.02 ㎛ 이하인 것을 알 수 있다.
(실시예 12)
실시예 9와 동일하게 하여, Si 기판 (2102)와, 저해층 (2104)와, Ge 결정층 (2106)과, 화합물 반도체 (2108)의 일례로서의 GaAs 결정을 구비한 반도체 기판을 제작하였다. 본 실시예에서는 Si 기판 (2102)의 표면의 (100)면에 저해층 (2104)를 형성하였다. 도 55 내지 도 57에 상기 반도체 기판에 형성된 GaAs 결정 표면의 전자현미경 사진을 도시한다.
도 55는 개구 (105)의 저면 형상의 한 변의 방향과, Si 기판 (2102)의 <010> 방향이 실질적으로 평행하게 되도록 배치된 개구 (105)의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실시예에 있어서, 피복 영역의 평면 형상은 한 변의 길이가 300 ㎛인 정방형이었다. 개구 (105)의 저면 형상은 한 변이 10 ㎛인 정방형이었다. 도 55에 있어서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 55에 도시하는 바와 같이, 형상이 가지런해진 결정이 얻어졌다.
도 55로부터, GaAs 결정의 4개의 측면에는 각각 (10-1)면, (1-10)면, (101)면 및 (110)면이 나타나 있는 것을 알 수 있다. 또한, 도면 중 GaAs 결정의 좌측위의 모서리에는 (11-1)면이 나타나 있고, 도면 중 GaAs 결정의 우측 아래의 모서리에는 (1-11)면이 나타나 있는 것을 알 수 있다. (11-1)면 및 (1-11)면은 (-1-1-1)면과 등가의 면으로서, 안정적인 면이다.
한편, 도면 중 GaAs 결정의 좌측 아래의 모서리 및 우측 위의 모서리에는 이러한 면이 나타나 있지 않은 것을 알 수 있다. 예를 들면 도면 중 좌측 아래의 모서리에는 (111)면이 나타날 수 있음에도 불구하고, (111)면이 나타나 있지 않다. 이것은 도면 중 좌측 아래의 모서리는 (111)면보다 안정적인 (110)면 및 (101)면에 끼워져 있기 때문이라고 생각된다.
도 56은 개구 (105)의 저면 형상의 한 변의 방향과, Si 기판 (2102)의 <010> 방향이 실질적으로 평행하게 되도록 배치된 개구 (105)의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 도 56은 상측 경사 45°로부터 관찰한 경우의 결과를 나타낸다. 본 실시예에 있어서, 피복 영역의 평면 형상은 한 변의 길이가 50 ㎛인 정방형이었다. 개구 (105)의 저면 형상은 한 변의 길이가 10 ㎛인 정방형이었다. 도 56에 있어서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 56에 도시하는 바와 같이, 형상이 가지런해진 결정이 얻어졌다.
도 57은 개구 (105)의 저면 형상의 한 변의 방향과, Si 기판 (2102)의 <011> 방향이 실질적으로 평행하게 되도록 배치된 개구 (105)의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실시예에 있어서, 피복 영역의 평면 형상은 한 변의 길이가 400 ㎛인 정방형이었다. 개구 (105)의 저면 형상은 한 변의 길이가 10 ㎛인 정방형이었다. 도 57에 있어서, 도면 중의 화살표는 <011> 방향을 나타낸다. 도 57에 도시하는 바와 같이, 도 55 및 도 56과 비교하여 형상이 흐트러진 결정이 얻어졌다. GaAs 결정의 측면에 비교적 불안정한 (111)면이 나타난 결과, 결정의 형상에 흐트러짐이 생겼다고 생각된다.
(실시예 13)
실시예 9와 동일하게 하여, Si 기판 (2102)와, 저해층 (2104)와, Ge 결정층 (2106)과, 화합물 반도체 (2108)의 일례로서의 GaAs층을 구비한 반도체 기판을 제작하였다. 본 실시예에서는 Ge 결정층 (2106)과, 화합물 반도체 (2108) 사이에 중간층을 형성하였다. 본 실시예에 있어서, 피복 영역의 평면 형상은 한 변의 길이가 200 ㎛인 정방형이었다. 개구 (105)의 저면 형상은 한 변이 10 ㎛인 정방형이었다. CVD법에 의해 개구 (105)의 내부에 막두께가 850 nm인 Ge 결정층 (2106)을 형성한 후, 800℃에서 어닐링을 실시하였다.
Ge 결정층 (2106)을 어닐링한 후, Ge 결정층 (2106)이 형성된 Si 기판 (2102)의 온도가 550℃가 되도록 설정하여, MOCVD법에 의해 중간층을 형성하였다. 중간층은 트리메틸갈륨 및 아루신을 원료 가스로 하여 성장시켰다. 중간층의 막두께는 30 nm였다. 그 후, 중간층이 형성된 Si 기판 (2102)의 온도를 640℃까지 승온한 후, MOCVD법에 의해 화합물 반도체 (2108)의 일례로서의 GaAs층을 형성하였다. GaAs층의 막두께는 500 nm였다. 그것 이외의 조건에 대해서는 실시예 9와 동일한 조건으로 반도체 기판을 제작하였다.
도 58에 제조한 반도체 기판의 단면을 투과형 전자현미경으로 관찰한 결과를 나타낸다. 도 58에 도시하는 바와 같이, Ge 결정층 (2106) 및 GaAs층에는 전위는 관찰되지 않았다. 이에 따라, 상기한 구성을 채용함으로써 Si 기판 상에 양질의 Ge층, 및 해당 Ge층에 격자 정합 또는 의사 격자 정합하는 화합물 반도체층을 형성할 수 있는 것을 알 수 있다.
(실시예 14)
실시예 13과 동일하게 하여, Si 기판 (2102)와, 저해층 (2104)와, Ge 결정층 (2106)과, 중간층과, 화합물 반도체 (2108)의 일례로서의 GaAs층을 구비한 반도체 기판을 제작한 후, 얻어진 반도체 기판을 이용하여 HBT 소자 구조를 제작하였다. HBT 소자 구조는 이하의 절차로 제작하였다. 우선, 실시예 13의 경우와 동일하게 하여 반도체 기판을 제작하였다. 또한, 본 실시예에서는 피복 영역의 평면 형상은 한 변의 길이가 50 ㎛인 정방형이었다. 개구 (105)의 저면 형상은 한 변이 20 ㎛인 정방형이었다. 그것 이외의 조건에 대해서는 실시예 13의 경우와 동일한 조건으로 반도체 기판을 하였다.
다음으로, MOCVD법에 의해 상기 반도체 기판의 GaAs층의 표면에 반도체층을 적층하였다. 이에 따라, Si 기판 (2102)와, 막두께가 850 nm인 Ge 결정층 (2106)과, 막두께가 30 nm인 중간층과, 막두께가 500 nm인 도핑되지 않은 GaAs층과, 막두께가 300 nm인 n형 GaAs층과, 막두께가 20 nm인 n형 InGaP층과, 막두께가 3 nm인 n형 GaAs층과, 막두께가 300 nm인 GaAs층과, 막두께가 50 nm인 p형 GaAs층과, 막두께가 20 nm인 n형 InGaP층과, 막두께가 120 nm인 n형 GaAs층과, 막두께가 60 nm인 n형 InGaAs층이 이 순으로 배치된 HBT 소자 구조가 얻어졌다. 얻어진 HBT 소자 구조에 전극을 배치하여 전자 소자 또는 전자 디바이스의 일례인 HBT 소자를 제조하였다. 상기 반도체층에 있어서, n형 불순물로서 Si를 이용하였다. 상기 반도체층에 있어서, p형 불순물로서 C를 이용하였다.
도 59는 얻어진 HBT 소자의 레이저 현미경상을 도시한다. 도면 중, 얇은 회색의 부분은 전극을 나타낸다. 도 59로부터, 정방형의 피복 영역의 중앙 부근에 배치된 개구 (105)의 영역에 3개의 전극이 배열되어 있는 것을 알 수 있다. 상기 3개의 전극은 각각 도면 중 좌측으로부터 HBT 소자의 베이스 전극, 이미터 전극 및 콜렉터 전극을 나타낸다. 상기 HBT 소자의 전기 특성을 측정한 바, 트랜지스터 동작을 확인할 수 있었다. 또한, 상기 HBT 소자에 대해서 투과형 전자현미경에 의해 단면을 관찰한 바, 전위는 관찰되지 않았다.
(실시예 15)
실시예 14와 동일하게 하여, 실시예 14와 동일한 구조를 갖는 HBT 소자를 3개 제작하였다. 제작한 3개의 HBT 소자를 병렬 접속하였다. 본 실시예에서는 피복 영역의 평면 형상은 긴 변이 100 ㎛, 짧은 변이 50 ㎛인 직사각형이었다. 또한, 상기 피복 영역의 내부에 3개의 개구 (105)를 설치하였다. 개구 (105)의 저면 형상은 전부 한 변이 15 ㎛인 정방형이었다. 그것 이외의 조건에 대해서는 실시예 14의 경우와 동일한 조건으로 HBT 소자를 제작하였다.
도 60은 얻어진 HBT 소자의 레이저 현미경상을 도시한다. 도면 중, 얇은 회색의 부분은 전극을 나타낸다. 도 60으로부터, 3개의 HBT 소자가 병렬로 접속되어 있는 것을 알 수 있다. 상기 전자 소자의 전기 특성을 측정한 바, 트랜지스터 동작을 확인할 수 있었다.
(실시예 16)
개구 (105)의 바닥 면적을 바꿔 HBT 소자를 제작하고, 개구 (105)의 바닥 면적과, 얻어진 HBT 소자의 전기 특성과의 관계를 조사하였다. 실시예 14와 동일하게 하여 HBT 소자를 제작하였다. HBT 소자의 전기 특성으로서, 베이스시트 저항값 Rb[Ω/□] 및 전류 증폭률 β를 측정하였다. 전류 증폭률 β는 콜렉터 전류의 값을 베이스 전류의 값으로 나누어 구하였다. 본 실시예에서는 개구 (105)의 저면 형상이, 한 변이 20 ㎛인 정방형, 짧은 변이 20 ㎛이고 긴 변이 40 ㎛인 직사각형, 한 변이 30 ㎛인 정방형, 짧은 변이 30 ㎛이고 긴 변이 40 ㎛인 직사각형, 또는 짧은 변이 20 ㎛이고 긴 변이 80 ㎛의 직사각형인 경우의 각각에 대하여 HBT 소자를 제작하였다.
개구 (105)의 저면 형상이 정방형인 경우에는 개구 (105)의 저면 형상의 직교하는 2개의 변의 한쪽이 Si 기판 (2102)의 <010> 방향과 평행하게 되고, 다른쪽이 Si 기판 (2102)의 <001> 방향과 평행하게 되도록 개구 (105)를 형성하였다. 개구 (105)의 저면 형상이 직사각형인 경우에는 개구 (105)의 저면 형상의 긴 변이 Si 기판 (2102)의 <010> 방향과 평행하게 되고, 짧은 변이 Si 기판 (2102)의 <001> 방향과 평행하게 되도록 개구 (105)를 형성하였다. 피복 영역의 평면 형상은 주로 한 변이 300 ㎛의 정방형인 경우에 대해서 실험하였다.
도 61은 상기 HBT 소자의 베이스시트 저항값 Rb에 대한 전류 증폭률 β의 비와, 개구 (105)의 바닥 면적[㎛2]과의 관계를 도시한다. 도 61에 있어서, 종축은 전류 증폭률 β를 베이스시트 저항값 Rb로 나눈 값을 나타내고, 횡축은 개구 (105)의 바닥 면적을 나타낸다. 또한, 도 61에는 전류 증폭률 β의 값을 나타내고 있지 않지만, 전류 증폭률은 70 내지 100 정도의 높은 값이 얻어졌다. 한편, Si 기판 (2102)의 전체면에 동일한 HBT 소자 구조를 형성하여 HBT 소자를 형성한 경우의 전류 증폭률 β는 10 이하였다.
이것으로부터, Si 기판 (2102)의 표면에 국소적으로 상기 HBT 소자 구조를 형성함으로써 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다. 특히, 개구 (105)의 저면 형상의 한 변의 길이가 80 ㎛ 이하, 또는 개구 (105)의 바닥 면적이 1600 ㎛2 이하인 경우에는 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다. 이 경우, 개구 (105)의 내부에 설치되는 시드 결정의 저면에 대해서도, 최대폭이 80 ㎛ 이하, 또는 면적이 1600 ㎛2 이하가 된다. 여기서, 시드 결정의 저면의 최대폭은 시드 결정의 저면의 임의의 2점을 연결하는 각각의 직선의 길이 중, 최대의 길이를 가리킨다.
도 61로부터, 개구 (105)의 바닥 면적이 900 ㎛2 이하인 경우에는 개구 (105)의 바닥 면적이 1600 ㎛2인 경우와 비교하여, 베이스시트 저항값 Rb에 대한 전류 증폭률 β의 비의 변동이 작은 것을 알 수 있다. 이것으로부터, 개구 (105)의 저면 형상의 한 변의 길이가 40 ㎛ 이하, 또는 개구 (105)의 바닥 면적이 900 ㎛2 이하인 경우에는 상기 디바이스를 수율 좋게 제조할 수 있는 것을 알 수 있다. 이 경우, 개구 (105)의 내부에 설치되는 시드 결정의 저면에 대해서도, 최대폭이 40 ㎛ 이하, 또는 면적이 900 ㎛2 이하가 된다.
상기한 바와 같이, Si의 기판의 주면에 결정 성장을 저해하는 저해층을 형성하는 단계와, 저해층을 패터닝하여 기판의 주면에 대하여 대략 수직인 방향으로 관통하여 기판을 노출시켜 이루어지는 개구를 저해층에 형성하는 단계와, 개구의 내부의 기판에 접하여 Ge층을 결정 성장시키는 단계와, Ge층 상에 기능층을 결정 성장시키는 단계를 포함하는 반도체 기판의 제조 방법에 의해 반도체 기판을 제작할 수 있었다. Si의 기판 상에 개구를 갖고 결정 성장을 저해하는 저해층을 형성하는 단계와, 개구 내에 Ge층을 형성하는 단계와, Ge층을 형성한 후에 기능층을 형성하는 단계를 포함하는 반도체 기판의 제조 방법에 의해 반도체 기판을 제작할 수 있었다.
상기한 바와 같이, Si의 기판의 주면에 결정 성장을 저해하는 저해층을 형성하고, 기판의 주면에 대하여 대략 수직인 방향으로 관통하여 기판을 노출시켜 이루어지는 개구를 저해층에 형성하고, 개구의 내부의 기판에 접하여 Ge층을 결정 성장시키고, Ge층 상에 기능층을 결정 성장시켜 얻어지는 반도체 기판을 제작할 수 있었다. Si의 기판과, 기판 상에 설치되고 개구를 갖고 결정 성장을 저해하는 저해층과, 개구 내에 형성된 Ge층과, Ge층이 형성된 후에 형성된 기능층을 포함하는 반도체 기판을 제작할 수 있었다.
상기한 바와 같이, Si의 기판의 주면에 결정 성장을 저해하는 저해층을 형성하고, 기판의 주면에 대하여 대략 수직인 방향으로 관통하여 기판을 노출시켜 이루어지는 개구를 저해층에 형성하고, 개구의 내부의 기판에 접하여 Ge층을 결정 성장시키고, Ge층 상에 기능층을 결정 성장시키고, 기능층에 전자 소자를 형성하여 얻어지는 전자 디바이스를 제조할 수 있었다. Si의 기판과, 기판 상에 설치되고 개구를 갖고 결정 성장을 저해하는 저해층과, 개구 내에 형성된 Ge층과, Ge층이 형성된 후에 형성된 기능층과, 기능층에 형성된 전자 소자를 포함하는 전자 디바이스를 제작할 수 있었다.
(실시예 17)
도 62는 제작한 반도체 기판에 있어서의 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다. 도 63은 도 62의 사진을 보기 쉽게 할 목적으로 도시한 모사도이다. 해당 반도체 기판은 이하의 방법에 의해 제작되었다. (100)면을 주면으로 하는 Si 기판 (2202)를 준비하고, Si 기판 (2202) 상에 절연막으로서 SiO2막 (2204)를 형성하였다. SiO2막 (2204)에 Si 기판 (2202)의 주면에 달하는 개구 (105)를 형성하고, 해당 개구 (105)의 내부에 노출되어 있는 Si 기판 (2202)의 주면에 모노게르마늄을 원료로서 이용한 CVD법에 의해 Ge 결정 (2206)을 형성하였다. Si 기판 (2202), SiO2막 (2204) 및 Ge 결정 (2206)은 각각 Si 결정층 (166), 저해층 (104), Ge 결정층 (106)과 동등하다.
또한, 트리메틸갈륨과 아루신을 원료로서 이용한 MOCVD법에 의해 Ge 결정 (2206) 상에 시드 화합물 반도체가 될 GaAs 결정 (2208)을 성장시켰다. GaAs 결정 (2208)은 시드 화합물 반도체 결정 (108)과 동등하다. GaAs 결정 (2208)의 성장에서는 우선 550℃에서 저온 성장을 행하고, 그 후 640℃의 온도에서 성장시켰다. 640℃의 온도에서의 성장 시에서의 아루신 분압은 0.05 kPa였다. Ge 결정 (2206) 상에 GaAs 결정 (2208)이 성장하고 있는 것을 확인할 수 있다. GaAs 결정 (2208)의 시드면으로서 (110)면이 나타나 있는 것을 확인할 수 있다.
계속하여, 측면 성장 화합물 반도체층인 GaAs 결정 (2208)을 더 성장시켰다. 측면 성장 시의 성장 온도는 640℃이고, 아루신 분압은 0.43 kPa였다.
도 64는 얻어진 결정의 단면에 있어서의 주사형 전자현미경 사진을 도시한다. 도 65는 도 64의 사진을 보기 쉽게 할 목적으로 도시한 모사도이다. GaAs 결정 (2208)이 SiO2막 (2204) 상에 측면 성장면을 갖고, GaAs 결정 (2208)이 SiO2막 (2204) 상에도 측면 성장하고 있는 것을 확인할 수 있다. 측면 성장한 부분은 무결함 영역으로 되어있기 때문에, 해당 측면 성장한 부분에 전자 디바이스를 형성함으로써 성능이 우수한 전자 디바이스를 형성할 수 있다.
(실시예 18)
실시예 17과 동일하게, Si 기판 (2202) 상에 Ge 결정 (2206)을 선택 성장시켜 반도체 기판을 형성하였다. 해당 반도체 기판에 800℃와 680℃의 온도를 10회 반복하는 사이클 어닐링을 실시하였다. 얻어진 반도체 기판(이하 시료 A라고 부름)의 Ge 결정 (2206)과 Si 기판 (2202)의 계면에서의 Si 및 Ge의 원소 농도를 에너지 분산형 형광 X선 분석 장치(이하 EDX라고 기재하는 경우가 있음)에 의해 평가하였다. 또한 마찬가지로, Si 기판 (2202) 상에 Ge 결정을 선택 성장한 반도체 기판에 대해서 사이클 어닐링을 실시하지 않은 반도체 기판(이하 시료 B라고 부름)을 형성하고, 마찬가지로 EDX에 의해 평가하였다.
도 66은 시료 A에 대한 Si 원소의 프로파일을 도시한다. 도 67은 시료 A에 대한 Ge 원소의 프로파일을 도시한다. 도 68은 시료 B에 대한 Si 원소의 프로파일을 도시한다. 도 69는 시료 B에 대한 Ge 원소의 프로파일을 도시한다. 도 70은 도 66 내지 도 69를 보기 쉽게 할 목적으로 도시한 모식도이다. 시료 B에서는 Si 기판 (2202)와 Ge 결정과의 사이의 계면이 급경사인 데 비하여, 시료 A에서는 계면이 희미해진 상태이고, Ge가 Si 기판 (2202)의 안으로 확산하여 있는 모습을 확인할 수 있다. Si 기판 (2202), SiO2막 (2204) 및 Ge 결정 (2206)은 각각 Si 기판 (2102), 저해층 (2104) 및 Ge 결정층 (2106)과 동등하다.
시료 A 및 시료 B에 대해서 Si 기판 (2202)와 Ge 결정 (2206)과의 계면에 있어서의 측정 영역에 한정하여 Si 및 Ge의 원소 강도 적분값을 측정하였다. 도 71은 시료 A에 대한 측정 영역을 나타내는 SEM 사진이다. 상기 원소 강도 적분값의 측정 영역은 도 71(SEM 사진)에 있어서, Si 기판 (2202) 상에 Ge 결정 (2206)이 존재하는 위치에서, 그 Si 기판 (2202)와 Ge 결정 (2206)과의 계면(상기 SEM 사진에서 관찰되는 계면)으로부터 Si 기판 (2202)측으로 10 내지 15 nm 들어간 위치로 하였다.
도 72는 도 71에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다. 도 73은 시료 B에 대한 측정 영역을 나타내는 SEM 사진이다. 도 74는 도 73에 도시하는 측정 영역에 대한 Si 및 Ge의 원소 강도 적분값을 도시한다. 시료 B에서는 Ge의 신호가 거의 검출되지 않고, Si의 신호가 지배적인 데 비하여, 시료 A에서는 Ge의 신호가 비교적 크게 검출되었다. 이것으로부터, 시료 A에서는 Ge가 Si 기판 (2202) 중에 확산하여 있는 것을 알 수 있다.
Si 기판 (2202)와 SiO2막 (2204)가 접하고 있는 영역에서, Si의 원소의 깊이 방향 프로파일을 플롯했을 때, Si 기판 (2202)에 있어서의 Si의 강도와 SiO2막 (2204)에 있어서의 Si의 강도와의 합계가 50％가 되는 위치를 Si 기판 (2202)와 Ge 결정의 계면이라고 정하고, 그 계면으로부터 Si 기판 (2202)측으로 5 nm부터 10 nm까지의 범위의 Ge 및 Si의 각각의 원소 강도비를 측정하였다. 각 원소 강도비로부터 각각의 원소에 대한 깊이 방향의 적분값을 산출하고, 각각의 적분값의 비(Ge/Si)를 산출하였다.
그 결과, 시료 A에서는 3.33, 시료 B에서는 1.10이 되었다. 이에 따라, Si 기판 (2202)와 Ge 결정 (2206)과의 계면으로부터, Si 기판 (2202)측으로 5 nm부터 10 nm까지의 범위에서의 Ge의 평균 농도는, 시료 A에서 77％, 시료 B에서 52％로 산출되었다. 시료 A 및 시료 B에 대해서 투과형 전자현미경에 의한 전위의 관찰을 행한 바, 시료 A에서는 Ge 결정 (2206) 표면에 도달하고 있는 전위는 존재하지 않았다. 한편, 시료 B에서는 1×109 cm-2 정도의 밀도로 결정 표면에 도달하는 전위의 존재가 확인되었다. 이상의 결과로부터, 사이클 어닐링의 실시는 Ge 결정 (2206)의 전위를 감소시키는 효과가 있는 것을 확인하였다.
(실시예 19)
실시예 18의 시료 A와 동일하게 사이클 어닐링을 실시한 Ge 결정 (2206) 상에 MOCVD법에 의해 GaAs 결정 (2208)을 성장시키고, 해당 GaAs 결정 (2208) 상에 추가로 GaAs층 및 InGaP층으로 이루어지는 다층 구조막을 적층하여 시료 C를 제조하였다. 또한, Ge 결정 (2206)에 포스트어닐링을 실시하고 있지 않은 것을 제외하고는 상기와 동일하게 GaAs 결정 (2208) 및 다층 구조막을 형성하여 시료 D를 제조하였다.
시료 C 및 시료 D에 대해서 실시예 18과 동일한 EDX 측정을 실시하여, Si 기판 (2202)와 Ge 결정과의 계면으로부터 Si 기판 (2202)측으로 5 nm부터 10 nm까지의 범위의 Ge 및 Si의 각각의 원소 강도비를 측정하였다. 또한 깊이 방향의 적분값을 산출하고, Ge 및 Si의 각각의 적분값의 비(Ge/Si)를 산출하였다. 시료 C는 2.28이고, 시료 D는 0.60이었다. 이것으로부터 Si 기판 (2202)와 Ge 결정의 계면으로부터 Si 기판 (2202)측으로 5 nm부터 10 nm까지의 범위에서의 Ge의 평균 농도는, 시료 C는 70％로 산출되고, 시료 D는 38％로 산출되었다.
시료 C 및 시료 D에 대해서 투과형 전자현미경에 의한 전위의 관찰을 행한 바, 시료 C에서는 GaAs층 및 InGaP층으로 이루어지는 다층 구조막에까지 도달하는 전위는 존재하지 않았던 것에 비하여, 시료 D에서는 GaAs층 및 InGaP층으로 이루어지는 다층 구조막까지 도달하는 전위가 관측되었다. 이상으로부터, Si 기판 (2202)와 Ge 결정과의 계면으로부터 Si 기판 (2202)측으로 5 nm부터 10 nm까지의 범위에서의 Ge의 평균 농도가 60％ 이상인 경우에 보다 고품질의 화합물 반도체층을 Ge 결정 상에 형성할 수 있는 것을 알 수 있다. 더욱 바람직한 Ge의 평균 농도는 70％ 이상이다.
(실시예 20)
실시예 20에서는 저해층의 폭을 바꿈으로써 디바이스용 박막의 성장 속도가 변화하는 것을 본 발명자들의 실험 데이터에 기초하여 설명한다. 여기서, 디바이스용 박막이란 디바이스용 박막이 가공되어 반도체 디바이스의 일부가 되는 박막을 말한다. 예를 들면 실리콘 결정 상에 복수의 화합물 반도체 박막을 순차 적층하고, 적층된 화합물 반도체 박막을 가공하여 반도체 디바이스를 형성하는 경우, 적층된 화합물 반도체 박막은 디바이스용 박막에 포함된다. 또한, 적층된 화합물 반도체 박막과 실리콘 결정과의 사이에 형성되는 완충층도 디바이스용 박막에 포함되고, 완충층 또는 화합물 반도체 박막의 결정 성장의 핵이 되는 시드층도 디바이스용 박막에 포함된다.
디바이스용 박막의 성장 속도는 평탄성, 결정성 등 디바이스용 박막의 특성에 영향을 준다. 그리고 디바이스용 박막의 특성은 해당 디바이스용 박막에 형성되는 반도체 디바이스의 성능에 강하게 영향을 준다. 따라서, 반도체 디바이스의 요구 사양으로부터 유도되는 디바이스용 박막의 요구 특성을 만족하도록 디바이스용 박막의 성장 속도를 적절하게 제어할 필요가 있다. 이하에 설명하는 실험 데이터는 저해층의 폭 등에 따라서 디바이스용 박막의 성장 속도가 변화하는 것을 나타낸다. 해당 실험 데이터를 이용함으로써, 디바이스용 박막의 성장 속도가 디바이스용 박막의 요구 사양으로부터 유도되는 적정한 성장 속도가 되도록 저해층의 형상을 설계하는 것이 가능해진다.
도 75는 실시예 20에서 제조한 반도체 디바이스용 기판 (3000)의 평면 패턴을 도시한다. 반도체 디바이스용 기판 (3000)은 베이스 기판 상에 저해층 (3002), 디바이스용 박막 (3004) 및 희생 성장부 (3006)을 갖는다. 저해층 (3002)가 디바이스용 박막 (3004)를 둘러싸고, 희생 성장부 (3006)이 저해층 (3002)를 둘러싸도록 저해층 (3002), 디바이스용 박막 (3004) 및 희생 성장부 (3006)을 형성하였다.
저해층 (3002)는 거의 정방형의 외형을 가지도록 형성하고, 정방형의 중심 부분에 거의 정방형의 개구부를 형성하였다. 개구부의 한 변 a는 30 ㎛ 또는 50 ㎛로 하였다. 저해층 (3002)의 외주변부터 내주변까지의 거리인 저해층 (3002)의 폭 b는 5 ㎛ 내지 20 ㎛의 범위에서 변화시켰다. 저해층 (3002)로서 이산화규소(SiO2)를 이용하였다. 이산화규소는 선택 MOCVD가 되는 에피택셜 성장 조건에서는 그 표면에 결정이 에피택셜 성장하지 않는다. 저해층 (3002)는 베이스 기판 상에 드라이 열산화법을 이용하여 이산화규소막을 형성하고, 해당 이산화규소막을 포토리소그래피법에 의해 패터닝함으로써 형성하였다.
저해층 (3002) 이외의 베이스 기판 상에 MOCVD법에 의해 화합물 반도체 결정을 선택 에피택셜 성장시켰다. 저해층 (3002)로 둘러싸인 개구부에 에피택셜 성장시킨 화합물 반도체 결정이 디바이스용 박막 (3004)이고, 저해층 (3002)의 외측의 저해층 (3002)를 둘러싸는 화합물 반도체 결정이 희생 성장부 (3006)이다. 화합물 반도체 결정으로서, GaAs 결정, InGaP 결정 또는 P형 도핑한 GaAs 결정(p-GaAs 결정)을 성장시켰다. Ga 원료로서 트리메틸갈륨(Ga(CH3)3)을 이용하고, As 원료로서 아루신(AsH3)을 이용하였다. In 원료로서 트리메틸인듐(In(CH3)3)을 이용하고, P 원료로서 포스핀(PH3)을 이용하였다. P형 불순물인 탄소(C)의 도핑은 도펀트로서 브롬화트리클로로메탄(CBrCl3)의 첨가량을 조정함으로써 제어하였다. 에피택셜 성장 시의 반응 온도는 610℃로 하였다.
도 76은 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 GaAs를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다. 도 77은 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 GaAs를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다. 도 78은 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 InGaP를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다.
도 79는 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 InGaP를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다. 도 80은 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 p-GaAs를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 저해층 (3002)의 폭과의 관계를 도시한 그래프이다. 도 81은 디바이스용 박막 (3004) 및 희생 성장부 (3006)으로서 p-GaAs를 에피택셜 성장시킨 경우에 있어서의, 디바이스용 박막 (3004)의 성장 속도와 면적비의 관계를 도시한 그래프이다.
도 76 내지 도 81의 각 도면에 있어서, 종축은 화합물 반도체 결정의 성장 속도비를 나타낸다. 성장 속도비는 저해층 (3002)가 없는 베타 평면에서의 성장 속도를 1로 한 경우의, 해당 베타 평면에서의 성장 속도와 비교한 성장 속도의 비이다. 면적비는 디바이스용 박막 (3004)가 형성되는 영역의 면적과 저해층 (3002)가 형성되어 있는 영역의 면적을 더한 총 면적에 대한 디바이스용 박막 (3004)가 형성되는 영역의 면적의 비이다.
각 도면에 있어서, 흑사각 또는 흑마름모형으로 나타낸 플롯은 실제의 측정점을 나타낸다. 실선은 실험선을 나타낸다. 실험선은 1변수의 2차 함수이고, 각 다항식의 계수를 최소 제곱법에 의해 구하였다. 비교를 위해 희생 성장부 (3006)이 없는 경우에 있어서의 디바이스용 박막 (3004)의 성장 속도비를 파선으로 나타낸다. L1은 저해층 (3002)의 개구부 면적이 50 ㎛□인 경우이고, L2는 저해층 (3002)의 개구부 면적이 30 ㎛□인 경우이다. 희생 성장부 (3006)이 없는 경우란 희생 성장부 (3006)에 상당하는 영역이 저해층 (3002)로 덮여져 있는 경우이다.
도 76 내지 도 81의 각 도면에 도시한 바와 같이, 저해층 (3002)의 폭이 커질수록 성장 속도는 커지고, 면적비가 작아질수록 성장 속도는 커졌다. 또한, 실험선과 측정점은 잘 일치하였다. 따라서, 실험선의 2차 함수를 이용하여 원하는 성장 속도를 실현하도록 저해층 (3002)를 설계할 수 있는 것을 알 수 있다.
또한, 이러한 실험 결과는 이하와 같은 결정의 성장 메카니즘을 생각함으로써 설명할 수 있다. 즉 성막 내의 결정 원료인 Ga나 As의 원자는 공간에서 비래하는 분자 또는 표면 영동하는 분자에 의해서 공급된다고 생각된다. 본 발명자들은 선택 에피택셜 성장하는 MOCVD의 반응 환경에서는 표면 영동하고 있는 분자에 의한 결정 원료의 공급이 지배적이라고 생각하고 있다. 이 경우, 저해층 (3002)에 비래하여 온 원료 분자(전구체)는 표면으로부터 이탈 분리하는 것 이외에는 저해층 (3002)의 표면을 영동하고, 디바이스용 박막 (3004) 또는 희생 성장부 (3006)에 공급된다. 여기서, 저해층 (3002)의 폭이 크면, 표면 영동에 의해 공급되는 원료 분자의 절대수가 커져 디바이스용 박막 (3004)의 성장 속도는 커진다. 또한, 총 면적에 대한 디바이스용 박막 (3004)의 면적비가 작으면, 저해층 (3002)로부터 디바이스용 박막 (3004)에 공급되는 원료 분자가 상대적으로 많아진다. 이 때문에 디바이스용 박막 (3004)의 성장 속도는 커진다.
상기한 바와 같은 성장 메카니즘을 기초로 하면, 희생 성장부 (3006)의 기능을 이하와 같이 파악할 수 있다. 즉, 가령 희생 성장부 (3006)이 없다고 한다면 디바이스용 박막 (3004)에 지나친 원료 분자가 공급되어, 디바이스용 박막 (3004)의 표면 흐트러짐이나 결정성의 저하를 초래한다. 즉 희생 성장부 (3006)이 존재함으로써 저해층 (3002)에 비래하여 온 원료 분자를 적절하게 희생 성장부 (3006)에 받아들여, 디바이스용 박막 (3004)에의 원료 분자의 공급이 적정량으로 제어된다. 희생 성장부 (3006)은 원료 분자를 희생 성장시켜 소비함으로써, 디바이스용 박막 (3004)에의 지나친 원료 분자의 공급을 억제하는 기능이 있다고 할 수 있다.
도 82 및 도 83은 베이스 기판의 오프각을 2°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다. 도 82는 에피택셜 성장 후의 상태를 관찰한 것이고, 도 83은 어닐링 후의 상태를 관찰한 것이다. 도 84 및 도 85는 베이스 기판의 오프각을 6°로 한 경우의 반도체 디바이스용 기판 (3000)의 표면을 관찰한 전자현미경 사진이다. 도 84는 에피택셜 성장 후의 상태를 관찰한 것이고, 도 85는 어닐링 후의 상태를 관찰한 것이다. 여기서 오프각이란 베이스 기판인 실리콘의 표면이 결정학적 면방위인 (100)면으로부터 기울어진 각도를 말한다.
도 82 및 도 84에 도시한 바와 같이, 오프각이 2°인 경우의 결정 표면은 오프각이 6°인 경우의 결정 표면에 비하여 표면의 흐트러짐이 작았다. 따라서 오프각 6°보다 오프각 2°가 바람직하다. 도 83 및 도 85에 도시된 바와 같이 어닐링 후의 결정 표면은 어느 오프각에 있어서도 양호하였다. 따라서 오프각이 2° 내지 6°의 범위이면 양호한 결정을 성장시킬 수 있는 것을 알 수 있었다.
(실시예 21)
도 86은 본 발명자들이 제조한 이질 접합 양극성 트랜지스터(HBT) (3100)의 평면도를 도시한다. HBT (3100)은 20개의 HBT 소자 (3150)을 병렬로 접속한 구조를 갖는다. 또한, 도 86에 있어서 베이스 기판의 일부를 나타내고, 1개의 HBT (3100)의 부분만을 나타낸다. 동일한 베이스 기판에 테스트 패턴 그 밖의 반도체 소자도 형성했지만, 여기서는 설명을 생략한다.
20개의 HBT 소자 (3150)의 각각의 콜렉터는 콜렉터 배선 (3124)로 병렬로 접속하고, 각각의 이미터는 이미터 배선 (3126)으로 병렬로 접속하고, 각각의 베이스는 베이스 배선 (3128)로 병렬로 접속하였다. 또한, 20개의 베이스는 4개의 그룹으로 나누고, 각 그룹의 5개의 베이스를 각각 병렬로 접속하였다. 콜렉터 배선 (3124)는 콜렉터 패드 (3130)에 접속하고, 이미터 배선 (3126)은 이미터 패드 (3132)에 접속하고, 베이스 배선 (3128)은 베이스 패드 (3134)에 접속하였다. 콜렉터 배선 (3124), 콜렉터 패드 (3130), 이미터 배선 (3126) 및 이미터 패드 (3132)는 동일한 제1 배선층에 형성하고, 베이스 배선 (3128) 및 베이스 패드 (3134)는 제1 배선층보다 상층인 제2 배선층에 형성하였다.
도 87은 도 86에 있어서 파선으로 둘러싼 부분을 나타내는 현미경 사진이다. 도 88은 도 87에 있어서 파선으로 둘러싼 3개의 HBT 소자 (3150)의 부분을 확대하여 도시하는 평면도이다. 콜렉터 배선 (3124)는 콜렉터 전극 (3116)에 접속되고, 이미터 배선 (3126)은 이미터 인출 배선 (3122)를 통해 이미터 전극 (3112)에 접속되고, 베이스 배선 (3128)은 베이스 인출 배선 (3120)을 통해 베이스 전극 (3114)에 접속되었다. 콜렉터 배선 (3124), 이미터 인출 배선 (3122) 및 베이스 인출 배선 (3120)의 하층에는 필드 절연막 (3118)을 형성하고 있고, HBT 소자 (3150) 및 희생 성장부와 콜렉터 배선 (3124), 이미터 인출 배선 (3122) 및 베이스 인출 배선 (3120)과의 사이를 필드 절연막 (3118)로 절연하였다. 필드 절연막 (3118)의 하층에는 저해층 (3102)를 형성하였다. 저해층 (3102)로 둘러싼 영역에 HBT 소자 (3150)을 형성하였다. 도 89는 HBT 소자 (3150)의 영역을 관찰한 레이저 현미경 사진이다.
도 90 내지 도 94는 HBT (3100)의 제조 공정의 순으로 도시한 평면도이다. 베이스 기판으로서 실리콘 웨이퍼를 준비하고, 해당 베이스 기판 상에 이산화규소막을 드라이 열산화법에 의해 형성하였다. 그 후, 도 90에 도시된 바와 같이, 포토리소그래피법을 이용하여 이산화규소막을 패터닝하여 저해층 (3102)를 형성하였다.
도 91에 도시된 바와 같이, 선택 에피택셜법을 이용하여 저해층 (3102)로 둘러싼 영역에 디바이스용 박막 (3108)을 형성하고, 저해층 (3102)를 둘러싸는 주위의 영역에 희생 성장부 (3110)을 형성하였다. 디바이스용 박막 (3108)은 베이스 기판인 실리콘 웨이퍼 상에 Ge 시드층, 완충층, 서브콜렉터층, 콜렉터층, 베이스층, 이미터층, 서브이미터층을 순차 적층하여 형성하였다. 디바이스용 박막 (3108)의 적층 중, 이미터층 성장 후, 서브이미터층 성장 전에, 일단 아루신 유량을 제로로 하고, 수소 가스 분위기 하에서, 670℃, 3분간의 조건으로 어닐링을 행하였다.
도 92에 도시된 바와 같이, 디바이스용 박막 (3108)에 이미터 전극 (3112)를 형성하고, 이미터 전극 (3112)를 마스크로 하여 디바이스용 박막 (3108)에 이미터 메사를 형성하였다. 이미터 메사를 형성하는 단계에서는 베이스층이 노출되는 깊이까지 디바이스용 박막 (3108)을 에칭하였다. 다음으로 콜렉터 전극 (3116)이 형성되는 영역에 콜렉터 메사를 형성하였다. 콜렉터 메사를 형성하는 단계에서는 서브콜렉터층이 노출되는 깊이까지 디바이스용 박막 (3108)을 에칭하였다. 또한 디바이스용 박막 (3108)의 주변부를 에칭하여 아이솔레이션 메사를 형성하였다.
도 93에 도시된 바와 같이, 전체면에 이산화규소막을 성막하여 필드 절연막 (3118)을 형성하고, 필드 절연막 (3118)에 베이스층에 접속하는 접속 구멍을 개구하여 베이스 전극 (3114)를 형성하였다. 또한 필드 절연막 (3118)에 서브콜렉터층에 접속하는 접속 구멍을 개구하여 콜렉터 전극 (3116)을 형성하였다. 또한, 이미터 전극 (3112), 베이스 전극 (3114) 및 콜렉터 전극 (3116)은 니켈(Ni) 및 금(Au)의 적층막으로 하였다. 이미터 전극 (3112), 베이스 전극 (3114) 및 콜렉터 전극 (3116)은 리프트오프법에 의해 형성하였다. 이와 같이 하여 HBT 소자 (3150)을 형성하였다.
도 94에 도시된 바와 같이, 이미터 전극 (3112)에 접속하는 이미터 인출 배선 (3122), 이미터 인출 배선 (3122)에 접속하는 이미터 배선 (3126), 베이스 전극 (3114)에 접속하는 베이스 인출 배선 (3120), 콜렉터 전극 (3116)에 접속하는 콜렉터 배선 (3124)를 형성하였다. 이미터 인출 배선 (3122), 이미터 배선 (3126), 베이스 인출 배선 (3120) 및 콜렉터 배선 (3124)는 알루미늄으로 하였다. 또한 이미터 인출 배선 (3122), 이미터 배선 (3126), 베이스 인출 배선 (3120) 및 콜렉터 배선 (3124)를 덮는 폴리이미드막을 층간 절연층으로서 전체면에 형성하였다. 층간 절연층 상에 접속 구멍을 통해 베이스 인출 배선 (3120)에 접속하는 베이스 배선 (3128)을 형성하여, 도 88에 도시하는 HBT (3100)을 형성하였다.
도 95 내지 도 99는 제조한 HBT (3100)의 각종 특성을 측정한 데이터를 도시하는 그래프이다. 도 95는 베이스-이미터 사이의 전압을 변화시켰을 때의 콜렉터 전류 및 베이스 전류를 나타낸다. 사각의 플롯이 콜렉터 전류이고, 삼각의 플롯이 베이스 전류이다. 도 96은 베이스-이미터 사이의 전압을 변화시켰을 때의 전류 증폭률을 나타낸다. 베이스-이미터 사이 전압이 약 1.15 V 부근에서 전류 증폭률이 증가하고, 베이스-이미터 사이 전압이 1.47 V에 달했을 때 최대 전류 증폭률이 106에 달하였다. 도 97은 콜렉터 전압에 대한 콜렉터 전류를 나타낸다. 동 도면은 베이스 전압을 변화시켰을 때의 데이터를 4계열 나타내고 있다. 동 도면에 의해서, 넓은 콜렉터 전압의 범위에서 콜렉터 전류가 안정적으로 흐르는 것이 나타내어졌다. 도 98은 전류 증폭률이 1이 되는 차단 주파수를 구하기 위한 실험 데이터를 나타낸다. 베이스-이미터 사이 전압이 1.5 V인 경우에 있어서 차단 주파수 15 GHz의 값이 얻어졌다. 도 99는 전류 증폭률이 1이 되는 최대 발진 주파수를 구하기 위한 실험 데이터를 나타낸다. 베이스-이미터 사이 전압이 1.45 V인 경우에 있어서 최대 발진 주파수 9 GHz의 값이 얻어졌다.
도 100은 디바이스용 박막 (3108)을 형성한 단계에서의, 2차 이온 질량 분석법에 의한 깊이 프로파일을 측정한 데이터이다. As의 원자 농도, C의 원자 농도, InGaAs 중의 Si의 원자 농도, 및 GaAs 중의 Si의 원자 농도값이 각각의 깊이에 대응하여 나타내어져 있다. 범위 (3202)는 서브이미터층 및 이미터층인 GaAs 및 InGaP이다. 범위 (3204)는 베이스층인 p-GaAs이다. 범위 (3206)은 콜렉터층인 n-GaAs이다. 범위 (3208)은 서브콜렉터층인 n+GaAs 및 에치스톱층인 InGaP이다. 범위 (3210)은 완충층인 GaAs 및 AlGaAs이다. 범위 (3212)는 시드층인 Ge이다.
도 101은 HBT (3100)과 동시에 형성한 HBT의 단면을 나타내는 TEM 사진이다. 실리콘 (3220) 상에 Ge층 (3222), 완충층 (3224), 서브콜렉터층 (3226), 콜렉터층 (3228), 베이스층 (3230), 서브이미터층 및 이미터층 (3232)가 순차 형성되어 있다. 서브콜렉터층 (3226)에 접촉하여 콜렉터 전극 (3234)가 형성되고, 베이스층 (3230)에 접촉하여 베이스 전극 (3236)이 형성되고, 이미터층 (3232)에 접하여 이미터 전극 (3238)이 형성되어 있는 것이 나타내어졌다.
도 102는 비교를 위해 나타내는 TEM 사진으로서, 저해층이 없는 베타 기판에 디바이스용 박막을 형성한 HBT를 도시한다. (3240)으로 나타내는 영역에 많은 결정 결함이 관찰되고, 결함은 HBT의 활성 영역인 이미터-베이스-콜렉터 영역에 달하고 있다. 한편, 도 101에 도시하는 HBT에서는 결정 결함은 매우 적다. 도 101에 도시하는 HBT에서는 최대 전류 증폭률로서 123이 얻어졌지만, 도 102의 HBT에서는 최대 전류 증폭률은 30에 불과하였다.
이상의 설명에 있어서 전자 디바이스의 일례로서 MOSFET(metal-oxide-semiconductor field-effect transistor; 금속-산화물-반도체 전계효과 트랜지스터)을 예시하였다. 그러나 전자 디바이스는 MOSFET에 한정되지 않고, MOSFET 외에, HEMT(High Electron Mobility Transistor; 고전자 이동도 트랜지스터), 수도모르픽 HEMT(pseudomorphic-HEMT)를 예시할 수 있다. 또한 전자 디바이스 (100)으로서, MESFET(Metal-Semiconductor Field Effect Transistor; 금속-반도체 전계효과 트랜지스터) 등을 예시할 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에 여러가지 변경 또는 개량을 가하는 것이 가능한 것이 당업자에 분명하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이 특허청구범위의 기재로부터 분명하다.
특허청구범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 절차, 스텝 및 단계 등의 각 처리의 실행 순서는 특별히 「보다 전에」, 「앞서서」 등으로 명시하지 않고, 또한 전의 처리의 출력을 후의 처리에서 이용하는 것이 아닌 한, 임의의 순서로 실현할 수 있는 것에 유의하여야한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 대해서 편의상 「우선,」, 「다음으로,」 등을 이용하여 설명했다고 해도, 이 순으로 실시하는 것이 필수인 것을 의미하는 것이 아니다.
또한, 본 명세서에 있어서, 각 요소를 순차 적층하는 적층 방향을 상 방향이라고 기재하는 경우가 있다. 그러나, 상기 기재는 전자 디바이스 (100) 등의 적층 방향을 전자 디바이스 (100) 등의 사용 시에 위가 되는 방향에 한정하는 것은 아니다. 본 명세서에 있어서 「상에 형성된다」란 적층 방향으로 형성되는 것을 의미한다. 또한, 「상에 형성된다」란 대상에 접하여 형성되는 경우뿐만 아니라, 별도의 층을 통해 형성되는 경우도 포함한다.
10: 반도체 기판 11: 주면
12: 베이스 기판 13: 절연층
14: Si 결정층 16: 시드 결정
18: 화합물 반도체 19: 표면
20: 반도체 기판 25: 저해층
26: 시드 결정 27: 개구
28: 화합물 반도체 30: 반도체 기판
34: Si 결정층 36: 시드 결정
38: 화합물 반도체 40: 반도체 기판
41: 면 43: 상면
44: Si 결정층 45: 저해층
46: 시드 결정 48: 화합물 반도체
100: 전자 디바이스 102: SOI 기판
104: 저해층 105: 개구
106: Ge 결정층 108: 시드 화합물 반도체 결정
110: 제1 화합물 반도체 결정 112: 제2 화합물 반도체 결정
114: 게이트 절연막 116: 게이트 전극
118: 소스·드레인 전극 120: 결함 포착부
130: 결함 포착부 162: Si 기판
164: 절연층 166: Si 결정층
172: 주면 200: 전자 디바이스
300: 전자 디바이스 400: 전자 디바이스
402: 완충층 500: 전자 디바이스
502: 소스·드레인 전극 600: 전자 디바이스
602: 소스·드레인 전극 700: 전자 디바이스
702: 하부 게이트 절연막 704: 하부 게이트 전극
801: 반도체 기판 802: SOI 기판
803: 영역 804: 저해층
806: 개구 808: 콜렉터 전극
810: 이미터 전극 812: 베이스 전극
820: Ge 결정층 822: 완충층
824: 화합물 반도체 기능층 862: Si 기판
864: 절연층 866: Si 결정층
872: 주면 880: MISFET
882: 웰 888: 게이트 전극
1101: 반도체 기판 1102: SOI 기판
1108: 콜렉터 전극 1110: 이미터 전극
1112: 베이스 전극 1120: Ge 결정층
1122: InGaP층 1123: InGaP층
1124: 화합물 반도체 기능층 1125: 수반층
1130: Ge막 1162: Si 기판
1164: 절연층 1166: Si 결정층
1172: 주면 1201: 반도체 기판
1202: 시드 결정층 1204: GaAs층
1301: 반도체 기판 2102: Si 기판
2104: 저해층 2106: Ge 결정층
2108: 화합물 반도체 2202: Si 기판
2204: SiO2막 2206: Ge 결정
2208: GaAs 결정 3000: 반도체 디바이스용 기판
3002: 저해층 3004: 디바이스용 박막
3006: 희생 성장부 3100: HBT
3102: 저해층 3108: 디바이스용 박막
3110: 희생 성장부 3112: 이미터 전극
3114: 베이스 전극 3116: 콜렉터 전극
3118: 필드 절연막 3120: 배선
3122: 배선 3124: 콜렉터 배선
3126: 이미터 배선 3128: 베이스 배선
3130: 콜렉터 패드 3132: 이미터 패드
3134: 베이스 패드 3150: HBT 소자
3202: 범위 3204: 범위
3206: 범위 3208: 범위
3210: 범위 3212: 범위
3220: 실리콘 3224: 완충층
3226: 서브콜렉터층 3230: 베이스층
3232: 이미터층 3234: 콜렉터 전극
3236: 베이스 전극 3238: 이미터 전극
12: 베이스 기판 13: 절연층
14: Si 결정층 16: 시드 결정
18: 화합물 반도체 19: 표면
20: 반도체 기판 25: 저해층
26: 시드 결정 27: 개구
28: 화합물 반도체 30: 반도체 기판
34: Si 결정층 36: 시드 결정
38: 화합물 반도체 40: 반도체 기판
41: 면 43: 상면
44: Si 결정층 45: 저해층
46: 시드 결정 48: 화합물 반도체
100: 전자 디바이스 102: SOI 기판
104: 저해층 105: 개구
106: Ge 결정층 108: 시드 화합물 반도체 결정
110: 제1 화합물 반도체 결정 112: 제2 화합물 반도체 결정
114: 게이트 절연막 116: 게이트 전극
118: 소스·드레인 전극 120: 결함 포착부
130: 결함 포착부 162: Si 기판
164: 절연층 166: Si 결정층
172: 주면 200: 전자 디바이스
300: 전자 디바이스 400: 전자 디바이스
402: 완충층 500: 전자 디바이스
502: 소스·드레인 전극 600: 전자 디바이스
602: 소스·드레인 전극 700: 전자 디바이스
702: 하부 게이트 절연막 704: 하부 게이트 전극
801: 반도체 기판 802: SOI 기판
803: 영역 804: 저해층
806: 개구 808: 콜렉터 전극
810: 이미터 전극 812: 베이스 전극
820: Ge 결정층 822: 완충층
824: 화합물 반도체 기능층 862: Si 기판
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872: 주면 880: MISFET
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1108: 콜렉터 전극 1110: 이미터 전극
1112: 베이스 전극 1120: Ge 결정층
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1172: 주면 1201: 반도체 기판
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2208: GaAs 결정 3000: 반도체 디바이스용 기판
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3114: 베이스 전극 3116: 콜렉터 전극
3118: 필드 절연막 3120: 배선
3122: 배선 3124: 콜렉터 배선
3126: 이미터 배선 3128: 베이스 배선
3130: 콜렉터 패드 3132: 이미터 패드
3134: 베이스 패드 3150: HBT 소자
3202: 범위 3204: 범위
3206: 범위 3208: 범위
3210: 범위 3212: 범위
3220: 실리콘 3224: 완충층
3226: 서브콜렉터층 3230: 베이스층
3232: 이미터층 3234: 콜렉터 전극
3236: 베이스 전극 3238: 이미터 전극
Claims (44)
- 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는 반도체 기판으로서,
상기 Si 결정층 상에 설치되고 어닐링된 시드 결정과,
상기 시드 결정에 격자 정합 또는 의사(擬) 격자 정합하는 화합물 반도체
를 구비하는 반도체 기판. - 제1항에 있어서, 상기 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비하며,
상기 저해층이 상기 Si 결정층에까지 관통하는 개구를 갖고,
상기 시드 결정이 상기 개구의 내부에 설치되어 있는 반도체 기판. - 제2항에 있어서, 상기 저해층이 상기 Si 결정층 상에 형성되어 있는 반도체 기판.
- 제2항에 있어서, 상기 화합물 반도체의 상기 개구에 포함되는 부분이 √2 미만의 종횡비를 갖는 반도체 기판.
- 제2항에 있어서, 상기 화합물 반도체가,
상기 시드 결정 상에서 상기 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체 결정과,
상기 시드 화합물 반도체 결정을 핵으로 하여 상기 저해층을 따라서 측면 성장한 측면 성장 화합물 반도체 결정
을 갖는 반도체 기판. - 제5항에 있어서, 상기 측면 성장 화합물 반도체 결정이,
상기 시드 화합물 반도체 결정을 핵으로 하여 상기 저해층을 따라서 측면 성장한 제1 화합물 반도체 결정과,
상기 제1 화합물 반도체 결정을 핵으로 하여 상기 저해층을 따라서 상기 제1 화합물 반도체 결정과 상이한 방향으로 측면 성장한 제2 화합물 반도체 결정
을 갖는 반도체 기판. - 제1항에 있어서, 상기 Si 결정층과, 상기 시드 결정과, 상기 화합물 반도체가 상기 베이스 기판에 대략 평행하게 형성되어 있는 반도체 기판.
- 제7항에 있어서, 상기 Si 결정층의 상면을 덮고, 상기 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비한 반도체 기판.
- 제2항에 있어서, 상기 Si 결정층에 있어서의 상기 시드 결정이 설치되어 있는 영역 이외의 영역을 열산화함으로써 상기 저해층이 형성되어 있는 반도체 기판.
- 제1항에 있어서, 복수의 상기 시드 결정이 상기 Si 결정층 상에 등간격으로 설치되어 있는 반도체 기판.
- 제1항에 있어서, 상기 시드 결정은 상기 어닐링에서 생기는 열스트레스에 의해서 결함이 발생하지 않는 크기인 반도체 기판.
- 제1항에 있어서, 상기 시드 결정의 내부에 생긴 결함을 포착하는 결함 포착부를 더 구비하며,
상기 시드 결정에 포함되는 임의의 점으로부터 상기 결함 포착부까지의 최대의 거리가 상기 어닐링에서 상기 결함이 이동 가능한 거리보다도 작은 반도체 기판. - 제12항에 있어서, 상기 결함 포착부는 상기 시드 결정의 계면 또는 표면으로서, 상기 베이스 기판에 대략 평행하지 않은 방향의 면인 반도체 기판.
- 제1항에 있어서, 상기 시드 결정이 결정 성장한 SixGe1-x(0≤x<1) 결정 또는 500℃ 이하의 온도에서 결정 성장한 GaAs를 포함하는 반도체 기판.
- 제1항에 있어서, 상기 시드 결정의 상기 화합물 반도체와의 계면이 기체인 P 화합물에 의해 표면 처리되어 있는 반도체 기판.
- 제1항에 있어서, 상기 화합물 반도체가 3-5족 화합물 반도체 또는 2-6족 화합물 반도체인 반도체 기판.
- 제16항에 있어서, 상기 화합물 반도체가 3-5족 화합물 반도체이고, 3족 원소로서 Al, Ga, In 중 적어도 하나를 포함하며, 5족 원소로서 N, P, As, Sb 중 적어도 하나를 포함하는 반도체 기판.
- 제1항에 있어서, 상기 화합물 반도체는 P를 포함하는 3-5족 화합물 반도체로 이루어지는 완충층을 포함하며,
상기 완충층은 상기 시드 결정에 격자 정합 또는 의사 격자 정합하는 반도체 기판. - 제1항에 있어서, 상기 시드 결정의 표면의 전위 밀도가 1×106/㎠ 이하인 반도체 기판.
- 제1항에 있어서, 상기 Si 결정층의 상기 시드 결정으로 덮여져 있지 않은 부분에 설치된 Si 반도체 디바이스를 더 구비하는 반도체 기판.
- 제1항에 있어서, 상기 베이스 기판이 단결정의 Si이고,
상기 베이스 기판의 상기 시드 결정으로 덮여져 있지 않은 부분에 설치된 Si 반도체 디바이스를 더 구비하는 반도체 기판. - 제1항에 있어서, 상기 Si 결정층의 상기 시드 결정이 형성되는 면은 (100)면, (110)면, (111)면, (100)면과 결정학적으로 등가인 면, (110)면과 결정학적으로 등가인 면 및 (111)면과 결정학적으로 등가인 면으로부터 선택된 어느 하나의 결정면으로부터 기울어진 오프각을 갖는 반도체 기판.
- 제22항에 있어서, 상기 오프각이 2° 이상 6° 이하인 반도체 기판.
- 제1항에 있어서, 상기 시드 결정의 바닥 면적이 1 ㎟ 이하인 반도체 기판.
- 제24항에 있어서, 상기 바닥 면적이 1600 ㎛2 이하인 반도체 기판.
- 제25항에 있어서, 상기 바닥 면적이 900 ㎛2 이하인 반도체 기판.
- 제1항에 있어서, 상기 시드 결정의 저면의 최대폭이 80 ㎛ 이하인 반도체 기판.
- 제27항에 있어서, 상기 시드 결정의 저면의 최대폭이 40 ㎛ 이하인 반도체 기판.
- 제1항에 있어서, 상기 베이스 기판이 (100)면 또는 (100)면과 결정학적으로 등가인 면으로부터 기울어진 오프각을 갖는 주면을 갖고,
상기 시드 결정의 저면이 직사각형이고,
상기 직사각형의 한 변이 상기 베이스 기판의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향 중 어느 하나와 실질적으로 평행한 반도체 기판. - 제29항에 있어서, 상기 오프각이 2° 이상 6° 이하인 반도체 기판.
- 제1항에 있어서, 상기 베이스 기판이 (111)면 또는 (111)면과 결정학적으로 등가인 면으로부터 기울어진 오프각을 갖는 주면을 갖고,
상기 시드 결정의 저면이 육각형이고,
상기 육각형의 한 변이 상기 베이스 기판의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향 중 어느 하나와 실질적으로 평행한 반도체 기판. - 제31항에 있어서, 상기 오프각이 2° 이상 6° 이하인 반도체 기판.
- 제2항에 있어서, 상기 저해층의 외형의 최대폭이 4250 ㎛ 이하인 반도체 기판.
- 제33항에 있어서, 상기 저해층의 외형의 최대폭이 400 ㎛ 이하인 반도체 기판.
- 기판과,
상기 기판 상에 설치된 절연층과,
상기 절연층 상에 설치된 Si 결정층과,
상기 Si 결정층 상에 설치되고 어닐링된 시드 결정과,
상기 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체와,
상기 화합물 반도체를 이용하여 형성된 반도체 디바이스
를 구비하는 전자 디바이스. - 제35항에 있어서, 상기 화합물 반도체의 결정 성장을 저해하는 저해층을 더 구비하며,
상기 저해층이 상기 Si 결정층에까지 관통하는 개구를 갖고,
상기 시드 결정이 상기 개구의 내부에 설치되어 있고,
상기 화합물 반도체가 상기 시드 결정 상에서 상기 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체 결정과, 상기 시드 화합물 반도체 결정을 핵으로 하여 상기 저해층을 따라서 측면 성장한 측면 성장 화합물 반도체 결정
을 갖는 전자 디바이스. - 베이스 기판과, 절연층과, Si 결정층을 이 순으로 갖는 SOI 기판을 준비하는 단계와,
상기 Si 결정층 상에 시드 결정을 성장시키는 단계와,
상기 시드 결정을 어닐링하는 단계와,
상기 시드 결정에 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 결정 성장시키는 단계
를 구비하는 반도체 기판의 제조 방법. - 제37항에 있어서, 상기 시드 결정을 성장시키는 단계는
상기 화합물 반도체의 결정 성장을 저해하는 저해층을 상기 Si 결정층 상에 설치하는 단계와,
상기 Si 결정층에까지 관통하는 개구를 상기 저해층에 형성하는 단계와,
상기 개구의 내부에 상기 시드 결정을 성장시키는 단계
를 포함하는 제조 방법. - 제37항에 있어서, 상기 화합물 반도체를 결정 성장시키는 단계 전에 행해지고,
상기 Si 결정층에 있어서의 상기 시드 결정이 설치되어 있는 영역 이외의 영역을 열산화함으로써, 상기 화합물 반도체의 결정 성장을 저해하는 저해층을 설치하는 단계를 더 구비하는 제조 방법. - 제37항에 있어서, 상기 어닐링하는 단계를 상기 시드 결정에 포함되는 결함이 상기 시드 결정의 외연으로 이동할 수 있는 온도 및 시간에 행하는 제조 방법.
- 제37항에 있어서, 상기 어닐링하는 단계를 복수회 반복하여 행하게 하는 단계를 구비하는 제조 방법.
- 제37항에 있어서, 상기 시드 결정을 성장시키는 단계는 복수의 상기 시드 결정을 등간격으로 성장시키는 제조 방법.
- 제37항에 있어서, 상기 시드 결정을 성장시키는 단계는 상기 어닐링에 의해서 생기는 열스트레스로 상기 시드 결정에 결함이 발생하지 않는 크기로 상기 시드 결정을 성장시키는 제조 방법.
- 제38항에 있어서, 상기 어닐링하는 단계는 상기 시드 결정의 표면의 전위 밀도를 1×106/㎠ 이하로 하는 제조 방법.
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