JP5575447B2 - 半導体基板、電子デバイス、および半導体基板の製造方法 - Google Patents

半導体基板、電子デバイス、および半導体基板の製造方法 Download PDF

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Description

本発明は、半導体基板、電子デバイス、および半導体基板の製造方法に関する。
ＧａＡｓ系等の化合物半導体結晶を用いた電子デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。化合物半導体結晶の結晶性が電子デバイスの性能を左右するので、良質な結晶薄膜が求められている。ＧａＡｓ系の化合物半導体結晶を用いた電子デバイスを製造する場合、ヘテロ界面での格子整合等の要請から、ＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等のベース基板の上に薄膜が結晶成長される。
特許文献１には、格子不整合を有する基板または転位欠陥密度の大きな基板の上に成長されたエピタキシャル領域の限定区域を有する半導体デバイスが記載されている。非特許文献１には、ラテラルエピタキシャルオーバーグロース法によるＧｅで被覆されたＳｉ基板上の低転位密度ＧａＡｓエピタキシャル層が記載されている。非特許文献２には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施すことで、Ｇｅエピ層の平均転位密度が２．３×１０６ｃｍ−２になる。
特開平４−２３３７２０号公報
Ｂ．Ｙ．Ｔｓａｕｒ ｅｔ．ａｌ． 「Ｌｏｗ−ｄｉｓｌｏｃａｔｉｏｎ−ｄｅｎｓｉｔｙ ＧａＡｓ ｅｐｉｌａｙｅｒｓ ｇｒｏｗｎ ｏｎ Ｇｅ−ｃｏａｔｅｄ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ｂｙ ｍｅａｎｓ ｏｆ ｌａｔｅｒａｌ ｅｐｉｔａｘｉａｌ ｏｖｅｒｇｒｏｗｔｈ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ． ４１（４）３４７−３４９、１５ Ａｕｇｕｓｔ １９８２． Ｈｓｉｎ−Ｃｈｉａｏ Ｌｕａｎ ｅｔ．ａｌ．、「Ｈｉｇｈ−ｑｕａｌｉｔｙ Ｇｅ ｅｐｉｌａｙｅｒｓ ｏｎ Ｓｉ ｗｉｔｈ ｌｏｗ ｔｈｒｅａｄｉｎｇ−ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ ７５， ＮＵＭＢＥＲ １９、８ ＮＯＶＥＭＢＥＲ １９９９．
ＧａＡｓ系の電子デバイスは、ＧａＡｓ基板、あるいは、Ｇｅ基板等のＧａＡｓに格子整合させることが可能な基板上に形成されることが好ましい。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合できる基板は高価である。さらに、これらの基板の放熱特性は十分でなく、余裕のある熱設計をするためにはデバイスの形成密度を抑制する必要がある。そこで、安価なＳｉ基板を用いて形成されるＧａＡｓ系等の化合物半導体の結晶薄膜を有する良質な半導体基板が求められている。さらに、ＧａＡｓ系の電子デバイスによる高速なスイッチングを実現できる半導体基板が求められている。
上記課題を解決するために、本発明の第１の形態においては、ベース基板と、絶縁層と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、少なくとも一部の領域でＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体を備える半導体基板が提供される。ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）は、アニールにおいて生じる熱ストレスによって欠陥が発生しない大きさである。ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）は絶縁層上に等間隔に設けられてもよい。また、絶縁層と前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）との間に、少なくとも一部が熱酸化されているＳｉ結晶層を更に備えてもよい。一例として、ベース基板はＳｉ基板であり、絶縁層はＳｉＯ２層である。
半導体基板は、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の内部に生じた欠陥を捕捉する欠陥捕捉部を更に備え、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に含まれる任意の点から欠陥捕捉部までの最大の距離が、アニールにおいて欠陥が移動可能な距離よりも小さい。また、半導体基板は、化合物半導体の結晶成長を阻害する阻害層を更に備え、阻害層が、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を有している。阻害層はＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に形成されている。化合物半導体の開口に含まれる部分は√２未満のアスペクト比を有してよい。
化合物半導体は、開口の内部におけるＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上で、阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有する。ラテラル成長化合物半導体結晶は、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長した第１化合物半導体結晶と、第１化合物半導体結晶を核として阻害層に沿って第１化合物半導体結晶と異なる方向にラテラル成長した第２化合物半導体結晶とを有する。複数の開口はＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に等間隔に設けられてよい。
ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の化合物半導体との界面は気体のＰ化合物により表面処理されてもよい。化合物半導体は３−５族化合物半導体または２−６族化合物半導体であってもよい。化合物半導体が３−５族化合物半導体であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。
化合物半導体はＰを含む３−５族化合物半導体からなるバッファ層を含み、バッファ層はＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合してもよい。また、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の表面の転位密度は１×１０６／ｃｍ２以下であってよい。
半導体基板は、ベース基板が単結晶のＳｉであり、ベース基板のＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に覆われていない部分に設けられたＳｉ半導体デバイスを更に備えてもよい。ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の化合物半導体が形成される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有してもよい。オフ角が２°以上６°以下であってよい。
また、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面積が１ｍｍ2以下であってもよい。ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面積は１６００μｍ2以下であってもよい。また、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面積は９００μｍ2以下であってもよい。
また、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面の最大幅が８０μｍ以下であってもよい。ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面の最大幅は４０μｍ以下であってもよい。
また、ベース基板が（１００）面または（１００）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面が長方形であり、長方形の一辺が、ベース基板の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向、および＜００−１＞方向のいずれか一つと実質的に平行であってもよい。この場合においても、オフ角は２°以上６°以下であってよい。
ベース基板が（１１１）面または（１１１）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面が六角形であり、六角形の一辺が、ベース基板の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向、および＜−１０１＞方向のいずれか一つと実質的に平行であってもよい。この場合においても、オフ角は２°以上６°以下であってよい。
また、阻害層の外形の最大幅が４２５０μｍ以下であってもよい。阻害層の外形の最大幅が４００μｍ以下であってもよい。
半導体基板は、ＳＯＩ基板を準備し、ＳＯＩ基板上にＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１、かつｘ＜ｙ）を生成し、ＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１）上にＳｉ薄膜を結晶成長させ、ＳＯＩ基板を熱酸化させることによって製造されてもよい。ｙが０．０５以下であってよい。ＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１）は、（１１１）面または（１１１）面と結晶学的に等価な面を主面としてもよい。
本発明の第２の形態においては、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）と、少なくとも一部の領域でＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスが提供される。電子デバイスは、化合物半導体の結晶成長を阻害する阻害層を更に備え、阻害層がＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を有し、化合物半導体が、開口の内部におけるＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上で阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有してもよい。
本発明の第３の形態においては、ベース基板と、絶縁層と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）とをこの順に有するＧＯＩ基板を準備する段階と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）少なくとも一部の領域をアニールする段階と、少なくとも一部の領域でＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に格子整合または擬格子整合する化合物半導体を結晶成長させる段階とを備える半導体基板の製造方法が提供される。化合物半導体を結晶成長させる段階は、化合物半導体の結晶成長を阻害する阻害層をＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に設ける段階と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を阻害層に形成する段階と、開口の内部でＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる段階とを含んでよい。
上記製造方法において、アニールする段階は、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に含まれる欠陥がＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の外縁に移動できる温度および時間で行われてもよい。また、製造方法は、アニールする段階を複数回繰返し行わせる段階を備えてもよい。アニールする段階は、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の表面の転位密度を１×１０６／ｃｍ２以下にする。
また、上記製造方法において、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる段階は、複数のＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を等間隔に成長させる。例えば、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる段階は、アニールによって生じる熱ストレスでＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に欠陥が発生しない大きさにＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる。
また、ＧＯＩ基板を準備する段階は、ＳＯＩ基板を用意する段階と、ＳＯＩ基板上にＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１、かつｘ＜ｙ）を形成する段階と、ＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１）上にＳｉ薄膜を結晶成長させる段階と、ＳＯＩ基板を熱酸化させる段階とを有する。熱酸化させる段階後のＳｉｙＧｅ１−ｙ結晶層におけるＧｅの組成比が、熱酸化させる段階前のＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１）におけるＧｅの組成比よりも高められている。
半導体基板１０の断面の一例を概略的に示す。 半導体基板２０の断面の一例を概略的に示す。 開口２７に化合物半導体２８を設けた半導体基板２０の断面を示す。 半導体基板３０の断面の一例を概略的に示す。 半導体基板４０の断面の一例を概略的に示す。 ＳＯＩ基板を含む半導体基板５０の断面の一例を概略的に示す。 図５に示されるＳＯＩ基板を酸化濃縮することにより形成したＧＯＩ基板を含む半導体基板５０の断面の一例を概略的に示す。 本実施形態の電子デバイス１００の平面例を示す。 図７におけるＡ−Ａ線断面を示す。 図７におけるＢ−Ｂ線断面を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の他の製造過程における断面例を示す。 電子デバイス１００の他の製造過程における断面例を示す。 電子デバイス２００の平面例を示す。 電子デバイス３００の平面例を示す。 電子デバイス４００の断面例を示す。 電子デバイス５００の断面例を示す。 電子デバイス６００の断面例を示す。 電子デバイス７００の断面例を示す。 本実施形態の半導体基板８０１の平面例を示す。 領域８０３を拡大して示す。 半導体基板８０１の断面例を、阻害層８０４で被覆される被覆領域の開口８０６に形成されるＨＢＴと共に示す。 本実施形態の半導体基板１１０１の平面例を示す。 半導体基板１１０１の断面例を、島状のＧｅ結晶層１１２０に形成されるＨＢＴと共に示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 作成した半導体基板の断面の模式図を示す。 アニールをしていないＧｅ結晶層２１０６の断面形状を示す。 ７００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ８００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ８５０℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ９００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 実施例６における化合物半導体２１０８の膜厚の平均値を示す。 実施例６における化合物半導体２１０８の膜厚の変動係数を示す。 実施例７における化合物半導体２１０８の膜厚の平均値を示す。 実施例７における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例７における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例７における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例７における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例７における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例８における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例８における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例８における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例８における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例８における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例９における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例９における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例９における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１０における半導体基板の電子顕微鏡写真を示す。 実施例１１におけるＨＢＴ素子のレーザー顕微鏡像を示す。 実施例１２における電子素子のレーザー顕微鏡像を示す。 ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。 結晶の断面における走査型電子顕微鏡写真を示す。 図５９の写真を見やすくする目的で示した模写図を示す。 結晶の断面における走査型電子顕微鏡写真を示す。 図６１の写真を見やすくする目的で示した模写図を示す。 試料ＡについてのＳｉ元素のプロファイルを示す。 試料ＡについてのＧｅ元素のプロファイルを示す。 試料ＢについてのＳｉ元素のプロファイルを示す。 試料ＢについてのＧｅ元素のプロファイルを示す。 図６３から図６６を見やすくする目的で示した模式図を示す。 試料Ａについての測定領域を示すＳＥＭ写真を示す。 図６８に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。 試料Ｂについての測定領域を示すＳＥＭ写真を示す。 図７０に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。 実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ヘテロバイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。 図２０において破線で囲んだ部分を示す顕微鏡写真である。 図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。 ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 ２次イオン質量分析法による深さプロファイルを測定したデータである。 ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。 阻害層がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。
以下、発明の実施の形態を通じて本発明を説明する。
図１は、一実施形態に係る半導体基板１０の断面の一例を概略的に示す。図１に示すとおり、半導体基板１０は、ベース基板１２と、絶縁層１３と、ＳｉｘＧｅ１−ｘ結晶層１６と、化合物半導体１８とを備える。
半導体基板１０の少なくとも一部において、ベース基板１２と、絶縁層１３と、ＳｉｘＧｅ１−ｘ結晶層１６とは、ベース基板１２の主面１１に対して略垂直な方向に、この順に配置される。これにより、絶縁層１３が、ベース基板１２とＳｉｘＧｅ１−ｘ結晶層１６とを絶縁して、ベース基板１２への不要なリーク電流が流れることを抑制できる。ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して、垂直からわずかに傾いた方向をも含む。
ベース基板１２、絶縁層１３およびＳｉｘＧｅ１−ｘ結晶層１６を有するＧＯＩ基板は、市販のＧＯＩ基板であってよい。ＳｉｘＧｅ１−ｘ結晶層１６は、例えば、市販のＧＯＩ基板のＧｅ層をエッチング等によりパターニングして形成される。化合物半導体１８は、ＭＯＣＶＤ法（有機金属気相成長法）または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法により形成されてよい。
ＳｉｘＧｅ１−ｘ結晶層１６はアニールされる。ＳｉｘＧｅ１−ｘ結晶層１６は、９００℃未満、好ましくは８５０℃以下でアニールされる。これにより、ＳｉｘＧｅ１−ｘ結晶層１６の表面の平坦性を維持できる。また、ＳｉｘＧｅ１−ｘ結晶層１６は、６８０℃以上、好ましくは７００℃以上でアニールされてもよい。これにより、ＳｉｘＧｅ１−ｘ結晶層１６の結晶欠陥の密度を低減できる。
アニールは複数回行われてもよい。例えば、８００〜９００℃で２〜１０分間、Ｇｅの融点に達しない温度での高温アニールを実施した後、６８０〜７８０℃で２〜１０分間、低温アニールを実施する。これらのアニールにより、ＳｉｘＧｅ１−ｘ結晶層１６の内部の欠陥密度が低減される。
また、ＳｉｘＧｅ１−ｘ結晶層１６は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてもよい。特に、水素を含む雰囲気中でＳｉｘＧｅ１−ｘ結晶層１６をアニールすることで、ＳｉｘＧｅ１−ｘ結晶層１６の表面状態を滑らかな状態に維持しつつ、ＳｉｘＧｅ１−ｘ結晶層１６の結晶欠陥の密度を低減できる。
化合物半導体１８は、アニールされたＳｉｘＧｅ１−ｘ結晶層１６に格子整合または擬格子整合する。アニールされたＳｉｘＧｅ１−ｘ結晶層１６を用いることで、結晶性に優れた化合物半導体１８が得られる。化合物半導体１８は、例えば、３−５族化合物半導体または２−６族化合物半導体である。化合物半導体１８が３−５族化合物半導体の場合、化合物半導体１８は、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでもよい。
ここで、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、各半導体層結晶格子の弾性変形範囲内での変型により格子定数差が吸収され、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体層を積層できる状態をいう。例えば、Ｇｅ層とＧａＡｓ層との積層状態は、擬格子整合と呼ばれる。
なお一例として、絶縁層１３の面積はベース基板１２の面積より小さい。ＳｉｘＧｅ１−ｘ結晶層１６の面積は絶縁層１３の面積より小さくてもよい。化合物半導体１８の面積はＳｉｘＧｅ１−ｘ結晶層１６の面積より小さくてもよい。本実施形態において、ＳｉｘＧｅ１−ｘ結晶層１６と化合物半導体１８とが、ベース基板１２の主面１１に略垂直な方向に並んで配置される場合について説明したが、ＳｉｘＧｅ１−ｘ結晶層１６および化合物半導体１８は、ベース基板１２の主面１１に略平行な方向に並んで配置されてもよい。
本実施形態において、ベース基板１２と絶縁層１３とが接する場合について説明したが、ベース基板１２と絶縁層１３との位置関係は、両者が接する関係に限定されない。例えば、ベース基板１２と絶縁層１３との間に他の層が形成されてもよい。化合物半導体１８は複数の結晶層により形成されてもよい。
図２Ａは、半導体基板２０の断面の一例を概略的に示す。図２Ａに示すとおり、半導体基板２０は、少なくとも一部において、ベース基板１２と、絶縁層１３と、ＳｉｘＧｅ１−ｘ結晶層２６と、阻害層２５とを、ベース基板１２の主面１１に対して略垂直な方向に、この順に備える。これにより、絶縁層１３が、ベース基板１２とＳｉｘＧｅ１−ｘ結晶層２６とを絶縁して、ベース基板１２への不要なリーク電流が流れることを抑制できる。
ＳｉｘＧｅ１−ｘ結晶層２６の少なくとも一部の領域はアニールされる。これにより、ＳｉｘＧｅ１−ｘ結晶層２６の内部の欠陥密度を低減できる。阻害層２５はＳｉｘＧｅ１−ｘ結晶層２６上に形成される。阻害層２５には、ベース基板１２の主面１１に略垂直な方向に、阻害層２５の表面からＳｉｘＧｅ１−ｘ結晶層２６まで阻害層２５を貫通する開口２７が形成される。これにより、開口２７はＳｉｘＧｅ１−ｘ結晶層２６を露出する。例えば、上述したＳｉｘＧｅ１−ｘ結晶層２６の少なくとも一部の領域とは、開口２７において露出する領域を指す。
図２Ｂは、開口２７に化合物半導体２８を設けた半導体基板２０の断面を示す。阻害層２５は化合物半導体２８の結晶成長を阻害する。つまり、阻害層２５の表面には化合物半導体２８の結晶が成長することなく、開口２７の内部で選択的に結晶が成長する。開口２７に露出したＳｉｘＧｅ１−ｘ結晶層２６の表面は、アニールにより優れた結晶性を有している。アニールされたＳｉｘＧｅ１−ｘ結晶層２６を用いることで、ＳｉｘＧｅ１−ｘ結晶層２６の表面をシード面として、選択的に化合物半導体２８の結晶が成長する。なお、阻害層２５の面積は、ＳｉｘＧｅ１−ｘ結晶層２６の面積より小さくてもよい。
図３は、半導体基板３０の断面の一例を概略的に示す。図７に示すとおり、半導体基板３０は、ベース基板１２と、絶縁層１３と、ＳｉｘＧｅ１−ｘ結晶層３６と、化合物半導体３８とを備える。ＳｉｘＧｅ１−ｘ結晶層３６および化合物半導体３８と、図１におけるＳｉｘＧｅ１−ｘ結晶層１６および化合物半導体１８とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。
半導体基板３０は、ＳｉｘＧｅ１−ｘ結晶層３６と化合物半導体３８とが、ベース基板１２の主面１１に対して略平行な方向に並んで配置される点で、半導体基板１０と相違する。ＳｉｘＧｅ１−ｘ結晶層３６および化合物半導体３８は、絶縁層１３の表面１９に沿ってこの順に配置される。
図４は、半導体基板４０の断面の一例を概略的に示す。図４に示すとおり、半導体基板４０は、ベース基板１２と、絶縁層１３と、ＳｉｘＧｅ１−ｘ結晶層４６と、阻害層４５と、化合物半導体４８とを備える。半導体基板４０は、ＳｉｘＧｅ１−ｘ結晶層４６の上面を覆う阻害層４５を更に備える点で、半導体基板３０と相違する。ＳｉｘＧｅ１−ｘ結晶層４６および化合物半導体４８と、ＳｉｘＧｅ１−ｘ結晶層３６および化合物半導体３８とは同等である。また、阻害層４５と阻害層２５とは同等である。阻害層４５は、化合物半導体４８の結晶成長を阻害する。
これにより、化合物半導体４８は、ＳｉｘＧｅ１−ｘ結晶層４６のベース基板１２の主面１１に略垂直な側面を核として、選択的に成長する。なお、絶縁層１３が、結晶成長を阻害する材料を含んでもよい。一例として、絶縁層１３はＳｉＯ２である。
半導体基板４０は、次の手順で作製できる。まず、ベース基板１２、絶縁層１３およびＳｉｘＧｅ１−ｘ結晶層４６を備えるＧＯＩ基板を準備する。そして、ＧＯＩ基板のＳｉｘＧｅ１−ｘ結晶層４６をエッチング等によりパターニングして、矩形のＳｉｘＧｅ１−ｘ結晶層４６を形成する。そして、ＳｉｘＧｅ１−ｘ結晶層４６の面のうち、ベース基板１２の主面１１に略平行な面を覆うように、阻害層４５を形成する。
阻害層４５は、矩形のＳｉｘＧｅ１−ｘ結晶層４６と同様の形状を有してもよい。例えば、ＣＶＤ法でＳｉＯ２を生成することにより、阻害層４５を形成する。そして、矩形のＳｉｘＧｅ１−ｘ結晶層４６をエッチングすることで、ＳｉｘＧｅ１−ｘ結晶層４６を形成する。エッチングされたＳｉｘＧｅ１−ｘ結晶層４６は阻害層４５より小さいので、阻害層４５と絶縁層１３との間に空間ができる。
次に、ＳｉｘＧｅ１−ｘ結晶層４６のベース基板１２の主面１１に略垂直な面４１に格子整合または擬格子整合する化合物半導体４８が形成される。化合物半導体４８は、例えば、ＭＯＣＶＤ法により形成される。化合物半導体４８を形成する前にＳｉｘＧｅ１−ｘ結晶層４６はアニールされてもよい。ＳｉｘＧｅ１−ｘ結晶層４６がアニールされることによりＳｉｘＧｅ１−ｘ結晶層４６の結晶性が向上する。
図５は、ＳＯＩ基板を含む半導体基板５０の断面の一例を概略的に示す。図６は、図５に示されるＳＯＩ基板を酸化濃縮することにより形成したＧＯＩ基板を含む半導体基板６０の断面の一例を概略的に示す。半導体基板５０は、ＳＯＩ基板１０１、ＳｉｘＧｅ１−ｘ結晶層５６、およびＳｉ結晶層５７をこの順に備える。ＳＯＩ基板１０１は、ベース基板１２、絶縁層１３、およびＳｉ結晶層１４をこの順に有する。
半導体基板５０のＳｉｘＧｅ１−ｘ結晶層５６の少なくとも一部とＳｉ結晶層５７とは熱酸化される。阻害層６５は、Ｓｉ結晶層５７が熱酸化することにより形成される。また、Ｓｉ結晶層５７の熱酸化に引き続き、ＳｉｘＧｅ１−ｘ結晶層５６が熱酸化される際、Ｓｉ成分が選択的に熱酸化される。その結果、熱酸化の進行と共にＳｉｘＧｅ１−ｘ結晶層５６内のＧｅ濃度が上昇する。例えば、熱酸化前にｘ＝０．８５であったＳｉｘＧｅ１−ｘ結晶層５６が、熱酸化後にはｘ＝０．０５以下になる。ＳｉｘＧｅ１−ｘ結晶層５６は、（１１１）面または（１１１）面と結晶学的に等価な面を主面とすることが好ましい。
また、ＳＯＩ基板におけるＳｉ結晶層１４も熱酸化されることにより、図６に示すように、Ｓｉ結晶層１４が絶縁層６４に変化する。絶縁層６４は、例えばＳｉＯ２である。以上の手順により、ベース基板１２、絶縁層１３、絶縁層６４、ＳｉｘＧｅ１−ｘ結晶層５６、および阻害層６５をこの順に備えるＧＯＩ基板が形成される。阻害層６５は、エッチング等によりパターニングすることで、矩形に形成されてもよい。
矩形の阻害層６５以外の場所にはＳｉｘＧｅ１−ｘ結晶層５６が露出している。矩形のＳｉｘＧｅ１−ｘ結晶層５６をマスクとしてＳｉｘＧｅ１−ｘ結晶層５６をエッチングすることで、ＳｉｘＧｅ１−ｘ結晶層５６の面積は阻害層６５の面積よりも小さくなる。その結果、阻害層６５と絶縁層６４との間に空間ができる。
次に、ＳｉｘＧｅ１−ｘ結晶層５６のベース基板１２の主面１１に略垂直な面４１に格子整合または擬格子整合する化合物半導体６８が形成される。化合物半導体６８を形成する前にＳｉｘＧｅ１−ｘ結晶層５６はアニールされてもよい。ＳｉｘＧｅ１−ｘ結晶層５６がアニールされることによりＳｉｘＧｅ１−ｘ結晶層５６の結晶性が向上する。
なお、図６に示した阻害層６５にエッチングを施すことにより、ＳｉｘＧｅ１−ｘ結晶層５６を露出する開口を阻害層６５に形成してもよい。当該開口内で化合物半導体を結晶成長させることによって、図２Ｂに示した半導体基板２０と同等の半導体基板を形成することができる。
図７は、電子デバイス１００の平面例を示す。図８は、図７におけるＡ−Ａ線断面を示す。図９は、図７におけるＢ−Ｂ線断面を示す。電子デバイス１００は、ＧＯＩ基板１０２と、阻害層１０４と、シード化合物半導体結晶１０８と、第１化合物半導体結晶１１０と、第２化合物半導体結晶１１２と、ゲート絶縁膜１１４と、ゲート電極１１６と、ソース・ドレイン電極１１８とを備える。阻害層１０４と阻害層２５とは同等である。シード化合物半導体結晶１０８、第１化合物半導体結晶１１０および第２化合物半導体結晶１１２のいずれかと化合物半導体１８とは同等である。そこで、同等の部材については、重複する説明を省略する場合がある。
本例では、開口１０５に露出したＧｅ結晶層１６６を核として、開口１０５から突出するまでシード化合物半導体結晶１０８を成長させる。なお、Ｇｅ結晶層１６６は、ＳｉｘＧｅ１−ｘ結晶層２６においてｘ＝０の場合である。そして、シード化合物半導体結晶１０８を核として、阻害層１０４の表面における第１の方向に第１化合物半導体結晶１１０を成長させる。そして、第１化合物半導体結晶１１０を核として、阻害層１０４の表面における第２の方向に第２化合物半導体結晶１１２を成長させる。第１の方向および第２の方向は、例えば互いに直交する方向である。
電子デバイス１００は、複数のＭＩＳＦＥＴ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、または、ＨＥＭＴ（ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を含んでよい。
ＧＯＩ基板１０２は、例えば、市販のＧＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板である。ＧＯＩ基板１０２の上に、能動素子であるＭＩＳＦＥＴまたはＨＥＭＴ等が形成される。本実施形態では、ＧＯＩ基板１０２を用いることにより上記能動素子の誤動作を防止できる。これにより、高温でも安定に動作する電子デバイス１００が得られる。また、電子デバイス１００の浮遊容量が低減されるので、電子デバイス１００の動作速度が向上する。また、絶縁層１６４の高い絶縁抵抗により、電子デバイス１００からＳｉ基板１６２への不要なリーク電流を抑制することができる。
ＧＯＩ基板１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む低抵抗のウェハであってもよい。Ｇｅ結晶層１６６は、不純物を含まないＧｅで形成されてよく、ｐ型またはｎ型の不純物を含むＧｅで形成されてもよい。
ＧＯＩ基板１０２は、少なくとも一部において、Ｓｉ基板１６２と、絶縁層１６４と、Ｇｅ結晶層１６６とを、この順に有する。ＧＯＩ基板１０２は、Ｓｉ基板１６２の主面１７２の側に、絶縁層１６４とＧｅ結晶層１６６とを有する。Ｓｉ基板１６２は単結晶Ｓｉ基板であってもよい。Ｓｉ基板１６２はベース基板の一例である。Ｓｉ基板１６２は、電子デバイス１００のサブストレートとして機能する。
絶縁層１６４は、Ｓｉ基板１６２とＧｅ結晶層１６６とを電気的に絶縁する。一例として、絶縁層１６４はＳｉ基板１６２の主面１７２に接して形成される。Ｓｉ基板１６２および絶縁層１６４と、ベース基板１２および絶縁層１３とは同等である。Ｇｅ結晶層１６６とＳｉｘＧｅ１−ｘ結晶層１６またはＳｉｘＧｅ１−ｘ結晶層２６とは同等である。そこで、同等の部材については、重複する説明を省略する場合がある。
Ｇｅ結晶層１６６は絶縁層１６４に接して形成される。Ｇｅ結晶層１６６はＧｅの単結晶を含んでもよい。Ｇｅ結晶層１６６は多結晶であってもよい。Ｇｅ結晶層１６６は、Ｓｉの含有率が低いＳｉｘＧｅ１−ｘ結晶であってもよい。
阻害層１０４はエピタキシャル成長を阻害する。阻害層１０４は、ＧＯＩ基板１０２の主面１７２の側に、Ｇｅ結晶層１６６に接して形成されてよい。また、阻害層１０４は、Ｓｉ基板１６２の主面１７２に略垂直な方向に阻害層１０４を貫通する開口１０５が形成されてよい。阻害層１０４は、開口１０５が形成され、かつ、結晶成長を阻害してよい。開口１０５は、Ｇｅ結晶層１６６を露出する。これにより、阻害層１０４には、Ｇｅ結晶層１６６に達する開口１０５が形成されるので、Ｇｅ結晶層１６６が露出した開口１０５には、エピタキシャル膜が選択的に成長する。一方、阻害層１０４の表面における結晶成長は阻害されるので、阻害層１０４の表面にはエピタキシャル膜が成長しない。阻害層１０４は、例えば、酸化シリコンまたは窒化シリコンを含む。
ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック 第１分冊」７５１ページ（１９８８年、オーム社発行）によると、アスペクト比として（エッチング深さ／パターン幅）と記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。なお、「開口の深さ」は基板上に薄膜を積層した場合の、積層方向における開口の深さである。「開口の幅」は積層方向に垂直な方向における、開口の幅である。開口の幅が一定でない場合には、「開口の幅」は、開口の最小の幅を指す。たとえば、積層方向から見た開口の形状が長方形である場合、「開口の幅」は、長方形の短辺の長さを指す。
開口１０５に形成されたＧｅ結晶層１６６を６００〜９００℃程度にまで加熱しない場合には、例えば、開口１０５は（√３）／３以上のアスペクト比を有することが好ましい。より具体的には、開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１００）の場合には、開口１０５は１以上のアスペクト比を有してもよい。開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１１１）の場合には、開口１０５は√２（＝約１．４１４）以上のアスペクト比を有してもよい。開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１１０）の場合は、開口１０５は（√３）／３（＝約０．５７７）以上のアスペクト比を有してもよい。
アスペクト比が（√３）／３以上の開口１０５の内部にＧｅ結晶層１６６が形成されると、Ｇｅ結晶層１６６に含まれる欠陥が開口１０５の壁面でターミネートされる。その結果、開口１０５の壁面で覆われずに露出するＧｅ結晶層１６６の表面における欠陥が低減する。即ち、開口１０５が（√３）／３以上のアスペクト比を有する場合には、開口１０５に形成されたＧｅ結晶層１６６にアニールが施されない状態であっても、開口１０５において露出するＧｅ結晶層１６６の表面の欠陥密度を所定の許容範囲まで小さくすることができる。開口１０５において露出するＧｅ結晶層１６６の表面をシード化合物半導体結晶１０８の結晶核として用いることで、シード化合物半導体結晶１０８の結晶性を高めることができる。
なお、開口１０５に形成されたＧｅ結晶層１６６を６００〜９００℃程度にまで加熱してアニールを施こすことができる場合には、開口１０５のアスペクト比は√２未満であってもよい。開口１０５のアスペクト比が√２未満の場合であっても、アニールを施すことでＧｅ結晶層１６６の欠陥を低減できるからである。より具体的には、開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１００）の場合には、開口１０５は１未満のアスペクト比を有してもよい。開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１１１）の場合には、開口１０５は√２（＝約１．４１４）未満のアスペクト比を有してもよい。開口１０５の底面におけるＧｅ結晶層１６６の面方位が（１１０）の場合は、開口１０５は（√３）／３（＝約０．５７７）未満のアスペクト比を有してもよい。Ｇｅ結晶層１６６は、Ｇｅ結晶層１６６上で化合物半導体を結晶成長させる前にアニールされてもよい。
また、開口１０５の面積は１ｍｍ２以下であってよく、好ましくは０．２５ｍｍ２未満であってもよい。この場合、シード化合物半導体結晶１０８の底面積も、１ｍｍ２以下または０．２５ｍｍ２となる。シード化合物半導体結晶１０８のサイズを所定値以下とすることで、所定条件のアニールにより、シード化合物半導体結晶１０８の任意の点の欠陥を、シード化合物半導体結晶１０８の端部まで移動させることができる。このため、シード化合物半導体結晶１０８の欠陥密度を容易に低減できる。
また、開口１０５の底面積は０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってもよい。これらの場合、開口１０５の内部に形成されるシード化合物半導体結晶１０８の底面積も、０．０１ｍｍ２以下、１６００μｍ２以下、または、９００μｍ２以下となる。
シード化合物半導体結晶１０８および化合物半導体層等の機能層と、ＧＯＩ基板１０２との熱膨張係数の差が大きい場合には、熱アニールによって機能層に局部的な反りが生じやすい。これに対し、上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、開口１０５の底面に露出するＧｅ結晶層１６６のアニールに要する時間を短縮できる。このため、開口１０５の底面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
開口１０５の底面積が１６００μｍ２より大きい場合には、結晶欠陥を十分に抑制できないので、デバイスの製造に必要な所定の特性を有する半導体基板を得ることが困難である。これに対して、開口１０５の底面積が１６００μｍ２以下である場合には、結晶欠陥の数が所定値以下に低減されることがある。その結果、開口の内部に形成された機能層を用いて、高性能のデバイスを製造することができる。さらに、上記面積が９００μｍ２以下である場合には、結晶欠陥の数が所定値以下になる確率が高まるので、上記デバイスを歩留まりよく製造できる。
一方、開口１０５の底面積は２５μｍ２以上であることが好ましい。上記面積が２５μｍ２より小さくなると、開口１０５の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、結晶の形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、形成される化合物半導体を加工してデバイスを形成することが難しく、歩留まりが低下する場合がある。
また、被覆領域の面積に対する開口１０５の底面積の割合は、０．０１％以上であることが好ましい。被覆領域は、阻害層１０４により覆われるＧｅ結晶層１６６の領域であってもよい。上記割合が０．０１％より小さくなると、開口１０５の内部における結晶の成長速度が不安定になる。なお、１つの被覆領域に複数の開口１０５が形成されている場合には、開口１０５の底面積とは、当該被覆領域に含まれる複数の開口１０５の底面積の総和を意味する。
開口１０５の底面形状は最大幅が１００μｍ以下であってよく、好ましくは８０μｍ以下であってもよい。開口１０５の底面形状の最大幅は、開口１０５の底面形状に含まれる任意の２点を結ぶそれぞれの直線の長さのうち、最大の長さを指す。開口１０５が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってもよい。上記底面形状の最大幅が１００μｍ以下である場合には、上記底面形状の最大幅が１００μｍより大きい場合と比較して、開口１０５に露出するＧｅ結晶層１６６を、比較的に短時間でアニールできる。
また、Ｇｅ結晶層１６６においてアニールされる領域は、Ｇｅ結晶層１６６と絶縁層１６４との、アニールの温度条件における熱膨張係数の相違によるストレスが加えられた場合であっても、Ｇｅ結晶層１６６に欠陥が発生しない大きさに形成されてもよい。当該アニールされる領域とは、開口１０５において露出する領域を指してよい。例えば、主面１７２と略平行な方向のＧｅ結晶層１６６の当該領域の最大幅は４０μｍ以下であってよく、好ましくは２０μｍ以下であってもよい。Ｇｅ結晶層１６６の当該領域の最大幅は、開口１０５の底面形状における最大幅で定まるので、開口１０５の底面形状は、所定値以下の最大幅を有することが好ましい。例えば開口１０５の底面形状の最大幅は、４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってもよい。
１つの阻害層１０４には、１つの開口１０５が形成されてもよい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。また、１つの阻害層１０４には、複数の開口１０５が形成されてもよい。この場合、それぞれの開口１０５が等間隔に配置されることが好ましい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。
開口１０５の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、ＧＯＩ基板１０２の主面の結晶学的面方位の１つと実質的に平行であってもよい。開口１０５の底面形状と、ＧＯＩ基板１０２の主面の結晶学的面方位との関係は、開口１０５の内部に成長する結晶の側面が安定な面となる関係であることが好ましい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってもよい。これにより、結晶成長の乱れを抑制でき、上記結晶が安定して形成される。
ＧＯＩ基板１０２の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってもよい。また、ＧＯＩ基板１０２の主面は、上記の結晶学的面方位からわずかに傾いていることが好ましい。即ち、ＧＯＩ基板１０２はオフ角を有することが好ましい。上記傾きの大きさは、１０゜以下であってもよい。また、上記傾きの大きさは、０．０５°以上６°以下であってよく、０．３°以上６°以下であってよく、２°以上６°以下であってもよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってもよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
一例として、阻害層１０４が、ＧＯＩ基板１０２の表面の（１００）面に形成され、開口１０５が正方形または長方形の底面形状を有し、シード化合物半導体結晶１０８がＧａＡｓ結晶である場合について説明する。この場合、開口１０５の底面形状の少なくとも１辺の方向は、ＧＯＩ基板１０２の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向および＜００−１＞方向のうちの何れか１つの方向と実質的に平行であってもよい。これにより、ＧａＡｓ結晶の側面が、安定した面になる。
別の例として、阻害層１０４が、ＧＯＩ基板１０２の表面の（１１１）面に形成され、開口１０５が六角形の底面形状を有し、シード化合物半導体結晶１０８がＧａＡｓ結晶である場合について説明する。この場合、開口１０５の底面形状の少なくとも１辺は、ＧＯＩ基板１０２の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向および＜−１０１＞方向のうちの何れか１つの方向と実質的に平行であってもよい。これにより、ＧａＡｓ結晶の側面が、安定した面となる。なお、開口１０５の底面形状は、正六角形であってもよい。
ＧＯＩ基板１０２には、複数の阻害層１０４が形成されてもよい。これにより、ＧＯＩ基板１０２には、複数の被覆領域が形成される。例えば、ＧＯＩ基板１０２には、図７に示した阻害層１０４が、図２３に示すそれぞれの領域８０３に形成されてもよい。
開口１０５の内部のシード化合物半導体結晶１０８は、化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）で形成される。これらの成長法では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。
そこで、ＧＯＩ基板１０２には、隣接する２つの阻害層１０４の間に、犠牲成長部が設けられてもよい。当該犠牲成長部は、当該２つの阻害層１０４の何れの上面よりも高い吸着速度でＧｅ結晶層１６６またはシード化合物半導体結晶１０８の原料を吸着し、薄膜を形成する。当該犠牲成長部に製膜される薄膜はＧｅ結晶層１６６またはシード化合物半導体結晶１０８と同等の結晶品質を有する結晶薄膜である必要はなく、多結晶体あるいは非晶質体であってもよい。また、犠牲成長部に製膜される薄膜はデバイス製造用に用いられなくてもよい。
犠牲成長部は、それぞれの阻害層１０４を別個に囲んでよい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。
また、各々の阻害層１０４は複数の開口１０５を有してもよい。電子デバイス１００は、隣接する２つの開口１０５の間に、犠牲成長部を含んでよい。犠牲成長部の各々は、等間隔に配置されてもよい。
ＧＯＩ基板１０２の表面近傍の領域が、犠牲成長部として機能してもよい。また、犠牲成長部は、阻害層１０４に形成された、ＧＯＩ基板１０２に達する溝であってもよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってもよい。なお、犠牲成長部においても結晶成長が生じてよい。
上述したように、犠牲成長部が、隣接する２つの阻害層１０４の間に配置される。または、犠牲成長部が、それぞれの阻害層１０４を囲むように設けられる。これにより、犠牲成長部が、被覆領域の表面を拡散している上記前駆体を、捕捉、吸着または固着する。従って、開口１０５の内部において、安定した成長速度で結晶を成長させることができる。上記前駆体は、シード化合物半導体結晶１０８の原料の一例である。
ＧＯＩ基板１０２の表面に所定の大きさの被覆領域が配されており、被覆領域はＧＯＩ基板１０２の表面に囲まれている。例えば、ＭＯＣＶＤ法により、開口１０５の内部に結晶を成長させる場合、ＧＯＩ基板１０２の表面まで到達した前駆体の一部がＧＯＩ基板１０２の表面で結晶成長する。このように、上記前駆体の一部がＧＯＩ基板１０２の表面で消費されることで、開口１０５の内部に形成される結晶の成長速度が安定化する。
犠牲成長部の別の例としては、Ｓｉ、ＧａＡｓ等で形成された半導体領域が挙げられる。例えば、阻害層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、または半導体多結晶を堆積することで、犠牲成長部が形成されてもよい。犠牲成長部は、隣接する２つの阻害層１０４の間に配されてもよく、阻害層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配置されてもよい。また、被覆領域が、前駆体の拡散が阻害される領域に囲まれてもよい。
隣接する２つの阻害層１０４がわずかでも離れていれば、開口１０５の内部における結晶の成長速度は安定化する。隣接する２つの阻害層１０４は、２０μｍ以上離れて設けられてもよい。複数の阻害層１０４は、犠牲成長部を挟んで２０μｍ以上隔てて設けられてもよい。これにより、開口１０５の内部において、より安定した成長速度で結晶が成長する。ここで、隣接する２つの阻害層１０４の間の距離は、隣接する２つの阻害層１０４の外周上の点どうしの最短距離を示す。それぞれの阻害層１０４は、等間隔に配されてもよい。特に、隣接する２つの阻害層１０４の間の距離が１０μｍ未満である場合には、複数の阻害層１０４を等間隔に配置することで、開口１０５の内部において、安定した成長速度で結晶を成長させることができる。
開口１０５の積層方向から見た形状は、正方形、長方形、円形、楕円形、および長円形等の任意の形状である。開口１０５の積層方向から見た形状が円形あるいは楕円形の場合、開口１０５の幅は、各々直径および短径である。さらに開口１０５の積層方向と平行な面における断面形状も、矩形、台形放物線形状、および双曲線形状等の任意の形状である。開口１０５の積層方向と平行な面における断面形状が台形である場合、開口１０５の幅は、開口１０５の底面あるいは入り口における最短の幅である。
開口１０５の積層方向から見た形状が長方形または正方形であり、積層方向と平行な面における開口１０５の断面形状が矩形の場合、開口１０５内部の立体形状は直方体となる。開口１０５内部の立体形状は任意の形状である。任意な立体形状のアスペクト比は、開口１０５内部の立体形状に近似する直方体のアスペクト比であってもよい。
Ｇｅ結晶層１６６は、Ｇｅ結晶層１６６の内部を移動できる欠陥を捕捉する欠陥捕捉部を有してよい。当該欠陥は、Ｇｅ結晶層１６６の形成時に存在していた欠陥を含んでよい。欠陥捕捉部は、Ｇｅ結晶層１６６における、結晶界面（ｂｏｕｎｄａｒｙ）または結晶表面であってよく、Ｇｅ結晶層１６６に形成される物理的な傷であってもよい。例えば、欠陥捕捉部は、結晶界面または結晶表面であって、Ｓｉ基板１６２と略平行でない方向の面である。一例として、Ｇｅ結晶層１６６をライン状または孤立した島状にエッチングして、Ｇｅ結晶層１６６に界面を形成することで、欠陥捕捉部が形成される。また、機械的な引っ掻き、摩擦、イオン注入等により、Ｇｅ結晶層１６６に物理的な傷を形成することによっても、欠陥捕捉部が形成される。欠陥捕捉部は、Ｇｅ結晶層１６６において、開口１０５により露出されない領域に形成されてもよい。また、欠陥捕捉部は、Ｇｅ結晶層１６６と阻害層１０４との界面であってもよい。
上記欠陥は、Ｇｅ結晶層１６６に上記の温度および時間でアニールを施すことにより、上記欠陥がＧｅ結晶層１６６の内部を移動して、例えば、Ｇｅ結晶層１６６と阻害層１０４との界面に捕捉される。このように、Ｇｅ結晶層１６６の内部に存在した欠陥が、アニールにより上記界面に集中するので、Ｇｅ結晶層１６６の内部の欠陥密度が低減される。その結果、アニール前に比べて、開口１０５に露出したＧｅ結晶層１６６の表面の結晶性が向上する。
欠陥捕捉部は、アニールの温度および時間条件において、欠陥が移動可能な距離以下となるように配置されてよい。上記欠陥が移動可能な距離Ｌ［μｍ］は、アニール温度が７００〜９５０℃の場合、３μｍ〜２０μｍであってよい。欠陥捕捉部は、Ｇｅ結晶層１６６の開口１０５に露出する領域に含まれる全ての欠陥に対して上記距離内に配置されてよい。その結果、Ｇｅ結晶層１６６の当該領域の内部の貫通欠陥密度（または、貫通転位密度とも称する）が上記アニールにより低減される。例えば、Ｇｅ結晶層１６６の貫通転位密度は、１×１０６／ｃｍ２以下に低減される。
なお、Ｇｅ結晶層１６６は、Ｇｅ結晶層１６６の開口１０５に露出する領域に形成時に存在していた欠陥がＧｅ結晶層１６６の上記欠陥捕捉部にまで移動できる温度および時間の条件でアニールされてもよい。Ｇｅ結晶層１６６の当該領域は、所定の条件のアニールにおいて欠陥が移動する距離の２倍を越えない最大幅で形成されてよい。
また、Ｇｅ結晶層１６６の開口１０５に露出する領域は、アニールの温度における、Ｇｅ結晶層１６６とＳｉ基板１６２との熱膨張係数の相違によるストレスが加えられた場合であっても、Ｇｅ結晶層１６６の当該領域に欠陥が発生しない大きさに形成されてよい。Ｇｅ結晶層１６６の当該領域の、主面１７２と略平行な方向の最大幅は、４０μｍ以下であってよく、好ましくは２０μｍ以下であってよい。
以上の構成を採用することにより、Ｇｅ結晶層１６６の欠陥捕捉部以外の領域における欠陥密度が低減される。例えば、Ｇｅ結晶層１６６が開口１０５に露出した絶縁層１６４に接して形成される場合、格子欠陥等が発生する場合がある。上記欠陥は、Ｇｅ結晶層１６６の内部を移動でき、Ｇｅ結晶層１６６の温度が高いほど移動速度も増加する。また、上記欠陥は、Ｇｅ結晶層１６６の表面および界面等において捕捉される。
これにより、エピタキシャル薄膜における欠陥が低減され、電子デバイス１００の性能が向上する。例えば、開口１０５に露出したＧｅ結晶層１６６の表面を結晶核としてシード化合物半導体結晶１０８を成長させた場合には、シード化合物半導体結晶１０８の結晶性を高めることができる。また、結晶性に優れるＧｅ結晶層１６６を基板材料とすることで、格子不整合により絶縁層１６４には直接結晶成長できない種類の薄膜を、良質に形成することができる。
Ｇｅ結晶層１６６は、シード化合物半導体結晶１０８の結晶核を提供してよい。開口１０５に露出したＧｅ結晶層１６６の表面を、シード化合物半導体結晶１０８の結晶核として用いた場合には、シード化合物半導体結晶１０８の結晶性を高めることができる。また、エピタキシャル薄膜における基板材料に起因する欠陥を低減でき、結果として電子デバイス１００の性能を向上できる。また、格子不整合に起因して、絶縁層１６４には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ結晶層１６６を基板材料として良質な結晶薄膜を形成できる。
なお、本明細書において、欠陥密度が小さいとは、所定の大きさの結晶層の内部に含まれる貫通転位の個数の平均値が０．１個以下である場合をいう。貫通転位とは、Ｇｅ結晶層１６６を貫通するように形成された欠陥をいう。また、貫通転位の平均値が０．１個であるとは、活性層部分の面積が１０μｍ×１０μｍ程度のデバイスを１０個検査して、貫通転位を有するデバイスが１個発見された場合を言い、転位密度に換算すれば、エッチピット法または透過型電子顕微鏡（以下、ＴＥＭという場合がある。）による平面断面観察により測定した平均転位密度が、おおよそ、１．０×１０５ｃｍ−２以下の場合を言う。
Ｇｅ結晶層１６６は、シード化合物半導体結晶１０８に対向する面が、気体のＰ化合物により表面処理されてよい。これにより、Ｇｅ結晶層１６６に形成する膜の結晶性を高めることができる。Ｐを含むガスは、例えば、ＰＨ３（フォスフィン）を含むガスであってよい。
シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６に格子整合または擬格子整合する化合物半導体の一部を構成してよい。シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６に接して、形成されてよい。シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６に格子整合または擬格子整合してよい。
シード化合物半導体結晶１０８は、アニールされたＧｅ結晶層１６６を核として成長した化合物半導体結晶であってよい。シード化合物半導体結晶１０８は、阻害層１０４の表面よりも凸に形成されてよい。シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６が形成された領域に形成され、シード化合物半導体結晶１０８の上部が、阻害層１０４の表面より上になるように形成されてよい。例えば、シード化合物半導体結晶１０８は、開口１０５の内部で、Ｇｅ結晶層１６６の表面を結晶核として結晶成長して、阻害層１０４の表面より突出するように形成されてよい。
阻害層１０４の表面より突出したシード化合物半導体結晶１０８の特定面は、第１化合物半導体結晶１１０の結晶核になるシード面であってよい。ＧＯＩ基板１０２の面方位が（１００）であり、＜００１＞方向に開口１０５を形成する場合、シード化合物半導体結晶１０８のシード面は、（１１０）面およびこれと等価な面である。＜０１１＞方向に開口１０５を形成する場合、シード化合物半導体結晶１０８のシード面は、（１１１）Ａ面およびこれと等価な面である。結晶性の優れたシード化合物半導体結晶１０８は、結晶性の優れたシード面を提供する。これにより、シード化合物半導体結晶１０８を結晶核にして結晶成長する第１化合物半導体結晶１１０の結晶性が高まる。
シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６に格子整合または擬格子整合する４族、３−５族または２−６族の化合物半導体であってよく、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を例示できる。シード化合物半導体結晶１０８とＧｅ結晶層１６６との間に、バッファ層が形成されてもよい。バッファ層は、Ｇｅ結晶層１６６に格子整合または擬格子整合する化合物半導体の一部を構成してよい。バッファ層は、Ｐを含む３−５族化合物半導体層を有してよい。
第１化合物半導体結晶１１０は、シード化合物半導体結晶１０８の特定面を核として、阻害層１０４の上にラテラル成長して形成される。第１化合物半導体結晶１１０は、ラテラル成長化合物半導体結晶の一例である。第１化合物半導体結晶１１０は、Ｇｅ結晶層１６６に格子整合または擬格子整合する化合物半導体の一部を構成してよい。第１化合物半導体結晶１１０は、シード化合物半導体結晶１０８の特定面に格子整合または擬格子整合する４族、３−５族または２−６族の化合物半導体であってよく、例えば、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）である。第１化合物半導体結晶１１０の特定面は、第２化合物半導体結晶１１２の結晶核になり得るシード面を提供してよい。第１化合物半導体結晶１１０は、優れた結晶性を有しているので、第１化合物半導体結晶１１０は、結晶性の優れたシード面を提供できる。
第２化合物半導体結晶１１２は、ラテラル成長化合物半導体結晶の一例である。第２化合物半導体結晶１１２は、第１化合物半導体結晶１１０の特定面をシード面として、阻害層１０４の上にラテラル成長してよい。第２化合物半導体結晶１１２は、Ｇｅ結晶層１６６に格子整合または擬格子整合する化合物半導体の一部を構成してよい。第２化合物半導体結晶１１２は、結晶性の優れた第１化合物半導体結晶１１０の特定面をシード面として結晶成長するので、結晶性の優れた第２化合物半導体結晶１１２が形成される。これにより、第２化合物半導体結晶１１２は、欠陥を含まない無欠陥領域を有する。
第２化合物半導体結晶１１２は、Ｇｅ結晶層１６６に格子整合または擬格子整合する、２−６族化合物半導体または３−５族化合物半導体を含んでよい。第２化合物半導体結晶１１２は、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。第２化合物半導体結晶１１２は、例えば、ＧａＡｓまたはＩｎＧａＡｓ層を含んでよい。
Ｇｅ結晶層１６６は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてもよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってもよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ結晶層１６６を形成する場合であっても、阻害層１０４の表面へのＧｅ結晶の堆積を抑制できる。
シード化合物半導体結晶１０８は、その上部が阻害層１０４の表面より突出するように、Ｇｅ結晶層１６６を核として結晶成長してもよい。例えば、シード化合物半導体結晶１０８は、阻害層１０４の表面よりも突出するまで、開口１０５の内部で結晶成長する。
シード化合物半導体結晶１０８は、一例としてＧｅ結晶層１６６に格子整合または擬格子整合する４族、３−５族または２−６族の化合物半導体である。より具体的には、シード化合物半導体結晶１０８は、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）であってもよい。また、シード化合物半導体結晶１０８とＧｅ結晶層１６６との間に、バッファ層が形成されてもよい。バッファ層は、Ｇｅ結晶層１６６に格子整合または擬格子整合してもよい。バッファ層はＰを含む３−５族化合物半導体層を有してもよい。
シード化合物半導体結晶１０８は、機能層の一例である。シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６に接して形成されてもよい。すなわち、シード化合物半導体結晶１０８は、Ｇｅ結晶層１６６上に結晶成長される。結晶成長の一例としてエピタキシャル成長が例示できる。
シード化合物半導体結晶１０８は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってよい。あるいはシード化合物半導体結晶１０８は、Ｇｅに格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。たとえばシード化合物半導体結晶１０８として、ＧａＡｓ層が例示できる。
シード化合物半導体結晶１０８は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、シード化合物半導体結晶１０８を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ Ｂ０６０１−２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
シード化合物半導体結晶１０８の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、シード化合物半導体結晶１０８のＲａ値を０．０２μｍ以下にできる。一方、シード化合物半導体結晶１０８の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質なシード化合物半導体結晶１０８が得られる。例えば、シード化合物半導体結晶１０８を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
なお、本実施形態においては、Ｓｉ基板１６２と、絶縁層１６４と、Ｇｅ結晶層１６６と、阻害層１０４とが、この順に配置され、Ｇｅ結晶層１６６が開口１０５に露出する場合について説明したが、各部の位置関係は、この場合に限定されない。例えば、Ｇｅ結晶層１６６は、阻害層１０４が形成される前に、または、阻害層１０４が形成された後に、エッチング等により適切な大きさにパターニングされてよい。これにより、Ｇｅ結晶層１６６を、絶縁層１６４の上に局所的に形成できる。また、Ｇｅ結晶層１６６は開口１０５の内部にあってよい。
また、本実施形態において、Ｇｅ結晶層１６６の表面にシード化合物半導体結晶１０８が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ結晶層１６６と、シード化合物半導体結晶１０８との間に、中間層が配置されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
シード化合物半導体結晶１０８は、以下の手順で形成されてよい。まず、Ｇｅ結晶層１６６の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＧＯＩ基板１０２の温度を所定の温度まで昇温した後、シード化合物半導体結晶１０８を形成してよい。
なお、本実施形態において、第２化合物半導体結晶１１２は、第１化合物半導体結晶１１０の特定面をシード面として、阻害層１０４の上にラテラル成長した化合物半導体であったが、シード化合物半導体結晶１０８および第１化合物半導体結晶１１０は、一体として形成された化合物半導体結晶であってもよい。第２化合物半導体結晶１１２は、上記一体として形成された化合物半導体結晶の特定面をシード面として、阻害層１０４の上にラテラル成長した化合物半導体であってもよい。上記一体として形成されたシード化合物半導体結晶は、Ｇｅ結晶層１６６を核として成長された化合物半導体結晶であって、阻害層１０４の表面よりも凸に形成されたシード化合物半導体結晶であってもよい。これにより、阻害層１０４は、少なくとも一部が、第２化合物半導体結晶１１２とＧＯＩ基板１０２の絶縁層１６４との間に形成される。
第２化合物半導体結晶１１２の無欠陥領域の上に、活性領域を有する能動素子を形成してもよい。能動素子として、ゲート絶縁膜１１４、ゲート電極１１６、ソース・ドレイン電極１１８を備えるＭＩＳＦＥＴを例示できる。ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であってもよい。能動素子は、ＨＥＭＴであってもよい。
ゲート絶縁膜１１４は、ゲート電極１１６を第２化合物半導体結晶１１２から電気的に絶縁する。ゲート絶縁膜１１４として、ＡｌＧａＡｓ膜、ＡｌＩｎＧａＰ膜、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜、酸化ガドリニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化ランタン膜、及び、これらの絶縁膜の混合物または積層膜を例示できる。
ゲート電極１１６は制御電極の一例である。ゲート電極１１６は、ソースおよびドレインで例示される入出力間の電流または電圧を制御する。ゲート電極１１６として、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体、窒化タンタル。または金属シリサイド等が例示できる。
ソース・ドレイン電極１１８は入出力電極の一例である。ソース・ドレイン電極１１８は、各々ソース領域およびドレイン領域にコンタクトする。ソース・ドレイン電極１１８として、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体、窒化タンタル、または金属シリサイド等が例示できる。
なお、ソース・ドレイン電極１１８の下部にはソースおよびドレインの各領域が形成されるが図では省略している。また、ゲート電極１１６の下部であってソースおよびドレイン領域の間のチャネル領域が形成されるチャネル層は、第２化合物半導体結晶１１２自体であってもよく、第２化合物半導体結晶１１２の上に形成された層であってもよい。第２化合物半導体結晶１１２とチャネル層との間には、バッファ層が形成されてもよい。チャネル層あるいはバッファ層として、ＧａＡｓ層、ＩｎＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＰ層、ＺｎＳｅ層等が例示できる。
図７に示す通り、電子デバイス１００は、６つのＭＩＳＦＥＴを有する。６つのＭＩＳＦＥＴのうち、３つのＭＩＳＦＥＴがゲート電極１１６およびソース・ドレイン電極１１８の配線によって相互に接続されている。また、ＧＯＩ基板１０２の上に複数形成されたＧｅ結晶層１６６の、各々の開口１０５に露出する各々の領域を核として結晶成長された第２化合物半導体結晶１１２は、阻害層１０４の上で互いに接することなく形成されている。
複数の第２化合物半導体結晶１１２が互いに接することなく形成されているので、隣接する第２化合物半導体結晶１１２との間に界面を形成されることがない。従って、当該界面に起因する欠陥が生じない。第２化合物半導体結晶１１２の上に形成される能動素子は、その活性層において優れた結晶性が実現されていればよく、第２化合物半導体結晶１１２が接することなく形成されることによる不具合は生じない。
各能動素子における駆動電流を増加したい場合には、各能動素子をたとえば並列に接続する。なお、図７から図９に例示される電子デバイスにおいては、開口１０５を挟んで２個のＭＩＳＦＥＴが形成されているが、２個のＭＩＳＦＥＴの間は、化合物半導体層のエッチング等による除去またはイオン注入等による不活性化により、互いに分離されて形成されてもよい。
本実施形態において、Ｓｉ基板１６２と、絶縁層１６４と、Ｇｅ結晶層１６６と、アニールされたＧｅ結晶層１６６に格子整合または擬格子整合する化合物半導体とが、Ｓｉ基板１６２の主面１７２に略垂直な方向に、この順に配置される場合について説明したが、各部の位置関係は、この場合に限定されない。例えば、化合物半導体は、Ｇｅ結晶層１６６における、Ｓｉ基板１６２の主面１７２に略垂直な面の少なくとも１つに接して、Ｇｅ結晶層１６６に格子整合または擬格子整合してよい。このとき、Ｇｅ結晶層１６６と、化合物半導体とが、Ｓｉ基板１６２の主面１７２に略平行な方向に配置される。
図１０から図１４は、電子デバイス１００の製造過程における断面例を示す。図１０は、図７のＡ−Ａ線断面の製造過程における断面例を示す。図１０に示すように、少なくとも一部において、Ｓｉ基板１６２と、絶縁層１６４と、Ｇｅ結晶層１６６とを、この順に備えるＧＯＩ基板１０２が準備される。ＧＯＩ基板１０２は、市販のＧＯＩ基板を用いてよい。次に、ＧＯＩ基板１０２に、結晶成長を阻害する阻害層１０４が形成される。阻害層１０４は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成できる。阻害層１０４に、ＧＯＩ基板１０２に達する開口１０５が形成される。開口１０５は、例えば、フォトリソグラフィ法により形成できる。図１０に示すように、開口１０５はＧｅ結晶層１６６を露出させる。
次に、Ｇｅ結晶層１６６が、アニールされる。なお、Ｇｅ結晶層１６６は、阻害層１０４が形成される前にアニールされてもよい。
図１１は、図７のＡ−Ａ線断面図の製造過程における断面例を示す。図１１に示すように、アニールされたＧｅ結晶層１６６を核として、シード化合物半導体結晶が、阻害層１０４の表面よりも凸に形成される。即ち、シード化合物半導体結晶は、阻害層１０４の表面から突出するように形成される。シード化合物半導体結晶は、以下のようにして形成できる。
図１１に示すように、Ｇｅ結晶層１６６を核として、シード化合物半導体結晶１０８が、阻害層１０４の表面よりも凸に形成される。シード化合物半導体結晶１０８の一例として、ＧａＡｓを形成する場合には、ＭＯＣＶＤ法（有機金属気相成長法）または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法が利用できる。この場合、原料ガスには、ＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。成長温度としては、６００℃以上７００℃以下が例示できる。
図１２は、図７のＢ−Ｂ線断面図の製造過程における断面例を示す。図１２に示すように、シード化合物半導体結晶１０８の特定面をシード面にして、第１化合物半導体結晶１１０が形成される。この段階における断面は、図９と同様になる。第１化合物半導体結晶１１０の一例として、ＧａＡｓを形成する場合には、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法が利用できる。この場合、原料ガスには、ＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。成長温度としては、６００℃以上７００℃以下が例示できる。
図１３は、図７のＡ−Ａ線断面図の製造過程における断面例を示す。図１３に示すように、第１化合物半導体結晶１１０の特定面をシード面として、阻害層１０４の上に、第２化合物半導体結晶１１２がラテラル成長する。第２化合物半導体結晶１１２の一例として、ＧａＡｓを形成する場合には、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法が利用できる。この場合、原料ガスには、ＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。
例えば、（００１）面上におけるラテラル成長を促進するには、低温成長の条件を選択することが好ましい。具体的には７００℃以下の温度条件、さらに好ましくは、６５０℃以下の温度条件で成長させてよい。例えば、＜１１０＞方向にラテラル成長させる場合には、ＡｓＨ３の分圧が高い条件で成長させることが好ましい。例えば、ＡｓＨ３の分圧が、１×１０−３ａｔｍ以上の条件で成長させることが好ましい。これにより、＜１１０＞方向の成長レートを、＜−１１０＞方向の成長レートより大きくできる。
図１４は、図７のＡ−Ａ断面図の一部を表す断面例を示す。図１４に示すように、第２化合物半導体結晶１１２の上に、ゲート絶縁膜１１４になる絶縁膜、および、ゲート電極１１６になる導電膜が、順次形成される。当該形成された導電膜および絶縁膜は、例えば、フォトリソグラフィ法によりパターニングされる。これにより、ゲート絶縁膜１１４およびゲート電極１１６が形成される。その後、ソース・ドレイン電極１１８になる導電膜が形成される。当該形成した導電膜は、例えば、フォトリソグラフィ法によりパターニングされ、図８に示す電子デバイス１００が得られる。
図１５および図１６は、電子デバイス１００の他の製造過程における断面例を示す。図１５に示すように、本実施形態においても、少なくとも一部の領域において、Ｓｉ基板１６２と、絶縁層１６４と、Ｇｅ結晶層１６６とを、この順に備えるＧＯＩ基板１０２を準備する。本実施形態において、Ｇｅ結晶層１６６は、エッチングなどによりパターニングされて、単一または互いに離れて形成される。例えば、ＧＯＩ基板１０２のＧｅ結晶層１６６の一部が残存するように、Ｇｅ結晶層１６６がエッチングされる。上記エッチングには、例えば、フォトリソグラフィ法が利用できる。なお、Ｇｅ結晶層１６６の最大幅寸法として５μｍ以下、好ましくは２μｍ以下を例示できる。ここで、本明細書において、「幅」とは、ＧＯＩ基板１０２の主面に略平行な方向の長さを表す。
図１６に示すように、ＧＯＩ基板１０２において、Ｇｅ結晶層１６６が形成された領域以外の領域に、阻害層１０４が形成される。阻害層１０４は、例えば、ＣＶＤ法によりＳｉＯ２を堆積させて形成される。その後の工程は、図１２以降の工程と同様であってよい。
図１７は、電子デバイス２００の平面例を示す。なお、図１７において、ゲート電極およびソース・ドレイン電極は省略している。電子デバイス２００における第２化合物半導体結晶１１２は、欠陥を捕捉する欠陥捕捉部１２０を有してもよい。欠陥捕捉部１２０は、Ｇｅ結晶層１６６およびシード化合物半導体結晶１０８が形成される開口１０５を起点として、第２化合物半導体結晶１１２の端部まで形成されてもよい。
欠陥捕捉部１２０の配置は、例えば、開口１０５を所定の配置で形成することで制御される。ここで、上記所定の配置は、電子デバイス２００の目的に応じて適宜設計される。例えば、開口１０５は複数形成されてもよい。また、上記複数の開口１０５は、等間隔に形成されてもよい。また、複数の開口１０５は、規則性を以って形成されてよく、周期的に形成されてもよい。複数の開口１０５のそれぞれの内部には、シード化合物半導体結晶１０８が形成されてよい。
図１８は、電子デバイス３００の平面例を示す。なお、図１８において、ゲート電極およびソース・ドレイン電極は省略している。電子デバイス３００における第２化合物半導体結晶１１２は、電子デバイス２００における欠陥捕捉部１２０に加えて欠陥捕捉部１３０を有する。欠陥捕捉部１３０は、第１化合物半導体結晶１１０のシード面または阻害層１０４において所定の間隔で形成された欠陥中心を起点として、第２化合物半導体結晶１１２の端部まで形成される。
欠陥中心は、例えば、物理的な傷等をシード面または阻害層１０４に形成して生成されてもよい。物理的な傷は、例えば、機械的な引っ掻き、摩擦、イオン注入等により形成できる。ここで、上記所定の間隔は、電子デバイス３００の目的に応じて適宜設計される。例えば、上記欠陥中心は、複数形成されてもよい。上記複数の欠陥中心は、等間隔に形成されてもよい。また、上記複数の欠陥中心は規則性を以って形成されてよく、周期的に形成されてよい。
欠陥捕捉部１２０および欠陥捕捉部１３０は、第２化合物半導体結晶１１２の結晶成長段階で形成されてもよい。欠陥捕捉部１２０および欠陥捕捉部１３０が形成されることで、第２化合物半導体結晶１１２の内部に存在する欠陥を、欠陥捕捉部１２０あるいは欠陥捕捉部１３０に集中させることができる。その結果、第２化合物半導体結晶１１２における、欠陥捕捉部１２０および欠陥捕捉部１３０でない領域のストレス等を低減して、結晶性を高めることができる。このため、第２化合物半導体結晶１１２において、電子デバイスを形成する領域の欠陥を低減できる。
図１９は、電子デバイス４００の断面例を示す。図１９の断面例は、図７におけるＡ−Ａ線断面に相当する。電子デバイス４００は、バッファ層４０２を有する他は、電子デバイス１００と同様の構成を有してよい。
バッファ層４０２は、Ｇｅ結晶層１６６に格子整合または擬格子整合する化合物半導体の一部を構成してよい。Ｇｅ結晶層１６６とシード化合物半導体結晶１０８との間に形成されてよい。バッファ層４０２は、Ｐを含む３−５族化合物半導体層であってよい。バッファ層４０２は、例えば、ＩｎＧａＰ層であってよい。ＩｎＧａＰ層は、例えば、エピタキシャル成長法により形成できる。
ＩｎＧａＰ層のエピタキシャル成長法としては、例えば、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法が用いられる。原料ガスには、ＴＭ−Ｇａ（トリメチルガリウム）、ＴＭ−Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）を用いてよい。ＩｎＧａＰ層をエピタキシャル成長させる場合、例えば、６５０℃の温度で結晶薄膜が形成される。バッファ層４０２を形成することで、シード化合物半導体結晶１０８の結晶性をさらに向上できる。
ＰＨ３処理の好ましい処理温度として、５００℃以上９００℃以下が例示できる。５００℃より低いと処理の効果が現れず、９００℃より高いとＧｅ結晶層１６６が変質するから好ましくない。さらに好ましい処理温度として、６００℃以上８００℃以下が例示できる。曝露処理は、プラズマ等によってＰＨ３を活性化してもよい。
バッファ層４０２は、単一の層であってもよく、複数の層を含んでもよい。バッファ層４０２は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。バッファ層４０２は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。バッファ層４０２は、４００℃以上で形成されてよい。この場合、Ｇｅ結晶層１６６のバッファ層４０２に対向する面が、気体のＰ化合物により表面処理されてよい。
図２０は、電子デバイス５００の断面例を示す。図２０の断面例は、図７におけるＡ−Ａ線断面に相当する。電子デバイス５００の構成は、ソース・ドレイン電極５０２の配置が相違する他は、電子デバイス１００の構成と同様であってもよい。電子デバイス５００において、ＭＩＳＦＥＴは、ソース・ドレイン電極１１８およびソース・ドレイン電極５０２を有する。上記ＭＩＳＦＥＴは、能動素子の一例であってよい。
ソース・ドレイン電極５０２は第１入出力電極の一例である。ソース・ドレイン電極１１８は第２入出力電極の一例である。図２０に示すとおり、第２化合物半導体結晶１１２の成長面は、ソース・ドレイン電極５０２に覆われている。即ち、ソース・ドレイン電極５０２は、第２化合物半導体結晶１１２の側面にも形成されている。
ソース・ドレイン電極５０２が第２化合物半導体結晶１１２の側面にも形成されることにより、第２化合物半導体結晶１１２あるいはその上に形成される活性層（キャリア移動層と称される場合もある。）でのキャリアの移動方向の延長線と交差する位置に入出力電極を配置できる。これにより、キャリア移動が容易になり、電子デバイス５００の性能が向上する。
図２１は、電子デバイス６００の断面例を示す。図２１の断面例は、図７におけるＡ−Ａ線断面に相当する。電子デバイス６００の構成は、ソース・ドレイン電極６０２の配置が相違する他は、電子デバイス５００の構成と同様である。電子デバイス６００において、ＭＩＳＦＥＴは、ソース・ドレイン電極６０２およびソース・ドレイン電極５０２を有する。上記ＭＩＳＦＥＴは、能動素子の一例であってよい。ソース・ドレイン電極６０２は第２入出力電極の一例であってよい。
電子デバイス６００において、第２化合物半導体結晶１１２の、開口１０５の上の領域は、例えば、エッチングにより除去されている。図２１に示すとおり、本実施形態において、上記エッチングにより露出した第２化合物半導体結晶１１２の側面は、ソース・ドレイン電極６０２により覆われている。これにより、電子デバイス６００におけるキャリア移動がさらに容易になり、電子デバイス６００の性能は、さらに向上する。
また、ソース・ドレイン電極６０２は、エッチングにより露出した開口１０５のシード化合物半導体結晶１０８を介して、Ｇｅ結晶層１６６に接続されている。これにより、例えば、ＭＩＳＦＥＴの一方の入出力端子を基板電位に維持して、ノイズを低減することができる。
図２２は、電子デバイス７００の断面例を示す。図２２の断面例は、図７におけるＡ−Ａ線断面に相当する。電子デバイス７００の構成は、下部ゲート絶縁膜７０２および下部ゲート電極７０４を備える他は、電子デバイス１００の場合と同様である。
下部ゲート電極７０４は、第２化合物半導体結晶１１２を挟んで、ゲート電極１１６と対向して配置される。下部ゲート電極７０４は、阻害層１０４の表面に形成された溝部に形成されてもよい。下部ゲート電極７０４および第２化合物半導体結晶１１２の間には、下部ゲート絶縁膜７０２が形成される。
電子デバイス７００においてゲート電極１１６および下部ゲート電極７０４を上記のように配置することにより、簡便にダブルゲート構造を実現できる。これにより、ゲートの制御性を高め、ひいては電子デバイス７００のスイッチング性能等を向上させることができる。
図２３は、半導体基板８０１の平面例を示す。半導体基板８０１は、ＧＯＩ基板８０２の上に、素子が形成される領域８０３を備える。領域８０３は、図示するとおり、ＧＯＩ基板８０２の表面に複数配置される。また、領域８０３は等間隔に配置される。ＧＯＩ基板８０２とＧＯＩ基板１０２とは同等である。例えば、市販のＧＯＩ基板がＧＯＩ基板８０２として利用される。
図２４は、領域８０３の一例を示す。領域８０３には阻害層８０４が形成される。阻害層８０４は、電子デバイス１００の阻害層１０４に相当する。阻害層８０４は絶縁性である。阻害層８０４として、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層が例示できる。開口８０６と電子デバイス１００の開口１０５とは同等である。即ち、開口８０６のアスペクト比および面積は、開口１０５と同様であってよい。阻害層８０４は、ＧＯＩ基板８０２の上に、複数形成され、複数の阻害層８０４は、それぞれ、間隔をおいて配置される。例えば、阻害層８０４は、１辺が５０μｍ以上４００μｍ以下の正方形に形成される。また、それぞれの阻害層８０４は、５０μｍ以上５００μｍ以下の間隔をおいて、等間隔に形成されてもよい。
本実施形態の半導体基板８０１では、図２４に示す開口８０６に電子素子としてヘテロジャンクション・バイポーラ・トランジスタ（以下、ＨＢＴと称する場合がある。）を形成する例を示す。開口８０６を囲むように形成された阻害層８０４の上には、ＨＢＴのコレクタに接続されるコレクタ電極８０８、エミッタに接続されるエミッタ電極８１０およびベースに接続されるベース電極８１２が各々形成される。なお、電極は、配線または配線のボンディングパッドに代えることもできる。また、電子素子の一例であるＨＢＴは、開口８０６ごとに一つ形成されてもよい。電子素子は相互に接続されてよく、また、並列に接続されてもよい。
図２５は、半導体基板８０１の断面図の一例を、阻害層８０４で被覆される被覆領域の開口８０６に形成されるＨＢＴと共に示す。半導体基板８０１は、ＧＯＩ基板８０２、阻害層８０４、バッファ層８２２、化合物半導体機能層８２４を備える。
ＧＯＩ基板８０２は、少なくとも一部の領域において、Ｓｉ基板８６２と、絶縁層８６４と、Ｇｅ結晶層８６６とを、この順に有する。Ｓｉ基板８６２、絶縁層８６４、Ｇｅ結晶層８６６は、それぞれ、電子デバイス１００のＳｉ基板１６２、絶縁層１６４、Ｇｅ結晶層１６６に相当する。Ｓｉ基板８６２は、主面８７２を含む。主面８７２とＳｉ基板１６２の主面１７２とは同等である。
阻害層８０４は、Ｇｅ結晶層８６６の上に形成され、化合物半導体機能層８２４の結晶成長を阻害する。阻害層８０４は、化合物半導体機能層８２４のエピタキシャル成長を阻害する。阻害層８０４と阻害層１０４とは同等である。
阻害層８０４は、Ｇｅ結晶層８６６の一部を覆うように設けられる。また、阻害層８０４には、Ｇｅ結晶層８６６まで貫通する開口８０６が形成される。阻害層８０４の表面の形状は正方形であってよく、阻害層８０４は、表面の中心に開口８０６を有してもよい。阻害層８０４はＧｅ結晶層８６６に接して形成されてもよい。
Ｇｅ結晶層８６６は、ＳｉｘＧｅ１−ｘ結晶（０≦ｘ＜１）の一例である。つまり、Ｇｅ結晶層８６６とＧｅ結晶層１６６とは同等である。Ｇｅ結晶層８６６は、阻害層８０４の開口８０６に表面の少なくとも一部を露出させる。
バッファ層８２２は、Ｇｅ結晶層８６６に格子整合または擬格子整合する。バッファ層８２２とバッファ層４０２とは同等である。バッファ層８２２は、Ｇｅ結晶層８６６と化合物半導体機能層８２４との間に形成されてもよい。バッファ層８２２はＰを含む３−５族化合物半導体層であってもよい。バッファ層は、例えば、ＩｎＧａＰ層であってよい。ＩｎＧａＰ層は、例えば、エピタキシャル成長法により形成できる。
ＩｎＧａＰ層が、Ｇｅ結晶層８６６に接してエピタキシャル成長する場合、ＩｎＧａＰ層は、阻害層８０４の表面には形成されず、Ｇｅ結晶層８６６の表面に選択的に成長される。ＩｎＧａＰ層の膜厚は、薄いほど化合物半導体機能層８２４の結晶性は向上する。なお、半導体基板８０１は、バッファ層８２２を含まなくてもよい。このとき、Ｇｅ結晶層８６６の化合物半導体機能層８２４に対向する面は、気体のＰ化合物で表面処理されてよい。
化合物半導体機能層８２４は、Ｇｅ結晶層８６６に格子整合または擬格子整合する化合物半導体の一例であってよい。化合物半導体機能層８２４には、例えば、ＨＢＴが形成される。ＨＢＴは、電子素子の一例である。化合物半導体機能層８２４は、Ｇｅ結晶層８６６に接して形成されてもよい。即ち、化合物半導体機能層８２４は、Ｇｅ結晶層８６６に接して、または、バッファ層８２２を介して形成されてもよい。化合物半導体機能層８２４は、結晶成長により形成されてもよい。例えば、化合物半導体機能層８２４は、エピタキシャル成長により形成される。
化合物半導体機能層８２４は、Ｇｅ結晶層８６６に格子整合または擬格子整合する、３−５族化合物層または２−６族化合物層であってもよい。化合物半導体機能層８２４は、Ｇｅ結晶層８６６に格子整合または擬格子整合する、３−５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。たとえば化合物半導体機能層８２４として、ＧａＡｓ、ＩｎＧａＡｓ層が例示できる。
化合物半導体機能層８２４には、電子素子としてＨＢＴが形成される。なお、化合物半導体機能層８２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、電子素子はＨＢＴに限定されず、例えば、発光ダイオード、高電子移動度トランジスタ（以下、ＨＥＭＴと称する場合がある。）、太陽電池、薄膜センサであってもよい。
化合物半導体機能層８２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが、各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面には、コンタクトホールを介して、コレクタ電極８０８、エミッタ電極８１０およびベース電極８１２が形成される。化合物半導体機能層８２４は、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。即ち、コレクタ層はバッファ層８２２の上に形成され、エミッタ層はバッファ層８２２とコレクタ層との間に形成され、ベース層は、バッファ層８２２とエミッタ層との間に形成される。
コレクタ層は、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ−３、膜厚５００ｎｍのｎ−ＧａＡｓ層とが、この順に積層した積層膜であってもよい。エミッタ層は、キャリア濃度が３．０×１０１７ｃｍ−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ−３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層とが、この順に積層した積層膜であってもよい。ベース層は、キャリア濃度が５．０×１０１９ｃｍ−３、膜厚５０ｎｍのｐ＋ＧａＡｓ層であってもよい。ここで、キャリア濃度、膜厚の値は、設計値を示す。
化合物半導体機能層８２４以外のＳｉ層の少なくとも一部には、ＭＩＳＦＥＴ８８０が形成されてもよい。ＭＩＳＦＥＴ８８０は、Ｓｉデバイスの一例であってよい。ＭＩＳＦＥＴ８８０は、同図に示すように、ウエル８８２と、ゲート電極８８８とを有してもよい。図面には示されていないが、ウエルにはソース領域およびドレイン領域が形成されてもよい。また、ウエル８８２とゲート電極８８８との間には、ゲート絶縁膜が形成されてもよい。
化合物半導体機能層８２４以外のＳｉ層は、Ｓｉ基板８６２であってよい。ＭＩＳＦＥＴ８８０は、Ｓｉ基板８６２のＧｅ結晶層８６６に覆われていない領域に形成されてもよい。
Ｓｉ基板８６２は、単結晶Ｓｉ基板であってもよい。このとき、ＭＩＳＦＥＴ８８０は、単結晶Ｓｉ基板のＧｅ結晶層８６６および絶縁層８６４に覆われていない領域の少なくとも一部に形成されてもよい。また、Ｓｉ基板８６２には、Ｓｉを加工して形成される能動素子、機能素子のような電子素子だけでなく、Ｓｉ層の上に形成される配線、Ｓｉを含む配線、および、それらを組み合わせて形成される電子回路、および、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）の少なくとも１つが形成されてもよい。
なお、本実施形態では、ＳｉｘＧｅ１−ｘ結晶が、結晶成長により形成されたＧｅ結晶である場合について説明したが、この場合に限定されない。例えば、ＳｉｘＧｅ１−ｘ結晶は、電子デバイス１００の場合と同様に、０≦ｘ＜１の範囲のｘに対応するＳｉｘＧｅ１−ｘであってもよい。ＳｉｘＧｅ１−ｘ結晶は、Ｓｉの含有率が低いＳｉｘＧｅ１−ｘであってもよい。
図２６は、半導体基板１１０１の平面図の一例を示す。半導体基板１１０１は、ＧＯＩ基板１１０２の上に、孤立した島状のＧｅ結晶層１１２０を備える。ＧＯＩ基板１１０２は、電子デバイス１００のＧＯＩ基板１０２、または、半導体基板８０１のＧＯＩ基板８０２に相当する。図示するとおり、Ｇｅ結晶層１１２０はＧＯＩ基板１１０２の表面に複数形成され、例えば、等間隔に結晶成長される。本実施形態においては、Ｇｅ結晶層１１２０の上に電子素子としてＨＢＴが形成される例を示す。なお、電子素子は、島状のＧｅ結晶層１１２０ごとに一つ形成されてもよい。電子素子は相互に接続されてよく、また、並列に接続されてもよい。
Ｇｅ結晶層１１２０は、電子デバイス１００のＧｅ結晶層１６６、または、半導体基板８０１のＧｅ結晶層８６６に相当する。Ｇｅ結晶層１６６またはＧｅ結晶層８６６は、少なくとも一部を開口１０５または開口８０６から露出させる。これにより、化合物半導体層を選択的に成長させることができる。一方、Ｇｅ結晶層１１２０は、ＧＯＩ基板１１０２の誘電体層の上にＧｅ膜が形成された後、エッチング、機械的な引っ掻き、摩擦、イオン注入等により、単一または互いに離散的に形成される点で相違する。島状のＧｅ結晶層１１２０は、単一または互いに離散的に形成されたＧｅ結晶層の一例であってよい。島状のＧｅ結晶層の界面は、欠陥捕捉部として機能する。即ち、Ｇｅ結晶層１１２０をアニールすることで、Ｇｅ結晶層１１２０の内部の欠陥密度を低減できる。
図２７は、半導体基板１１０１の断面例を、Ｇｅ結晶層１１２０の上に形成されるＨＢＴと共に示す。半導体基板１１０１は、ＧＯＩ基板１１０２と、Ｇｅ結晶層１１２０と、ＩｎＧａＰ層１１２２と、化合物半導体機能層１１２４とを備える。ＧＯＩ基板１１０２は、Ｓｉ基板１１６２と、絶縁層１１６４と、Ｇｅ結晶層１１２０とを有する。Ｓｉ基板１１６２および絶縁層１１６４と、Ｓｉ基板１６２および絶縁層１６４とは同等である。Ｓｉ基板１１６２は主面１１７２を含む。主面１１７２はＳｉ基板１６２の主面１７２と同等である。
Ｇｅ結晶層１１２０は、絶縁層１１６４の上に、孤立した島状に形成されてもよい。Ｇｅ結晶層１１２０は、例えば、エッチングにより形成されてもよい。
ＩｎＧａＰ層１１２２は、バッファ層の一例である。ＩｎＧａＰ層１１２２とバッファ層８２２とは同様の構成を有する。化合物半導体機能層１１２４と化合物半導体機能層８２４とは同様の構成を有する。
なお、本実施形態では、ＳｉｘＧｅ１−ｘ結晶が、結晶成長により形成されたＧｅ結晶を含む場合について説明したが、この場合に限定されない。例えば、電子デバイス１００および半導体基板８０１の場合と同様に、ＳｉｘＧｅ１−ｘ結晶は、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）を含んでよい。ＳｉｘＧｅ１−ｘ結晶は、Ｓｉの含有率が低いＳｉｘＧｅ１−ｘであってもよい。また、本実施形態では、製造過程において、ＩｎＧａＰ層１１２３および付随層１１２５が、形成される。
化合物半導体機能層１１２４には、電子素子の一例としてＨＢＴが形成される。なお、化合物半導体機能層１１２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、電子素子はＨＢＴに限定されず、例えば、発光ダイオード、ＨＥＭＴ（高電子移動度トランジスタ）、太陽電池、薄膜センサであってよい。化合物半導体機能層１１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１１０８、エミッタ電極１１１０およびベース電極１１１２が形成される。化合物半導体機能層１１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ−３、膜厚５００ｎｍのｎ−ＧａＡｓ層とが、この順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ−３、膜厚５０ｎｍのｐ＋ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ−３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層とが、この順に積層した積層膜を例示できる。ここで、キャリア濃度、膜厚の値は、設計値を示す。
図２８から図３２は、半導体基板１１０１の製造過程における断面例を示す。図２８に示すように、Ｓｉ基板１１６２と、絶縁層１１６４と、Ｇｅ結晶層１１６６とを、少なくとも一部の領域においてこの順に備えるＧＯＩ基板１１０２が準備される。Ｇｅ結晶層１１６６は、例えば、エピタキシャル成長により形成される。Ｇｅ結晶層１１６６は、ＧｅＨ４を原料ガスとするＭＯＣＶＤ法またはＭＢＥ法で形成されてよい。Ｇｅ結晶層１１６６と、Ｇｅ結晶層１６６と、Ｇｅ結晶層８６６とは同等である。
図２９に示すように、Ｇｅ結晶層１１６６をパターニングすることで、島状のＧｅ結晶層１１２０が形成される。Ｇｅ結晶層１１６６は、例えば、フォトリソグラフィ法によりパターニングされる。
図３０に示すように、パターニングされたＧｅ結晶層１１２０は、アニールされる。アニールの温度及び時間は、例えば８００〜９００℃で２０〜１００分間であってよい。また、アニールは、複数段階のアニールであってよい。アニールは、例えば、２段階アニールであってもよい。即ち、Ｇｅの融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施してもよい。上記２段階アニールは複数回繰り返されてよい。高温アニールの温度および時間は、例えば、８００〜９００℃で、２〜１０分間であってよい。低温アニールの温度および時間は、例えば、６８０〜７８０℃で２〜１０分間であってよい。このような２段階アニールが、例えば、１０回、繰り返されてよい。
本実施形態では、パターニングして島状に形成したＧｅ結晶層１１２０に、２段階のアニールを複数回繰り返す。これにより、エピタキシャル成長またはパターニングの段階で存在する欠陥を、Ｇｅ結晶層１１２０の縁辺部に移動させることができる。即ち、Ｇｅ結晶層１１２０の縁辺部は、Ｇｅ結晶層１１２０の内部を移動できる欠陥を捕捉する欠陥捕捉部として機能する。Ｇｅ結晶層１１２０は、島状に形成されるので、Ｇｅ結晶層１１２０の形成時に存在していた欠陥の多くがアニールによって移動できる距離内に、欠陥捕捉部が配置される。つまり、Ｇｅ結晶層１１２０に含まれる任意の点から欠陥捕捉部までの最大の距離が、アニールにおいて欠陥が移動可能な距離よりも小さい。その結果、多くの欠陥がＧｅ結晶層１１２０の縁辺部に排除されるので、Ｇｅ結晶層１１２０の内部の欠陥密度は、極めて低くなる。
これにより、例えば、後に形成するエピタキシャル薄膜における、基板材料に起因する欠陥を低減できる。その結果、化合物半導体機能層１１２４に形成する電子素子の性能が向上する。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ結晶層１１２０を基板材料として良質な結晶薄膜を形成できる。
図３１に示すように、ＩｎＧａＰ層１１２２が、Ｇｅ結晶層１１２０の上に結晶成長して形成される。ＩｎＧａＰ層１１２２は、Ｇｅ結晶層１１２０に接して、形成されてよい。ＩｎＧａＰ層１１２２は、バッファ層の一例であってよい。ＩｎＧａＰ層１１２２は、エピタキシャル成長法により形成されてよい。なお、本実施形態においては、Ｇｅ結晶層１１２０が形成されていない絶縁層１１６４の上にも、ＩｎＧａＰ層１１２３が形成される。ＩｎＧａＰ層１１２３は、ＩｎＧａＰ層１１２２と比較して結晶性に劣るので、ＩｎＧａＰ層１１２３の上には、電子素子を形成しなくてよい。ＩｎＧａＰ層１１２３は、例えば、エッチングにより除去してよい。
ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３は、例えば、ＭＯＣＶＤ法またはＭＢＥ法によりエピタキシャル成長される。原料ガスには、ＴＭ−Ｇａ（トリメチルガリウム）、ＴＭ−Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）が利用できる。ＩｎＧａＰ層のエピタキシャル成長では、例えば、６５０℃の高温雰囲気で結晶薄膜が形成される。
図３２に示すように、ＩｎＧａＰ層１１２２の上に、化合物半導体機能層１１２４が形成される。化合物半導体機能層１１２４は、例えば、エピタキシャル成長法により形成される。化合物半導体機能層１１２４は、ＩｎＧａＰ層１１２２に接して、形成されてもよい。なお、ＩｎＧａＰ層１１２３の上にも、付随層１１２５が、化合物半導体機能層１１２４と同時に形成される。付随層１１２５は、化合物半導体機能層１１２４と比較して結晶性が劣るので、付随層１１２５の上には、電子素子を形成しなくてもよい。付随層１１２５は、例えば、エッチングにより除去してよい。
化合物半導体機能層１１２４は、ＧａＡｓ層、または、ＩｎＧａＡｓ等を含むＧａＡｓ系積層膜であってもよい。ＧａＡｓ層またはＧａＡｓ系積層膜は、例えば、ＭＯＣＶＤ法またはＭＢＥ法によりエピタキシャル成長させてよい。原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。成長温度として、６００℃から７００℃が例示できる。化合物半導体機能層１１２４に、ＨＢＴ等の電子素子を形成することで、半導体基板１１０１が得られる。
なお、本実施形態では、Ｇｅ結晶層１１２０が形成された段階でアニールする場合について説明したが、ＩｎＧａＰ層１１２２が形成された段階でアニールしてもよい。即ち、Ｇｅ結晶層１１２０が形成された後、アニールすることなく、続けてＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３が形成されてもよい。そして、ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３を形成した後、Ｇｅ結晶層１１２０、ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３がアニールされてもよい。
（実施例１）
図１０から図１１に示された手順に従って、ＧＯＩ基板１０２の上に、開口１０５が形成された阻害層１０４と、開口１０５の底部に露出したＧｅ結晶層１６６とを備える半導体基板を作製した。ＧＯＩ基板１０２の上には、２５０００個の開口１０５を作製した。また、図１０から図１４に示された手順に従って、上記開口１０５ごとに、電子デバイス１００を作製した。電子デバイスは、２５０００個製造した。
ＧＯＩ基板１０２のＳｉ基板１６２には、単結晶Ｓｉ基板を用いた。ＧＯＩ基板１０２は、市販のＧＯＩ基板を用いた。阻害層１０４として、ＳｉＯ２を、ＣＶＤ法により形成した後、フォトリソグラフィ法により阻害層１０４に開口１０５を形成した。開口１０５のアスペクト比は、１とした。８００℃で、１０分間の高温アニールと、６８０℃で、１０分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを、１０回実施した。これにより、上記半導体基板が得られた。
上記半導体基板のＧｅ結晶層１６６の上に、シード化合物半導体結晶１０８、第１化合物半導体結晶１１０および第２化合物半導体結晶１１２として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、原料ガスとしてＴＭ−ＧａおよびＡｓＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により形成した。第２化合物半導体結晶１１２は、ＡｓＨ３の分圧を、１×１０−３ａｔｍにして成長させた。第２化合物半導体結晶１１２の上に、高抵抗ＡｌＧａＡｓのゲート絶縁膜１１４、Ｐｔのゲート電極１１６、および、Ｗのソース・ドレイン電極１１８を形成して、電子デバイス１００が得られた。
Ｇｅ結晶層１６６が形成された半導体基板について、Ｇｅ結晶層１６６の表面に形成された欠陥の有無を検査した。検査は、エッチピット法により実施した。その結果、Ｇｅ結晶層１６６の表面には、欠陥は発見されなかった。また、１０個の電子デバイス１００について、貫通欠陥の有無を検査した。検査は、ＴＥＭによる面内断面観察により実施した。その結果、貫通欠陥が発見された電子デバイス１００は、０個であった。
本実施形態によれば、Ｇｅ結晶層１６６にアニールを施したことにより、Ｇｅ結晶層１６６の結晶性をさらに高めることができた。Ｇｅ結晶層１６６の結晶性が向上したので、Ｇｅ結晶層１６６を核とするシード化合物半導体結晶１０８、および、シード化合物半導体結晶１０８の特定面をシード面とする第１化合物半導体結晶１１０、および、第１化合物半導体結晶１１０の特定面をシード面とする第２化合物半導体結晶１１２の結晶性が向上した。また、アスペクト比が√３／３以上の開口１０５の内部に、シード化合物半導体結晶１０８の一部を形成したので、第１化合物半導体結晶１１０、および、第１化合物半導体結晶１１０の特定面をシード面とする第２化合物半導体結晶１１２の結晶性が向上した。
以上の構成により、第２化合物半導体結晶１１２の上に形成する電子デバイス１００の活性層の結晶性を高め、安価な基板であるＧＯＩ基板１０２の上に形成した電子デバイス１００の性能を高めることができた。また、本実施形態の電子デバイス１００によれば、ＧＯＩ基板１０２の上に形成された第２化合物半導体結晶１１２に電子素子が形成されたので、電子デバイス１００の浮遊容量が低減され、電子デバイス１００の動作速度が向上した。また、Ｓｉ基板１６２へのリーク電流を低減できた。
（実施例２）
２５００個の領域８０３を備えた半導体基板８０１を、以下の通り作製した。ＧＯＩ基板８０２のＳｉ基板８６２には、単結晶Ｓｉ基板を用いた。ＧＯＩ基板８０２は、市販のＧＯＩ基板を用いた。酸化シリコンの阻害層８０４を、ＣＶＤ法により形成した後、フォトリソグラフィ法により開口８０６を形成して、Ｇｅ結晶層８６６を露出させた。開口８０６のアスペクト比は、１とした。開口８０６の形状は、一辺が２μｍの正方形として、隣接する開口８０６同士は、５００μｍの間隔をおいて配置した。阻害層８０４を形成した後、８００℃で、２分間の高温アニールと、６８０℃で、２分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを、１０回実施した。
次に、領域８０３のそれぞれのＧｅ結晶層８６６の上に、ＩｎＧａＰのバッファ層８２２を形成した。バッファ層８２２は、原料ガスとしてＴＭ−Ｇａ、ＴＭ−ＩｎおよびＰＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により形成した。
バッファ層８２２の上に、ＨＢＴのコレクタ層として、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、その上にキャリア濃度が１．０×１０１６ｃｍ−３、膜厚５００ｎｍのｎ−ＧａＡｓ層とを、この順に形成した。コレクタ層の上に、ＨＢＴのベース層として、キャリア濃度が５．０×１０１９ｃｍ−３、膜厚５０ｎｍのｐ＋ＧａＡｓ層を形成した。ベース層の上に、ＨＢＴのエミッタ層として、キャリア濃度が３．０×１０１７ｃｍ−３、膜厚３０ｎｍのｎ−ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ−３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ−３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層とを、この順に形成した。ここで、キャリア濃度、膜厚の値は、設計値を示す。
これにより、ベース層、エミッタ層、コレクタ層を含む化合物半導体機能層８２４が形成できた。ベース層、エミッタ層、コレクタ層のＧａＡｓ層は、原料ガスとしてＴＭ−ＧａおよびＡｓＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により形成した。その後、それぞれ、所定のエッチングにより、ベース層、エミッタ層、コレクタ層電極接続部を形成した。化合物半導体機能層８２４の表面に、コレクタ電極８０８、エミッタ電極８１０およびベース電極８１２を形成して、ＨＢＴを作製した。エミッタ層及びコレクタ層についてはＡｕＧｅＮｉ層を真空蒸着法により形成した。ベース層についてはＡｕＺｎ層を真空蒸着法により形成した。その後、水素雰囲気中において４２０℃で１０分間熱処理を施すことにより、各電極を形成した。各電極と上記駆動回路とを電気的に接続して、電子デバイスを作製した。
これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層８２４の表面をＳＥＭ（二次電子顕微鏡）で観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例３）
図２８から図３２に示された手順に従って、半導体基板１１０１を作製した。ＧＯＩ基板１１０２のＳｉ基板１１６２には、単結晶Ｓｉ基板を用いた。ＧＯＩ基板１１０２は、市販のＧＯＩ基板を用いた。Ｇｅ結晶層１１６６をフォトリソグラフィ法によりパターニングして、島状のＧｅ結晶層１１２０を形成した。Ｇｅ結晶層１１２０の大きさは、２μｍ×１０μｍとして、５００μｍおきに等間隔に配置した。Ｇｅ結晶層１１２０を形成した後、８００℃で、１０分間の高温アニールと、６８０℃で、１０分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを１０回実施した。
Ｇｅ結晶層１１２０が形成された半導体基板１１０１について、Ｇｅ結晶層１１２０の表面に形成された欠陥の有無を検査した。検査は、エッチピット法により実施した。その結果、Ｇｅ結晶層１１２０の表面には、欠陥は発見されなかった。
次に、実施例２の場合と同様にして、Ｇｅ結晶層１１２０の上に、ＨＢＴを形成して、電子デバイスを作製した。これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層１１２４の表面をＳＥＭ（二次電子顕微鏡）で観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例４）
ＳＯＩ基板１０１上に形成されたＳｉｘＧｅ１−ｘ結晶層５６（０．７＜ｘ＜１）を酸化濃縮法により酸化濃縮することによって形成したＧＯＩ基板を用いて、半導体基板を作製した。当該ＳＯＩ基板１０１は、（１００）結晶面から２°傾けた主面を有し、厚さ４０ｎｍのＳｉ結晶層１４を有する。ＳｉＨ４及びＧｅＨ４を原料とする低圧ＣＶＤ法により、膜厚１００ｎｍのＳｉｘＧｅ１−ｘ（ｘ＝０．８５）の単結晶層をＳＯＩ基板１０１上に製膜した。続いて、ＳｉｘＧｅ１−ｘ（ｘ＝０．８５）の単結晶層上に膜厚１０ｎｍのＳｉ結晶層５７を製膜した。
次に、ＳｉｘＧｅ１−ｘ（ｘ＝０．８５）の単結晶層およびＳｉエピタキシャル層を製膜したＳＯＩ基板１０１を、ドライ酸素雰囲気中で熱酸化した。ドライ酸素雰囲気の初期酸化温度は１２００℃である。ドライ酸素雰囲気の温度をドライ酸素雰囲気の最終温度である９００℃まで徐々に下げた。その結果、最表面が約２００ｎｍの厚さの阻害層６５（Ｓｉ酸化膜）に覆われた、厚さ約１８ｎｍの厚さを有するＳｉｘＧｅ１−ｘ結晶層５６を有するＧＯＩ基板が得られた。熱酸化によってＳｉｘＧｅ１−ｘ結晶層５６内のＳｉが拡散するので、得られたＧＯＩ基板上のＳｉｘＧｅ１−ｘ結晶層５６におけるＧｅ濃度は９５％以上（ｘ＜０．０５）であると考えられる。つまり、酸化濃縮前のＳｉｘＧｅ１−ｘ結晶層５６におけるｘの値に比べて、酸化濃縮後のＳｉｘＧｅ１−ｘ結晶層５６におけるｘの値は、小さくなっていると考えられる。
次に、通常のフォトリソグラフィを利用した加工プロセスにより、一辺が４０μｍの正方形の形状を残して最表面の酸化膜を除去した。当該正方形は、一辺が２０μｍの正方形の開口を中心に有する。その結果、ＳｉｘＧｅ１−ｘ結晶層５６（ｘ＜０．０５）表面が露出した。その後、ＧｅＨ４を原料とする低圧ＣＶＤ法により、ＳｉｘＧｅ１−ｘ結晶層５６表面の露出部に、４５０℃において膜厚１０ｎｍ、６００℃において膜厚５００ｎｍのＧｅの単結晶層が選択的を製膜した。さらに、８５０℃で２分間／６５０℃で２分間の熱処理を１０サイクル繰り返し加えた。
続いて、ＭＯＣＶＤ法を用いることにより、熱処理されたＧＯＩ基板の開口に露出されたＳｉｘＧｅ１−ｘ結晶層５６（Ｇｅ単結晶層）上に３０ｎｍのＧａＡｓ結晶層を成長させた。当該ＧａＡｓ結晶層は化合物半導体６８に相当する。ＧａＡｓ結晶層は、結晶成長温度５５０℃において、トリメチルガリウムおよびアルシンを原料ガスとして水素ガスをキャリアガスとすることにより成長させた。その後、ＧａＡｓ結晶層の成長を一時的に中断し、水素およびアルシン雰囲気中において基板の温度を６４０℃まで昇温した後、再度トリメチルガリウムを導入することにより、厚さ１０００ｎｍのＧａＡｓ層が形成された。
このように形成されたＧａＡｓ層の最表面を、６４０℃の水素及び塩化水素ガス雰囲気内で１分間処理した。その結果、１０μｍ幅の酸化膜に囲まれた２０μｍ角の正方形の開口部内に形成されたＧａＡｓ層においては、エッチピットの無い、平坦な表面を有するＧａＡｓ結晶が得られた。つまり、ＳＯＩ基板１０１上に形成されたＳｉｘＧｅ１−ｘ結晶層５６（０．７＜ｘ＜１）を酸化濃縮法により酸化濃縮することにより形成したＧＯＩ基板上で、貫通転位等がない良好な結晶を得られたことが確認された。
なお、本実施例４では、酸化濃縮法を用いてＧｅ濃度を高めたＳｉｘＧｅ１−ｘ層を、ＳＯＩ基板１０１上に形成する例を説明した。しかし、酸化濃縮法を用いてＧｅ濃度を高める方法は、シリコンウェハ等のシリコン基板、その他の任意な材料で構成される基板の上に形成されたＳｉｘＧｅ１−ｘ層に対しても適用が可能である。たとえばシリコンウェハ上にＳｉｘＧｅ１−ｘ（ｘ＝０．８５）層およびシリコン層を形成し、シリコン層をドライ熱酸化させて、ＳｉｘＧｅ１−ｘ結晶層５６（ｘ＜０．０５）をシリコンウェハと酸化シリコン層との間に形成できる。
（実施例５）
図３３は、実施例５から実施例１３で使用した半導体基板の断面の模式図である。当該半導体基板は、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８とを備える。Ｇｅ結晶層２１０６は、ＧＯＩ基板１０２におけるＧｅ結晶層１６６と同等に機能する。
図３４から図３８は、アニール温度とＧｅ結晶層２１０６の平坦性との関係示す。図３４は、アニールしていないＧｅ結晶層２１０６の断面形状を示す。図３５、図３６、図３７および図３８は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニールを実施した場合の、Ｇｅ結晶層２１０６の断面形状を示す。Ｇｅ結晶層２１０６の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉ基板２１０２の主面に垂直な方向における距離を示し、Ｇｅ結晶層２１０６の膜厚を示す。各図の横軸は、Ｓｉ基板２１０２の主面に平行な方向における距離を示す。
各図において、Ｇｅ結晶層２１０６は以下の手順で形成した。まず、熱酸化法により、Ｓｉ基板２１０２の表面にＳｉＯ２層の阻害層２１０４を形成して、阻害層２１０４に被覆領域および開口を形成した。阻害層２１０４の外形は、被覆領域の外形に等しい。Ｓｉ基板２１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口の内部にＧｅ結晶層２１０６を選択的に成長させた。
図３４から図３８より、アニール温度が低いほどＧｅ結晶層２１０６の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ結晶層２１０６の表面が優れた平坦性を示すことがわかる。
（実施例６）
Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、素子形成層として機能する化合物半導体２１０８とを備えた半導体基板を作製して、阻害層２１０４に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、阻害層２１０４に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長する化合物半導体２１０８の膜厚を測定することで実施した。
まず、以下の手順で、Ｓｉ基板２１０２の表面に、被覆領域および開口を形成した。Ｓｉ基板２１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉ基板２１０２の表面に、阻害層２１０４の一例としてＳｉＯ２層を形成した。
上記ＳｉＯ２層をエッチングして、所定の大きさのＳｉＯ２層を形成した。所定の大きさのＳｉＯ２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ２層の中心に、所定の大きさの開口を形成した。このとき、上記正方形のＳｉＯ２層の中心と、上記開口の中心とが一致するよう設計した。上記正方形のＳｉＯ２層の１つにつき、１つの開口を形成した。なお、本明細書において、上記正方形のＳｉＯ２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。
次に、ＭＯＣＶＤ法により、上記開口に、Ｇｅ結晶層２１０６を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、化合物半導体２１０８の一例として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ結晶層２１０６の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
化合物半導体２１０８を形成した後、化合物半導体２１０８の膜厚を測定した。化合物半導体２１０８の膜厚は、針式段差計（ＫＬＡ Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ Ｐｒｏｆｉｌｅｒ Ｐ−１０）により、化合物半導体２１０８の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、化合物半導体２１０８の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口の底面形状を変えて、化合物半導体２１０８の膜厚を測定した。開口の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。
なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配置されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。
実施例６の実験結果を、図３９および図４０に示す。図３９は、実施例６のそれぞれの場合における化合物半導体２１０８の膜厚の平均値を示す。図４０は、実施例６のそれぞれの場合における化合物半導体２１０８の膜厚の変動係数を示す。
図３９は、化合物半導体２１０８の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図３９において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、化合物半導体２１０８の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、化合物半導体２１０８の成長速度の近似値が得られる。
図３９において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
図３９より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口の底面形状によるばらつきも大きくなることがわかる。このため、阻害層のＳｉ結晶層と平行な面における最大幅は、４００μｍ以下であることが好ましい。
図４０は、化合物半導体２１０８の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図４０において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図４０は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図４０において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。
図４０において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図３９における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合について化合物半導体２１０８の膜厚を測定して得られた。
図４０より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、化合物半導体２１０８の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配置されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。
（実施例７）
被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例６の場合と同様の手順で半導体基板を作製して、開口の内部に形成された化合物半導体２１０８の膜厚を測定した。本実施例では、Ｓｉ基板２１０２の上に同一の大きさのＳｉＯ２層が複数配置されるように、当該ＳｉＯ２層を形成した。また、上記複数のＳｉＯ２層が互いに離間するよう、当該ＳｉＯ２層を形成した。開口の底面形状は、実施例６と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ結晶層２１０６および化合物半導体２１０８の成長条件は実施例６と同一の条件に設定した。
（実施例８）
トリメチルガリウムの供給量を半分にして、化合物半導体２１０８の成長速度を約半分にした以外は実施例７の場合と同様にして、開口の内部に形成された化合物半導体２１０８の膜厚を測定した。なお、実施例８では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。
実施例７および実施例８の実験結果を、図４１、図４２〜図４６、図４７〜図５１、および、表１に示す。図４１に、実施例７のそれぞれの場合における化合物半導体２１０８の膜厚の平均値を示す。図４２〜図４６に、実施例７のそれぞれの場合における化合物半導体２１０８の電子顕微鏡写真を示す。図４７〜図５１に、実施例８のそれぞれの場合における化合物半導体２１０８の電子顕微鏡写真を示す。表１に、実施例７および実施例８のそれぞれの場合における、化合物半導体２１０８の成長速度と、Ｒａ値とを示す。
図４１は、化合物半導体２１０８の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図４１において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、化合物半導体２１０８の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、化合物半導体２１０８の成長速度の近似値が得られる。
図４１において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
図４１より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。このため、阻害層のＳｉ結晶層と平行な面における最大幅は、４２５０μｍ以下であることが好ましい。図３９に示した結果および図４１に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配置されていれば、上記結晶の成長速度が安定化することがわかる。
図４２から図４６に、実施例７のそれぞれの場合について、化合物半導体２１０８の表面を電子顕微鏡で観察した結果を示す。図４２、図４３、図４４、図４５、図４６は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図４２から図４６より、被覆領域の大きさが大きくなるにつれて、化合物半導体２１０８の表面状態が悪化していることがわかる。
図４７から図５１に、実施例８のそれぞれの場合について、化合物半導体２１０８の表面を電子顕微鏡で観察した結果を示す。図４７、図４８、図４９、図５０、図５１は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図４７から図５１より、被覆領域の大きさが大きくなるにつれて、化合物半導体２１０８の表面状態が悪化していることがわかる。また、実施例７の結果と比較すると、化合物半導体２１０８の表面状態が改善されていることがわかる。
表１に、実施例７および実施例８のそれぞれの場合における、化合物半導体２１０８の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、化合物半導体２１０８の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、化合物半導体２１０８の成長速度が小さいほど、表面粗さが改善することがわかる。また、化合物半導体２１０８の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
（実施例９）
実施例６と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８の一例としてのＧａＡｓ結晶とを備えた半導体基板を作製した。本実施例では、Ｓｉ基板２１０２の表面の（１００）面に阻害層２１０４を形成した。図５２から図５４に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
図５２は、開口の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１０＞方向とが実質的に平行となるように配置された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図５２において、図中の矢印は＜０１０＞方向を示す。図５２に示すとおり、形状の整った結晶が得られた。
図５２より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０−１）面、（１−１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１−１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１−１１）面が現れていることがわかる。（１１−１）面および（１−１１）面は、（−１−１−１）面と等価な面であり、安定な面である。
一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
図５３は、開口の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１０＞方向とが実質的に平行となるように配置された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図５３は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図５３において、図中の矢印は＜０１０＞方向を示す。図５３に示すとおり、形状の整った結晶が得られた。
図５４は、開口の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１１＞方向とが実質的に平行となるように配置された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図５４において、図中の矢印は＜０１１＞方向を示す。図５４に示すとおり、図５２および図５３と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
（実施例１０）
実施例６と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８の一例としてのＧａＡｓ層とを備えた半導体基板を作製した。本実施例においては、Ｇｅ結晶層２１０６と、化合物半導体２１０８との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口の内部に、膜厚が８５０ｎｍのＧｅ結晶層２１０６を形成した後、８００℃でアニールを実施した。
Ｇｅ結晶層２１０６をアニールした後、Ｇｅ結晶層２１０６が形成されたＳｉ基板２１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉ基板２１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により化合物半導体２１０８の一例としてのＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例６と同一の条件で半導体基板を作製した。
図５５に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図５５に示すとおり、Ｇｅ結晶層２１０６およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。
（実施例１１）
実施例１０と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、中間層と、化合物半導体２１０８の一例としてのＧａＡｓ層とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例１０の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例１０の場合と同一の条件で半導体基板をした。
次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉ基板２１０２と、膜厚が８５０ｎｍのＧｅ結晶層２１０６と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配置されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。
図５６は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図５６より、正方形の被覆領域の中央付近に配置された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実施例１２）
実施例１１と同様にして、実施例１１と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例１１の場合と同一の条件でＨＢＴ素子を作製した。
図５７は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図５７より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
（実施例１３）
開口の底面積を変えてＨＢＴ素子を作製して、開口の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例１１と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
開口の底面形状が正方形である場合には、開口の底面形状の直交する２つの辺の一方がＳｉ基板２１０２の＜０１０＞方向と平行となり、他方がＳｉ基板２１０２の＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、開口の底面形状の長辺がＳｉ基板２１０２の＜０１０＞方向と平行となり、短辺がＳｉ基板２１０２の＜００１＞方向と平行となるように、開口を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
図５８は、上記ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の底面積［μｍ２］との関係を示す。図５８において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂで除した値を示し、横軸は開口の底面積を示す。なお、図５８には電流増幅率βの値を示していないが、電流増幅率は７０〜１００程度の高い値が得られた。一方、Ｓｉ基板２１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
これより、Ｓｉ基板２１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口の底面形状の一辺の長さが８０μｍ以下、または、開口の底面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
図５８より、開口の底面積が９００μｍ２以下の場合には、開口の底面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口の底面形状の一辺の長さが４０μｍ以下、または、開口の底面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、阻害層をパターニングして、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成する段階と、開口の内部の基板に接してＧｅ層を結晶成長させる段階と、Ｇｅ層上に機能層を結晶成長させる段階とを含む半導体基板の製造方法により半導体基板を作製できた。Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内に、Ｇｅ層を形成する段階と、Ｇｅ層を形成した後に、機能層を形成する段階とを含む半導体基板の製造方法により、半導体基板を作製できた。
上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させて得られる半導体基板を作製できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層とを含む半導体基板を作製できた。
上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させ、機能層に電子素子を形成して得られる電子デバイスを製造できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層と、機能層に形成された電子素子とを含む電子デバイスを作製できた。
（実施例１４）
図５９は、作製した半導体基板における結晶の断面における走査型電子顕微鏡写真を示す。図６０は、図５９の写真を見やすくする目的で示した模写図である。当該半導体基板は、以下の方法により作製された。（１００）面を主面とするＳｉ基板２２０２を用意し、Ｓｉ基板２２０２の上に、絶縁膜としてＳｉＯ２膜２２０４を形成した。ＳｉＯ２膜２２０４に、Ｓｉ基板２２０２の主面に達する開口を形成し、当該開口の内部に露出しているＳｉ基板２２０２の主面に、モノゲルマンを原料として用いたＣＶＤ法により、Ｇｅ結晶２２０６を形成した。Ｓｉ基板２２０２、ＳｉＯ２膜２２０４、およびＧｅ結晶２２０６と、Ｓｉ基板２１０２、阻害層２１０４、Ｇｅ結晶層２１０６とは同等である。
さらに、トリメチルガリウムとアルシンを原料として用いたＭＯＣＶＤ法により、Ｇｅ結晶２２０６の上にシード化合物半導体となるＧａＡｓ結晶２２０８を成長させた。ＧａＡｓ結晶２２０８と化合物半導体２１０８とは同等である。ＧａＡｓ結晶２２０８の成長では、まず５５０℃で低温成長を行い、その後６４０℃の温度で成長させた。６４０℃の温度での成長時におけるアルシン分圧は、０．０５ｋＰａであった。Ｇｅ結晶２２０６の上にＧａＡｓ結晶２２０８が成長していることが確認できる。ＧａＡｓ結晶２２０８のシード面として、（１１０）面が現れていることが確認できる。
続けて、さらにラテラル成長化合物半導体層であるＧａＡｓ結晶２２０８を成長させた。ラテラル成長時の成長温度は６４０℃であり、アルシン分圧は０．４３ｋＰａであった。
図６１は、得られた結晶の断面における走査型電子顕微鏡写真を示す。図６２は、図６１の写真を見やすくする目的で示した模写図である。ＧａＡｓ結晶２２０８がＳｉＯ２膜２２０４の上にラテラル成長面を有し、ＧａＡｓ結晶２２０８がＳｉＯ２膜２２０４の上にもラテラル成長していることが確認できる。ラテラル成長した部分は、無欠陥領域となっているので、当該ラテラル成長した部分に電子デバイスを形成することで、性能の優れた電子デバイスを形成することができる。
（実施例１５）
実施例１４と同様に、Ｓｉ基板２２０２の上にＧｅ結晶２２０６を選択成長させ、半導体基板を形成した。当該半導体基板に、８００℃と６８０℃の温度を１０回繰り返すサイクルアニールを施した。得られた半導体基板（以下試料Ａと呼ぶ）のＧｅ結晶２２０６とＳｉ基板２２０２の界面でのＳｉおよびＧｅの元素濃度を、エネルギー分散型蛍光Ｘ線分析装置（以下ＥＤＸと記すことがある）により評価した。また同様に、Ｓｉ基板２２０２上にＧｅ結晶を選択成長した半導体基板について、サイクルアニールを施さない半導体基板（以下試料Ｂと呼ぶ）を形成し、同様にＥＤＸにより評価した。
図６３は、試料ＡについてのＳｉ元素のプロファイルを示す。図６４は、試料ＡについてのＧｅ元素のプロファイルを示す。図６５は、試料ＢについてのＳｉ元素のプロファイルを示す。図６６は、試料ＢについてのＧｅ元素のプロファイルを示す。図６７は、図６３から図６６を見やすくする目的で示した模式図である。試料Ｂでは、Ｓｉ基板２２０２とＧｅ結晶との間の界面が急峻であるのに対し、試料Ａでは、界面がぼやけた状態であり、ＧｅがＳｉ基板２２０２の中へ拡散している様子が確認できる。Ｓｉ基板２２０２、ＳｉＯ２膜２２０４、およびＧｅ結晶２２０６は、それぞれ、Ｓｉ基板２１０２、阻害層２１０４、およびＧｅ結晶層２１０６と同等である。
試料Ａおよび試料Ｂについて、Ｓｉ基板２２０２とＧｅ結晶２２０６との界面における測定領域に限定して、ＳｉおよびＧｅの元素強度積分値を測定した。図６８は試料Ａについての測定領域を示すＳＥＭ写真である。前記元素強度積分値の測定領域は、図６８（ＳＥＭ写真）において、Ｓｉ基板２２０２上にＧｅ結晶２２０６が存在する位置で、そのＳｉ基板２２０２とＧｅ結晶２２０６との界面（前記ＳＥＭ写真において観察される界面）からＳｉ基板２２０２側へ１０〜１５ｎｍ入った位置とした。
図６９は、図６８に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。図７０は試料Ｂについての測定領域を示すＳＥＭ写真である。図７１は、図７０に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。試料Ｂでは、Ｇｅの信号がほとんど検出されず、Ｓｉの信号が支配的であるのに対し、試料Ａでは、Ｇｅの信号が比較的大きく検出されている。これより、試料ＡではＧｅがＳｉ基板２２０２中に拡散していることがわかる。
Ｓｉ基板２２０２とＳｉＯ２膜２２０４が接している領域で、Ｓｉの元素の深さ方向プロファイルをプロットしたとき、Ｓｉ基板２２０２におけるＳｉの強度とＳｉＯ２膜２２０４におけるＳｉの強度との合計が５０％になる位置をＳｉ基板２２０２とＧｅ結晶の界面と定め、その界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲のＧｅおよびＳｉのそれぞれの元素強度比を測定した。各元素強度比から、それぞれの元素についての深さ方向の積分値を算出し、それぞれの積分値の比（Ｇｅ／Ｓｉ）を算出した。
その結果、試料Ａでは３．３３、試料Ｂでは１．１０となった。これにより、Ｓｉ基板２２０２とＧｅ結晶２２０６との界面から、Ｓｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度は、試料Ａで７７％、試料Ｂで５２％と算出された。試料Ａおよび試料Ｂについて、透過型電子顕微鏡による転位の観察を行ったところ、試料ＡではＧｅ結晶２２０６表面に到達している転位は存在していなかった。一方、試料Ｂでは１×１０９ｃｍ−２程度の密度で結晶表面に到達する転位の存在が確認された。以上の結果から、サイクルアニールの実施は、Ｇｅ結晶２２０６の転位を低減させる効果があることを確認した。
（実施例１６）
実施例１５の試料Ａと同様にサイクルアニールを施したＧｅ結晶２２０６上に、ＭＯＣＶＤ法によりＧａＡｓ結晶２２０８を成長させ、当該ＧａＡｓ結晶２２０８上にさらにＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜を積層して試料Ｃを作成した。また、Ｇｅ結晶２２０６にポストアニールを施していないことを除いては、上記と同様にＧａＡｓ結晶２２０８および多層構造膜を形成して試料Ｄを作成した。
試料Ｃおよび試料Ｄについて、実施例１５と同様のＥＤＸ測定を実施し、Ｓｉ基板２２０２とＧｅ結晶との界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲のＧｅおよびＳｉのそれぞれの元素強度比を測定した。さらに深さ方向の積分値を算出し、ＧｅおよびＳｉのそれぞれの積分値の比（Ｇｅ／Ｓｉ）を算出した。試料Ｃは２．２８であり、試料Ｄは０．６０であった。これよりＳｉ基板２２０２とＧｅ結晶の界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度は、試料Ｃは７０％と算出され、試料Ｄは３８％と算出された。
試料Ｃおよび試料Ｄについて、透過型電子顕微鏡による転位の観察を行ったところ、試料ＣではＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜にまで到達する転位は存在しなかったのに対し、試料ＤではＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜まで到達する転位が観測された。以上より、Ｓｉ基板２２０２とＧｅ結晶との界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度が６０％以上の場合に、より高品質な化合物半導体層がＧｅ結晶上に形成できることがわかる。さらに好ましいＧｅの平均濃度は、７０％以上である。
（実施例１７）
実施例１７では、阻害層の幅を変えることでデバイス用薄膜の成長速度が変化することを、本発明者らの実験データに基づき説明する。デバイス用薄膜とは、デバイス用薄膜が加工されて半導体デバイスの一部になる薄膜をいう。たとえばシリコン結晶上に複数の化合物半導体薄膜を順次積層し、積層された化合物半導体薄膜を加工して半導体デバイスを形成する場合、積層された化合物半導体薄膜はデバイス用薄膜に含まれる。また、積層された化合物半導体薄膜とシリコン結晶との間に形成されるバッファ層もデバイス用薄膜に含まれ、バッファ層あるいは化合物半導体薄膜の結晶成長の核となるシード層もデバイス用薄膜に含まれる。
デバイス用薄膜の成長速度は、平坦性、結晶性等デバイス用薄膜の特性に影響する。そしてデバイス用薄膜の特性は、当該デバイス用薄膜に形成される半導体デバイスの性能に強く影響する。よって、半導体デバイスの要求仕様から導かれるデバイス用薄膜の要求特性を満足するように、デバイス用薄膜の成長速度を適切に制御する必要がある。以下に説明する実験データは、阻害層の幅等によってデバイス用薄膜の成長速度が変化することを示す。当該実験データを用いることにより、デバイス用薄膜の成長速度がデバイス用薄膜の要求仕様から導かれる適正な成長速度になるよう、阻害層の形状を設計することが可能になる。
図７２は、実施例１７で作成した半導体デバイス用基板３０００の平面パターンを示す。半導体デバイス用基板３０００は、ベース基板上に、阻害層３００２、デバイス用薄膜３００４および犠牲成長部３００６を有する。阻害層３００２がデバイス用薄膜３００４を囲み、犠牲成長部３００６が阻害層３００２を囲むように、阻害層３００２、デバイス用薄膜３００４および犠牲成長部３００６を形成した。
阻害層３００２は、ほぼ正方形の外形を有するように形成し、正方形の中心部分にほぼ正方形の開口部を形成した。開口部の一辺ａは３０μｍまたは５０μｍとした。阻害層３００２の外周辺から内周辺までの距離である阻害層３００２の幅ｂは５μｍから２０μｍの範囲で変化させた。阻害層３００２として、二酸化シリコン（ＳｉＯ２）を用いた。二酸化シリコンは、選択ＭＯＣＶＤとなるエピタキシャル成長条件においては、その表面に結晶がエピタキシャル成長しない。阻害層３００２は、ベース基板上にドライ熱酸化法を用いて二酸化シリコン膜を形成し、当該二酸化シリコン膜をフォトリソグラフィ法によりパターニングすることにより形成した。
阻害層３００２以外のベース基板上に、ＭＯＣＶＤ法により化合物半導体結晶を選択エピタキシャル成長させた。阻害層３００２で囲まれた開口部にエピタキシャル成長させた化合物半導体結晶がデバイス用薄膜３００４であり、阻害層３００２の外側の阻害層３００２を囲む化合物半導体結晶が犠牲成長部３００６である。化合物半導体結晶として、ＧａＡｓ結晶、ＩｎＧａＰ結晶またはＰ型ドープしたＧａＡｓ結晶（ｐ−ＧａＡｓ結晶）を成長させた。Ｇａ原料としてトリメチルガリウム（Ｇａ（ＣＨ３）３）を用い、Ａｓ原料としてアルシン（ＡｓＨ３）を用いた。Ｉｎ原料としてトリメチルインジウム（Ｉｎ（ＣＨ３）３）を用い、Ｐ原料としてホスフィン（ＰＨ３）を用いた。Ｐ型不純物である炭素（Ｃ）のドープは、ドーパントとして臭化トリクロロメタン（ＣＢｒＣｌ３）の添加量を調整することで制御した。エピタキシャル成長時の反応温度は、６１０℃とした。
図７３は、デバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。図７４はデバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図７５は、デバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。
図７６はデバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図７７は、デバイス用薄膜３００４および犠牲成長部３００６としてｐ−ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。図７８はデバイス用薄膜３００４および犠牲成長部３００６としてｐ−ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。
図７３から図７８の各図において、縦軸は化合物半導体結晶の成長速度比を示す。成長速度比は、阻害層３００２がないベタ平面における成長速度を１とした場合の、当該ベタ平面における成長速度と比較した成長速度の比である。面積比は、デバイス用薄膜３００４が形成される領域の面積と阻害層３００２の形成されている領域の面積とを加えた総面積に対するデバイス用薄膜３００４が形成される領域の面積の比である。
各図において、黒四角または黒菱形で示したプロットは実際の測定点を示す。実線は実験線を示す。実験線は１変数の２次関数であり、各多項式の係数を最小二乗法により求めた。比較のため、犠牲成長部３００６がない場合におけるデバイス用薄膜３００４の成長速度比を破線で示す。Ｌ１は阻害層３００２の開口部面積が５０μｍ□の場合であり、Ｌ２は阻害層３００２の開口部面積が３０μｍ□の場合である。犠牲成長部３００６がない場合とは、犠牲成長部３００６に相当する領域が阻害層３００２で覆われている場合のことである。
図７３から図７８の各図に示す通り、阻害層３００２の幅が大きくなるほど成長速度は大きくなり、面積比が小さくなるほど成長速度は大きくなった。また、実験線と測定点とは良く一致した。よって、実験線の２次関数を用いて所望の成長速度を実現するよう阻害層３００２を設計できることがわかる。
なお、このような実験結果は、以下のような結晶の成長メカニズムを考えることで説明できる。すなわち成膜中の結晶原料であるＧａやＡｓの原子は、空間から飛来する分子または表面泳動する分子によって供給されると考えられる。本発明者らは、選択エピタキシャル成長するようなＭＯＣＶＤの反応環境においては、表面泳動している分子による結晶原料の供給が支配的であると考えている。この場合、阻害層３００２に飛来してきた原料分子（前駆体）は、表面から離脱するもの以外は阻害層３００２の表面を泳動し、デバイス用薄膜３００４または犠牲成長部３００６に供給される。ここで、阻害層３００２の幅が大きければ、表面泳動により供給される原料分子の絶対数が大きくなりデバイス用薄膜３００４の成長速度は大きくなる。また、総面積に対するデバイス用薄膜３００４の面積比が小さければ、阻害層３００２からデバイス用薄膜３００４に供給される原料分子が相対的に多くなる。このためデバイス用薄膜３００４の成長速度は大きくなる。
上記のような成長メカニズムを基礎にすれば、犠牲成長部３００６の機能を以下のように把握できる。すなわち、仮に犠牲成長部３００６がないとすればデバイス用薄膜３００４に過剰な原料分子が供給され、デバイス用薄膜３００４の表面乱れや結晶性の低下を招く。つまり犠牲成長部３００６が存在することで、阻害層３００２に飛来してきた原料分子を適度に犠牲成長部３００６に取り込ませ、デバイス用薄膜３００４への原料分子の供給が適正量に制御される。犠牲成長部３００６は、原料分子を犠牲成長させて消費することにより、デバイス用薄膜３００４への過剰な原料分子の供給を抑制する機能があるといえる。
図７９および図８０は、ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図７９はエピタキシャル成長後の状態を観察したものであり、図８０はアニール後の状態を観察したものである。図８１および図８２は、ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図８１はエピタキシャル成長後の状態を観察したものであり、図８２はアニール後の状態を観察したものである。ここでオフ角とは、ベース基板であるシリコンの表面が結晶学的面方位である（１００）面から傾いた角度をいう。
図７９および図８１に示す通り、オフ角が２°の場合の結晶表面は、オフ角が６°の場合の結晶表面に比べて表面の乱れが小さかった。よってオフ角６°よりオフ角２°が好ましい。図８０および図８２に示すようにアニール後の結晶表面は何れのオフ角においても良好であった。よってオフ角が２°から６°の範囲であれば良好な結晶が成長できることが分かった。
（実施例１８）
図８３は、本発明者らが製造したヘテロ接合バイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。ＨＢＴ３１００は２０個のＨＢＴ素子３１５０を並列に接続した構造を有する。なお、図８３においてベース基板の一部を示し、１つのＨＢＴ３１００の部分だけを示す。同一のベース基板にテストパターンその他の半導体素子も形成したが、ここでは説明を省略する。
２０個のＨＢＴ素子３１５０のそれぞれのコレクタはコレクタ配線３１２４で並列に接続し、それぞれのエミッタはエミッタ配線３１２６で並列に接続し、それぞれのベースはベース配線３１２８で並列に接続した。なお、２０個のベースは４つのグループに分け、各グループの５個のベースをそれぞれ並列に接続した。コレクタ配線３１２４はコレクタパッド３１３０に接続し、エミッタ配線３１２６はエミッタパッド３１３２に接続し、ベース配線３１２８はベースパッド３１３４に接続した。コレクタ配線３１２４、コレクタパッド３１３０、エミッタ配線３１２６およびエミッタパッド３１３２は同一の第１配線層に形成し、ベース配線３１２８およびベースパッド３１３４は第１配線層より上層の第２配線層に形成した。
図８４は図８３において破線で囲んだ部分を示す顕微鏡写真である。図８５は図８４において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。コレクタ配線３１２４はコレクタ電極３１１６に接続され、エミッタ配線３１２６はエミッタ引き出し配線３１２２を介してエミッタ電極３１１２に接続され、ベース配線３１２８はベース引き出し配線３１２０を介してベース電極３１１４に接続された。コレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０の下層にはフィールド絶縁膜３１１８を形成しており、ＨＢＴ素子３１５０および犠牲成長部とコレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０との間をフィールド絶縁膜３１１８で絶縁した。フィールド絶縁膜３１１８の下層には阻害層３１０２を形成した。阻害層３１０２で囲んだ領域にＨＢＴ素子３１５０を形成した。図８６は、ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。
図８７から図９１は、ＨＢＴ３１００の製造工程の順に示した平面図である。ベース基板としてシリコンウェハを用意し、当該ベース基板の上に二酸化シリコン膜をドライ熱酸化法により形成した。その後、図８７に示すように、フォトリソグラフィ法を用いて二酸化シリコン膜をパターニングし、阻害層３１０２を形成した。
図８８に示すように、選択エピタキシャル法を用いて、阻害層３１０２で囲んだ領域にデバイス用薄膜３１０８を形成し、阻害層３１０２を囲む周囲の領域に犠牲成長部３１１０を形成した。デバイス用薄膜３１０８は、ベース基板であるシリコンウェハ上に、Ｇｅシード層、バッファ層、サブコレクタ層、コレクタ層、ベース層、エミッタ層、サブエミッタ層を順次積層して形成した。デバイス用薄膜３１０８の積層中、エミッタ層成長後、サブエミッタ層成長前に、いったんアルシン流量をゼロとし、水素ガス雰囲気下で、６７０℃、３分間の条件でアニールを行った。
図８９に示すように、デバイス用薄膜３１０８にエミッタ電極３１１２を形成し、エミッタ電極３１１２をマスクにしてデバイス用薄膜３１０８にエミッタメサを形成した。エミッタメサを形成する段階ではベース層が露出する深さまでデバイス用薄膜３１０８をエッチングした。次にコレクタ電極３１１６が形成される領域にコレクタメサを形成した。コレクタメサを形成する段階ではサブコレクタ層が露出する深さまでデバイス用薄膜３１０８をエッチングした。さらにデバイス用薄膜３１０８の周辺部をエッチングしてアイソレーションメサを形成した。
図９０に示すように、全面に二酸化シリコン膜を成膜してフィールド絶縁膜３１１８を形成し、フィールド絶縁膜３１１８にベース層に接続する接続孔を開口してベース電極３１１４を形成した。さらにフィールド絶縁膜３１１８にサブコレクタ層に接続する接続孔を開口してコレクタ電極３１１６を形成した。なお、エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はニッケル（Ｎｉ）および金（Ａｕ）の積層膜とした。エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はリフトオフ法により形成した。このようにしてＨＢＴ素子３１５０を形成した。
図９１に示すように、エミッタ電極３１１２に接続するエミッタ引き出し配線３１２２、エミッタ引き出し配線３１２２に接続するエミッタ配線３１２６、ベース電極３１１４に接続するベース引き出し配線３１２０、コレクタ電極３１１６に接続するコレクタ配線３１２４を形成した。エミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４はアルミニウムとした。さらにエミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４を覆うポリイミド膜を層間絶縁層として全面に形成した。層間絶縁層の上に、接続孔を介してベース引き出し配線３１２０に接続するベース配線３１２８を形成し、図８５に示すＨＢＴ３１００を形成した。
図９２から図９６は、製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。図９２はベース−エミッタ間の電圧を変化させたときのコレクタ電流およびベース電流を示す。四角のプロットがコレクタ電流であり、三角のプロットがベース電流である。図９３はベース−エミッタ間の電圧を変化させたときの電流増幅率を示す。ベース−エミッタ間電圧が約１．１５Ｖ付近から電流増幅率が増加し、ベース−エミッタ間電圧が１．４７Ｖに達したとき最大電流増幅率が１０６に達した。図９４はコレクタ電圧に対するコレクタ電流を示す。同図は、ベース電圧を変化させたときのデータを４系列示している。同図によって、広いコレクタ電圧の範囲でコレクタ電流が安定して流れることが示された。図９５は、電流増幅率が１となるカットオフ周波数を求めるための実験データを示す。ベース−エミッタ間電圧が１．５Ｖである場合においてカットオフ周波数１５ＧＨｚの値が得られた。図９６は、電流増幅率が１となる最大発振周波数を求めるための実験データを示す。ベース−エミッタ間電圧が１．４５Ｖである場合において最大発振周波数９ＧＨｚの値が得られた。
図９７は、デバイス用薄膜３１０８を形成した段階における、２次イオン質量分析法による深さプロファイルを測定したデータである。Ａｓの原子濃度、Ｃの原子濃度、ＩｎＧａＡｓ中のＳｉの原子濃度、およびＧａＡｓ中のＳｉの原子濃度値が、それぞれの深さに対応して示されている。範囲３２０２は、サブエミッタ層およびエミッタ層であるＧａＡｓおよびＩｎＧａＰである。範囲３２０４は、ベース層であるｐ−ＧａＡｓである。範囲３２０６は、コレクタ層であるｎ−ＧａＡｓである。範囲３２０８は、サブコレクタ層であるｎ＋ＧａＡｓおよびエッチストップ層であるＩｎＧａＰである。範囲３２１０は、バッファ層であるＧａＡｓおよびＡｌＧａＡｓである。範囲３２１２は、シード層であるＧｅである。
図９８は、ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。シリコン３２２０の上にＧｅ層３２２２、バッファ層３２２４、サブコレクタ層３２２６、コレクタ層３２２８、ベース層３２３０、サブエミッタ層およびエミッタ層３２３２が順次形成されている。サブコレクタ層３２２６に接触してコレクタ電極３２３４が形成され、ベース層３２３０に接触してベース電極３２３６が形成され、エミッタ層３２３２に接してエミッタ電極３２３８が形成されていることが示された。
図９９は、比較のために示すＴＥＭ写真であり、阻害層がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。３２４０で示す領域に多くの結晶欠陥が観察され、欠陥はＨＢＴの活性領域であるエミッタ−ベース−コレクタ領域に達している。一方、図９８に示すＨＢＴでは、結晶欠陥は極めて少ない。図９８に示すＨＢＴでは最大電流増幅率として１２３が得られたが、図９９のＨＢＴでは最大電流増幅率は３０に過ぎなかった。
以上の説明において電子デバイスの一例として、ＭＩＳＦＥＴ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を例示した。しかし電子デバイスはＭＩＳＦＥＴに限られず、ＭＩＳＦＥＴの他、ＭＯＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、シュードモルフィックＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ−ＨＥＭＴ）が例示できる。さらに電子デバイス１００として、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が例示できる。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
なお、本明細書において、各要素を順次積層する積層方向を上方向と記載する場合がある。しかし、上記記載は、電子デバイス１００等の積層方向を、電子デバイス１００等の使用時に上になる方向に限定するものではない。本明細書において「上に形成される」とは、積層方向に形成されることを意味する。また、「上に形成される」とは、対象に接して形成される場合だけでなく、別の層を介して形成される場合をも含む。
１０ 半導体基板 、１１ 主面 、１２ ベース基板 、１３ 絶縁層 、１４ Ｓｉ結晶層、１６ ＳｉｘＧｅ１−ｘ結晶層 、１８ 化合物半導体 、１９ 表面、２０ 半導体基板 、２５ 阻害層、２６ ＳｉｘＧｅ１−ｘ結晶層、２７ 開口、２８ 化合物半導体、３０ 半導体基板、３６ ＳｉｘＧｅ１−ｘ結晶層、３８ 化合物半導体、４０ 半導体基板、４１ 面、４６ ＳｉｘＧｅ１−ｘ結晶層、４５ 阻害層、４６ ＳｉｘＧｅ１−ｘ結晶層、４８ 化合物半導体、５０ 半導体基板、５６ ＳｉｘＧｅ１−ｘ結晶層、５７ Ｓｉ結晶層、６０ 半導体基板、６４ 絶縁層、６５ 阻害層、６８ 化合物半導体、１００ 電子デバイス、１０１ ＳＯＩ基板、１０２ ＧＯＩ基板、１０４ 阻害層、１０５ 開口、１０８ シード化合物半導体結晶、１１０ 第１化合物半導体結晶、１１２ 第２化合物半導体結晶、１１４ ゲート絶縁膜、１１６ ゲート電極、１１８ ソース・ドレイン電極、１２０ 欠陥捕捉部、１３０ 欠陥捕捉部、１６２ Ｓｉ基板、１６４ 絶縁層、１６６ Ｇｅ結晶層、１７２ 主面、２００ 電子デバイス、３００ 電子デバイス、４００ 電子デバイス、４０２ バッファ層、５００ 電子デバイス、５０２ ソース・ドレイン電極、６００ 電子デバイス、６０２ ソース・ドレイン電極、７００ 電子デバイス、７０２ 下部ゲート絶縁膜、７０４ 下部ゲート電極、８０１ 半導体基板、８０２ ＧＯＩ基板、８０３ 領域、８０４ 阻害層、８０６ 開口、８０８ コレクタ電極、８１０ エミッタ電極、８１２ ベース電極、８２２ バッファ層、８２４ 化合物半導体機能層、８６２ Ｓｉ基板、８６４ 絶縁層、８６６ Ｇｅ結晶層、８７２ 主面、８８０ ＭＩＳＦＥＴ、８８２ ウエル、８８８ ゲート電極、１１０１ 半導体基板、１１０２ ＧＯＩ基板、１１０８ コレクタ電極、１１１０ エミッタ電極、１１１２ ベース電極、１１２０ Ｇｅ結晶層、１１２２ ＩｎＧａＰ層、１１２３ ＩｎＧａＰ層、１１２４ 化合物半導体機能層、１１２５ 付随層、１１６２ Ｓｉ基板、１１６４ 絶縁層、１１６６ Ｇｅ結晶層、１１７２ 主面、２１０２ Ｓｉ基板、２１０４ 阻害層、２１０６ Ｇｅ結晶層、２１０８ 化合物半導体、２２０２ Ｓｉ基板、２２０４ ＳｉＯ２膜、２２０６ Ｇｅ結晶、２２０８ ＧａＡｓ結晶、２２０２ Ｓｉ基板、２２０４ ＳｉＯ２膜、２２０６ Ｇｅ結晶、２２０８ ＧａＡｓ結晶、３０００ 半導体デバイス用基板、３００２ 阻害層、３００４ デバイス用薄膜、３００６ 犠牲成長部、３１００ ＨＢＴ、３１０２ 阻害層、３１０８ デバイス用薄膜、３１１０ 犠牲成長部、３１１２ エミッタ電極、３１１４ ベース電極、３１１６ コレクタ電極 ３１１８ フィールド絶縁膜、３１２０ 配線、３１２２ 配線、３１２４ コレクタ配線、３１２６ エミッタ配線、３１２８ ベース配線、３１３０ コレクタパッド、３１３２ エミッタパッド、３１３４ ベースパッド、３１５０ ＨＢＴ素子、３２０２ 範囲、３２０４ 範囲、３２０６ 範囲、３２０８ 範囲、３２１０ 範囲、３２１２ 範囲、３２２０ シリコン、３２２４ バッファ層、３２２６ サブコレクタ層、３２３０ ベース層、３２３２ エミッタ層、３２３４ コレクタ電極、３２３６ ベース電極、３２３８ エミッタ電極

Claims (28)

  1. ベース基板と、絶縁層と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、
    前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、
    前記少なくとも一部の領域で前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、
    前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）の内部に生じた欠陥を捕捉する欠陥捕捉部と、
    を備え、
    前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）に含まれる任意の点から前記欠陥捕捉部までの最大の距離が、前記アニールにおいて前記欠陥が移動可能な距離よりも小さい
    半導体基板。
  2. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）は、前記アニールにおいて生じる熱ストレスによって欠陥が発生しない大きさである請求項１に記載の半導体基板。
  3. 前記化合物半導体の結晶成長を阻害する阻害層を更に備え、
    前記阻害層が、前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を有している
    請求項１または請求項２に記載の半導体基板。
  4. 前記開口が√２未満のアスペクト比を有する請求項３に記載の半導体基板。
  5. 前記化合物半導体が、
    前記開口の内部における前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上で、前記阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、
    前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶と
    を有する請求項３または請求項４に記載の半導体基板。
  6. 前記ラテラル成長化合物半導体結晶が、
    前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長した第１化合物半導体結晶と、
    前記第１化合物半導体結晶を核として前記阻害層に沿って前記第１化合物半導体結晶と異なる方向にラテラル成長した第２化合物半導体結晶と
    を有する請求項５に記載の半導体基板。
  7. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の前記化合物半導体との界面が気体のＰ化合物により表面処理されている請求項１から請求項６の何れか一項に記載の半導体基板。
  8. 前記化合物半導体が３−５族化合物半導体または２−６族化合物半導体である請求項１から請求項７の何れか一項に記載の半導体基板。
  9. 前記化合物半導体が３−５族化合物半導体であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む請求項８に記載の半導体基板。
  10. 前記化合物半導体はＰを含む３−５族化合物半導体からなるバッファ層を含み、
    前記バッファ層は前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合する
    請求項１から請求項９の何れか一項に記載の半導体基板。
  11. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の表面の転位密度が１×１０６／ｃｍ２以下である請求項１から請求項１０の何れか一項に記載の半導体基板。
  12. 前記ベース基板が単結晶のＳｉであり、
    前記ベース基板の前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に覆われていない部分に設けられたＳｉ半導体デバイスを更に備える
    請求項１から請求項１１の何れか一項に記載の半導体基板。
  13. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の前記化合物半導体が形成される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有する請求項１から請求項１２の何れか一項に記載の半導体基板。
  14. 前記開口の底面の最大幅が４０μｍ以下である請求項４から請求項１３の何れか一項に記載の半導体基板。
  15. 前記ベース基板が、（１００）面または（１００）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、
    前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面が長方形であり、
    前記長方形の一辺が、前記ベース基板の＜０１０＞方向、＜０−１０＞方向、＜００１＞方向、および＜００−１＞方向のいずれか一つと実質的に平行である
    請求項１から請求項１４の何れか一項に記載の半導体基板。
  16. 前記ベース基板が、（１１１）面または（１１１）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、
    前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の底面が六角形であり、
    前記六角形の一辺が、前記ベース基板の＜１−１０＞方向、＜−１１０＞方向、＜０−１１＞方向、＜０１−１＞方向、＜１０−１＞方向、および＜−１０１＞方向のいずれか一つと実質的に平行である
    請求項１から請求項１４の何れか一項に記載の半導体基板。
  17. Ｓｉ結晶層を表面に有するＳＯＩ基板を準備し、
    前記ＳＯＩ基板上にＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１、かつｘ＜ｙ）を生成し、
    前記ＳｉｙＧｅ１−ｙ結晶層上にＳｉ薄膜を結晶成長させ、
    前記ＳｉｙＧｅ１−ｙ結晶層の少なくとも一部と前記Ｓｉ薄膜と前記ＳＯＩ基板のＳｉ結晶層とを熱酸化させること
    によって製造された請求項１から請求項１６の何れか一項に記載の半導体基板。
  18. 前記ＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１、かつｘ＜ｙ）は、（１１１）面または（１１１）面と結晶学的に等価な面を主面とする請求項１７に記載の半導体基板。
  19. 前記ベース基板がＳｉ基板であり、
    前記絶縁層がＳｉＯ２層である請求項１から請求項１８の何れか一項に記載の半導体基板。
  20. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）と前記化合物半導体とが前記ベース基板に略平行に形成されている請求項１から請求項１９の何れか一項に記載の半導体基板。
  21. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の上面を覆い、前記化合物半導体の結晶成長を阻害する阻害層を更に備える請求項２０に記載の半導体基板。
  22. サブストレートと、
    前記サブストレート上に設けられた絶縁層と、
    前記絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）と、
    前記少なくとも一部の領域で前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、
    前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）の内部に生じた欠陥を捕捉する欠陥捕捉部と、
    前記化合物半導体を用いて形成された半導体デバイスと、
    を備え、
    前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）に含まれる任意の点から前記欠陥捕捉部までの最大の距離が、前記アニールにおいて前記欠陥が移動可能な距離よりも小さい
    電子デバイス。
  23. 前記化合物半導体の結晶成長を阻害する阻害層を更に備え、
    前記阻害層が前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を有し、
    前記化合物半導体が、前記開口の内部における前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上で前記阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有する請求項２２に記載の電子デバイス。
  24. ベース基板と、絶縁層と、ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）とをこの順に有するＧＯＩ基板を準備する段階と、
    前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）少なくとも一部の領域をアニールする段階と、
    前記少なくとも一部の領域で前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に格子整合または擬格子整合する化合物半導体を結晶成長させる段階と
    を備え、
    前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）に含まれる任意の点から、前記Ｓｉ ｘ Ｇｅ １−ｘ 結晶層（０≦ｘ＜１）の内部に生じた欠陥を捕捉する欠陥捕捉部までの最大の距離が、前記アニールにおいて前記欠陥が移動可能な距離よりも小さい
    半導体基板の製造方法。
  25. 前記化合物半導体を結晶成長させる段階は、
    前記化合物半導体の結晶成長を阻害する阻害層を前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）上に設ける段階と、
    前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）にまで貫通する開口を前記阻害層に形成する段階と、
    前記開口の内部で前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる段階と
    を含む請求項２４に記載の製造方法。
  26. 前記アニールする段階を、前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に含まれる欠陥が前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）の外縁に移動できる温度および時間で行う請求項２４または請求項２５に記載の製造方法。
  27. 前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる段階は、前記アニールによって生じる熱ストレスで前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）に欠陥が発生しない大きさに前記ＳｉｘＧｅ１−ｘ結晶層（０≦ｘ＜１）を成長させる請求項２４から請求項２６の何れか一項に記載の製造方法。
  28. 前記ＧＯＩ基板を準備する段階が、
    ＳＯＩ基板を用意する段階と、
    前記ＳＯＩ基板上にＳｉｙＧｅ１−ｙ結晶層（０．７＜ｙ＜１、かつｘ＜ｙ）を形成する段階と、
    前記ＳｉｙＧｅ１−ｙ結晶層上にＳｉ薄膜を結晶成長させる段階と、
    前記ＳｉｙＧｅ１−ｙ結晶層の少なくとも一部の領域と前記Ｓｉ薄膜とを熱酸化させる段階と
    を有する請求項２４から請求項２７の何れか一項に記載の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110227199A1 (en) * 2008-11-28 2011-09-22 Sumitomo Chemical Company, Limited Method for producing semiconductor substrate, semiconductor substrate, method for manufacturing electronic device, and reaction apparatus
WO2010061619A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
CN102341889A (zh) 2009-03-11 2012-02-01 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法
CN102439696A (zh) 2009-05-22 2012-05-02 住友化学株式会社 半导体基板及其制造方法、电子器件及其制造方法
KR101671552B1 (ko) 2009-06-05 2016-11-01 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 센서, 반도체 기판 및 반도체 기판의 제조 방법
CN102449785A (zh) 2009-06-05 2012-05-09 住友化学株式会社 光器件、半导体基板、光器件的制造方法、以及半导体基板的制造方法
CN102449775B (zh) 2009-06-05 2014-07-02 独立行政法人产业技术综合研究所 半导体基板、光电转换器件、半导体基板的制造方法和光电转换器件的制造方法
WO2011155302A1 (en) * 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5943645B2 (ja) 2011-03-07 2016-07-05 住友化学株式会社 半導体基板、半導体装置および半導体基板の製造方法
US9304160B1 (en) 2012-05-08 2016-04-05 Kla-Tencor Corporation Defect inspection apparatus, system, and method
CN103050432B (zh) * 2012-12-20 2015-08-19 中国科学院上海微系统与信息技术研究所 一种GaAsOI结构及Ⅲ-ⅤOI结构的制备方法
WO2015064338A1 (ja) 2013-10-31 2015-05-07 独立行政法人科学技術振興機構 ゲルマニウム層を熱処理する半導体基板の製造方法および半導体装置の製造方法
TWI625868B (zh) 2014-07-03 2018-06-01 晶元光電股份有限公司 光電元件及其製造方法
TWI790911B (zh) * 2014-07-03 2023-01-21 晶元光電股份有限公司 光電元件
TWI842276B (zh) * 2014-07-03 2024-05-11 晶元光電股份有限公司 光電元件
FR3053054B1 (fr) * 2016-06-28 2021-04-02 Commissariat Energie Atomique Structure de nucleation adaptee a la croissance epitaxiale d’elements semiconducteurs tridimensionnels
CN106901715B (zh) * 2016-07-05 2023-10-27 纳智源科技（唐山）有限责任公司 生理信号采集传感带及其应用

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPS63111610A (ja) * 1986-10-30 1988-05-16 Sharp Corp 半導体基板
JPH01227424A (ja) * 1988-03-08 1989-09-11 Sharp Corp 化合物半導体基板
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
JPH04162614A (ja) * 1990-10-26 1992-06-08 Olympus Optical Co Ltd 異種材料接合基板、およびその製造方法
US6500257B1 (en) * 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
DE69940074D1 (de) * 1998-09-14 2009-01-22 Panasonic Corp Verfahren zur herstellung einer halbleitervorrichtung
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
JP3884203B2 (ja) * 1998-12-24 2007-02-21 株式会社東芝 半導体装置の製造方法
JP4547746B2 (ja) * 1999-12-01 2010-09-22 ソニー株式会社 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法
JP2003158250A (ja) * 2001-10-30 2003-05-30 Sharp Corp ＳｉＧｅ／ＳＯＩのＣＭＯＳおよびその製造方法
US6949451B2 (en) * 2003-03-10 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. SOI chip with recess-resistant buried insulator and method of manufacturing the same
US7049660B2 (en) * 2003-05-30 2006-05-23 International Business Machines Corporation High-quality SGOI by oxidation near the alloy melting temperature
JP4037803B2 (ja) * 2003-07-24 2008-01-23 株式会社東芝 Ｓｇｏｉ基板の製造方法
US20060131606A1 (en) * 2004-12-18 2006-06-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures employing seed layers and related fabrication methods
EP2595175B1 (en) * 2005-05-17 2019-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a lattice-mismatched semiconductor structure with reduced dislocation defect densities
JP2007180285A (ja) * 2005-12-28 2007-07-12 Siltronic Ag Ｓｇｏｉ基板の製造方法
WO2007122669A1 (ja) * 2006-03-29 2007-11-01 Fujitsu Limited 多結晶ＳｉＣ基板を有する化合物半導体ウエハ、化合物半導体装置とそれらの製造方法

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