JP5543711B2 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents
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Description
Hsin−Chiao Luan et.al.、「High−quality Ge epilayers on Si with low threading−dislocation densities」、APPLIED PHYSICS LETTERS、VOLUME 75, NUMBER 19、8 NOVEMBER 1999.
Siウェハ102と、阻害層104と、Ge層120と、素子形成層124とを備えた半導体基板を作製して、阻害層104に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、阻害層104に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長する素子形成層124の膜厚を測定することで実施した。
被覆領域の一辺の長さを200μm、500μm、700μm、1000μm、1500μm、2000μm、3000μmまたは4250μmに設定して、それぞれの場合について、実施例1の場合と同様の手順で半導体基板を作製して、開口の内部に形成された素子形成層124の膜厚を測定した。本実施例では、Siウェハ102の上に同一の大きさのSiO2層が複数配されるように、当該SiO2層を形成した。また、上記複数のSiO2層が互いに離間するよう、当該SiO2層を形成した。開口の底面形状は、実施例1と同様に、一辺が10μmの正方形の場合、一辺が20μmの正方形の場合、短辺が30μmで長辺が40μmの長方形である場合の3通りについて実験した。Ge層120および素子形成層124の成長条件は実施例1と同一の条件に設定した。
トリメチルガリウムの供給量を半分にして、素子形成層124の成長速度を約半分にした以外は実施例2の場合と同様にして、開口の内部に形成された素子形成層124の膜厚を測定した。なお、実施例3では、被覆領域の一辺の長さを200μm、500μm、1000μm、2000μm、3000μmまたは4250μmに設定して、開口の底面形状が一辺が10μmの正方形の場合について、実験を実施した。
実施例1と同様にして、Siウェハ102と、阻害層104と、Ge層120と、素子形成層124の一例としてのGaAs結晶とを備えた半導体基板を作製した。本実施例では、Siウェハ102の表面の(100)面に阻害層104を形成した。図35から図37に、上記半導体基板に形成されたGaAs結晶の表面の電子顕微鏡写真を示す。
実施例1と同様にして、Siウェハ102と、阻害層104と、Ge層120と、素子形成層124の一例としてのGaAs層とを備えた半導体基板を作製した。本実施例においては、Ge層120と、素子形成層124との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが200μmの正方形であった。開口の底面形状は、一辺が10μmの正方形であった。CVD法により、開口の内部に、膜厚が850nmのGe層120を形成した後、800℃でアニール処理を実施した。
実施例5と同様にして、Siウェハ102と、阻害層104と、Ge層120と、中間層と、素子形成層124の一例としてのGaAs層とを備えた半導体基板を作製した後、得られた半導体基板を用いてHBT素子構造を作製した。HBT素子構造は、以下の手順で作製した。まず、実施例5の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが50μmの正方形であった。開口の底面形状は、一辺が20μmの正方形であった。それ以外の条件については、実施例5の場合と同一の条件で半導体基板をした。
実施例6と同様にして、実施例6と同様の構造を有するHBT素子を3つ作製した。作製した3つのHBT素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が100μm、短辺が50μmの長方形であった。また、上記被覆領域の内部に、3つの開口を設けた。開口の底面形状は、すべて、一辺が15μmの正方形であった。それ以外の条件については、実施例6の場合と同一の条件でHBT素子を作製した。
開口の底面積を変えてHBT素子を作製して、開口の底面積と、得られたHBT素子の電気特性との関係を調べた。実施例6と同様にして、HBT素子を作製した。HBT素子の電気特性として、ベースシート抵抗値Rb[Ω/□]および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が20μmの正方形、短辺が20μmで長辺が40μmの長方形、一辺が30μmの正方形、短辺が30μmで長辺が40μmの長方形、または、短辺が20μmで長辺が80μmの長方形の場合のそれぞれについて、HBT素子を作製した。
(1)
Siの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたGe層と、
前記Ge層上に結晶成長された機能層と、
を備える半導体基板。
(2)
前記Ge層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成された、
(1)に記載の半導体基板。
(3)
前記アニールは、複数回繰り返される、
(2)に記載の半導体基板。
(4)
前記Ge層と前記機能層との間に、500℃以下の温度で形成されたGaAs層をさらに備える、
(1)から(3)までの何れか一項に記載の半導体基板。
(5)
前記Ge層の前記機能層に対向する面は、Pを含むガスにより表面処理された、
(1)から(3)までの何れか一項に記載の半導体基板。
(6)
前記機能層は、Geに格子整合または擬格子整合する、3−5族化合物層または2−6族化合物層である、
(1)から(5)までの何れか一項に記載の半導体基板。
(7)
前記機能層は、Geに格子整合または擬格子整合する、3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含む、
(1)から(5)までの何れか一項に記載の半導体基板。
(8)
前記阻害層は、電気的に絶縁性である、
(1)から(7)までの何れか一項に記載の半導体基板。
(9)
前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である、
(8)に記載の半導体基板。
(10)
前記開口領域の面積は、1mm2以下である、
(1)から(9)までの何れか一項に記載の半導体基板。
(11)
Siの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してGe層を結晶成長させ、
前記Ge層上に機能層を結晶成長させて、
得られる、半導体基板。
(12)
Siの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたGe層と、
前記Ge層が形成された後に形成された機能層と、
を含む半導体基板。
(13)
前記機能層は、前記Ge層に格子整合または擬格子整合している、
(12)に記載の半導体基板。
(14)
前記機能層は、前記開口内に形成されている、
(12)または(13)に記載の半導体基板。
(15)
前記Ge層は、水素を含む雰囲気中でアニールされてなる、
(11)から(14)までの何れか一項に記載の半導体基板。
(16)
前記Ge層は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でCVD法により、前記開口に選択的に結晶成長されてなる、
(11)から(15)までの何れか一項に記載の半導体基板。
(17)
前記Ge層と前記機能層との間に、600℃以下の温度で形成されたGaAs層をさらに含む、
(11)から(16)までの何れか一項に記載の半導体基板。
(18)
前記Ge層の前記機能層に対向する面は、Pを含むガスにより表面処理されている、
(11)から(17)までの何れか一項に記載の半導体基板。
(19)
前記機能層は、3−5族化合物層または2−6族化合物層である、
(11)から(18)までの何れか一項に記載の半導体基板。
(20)
前記機能層は、3−5族化合物層であり、3族元素としてAl、GaおよびInからなる群から選択された1以上の元素を含み、5族元素としてN、P、AsおよびSbからなる群から選択された1以上の元素を含む、
(11)から(19)までの何れか一項に記載の半導体基板。
(21)
前記機能層の算術平均粗さは、0.02μm以下である、
(20)に記載の半導体基板。
(22)
前記阻害層は、電気的に絶縁性である、
(11)から(21)までの何れか一項に記載の半導体基板。
(23)
前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層および酸化アルミニウム層からなる群から選択された1以上の層である、
(22)に記載の半導体基板。
(24)
前記阻害層は、前記開口を複数有し、
複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記阻害層の上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
(11)から(23)までの何れか一項に記載の半導体基板。
(25)
前記阻害層を複数有し、
前記複数の阻害層のうち一の阻害層と、前記一の阻害層に隣接する他の阻害層との間に、前記複数の阻害層の何れの上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
(11)から(24)までの何れか一項に記載の半導体基板。
(26)
前記原料吸着部は、前記基板に達する溝である、
(24)または(25)に記載の半導体基板。
(27)
前記溝の幅は、20μm以上、500μm以下である、
(26)に記載の半導体基板。
(28)
前記原料吸着部を複数有し、
前記複数の原料吸着部の各々は、等間隔に配置されている、
(24)から(27)までの何れか一項に記載の半導体基板。
(29)
前記開口の底面積は、1mm2以下である、
(11)から(28)までの何れか一項に記載の半導体基板。
(30)
前記開口の底面積は、1600μm2以下である、
(29)に記載の半導体基板。
(31)
前記開口の底面積は、900μm2以下である、
(30)に記載の半導体基板。
(32)
前記開口の底面は、長方形であり、
前記長方形の長辺は、80μm以下である、
(29)に記載の半導体基板。
(33)
前記開口の底面は、長方形であり、
前記長方形の長辺は、40μm以下である、
(30)に記載の半導体基板。
(34)
前記基板の主面が(100)面であり、
前記開口の底面は、正方形または長方形であり、
前記正方形または前記長方形の少なくとも1辺の方向は、前記主面における<010>方向、<0−10>方向、<001>方向および<00−1>方向からなる群から選択された何れか一つの方向と実質的に平行である、
(11から(33)までの何れか一項に記載の半導体基板。
(35)
前記基板の主面が(111)面であり、
前記開口の底面は、六角形であり、
前記六角形の少なくとも1辺の方向は、前記主面における<1−10>方向、<−110>方向、<0−11>方向、<01−1>方向、<10−1>方向および<−101>方向からなる群から選択された何れか一つの方向と実質的に平行である、
(11)から(33)までの何れか一項に記載の半導体基板。
(36)
Siの基板の上に、結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の一部を覆う被覆領域および前記被覆領域の内部に前記基板を覆わない開口領域を形成する段階と、
少なくとも前記阻害層の前記開口領域に、Ge層を結晶成長する段階と、
前記Ge層上に機能層を結晶成長する段階と、
を備えた半導体基板の製造方法。
(37)
結晶成長された前記Ge層を、結晶欠陥が移動できる温度および時間でアニールする段階、
をさらに備える(36)に記載の半導体基板の製造方法。
(38)
前記アニールを、複数回繰り返す段階、
をさらに備える(37)に記載の半導体基板の製造方法。
(39)
Siの基板の主面に結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成する段階と、
前記開口の内部の前記基板に接してGe層を結晶成長させる段階と、
前記Ge層上に機能層を結晶成長させる段階と、
を含む半導体基板の製造方法。
(40)
Siの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
前記開口内に、Ge層を形成する段階と、
前記Ge層を形成した後に、機能層を形成する段階と、
を含む半導体基板の製造方法。
(41)
前記機能層を形成する段階において、前記機能層を前記Ge層に格子整合または擬格子整合させる、
(40)に記載の半導体基板の製造方法。
(42)
前記機能層を、前記開口内に形成する、
(40)または(41)に記載の半導体基板の製造方法。
(43)
前記Ge層を、前記Ge層内の結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含む、
(39)から(42)までの何れか一項に記載の半導体基板の製造方法。
(44)
前記アニールする段階は、前記Ge層を、680℃以上900℃未満の温度でアニールする、
(43)に記載の半導体基板の製造方法。
(45)
前記アニールする段階は、前記Ge層を、水素を含む雰囲気中でアニールする、
(43)または(44)に記載の半導体基板の製造方法。
(46)
前記アニールする段階を、複数含む、
(43)から(45)までの何れか一項に記載の半導体基板の製造方法。
(47)
前記Ge層を、0.1Pa以上100Pa以下の圧力下でCVD法により、前記開口に選択的に結晶成長させる、
(39)から(46)までの何れか一項に記載の半導体基板の製造方法。
(48)
前記Ge層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でCVD法により、前記開口に選択的に結晶成長させる、
(39)から(47)までの何れか一項に記載の半導体基板の製造方法。
(49)
前記Ge層を形成した後、前記機能層を形成するまでの間に、600℃以下の温度でGaAs層を形成する段階、をさらに含む、
(39)から(48)までの何れか一項に記載の半導体基板の製造方法。
(50)
前記Ge層を形成した後、前記機能層を形成するまでの間に、前記Ge層の表面を、Pを含むガスにより処理する段階、をさらに含む、
(39)から(49)までの何れか一項に記載の半導体基板の製造方法。
(51)
前記機能層は、3−5族化合物層であり、3族元素としてAl、GaおよびInからなる群から選択された1以上の元素を含み、5族元素としてN、P、AsおよびSbからなる群から選択された1以上の元素を含み、
前記機能層を、1nm/min以上、300nm/min以下の成長速度で結晶成長させる、
(39)から(50)までの何れか一項に記載の半導体基板の製造方法。
(52)
Siの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたGe層と、
前記Ge層上に結晶成長された機能層と、
前記機能層に形成された電子素子と、
を備える電子デバイス。
(53)
前記電子素子は、前記開口領域ごとに一つ形成されている、
(52)に記載の電子デバイス。
(54)
前記電子素子に接続する配線または前記配線のボンディングパッドが、前記被覆領域に形成される、
(52)または(53)に記載の電子デバイス。
(55)
前記被覆領域および前記開口領域は、前記基板の上に複数形成され、複数の前記被覆領域および前記開口領域は、等間隔に配置される、
(52)から(54)までの何れか一項に記載の電子デバイス。
(56)
Siの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してGe層を結晶成長させ、
前記Ge層上に機能層を結晶成長させ、
前記機能層に電子素子を形成して
得られる、電子デバイス。
(57)
Siの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたGe層と、
前記Ge層が形成された後に形成された機能層と、
前記機能層に形成された電子素子と、
を含む電子デバイス。
(58)
前記機能層は、前記Ge層に格子整合または擬格子整合している、
(57)に記載の電子デバイス。
(59)
前記機能層は、前記開口内に形成されている、
(57)または(58)に記載の電子デバイス。
(60)
前記阻害層は、前記開口を複数有し、
前記電子素子は、前記開口毎に一つずつ形成されている、
(56)から(59)までの何れか一項に記載の電子デバイス。
(61)
前記電子素子は、配線またはボンディングパッドに接続され、
前記配線または前記ボンディングパッドが、前記阻害層の上に形成されている、
(56)から(60)までの何れか一項に記載の電子デバイス。
(62)
前記阻害層を複数有し、
前記複数の阻害層の各々は、互いに等間隔に配置されている、
(56)から(61)までの何れか一項に記載の電子デバイス。
(63)
前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
(52)から(62)までの何れか一項に記載の電子デバイス。
(64)
前記電子素子を複数有し、
複数の電子素子の各々が、相互に接続されている、
(52)から(63)までの何れか一項に記載の電子デバイス。
(65)
前記電子素子を複数有し、
複数の電子素子の各々が、並列に接続されている、
(52)から(64)までの何れか一項に記載の電子デバイス。
102 Siウェハ
103 領域
104 阻害層
106 開口領域
108 コレクタ電極
110 エミッタ電極
112 ベース電極
120 Ge層
124 素子形成層
130 酸化シリコン膜
140 領域
142 括弧書
201 半導体基板
202 GaAs層
204 形成物
301 半導体基板
302 Ge層
Claims (21)
- Siの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたGe層と、
前記Ge層上に結晶成長された機能層と、
を備え、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口領域の面積が、0.01mm 2 以下である、
半導体基板。 - 前記アニールは、複数回繰り返される、
請求項1に記載の半導体基板。 - 前記Ge層と前記機能層との間に、500℃以下の温度で形成されたGaAs層をさらに備える、
請求項1または請求項2に記載の半導体基板。 - 前記Ge層の前記機能層に対向する面は、Pを含むガスにより表面処理された、
請求項1または請求項2に記載の半導体基板。 - 前記阻害層は、電気的に絶縁性である、
請求項1から請求項4までの何れか一項に記載の半導体基板。 - 前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である、
請求項5に記載の半導体基板。 - Siの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してGe層を結晶成長させ、
前記Ge層上に機能層を結晶成長させて、
得られ、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口の面積が、0.01mm 2 以下である、
半導体基板。 - Siの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたGe層と、
前記Ge層が形成された後に形成された機能層と、
を含み、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口の面積が、0.01mm 2 以下である、
半導体基板。 - Siの基板の上に、結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の一部を覆う被覆領域および前記被覆領域の内部に前記基板を覆わない開口領域を形成する段階と、
少なくとも前記阻害層の前記開口領域に、Ge層を結晶成長する段階と、
前記Ge層を、結晶欠陥が移動できる温度および時間でアニールする段階と、
前記アニールする段階の後、前記Ge層上に機能層を結晶成長する段階と、
を備え、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記開口領域の面積が、0.01mm 2 以下である、
半導体基板の製造方法。 - 前記アニールを、複数回繰り返す段階、
をさらに備える請求項9に記載の半導体基板の製造方法。 - Siの基板の主面に結晶成長を阻害する阻害層を形成する段階と、
前記阻害層をパターニングして、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成する段階と、
前記開口の内部の前記基板に接してGe層を結晶成長させる段階と、
前記Ge層を、結晶欠陥が移動できる温度および時間でアニールする段階と、
前記アニールする段階の後、前記Ge層上に機能層を結晶成長する段階と、
を含み、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記開口の面積が、0.01mm 2 以下である、
半導体基板の製造方法。 - Siの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
前記開口内に、Ge層を形成する段階と、
前記Ge層を、結晶欠陥が移動できる温度および時間でアニールする段階と、
前記アニールする段階の後、機能層を形成する段階と、
を含み、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記開口の面積が、0.01mm 2 以下である、
半導体基板の製造方法。 - Siの基板と、
前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
さらに前記開口領域に結晶成長されたGe層と、
前記Ge層上に結晶成長された機能層と、
前記機能層に形成された電子素子と、
を備え、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口領域の面積が、0.01mm 2 以下である、
電子デバイス。 - 前記電子素子は、前記開口領域ごとに一つ形成されている、
請求項13に記載の電子デバイス。 - 前記電子素子に接続する配線または前記配線のボンディングパッドが、前記被覆領域に形成される、
請求項13または請求項14に記載の電子デバイス。 - 前記被覆領域および前記開口領域は、前記基板の上に複数形成され、複数の前記被覆領域および前記開口領域は、等間隔に配置される、
請求項13から請求項15までの何れか一項に記載の電子デバイス。 - Siの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
前記開口の内部の前記基板に接してGe層を結晶成長させ、
前記Ge層上に機能層を結晶成長させ、
前記機能層に電子素子を形成して
得られ、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口の面積が、0.01mm 2 以下である、
電子デバイス。 - Siの基板と、
前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
前記開口内に形成されたGe層と、
前記Ge層が形成された後に形成された機能層と、
前記機能層に形成された電子素子と、
を含み、
前記Ge層が、結晶欠陥が移動できる温度および時間でアニールされることにより形成され、
前記機能層が、Geに格子整合または擬格子整合する3−5族化合物層であり、3族元素としてAl、Ga、Inのうち少なくとも1つを含み、5族元素としてN、P、As、Sbのうち少なくとも1つを含み、
前記機能層が、前記Ge層のアニール後に形成されたものであり、
前記開口の面積が、0.01mm 2 以下である、
電子デバイス。 - 前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
請求項13から請求項18までの何れか一項に記載の電子デバイス。 - 前記電子素子を複数有し、
複数の電子素子の各々が、相互に接続されている、
請求項13から請求項19までの何れか一項に記載の電子デバイス。 - 前記電子素子を複数有し、
複数の電子素子の各々が、並列に接続されている、
請求項13から請求項20までの何れか一項に記載の電子デバイス。
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