WO2010038460A1 - 半導体基板、電子デバイス、および半導体基板の製造方法 - Google Patents

半導体基板、電子デバイス、および半導体基板の製造方法 Download PDF

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    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a semiconductor substrate, an electronic device, and a method for manufacturing a semiconductor substrate.
  • the present invention particularly relates to a semiconductor substrate, an electronic device, and a method for manufacturing a semiconductor substrate, in which a compound semiconductor crystal thin film having excellent crystallinity is formed on an insulating film using an inexpensive SOI (Silicon On Insulator) substrate.
  • SOI Silicon On Insulator
  • Various high-performance electronic devices using heterojunctions have been developed as electronic devices using compound semiconductor crystals such as GaAs. Since the crystallinity of a compound semiconductor crystal affects the performance of an electronic device, a high-quality crystal thin film is required.
  • a thin film is grown on a base substrate such as Ge, which has a lattice constant very close to that of GaAs or GaAs, due to demands for lattice matching at the heterointerface. .
  • Patent Document 1 describes a semiconductor device having a limited area of an epitaxial region grown on a substrate having a lattice mismatch or a substrate having a high dislocation defect density.
  • Non-Patent Document 1 describes a low dislocation density GaAs epitaxial layer on a Si substrate coated with Ge by a lateral epitaxial overgrowth method.
  • Non-Patent Document 2 describes a technique for forming a high-quality Ge epitaxial growth layer (hereinafter sometimes referred to as a Ge epilayer) on a Si substrate.
  • a Ge epi layer is formed on a Si substrate in a limited region, and then the Ge epi layer is subjected to cycle thermal annealing, so that the average dislocation density of the Ge epi layer is 2.3 ⁇ 10 6 cm ⁇ 2. become.
  • the GaAs-based electronic device is preferably formed on a GaAs substrate or a substrate that can be lattice-matched to GaAs such as a Ge substrate.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate is expensive.
  • the heat dissipation characteristics of these substrates are not sufficient, and it is necessary to suppress the device formation density in order to achieve a sufficient thermal design. Therefore, a high-quality semiconductor substrate having a crystalline thin film of a compound semiconductor such as GaAs based on an inexpensive Si substrate is required.
  • a semiconductor substrate having a base substrate, an insulating layer, and a Si crystal layer in this order is provided on the Si crystal layer and annealed.
  • a semiconductor substrate comprising a seed crystal and a compound semiconductor lattice-matched or pseudo-lattice-matched to the seed crystal is provided.
  • the seed crystal has a size that does not cause defects due to thermal stress generated in annealing.
  • the seed crystal has a surface treated with a gaseous P compound at the interface with the compound semiconductor.
  • the compound semiconductor is a group 3-5 compound semiconductor or a group 2-6 compound semiconductor. When the compound semiconductor is a Group 3-5 compound semiconductor, it may include at least one of Al, Ga, and In as a Group 3 element and at least one of N, P, As, and Sb as a Group 5 element. .
  • the semiconductor substrate may further include an inhibition layer that inhibits the crystal growth of the compound semiconductor, the inhibition layer may have an opening that penetrates to the Si crystal layer, and a seed crystal may be provided inside the opening.
  • the inhibition layer may be formed on the Si crystal layer. Further, the portion included in the opening of the compound semiconductor may have an aspect ratio of less than ⁇ 2.
  • the inhibition layer may be formed by thermally oxidizing a region other than the region where the seed crystal is provided in the Si crystal layer.
  • a seed compound semiconductor crystal in which the compound semiconductor is grown on the seed crystal so as to protrude from the surface of the inhibition layer and a laterally grown compound semiconductor crystal in which the seed compound semiconductor crystal is laterally grown along the inhibition layer using the seed compound semiconductor crystal as a nucleus.
  • the laterally grown compound semiconductor crystal has a first compound semiconductor crystal laterally grown along the inhibition layer with the seed compound semiconductor crystal as a nucleus, and a different direction from the first compound semiconductor crystal along the inhibition layer with the first compound semiconductor crystal as a nucleus.
  • a second compound semiconductor crystal laterally grown laterally grown.
  • the Si crystal layer, the seed crystal, and the compound semiconductor may be formed substantially parallel to the base substrate.
  • the semiconductor substrate may further include an inhibition layer that covers the upper surface of the Si crystal layer and inhibits the crystal growth of the compound semiconductor.
  • a plurality of seed crystals may be provided on the Si crystal layer at equal intervals.
  • the semiconductor substrate is further equipped with a defect trapping part that captures defects generated inside the seed crystal, and the maximum distance from any point in the region included in the seed crystal to the defect trapping part can be moved during annealing. It may be smaller than a certain distance.
  • the defect trapping portion may be an interface or surface of the seed crystal and a region where the compound semiconductor is not lattice-matched or pseudo-lattice-matched.
  • the seed crystal may include crystal grown Si x Ge 1-x (0 ⁇ x ⁇ 1) crystal or GaAs grown at a temperature of 500 ° C. or lower.
  • the compound semiconductor may include a buffer layer made of a Group 3-5 compound semiconductor containing P, and the buffer layer may be lattice-matched or pseudo-lattice-matched to the seed crystal.
  • the semiconductor substrate may further include a Si semiconductor device provided in a portion of the Si crystal layer not covered with the seed crystal.
  • the base substrate is single crystal Si, and the portion of the base substrate not covered with the seed crystal A Si semiconductor device may be provided.
  • the dislocation density on the surface of the seed crystal may be 1 ⁇ 10 6 / cm 2 or less.
  • the surface on which the seed crystal of the Si crystal layer is formed has a (100) plane, a (110) plane, a (111) plane, a plane that is crystallographically equivalent to the (100) plane, and a crystallographic plane with the (110) plane. It may have an off angle inclined from any one crystal plane selected from an equivalent plane and a plane that is crystallographically equivalent to the (111) plane. The off angle may be not less than 2 ° and not more than 6 °.
  • the bottom area of the seed crystal may be 1 mm 2 or less.
  • the bottom area of the seed crystal may be 1600 ⁇ m 2 or less. Further, the bottom area of the seed crystal may be 900 ⁇ m 2 or less.
  • the maximum width of the bottom surface of the seed crystal may be 80 ⁇ m or less.
  • the maximum width of the bottom surface of the seed crystal may be 40 ⁇ m or less.
  • the base substrate has a (100) plane or a main surface having an off angle inclined from a plane that is crystallographically equivalent to the (100) plane, the bottom surface of the seed crystal is rectangular, and one side of the rectangle is the base
  • the substrate may be substantially parallel to any one of the ⁇ 010> direction, the ⁇ 0-10> direction, the ⁇ 001> direction, and the ⁇ 00-1> direction. Even in this case, the off-angle may be 2 ° or more and 6 ° or less.
  • the base substrate has a (111) plane or a main surface having an off angle inclined from a crystallographically equivalent plane to the (111) plane, the bottom surface of the seed crystal is a hexagon, and one side of the hexagon is a base Substantially any one of ⁇ 1-10> direction, ⁇ -110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1> direction, and ⁇ 101> direction of the substrate It may be parallel. Even in this case, the off-angle may be 2 ° or more and 6 ° or less.
  • the maximum width of the outer shape of the inhibition layer may be 4250 ⁇ m or less.
  • the maximum width of the outer shape of the inhibition layer may be 400 ⁇ m or less.
  • a substrate In the second embodiment of the present invention, a substrate, an insulating layer provided on the substrate, a Si crystal layer provided on the insulating layer, and a seed crystal provided on the Si crystal layer and annealed And a compound semiconductor that is lattice-matched or pseudo-lattice-matched to the seed crystal, and a semiconductor device that is formed using the compound semiconductor.
  • the electronic device further includes an inhibition layer that inhibits the crystal growth of the compound semiconductor, the inhibition layer has an opening that penetrates to the Si crystal layer, a seed crystal is provided inside the opening, and the compound semiconductor is the seed semiconductor. You may have the seed compound semiconductor crystal which grew on the crystal
  • a step of preparing an SOI substrate having a base substrate, an insulating layer, and a Si crystal layer in this order, a step of growing a seed crystal on the Si crystal layer There is provided a method for manufacturing a semiconductor substrate, comprising: annealing and growing a compound semiconductor that is lattice-matched or pseudo-lattice-matched to a seed crystal.
  • the step of growing the seed crystal includes the step of providing an inhibition layer on the Si crystal layer for inhibiting the crystal growth of the compound semiconductor, the step of forming an opening penetrating the Si crystal layer in the inhibition layer, and the seed inside the opening. Growing a crystal.
  • a plurality of seed crystals are grown at equal intervals.
  • the seed crystal is grown to a size that does not cause defects in the seed crystal due to thermal stress caused by annealing.
  • the annealing is performed at a temperature and a time at which defects included in the seed crystal can move to the outer edge of the seed crystal.
  • the manufacturing method may include a step of repeatedly performing the annealing step a plurality of times.
  • the dislocation density on the surface of the seed crystal may be reduced to 1 ⁇ 10 6 / cm 2 or less by annealing.
  • the semiconductor substrate manufacturing method is performed before the step of crystal growth of the compound semiconductor, and inhibits the crystal growth of the compound semiconductor by thermally oxidizing a region other than the region where the seed crystal is provided in the Si crystal layer. You may further provide the step of providing an inhibition layer.
  • FIG. 6 shows a cross section taken along line AA in FIG.
  • FIG. 6 shows a cross section taken along line BB in FIG.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • An example of a cross section in the manufacturing process of electronic device 100 is shown.
  • 2 shows a cross-sectional example in another manufacturing process of the electronic device 100.
  • 2 shows a cross-sectional example in another manufacturing process of the electronic device 100.
  • the example of a plane of the electronic device 200 is shown.
  • 2 shows a planar example of the electronic device 300.
  • 2 shows a cross-sectional example of an electronic device 400.
  • 2 shows a cross-sectional example of an electronic device 500.
  • 2 shows a cross-sectional example of an electronic device 600.
  • 2 shows a cross-sectional example of an electronic device 700.
  • An example of a plan view of a semiconductor substrate 801 is shown. Region 803 is shown enlarged.
  • a cross-sectional example of the semiconductor substrate 801 is shown together with the HBT formed in the opening 806 in the covering region covered with the inhibition layer 804.
  • An example of a plan view of a semiconductor substrate 1101 of this embodiment is shown.
  • An example of a cross section of the semiconductor substrate 1101 is shown together with an HBT formed in the island-shaped Ge crystal layer 1120.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1101 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1101 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1101 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1101 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1101 is shown.
  • An example of a cross section of a semiconductor substrate 1201 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1201 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1201 is shown.
  • An example of a cross section of a semiconductor substrate 1301 is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 1301 is shown.
  • the schematic diagram of the cross section of the produced semiconductor substrate is shown.
  • the cross-sectional shape of the Ge crystal layer 2106 that has not been annealed is shown.
  • the cross-sectional shape of the Ge crystal layer 2106 annealed at 700 ° C. is shown.
  • the cross-sectional shape of the Ge crystal layer 2106 annealed at 800 ° C. is shown.
  • the cross-sectional shape of the Ge crystal layer 2106 annealed at 850 degreeC is shown.
  • the cross-sectional shape of the Ge crystal layer 2106 annealed at 900 ° C. is shown.
  • the average value of the film thickness of the compound semiconductor 2108 in Example 9 is shown.
  • the coefficient of variation of the film thickness of the compound semiconductor 2108 in Example 9 is shown.
  • the average value of the film thickness of the compound semiconductor 2108 in Example 10 is shown.
  • An electron micrograph of the compound semiconductor 2108 in Example 10 is shown.
  • An electron micrograph of the compound semiconductor 2108 in Example 10 is shown.
  • An electron micrograph of the compound semiconductor 2108 in Example 10 is shown.
  • An electron micrograph of the compound semiconductor 2108 in Example 10 is shown.
  • An electron micrograph of the compound semiconductor 2108 in Example 10 is shown.
  • 14 shows an electron micrograph of the compound semiconductor 2108 in Example 11.
  • FIG. 14 shows an electron micrograph of the compound semiconductor 2108 in Example 11.
  • FIG. 14 shows an electron micrograph of the compound semiconductor 2108 in Example 11.
  • FIG. 14 shows an electron micrograph of the compound semiconductor 2108 in Example 11.
  • FIG. 24 shows an electron micrograph of the compound semiconductor 2108 in Example 12.
  • FIG. 24 shows an electron micrograph of the compound semiconductor 2108 in Example 12.
  • FIG. 24 shows an electron micrograph of the compound semiconductor 2108 in Example 12.
  • FIG. 24 shows an electron micrograph of the compound semiconductor 2108 in Example 12.
  • FIG. 24 shows an electron micrograph of the compound semiconductor 2108 in Example 12.
  • FIG. The electron micrograph of the semiconductor substrate in Example 13 is shown.
  • the laser microscope image of the HBT element in Example 14 is shown.
  • the laser microscope image of the electronic device in Example 15 is shown.
  • the relationship between the electrical characteristics of the HBT element and the area of the opening region is shown.
  • FIG. 63 is a copy diagram for the purpose of making the photograph of FIG. 62 easy to see.
  • the scanning electron micrograph in the cross section of a crystal is shown.
  • FIG. 65 is a copy diagram for the purpose of making the photograph of FIG. 64 easy to see.
  • the Si element profile for Sample A is shown.
  • the Ge element profile for Sample A is shown.
  • the Si element profile for Sample B is shown.
  • the Ge element profile for Sample B is shown.
  • 66 to 69 are schematic views shown for the purpose of making it easier to see.
  • region about the sample A is shown.
  • the element strength integrated values of Si and Ge for the measurement region shown in FIG. 71 are shown.
  • region about the sample B is shown.
  • the element intensity integrated values of Si and Ge for the measurement region shown in FIG. 73 are shown.
  • substrate 3000 for semiconductor devices created in Example 2 is shown.
  • 6 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio.
  • 6 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio.
  • 6 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002. It is the graph which showed the relationship between the growth rate of the thin film 3004 for devices, and an area ratio. It is the electron micrograph which observed the surface of the board
  • a plan view of a heterobipolar transistor (HBT) 3100 is shown. It is a microscope picture which shows the part enclosed with the broken line in FIG. It is a top view which expands and shows the part of the three HBT elements 3150 enclosed with the broken line in FIG. 2 is a laser micrograph of an observed region of an HBT element 3150. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100. It is the top view shown in order of the manufacturing process of HBT3100.
  • FIG. 1 schematically shows an example of a cross section of a semiconductor substrate 10 according to an embodiment.
  • the semiconductor substrate 10 includes a base substrate 12, an insulating layer 13, a Si crystal layer 14, a seed crystal 16, and a compound semiconductor 18.
  • the base substrate 12, the insulating layer 13, the Si crystal layer 14, and the seed crystal 16 are arranged in this order in a direction substantially perpendicular to the main surface 11 of the base substrate 12. Is done.
  • the insulating layer 13 insulates the base substrate 12 and the Si crystal layer 14, and it is possible to suppress the leakage current from flowing into the base substrate 12.
  • the “substantially vertical direction” includes not only a strictly vertical direction but also a direction slightly inclined from the vertical in consideration of manufacturing errors of the substrate and each member.
  • the base substrate 12 is a silicon substrate as an example.
  • the insulating layer 13 is a silicon oxide layer formed by oxidizing the main surface 11 of the base substrate 12.
  • the Si crystal layer 14 is a single crystal silicon layer formed on the insulating layer 13.
  • the base substrate 12, the insulating layer 13, and the Si crystal layer 14 may be commercially available SOI substrates.
  • the seed crystal 16 and the compound semiconductor 18 are formed on the Si crystal layer 14 by MOCVD (organometallic vapor phase epitaxy) or epitaxial growth using MBE using an organic metal as a raw material.
  • the seed crystal 16 includes a Si x Ge 1-x crystal (0 ⁇ x ⁇ 1) or a GaAs crystal formed at a temperature of 500 ° C. or lower.
  • the seed crystal 16 is annealed.
  • the seed crystal 16 may be annealed while being formed on the Si crystal layer 14.
  • the seed crystal 16 is annealed at less than 900 ° C., preferably 850 ° C. or less. Thereby, the flatness of the surface of the seed crystal 16 can be maintained.
  • the seed crystal 16 may be annealed at 680 ° C. or higher, preferably 700 ° C. or higher. Thereby, the density of crystal defects in the seed crystal 16 can be reduced.
  • Annealing may be performed multiple times. For example, after performing high temperature annealing at a temperature that does not reach the melting point of Ge at 800 to 900 ° C. for 2 to 10 minutes, low temperature annealing is performed at 680 to 780 ° C. for 2 to 10 minutes. By these annealing, the defect density inside the seed crystal 16 is reduced.
  • the seed crystal 16 may be annealed in an air atmosphere, a nitrogen atmosphere, an argon atmosphere, or a hydrogen atmosphere.
  • an atmosphere containing hydrogen the density of crystal defects in the seed crystal 16 can be reduced while maintaining the surface state of the seed crystal 16 in a smooth state.
  • “pseudo-lattice matching” is not perfect lattice matching, but is in contact with each other within a range where the difference in lattice constant between two semiconductors in contact with each other is small and defects due to lattice mismatch are not remarkable.
  • the stacked state of Ge and GaAs or Ge and InGaP within the lattice relaxation limit thickness is called pseudo-lattice matching.
  • the compound semiconductor 18 is lattice-matched or pseudo-lattice-matched to the annealed seed crystal 16.
  • the compound semiconductor 18 grows using the seed crystal 16 as a nucleus.
  • a compound semiconductor 18 having excellent crystallinity can be obtained.
  • the compound semiconductor 18 is, for example, a group 3-5 compound semiconductor or a group 2-6 compound semiconductor.
  • the compound semiconductor 18 includes at least one of Al, Ga, and In as a group 3 element, and at least one of N, P, As, and Sb as a group 5 element. One may be included.
  • the area of the insulating layer 13 is smaller than the area of the base substrate 12.
  • the area of the Si crystal layer 14 is smaller than the area of the insulating layer 13.
  • the area of the seed crystal 16 and the compound semiconductor 18 is smaller than the area of the Si crystal layer 14.
  • the 12 main surfaces 11 may be arranged side by side in a direction substantially parallel to the main surface 11.
  • the case where the base substrate 12 and the insulating layer 13 are in contact with each other has been described.
  • the positional relationship between the base substrate 12 and the insulating layer 13 is not limited to the relationship in which the two are in contact with each other.
  • Another layer may be formed between the base substrate 12 and the insulating layer 13.
  • the case where the Si crystal layer 14 and the seed crystal 16 are in contact with each other has been described.
  • the positional relationship between the Si crystal layer 14 and the seed crystal 16 is not limited to the relationship in which both are in contact with each other.
  • Another layer may be formed between the Si crystal layer 14 and the seed crystal 16.
  • Each of the seed crystal 16 and the compound semiconductor 18 may be formed of a plurality of crystal layers.
  • FIG. 2 schematically shows an example of a cross section of the semiconductor substrate 20.
  • the semiconductor substrate 20 includes the base substrate 12, the insulating layer 13, the Si crystal layer 14, and the inhibition layer 25 substantially perpendicular to the main surface 11 of the base substrate 12. Ready in this order.
  • the semiconductor substrate 20 includes a seed crystal 26 and a compound semiconductor 28.
  • the inhibition layer 25 is formed on the Si crystal layer 14.
  • the inhibition layer 25 inhibits at least the crystal growth of the compound semiconductor 28.
  • the inhibition layer 25 may further inhibit the crystal growth of the seed crystal 26.
  • an opening 27 that penetrates the inhibition layer 25 from the surface of the inhibition layer 25 to the Si crystal layer 14 is formed in a direction substantially perpendicular to the one main surface 11 of the base substrate 12.
  • the area of the inhibition layer 25 is smaller than the area of the Si crystal layer 14.
  • the inhibition layer 25 may be SiO 2 and is formed using, for example, a CVD method.
  • the opening 27 may be formed by a photolithography method.
  • the seed crystal 26 and the compound semiconductor 28 are equivalent to the seed crystal 16 and the compound semiconductor 18 in FIG. Therefore, in the following description, overlapping description of equivalent members may be omitted.
  • the seed crystal 26 is provided inside the opening 27.
  • the seed crystal 26 is provided on the bottom surface of the opening 27.
  • the seed crystal 26 is annealed. Thereby, the defect density inside the seed crystal 26 is reduced.
  • the compound semiconductor 28 is lattice-matched or pseudo-lattice-matched to the seed crystal 26. By using the annealed seed crystal 26, a compound semiconductor 28 having excellent crystallinity can be obtained.
  • FIG. 3 schematically shows an example of a cross section of the semiconductor substrate 30.
  • the semiconductor substrate 30 includes a base substrate 12, an insulating layer 13, a Si crystal layer 34, a seed crystal 36, and a compound semiconductor 38.
  • the Si crystal layer 34, the seed crystal 36, and the compound semiconductor 38 are the same as the Si crystal layer 14, the seed crystal 16, and the compound semiconductor 18 in FIG. Therefore, in the following description, overlapping description of equivalent members may be omitted.
  • the semiconductor substrate 30 is different from the semiconductor substrate 10 in that the Si crystal layer 34, the seed crystal 36, and the compound semiconductor 38 are arranged in a direction substantially parallel to the main surface 11 of the base substrate 12. To do.
  • the Si crystal layer 34, the seed crystal 36, and the compound semiconductor 38 are arranged in this order along the surface 19 of the insulating layer 13. That is, the seed crystal 36 is provided between the Si crystal layer 34 and the compound semiconductor 38.
  • the area of the Si crystal layer 34, the area of the seed crystal 36, and the area of the compound semiconductor 38 are smaller than the area of the insulating layer 13.
  • the case where the seed crystal 36 and the compound semiconductor 38 are arranged side by side in a direction substantially parallel to the main surface 11 of the base substrate 12 has been described.
  • the seed crystal 36 and the compound semiconductor are arranged. 38 may be arranged side by side in a direction substantially perpendicular to the main surface 11 of the base substrate 12.
  • the “substantially parallel direction” includes not only a strictly parallel direction but also a direction slightly inclined from parallel in consideration of manufacturing errors of the substrate and each member.
  • FIG. 4 schematically shows an example of a cross section of the semiconductor substrate 40.
  • the semiconductor substrate 40 includes a base substrate 12, an insulating layer 13, a Si crystal layer 44, an inhibition layer 45, a seed crystal 46, and a compound semiconductor 48.
  • the Si crystal layer 44, the seed crystal 46, and the compound semiconductor 48 are equivalent to the Si crystal layer 34, the seed crystal 36, and the compound semiconductor 38 in FIG.
  • the inhibition layer 45 and the inhibition layer 25 in FIG. 2 are equivalent. Therefore, in the following description, overlapping description of equivalent members may be omitted.
  • the semiconductor substrate 40 is different from the semiconductor substrate 30 in that it further includes an inhibition layer 45 that covers the upper surface 43 of the Si crystal layer 44.
  • the upper surface 43 of the Si crystal layer 44 is a surface on the side opposite to the base substrate 12 among surfaces substantially parallel to the main surface 11 of the base substrate 12.
  • the inhibition layer 45 inhibits the crystal growth of the compound semiconductor 48 and the seed crystal 46.
  • the insulating layer 13 may include a material that inhibits crystal growth.
  • the insulating layer 13 is SiO 2 .
  • the semiconductor substrate 40 can be manufactured by the following procedure. First, an SOI substrate including a base substrate 12, an insulating layer 13, and a Si crystal layer is prepared. Then, the Si crystal layer of the SOI substrate is patterned by etching or the like to form a rectangular Si crystal layer. Then, the inhibition layer 45 is formed so as to cover a surface substantially parallel to the main surface 11 of the base substrate 12 among the surfaces of the rectangular Si crystal layer.
  • the inhibition layer 45 may have the same shape as the rectangular Si crystal layer. For example, the inhibition layer 45 is formed by generating SiO 2 by a CVD method. Then, the Si crystal layer 44 is formed by etching the rectangular Si crystal layer. Since the etched Si crystal layer 44 is smaller than the inhibition layer 45, a space is formed between the inhibition layer 45 and the insulating layer 13.
  • a seed crystal 46 is selectively grown on the surface 41 of the Si crystal layer 44 that is substantially perpendicular to the main surface 11 of the base substrate 12.
  • the seed crystal 46 is formed by, for example, the MOCVD method.
  • the seed crystal 46 is annealed. By annealing the seed crystal 46, the crystallinity of the seed crystal 46 is improved.
  • a compound semiconductor 48 that is lattice-matched or pseudo-lattice-matched to the seed crystal 46 is formed.
  • the compound semiconductor 48 is formed by, for example, a CVD method.
  • FIG. 5 shows a plan example of the electronic device 100.
  • FIG. 6 shows a cross section taken along line AA in FIG.
  • FIG. 7 shows a cross section taken along line BB in FIG.
  • the electronic device 100 includes an SOI substrate 102, an inhibition layer 104, a Ge crystal layer 106, a seed compound semiconductor crystal 108, a first compound semiconductor crystal 110, a second compound semiconductor crystal 112, a gate insulating film 114, A gate electrode 116 and source / drain electrodes 118 are provided.
  • the Ge crystal layer 106 is equivalent to the seed crystal 16, the seed crystal 26, the seed crystal 36, or the seed crystal 46.
  • Each of the seed compound semiconductor crystal 108, the first compound semiconductor crystal 110, and the second compound semiconductor crystal 112 is equivalent to the compound semiconductor 18, the compound semiconductor 28, the compound semiconductor 38, or the compound semiconductor 48. Therefore, in the following description, overlapping description of equivalent members may be omitted.
  • the seed compound semiconductor crystal 108 is grown until it protrudes from the opening 105 using the Ge crystal layer 106 provided in the opening 105 as a nucleus. Then, the first compound semiconductor crystal 110 is grown in the first direction on the surface of the inhibition layer 104 using the seed compound semiconductor crystal 108 as a nucleus. Then, the second compound semiconductor crystal 112 is grown in the second direction on the surface of the inhibition layer 104 using the first compound semiconductor crystal 110 as a nucleus.
  • the first direction and the second direction are, for example, directions orthogonal to each other.
  • the electronic device 100 may include a plurality of MISFETs (metal-insulator-semiconductor field-effect transistors) or HEMTs (high-electron-mobility transistors).
  • MISFETs metal-insulator-semiconductor field-effect transistors
  • HEMTs high-electron-mobility transistors
  • the SOI substrate 102 has, at least in part, a Si substrate 162, an insulating layer 164, and a Si crystal layer 166 in this order.
  • the SOI substrate 102 has an insulating layer 164 and a Si crystal layer 166 on the main surface 172 side of the Si substrate 162.
  • the Si substrate 162 may be a single crystal Si substrate.
  • the Si substrate 162 functions as a substrate for the electronic device 100.
  • the insulating layer 164 electrically insulates the Si substrate 162 and the Si crystal layer 166 from each other.
  • the insulating layer 164 is formed in contact with the main surface 172 of the Si substrate 162.
  • the Si crystal layer 166 may include a single crystal of Si.
  • the Si crystal layer 166 is formed in contact with the insulating layer 164.
  • the Si substrate 162 and the insulating layer 164 are equivalent to the base substrate 12 and the insulating layer 13.
  • the Si crystal layer 166 is equivalent to the Si crystal layer 14, the Si crystal layer 34, or the Si crystal layer 44. Therefore, in the following description, overlapping description of equivalent members may be omitted.
  • an active element such as a MISFET or HEMT is formed on the SOI substrate 102.
  • an active element such as a MISFET or HEMT is formed on the SOI substrate 102.
  • the stray capacitance of the electronic device 100 is reduced, so that the operation speed of the electronic device 100 is improved.
  • the insulating layer 164 has a high insulation resistance, it is possible to suppress a leakage current from flowing from the electronic device 100 to the Si substrate 162.
  • the inhibition layer 104 is formed on the main surface 172 side of the SOI substrate 102 in contact with the Si crystal layer 166.
  • the inhibition layer 104 and the inhibition layer 25 or the inhibition layer 45 are equivalent.
  • an opening 105 penetrating the inhibition layer 104 is formed in a direction substantially perpendicular to the main surface 172 of the Si substrate 162.
  • the inhibition layer 104 inhibits the epitaxial growth of the seed compound semiconductor crystal 108, the first compound semiconductor crystal 110, and the second compound semiconductor crystal 112.
  • the opening 105 exposes the Si crystal layer 166 in a state before the seed compound semiconductor crystal 108 is formed. That is, an opening 105 reaching the Si crystal layer 166 from the surface of the inhibition layer 104 is formed in the inhibition layer 104. Therefore, an epitaxial film is selectively grown in the opening 105 where the Si crystal layer 166 is exposed.
  • the Ge crystal layer 106 is selectively grown inside the opening 105.
  • a seed compound semiconductor crystal 108 is selectively grown inside the opening 105 with the Ge crystal layer 106 as a nucleus.
  • an epitaxial film does not grow on the surface of the inhibition layer 104.
  • the inhibition layer 104 may include silicon oxide or silicon nitride.
  • “aspect ratio of opening” means a value obtained by dividing “depth of opening” by “width of opening”. For example, according to the 75th page of the Electronic Information Communication Handbook Volume 1 (1988, published by Ohmsha) edited by the Institute of Electronics, Information and Communication Engineers, the aspect ratio is described as (etching depth / pattern width). In this specification, the term of aspect ratio is used with the same meaning.
  • the “depth of the opening” is the depth of the opening in the stacking direction when a thin film is stacked on the substrate.
  • the “opening width” is the width of the opening in a direction perpendicular to the stacking direction. If the opening width is not constant, the “opening width” refers to the minimum width of the opening. For example, when the shape of the opening viewed from the stacking direction is a rectangle, the “opening width” indicates the length of the short side of the rectangle.
  • the “depth of the opening 105” is equal to the distance between the surface of the Ge crystal layer 106 and the surface of the inhibition layer 104. Further, when the seed compound semiconductor crystal 108 is selectively grown using the Ge crystal layer 106 as a nucleus, the “depth of the opening 105” is the portion where the seed compound semiconductor crystal 108 is included in the opening 105. equal.
  • the portion where the seed compound semiconductor crystal 108 is included in the opening 105 is the vertical width of the seed compound semiconductor crystal 108 from the height of the surface of the Ge crystal layer 106 to the height of the surface of the inhibition layer 104. is there. Therefore, the “aspect ratio of the opening 105” in this specification is a value obtained by dividing “the height of the portion where the seed compound semiconductor crystal 108 is included in the opening 105” by the “width of the opening”.
  • the Ge crystal layer 106 When the Ge crystal layer 106 is formed inside the opening 105 having an aspect ratio of ( ⁇ 3) / 3 or more, defects included in the Ge crystal layer 106 are terminated on the wall surface of the opening 105. As a result, defects on the surface of the Ge crystal layer 106 exposed without being covered with the wall surface of the opening 105 are reduced. That is, when the aperture 105 has an aspect ratio of ( ⁇ 3) / 3 or more, the Ge crystal layer exposed in the aperture 105 is exposed even if the Ge crystal layer 106 formed in the aperture 105 is not annealed. The defect density on the surface of 106 can be reduced to a predetermined allowable range. By using the surface of the Ge crystal layer 106 exposed in the opening 105 as the crystal nucleus of the seed compound semiconductor crystal 108, the crystallinity of the seed compound semiconductor crystal 108 can be improved.
  • the Ge crystal layer 106 may be annealed before crystal growth of the compound semiconductor on the Ge crystal layer 106.
  • the bottom area of the opening 105 may be 1 mm 2 or less, preferably less than 0.25 mm 2 .
  • the bottom area of the seed compound semiconductor crystal 108 is also 1 mm 2 or less or 0.25 mm 2 .
  • the bottom area of the opening 105 may be a 0.01 mm 2 or less, preferably may be at 1600 .mu.m 2 or less, more preferably may be 900 .mu.m 2 or less. In these cases, the bottom area of the seed compound semiconductor crystal 108 formed within the opening 105, 0.01 mm 2 or less, 1600 .mu.m 2 or less, or a 900 .mu.m 2 or less.
  • the functional layer When the difference in thermal expansion coefficient between the functional layer such as the seed compound semiconductor crystal 108 and the compound semiconductor layer and the SOI substrate 102 is large, the functional layer is likely to be locally warped by thermal annealing.
  • the area is 0.01 mm 2 or less, the time required for annealing the Ge crystal layer 106 formed in the opening 105 is larger than when the area is larger than 0.01 mm 2. Can be shortened. For this reason, by making the bottom area of the opening 105 0.01 mm 2 or less, it is possible to suppress the occurrence of crystal defects in the functional layer due to the warpage.
  • the bottom area of the opening 105 When the bottom area of the opening 105 is larger than 1600 ⁇ m 2 , crystal defects cannot be sufficiently suppressed, and it is difficult to obtain a semiconductor substrate having predetermined characteristics necessary for device manufacture. On the other hand, when the bottom area of the opening 105 is 1600 ⁇ m 2 or less, the number of crystal defects may be reduced to a predetermined value or less. As a result, a high-performance device can be manufactured using the functional layer formed inside the opening. Furthermore, when the area is 900 ⁇ m 2 or less, the probability that the number of crystal defects will be a predetermined value or less increases, so that the device can be manufactured with high yield.
  • the bottom area of the opening 105 is preferably 25 ⁇ m 2 or more.
  • the area is smaller than 25 ⁇ m 2, when a crystal is epitaxially grown inside the opening 105, the growth rate of the crystal becomes unstable and the crystal shape is likely to be disturbed. Further, if the area is smaller than 25 ⁇ m 2, it is difficult to form a device by processing the formed compound semiconductor, and the yield may be reduced.
  • the ratio of the bottom area of the opening 105 to the area of the covering region is preferably 0.01% or more.
  • the covering region is a region of the Si crystal layer 166 covered with the inhibition layer 104. When the ratio is less than 0.01%, the crystal growth rate in the opening 105 becomes unstable.
  • the bottom area of the opening 105 means the sum of the bottom areas of the plurality of openings 105 included in the covering region.
  • the bottom shape of the opening 105 may have a maximum width of 100 ⁇ m or less, and preferably 80 ⁇ m or less.
  • the maximum width of the bottom surface shape of the opening 105 indicates the maximum length among the lengths of the respective straight lines connecting any two points included in the bottom surface shape of the opening 105.
  • the length of one side of the bottom shape may be 100 ⁇ m or less, and preferably 80 ⁇ m or less.
  • the Ge crystal layer 106 formed inside the opening 105 can be annealed in a shorter time than when the maximum width of the bottom surface shape is larger than 100 ⁇ m. .
  • the Ge crystal layer 106 has defects even when stress is applied due to the difference in thermal expansion coefficient between the Ge crystal layer 106 and the Si crystal layer 166 under the annealing temperature condition. It may be formed in a size that does not.
  • the maximum width of the Ge crystal layer 106 in a direction substantially parallel to the main surface 172 may be 40 ⁇ m or less, and preferably 20 ⁇ m or less. Since the maximum width of the Ge crystal layer 106 is determined by the maximum width of the bottom surface shape of the opening 105, the bottom surface shape of the opening 105 preferably has a maximum width of a predetermined value or less.
  • the maximum width of the bottom shape of the opening 105 may be 40 ⁇ m or less, and more preferably 30 ⁇ m or less.
  • One opening 105 may be formed in one inhibition layer 104. Thereby, the crystal can be epitaxially grown at a stable growth rate inside the opening 105.
  • a plurality of openings 105 may be formed in one inhibition layer 104. In this case, it is preferable that the openings 105 are arranged at equal intervals. Thereby, the crystal can be epitaxially grown at a stable growth rate inside the opening 105.
  • the direction of at least one side of the polygon is substantially parallel to one of the crystallographic plane orientations of the main surface of the SOI substrate 102.
  • the relationship between the shape of the bottom surface of the opening 105 and the crystallographic plane orientation of the main surface of the SOI substrate 102 is preferably such that the side surface of the crystal grown inside the opening 105 is a stable surface.
  • substantially parallel includes the case where the direction of one side of the polygon and one of the crystallographic plane orientations of the substrate are slightly inclined from parallel.
  • size of the said inclination is 5 degrees or less as an example. Thereby, disorder of crystal growth can be suppressed and the crystal is stably formed. As a result, it is possible to obtain a well-shaped seed crystal that is easy to grow.
  • the main surface of the SOI substrate 102 may be a (100) plane, a (110) plane, a (111) plane, or a plane that is crystallographically equivalent to these.
  • the main surface of the SOI substrate 102 is preferably slightly inclined from the crystallographic plane orientation. That is, the SOI substrate 102 preferably has an off angle.
  • the magnitude of the inclination may be 10 ° or less. Further, the magnitude of the inclination may be 0.05 ° to 6 °, 0.3 ° to 6 °, or 2 ° to 6 °.
  • the main surface of the substrate may be a (100) plane or a (110) plane or a crystallographically equivalent plane. As a result, the four-fold symmetric side surface is likely to appear in the crystal.
  • the inhibition layer 104 is formed on the (100) plane of the surface of the SOI substrate 102, the opening 105 has a square or rectangular bottom shape, the Ge crystal layer 106 is a Ge crystal, and the seed compound semiconductor crystal 108.
  • the direction of at least one side of the bottom shape of the opening 105 is any one of ⁇ 010> direction, ⁇ 0-10> direction, ⁇ 001> direction, and ⁇ 00-1> direction of the SOI substrate 102. It may be substantially parallel to the direction. Thereby, the side surface of the GaAs crystal becomes a stable surface.
  • the inhibition layer 104 is formed on the (111) plane of the surface of the SOI substrate 102, the opening 105 has a hexagonal bottom shape, the Ge crystal layer 106 is a Ge crystal, and the seed compound semiconductor crystal A case where 108 is a GaAs crystal will be described.
  • at least one side of the bottom shape of the opening 105 is the ⁇ 1-10> direction, ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1> of the SOI substrate 102.
  • the direction may be substantially parallel to any one of the direction and the ⁇ 101> direction. Thereby, the side surface of the GaAs crystal becomes a stable surface.
  • the bottom shape of the opening 105 may be a regular hexagon.
  • a plurality of inhibition layers 104 may be formed on the SOI substrate 102. Thereby, a plurality of covered regions are formed on the SOI substrate 102.
  • the inhibition layer 104 shown in FIG. 5 may be formed in each region 803 shown in FIG. 21 on the SOI substrate 102.
  • the seed compound semiconductor crystal 108 inside the opening 105 is formed by a chemical vapor deposition method (CVD method) or a vapor phase epitaxial growth method (VPE method).
  • CVD method chemical vapor deposition method
  • VPE method vapor phase epitaxial growth method
  • a raw material gas containing a constituent element of a thin film crystal to be formed is supplied onto a substrate, and a thin film is formed by a chemical reaction on the vapor phase of the raw material gas or on the substrate surface.
  • the source gas supplied into the reaction apparatus generates a reaction intermediate (hereinafter sometimes referred to as a precursor) by a gas phase reaction.
  • the produced reaction intermediate diffuses in the gas phase and is adsorbed on the substrate surface.
  • the reaction intermediate adsorbed on the substrate surface diffuses on the substrate surface and is deposited as a solid film.
  • a sacrificial growth portion may be provided between the two adjacent inhibition layers 104 in the SOI substrate 102.
  • the sacrificial growth part adsorbs the raw material of the Ge crystal layer 106 or the seed compound semiconductor crystal 108 at a higher adsorption rate than any upper surface of the two inhibition layers 104 to form a thin film.
  • the thin film formed on the sacrificial growth portion does not need to be a crystal thin film having the same crystal quality as the Ge crystal layer 106 or the seed compound semiconductor crystal 108, and may be a polycrystal or an amorphous body. Further, the thin film formed on the sacrificial growth portion may not be used for device manufacturing.
  • the sacrificial growth portion may surround each inhibition layer 104 separately. Thereby, the crystal can be epitaxially grown at a stable growth rate inside the opening 105.
  • each inhibition layer 104 may have a plurality of openings 105.
  • the electronic device 100 may include a sacrificial growth portion between two adjacent openings 105. Each of the sacrificial growth portions may be arranged at equal intervals.
  • a region near the surface of the SOI substrate 102 may function as a sacrificial growth portion.
  • the sacrificial growth part may be a groove formed in the inhibition layer 104 and reaching the SOI substrate 102.
  • the width of the groove may be 20 ⁇ m or more and 500 ⁇ m or less. In the sacrificial growth portion, crystal growth may occur.
  • the sacrificial growth portion is disposed between the two adjacent inhibition layers 104.
  • a sacrificial growth portion is provided so as to surround each inhibition layer 104.
  • acquires, adsorb
  • the precursor is an example of a raw material for the seed compound semiconductor crystal 108.
  • the surface of the SOI substrate 102 is exposed in a region other than the coating region where a coating region of a predetermined size is disposed on the surface of the SOI substrate 102.
  • a crystal is grown inside the opening 105 by the MOCVD method, a part of the precursor reaching the surface of the SOI substrate 102 grows on the surface of the SOI substrate 102.
  • a part of the precursor is consumed on the surface of the SOI substrate 102, so that the growth rate of the crystal formed in the opening 105 is stabilized.
  • the sacrificial growth part is a semiconductor region formed of Si, GaAs or the like.
  • the sacrificial growth portion is formed by depositing an amorphous semiconductor or semiconductor polycrystal on the surface of the inhibition layer 104 by a method such as ion plating or sputtering.
  • the sacrificial growth portion may be disposed between two adjacent inhibition layers 104 or may be included in the inhibition layer 104.
  • diffusion of a precursor is inhibited may be arrange
  • Two adjacent inhibition layers 104 may be provided 20 ⁇ m or more apart. Two adjacent inhibition layers 104 may be provided at a distance of 20 ⁇ m or more with the sacrificial growth portion interposed therebetween. Thereby, the crystal grows at a more stable growth rate inside the opening 105.
  • the distance between two adjacent inhibition layers 104 indicates the shortest distance between points on the outer periphery of the two adjacent inhibition layers 104.
  • Each inhibition layer 104 may be arranged at equal intervals. In particular, when the distance between two adjacent inhibition layers 104 is less than 10 ⁇ m, a plurality of inhibition layers 104 are arranged at equal intervals to grow crystals at a stable growth rate inside the opening 105. Can be made.
  • the SOI substrate 102 may be a high-resistance wafer that does not include impurities, or may be a low-resistance wafer that includes p-type or n-type impurities.
  • the Ge crystal layer 106 may be formed of Ge containing no impurities, or may be formed of Ge containing p-type or n-type impurities.
  • the shape of the opening 105 viewed from the stacking direction is an arbitrary shape such as a square, a rectangle, a circle, an ellipse, and an oval.
  • the width of the opening 105 is a diameter and a short diameter, respectively.
  • the cross-sectional shape of the plane parallel to the stacking direction of the openings 105 is also an arbitrary shape such as a rectangular shape, a trapezoidal parabolic shape, or a hyperbolic shape.
  • the width of the openings 105 is the shortest width at the bottom or entrance of the openings 105.
  • the three-dimensional shape inside the opening 105 is a rectangular parallelepiped.
  • the three-dimensional shape inside the opening 105 is an arbitrary shape.
  • a rectangular parallelepiped aspect ratio approximating the three-dimensional shape inside the opening 105 may be used.
  • the Ge crystal layer 106 may have a defect capturing unit that captures defects moving inside the Ge crystal layer 106.
  • the defects may include defects that existed when the Ge crystal layer 106 was formed.
  • the defect trapping portion may be a crystal boundary or a crystal surface in the Ge crystal layer 106, or may be a physical flaw formed in the Ge crystal layer 106.
  • the defect trapping portion is a crystal interface or crystal surface that is a surface that is not substantially parallel to the Si substrate 162.
  • the defect capturing portion is formed by etching the Ge crystal layer 106 into a line shape or an isolated island shape to form a crystal interface in the Ge crystal layer 106.
  • the defect trapping portion is also formed by forming a physical flaw in the Ge crystal layer 106 by mechanical scratching, friction, ion implantation, or the like.
  • the defect trapping portion is formed in a region not exposed by the opening 105 in the Ge crystal layer 106. Further, the defect trapping part may be an interface between the Ge crystal layer and the inhibition layer 104.
  • the defect trapping portion may be arranged such that the distance from an arbitrary point included in the Ge crystal layer 106 is equal to or less than the distance that the defect can move under the annealing temperature and time conditions.
  • the distance L [ ⁇ m] through which the defect can move may be 3 ⁇ m to 20 ⁇ m when the annealing temperature is 700 to 950 ° C.
  • the defect capturing unit may be disposed within the above distance with respect to all the defects included in the Ge crystal layer 106.
  • the density of penetrating defects also referred to as threading dislocation density
  • the threading dislocation density on the surface of the Ge crystal layer 106 which is an example of the seed crystal layer is reduced to 1 ⁇ 10 6 / cm 2 or less.
  • the Ge crystal layer 106 may be annealed under conditions of temperature and time at which defects existing when the Ge crystal layer 106 is formed can move to the defect trapping portion of the Ge crystal layer 106.
  • the defect at any position included in the Ge crystal layer 106 may be annealed at a temperature and time that can move to the outer edge of the Ge crystal layer 106.
  • the Ge crystal layer 106 may be formed in such a size that the defect density existing in the Ge crystal layer 106 is moved by annealing to reduce the defect density inside the Ge crystal layer 106.
  • the Ge crystal layer 106 may be formed with a maximum width that does not exceed twice the distance that defects move in annealing under a predetermined condition.
  • the defect density in the region other than the defect capturing portion of the Ge crystal layer 106 is reduced.
  • lattice defects or the like may occur.
  • the defects can move inside the Ge crystal layer 106, and the moving speed increases as the temperature of the Ge crystal layer 106 increases.
  • the defects are captured on the surface and interface of the Ge crystal layer 106.
  • the defect is trapped at the interface between the Ge crystal layer 106 and the inhibition layer 104, for example, by moving the inside of the Ge crystal layer 106 by annealing the Ge crystal layer 106 at the above temperature and time.
  • the defects existing in the Ge crystal layer 106 are concentrated on the interface by annealing, so that the defect density in the Ge crystal layer 106 is reduced.
  • the crystallinity of the surface of the Ge crystal layer 106 exposed in the opening 105 is improved as compared with before annealing.
  • the performance of the electronic device 100 is improved.
  • the seed compound semiconductor crystal 108 is grown using the surface of the Ge crystal layer 106 exposed in the opening 105 as a crystal nucleus, the crystallinity of the seed compound semiconductor crystal 108 is enhanced.
  • the Ge crystal layer 106 having excellent crystallinity as a substrate material it is possible to form a high-quality thin film that cannot be directly grown on the Si crystal layer 166 due to lattice mismatch.
  • the Ge crystal layer 106 may be locally formed in a part between the second compound semiconductor crystal 112 and the Si crystal layer 166, and may be lattice-matched or pseudo-lattice-matched to the second compound semiconductor crystal 112. As a result, a Ge crystal layer 106 having a low defect density is obtained.
  • the defect density is low means that the average number of threading dislocations contained in a crystal layer having a predetermined size is 0.1 or less.
  • the threading dislocation means a defect formed so as to penetrate the Ge crystal layer 106.
  • An average value of threading dislocations of 0.1 corresponds to a case where 10 devices having an active layer area of about 10 ⁇ m ⁇ 10 ⁇ m are inspected and one device having threading dislocations is found. To do.
  • the average value of threading dislocations is 0.1
  • the average dislocation density measured by plane cross-sectional observation by an etch pit method or a transmission electron microscope (hereinafter sometimes referred to as TEM) is converted into dislocation density. Is approximately 1.0 ⁇ 10 5 cm ⁇ 2 or less.
  • the surface of the Ge crystal layer 106 facing the seed compound semiconductor crystal 108 may be surface-treated with a gas containing P. Thereby, the crystallinity of the film formed on the Ge crystal layer 106 can be improved.
  • the gas containing P may be a gas containing PH 3 (phosphine).
  • the Ge crystal layer 106 can be formed by, for example, a CVD method or an MBE method (molecular beam epitaxy method).
  • the source gas may be GeH 4 .
  • the Ge crystal layer 106 may be formed by a CVD method under a pressure of 0.1 Pa to 100 Pa. This makes the growth rate of the Ge crystal layer 106 less susceptible to the area of the opening 105. As a result, for example, the uniformity of the film thickness of the Ge crystal layer 106 is improved. In this case, the deposition of Ge crystals on the surface of the inhibition layer 104 can be suppressed.
  • the Ge crystal layer 106 may be formed by a CVD method in an atmosphere containing a gas containing a halogen element as at least part of the source gas.
  • the gas containing a halogen element may be hydrogen chloride gas or chlorine gas.
  • the Ge crystal layer 106 is formed in contact with the surface of the SOI substrate 102 .
  • the arrangement of the Ge crystal layer 106 and the SOI substrate 102 is not limited thereto.
  • another layer may be disposed between the Ge crystal layer 106 and the SOI substrate 102.
  • the other layer may be a single layer or may include a plurality of layers.
  • the Ge crystal layer 106 is formed by the following procedure as an example. First, a seed crystal is formed at a low temperature.
  • the seed crystal may be Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the growth temperature of the seed crystal may be 330 ° C. or higher and 450 ° C. or lower. Thereafter, the temperature of the SOI substrate 102 on which the seed crystal is formed may be increased to a predetermined temperature, and then the Ge crystal layer 106 may be formed.
  • the seed compound semiconductor crystal 108 may be crystal-grown using the Ge crystal layer 106 as a nucleus so that its upper portion protrudes from the surface of the inhibition layer 104. For example, the seed compound semiconductor crystal 108 grows inside the opening 105 until it protrudes from the surface of the inhibition layer 104.
  • the seed compound semiconductor crystal 108 is a group 4, 3, 5 or 2-6 compound semiconductor that lattice matches or pseudo-lattice matches with the Ge crystal layer 106. More specifically, the seed compound semiconductor crystal 108 may be GaAs, InGaAs, or Si x Ge 1-x (0 ⁇ x ⁇ 1). Further, a buffer layer may be formed between the seed compound semiconductor crystal 108 and the Ge crystal layer 106. The buffer layer is lattice-matched or pseudo-lattice-matched to the Ge crystal layer 106. As an example, the buffer layer has a Group 3-5 compound semiconductor layer containing P.
  • the seed compound semiconductor crystal 108 is an example of a functional layer.
  • the seed compound semiconductor crystal 108 is formed in contact with the Ge crystal layer 106. That is, the seed compound semiconductor crystal 108 is grown on the Ge crystal layer 106. As an example, the seed compound semiconductor crystal 108 is grown by epitaxial growth.
  • the seed compound semiconductor crystal 108 has an arithmetic average roughness (hereinafter sometimes referred to as Ra value) of 0.02 ⁇ m or less, preferably 0.01 ⁇ m or less, as an example.
  • Ra value is an index representing the surface roughness and can be calculated based on JIS B0601-2001.
  • the Ra value can be calculated by folding a roughness curve of a certain length from the center line and dividing the area obtained by the roughness curve and the center line by the measured length.
  • the growth rate of the seed compound semiconductor crystal 108 may be 300 nm / min or less, preferably 200 nm / min or less, and more preferably 60 nm / min or less. Thereby, the Ra value of the seed compound semiconductor crystal 108 can be set to 0.02 ⁇ m or less. On the other hand, the growth rate of the seed compound semiconductor crystal 108 may be 1 nm / min or more, and preferably 5 nm / min or more. As a result, a high-quality seed compound semiconductor crystal 108 can be obtained without sacrificing productivity. For example, the seed compound semiconductor crystal 108 may be grown at a growth rate of 1 nm / min to 300 nm / min.
  • an intermediate layer may be disposed between the Ge crystal layer 106 and the seed compound semiconductor crystal 108.
  • the intermediate layer may be a single layer and may include a plurality of layers.
  • the intermediate layer may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the seed compound semiconductor crystal 108 is improved.
  • the intermediate layer may be formed at 400 ° C. or higher.
  • the intermediate layer may be formed at 400 ° C. or higher and 600 ° C. or lower. Thereby, the crystallinity of the seed compound semiconductor crystal 108 is improved.
  • the intermediate layer is, for example, a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the seed compound semiconductor crystal 108 may be formed by the following procedure. First, an intermediate layer is formed on the surface of the Ge crystal layer 106. The growth temperature of the intermediate layer is 600 ° C. or less as an example. Thereafter, the temperature of the SOI substrate 102 on which the intermediate layer is formed is raised to a predetermined temperature, and then the seed compound semiconductor crystal 108 may be formed.
  • the first compound semiconductor crystal 110 may be formed by lateral growth along the inhibition layer 104 using a predetermined surface of the seed compound semiconductor crystal 108 protruding from the surface of the inhibition layer 104 as a seed surface of the crystal nucleus.
  • the seed surface of the seed compound semiconductor crystal 108 is the (110) plane and a plane equivalent thereto.
  • the seed surface of the seed compound semiconductor crystal 108 is a (111) A surface and a surface equivalent thereto. Since the crystallinity of the seed compound semiconductor crystal 108 is improved by annealing or the like, the first compound semiconductor crystal 110 with good crystallinity can be formed.
  • the first compound semiconductor crystal 110 may be a group 4, 3, 5 or 2-6 compound semiconductor that lattice matches or pseudo-lattice matches with the seed compound semiconductor crystal 108.
  • the first compound semiconductor crystal 110 is GaAs, InGaAs, or Si x Ge 1-x (0 ⁇ x ⁇ 1).
  • the second compound semiconductor crystal 112 is formed by lateral growth along the inhibition layer 104 using a predetermined surface of the first compound semiconductor crystal 110 as a seed surface. As described above, the second compound semiconductor crystal 112 may be laterally grown in a direction different from that of the first compound semiconductor crystal 110.
  • the second compound semiconductor crystal 112 may be lattice-matched or pseudo-lattice-matched to the Ge crystal layer 106. Since the second compound semiconductor crystal 112 is grown using the specific surface of the first compound semiconductor crystal 110 having excellent crystallinity as a seed surface, the second compound semiconductor crystal 112 having excellent crystallinity is formed. Thus, the second compound semiconductor crystal 112 has a defect-free region that does not include defects.
  • the second compound semiconductor crystal 112 may include a group 2-6 compound semiconductor or a group 3-5 compound semiconductor that lattice matches or pseudo-lattice matches with the Ge crystal layer 106.
  • the second compound semiconductor crystal 112 includes, for example, a GaAs or InGaAs layer.
  • the Si 1-x Ge x layer (0 ⁇ x ⁇ 1) is in contact with the interface between the SOI substrate 102 and the Ge crystal layer 106 and in the SOI substrate 102. ). That is, Ge atoms in the Ge crystal layer 106 may diffuse into the SOI substrate 102 to form a SiGe layer. In this case, the crystallinity of the epitaxial layer formed on the Ge crystal layer 106 can be improved.
  • the average composition x of Ge in the Si 1-x Ge x layer can be 60% or more in a region where the distance from the interface between the SOI substrate 102 and the Ge crystal layer 106 is 5 nm or more and 10 nm or less. In such a case, the crystallinity of the epitaxial layer formed on the Ge crystal layer 106 can be particularly improved.
  • the second compound semiconductor crystal 112 is a compound semiconductor that is laterally grown along the inhibition layer 104 with the specific surface of the first compound semiconductor crystal 110 as a seed surface.
  • the first compound semiconductor crystal 110 may be a compound semiconductor crystal formed as an integral unit.
  • the second compound semiconductor crystal 112 may be a compound semiconductor that is laterally grown on the inhibition layer 104 using a specific surface of the compound semiconductor crystal formed as a single unit as a seed surface.
  • the integrally formed seed compound semiconductor crystal may be a compound semiconductor crystal grown using the Ge crystal layer 106 as a nucleus, and may be a seed compound semiconductor crystal formed so as to protrude from the surface of the inhibition layer 104. . Thereby, at least a part of the inhibition layer 104 is formed between the second compound semiconductor crystal 112 and the insulating layer 164 of the SOI substrate 102.
  • An active element having an active region may be formed on the defect-free region of the second compound semiconductor crystal 112.
  • the active element is, for example, a MISFET including a gate insulating film 114, a gate electrode 116, and source / drain electrodes 118.
  • the MISFET may be a MOSFET (metal-oxide-semiconductor field-effect transistor).
  • the active device may be a HEMT.
  • the gate insulating film 114 electrically insulates the gate electrode 116 from the second compound semiconductor crystal 112.
  • the gate insulating film 114 includes, for example, an AlGaAs film, an AlInGaP film, a silicon oxide film, a silicon nitride film, an aluminum oxide film, a gallium oxide film, a gadolinium oxide film, a hafnium oxide film, a zirconium oxide film, a lanthanum oxide film, and these It is a mixture or laminated film of insulating films.
  • the gate electrode 116 is an example of a control electrode.
  • the gate electrode 116 controls a current or voltage between input / output electrodes such as a source and a drain.
  • the gate electrode 116 may include aluminum, copper, gold, silver, platinum, tungsten, or other metal, or a semiconductor such as highly doped silicon, tantalum nitride, or metal silicide.
  • the source / drain electrode 118 is an example of an input / output electrode.
  • the source / drain electrodes 118 are in contact with the source region and the drain region, respectively.
  • the source / drain electrode 118 may include aluminum, copper, gold, silver, platinum, tungsten, or other metals, or a semiconductor such as highly doped silicon, tantalum nitride, or metal silicide.
  • source and drain regions are formed below the source / drain electrode 118.
  • the active layer below the gate electrode 116 and in which the channel region between the source and drain regions is formed may be the second compound semiconductor crystal 112 itself, and is formed on the second compound semiconductor crystal 112. It may be a layer formed.
  • a buffer layer may be formed between the second compound semiconductor crystal 112 and the active layer.
  • the active layer or buffer layer may be a GaAs layer, InGaAs layer, AlGaAs layer, InGaP layer, ZnSe layer, or the like.
  • the electronic device 100 has six MISFETs. Of the six MISFETs, three MISFETs are connected to each other by the wiring of the gate electrode 116 and the source / drain electrode 118.
  • the second compound semiconductor crystal 112 grown by using each of the plurality of Ge crystal layers 106 formed on the SOI substrate 102 as a nucleus is formed on the inhibition layer 104 without being in contact with each other.
  • the active element formed on the second compound semiconductor crystal 112 only needs to have excellent crystallinity in the active layer, and there is a problem that the second compound semiconductor crystal 112 is formed without contact. Absent.
  • the active elements are connected in parallel, for example.
  • two MISFETs are formed across the opening 105.
  • the two MISFETs may be formed separated from each other by removal of the compound semiconductor layer by etching or the like or inactivation by ion implantation or the like.
  • the Ge crystal layer 106 is formed by selective growth inside the opening 105 .
  • the Ge crystal layer 106 is formed by etching a Ge film formed on the Si crystal layer 166. It may be formed by patterning.
  • the Ge crystal layer 106 is formed on the single Si crystal layer 166.
  • the Ge crystal layer 106 is formed as a single crystal layer or discretely from each other by etching or the like. It may be formed on the top. Thereby, the Ge crystal layer 106 is formed on the Si crystal layer 166 formed in an island shape, for example. As a result, the edge portion of the Ge crystal layer 106 functions as a defect trapping portion.
  • the seed crystal layer may include Si x Ge 1-x (0 ⁇ x ⁇ 1).
  • the seed crystal layer may include Si x Ge 1-x having a low Si content.
  • the seed crystal layer may include GaAs formed at a temperature of 500 ° C. or less.
  • the seed crystal layer may include a plurality of layers.
  • the Si substrate 162, the insulating layer 164, the Si crystal layer 166, the Ge crystal layer 106, and the compound semiconductor that lattice-matches or pseudo-lattice-matches with the annealed Ge crystal layer 106 include the Si substrate 162.
  • the compound semiconductor may be lattice-matched or pseudo-lattice-matched to the Ge crystal layer 106 in contact with at least one surface of the Ge crystal layer 106 that is substantially perpendicular to the main surface 172 of the Si substrate 162.
  • the Ge crystal layer 106 and the compound semiconductor are arranged side by side in a direction substantially parallel to the main surface 172 of the Si substrate 162.
  • the Si substrate 162, the insulating layer 164, the Si crystal layer 166, and the inhibition layer 104 are substantially perpendicular to the main surface 172 of the Si substrate 162.
  • the Si crystal layer 166, the Ge crystal layer 106, and the compound semiconductor may be arranged in this order in a direction substantially parallel to the main surface 172.
  • the Si crystal layer 166 may be disposed on the insulating layer 164 singly or separated from each other by etching or the like.
  • the compound semiconductor is formed by lattice matching or pseudo-lattice matching with the annealed Ge crystal layer 106.
  • the Si crystal layer 166, the Ge crystal layer 106, and the compound semiconductor may be disposed on the insulating layer 164.
  • the inhibition layer 104 may be formed so as to cover a surface of the Si crystal layer 166 substantially parallel to the main surface 172 of the Si substrate 162.
  • the inhibition layer 104 is formed so that at least a part of the surface of the Si crystal layer 166 that is substantially perpendicular to the main surface 172 of the Si substrate 162 is exposed.
  • the Ge crystal layer 106 may be formed in contact with the surface of the Si crystal layer 166 that is substantially perpendicular to the main surface 172 of the Si substrate 162 and is not covered with the inhibition layer 104.
  • the compound semiconductor may be in lattice matching or pseudo-lattice matching with the Ge crystal layer 106 in contact with at least one of the surfaces substantially perpendicular to the main surface 172 of the Si substrate 162 in the Ge crystal layer 106. Further, the compound semiconductor may be lattice-matched or pseudo-lattice-matched to the Ge crystal layer 106 in contact with a surface of the Ge crystal layer 106 that is substantially parallel to the main surface 172 of the Si substrate 162.
  • the inhibition layer 104 is formed on the Si crystal layer 166, and the Ge crystal layer 106 is formed inside the opening 105 formed in the inhibition layer 104.
  • the inhibition layer 104 may be formed in a region other than the region where the Ge crystal layer 106 is formed after the Ge crystal layer 106 is formed.
  • the electronic device 100 may include the inhibition layer 104 formed by thermally oxidizing the Si crystal layer 166 using the annealed Ge crystal layer 106 as a mask.
  • the inhibition layer 104 is formed so as to surround the Ge crystal layer 106.
  • the electronic device 100 may include a compound semiconductor that lattice matches or pseudo-lattice matches with the annealed Ge crystal layer 106.
  • the inhibition layer 104 may be provided by thermal oxidation before crystal growth of the compound semiconductor on the Ge crystal layer 106.
  • FIG. 8 to 12 show cross-sectional examples in the manufacturing process of the electronic device 100.
  • FIG. FIG. 8 shows an example of a cross section in a part of the manufacturing process of the cross section along the line AA of FIG.
  • an SOI substrate 102 including a Si substrate 162, an insulating layer 164, and a Si crystal layer 166 in this order is prepared in at least a part of the region.
  • an inhibition layer 104 that inhibits crystal growth is formed on the Si crystal layer 166 of the SOI substrate 102.
  • the inhibition layer 104 is formed by, for example, a CVD (Chemical Vapor Deposition) method or a sputtering method.
  • An opening 105 reaching the SOI substrate 102 is formed in the inhibition layer 104.
  • the opening 105 is formed by, for example, a photolithography method.
  • the inhibition layer 104 may be formed by subjecting part of the Si crystal layer 166 to thermal oxidation.
  • FIG. 9 shows an example of a cross section in the manufacturing process of the cross section along line AA of FIG.
  • a Ge crystal layer 106 is formed in the opening 105.
  • the SOI substrate 102 including the Si substrate 162, the insulating layer 164, the Si crystal layer 166, and the Ge crystal layer 106 in this order is prepared.
  • the Ge crystal layer 106 may be annealed.
  • FIG. 10 shows a cross-sectional example in the continuation of the manufacturing process of the cross-sectional view along the line AA in FIG.
  • the seed compound semiconductor crystal 108 is formed so as to protrude from the surface of the inhibition layer 104 with the Ge crystal layer 106 as a nucleus. That is, the seed compound semiconductor crystal 108 is formed so as to protrude from the surface of the inhibition layer 104.
  • the first compound semiconductor crystal 110 is formed using a predetermined surface of the seed compound semiconductor crystal 108 as a seed surface.
  • the cross section at this stage is the same as FIG.
  • an epitaxial growth method using an MOCVD method or an MBE method using an organic metal as a raw material can be used.
  • TM-Ga (trimethylgallium), AsH 3 (arsine), or other gas can be used as the source gas.
  • the growth temperature include 600 ° C. or more and 700 ° C. or less.
  • FIG. 11 shows an example of a cross section taken along the line AA in FIG.
  • the second compound semiconductor crystal 112 is laterally grown on the inhibition layer 104 using a predetermined surface of the first compound semiconductor crystal 110 as a seed surface.
  • an epitaxial growth method using an MOCVD method or an MBE method using an organic metal as a raw material can be used.
  • TM-Ga trimethylgallium
  • AsH 3 arsine
  • other gas can be used as the source gas.
  • the growth may be performed under a temperature condition of 700 ° C. or lower, more preferably, a temperature condition of 650 ° C. or lower.
  • the growth is preferably performed under a condition where the partial pressure of AsH 3 is high. More specifically, it is preferable that the growth is performed under a condition where the partial pressure of AsH 3 is 1 ⁇ 10 ⁇ 3 atm or more. As a result, the growth rate in the ⁇ 110> direction can be made larger than the growth rate in the ⁇ 110> direction.
  • FIG. 12 shows a cross-sectional example in the continuation of the manufacturing process of the AA line cross-sectional view of FIG.
  • an insulating film that becomes the gate insulating film 114 and a conductive film that becomes the gate electrode 116 are sequentially formed on the second compound semiconductor crystal 112.
  • the formed conductive film and insulating film are patterned by, for example, a photolithography method. Thereby, the gate insulating film 114 and the gate electrode 116 are formed. Thereafter, a conductive film to be the source / drain electrode 118 is formed.
  • the formed conductive film is patterned by, for example, a photolithography method to obtain the electronic device 100 shown in FIG.
  • FIGS. 13 and 14 show cross-sectional examples in another manufacturing process of the electronic device 100.
  • an SOI substrate 102 including a Si substrate 162, an insulating layer 164, a Si crystal layer 166, and a Ge crystal layer 106 in this order is prepared in at least a part of the region.
  • the Ge crystal layer 106 is patterned by etching or the like, and is formed singly or separated from each other.
  • the Ge crystal layer 106 is formed on the Si crystal layer 166 of the SOI substrate 102 by etching the Ge film so that a part thereof remains. It is formed.
  • etching for example, a photolithography method can be used.
  • the maximum width dimension of the Ge crystal layer 106 may be 5 ⁇ m or less, preferably 2 ⁇ m or less. In this specification, “width” represents a length in a direction substantially parallel to one main surface of the SOI substrate 102.
  • the inhibition layer 104 is formed in a region other than the region where the Ge crystal layer 106 is formed.
  • the inhibition layer 104 is formed using, for example, a local oxidation method using the Ge crystal layer 106 as an antioxidant mask. Subsequent steps are the same as those after FIG.
  • FIG. 15 shows a plan example of the electronic device 200.
  • the gate electrode and the source / drain electrodes are omitted.
  • the second compound semiconductor crystal 112 in the electronic device 200 may include a defect capturing unit 120 that captures defects.
  • the defect capturing unit 120 may be formed from the opening 105 in which the Ge crystal layer 106 and the seed compound semiconductor crystal 108 are formed to the end of the second compound semiconductor crystal 112.
  • the arrangement of the defect capturing unit 120 is controlled, for example, by forming the openings 105 in a predetermined arrangement.
  • the predetermined arrangement is appropriately designed according to the purpose of the electronic device 200.
  • a plurality of openings 105 may be formed.
  • the plurality of openings 105 may be formed at equal intervals.
  • the plurality of openings 105 may be formed with regularity, for example, periodically.
  • a seed compound semiconductor crystal 108 is formed inside each of the plurality of openings 105.
  • FIG. 16 shows a plan example of the electronic device 300.
  • the gate electrode and the source / drain electrodes are omitted.
  • the second compound semiconductor crystal 112 in the electronic device 300 includes a defect capturing unit 130 in addition to the defect capturing unit 120 in the electronic device 200.
  • the defect trapping part 130 is formed from the defect center formed at a predetermined interval on the seed surface of the first compound semiconductor crystal 110 or the inhibition layer 104 to the end of the second compound semiconductor crystal 112.
  • the defect center may be generated by forming a physical flaw or the like on the seed surface or the inhibition layer 104.
  • the physical scratch is formed by, for example, mechanical scratching, friction, ion implantation, or the like.
  • the predetermined interval is appropriately designed according to the purpose of the electronic device 300.
  • a plurality of the defect centers may be formed.
  • the plurality of defect centers may be formed at equal intervals.
  • the plurality of defect centers may be formed with regularity, and may be formed periodically, for example.
  • the defect trapping part 120 and the defect trapping part 130 may be formed at the crystal growth stage of the second compound semiconductor crystal 112.
  • defects existing in the second compound semiconductor crystal 112 can be concentrated on the defect trapping portion 120 or the defect trapping portion 130.
  • the stress and the like in the regions other than the defect trapping portion 120 and the defect trapping portion 130 can be reduced, and the crystallinity can be enhanced. For this reason, in the 2nd compound semiconductor crystal 112, the defect of the region which forms an electronic device can be reduced.
  • the compound semiconductor When the compound semiconductor is laterally grown on the (100) surface of the SOI substrate 102, the compound semiconductor is more easily grown in the ⁇ 011> direction of the silicon substrate than in the ⁇ 0-11> direction of the SOI substrate 102. .
  • the (111) B surface of the compound semiconductor appears on the end face of the laterally grown compound semiconductor. Since the (111) B surface is stable, it is easy to form a flat surface. Therefore, an electronic device can be formed by forming a gate insulating film, a source electrode, a gate electrode, and a drain electrode on the (111) B surface of the compound semiconductor.
  • the compound semiconductor when the compound semiconductor is laterally grown in the ⁇ 011> direction of the SOI substrate 102, the (111) B surface of the compound semiconductor appears in the opposite direction on the end surface of the laterally grown compound semiconductor.
  • the upper (100) plane can be widened, an electronic device can be formed on the (100) plane.
  • the compound semiconductor can be laterally grown in the ⁇ 010> direction and the ⁇ 001> direction of the SOI substrate 102 under a high arsine partial pressure condition.
  • the (110) plane or (101) plane of the compound semiconductor tends to appear on the end face of the laterally grown compound semiconductor.
  • An electronic device can be formed by forming a gate insulating film, a source electrode, a gate electrode, and a drain electrode also on the (110) plane or the (101) plane of the compound semiconductor.
  • FIG. 17 shows a cross-sectional example of the electronic device 400.
  • the cross-sectional example in FIG. 17 corresponds to the cross section along line AA in FIG.
  • the electronic device 400 may have the same configuration as the electronic device 100 except that the electronic device 400 includes the buffer layer 402.
  • the buffer layer 402 is lattice-matched or pseudo-lattice-matched to the Ge crystal layer 106.
  • the buffer layer 402 is formed between the Ge crystal layer 106 and the seed compound semiconductor crystal 108.
  • the buffer layer 402 may be a Group 3-5 compound semiconductor layer containing P.
  • the buffer layer 402 may be an InGaP layer.
  • the InGaP layer is formed by, for example, an epitaxial growth method.
  • the InGaP layer is formed by, for example, the MOCVD method or the MBE method using an organic metal as a raw material.
  • TM-Ga trimethylgallium
  • TM-In trimethylindium
  • PH 3 phosphine
  • epitaxially growing the InGaP layer for example, a crystalline thin film is formed at a temperature of 650 ° C.
  • the buffer layer 402 the crystallinity of the seed compound semiconductor crystal 108 is further improved.
  • a preferable treatment temperature for the PH 3 treatment is 500 ° C. or more and 900 ° C. or less. When the temperature is lower than 500 ° C., the treatment effect does not appear, and when the temperature is higher than 900 ° C., the Ge crystal layer 106 is altered, which is not preferable.
  • a more preferable treatment temperature is 600 ° C. or higher and 800 ° C. or lower.
  • PH 3 may be activated by plasma or the like.
  • the buffer layer 402 may be a single layer or may include a plurality of layers.
  • the buffer layer 402 may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the seed compound semiconductor crystal 108 is improved.
  • the buffer layer 402 may be a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the buffer layer 402 may be formed at 400 ° C. or higher. In this case, the surface of the Ge crystal layer 106 facing the buffer layer 402 may be surface-treated with a gaseous P compound.
  • FIG. 18 shows a cross-sectional example of the electronic device 500.
  • the cross-sectional example in FIG. 18 corresponds to the cross section along line AA in FIG.
  • the configuration of the electronic device 500 may be the same as the configuration of the electronic device 100 except that the arrangement of the source / drain electrodes 502 is different.
  • the MISFET has a source / drain electrode 118 and a source / drain electrode 502.
  • the source / drain electrode 502 is an example of a first input / output electrode.
  • the source / drain electrode 118 is an example of a second input / output electrode.
  • the growth surface of the second compound semiconductor crystal 112 is covered with the source / drain electrodes 502. That is, the source / drain electrodes 502 are also formed on the side surfaces of the second compound semiconductor crystal 112.
  • the source / drain electrode 502 is also formed on the side surface of the second compound semiconductor crystal 112, whereby the second compound semiconductor crystal 112 or an active layer formed thereon (sometimes referred to as a carrier transport layer).
  • An input / output electrode can be arranged at a position intersecting with an extension line in the carrier movement direction. This facilitates carrier movement and improves the performance of the electronic device 500.
  • FIG. 19 shows a cross-sectional example of the electronic device 600.
  • the cross-sectional example in FIG. 19 corresponds to the cross section along line AA in FIG.
  • the configuration of the electronic device 600 is the same as the configuration of the electronic device 500 except that the arrangement of the source / drain electrodes 602 is different.
  • the MISFET has a source / drain electrode 602 and a source / drain electrode 502.
  • the region of the second compound semiconductor crystal 112 above the opening 105 is removed by etching, for example. As shown in FIG. 19, the side surface of the second compound semiconductor crystal 112 exposed by the etching is covered with a source / drain electrode 602. Thereby, carrier movement in the electronic device 600 is further facilitated, and the performance of the electronic device 600 is further improved.
  • the inhibition layer 104 is formed after the Ge film is etched to form the Ge crystal layer 106, the opening 105 functions as a region where the Ge crystal layer 106 is formed.
  • the source / drain electrode 602 is connected to the Si crystal layer 166 through the seed compound semiconductor crystal 108 or the Ge crystal layer 106 in the opening 105 exposed by etching. Thereby, one input / output terminal of the MISFET is maintained at the substrate potential, and noise can be reduced.
  • FIG. 20 shows a cross-sectional example of the electronic device 700.
  • the cross-sectional example in FIG. 20 corresponds to the cross section along line AA in FIG.
  • the configuration of the electronic device 700 is the same as that of the electronic device 100 except that it includes a lower gate insulating film 702 and a lower gate electrode 704.
  • the lower gate electrode 704 is disposed to face the gate electrode 116 with the second compound semiconductor crystal 112 interposed therebetween.
  • the lower gate electrode 704 may be formed in a groove formed on the surface of the inhibition layer 104.
  • a lower gate insulating film 702 is formed between the lower gate electrode 704 and the second compound semiconductor crystal 112.
  • a double gate structure can be easily realized. Thereby, the controllability of the gate can be improved, and the switching performance of the electronic device 700 can be improved.
  • FIG. 21 shows a plan example of the semiconductor substrate 801.
  • the semiconductor substrate 801 includes a region 803 where an element is formed over the SOI substrate 802.
  • a plurality of regions 803 are arranged on the surface of the SOI substrate 802 as illustrated. Further, the regions 803 are arranged at equal intervals.
  • the SOI substrate 802 and the SOI substrate 102 are equivalent. That is, the plurality of Ge crystal layers 106 are provided on the Si crystal layer 166 at equal intervals.
  • FIG. 22 shows an example of the area 803.
  • An inhibition layer 804 is formed in the region 803.
  • the inhibition layer 804 and the inhibition layer 104 of the electronic device 100 are equivalent.
  • the inhibition layer 804 is insulative.
  • the inhibition layer 804 is, for example, a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, an aluminum oxide layer, or a layer in which these are stacked.
  • the opening 806 and the opening 105 of the electronic device 100 are equivalent. That is, the opening 806 has the same aspect ratio and area as the opening 105.
  • a plurality of inhibition layers 804 are formed on the SOI substrate 802.
  • the plurality of inhibition layers 804 are arranged at intervals.
  • the inhibition layer 804 is formed in a square having one side of 50 ⁇ m or more and 400 ⁇ m or less. Further, the respective inhibition layers 804 may be formed at equal intervals with an interval of 50 ⁇ m or more and 500 ⁇ m or less.
  • a heterojunction bipolar transistor (hereinafter sometimes referred to as HBT) is formed as an electronic element in the opening 806 shown in FIG.
  • HBT heterojunction bipolar transistor
  • a collector electrode 808 connected to the collector of the HBT an emitter electrode 810 connected to the emitter
  • a base electrode 812 connected to the base are formed on the inhibition layer 804 formed so as to surround the opening 806, a collector electrode 808 connected to the collector of the HBT, an emitter electrode 810 connected to the emitter, and a base electrode 812 connected to the base are formed.
  • the electrodes can be replaced with wirings or wiring bonding pads.
  • one HBT which is an example of an electronic element may be formed for each opening 806.
  • Electronic elements exemplified as HBTs may be connected to each other or may be connected in parallel.
  • FIG. 23 shows an example of a cross-sectional view of the semiconductor substrate 801 together with the HBT formed in the opening 806 in the covered region, which is a region covered with the inhibition layer 804.
  • the semiconductor substrate 801 includes an SOI substrate 802, an inhibition layer 804, a Ge crystal layer 820, a buffer layer 822, and a compound semiconductor functional layer 824.
  • the SOI substrate 802 has a Si substrate 862, an insulating layer 864, and a Si crystal layer 866 in this order in at least a part of the region.
  • the Si substrate 862, the insulating layer 864, and the Si crystal layer 866 are equivalent to the Si substrate 162, the insulating layer 164, and the Si crystal layer 166 of the electronic device 100.
  • Si substrate 862 includes a main surface 872. Main surface 872 and main surface 172 of Si substrate 162 are equivalent.
  • the inhibition layer 804 is formed on the Si crystal layer 866 and inhibits the crystal growth of the compound semiconductor functional layer 824.
  • the inhibition layer 804 inhibits the epitaxial growth of the compound semiconductor functional layer 824.
  • the inhibition layer 804 and the inhibition layer 104 are equivalent.
  • the inhibition layer 804 is provided so as to cover a part of the Si crystal layer 866. Further, an opening 806 that penetrates to the Si crystal layer 866 is formed in the inhibition layer 804.
  • the shape of the surface of the inhibition layer 804 may be a square, and the inhibition layer 804 may have an opening 806 at the center of the surface.
  • the inhibition layer 804 may be formed in contact with the Si crystal layer 866.
  • the Ge crystal layer 820 has the same configuration as the Ge crystal layer 106.
  • the Ge crystal layer 820 is formed by crystal growth inside the opening 806 of the inhibition layer 804.
  • the Ge crystal layer 820 selectively grows inside the opening 806.
  • the inhibition layer 804 inhibits epitaxial growth on the surface of the inhibition layer 804. As a result, the Ge crystal layer 820 is not formed on the surface of the inhibition layer 804. On the other hand, since the Si crystal layer 866 exposed in the opening 806 is not covered with the inhibition layer 804, the Ge crystal layer 820 is formed on the Si crystal layer 866 in the opening 806.
  • the Ge crystal layer 820 may be formed in contact with the Si crystal layer 866 or may be formed via an intermediate layer.
  • the buffer layer 822 is lattice-matched or pseudo-lattice-matched to the Ge crystal layer 820.
  • the buffer layer 822 has a structure similar to that of the buffer layer 402.
  • the buffer layer 822 is formed between the Ge crystal layer 820 and the compound semiconductor functional layer 824.
  • the buffer layer 822 may be a Group 3-5 compound semiconductor layer containing P.
  • the buffer layer 822 is, for example, an InGaP layer.
  • the InGaP layer is formed by, for example, an epitaxial growth method.
  • the InGaP layer is epitaxially grown in contact with the Si crystal layer 866, the InGaP layer is not formed on the surface of the inhibition layer 804 but selectively grown on the surface of the Ge crystal layer 820.
  • the buffer layer 822 may be a GaAs layer formed by crystal growth on the Si crystal layer 866 at a temperature of 500 ° C. or lower.
  • the semiconductor substrate 801 does not necessarily include the buffer layer 822.
  • the surface of the Ge crystal layer 820 facing the compound semiconductor functional layer 824 may be surface-treated with a gas containing P.
  • the compound semiconductor functional layer 824 is lattice-matched or pseudo-lattice-matched to the Ge crystal layer 820.
  • HBT is formed.
  • HBT is an example of an electronic device.
  • the compound semiconductor functional layer 824 may be formed in contact with the Ge crystal layer 820. That is, the compound semiconductor functional layer 824 may be formed in contact with the Ge crystal layer 820 or via the buffer layer 822.
  • the compound semiconductor functional layer 824 may be formed by crystal growth.
  • the compound semiconductor functional layer 824 is formed by epitaxial growth.
  • the compound semiconductor functional layer 824 may be a group 3-5 compound layer or a group 2-6 compound layer that lattice matches or pseudo-lattice matches with the Ge crystal layer 820.
  • the compound semiconductor functional layer 824 is a Group 3-5 compound layer lattice-matched or pseudo-lattice-matched with the Ge crystal layer 820, and includes at least one of Al, Ga, and In as a Group 3 element and N as a Group 5 element. , P, As, Sb may be included.
  • the compound semiconductor functional layer 824 is a GaAs layer or an InGaAs layer.
  • an HBT is formed as an electronic element.
  • an HBT is exemplified as an electronic element formed in the compound semiconductor functional layer 824.
  • the electronic element is not limited to the HBT, and may be a light emitting diode, a high electron mobility transistor (hereinafter, referred to as HEMT).
  • HEMT high electron mobility transistor
  • the collector mesa, emitter mesa, and base mesa of the HBT are formed on the surface of the compound semiconductor functional layer 824, respectively.
  • a collector electrode 808, an emitter electrode 810, and a base electrode 812 are formed on the surfaces of the collector mesa, emitter mesa, and base mesa through contact holes.
  • the compound semiconductor functional layer 824 includes a collector layer, an emitter layer, and a base layer of HBT. That is, the collector layer is formed on the buffer layer 822, the emitter layer is formed between the buffer layer 822 and the collector layer, and the base layer is formed between the buffer layer 822 and the emitter layer.
  • Collector layer has a carrier concentration of 3.0 ⁇ 10 18 cm -3, and n + GaAs layer having a thickness of 500 nm, the carrier concentration of 1.0 ⁇ 10 16 cm -3, a thickness of 500 nm n - is a GaAs layer
  • the laminated film may be laminated in this order.
  • the emitter layer has an n-InGaP layer with a carrier concentration of 3.0 ⁇ 10 17 cm ⁇ 3 and a film thickness of 30 nm, an n + GaAs layer with a carrier concentration of 3.0 ⁇ 10 18 cm ⁇ 3 and a film thickness of 100 nm, A laminated film in which an n + InGaAs layer having a carrier concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 100 nm may be laminated in this order.
  • the base layer may be a p ⁇ GaAs layer having a carrier concentration of 5.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 50 nm.
  • the values of the carrier concentration and the film thickness indicate design values.
  • MISFET 880 may be formed on at least a part of the Si layer other than the compound semiconductor functional layer 824.
  • the MISFET 880 may have a well 882 and a gate electrode 888 as shown in FIG.
  • a source region and a drain region may be formed in the well 882.
  • a gate insulating film may be formed between the well 882 and the gate electrode 888.
  • the Si layer other than the compound semiconductor functional layer 824 may be the Si substrate 862 or the Si crystal layer 866.
  • the MISFET 880 may be formed in a region of the Si crystal layer 866 that is not covered with the Ge crystal layer 820.
  • the Si substrate 862 may be a single crystal Si substrate.
  • the MISFET 880 may be formed in a region not covered with the Ge crystal layer 820 and the insulating layer 864 in the single crystal Si substrate.
  • the Si substrate 862 or the Si crystal layer 866 includes not only active elements formed by processing Si, electronic elements such as functional elements, but also wiring formed on the Si layer, wiring containing Si, In addition, at least one of an electronic circuit formed by combining them and a micro electro mechanical systems (MEMS) may be formed.
  • MEMS micro electro mechanical systems
  • the seed crystal layer may be Si x Ge 1-x (0 ⁇ x ⁇ 1).
  • the seed crystal layer may be Si x Ge 1-x having a low Si content.
  • the seed crystal layer may contain GaAs formed at a temperature of 500 ° C. or lower.
  • FIG. 24 shows an example of a plan view of the semiconductor substrate 1101.
  • the semiconductor substrate 1101 includes an isolated island-shaped Ge crystal layer 1120 on an SOI substrate 1102.
  • the SOI substrate 1102 and the SOI substrate 102 of the electronic device 100 or the SOI substrate 802 of the semiconductor substrate 801 are equivalent.
  • a plurality of Ge crystal layers 1120 are formed on the surface of the SOI substrate 1102 and, for example, crystals are grown at regular intervals.
  • an HBT is formed as an electronic element on the Ge crystal layer 1120 is shown. Note that one electronic element exemplified as the HBT may be formed for each island-shaped Ge crystal layer 1120.
  • the electronic elements may be connected to each other or may be connected in parallel.
  • the Ge crystal layer 1120 and the Ge crystal layer 106 of the electronic device 100 or the Ge crystal layer 820 of the semiconductor substrate 801 are equivalent.
  • the Ge crystal layer 106 or the Ge crystal layer 820 is formed by selective growth inside the opening 105 or the opening 806.
  • the Ge crystal layer 1120 is different in that the Ge crystal layer 1120 is formed singly or separated from each other by etching, mechanical scratching, friction, ion implantation, etc. after the Ge film is formed on the SOI substrate 1102. .
  • the island-shaped Ge crystal layer 1120 is an example of a Ge crystal layer formed singly or separated from each other.
  • the interface of the island-shaped Ge crystal layer functions as a defect trapping portion. That is, by annealing the Ge crystal layer 1120, the defect density inside the Ge crystal layer 1120 can be reduced.
  • FIG. 25 shows a cross-sectional example of the semiconductor substrate 1101 together with the HBT formed on the Ge crystal layer 1120.
  • the semiconductor substrate 1101 includes an SOI substrate 1102, a Ge crystal layer 1120, an InGaP layer 1122, and a compound semiconductor functional layer 1124.
  • the SOI substrate 1102 includes a Si substrate 1162, an insulating layer 1164, and a Si crystal layer 1166.
  • the Si substrate 1162, the insulating layer 1164, and the Si crystal layer 1166 are equivalent to the Si substrate 162, the insulating layer 164, and the Si crystal layer 166 of the electronic device 100.
  • Si substrate 1162 includes a main surface 1172. Main surface 1172 and main surface 172 of Si substrate 162 are equivalent.
  • the Ge crystal layer 1120 may be formed in an isolated island shape on the Si crystal layer 1166.
  • the Ge crystal layer 1120 may be formed by crystal growth on the Si crystal layer 1166.
  • the InGaP layer 1122 is an example of a buffer layer.
  • the InGaP layer 1122 has a structure similar to that of the buffer layer 822.
  • the compound semiconductor functional layer 1124 has a configuration similar to that of the compound semiconductor functional layer 824.
  • An HBT collector mesa, emitter mesa, and base mesa are formed on the surface of the compound semiconductor functional layer 1124, respectively.
  • a collector electrode 1108, an emitter electrode 1110, and a base electrode 1112 are formed on the surfaces of the collector mesa, emitter mesa, and base mesa through contact holes.
  • the compound semiconductor functional layer 1124 includes a collector layer, an emitter layer, and a base layer of HBT.
  • the seed crystal layer includes a Ge crystal
  • the seed crystal layer is Si x Ge 1-x (0 ⁇ x ⁇ 1).
  • the seed crystal layer may be Si x Ge 1-x having a low Si content.
  • the seed crystal layer may include a GaAs or InGaAs layer formed at a temperature of 500 ° C. or lower.
  • the InGaP layer 1123 and the accompanying layer 1125 are formed in the manufacturing process.
  • 26 to 30 show cross-sectional examples in the manufacturing process of the semiconductor substrate 1101.
  • an SOI substrate 1102 provided with an Si substrate 1162, an insulating layer 1164, and an Si crystal layer 1166 in this order in at least a part of the region is prepared.
  • a Ge film 1130 is formed on the surface of the Si crystal layer 1166 by, for example, epitaxial growth.
  • the Ge film 1130 may be formed by CVD or MBE using GeH 4 as a source gas.
  • an island-shaped Ge crystal layer 1120 is formed.
  • the Ge film 1130 is patterned by, for example, a photolithography method.
  • the patterned Ge crystal layer 1120 is annealed.
  • the two-stage annealing is repeated a plurality of times on the Ge crystal layer 1120 that is patterned and formed in an island shape. Thereby, defects existing at the stage of epitaxial growth or patterning can be moved to the edge of the Ge crystal layer 1120.
  • the InGaP layer 1122 is formed by crystal growth on the Ge crystal layer 1120.
  • the InGaP layer 1122 may be formed in contact with the Ge crystal layer 1120.
  • the InGaP layer 1122 may be an example of a buffer layer.
  • the InGaP layer 1122 may be formed by an epitaxial growth method.
  • the InGaP layer 1123 is also formed on the Si crystal layer 1166 where the Ge crystal layer 1120 is not formed. Since the InGaP layer 1123 is inferior in crystallinity as compared with the InGaP layer 1122, an electronic element may not be formed over the InGaP layer 1123.
  • the InGaP layer 1123 is removed by etching, for example.
  • the InGaP layer 1122 and the InGaP layer 1123 are epitaxially grown by, for example, the MOCVD method or the MBE method using an organic metal as a raw material.
  • the source gas TM-Ga (trimethylgallium), TM-In (trimethylindium), and PH 3 (phosphine) can be used.
  • TM-Ga trimethylgallium
  • TM-In trimethylindium
  • PH 3 phosphine
  • a crystal thin film is formed in a high-temperature atmosphere at 650 ° C.
  • the compound semiconductor functional layer 1124 is formed on the InGaP layer 1122.
  • the compound semiconductor functional layer 1124 is formed by, for example, an epitaxial growth method.
  • the compound semiconductor functional layer 1124 may be formed in contact with the InGaP layer 1122.
  • the accompanying layer 1125 is also formed on the InGaP layer 1123 at the same time as the compound semiconductor functional layer 1124.
  • the associated layer 1125 is inferior in crystallinity to the compound semiconductor functional layer 1124, and thus an electronic element may not be formed on the associated layer 1125.
  • the accompanying layer 1125 is removed by etching, for example.
  • the compound semiconductor functional layer 1124 may be a GaAs layer or a GaAs laminated film containing InGaAs or the like.
  • the GaAs layer or the GaAs-based laminated film may be epitaxially grown by, for example, the MOCVD method or the MBE method using an organic metal as a raw material.
  • TM-Ga (trimethylgallium), AsH 3 (arsine) and other gases can be used as the source gas.
  • the growth temperature is, for example, 600 ° C. to 650 ° C.
  • annealing may be performed at the stage where the InGaP layer 1122 is formed. That is, after the Ge crystal layer 1120 is formed, the InGaP layer 1122 and the InGaP layer 1123 may be continuously formed without annealing. Then, after the InGaP layer 1122 and the InGaP layer 1123 are formed, the Ge crystal layer 1120, the InGaP layer 1122 and the InGaP layer 1123 may be annealed.
  • FIG. 31 shows a cross-sectional example of the semiconductor substrate 1201.
  • the semiconductor substrate 1201 is substantially the same as the semiconductor substrate 1101, but without using the Ge crystal layer 1120, a seed crystal layer 1202 formed between the Si crystal layer 1166 and the compound semiconductor functional layer 1124 is 500 ° C. or lower.
  • the semiconductor substrate 1101 is different from the semiconductor substrate 1101 in that a GaAs layer grown at a temperature is used. In the following description, differences from the semiconductor substrate 1101 will be mainly described.
  • FIG. 32 and 33 show cross-sectional examples in the process of manufacturing the semiconductor substrate 1201.
  • FIG. 32 an SOI substrate 1102 is prepared, and a GaAs layer 1204 is grown on the surface of the SOI substrate 1102 at a temperature of 500 ° C. or lower.
  • an MOCVD method or an MBE method using an organic metal as a raw material can be used.
  • As the source gas TE-Ga (triethylgallium) or AsH 3 (arsine) can be used.
  • the growth temperature of the GaAs layer 1204 is 450 ° C., for example.
  • FIG. 33 for example, the GaAs layer 1204 is etched by photolithography to form a seed crystal layer 1202 in an isolated island shape. Subsequent processes are similar to those of the semiconductor substrate 1101.
  • FIG. 34 shows a cross-sectional example of the semiconductor substrate 1301.
  • the semiconductor substrate 1301 is different from the semiconductor substrate 1101 in that the Ge crystal layer 1120 is not used and the surface of the SOI substrate 1102 is surface-treated with a gaseous P compound.
  • FIG. 35 shows a cross-sectional example in the process of manufacturing the semiconductor substrate 1301.
  • the surface of the SOI substrate 1102 is subjected to, for example, a PH 3 exposure process.
  • the exposure process may be performed in a high temperature atmosphere, and PH 3 may be activated by plasma or the like.
  • PH 3 is an example of a gaseous P compound.
  • An isolated island-shaped compound semiconductor functional layer 1124 is formed by, for example, growing a crystal of a GaAs film on the surface of the SOI substrate 1102 subjected to the PH 3 exposure treatment and then etching the GaAs film by a photolithography method. It is formed.
  • the GaAs layer formed at the temperature of 500 degrees C or less may be formed as a seed crystal layer. Thereby, the crystallinity of the compound semiconductor functional layer 1124 is improved.
  • Example 1 A semiconductor substrate including an inhibition layer 104 having an opening 105 formed on the SOI substrate 102 and a Ge crystal layer 106 having a crystal grown inside the opening 105 was manufactured according to the procedure shown in FIGS. On the SOI substrate 102, 25,000 Ge crystal layers 106 were formed. Further, according to the procedure shown in FIGS. 8 to 12, the electronic device 100 was produced for each Ge crystal layer 106. 25000 electronic devices were manufactured.
  • a single crystal Si substrate was used as the Si substrate 162 of the SOI substrate 102.
  • an opening 105 was formed in the inhibition layer 104 by a photolithography method.
  • the aspect ratio of the opening 105 was 1.
  • the Ge crystal layer 106 was formed by a CVD method using GeH 4 as a source gas.
  • the maximum width of the Ge crystal layer 106 in the direction substantially parallel to the surface of the SOI substrate 102 was 2 ⁇ m.
  • two-step annealing was performed in which high-temperature annealing at 800 ° C. for 10 minutes and low-temperature annealing at 680 ° C. for 10 minutes were repeated. The above two-stage annealing was performed 10 times.
  • the semiconductor substrate was obtained by the above procedure.
  • a GaAs crystal was formed as a seed compound semiconductor crystal 108, a first compound semiconductor crystal 110, and a second compound semiconductor crystal 112 on the Ge crystal layer 106 of the semiconductor substrate.
  • the GaAs crystal was grown by MOCVD using TM-Ga and AsH 3 as source gases and a growth temperature of 650 ° C.
  • the second compound semiconductor crystal 112 was grown at a partial pressure of AsH 3 of 1 ⁇ 10 ⁇ 3 atm.
  • An electronic device 100 was obtained by forming a high-resistance AlGaAs gate insulating film 114, a Pt gate electrode 116, and a W source / drain electrode 118 on the second compound semiconductor crystal 112.
  • the presence or absence of defects formed on the surface of the Ge crystal layer 106 was inspected.
  • the inspection was performed by the etch pit method. As a result, no defects were found on the surface of the Ge crystal layer 106. Further, the presence or absence of through defects in the ten electronic devices 100 was inspected. The inspection was performed by in-plane cross-sectional observation with a TEM. As a result, the number of electronic devices 100 in which penetrating defects were found was zero.
  • the Ge crystal layer 106 is formed in the opening 105 having an aspect ratio of ( ⁇ 3) / 3 or more, when the Ge crystal layer 106 is formed, Ge having a surface with excellent crystallinity. A crystal layer 106 could be formed. Further, according to the present embodiment, the crystallinity of the Ge crystal layer 106 can be further improved by annealing the Ge crystal layer 106.
  • the seed compound semiconductor crystal 108 having the Ge crystal layer 106 as a nucleus the first compound semiconductor crystal 110 having a specific surface of the seed compound semiconductor crystal 108 as a seed surface, and the first The crystallinity of the second compound semiconductor crystal 112 using the specific surface of the compound semiconductor crystal 110 as a seed surface was improved.
  • the crystallinity of the active layer of the electronic device 100 formed on the second compound semiconductor crystal 112 is increased, and the performance of the electronic device 100 formed on the SOI substrate 102 which is an inexpensive substrate is increased. Further, according to the electronic device 100 of the present embodiment, since the electronic element is formed on the second compound semiconductor crystal 112 formed on the SOI substrate 102, the stray capacitance of the electronic device 100 is reduced, and the electronic device 100 is reduced. Improved operating speed. Further, the leakage current to the Si substrate 162 could be reduced.
  • a semiconductor substrate 801 having 2500 regions 803 was manufactured as follows.
  • a single crystal Si substrate was used as the Si substrate 862 of the SOI substrate 802.
  • an opening 806 was formed by a photolithography method.
  • the aspect ratio of the opening 806 was 1.
  • the shape of the opening 806 was a square having a side of 100 ⁇ m. Adjacent openings 806 were arranged with an interval of 500 ⁇ m.
  • a Ge crystal layer 820 was formed inside the opening 806.
  • the Ge crystal layer 820 was formed by MOCVD using GeH 4 as a source gas.
  • the maximum width of the Ge crystal layer 820 in the direction substantially parallel to the surface of the SOI substrate 802 was 2 ⁇ m.
  • a two-step annealing was performed in which a high temperature annealing at 800 ° C. for 2 minutes and a low temperature annealing at 680 ° C. for 2 minutes were repeated.
  • the above two-stage annealing was performed 10 times.
  • the semiconductor substrate 801 on which the Ge crystal layer 820 was formed was inspected for the presence or absence of defects formed on the surface of the Ge crystal layer 820. The inspection was performed by the etch pit method. As a result, no defects were found on the surface of the Ge crystal layer.
  • the Ge crystal layer 820 is selectively grown in the opening 806 defined by the inhibition layer 804, and the Ge crystal layer 820 is subjected to two-stage annealing a plurality of times, whereby the crystallinity of the Ge crystal layer 820 is improved. Improved.
  • an InGaP layer as the buffer layer 822, a semiconductor substrate 801 having a GaAs layer as the compound semiconductor functional layer 824 having excellent crystallinity could be obtained.
  • an electronic device was manufactured using the semiconductor substrate 801 formed in the same manner.
  • the electronic device was produced as follows.
  • An InGaP buffer layer 822 was formed on each Ge crystal layer 820 in the region 803.
  • the buffer layer 822 was formed by MOCVD using TM-Ga, TM-In, and PH 3 as source gases and a growth temperature of 650 ° C.
  • an n + GaAs layer having a carrier concentration of 3.0 ⁇ 10 18 cm ⁇ 3 and a film thickness of 500 nm, and a carrier concentration of 2.0 ⁇ 10 16 cm ⁇ is formed thereon. 3.
  • An n ⁇ GaAs layer having a thickness of 500 nm was formed in this order.
  • a p ⁇ GaAs layer having a carrier concentration of 5.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 50 nm was formed on the collector layer as a base layer of HBT.
  • An n + GaAs layer having a thickness of 100 nm and an n + InGaAs layer having a carrier concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a thickness of 100 nm were formed in this order.
  • the values of the carrier concentration and the film thickness indicate design values.
  • the compound semiconductor functional layer 824 including the base layer, the emitter layer, and the collector layer was formed.
  • the base layer, the emitter layer, and the collector GaAs layer were formed by MOCVD using TM-Ga and AsH 3 as source gases and a growth temperature of 650 ° C. Thereafter, the base layer, the emitter layer, and the collector layer electrode connecting portion were formed by etching.
  • a collector electrode 808, an emitter electrode 810, and a base electrode 812 were formed on the surface of the compound semiconductor functional layer 824, and an HBT was manufactured.
  • an AuGeNi layer was formed by a vacuum deposition method.
  • For the base layer an AuZn layer was formed by a vacuum evaporation method. Thereafter, each electrode was formed by performing heat treatment at 420 ° C. for 10 minutes in a hydrogen atmosphere. Each electrode and the drive circuit were electrically connected to produce an electronic device.
  • Example 3 A semiconductor substrate 801 having a GaAs buffer layer formed at a temperature of 500 ° C. or lower between the Si crystal layer 866 and the Ge crystal layer 820 was manufactured.
  • the semiconductor substrate 801 was manufactured in the same manner as in Example 2 except that a buffer layer was formed between the Si crystal layer 866 and the Ge crystal layer 820.
  • the GaAs layer as the buffer layer was formed by MOCVD using TM—Ga and AsH 3 as source gases and a growth temperature of 450 ° C. Thereby, the crystallinity of the compound semiconductor functional layer 824 was improved.
  • Example 4 A semiconductor substrate 801 in which the surface of the Ge crystal layer 820 was treated with PH 3 gas was manufactured.
  • the above-described semiconductor substrate 801 does not use the InGaP buffer layer 822, and the surface of the Ge crystal layer 820 facing the compound semiconductor functional layer 824 is treated with PH 3 gas, and then the compound semiconductor functional layer 824 is formed.
  • the crystallinity of the compound semiconductor functional layer 824 was improved.
  • a semiconductor substrate 1101 was manufactured according to the procedure shown in FIGS.
  • a single crystal Si substrate was used as the Si substrate 1162 of the SOI substrate 1102.
  • a Ge film 1130 was formed on the SOI substrate.
  • the Ge film 1130 was formed by MOCVD using GeH 4 as a source gas.
  • the Ge film 1130 was patterned by photolithography to form an island-shaped Ge crystal layer 1120.
  • the size of the Ge crystal layer 1120 was 15 ⁇ m square, and was arranged at equal intervals every 50 ⁇ m.
  • a two-step annealing was performed in which high-temperature annealing at 800 ° C. for 10 minutes and low-temperature annealing at 680 ° C. for 10 minutes were repeated. The above two-stage annealing was performed 10 times.
  • the semiconductor substrate 1101 on which the Ge crystal layer 1120 was formed was inspected for the presence or absence of defects formed on the surface of the Ge crystal layer 1120.
  • the inspection was performed by the etch pit method. As a result, no defects were found on the surface of the Ge crystal layer 1120.
  • Example 2 an HBT was formed on the Ge crystal layer 1120 to produce an electronic device. As a result, a small electronic device with low power consumption could be manufactured. Further, when the surface of the compound semiconductor functional layer 1124 was observed with an SEM, irregularities on the order of ⁇ m were not observed on the surface.
  • Example 6 After forming the Ge crystal layer 1120, a semiconductor substrate 1101 on which the Ge crystal layer 1120 was formed was manufactured in the same manner as in Example 5 except that high temperature annealing was performed at 800 ° C. for 20 minutes. The semiconductor substrate 1101 was inspected for defects formed on the surface of the Ge crystal layer 1120. The inspection was performed by the etch pit method. As a result, no defects were found on the surface of the Ge crystal layer 1120.
  • Example 2 an HBT was formed on the Ge crystal layer 1120 to produce an electronic device. As a result, a small electronic device with low power consumption could be manufactured. Further, when the surface of the compound semiconductor functional layer 1124 was observed with an SEM, irregularities on the order of ⁇ m were not observed on the surface.
  • Example 7 After the Ge crystal layer 1120 was formed, two-step annealing was performed in which high-temperature annealing at 900 ° C. for 10 minutes and low-temperature annealing at 780 ° C. for 10 minutes were repeated.
  • a semiconductor substrate 1101 on which a Ge crystal layer 1120 was formed was produced in the same manner as in Example 5 except that the two-stage annealing was performed 10 times.
  • the semiconductor substrate 1101 was inspected for defects formed on the surface of the Ge crystal layer 1120. The inspection was performed by the etch pit method. As a result, no defects were found on the surface of the Ge crystal layer 1120.
  • Example 2 an HBT was formed on the Ge crystal layer 1120 to produce an electronic device. As a result, a small electronic device with low power consumption could be manufactured. Further, when the surface of the compound semiconductor functional layer 1124 was observed with an SEM, irregularities on the order of ⁇ m were not observed on the surface.
  • FIG. 36 is a schematic diagram of a cross section of the semiconductor substrate used in Examples 8 to 16.
  • the semiconductor substrate includes a Si substrate 2102, an inhibition layer 2104, a Ge crystal layer 2106, and a compound semiconductor 2108.
  • the compound semiconductor 2108 includes, for example, a seed compound semiconductor crystal 108.
  • the Si substrate 2102 may refer to a Si crystal layer in an SOI substrate.
  • the SOI substrate includes a base substrate, an insulating layer, and a Si crystal layer in this order.
  • FIG. 37 to 41 show the relationship between the annealing temperature and the flatness of the Ge crystal layer 2106.
  • FIG. FIG. 37 shows the cross-sectional shape of the Ge crystal layer 2106 that has not been annealed.
  • 38, 39, 40, and 41 show the cross-sectional shapes of the Ge crystal layer 2106 when annealing is performed at 700 ° C., 800 ° C., 850 ° C., and 900 ° C., respectively.
  • the cross-sectional shape of the Ge crystal layer 2106 was observed with a laser microscope.
  • the vertical axis in each figure indicates the distance in the direction perpendicular to the main surface of the Si substrate 2102 and the film thickness of the Ge crystal layer 2106.
  • the horizontal axis of each figure shows the distance in the direction parallel to the main surface of the Si substrate 2102.
  • the Ge crystal layer 2106 was formed by the following procedure. First, an inhibition layer 2104 of an SiO 2 layer was formed on the surface of the Si substrate 2102 by a thermal oxidation method, and a covering region and an opening were formed in the inhibition layer 2104. The outer shape of the inhibition layer 2104 is equal to the outer shape of the covered region. A commercially available single crystal Si substrate was used as the Si substrate 2102. The planar shape of the covering region was a square having a side length of 400 ⁇ m. Next, a Ge crystal layer 2106 was selectively grown inside the opening by CVD.
  • the flatness of the surface of the Ge crystal layer 2106 is better as the annealing temperature is lower.
  • the annealing temperature is less than 900 ° C., the surface of the Ge crystal layer 2106 exhibits excellent flatness.
  • Example 9 A semiconductor substrate including a Si substrate 2102, an inhibition layer 2104, a Ge crystal layer 2106, and a compound semiconductor 2108 that functions as an element formation layer is manufactured, and a crystal that grows inside the opening 105 formed in the inhibition layer 2104.
  • the relationship between the growth rate of the film, the size of the covered region, and the size of the opening 105 was examined. The experiment was carried out by measuring the film thickness of the compound semiconductor 2108 grown for a fixed time by changing the planar shape of the covering region formed in the inhibition layer 2104 and the bottom shape of the opening 105.
  • the covering region and the opening 105 were formed on the surface of the Si substrate 2102 by the following procedure.
  • the Si substrate 2102 a commercially available single crystal Si substrate was used.
  • An SiO 2 layer was formed as an example of the inhibition layer 2104 on the surface of the Si substrate 2102 by thermal oxidation.
  • SiO 2 layer was formed in a predetermined size. Three or more SiO 2 layers having a predetermined size were formed. At this time, the planar shape of the SiO 2 layer having a predetermined size was designed to be a square having the same size. Further, an opening 105 having a predetermined size was formed in the center of the square SiO 2 layer by etching. At this time, the center of the square SiO 2 layer and the center of the opening 105 were designed to coincide with each other. One opening 105 was formed for each of the square SiO 2 layers. In the present specification, the length of one side of the square SiO 2 layer may be referred to as the length of one side of the covered region.
  • a Ge crystal layer 2106 was selectively grown in the opening 105 by MOCVD.
  • GeH 4 was used as the source gas.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • a GaAs crystal was formed as an example of the compound semiconductor 2108 by MOCVD.
  • the GaAs crystal was epitaxially grown on the surface of the Ge crystal layer 2106 inside the opening 105 under the conditions of 620 ° C. and 8 MPa. Trimethyl gallium and arsine were used as source gases.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • the thickness of the compound semiconductor 2108 was measured.
  • the film thickness of the compound semiconductor 2108 is measured at three measurement points of the compound semiconductor 2108 with a needle-type step gauge (manufactured by KLA Tencor, Surface Profiler P-10). Calculated by averaging. At this time, the standard deviation of the film thickness at the three measurement points was also calculated. Note that the film thickness is obtained by directly measuring the film thickness at three measurement points of the compound semiconductor 2108 by a cross-sectional observation method using a transmission electron microscope or a scanning electron microscope, and averaging the film thicknesses at the three positions. You may calculate by.
  • the film thickness of the compound semiconductor 2108 is measured by changing the bottom shape of the opening 105 for each of the cases where the length of one side of the covering region is set to 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, or 500 ⁇ m by the above procedure. did.
  • the bottom surface shape of the opening 105 was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, and a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the plurality of square SiO 2 layers are integrally formed.
  • the covering regions having a side length of 500 ⁇ m are not arranged at intervals of 500 ⁇ m.
  • the length of one side of the covering region is represented as 500 ⁇ m.
  • the distance between two adjacent covering regions is expressed as 0 ⁇ m.
  • FIGS. 42 shows the average value of the film thickness of the compound semiconductor 2108 in each case of Example 9.
  • FIG. 43 shows the coefficient of variation of the film thickness of the compound semiconductor 2108 in each case of Example 9.
  • FIG. 42 shows the relationship between the growth rate of the compound semiconductor 2108 and the size of the covered region and the size of the opening 105.
  • the vertical axis indicates the film thickness [ ⁇ ] of the compound semiconductor 2108 grown during a certain time
  • the horizontal axis indicates the length [ ⁇ m] of one side of the covered region.
  • an approximate value of the growth rate of the compound semiconductor 2108 can be obtained by dividing the film thickness by the time.
  • a rhombus plot indicates experimental data when the bottom surface shape of the opening 105 is a square having a side of 10 ⁇ m
  • a square plot indicates an experiment when the bottom surface shape of the opening 105 is a square having a side of 20 ⁇ m. Data is shown.
  • a triangular plot shows experimental data when the bottom shape of the opening 105 is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • the growth rate monotonously increases as the size of the covered region increases.
  • the growth rate increases almost linearly when the length of one side of the covering region is 400 ⁇ m or less, and it can be seen that there is little variation due to the bottom shape of the opening 105.
  • the maximum width in the plane parallel to the Si crystal layer of the inhibition layer is preferably 400 ⁇ m or less.
  • FIG. 43 shows the relationship between the variation coefficient of the growth rate of the compound semiconductor 2108 and the distance between two adjacent coating regions.
  • the variation coefficient is a ratio of the standard deviation to the average value, and can be calculated by dividing the standard deviation of the film thickness at the three measurement points by the average value of the film thickness.
  • the vertical axis represents the coefficient of variation of the film thickness [ ⁇ ] of the compound semiconductor 2108 grown during a certain time
  • the horizontal axis represents the distance [ ⁇ m] between adjacent covered regions.
  • FIG. 43 shows experimental data when the distance between two adjacent coating regions is 0 ⁇ m, 20 ⁇ m, 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, and 450 ⁇ m.
  • a rhombus plot shows experimental data in the case where the bottom shape of the opening 105 is a square having a side of 10 ⁇ m.
  • the experimental data in which the distance between two adjacent coating regions is 0 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, and 450 ⁇ m indicate that the length of one side of the coating region in FIG. 42 is 500 ⁇ m, 400 ⁇ m, and 300 ⁇ m, respectively. , 200 ⁇ m, 100 ⁇ m and 50 ⁇ m.
  • the film of compound semiconductor 2108 is obtained in the case where the length of one side of the coating region is 480 ⁇ m and 450 ⁇ m, respectively, by the same procedure as other experimental data. Obtained by measuring the thickness.
  • the growth rate of the compound semiconductor 2108 is very stable when the distance is 20 ⁇ m as compared with the case where the distance between two adjacent coating regions is 0 ⁇ m. From the above results, it can be seen that the growth rate of the crystal growing inside the opening 105 is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is disposed between two adjacent coating regions. It can also be seen that even when the distance between two adjacent coating regions is 0 ⁇ m, the variation in the growth rate of the crystal can be suppressed by arranging the plurality of openings 105 at equal intervals.
  • Example 10 The length of one side of the covering region is set to 200 ⁇ m, 500 ⁇ m, 700 ⁇ m, 1000 ⁇ m, 1500 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and in each case, a semiconductor substrate is manufactured in the same procedure as in Example 9, The thickness of the compound semiconductor 2108 formed inside the opening 105 was measured.
  • the SiO 2 layer was formed such that a plurality of SiO 2 layers having the same size were disposed on the Si substrate 2102. Further, the SiO 2 layer was formed so that the plurality of SiO 2 layers were separated from each other.
  • the bottom shape of the opening 105 was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m. .
  • the growth conditions of the Ge crystal layer 2106 and the compound semiconductor 2108 were set to the same conditions as in Example 9.
  • Example 11 The film thickness of the compound semiconductor 2108 formed inside the opening 105 was measured in the same manner as in Example 10 except that the supply amount of trimethylgallium was halved and the growth rate of the compound semiconductor 2108 was halved. .
  • the length of one side of the covering region was set to 200 ⁇ m, 500 ⁇ m, 1000 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and the experiment was performed when the bottom shape of the opening 105 was a square with a side of 10 ⁇ m. .
  • Example 10 and Example 11 show the experimental results of Example 10 and Example 11 in FIG. 44, FIG. 45 to FIG. 49, FIG. 50 to FIG. 44 shows the average value of the film thickness of the compound semiconductor 2108 in each case of Example 10.
  • FIG. 45 to 49 show electron micrographs of the compound semiconductor 2108 in each case of Example 10.
  • FIG. 50 to 54 show electron micrographs of the compound semiconductor 2108 in each case of Example 11.
  • FIG. Table 1 shows the growth rate and Ra value of the compound semiconductor 2108 in each case of Example 10 and Example 11.
  • FIG. 44 shows the relationship between the growth rate of the compound semiconductor 2108 and the size of the covered region and the size of the opening 105.
  • the vertical axis represents the film thickness of the compound semiconductor 2108 grown during a certain time
  • the horizontal axis represents the length [ ⁇ m] of one side of the covered region.
  • an approximate value of the growth rate of the compound semiconductor 2108 can be obtained by dividing the film thickness by the time.
  • a rhombus plot indicates experimental data when the bottom surface shape of the opening 105 is a square having a side of 10 ⁇ m
  • a square plot indicates an experiment when the bottom surface shape of the opening 105 is a square having a side of 20 ⁇ m. Data is shown.
  • a triangular plot shows experimental data when the bottom shape of the opening 105 is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • the growth rate stably increases as the size of the covering region increases until the length of one side of the covering region reaches 4250 ⁇ m. For this reason, it is preferable that the maximum width in the plane parallel to the Si crystal layer of the inhibition layer is 4250 ⁇ m or less. From the results shown in FIG. 42 and FIG. 44, it can be seen that the growth rate of the crystal growing inside the opening 105 is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is disposed between two adjacent coating regions.
  • FIG. 45 to 49 show the results of observing the surface of the compound semiconductor 2108 with an electron microscope in each case of Example 10.
  • FIG. 45, FIG. 46, FIG. 47, FIG. 48, and FIG. 49 show the results when the length of one side of the covering region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively. 45 to 49, it can be seen that the surface state of the compound semiconductor 2108 deteriorates as the size of the covering region increases.
  • 50 to 54 show the results of observing the surface of the compound semiconductor 2108 with an electron microscope in each case of Example 11.
  • FIG. 50, 51, 52, 53, and 54 show the results when the length of one side of the covered region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively.
  • 50 to 54 it can be seen that the surface state of the compound semiconductor 2108 deteriorates as the size of the covering region increases. Further, when compared with the result of Example 10, it can be seen that the surface state of the compound semiconductor 2108 is improved.
  • Table 1 shows the growth rate [ ⁇ / min] and Ra value [ ⁇ m] of the compound semiconductor 2108 in each case of Example 10 and Example 11. Note that the film thickness of the compound semiconductor 2108 was measured with a needle-type step gauge. Moreover, Ra value was computed based on the observation result by a laser microscope apparatus. Table 1 shows that the surface roughness improves as the growth rate of the compound semiconductor 2108 decreases. It can also be seen that when the growth rate of the compound semiconductor 2108 is 300 nm / min or less, the Ra value is 0.02 ⁇ m or less.
  • Example 12 In the same manner as in Example 9, a semiconductor substrate including a Si substrate 2102, an inhibition layer 2104, a Ge crystal layer 2106, and a GaAs crystal as an example of the compound semiconductor 2108 was manufactured.
  • the inhibition layer 2104 is formed on the (100) plane of the surface of the Si substrate 2102. 55 to 57 show electron micrographs of the surface of the GaAs crystal formed on the semiconductor substrate.
  • FIG. 55 shows the result of growing a GaAs crystal in the opening 105 arranged so that the direction of one side of the bottom shape of the opening 105 and the ⁇ 010> direction of the Si substrate 2102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 300 ⁇ m.
  • the bottom shape of the opening 105 was a square having a side of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • crystals having a uniform shape were obtained.
  • FIG. 55 shows that the (10-1) plane, the (1-10) plane, the (101) plane, and the (110) plane appear on the four side surfaces of the GaAs crystal, respectively.
  • the (11-1) plane appears in the upper left corner of the GaAs crystal
  • the (1-11) plane appears in the lower right corner of the GaAs crystal in the figure. Recognize.
  • the (11-1) plane and the (1-11) plane are equivalent planes to the (-1-1-1) plane and are stable planes.
  • FIG. 56 shows the result of growing a GaAs crystal in the opening 105 arranged so that the direction of one side of the bottom shape of the opening 105 and the ⁇ 010> direction of the Si substrate 2102 are substantially parallel to each other. Indicates.
  • FIG. 56 shows the results when observed from an upper oblique direction of 45 °.
  • the planar shape of the covering region was a square having a side length of 50 ⁇ m.
  • the bottom shape of the opening 105 was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • FIG. 57 shows the result of growing a GaAs crystal inside the opening 105 arranged so that the direction of one side of the bottom shape of the opening 105 and the ⁇ 011> direction of the Si substrate 2102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 400 ⁇ m.
  • the bottom shape of the opening 105 was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 011> direction.
  • a crystal with a disordered shape was obtained as compared with FIG. 55 and FIG.
  • As a result of the appearance of a relatively unstable (111) plane on the side surface of the GaAs crystal it is considered that the shape of the crystal is disturbed.
  • Example 13 In the same manner as in Example 9, a semiconductor substrate including a Si substrate 2102, an inhibition layer 2104, a Ge crystal layer 2106, and a GaAs layer as an example of the compound semiconductor 2108 was manufactured. In this embodiment, an intermediate layer is formed between the Ge crystal layer 2106 and the compound semiconductor 2108.
  • the planar shape of the covering region was a square having a side length of 200 ⁇ m.
  • the bottom shape of the opening 105 was a square having a side of 10 ⁇ m.
  • a Ge crystal layer 2106 having a film thickness of 850 nm was formed inside the opening 105 by CVD, and then annealed at 800 ° C.
  • the temperature of the Si substrate 2102 on which the Ge crystal layer 2106 was formed was set to 550 ° C., and an intermediate layer was formed by MOCVD.
  • the intermediate layer was grown using trimethylgallium and arsine as source gases.
  • the film thickness of the intermediate layer was 30 nm.
  • the temperature of the Si substrate 2102 on which the intermediate layer was formed was raised to 640 ° C., and then a GaAs layer as an example of the compound semiconductor 2108 was formed by MOCVD.
  • the thickness of the GaAs layer was 500 nm.
  • a semiconductor substrate was fabricated under the same conditions as in Example 9.
  • FIG. 58 shows a result of observing a cross section of the manufactured semiconductor substrate with a transmission electron microscope. As shown in FIG. 58, no dislocation was observed in the Ge crystal layer 2106 and the GaAs layer. Thus, it can be seen that, by adopting the above configuration, a high-quality Ge layer and a compound semiconductor layer lattice-matched or pseudo-lattice-matched to the Ge layer can be formed on the Si substrate.
  • Example 14 In the same manner as in Example 13, a semiconductor substrate provided with a Si substrate 2102, an inhibition layer 2104, a Ge crystal layer 2106, an intermediate layer, and a GaAs layer as an example of the compound semiconductor 2108 was obtained. An HBT element structure was fabricated using the prepared semiconductor substrate. The HBT element structure was fabricated by the following procedure. First, a semiconductor substrate was manufactured in the same manner as in Example 13. In the present example, the planar shape of the covering region was a square having a side length of 50 ⁇ m. The bottom shape of the opening 105 was a square having a side of 20 ⁇ m. Regarding other conditions, the semiconductor substrate was formed under the same conditions as in Example 13.
  • a semiconductor layer was stacked on the surface of the GaAs layer of the semiconductor substrate by MOCVD. Accordingly, the Si substrate 2102, the Ge crystal layer 2106 having a thickness of 850 nm, the intermediate layer having a thickness of 30 nm, the undoped GaAs layer having a thickness of 500 nm, the n-type GaAs layer having a thickness of 300 nm, the film An n-type InGaP layer having a thickness of 20 nm, an n-type GaAs layer having a thickness of 3 nm, a GaAs layer having a thickness of 300 nm, a p-type GaAs layer having a thickness of 50 nm, and an n-type InGaP layer having a thickness of 20 nm
  • an HBT element structure was obtained in which an n-type GaAs layer having a thickness of 120 nm and an n-type InGaAs layer having a thickness of 60 nm were arranged in this
  • An electrode was arranged on the obtained HBT element structure to produce an HBT element as an example of an electronic element or an electronic device.
  • Si was used as an n-type impurity.
  • C was used as a p-type impurity.
  • FIG. 59 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • three electrodes are arranged in the region of the opening 105 arranged near the center of the square covering region.
  • the three electrodes respectively indicate a base electrode, an emitter electrode, and a collector electrode of the HBT element from the left in the figure.
  • the transistor operation was confirmed. Further, when the cross section of the HBT element was observed with a transmission electron microscope, no dislocation was observed.
  • Example 15 In the same manner as in Example 14, three HBT elements having the same structure as in Example 14 were produced. The three manufactured HBT elements were connected in parallel. In this example, the planar shape of the covering region was a rectangle having a long side of 100 ⁇ m and a short side of 50 ⁇ m. Further, three openings 105 were provided inside the covering region. The bottom shape of the opening 105 was all a square with a side of 15 ⁇ m. Regarding other conditions, an HBT element was manufactured under the same conditions as in Example 14.
  • FIG. 60 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • FIG. 60 shows that three HBT elements are connected in parallel. When the electrical characteristics of the electronic device were measured, transistor operation was confirmed.
  • Example 16 An HBT element was manufactured by changing the bottom area of the opening 105, and the relationship between the bottom area of the opening 105 and the electrical characteristics of the obtained HBT element was examined. An HBT element was fabricated in the same manner as in Example 14. As electrical characteristics of the HBT element, a base sheet resistance value R b [ ⁇ / ⁇ ] and a current amplification factor ⁇ were measured. The current amplification factor ⁇ was obtained by dividing the collector current value by the base current value.
  • the shape of the bottom surface of the opening 105 is a square having a side of 20 ⁇ m, a short side of 20 ⁇ m and a long side of 40 ⁇ m, a side of 30 ⁇ m, a short side of 30 ⁇ m and a long side of 40 ⁇ m, or An HBT element was produced for each of the rectangles having a short side of 20 ⁇ m and a long side of 80 ⁇ m.
  • the bottom shape of the opening 105 is a square
  • one of two orthogonal sides of the bottom shape of the opening 105 is parallel to the ⁇ 010> direction of the Si substrate 2102 and the other is the ⁇ 001> direction of the Si substrate 2102.
  • An opening 105 was formed so as to be parallel.
  • the bottom shape of the opening 105 is rectangular, the long side of the bottom shape of the opening 105 is parallel to the ⁇ 010> direction of the Si substrate 2102 and the short side is parallel to the ⁇ 001> direction of the Si substrate 2102. Then, an opening 105 was formed.
  • the planar shape of the covering region was mainly tested in the case of a square having a side of 300 ⁇ m.
  • FIG. 61 shows the relationship between the ratio of the current amplification factor ⁇ to the base sheet resistance value Rb of the HBT element and the bottom area [ ⁇ m 2 ] of the opening 105.
  • the vertical axis represents a value obtained by dividing the current amplification factor ⁇ by the base sheet resistance value Rb
  • the horizontal axis represents the bottom area of the opening 105.
  • the value of the current amplification factor ⁇ is not shown, but a high value of about 70 to 100 was obtained for the current amplification factor.
  • the current amplification factor ⁇ was 10 or less.
  • a device having excellent electrical characteristics can be manufactured by locally forming the HBT element structure on the surface of the Si substrate 2102.
  • the bottom surface of the seed crystal provided in the opening 105 also has a maximum width of 80 ⁇ m or less or an area of 1600 ⁇ m 2 or less.
  • the maximum width of the bottom surface of the seed crystal indicates the maximum length among the lengths of the respective straight lines connecting any two points on the bottom surface of the seed crystal.
  • the bottom area of the opening 105 is 900 .mu.m 2 below, compared with the case bottom area of the opening 105 is 1600 .mu.m 2, small variations in the ratio of the current amplification factor ⁇ to the base sheet resistance value R b I understand that. From this, it can be seen that when the length of one side of the bottom shape of the opening 105 is 40 ⁇ m or less, or the bottom area of the opening 105 is 900 ⁇ m 2 or less, the device can be manufactured with high yield. In this case, the bottom surface of the seed crystal provided in the opening 105 also has a maximum width of 40 ⁇ m or less or an area of 900 ⁇ m 2 or less.
  • a step of forming an inhibition layer that inhibits crystal growth on the main surface of the Si substrate, and patterning the inhibition layer to expose the substrate through a direction substantially perpendicular to the main surface of the substrate A semiconductor substrate by a method of manufacturing a semiconductor substrate, comprising: forming an opening in the inhibition layer; growing a Ge layer in contact with the substrate inside the opening; and growing a functional layer on the Ge layer.
  • a semiconductor substrate by a method of manufacturing a semiconductor substrate, comprising: forming an opening in the inhibition layer; growing a Ge layer in contact with the substrate inside the opening; and growing a functional layer on the Ge layer.
  • the semiconductor substrate was able to be manufactured with the manufacturing method of the semiconductor substrate containing these.
  • an inhibition layer that inhibits crystal growth is formed on the main surface of the Si substrate, and an opening that penetrates in a direction substantially perpendicular to the main surface of the substrate and exposes the substrate is formed in the inhibition layer.
  • a semiconductor substrate obtained by growing a Ge layer in contact with the substrate inside the opening and growing a functional layer on the Ge layer was fabricated.
  • An Si substrate, an inhibition layer provided on the substrate, having an opening and inhibiting crystal growth, a Ge layer formed in the opening, and a functional layer formed after the Ge layer is formed A semiconductor substrate including the same could be manufactured.
  • an inhibition layer that inhibits crystal growth is formed on the principal surface of the Si substrate, and an opening that penetrates in a direction substantially perpendicular to the principal surface of the substrate and exposes the substrate is formed in the inhibition layer.
  • An electronic device obtained by growing a Ge layer in contact with the substrate inside the opening, crystallizing a functional layer on the Ge layer, and forming an electronic element on the functional layer could be manufactured.
  • An electronic device including an electronic element formed in the functional layer could be manufactured.
  • FIG. 62 shows a scanning electron micrograph in the cross section of the crystal in the manufactured semiconductor substrate.
  • FIG. 63 is a copying diagram for the purpose of making the photograph of FIG. 62 easier to see.
  • the semiconductor substrate was produced by the following method.
  • An Si substrate 2202 having a (100) plane as a main surface was prepared, and an SiO 2 film 2204 was formed on the Si substrate 2202 as an insulating film.
  • An opening 105 reaching the main surface of the Si substrate 2202 is formed in the SiO 2 film 2204, and the main surface of the Si substrate 2202 exposed inside the opening 105 is formed by a CVD method using monogermane as a raw material.
  • Crystal 2206 was formed.
  • the Si substrate 2202, the SiO 2 film 2204, and the Ge crystal 2206 are equivalent to the Si crystal layer 166, the inhibition layer 104, and the Ge crystal layer 106, respectively.
  • a GaAs crystal 2208 serving as a seed compound semiconductor was grown on the Ge crystal 2206 by MOCVD using trimethylgallium and arsine as raw materials.
  • the GaAs crystal 2208 is equivalent to the seed compound semiconductor crystal 108.
  • low temperature growth was performed at 550 ° C.
  • growth was performed at a temperature of 640 ° C.
  • the arsine partial pressure during the growth at a temperature of 640 ° C. was 0.05 kPa. It can be confirmed that the GaAs crystal 2208 is grown on the Ge crystal 2206. It can be confirmed that the (110) plane appears as the seed surface of the GaAs crystal 2208.
  • a GaAs crystal 2208 as a laterally grown compound semiconductor layer was further grown.
  • the growth temperature during lateral growth was 640 ° C., and the arsine partial pressure was 0.43 kPa.
  • FIG. 64 shows a scanning electron micrograph in the cross section of the obtained crystal.
  • FIG. 65 is a copy diagram for the purpose of making the photograph of FIG. 64 easier to see. It can be confirmed that the GaAs crystal 2208 has a lateral growth surface on the SiO 2 film 2204 and the GaAs crystal 2208 is also laterally grown on the SiO 2 film 2204. Since the laterally grown portion is a defect-free region, an electronic device having excellent performance can be formed by forming an electronic device in the laterally grown portion.
  • Example 18 Similar to Example 17, a Ge crystal 2206 was selectively grown on the Si substrate 2202 to form a semiconductor substrate.
  • the semiconductor substrate was subjected to cycle annealing in which temperatures of 800 ° C. and 680 ° C. were repeated 10 times.
  • the elemental concentrations of Si and Ge at the interface between the Ge crystal 2206 of the obtained semiconductor substrate (hereinafter referred to as sample A) and the Si substrate 2202 are measured by an energy dispersive X-ray fluorescence analyzer (hereinafter sometimes referred to as EDX). evaluated.
  • sample B energy dispersive X-ray fluorescence analyzer
  • FIG. 66 shows the Si element profile for Sample A.
  • FIG. FIG. 67 shows the Ge element profile for Sample A.
  • FIG. FIG. 68 shows the profile of the Si element for Sample B.
  • FIG. 69 shows the profile of the Ge element for Sample B.
  • FIG. 70 is a schematic diagram shown for the purpose of making it easier to see FIGS. 66 to 69.
  • sample B the interface between the Si substrate 2202 and the Ge crystal is steep, whereas in sample A, the interface is in a blurred state, confirming that Ge is diffusing into the Si substrate 2202. it can.
  • the Si substrate 2202, the SiO 2 film 2204, and the Ge crystal 2206 are equivalent to the Si substrate 2102, the inhibition layer 2104, and the Ge crystal layer 2106, respectively.
  • FIG. 71 is an SEM photograph showing the measurement region of sample A.
  • the measurement region of the element intensity integral value is observed at the position where the Ge crystal 2206 exists on the Si substrate 2202 (observed in the SEM photograph). At a position 10 to 15 nm from the Si substrate 2202 side.
  • FIG. 72 shows the integrated element intensity values of Si and Ge for the measurement region shown in FIG.
  • FIG. 73 is an SEM photograph showing the measurement region for sample B.
  • FIG. 74 shows the integrated element intensity values of Si and Ge for the measurement region shown in FIG. In the sample B, the Ge signal is hardly detected and the Si signal is dominant, whereas in the sample A, the Ge signal is detected relatively large. From this, it can be seen that in Sample A, Ge is diffused into the Si substrate 2202.
  • the sum of the Si intensity in the Si substrate 2202 and the Si intensity in the SiO 2 film 2204 is 50%.
  • the position at which the Si substrate 2202 and the Ge crystal are located was determined, and the element strength ratios of Ge and Si in the range from 5 nm to 10 nm from the interface to the Si substrate 2202 side were measured.
  • the integrated value in the depth direction for each element was calculated from each element intensity ratio, and the ratio (Ge / Si) of each integrated value was calculated.
  • Example 19 A GaAs crystal 2208 is grown by MOCVD on the Ge crystal 2206 that has been subjected to cycle annealing in the same manner as the sample A in Example 18, and a multilayer structure film composed of a GaAs layer and an InGaP layer is further laminated on the GaAs crystal 2208.
  • Sample C was prepared.
  • a sample D was prepared by forming a GaAs crystal 2208 and a multilayer structure film in the same manner as described above except that the Ge crystal 2206 was not post-annealed.
  • sample C and sample D the same EDX measurement as in Example 18 was performed, and the element strength ratios of Ge and Si in the range from 5 nm to 10 nm from the interface between the Si substrate 2202 and the Ge crystal to the Si substrate 2202 side. was measured. Further, the integration value in the depth direction was calculated, and the ratio of the integration values of Ge and Si (Ge / Si) was calculated. Sample C was 2.28 and Sample D was 0.60. From this, the average concentration of Ge in the range from 5 nm to 10 nm from the interface between the Si substrate 2202 and the Ge crystal toward the Si substrate 2202 was calculated as 70% for the sample C, and 38% for the sample D.
  • Samples C and D were observed for dislocations using a transmission electron microscope.
  • sample C there were no dislocations reaching a multilayer structure film composed of a GaAs layer and an InGaP layer.
  • Dislocations reaching a multilayer structure film composed of a GaAs layer and an InGaP layer were observed.
  • the average concentration of Ge in the range from 5 nm to 10 nm from the interface between the Si substrate 2202 and the Ge crystal to the Si substrate 2202 side is 60% or more, a higher quality compound semiconductor layer is formed on the Ge crystal. I understand that I can do it.
  • a more preferable average concentration of Ge is 70% or more.
  • the device thin film refers to a thin film that is processed into a part of a semiconductor device.
  • the stacked compound semiconductor thin films are included in the device thin film.
  • a buffer layer formed between the laminated compound semiconductor thin film and the silicon crystal is also included in the device thin film, and a seed layer serving as a nucleus of crystal growth of the buffer layer or the compound semiconductor thin film is also included in the device thin film.
  • the growth rate of the device thin film affects the characteristics of the device thin film such as flatness and crystallinity.
  • the characteristics of the device thin film strongly influence the performance of the semiconductor device formed in the device thin film. Therefore, it is necessary to appropriately control the growth rate of the device thin film so as to satisfy the required characteristics of the device thin film derived from the required specifications of the semiconductor device.
  • the experimental data described below shows that the growth rate of the device thin film varies depending on the width of the inhibition layer and the like. By using the experimental data, the shape of the inhibition layer can be designed so that the growth rate of the device thin film becomes an appropriate growth rate derived from the required specifications of the device thin film.
  • FIG. 75 shows a planar pattern of the semiconductor device substrate 3000 created in Example 20.
  • the semiconductor device substrate 3000 includes an inhibition layer 3002, a device thin film 3004, and a sacrificial growth portion 3006 on a base substrate.
  • the inhibition layer 3002, the device thin film 3004, and the sacrificial growth portion 3006 were formed such that the inhibition layer 3002 surrounded the device thin film 3004 and the sacrificial growth portion 3006 surrounded the inhibition layer 3002.
  • the inhibition layer 3002 was formed to have a substantially square outer shape, and a substantially square opening was formed in the central portion of the square. One side a of the opening was 30 ⁇ m or 50 ⁇ m.
  • silicon dioxide SiO 2
  • Silicon dioxide does not grow epitaxially on its surface under the epitaxial growth conditions for selective MOCVD.
  • the inhibition layer 3002 was formed by forming a silicon dioxide film on a base substrate using a dry thermal oxidation method and patterning the silicon dioxide film by a photolithography method.
  • a compound semiconductor crystal was selectively epitaxially grown on the base substrate other than the inhibition layer 3002 by MOCVD.
  • the compound semiconductor crystal epitaxially grown in the opening surrounded by the inhibition layer 3002 is the device thin film 3004, and the compound semiconductor crystal surrounding the inhibition layer 3002 outside the inhibition layer 3002 is the sacrificial growth portion 3006.
  • As compound semiconductor crystals GaAs crystals, InGaP crystals or P-type doped GaAs crystals (p-GaAs crystals) were grown. Trimethylgallium (Ga (CH 3 ) 3 ) was used as the Ga material, and arsine (AsH 3 ) was used as the As material.
  • Trimethylindium (In (CH 3 ) 3 ) was used as the In raw material, and phosphine (PH 3 ) was used as the P raw material.
  • the doping of carbon (C), which is a P-type impurity, was controlled by adjusting the amount of trichloromethane bromide (CBrCl 3 ) added as a dopant.
  • the reaction temperature during epitaxial growth was set to 610 ° C.
  • FIG. 76 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002 when GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 77 is a graph showing the relationship between the growth rate and area ratio of the device thin film 3004 when GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 78 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002 when InGaP is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 79 is a graph showing the relationship between the growth rate and area ratio of the device thin film 3004 when InGaP is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 80 is a graph showing the relationship between the growth rate of the device thin film 3004 and the width of the inhibition layer 3002 when p-GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • FIG. 81 is a graph showing the relationship between the growth rate of the device thin film 3004 and the area ratio when p-GaAs is epitaxially grown as the device thin film 3004 and the sacrificial growth portion 3006.
  • the vertical axis represents the growth rate ratio of the compound semiconductor crystal.
  • the growth rate ratio is the ratio of the growth rate compared with the growth rate in the solid plane when the growth rate in the solid plane without the inhibition layer 3002 is 1.
  • the area ratio is the ratio of the area of the region where the device thin film 3004 is formed to the total area of the region where the device thin film 3004 is formed and the area of the region where the inhibition layer 3002 is formed.
  • the plots indicated by black squares or black diamonds indicate actual measurement points.
  • the solid line indicates the experimental line.
  • the experimental line is a univariate quadratic function, and the coefficient of each polynomial was obtained by the method of least squares.
  • the growth rate ratio of the device thin film 3004 when there is no sacrificial growth portion 3006 is indicated by a broken line.
  • L1 is the case where the opening area of the inhibition layer 3002 is 50 ⁇ m ⁇
  • L2 is the case where the opening area of the inhibition layer 3002 is 30 ⁇ m ⁇ .
  • the case where there is no sacrificial growth portion 3006 is a case where the region corresponding to the sacrificial growth portion 3006 is covered with the inhibition layer 3002.
  • the growth rate increases as the width of the inhibition layer 3002 increases, and the growth rate increases as the area ratio decreases.
  • the experimental line and the measurement point agreed well. Therefore, it can be seen that the inhibition layer 3002 can be designed to achieve a desired growth rate using a quadratic function of the experimental line.
  • the width of the inhibition layer 3002 is large, the absolute number of source molecules supplied by surface migration increases, and the growth rate of the device thin film 3004 increases. If the area ratio of the device thin film 3004 to the total area is small, the source molecules supplied from the inhibition layer 3002 to the device thin film 3004 are relatively increased. Therefore, the growth rate of the device thin film 3004 increases.
  • the function of the sacrificial growth unit 3006 can be grasped as follows. That is, if there is no sacrificial growth portion 3006, excessive source molecules are supplied to the device thin film 3004, leading to surface disturbance of the device thin film 3004 and a decrease in crystallinity. That is, the presence of the sacrificial growth portion 3006 allows the source molecules that have come to the inhibition layer 3002 to be appropriately taken into the sacrificial growth portion 3006, and the supply of the source molecules to the device thin film 3004 is controlled to an appropriate amount. It can be said that the sacrificial growth unit 3006 has a function of suppressing supply of excessive source molecules to the device thin film 3004 by sacrificing and consuming source molecules.
  • 82 and 83 are electron micrographs obtained by observing the surface of the semiconductor device substrate 3000 when the off-angle of the base substrate is 2 °.
  • 82 shows the state after epitaxial growth
  • FIG. 83 shows the state after annealing.
  • 84 and 85 are electron micrographs obtained by observing the surface of the semiconductor device substrate 3000 when the off-angle of the base substrate is 6 °.
  • FIG. 84 shows the state after epitaxial growth
  • FIG. 85 shows the state after annealing.
  • the off-angle refers to an angle at which the surface of silicon that is a base substrate is tilted from the (100) plane that is the crystallographic plane orientation.
  • the surface of the crystal when the off angle is 2 ° is less disturbed than the surface of the crystal when the off angle is 6 °. Therefore, an off angle of 2 ° is preferable to an off angle of 6 °.
  • the crystal surface after annealing was good at any off-angle. Therefore, it was found that good crystals can be grown when the off angle is in the range of 2 ° to 6 °.
  • FIG. 86 shows a plan view of a heterojunction bipolar transistor (HBT) 3100 manufactured by the inventors.
  • the HBT 3100 has a structure in which 20 HBT elements 3150 are connected in parallel.
  • FIG. 86 a part of the base substrate is shown, and only one HBT 3100 part is shown. Test patterns and other semiconductor elements were also formed on the same base substrate, but the description thereof is omitted here.
  • the collectors of the 20 HBT elements 3150 were connected in parallel by the collector wiring 3124, the emitters were connected in parallel by the emitter wiring 3126, and the bases were connected in parallel by the base wiring 3128.
  • the 20 bases were divided into 4 groups, and 5 bases of each group were connected in parallel.
  • the collector wiring 3124 was connected to the collector pad 3130, the emitter wiring 3126 was connected to the emitter pad 3132, and the base wiring 3128 was connected to the base pad 3134.
  • the collector wiring 3124, the collector pad 3130, the emitter wiring 3126, and the emitter pad 3132 are formed in the same first wiring layer, and the base wiring 3128 and the base pad 3134 are formed in the second wiring layer above the first wiring layer.
  • FIG. 87 is a photomicrograph showing a portion surrounded by a broken line in FIG.
  • FIG. 88 is an enlarged plan view showing three HBT elements 3150 surrounded by broken lines in FIG.
  • the collector wiring 3124 is connected to the collector electrode 3116
  • the emitter wiring 3126 is connected to the emitter electrode 3112 via the emitter lead-out wiring 3122
  • the base wiring 3128 is connected to the base electrode 3114 via the base lead-out wiring 3120.
  • a field insulating film 3118 is formed under the collector wiring 3124, the emitter lead-out wiring 3122, and the base lead-out wiring 3120, and the HBT element 3150 and the sacrificial growth portion and the collector wiring 3124, the emitter lead-out wiring 3122 and the base lead-out wiring 3120
  • the field insulation film 3118 was used to insulate the gap.
  • An inhibition layer 3102 was formed under the field insulating film 3118.
  • An HBT element 3150 was formed in a region surrounded by the inhibition layer 3102.
  • FIG. 89 is a laser micrograph observing the region of the HBT element 3150.
  • FIG. 90 to 94 are plan views showing the order of the manufacturing process of the HBT 3100.
  • a silicon wafer was prepared as a base substrate, and a silicon dioxide film was formed on the base substrate by a dry thermal oxidation method. Thereafter, as shown in FIG. 90, the silicon dioxide film was patterned using a photolithography method to form an inhibition layer 3102.
  • a selective epitaxial method was used to form a device thin film 3108 in a region surrounded by the inhibition layer 3102 and a sacrificial growth portion 3110 in a surrounding region surrounding the inhibition layer 3102.
  • the device thin film 3108 was formed by sequentially stacking a Ge seed layer, a buffer layer, a subcollector layer, a collector layer, a base layer, an emitter layer, and a subemitter layer on a silicon wafer as a base substrate.
  • the arsine flow rate was once reduced to zero and annealing was performed in a hydrogen gas atmosphere at 670 ° C. for 3 minutes.
  • an emitter electrode 3112 was formed on the device thin film 3108, and an emitter mesa was formed on the device thin film 3108 using the emitter electrode 3112 as a mask.
  • the device thin film 3108 was etched to a depth at which the base layer was exposed.
  • a collector mesa was formed in a region where the collector electrode 3116 was formed.
  • the device thin film 3108 was etched to a depth at which the subcollector layer was exposed. Furthermore, the periphery of the device thin film 3108 was etched to form an isolation mesa.
  • a silicon dioxide film was formed on the entire surface to form a field insulating film 3118, and a connection hole connected to the base layer was opened in the field insulating film 3118 to form a base electrode 3114. Further, a connection hole connected to the subcollector layer was opened in the field insulating film 3118 to form a collector electrode 3116.
  • the emitter electrode 3112, the base electrode 3114, and the collector electrode 3116 were formed of a multilayer film of nickel (Ni) and gold (Au). The emitter electrode 3112, the base electrode 3114, and the collector electrode 3116 were formed by a lift-off method. In this way, an HBT element 3150 was formed.
  • an emitter lead wire 3122 connected to the emitter electrode 3112, an emitter wire 3126 connected to the emitter lead wire 3122, a base lead wire 3120 connected to the base electrode 3114, and a collector wire 3124 connected to the collector electrode 3116 are provided. Formed.
  • the emitter lead-out wiring 3122, the emitter wiring 3126, the base lead-out wiring 3120, and the collector wiring 3124 are made of aluminum. Further, a polyimide film covering the emitter lead-out wiring 3122, the emitter wiring 3126, the base lead-out wiring 3120, and the collector wiring 3124 was formed on the entire surface as an interlayer insulating layer.
  • a base wiring 3128 connected to the base lead-out wiring 3120 through the connection hole is formed on the interlayer insulating layer, and the HBT 3100 shown in FIG. 88 is formed.
  • FIG. 95 to 99 are graphs showing data obtained by measuring various characteristics of the manufactured HBT 3100.
  • FIG. 95 shows the collector current and the base current when the base-emitter voltage is changed. The square plot is the collector current, and the triangular plot is the base current.
  • FIG. 96 shows the current amplification factor when the voltage between the base and the emitter is changed. The current amplification factor increased when the base-emitter voltage was about 1.15V, and the maximum current amplification factor reached 106 when the base-emitter voltage reached 1.47V.
  • FIG. 97 shows the collector current with respect to the collector voltage. This figure shows four series of data when the base voltage is changed. The figure shows that the collector current flows stably in a wide collector voltage range.
  • FIG. 95 shows the collector current and the base current when the base-emitter voltage is changed. The square plot is the collector current, and the triangular plot is the base current.
  • FIG. 96 shows the current amplification factor when the voltage between the base and the emitter is
  • FIG. 99 shows experimental data for obtaining the maximum oscillation frequency at which the current amplification factor is 1.
  • the base-emitter voltage was 1.45 V, a value of a maximum oscillation frequency of 9 GHz was obtained.
  • FIG. 100 shows data obtained by measuring a depth profile by secondary ion mass spectrometry at the stage of forming the device thin film 3108.
  • the atomic concentration of As, the atomic concentration of C, the atomic concentration of Si in InGaAs, and the atomic concentration value of Si in GaAs are shown corresponding to the respective depths.
  • Range 3202 is GaAs and InGaP which are sub-emitter layers and emitter layers.
  • a range 3204 is p-GaAs which is a base layer.
  • a range 3206 is n-GaAs which is a collector layer.
  • Range 3208 is n + GaAs as a subcollector layer and InGaP as an etch stop layer.
  • a range 3210 includes GaAs and AlGaAs which are buffer layers.
  • a range 3212 is Ge as a seed layer.
  • FIG. 101 is a TEM photograph showing a cross section of the HBT formed simultaneously with the HBT 3100.
  • a Ge layer 3222, a buffer layer 3224, a subcollector layer 3226, a collector layer 3228, a base layer 3230, a subemitter layer, and an emitter layer 3232 are sequentially formed on the silicon 3220. It is shown that a collector electrode 3234 is formed in contact with the subcollector layer 3226, a base electrode 3236 is formed in contact with the base layer 3230, and an emitter electrode 3238 is formed in contact with the emitter layer 3232.
  • FIG. 102 is a TEM photograph shown for comparison, showing an HBT in which a thin film for a device is formed on a solid substrate without an inhibition layer. Many crystal defects are observed in the region indicated by 3240, and the defects reach the emitter-base-collector region which is the active region of the HBT. On the other hand, the HBT shown in FIG. 101 has very few crystal defects. In the HBT shown in FIG. 101, 123 was obtained as the maximum current amplification factor, but in the HBT of FIG. 102, the maximum current amplification factor was only 30.
  • a MOSFET metal-oxide-semiconductor field-effect transistor
  • the electronic device is not limited to a MOSFET, and other than a MOSFET, a HEMT (High Electron Mobility Transistor) and a pseudomorphic HEMT (Pseudomorphic-HEMT) can be exemplified.
  • examples of the electronic device 100 include a MESFET (Metal-Semiconductor Field Effect Transistor).
  • stacks each element sequentially may be described as an upper direction.
  • the above description does not limit the stacking direction of the electronic device 100 or the like to the upward direction when the electronic device 100 or the like is used.
  • “formed on” means formed in the stacking direction. Further, “formed on” includes not only the case of being formed in contact with the object but also the case of being formed through another layer.

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Abstract

　ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。

Description

半導体基板、電子デバイス、および半導体基板の製造方法
　本発明は、半導体基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｗａｆｅｒ）、電子デバイス、および半導体基板の製造方法に関する。本発明は、特に、安価なＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いて、絶縁膜上に結晶性の優れた化合物半導体結晶薄膜を形成した半導体基板、電子デバイス、および半導体基板の製造方法に関する。
　ＧａＡｓ系等の化合物半導体結晶を用いた電子デバイスとして、ヘテロ接合を利用する各種の高機能電子デバイスが開発されている。化合物半導体結晶の結晶性が電子デバイスの性能を左右するので、良質な結晶薄膜が求められている。ＧａＡｓ系の化合物半導体結晶を用いた電子デバイスを製造する場合、ヘテロ界面での格子整合等の要請から、ＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等のベース基板の上に薄膜が結晶成長される。
　特許文献１には、格子不整合を有する基板または転位欠陥密度の大きな基板の上に成長されたエピタキシャル領域の限定区域を有する半導体デバイスが記載されている。非特許文献１には、ラテラルエピタキシャルオーバーグロース法によるＧｅで被覆されたＳｉ基板上の低転位密度ＧａＡｓエピタキシャル層が記載されている。非特許文献２には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施すことで、Ｇｅエピ層の平均転位密度が２．３×１０６ｃｍ－２になる。
特開平４－２３３７２０号公報
Ｂ．Ｙ．Ｔｓａｕｒ　ｅｔ．ａｌ．　「Ｌｏｗ－ｄｉｓｌｏｃａｔｉｏｎ－ｄｅｎｓｉｔｙ　ＧａＡｓ　ｅｐｉｌａｙｅｒｓ　ｇｒｏｗｎ　ｏｎ　Ｇｅ－ｃｏａｔｅｄ　Ｓｉ　ｓｕｂｓｔｒａｔｅｓ　ｂｙ　ｍｅａｎｓ　ｏｆ　ｌａｔｅｒａｌ　ｅｐｉｔａｘｉａｌ　ｏｖｅｒｇｒｏｗｔｈ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．　４１（４）３４７－３４９、１５　Ａｕｇｕｓｔ　１９８２． Ｈｓｉｎ－Ｃｈｉａｏ　Ｌｕａｎ　ｅｔ．ａｌ．　「Ｈｉｇｈ－ｑｕａｌｉｔｙ　Ｇｅ　ｅｐｉｌａｙｅｒｓ　ｏｎ　Ｓｉ　ｗｉｔｈ　ｌｏｗ　ｔｈｒｅａｄｉｎｇ－ｄｉｓｌｏｃａｔｉｏｎ　ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ　７５，　ＮＵＭＢＥＲ　１９、８　ＮＯＶＥＭＢＥＲ　１９９９．
　ＧａＡｓ系の電子デバイスは、ＧａＡｓ基板、あるいは、Ｇｅ基板等のＧａＡｓに格子整合させることが可能な基板上に形成されることが好ましい。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合できる基板は高価である。さらに、これらの基板の放熱特性は十分でなく、余裕のある熱設計をするためにはデバイスの形成密度を抑制する必要がある。そこで、安価なＳｉ基板を用いて形成されるＧａＡｓ系等の化合物半導体の結晶薄膜を有する良質な半導体基板が求められている。さらに、ＧａＡｓ系の電子デバイスによる高速なスイッチングを実現できる半導体基板が求められている。
　上記課題を解決するために、本発明の第１の形態においては、ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板が提供される。シード結晶は、アニールにおいて生じる熱ストレスによって欠陥が発生しない大きさである。シード結晶は、化合物半導体との界面が気体のＰ化合物により表面処理されている。化合物半導体は３－５族化合物半導体または２－６族化合物半導体である。化合物半導体が３－５族化合物半導体である場合、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。
　半導体基板は、化合物半導体の結晶成長を阻害する阻害層を更に備え、阻害層がＳｉ結晶層にまで貫通する開口を有し、シード結晶が開口の内部に設けられていてもよい。上記半導体基板においては、阻害層がＳｉ結晶層上に形成されていてもよい。また、化合物半導体の開口に含まれる部分は√２未満のアスペクト比を有してもよい。阻害層は、Ｓｉ結晶層における前記シード結晶が設けられている領域以外の領域を熱酸化することにより形成されていてもよい。
　また、化合物半導体が、シード結晶上で、阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有してもよい。ラテラル成長化合物半導体結晶は、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長した第１化合物半導体結晶と、第１化合物半導体結晶を核として阻害層に沿って第１化合物半導体結晶と異なる方向にラテラル成長した第２化合物半導体結晶とを有してもよい。
　また、Ｓｉ結晶層と、シード結晶と、化合物半導体とがベース基板に略平行に形成されていてもよい。当該半導体基板は、Ｓｉ結晶層の上面を覆い、化合物半導体の結晶成長を阻害する阻害層を更に備えてもよい。また、複数のシード結晶がＳｉ結晶層上に等間隔に設けられていてもよい。
　半導体基板は、シード結晶の内部に生じた欠陥を捕捉する欠陥捕捉部を更に備え、シード結晶に含まれる領域中の任意の点から欠陥捕捉部までの最大の距離が、アニールにおいて欠陥が移動可能な距離よりも小さくてもよい。欠陥捕捉部は、シード結晶の界面または表面であって、化合物半導体が格子整合または擬格子整合していない領域であってもよい。
　また、シード結晶が、結晶成長したＳｉｘＧｅ１－ｘ（０≦ｘ＜１）結晶または５００℃以下の温度で結晶成長したＧａＡｓを含んでもよい。化合物半導体が、Ｐを含む３－５族化合物半導体からなるバッファ層を含み、バッファ層はシード結晶に格子整合または擬格子整合してもよい。
　半導体基板は、Ｓｉ結晶層のシード結晶に覆われていない部分に設けられたＳｉ半導体デバイスを更に備えてもよいベース基板が単結晶のＳｉであり、ベース基板のシード結晶に覆われていない部分にＳｉ半導体デバイスが設けられてもよい。
　また、シード結晶の表面の転位密度が１×１０６／ｃｍ２以下であってもよい。Ｓｉ結晶層のシード結晶が形成される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有してもよい。オフ角は２°以上６°以下であってよい。
　また、シード結晶の底面積が１ｍｍ2以下であってもよい。シード結晶の底面積は１６００μｍ2以下であってもよい。また、シード結晶の底面積は９００μｍ2以下であってもよい。
　また、シード結晶の底面の最大幅が８０μｍ以下であってもよい。シード結晶の底面の最大幅は４０μｍ以下であってもよい。
　また、ベース基板が（１００）面または（１００）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、シード結晶の底面が長方形であり、長方形の一辺が、ベース基板の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向、および＜００－１＞方向のいずれか一つと実質的に平行であってもよい。この場合においても、オフ角は２°以上６°以下であってよい。
　ベース基板が（１１１）面または（１１１）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、シード結晶の底面が六角形であり、六角形の一辺が、ベース基板の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向、および＜－１０１＞方向のいずれか一つと実質的に平行であってもよい。この場合においても、オフ角は２°以上６°以下であってよい。
　また、阻害層の外形の最大幅が４２５０μｍ以下であってもよい。阻害層の外形の最大幅が４００μｍ以下であってもよい。
　本発明の第２の形態においては、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスが提供される。
　電子デバイスは、化合物半導体の結晶成長を阻害する阻害層を更に備え、阻害層がＳｉ結晶層にまで貫通する開口を有し、シード結晶が開口の内部に設けられており、化合物半導体が、シード結晶上で阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、シード化合物半導体結晶を核として阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有してもよい。
　本発明の第３の形態においては、ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有するＳＯＩ基板を準備する段階と、Ｓｉ結晶層上にシード結晶を成長させる段階と、シード結晶をアニールする段階と、シード結晶に格子整合または擬格子整合する化合物半導体を結晶成長させる段階とを備える半導体基板の製造方法が提供される。シード結晶を成長させる段階は、化合物半導体の結晶成長を阻害する阻害層をＳｉ結晶層上に設ける段階と、Ｓｉ結晶層にまで貫通する開口を阻害層に形成する段階と、開口の内部にシード結晶を成長させる段階とを含む。シード結晶を成長させる段階は、複数のシード結晶を等間隔に成長させる。シード結晶を成長させる段階は、アニールによって生じる熱ストレスでシード結晶に欠陥が発生しない大きさにシード結晶を成長させる。アニールする段階は、シード結晶に含まれる欠陥がシード結晶の外縁に移動できる温度および時間で行われる。当該製造方法は、アニールする段階を複数回繰返し行わせる段階を備えてもよい。アニールによって、シード結晶の表面の転位密度が１×１０６／ｃｍ２以下にされてよい。
　半導体基板の製造方法は、化合物半導体を結晶成長させる段階の前に行われ、Ｓｉ結晶層におけるシード結晶が設けられている領域以外の領域を熱酸化することにより、化合物半導体の結晶成長を阻害する阻害層を設ける段階を更に備えてもよい。
半導体基板１０の断面の一例を概略的に示す。 半導体基板２０の断面の一例を概略的に示す。 半導体基板３０の断面の一例を概略的に示す。 半導体基板４０の断面の一例を概略的に示す。 一実施形態に係る電子デバイス１００の平面例を示す。 図５におけるＡ－Ａ線断面を示す。 図５におけるＢ－Ｂ線断面を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の他の製造過程における断面例を示す。 電子デバイス１００の他の製造過程における断面例を示す。 電子デバイス２００の平面例を示す。 電子デバイス３００の平面例を示す。 電子デバイス４００の断面例を示す。 電子デバイス５００の断面例を示す。 電子デバイス６００の断面例を示す。 電子デバイス７００の断面例を示す。 半導体基板８０１の平面例を示す。 領域８０３を拡大して示す。 半導体基板８０１の断面例を、阻害層８０４で被覆される被覆領域の開口８０６に形成されるＨＢＴと共に示す。 本実施形態の半導体基板１１０１の平面例を示す。 半導体基板１１０１の断面例を、島状のＧｅ結晶層１１２０に形成されるＨＢＴと共に示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１１０１の製造過程における断面例を示す。 半導体基板１２０１における断面例を示す。 半導体基板１２０１の製造過程における断面例を示す。 半導体基板１２０１の製造過程における断面例を示す。 半導体基板１３０１における断面例を示す。 半導体基板１３０１の製造過程における断面例を示す。 作成した半導体基板の断面の模式図を示す。 アニールをしていないＧｅ結晶層２１０６の断面形状を示す。 ７００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ８００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ８５０℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 ９００℃でアニールをしたＧｅ結晶層２１０６の断面形状を示す。 実施例９における化合物半導体２１０８の膜厚の平均値を示す。 実施例９における化合物半導体２１０８の膜厚の変動係数を示す。 実施例１０における化合物半導体２１０８の膜厚の平均値を示す。 実施例１０における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１０における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１０における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１０における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１０における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１１における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１１における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１１における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１１における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１１における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１２における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１２における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１２における化合物半導体２１０８の電子顕微鏡写真を示す。 実施例１３における半導体基板の電子顕微鏡写真を示す。 実施例１４におけるＨＢＴ素子のレーザー顕微鏡像を示す。 実施例１５における電子素子のレーザー顕微鏡像を示す。 ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。 結晶の断面における走査型電子顕微鏡写真を示す。 図６２の写真を見やすくする目的で示した模写図を示す。 結晶の断面における走査型電子顕微鏡写真を示す。 図６４の写真を見やすくする目的で示した模写図を示す。 試料ＡについてのＳｉ元素のプロファイルを示す。 試料ＡについてのＧｅ元素のプロファイルを示す。 試料ＢについてのＳｉ元素のプロファイルを示す。 試料ＢについてのＧｅ元素のプロファイルを示す。 図６６から図６９を見やすくする目的で示した模式図を示す。 試料Ａについての測定領域を示すＳＥＭ写真を示す。 図７１に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。 試料Ｂについての測定領域を示すＳＥＭ写真を示す。 図７３に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。 実施例２で作成した半導体デバイス用基板３０００の平面パターンを示す。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。 デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。 ヘテロバイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。 図２０において破線で囲んだ部分を示す顕微鏡写真である。 図２１において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。 ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 ＨＢＴ３１００の製造工程の順に示した平面図である。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。 ２次イオン質量分析法による深さプロファイルを測定したデータである。 ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。 阻害層がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一実施形態に係る半導体基板１０の断面の一例を概略的に示す。図１に示すとおり、半導体基板１０は、ベース基板１２と、絶縁層１３と、Ｓｉ結晶層１４と、シード結晶１６と、化合物半導体１８とを備える。
　半導体基板１０の少なくとも一部において、ベース基板１２と、絶縁層１３と、Ｓｉ結晶層１４と、シード結晶１６とは、ベース基板１２の主面１１に対して略垂直な方向に、この順に配置される。これにより、絶縁層１３がベース基板１２とＳｉ結晶層１４とを絶縁して、ベース基板１２へリーク電流が流れることを抑制できる。ここで、本明細書において、「略垂直な方向」とは、厳密に垂直な方向だけでなく、基板および各部材の製造誤差を考慮して垂直からわずかに傾いた方向をも含む。
　ベース基板１２は、一例としてシリコン基板である。絶縁層１３は、一例としてベース基板１２の主面１１を酸化することで形成された酸化シリコン層である。Ｓｉ結晶層１４は、一例として絶縁層１３上に形成された単結晶シリコンの層である。ベース基板１２、絶縁層１３、およびＳｉ結晶層１４は、市販のＳＯＩ基板であってもよい。
　シード結晶１６および化合物半導体１８は、ＭＯＣＶＤ法（有機金属気相成長法）または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法により、Ｓｉ結晶層１４上に形成される。シード結晶１６は、ＳｉｘＧｅ１－ｘ結晶（０≦ｘ＜１）、または、５００℃以下の温度で形成されたＧａＡｓ結晶を含む。
　シード結晶１６はアニールされる。シード結晶１６は、Ｓｉ結晶層１４上に形成された状態でアニールされてもよい。シード結晶１６は、９００℃未満、好ましくは８５０℃以下でアニールされる。これにより、シード結晶１６の表面の平坦性を維持できる。また、シード結晶１６は、６８０℃以上、好ましくは７００℃以上でアニールされてもよい。これにより、シード結晶１６の結晶欠陥の密度を低減できる。
　アニールは複数回行われてもよい。例えば、８００～９００℃で２～１０分間、Ｇｅの融点に達しない温度での高温アニールを実施した後、６８０～７８０℃で２～１０分間、低温アニールを実施する。これらのアニールによりシード結晶１６の内部の欠陥密度が低減される。
　また、シード結晶１６は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてもよい。特に、水素を含む雰囲気中でシード結晶１６をアニールすることで、シード結晶１６の表面状態を滑らかな状態に維持しつつ、シード結晶１６の結晶欠陥の密度を低減できる。
　本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
　化合物半導体１８は、アニールされたシード結晶１６に格子整合または擬格子整合する。化合物半導体１８は、シード結晶１６を核として結晶成長する。アニールされたシード結晶１６を用いることで、結晶性に優れた化合物半導体１８が得られる。化合物半導体１８は、例えば、３－５族化合物半導体または２－６族化合物半導体である。化合物半導体１８が３－５族化合物半導体の場合、化合物半導体１８は、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでもよい。
　なお一例として、絶縁層１３の面積はベース基板１２の面積より小さい。一例として、Ｓｉ結晶層１４の面積は絶縁層１３の面積より小さい。一例として、シード結晶１６および化合物半導体１８の面積は、Ｓｉ結晶層１４の面積より小さい。本実施形態において、シード結晶１６と化合物半導体１８とが、ベース基板１２の主面１１に略垂直な方向に並んで配置される場合について説明したが、シード結晶１６および化合物半導体１８は、ベース基板１２の主面１１に略平行な方向に並んで配置されてもよい。
　本実施形態において、ベース基板１２と絶縁層１３とが接する場合について説明したが、ベース基板１２と絶縁層１３との位置関係は、両者が接する関係に限定されない。ベース基板１２と絶縁層１３との間に他の層が形成されてもよい。また、本実施形態において、Ｓｉ結晶層１４とシード結晶１６とが接する場合について説明したが、Ｓｉ結晶層１４とシード結晶１６との位置関係は、両者が接する関係に限定されない。Ｓｉ結晶層１４とシード結晶１６との間に他の層が形成されてもよい。また、シード結晶１６および化合物半導体１８は、それぞれが複数の結晶層により形成されてもよい。
　図２は、半導体基板２０の断面の一例を概略的に示す。図２に示すとおり、半導体基板２０は、少なくとも一部において、ベース基板１２と、絶縁層１３と、Ｓｉ結晶層１４と、阻害層２５とを、ベース基板１２の主面１１に対して略垂直な方向に、この順に備える。また、半導体基板２０は、シード結晶２６と、化合物半導体２８とを備える。
　阻害層２５はＳｉ結晶層１４上に形成される。阻害層２５は、少なくとも化合物半導体２８の結晶成長を阻害する。阻害層２５は、シード結晶２６の結晶成長を更に阻害してもよい。阻害層２５には、ベース基板１２の一方の主面１１に略垂直な方向に、阻害層２５の表面からＳｉ結晶層１４まで阻害層２５を貫通する開口２７が形成される。
　これにより、阻害層２５の表面に結晶が成長することなく、開口２７の内部において結晶が選択成長する。一例として、阻害層２５の面積はＳｉ結晶層１４の面積より小さい。阻害層２５はＳｉＯ２であってよく、例えばＣＶＤ法を用いて形成される。開口２７は、フォトリソグラフィ法により形成されてもよい。
　シード結晶２６および化合物半導体２８と、図１におけるシード結晶１６および化合物半導体１８とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。シード結晶２６は開口２７の内部に設けられる。例えばシード結晶２６は、開口２７の底面に設けられる。
　上述したように、シード結晶２６はアニールされる。これにより、シード結晶２６の内部の欠陥密度が低減される。化合物半導体２８は、シード結晶２６に格子整合または擬格子整合する。アニールされたシード結晶２６を用いることで、結晶性に優れた化合物半導体２８が得られる。
　図３は、半導体基板３０の断面の一例を概略的に示す。図３に示すとおり、半導体基板３０は、ベース基板１２と、絶縁層１３と、Ｓｉ結晶層３４と、シード結晶３６と、化合物半導体３８とを備える。Ｓｉ結晶層３４、シード結晶３６、および化合物半導体３８と、図１におけるＳｉ結晶層１４、シード結晶１６、および化合物半導体１８とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。
　半導体基板３０は、Ｓｉ結晶層３４と、シード結晶３６と、化合物半導体３８とが、ベース基板１２の主面１１に対して略平行な方向に並んで配置される点で、半導体基板１０と相違する。Ｓｉ結晶層３４、シード結晶３６、および化合物半導体３８は、絶縁層１３の表面１９に沿ってこの順に配置される。つまり、シード結晶３６は、Ｓｉ結晶層３４と化合物半導体３８との間に設けられる。
　なお、Ｓｉ結晶層３４の面積、シード結晶３６の面積、および、化合物半導体３８のそれぞれの面積は、絶縁層１３の面積より小さい。本実施形態では、シード結晶３６と化合物半導体３８とが、ベース基板１２の主面１１に略平行な方向に並んで配置される場合について説明したが、他の例では、シード結晶３６および化合物半導体３８とが、ベース基板１２の主面１１に略垂直な方向に並んで配置されてもよい。ここで、本明細書において、「略平行な方向」とは、厳密に平行な方向だけでなく、基板および各部材の製造誤差を考慮して、平行からわずかに傾いた方向をも含む。
　図４は、半導体基板４０の断面の一例を概略的に示す。図４に示すとおり、半導体基板４０は、ベース基板１２と、絶縁層１３と、Ｓｉ結晶層４４と、阻害層４５と、シード結晶４６と、化合物半導体４８とを備える。Ｓｉ結晶層４４、シード結晶４６および化合物半導体４８と、図３におけるＳｉ結晶層３４、シード結晶３６および化合物半導体３８とは同等である。阻害層４５と図２における阻害層２５とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。
　半導体基板４０は、Ｓｉ結晶層４４の上面４３を覆う阻害層４５を更に備える点で、半導体基板３０と相違する。Ｓｉ結晶層４４の上面４３は、ベース基板１２の主面１１と略平行な面のうち、ベース基板１２と反対側の面である。また、阻害層４５は、化合物半導体４８およびシード結晶４６の結晶成長を阻害する。
　これにより、シード結晶４６は、Ｓｉ結晶層４４の、ベース基板１２の主面１１に略垂直な側面４１を核として、選択的に成長する。その結果、シード結晶４６の結晶性が向上する。なお、絶縁層１３が、結晶成長を阻害する材料を含んでよい。一例として、絶縁層１３はＳｉＯ２である。
　半導体基板４０は、次の手順で作製できる。まず、ベース基板１２、絶縁層１３およびＳｉ結晶層を備えるＳＯＩ基板を準備する。そして、ＳＯＩ基板のＳｉ結晶層をエッチング等によりパターニングして、矩形のＳｉ結晶層を形成する。そして、矩形のＳｉ結晶層の面のうち、ベース基板１２の主面１１に略平行な面を覆うように、阻害層４５を形成する。阻害層４５は、矩形のＳｉ結晶層と同様の形状を有してもよい。例えば、ＣＶＤ法でＳｉＯ２を生成することにより、阻害層４５を形成する。そして、矩形のＳｉ結晶層をエッチングすることで、Ｓｉ結晶層４４を形成する。エッチングされたＳｉ結晶層４４は阻害層４５より小さいので、阻害層４５と絶縁層１３との間に空間ができる。
　次に、Ｓｉ結晶層４４の、ベース基板１２の主面１１に略垂直な面４１に、シード結晶４６を選択成長させる。シード結晶４６は、例えば、ＭＯＣＶＤ法により形成される。次に、シード結晶４６をアニールする。シード結晶４６がアニールされることにより、シード結晶４６の結晶性が向上する。その後、シード結晶４６に格子整合または擬格子整合する化合物半導体４８を形成する。化合物半導体４８は、例えば、ＣＶＤ法により形成される。
　図５は、電子デバイス１００の平面例を示す。図６は、図５におけるＡ－Ａ線断面を示す。図７は、図５におけるＢ－Ｂ線断面を示す。電子デバイス１００は、ＳＯＩ基板１０２と、阻害層１０４と、Ｇｅ結晶層１０６と、シード化合物半導体結晶１０８と、第１化合物半導体結晶１１０と、第２化合物半導体結晶１１２と、ゲート絶縁膜１１４と、ゲート電極１１６と、ソース・ドレイン電極１１８とを備える。
　Ｇｅ結晶層１０６と、シード結晶１６、シード結晶２６、シード結晶３６またはシード結晶４６とは同等である。シード化合物半導体結晶１０８、第１化合物半導体結晶１１０、および第２化合物半導体結晶１１２のそれぞれと、化合物半導体１８、化合物半導体２８、化合物半導体３８または化合物半導体４８とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。
　本例では、開口１０５に設けられたＧｅ結晶層１０６を核として、開口１０５から突出するまでシード化合物半導体結晶１０８を成長させる。そして、シード化合物半導体結晶１０８を核として、第１化合物半導体結晶１１０を、阻害層１０４の表面における第１の方向に成長させる。そして、第１化合物半導体結晶１１０を核として、第２化合物半導体結晶１１２を、阻害層１０４の表面における第２の方向に成長させる。第１の方向および第２の方向は、例えば互いに直交する方向である。
　電子デバイス１００は、複数のＭＩＳＦＥＴ（ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）または、ＨＥＭＴ（ｈｉｇｈ－ｅｌｅｃｔｒｏｎ－ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ）を含んでよい。
　ＳＯＩ基板１０２は、少なくとも一部において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６とを、この順に有する。ＳＯＩ基板１０２は、Ｓｉ基板１６２の主面１７２の側に、絶縁層１６４とＳｉ結晶層１６６とを有する。Ｓｉ基板１６２は単結晶Ｓｉ基板であってもよい。Ｓｉ基板１６２は、電子デバイス１００のサブストレートとして機能する。
　絶縁層１６４は、Ｓｉ基板１６２とＳｉ結晶層１６６とを電気的に絶縁する。絶縁層１６４はＳｉ基板１６２の主面１７２に接して形成される。Ｓｉ結晶層１６６はＳｉの単結晶を含んでよい。Ｓｉ結晶層１６６は絶縁層１６４に接して形成される。Ｓｉ基板１６２および絶縁層１６４と、ベース基板１２および絶縁層１３とは同等である。Ｓｉ結晶層１６６と、Ｓｉ結晶層１４、Ｓｉ結晶層３４、またはＳｉ結晶層４４とは同等である。そこで、以下の説明においては、同等の部材についての重複する説明を省略する場合がある。
　ＳＯＩ基板１０２の上に、能動素子であるＭＩＳＦＥＴまたはＨＥＭＴ等が形成される。ＳＯＩ基板１０２に電子デバイス１００を形成することで、電子デバイス１００の浮遊容量が低減するので、電子デバイス１００の動作速度が向上する。また、絶縁層１６４が高い絶縁抵抗を有することにより、電子デバイス１００からＳｉ基板１６２へリーク電流が流れることを抑制することができる。
　阻害層１０４は、ＳＯＩ基板１０２の主面１７２の側に、Ｓｉ結晶層１６６に接して形成される。阻害層１０４と、阻害層２５または阻害層４５とは同等である。また、阻害層１０４には、Ｓｉ基板１６２の主面１７２に略垂直な方向に、阻害層１０４を貫通する開口１０５が形成される。また、阻害層１０４は、シード化合物半導体結晶１０８、第１化合物半導体結晶１１０、および第２化合物半導体結晶１１２の結晶のエピタキシャル成長を阻害する。
　開口１０５は、シード化合物半導体結晶１０８が形成される前の状態において、Ｓｉ結晶層１６６を露出する。つまり、阻害層１０４には、阻害層１０４の表面からＳｉ結晶層１６６に達する開口１０５が形成される。従って、Ｓｉ結晶層１６６が露出した開口１０５にはエピタキシャル膜が選択成長する。例えば、開口１０５の内部には、Ｇｅ結晶層１０６が選択的に結晶成長する。また、開口１０５の内部には、Ｇｅ結晶層１０６を核として、シード化合物半導体結晶１０８が選択的に結晶成長する。一方、阻害層１０４の表面における結晶成長は阻害されるので、阻害層１０４の表面にはエピタキシャル膜が成長しない。阻害層１０４は、酸化シリコンまたは窒化シリコンを含んでよい。
　ここで、本明細書において、「開口のアスペクト比」とは、「開口の深さ」を「開口の幅」で除した値をいう。例えば、電子情報通信学会編「電子情報通信ハンドブック　第１分冊」７５１ページ（１９８８年、オーム社発行）によると、アスペクト比として（エッチング深さ／パターン幅）と記載されている。本明細書においても、同様の意義でアスペクト比の用語を用いる。なお、「開口の深さ」は基板上に薄膜を積層した場合の、積層方向における開口の深さである。「開口の幅」は積層方向に垂直な方向における、開口の幅である。開口の幅が一定でない場合には、「開口の幅」は、開口の最小の幅を指す。たとえば、積層方向から見た開口の形状が長方形である場合、「開口の幅」は、長方形の短辺の長さを指す。
　開口１０５の内部にＧｅ結晶層１０６が結晶成長している場合には、「開口１０５の深さ」は、Ｇｅ結晶層１０６の表面と阻害層１０４の表面との距離に等しい。また、Ｇｅ結晶層１０６を核として、シード化合物半導体結晶１０８が選択的に結晶成長する場合には、「開口１０５の深さ」は、シード化合物半導体結晶１０８が開口１０５に含まれている部分に等しい。ここで、シード化合物半導体結晶１０８が開口１０５に含まれている部分とは、Ｇｅ結晶層１０６の表面の高さから阻害層１０４の表面の高さまでのシード化合物半導体結晶１０８の垂直方向の幅である。従って、本明細書における「開口１０５のアスペクト比」は、「シード化合物半導体結晶１０８が開口１０５に含まれる部分の高さ」を「開口の幅」で除した値である。
　開口１０５に形成されたＧｅ結晶層１０６を６００～９００℃程度にまで加熱しない場合には、例えば、開口１０５は（√３）／３以上のアスペクト比を有することが好ましい。より具体的には、開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１００）の場合には、開口１０５は１以上のアスペクト比を有してもよい。開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１１１）の場合には、開口１０５は√２（＝約１．４１４）以上のアスペクト比を有してもよい。開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１１０）の場合は、開口１０５は（√３）／３（＝約０．５７７）以上のアスペクト比を有してもよい。
　アスペクト比が（√３）／３以上の開口１０５の内部にＧｅ結晶層１０６が形成されると、Ｇｅ結晶層１０６に含まれる欠陥が開口１０５の壁面でターミネートされる。その結果、開口１０５の壁面で覆われずに露出するＧｅ結晶層１０６の表面における欠陥が低減する。即ち、開口１０５が（√３）／３以上のアスペクト比を有する場合には、開口１０５に形成されたＧｅ結晶層１０６にアニールが施されない状態であっても、開口１０５において露出するＧｅ結晶層１０６の表面の欠陥密度を所定の許容範囲まで小さくすることができる。開口１０５において露出するＧｅ結晶層１０６の表面をシード化合物半導体結晶１０８の結晶核として用いることで、シード化合物半導体結晶１０８の結晶性を高めることができる。
　なお、開口１０５に形成されたＧｅ結晶層１０６を６００～９００℃程度にまで加熱してアニールを施こすことができる場合には、開口１０５のアスペクト比は√２未満であってもよい。開口１０５のアスペクト比が√２未満の場合であっても、アニールを施すことでＧｅ結晶層１０６の欠陥を低減できるからである。より具体的には、開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１００）の場合には、開口１０５は１未満のアスペクト比を有してもよい。開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１１１）の場合には、開口１０５は√２（＝約１．４１４）未満のアスペクト比を有してもよい。開口１０５の底面におけるＳｉ結晶層１６６の面方位が（１１０）の場合は、開口１０５は（√３）／３（＝約０．５７７）未満のアスペクト比を有してもよい。Ｇｅ結晶層１０６は、Ｇｅ結晶層１０６上で化合物半導体を結晶成長させる前にアニールされてもよい。
　また、開口１０５の底面積は１ｍｍ２以下であってよく、好ましくは０．２５ｍｍ２未満である。この場合、シード化合物半導体結晶１０８の底面積も、１ｍｍ２以下または０．２５ｍｍ２となる。シード化合物半導体結晶１０８のサイズを所定値以下とすることで、所定条件のアニールにより、シード化合物半導体結晶１０８の任意の点の欠陥を、シード化合物半導体結晶１０８の端部まで移動させることができる。このため、シード化合物半導体結晶１０８の欠陥密度を容易に低減できる。
　また、開口１０５の底面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってもよい。これらの場合、開口１０５の内部に形成されるシード化合物半導体結晶１０８の底面積も、０．０１ｍｍ２以下、１６００μｍ２以下、または、９００μｍ２以下となる。
　シード化合物半導体結晶１０８および化合物半導体層等の機能層と、ＳＯＩ基板１０２との熱膨張係数の差が大きい場合には、熱アニールによって機能層に局部的な反りが生じやすい。これに対し、上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、開口１０５の内部に形成されるＧｅ結晶層１０６のアニールに要する時間を短縮できる。このため、開口１０５の底面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
　開口１０５の底面積が１６００μｍ２より大きい場合には、結晶欠陥を十分に抑制できないので、デバイスの製造に必要な所定の特性を有する半導体基板を得ることが困難である。これに対して、開口１０５の底面積が１６００μｍ２以下である場合には、結晶欠陥の数が所定値以下に低減されることがある。その結果、開口の内部に形成された機能層を用いて、高性能のデバイスを製造することができる。さらに、上記面積が９００μｍ２以下である場合には、結晶欠陥の数が所定値以下になる確率が高まるので、上記デバイスを歩留まりよく製造できる。
　一方、開口１０５の底面積は２５μｍ２以上であることが好ましい。上記面積が２５μｍ２より小さくなると、開口１０５の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、結晶の形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、形成される化合物半導体を加工してデバイスを形成することが難しく、歩留まりが低下する場合がある。
　また、被覆領域の面積に対する開口１０５の底面積の割合は、０．０１％以上であることが好ましい。被覆領域は、阻害層１０４により覆われるＳｉ結晶層１６６の領域である。上記割合が０．０１％より小さくなると、開口１０５の内部における結晶の成長速度が不安定になる。なお、１つの被覆領域に複数の開口１０５が形成されている場合には、開口１０５の底面積とは、当該被覆領域に含まれる複数の開口１０５の底面積の総和を意味する。
　開口１０５の底面形状は、最大幅が１００μｍ以下であってよく、好ましくは８０μｍ以下であってもよい。開口１０５の底面形状の最大幅は、開口１０５の底面形状に含まれる任意の２点を結ぶそれぞれの直線の長さのうち、最大の長さを指す。開口１０５が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下である。上記底面形状の最大幅が１００μｍ以下である場合には、上記底面形状の最大幅が１００μｍより大きい場合と比較して、開口１０５の内部に形成されるＧｅ結晶層１０６を、短時間でアニールできる。
　また、Ｇｅ結晶層１０６は、Ｇｅ結晶層１０６とＳｉ結晶層１６６との、アニールの温度条件における熱膨張係数の相違によるストレスが加えられた場合であっても、Ｇｅ結晶層１０６に欠陥が発生しない大きさに形成されてもよい。例えば、主面１７２と略平行な方向のＧｅ結晶層１０６の最大幅は４０μｍ以下であってよく、好ましくは２０μｍ以下である。Ｇｅ結晶層１０６の最大幅は、開口１０５の底面形状における最大幅で定まるので、開口１０５の底面形状は、所定値以下の最大幅を有することが好ましい。例えば開口１０５の底面形状の最大幅は、４０μｍ以下であってよく、さらに好ましくは３０μｍ以下である。
　１つの阻害層１０４には、１つの開口１０５が形成されてもよい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。また、１つの阻害層１０４には、複数の開口１０５が形成されてもよい。この場合、それぞれの開口１０５が等間隔に配置されることが好ましい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。
　開口１０５の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、ＳＯＩ基板１０２の主面の結晶学的面方位の１つと実質的に平行であることが好ましい。開口１０５の底面形状と、ＳＯＩ基板１０２の主面の結晶学的面方位との関係は、開口１０５の内部に成長する結晶の側面が安定な面となる関係であることが好ましい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、一例として５°以下である。これにより、結晶成長の乱れを抑制でき、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整ったシード結晶を得られる。
　ＳＯＩ基板１０２の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと結晶学的に等価な面であってもよい。また、ＳＯＩ基板１０２の主面は、上記の結晶学的面方位からわずかに傾いていることが好ましい。即ち、ＳＯＩ基板１０２はオフ角を有することが好ましい。上記傾きの大きさは、１０゜以下であってもよい。また、上記傾きの大きさは、０．０５°以上６°以下であってよく、０．３°以上６°以下であってよく、２°以上６°以下であってもよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと結晶学的に等価な面であってもよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
　一例として、阻害層１０４が、ＳＯＩ基板１０２の表面の（１００）面に形成され、開口１０５が正方形または長方形の底面形状を有し、Ｇｅ結晶層１０６がＧｅ結晶であり、シード化合物半導体結晶１０８がＧａＡｓ結晶である場合について説明する。この場合、開口１０５の底面形状の少なくとも１辺の方向は、ＳＯＩ基板１０２の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向のうちの何れか１つの方向と実質的に平行であってもよい。これにより、ＧａＡｓ結晶の側面が、安定した面になる。
　別の例として、阻害層１０４が、ＳＯＩ基板１０２の表面の（１１１）面に形成され、開口１０５が六角形の底面形状を有し、Ｇｅ結晶層１０６がＧｅ結晶であり、シード化合物半導体結晶１０８がＧａＡｓ結晶である場合について説明する。この場合、開口１０５の底面形状の少なくとも１辺は、ＳＯＩ基板１０２の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向のうちの何れか１つの方向と実質的に平行であってもよい。これにより、ＧａＡｓ結晶の側面が、安定した面となる。なお、開口１０５の底面形状は、正六角形であってもよい。
　ＳＯＩ基板１０２には、複数の阻害層１０４が形成されてもよい。これにより、ＳＯＩ基板１０２には、複数の被覆領域が形成される。例えば、ＳＯＩ基板１０２には、図５に示した阻害層１０４が、図２１に示すそれぞれの領域８０３に形成されてもよい。
　開口１０５の内部のシード化合物半導体結晶１０８は、化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）で形成される。これらの成長法では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。
　そこで、ＳＯＩ基板１０２には、隣接する２つの阻害層１０４の間に、犠牲成長部が設けられてもよい。当該犠牲成長部は、当該２つの阻害層１０４の何れの上面よりも高い吸着速度でＧｅ結晶層１０６またはシード化合物半導体結晶１０８の原料を吸着し、薄膜を形成する。当該犠牲成長部に製膜される薄膜はＧｅ結晶層１０６またはシード化合物半導体結晶１０８と同等の結晶品質を有する結晶薄膜である必要はなく、多結晶体あるいは非晶質体であってもよい。また、犠牲成長部に製膜される薄膜はデバイス製造用に用いられなくてもよい。
　犠牲成長部は、それぞれの阻害層１０４を、別個に囲んでよい。これにより、開口１０５の内部において、安定した成長速度で結晶をエピタキシャル成長させることができる。
　また、各々の阻害層１０４は複数の開口１０５を有してもよい。電子デバイス１００は、隣接する２つの開口１０５の間に、犠牲成長部を含んでよい。犠牲成長部の各々は、等間隔に配置されてもよい。
　ＳＯＩ基板１０２の表面近傍の領域が、犠牲成長部として機能してもよい。また、犠牲成長部は、阻害層１０４に形成された、ＳＯＩ基板１０２に達する溝であってもよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってもよい。なお、犠牲成長部においても、結晶成長が生じてよい。
　上述したように、犠牲成長部が、隣接する２つの阻害層１０４の間に配置される。または、犠牲成長部が、それぞれの阻害層１０４を囲むように設けられる。これにより、犠牲成長部が、被覆領域の表面を拡散している上記前駆体を、捕捉、吸着または固着する。従って、開口１０５の内部において、安定した成長速度で結晶を成長させることができる。上記前駆体は、シード化合物半導体結晶１０８の原料の一例である。
　一例として、ＳＯＩ基板１０２の表面に所定の大きさの被覆領域が配置される被覆領域以外の領域では、ＳＯＩ基板１０２の表面が表出している。ＭＯＣＶＤ法により、開口１０５の内部に結晶を成長させる場合、ＳＯＩ基板１０２の表面まで到達した前駆体の一部がＳＯＩ基板１０２の表面で結晶成長する。このように、上記前駆体の一部がＳＯＩ基板１０２の表面で消費されることで、開口１０５の内部に形成される結晶の成長速度が安定化する。
　犠牲成長部の別の例としては、Ｓｉ、ＧａＡｓ等で形成された半導体領域が挙げられる。例えば、阻害層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、または半導体多結晶を堆積することで、犠牲成長部が形成される。犠牲成長部は、隣接する２つの阻害層１０４の間に配置されてもよく、阻害層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配置されてもよい。また、被覆領域が、前駆体の拡散が阻害される領域に囲まれてもよい。
　隣接する２つの阻害層１０４がわずかでも離れていれば、開口１０５の内部における結晶の成長速度は安定化する。隣接する２つの阻害層１０４は、２０μｍ以上離れて設けられてもよい。隣接する２つの阻害層１０４は、犠牲成長部を挟んで２０μｍ以上隔てて設けられてもよい。これにより、開口１０５の内部において、より安定した成長速度で結晶が成長する。ここで、隣接する２つの阻害層１０４の間の距離は、隣接する２つの阻害層１０４の外周上の点どうしの最短距離を示す。それぞれの阻害層１０４は、等間隔に配置されてもよい。特に、隣接する２つの阻害層１０４の間の距離が１０μｍ未満である場合には、複数の阻害層１０４を等間隔に配置することで、開口１０５の内部において、安定した成長速度で結晶を成長させることができる。
　なお、ＳＯＩ基板１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む低抵抗のウェハであってもよい。Ｇｅ結晶層１０６は、不純物を含まないＧｅで形成されてよく、ｐ型またはｎ型の不純物を含むＧｅで形成されてもよい。
　開口１０５の積層方向から見た形状は、正方形、長方形、円形、楕円形、および長円形等の任意の形状である。開口１０５の積層方向から見た形状が円形あるいは楕円形の場合、開口１０５の幅は、各々直径および短径である。さらに開口１０５の積層方向と平行な面における断面形状も、矩形、台形放物線形状、および双曲線形状等の任意の形状である。開口１０５の積層方向と平行な面における断面形状が台形である場合、開口１０５の幅は、開口１０５の底面あるいは入り口における、最短の幅である。
　開口１０５の積層方向から見た形状が長方形または正方形であり、積層方向と平行な面における開口１０５の断面形状が矩形の場合、開口１０５内部の立体形状は直方体となる。ただし、開口１０５内部の立体形状は任意の形状である。任意な立体形状のアスペクト比として、開口１０５内部の立体形状を近似した直方体のアスペクト比を用いてもよい。
　Ｇｅ結晶層１０６は、Ｇｅ結晶層１０６の内部を移動する欠陥を捕捉する欠陥捕捉部を有してもよい。当該欠陥は、Ｇｅ結晶層１０６の形成時に存在していた欠陥を含んでよい。欠陥捕捉部は、Ｇｅ結晶層１０６における、結晶界面（ｂｏｕｎｄａｒｙ）または結晶表面であってよく、Ｇｅ結晶層１０６に形成される物理的な傷であってもよい。例えば、欠陥捕捉部は、結晶界面または結晶表面であって、Ｓｉ基板１６２と略平行でない方向の面である。一例として、Ｇｅ結晶層１０６をライン状または孤立した島状にエッチングして、Ｇｅ結晶層１０６に結晶界面を形成することで、欠陥捕捉部が形成される。また、機械的な引っ掻き、摩擦、またはイオン注入等によりＧｅ結晶層１０６に物理的な傷を形成することによっても、欠陥捕捉部が形成される。欠陥捕捉部は、Ｇｅ結晶層１０６において、開口１０５により露出されない領域に形成される。また、欠陥捕捉部は、Ｇｅ結晶層と阻害層１０４との界面であってもよい。
　欠陥捕捉部は、Ｇｅ結晶層１０６に含まれる任意の点からの距離が、アニールの温度および時間条件において欠陥が移動可能な距離以下となるように配置されてもよい。上記欠陥が移動可能な距離Ｌ［μｍ］は、アニール温度が７００～９５０℃の場合、３μｍ～２０μｍであってもよい。欠陥捕捉部は、Ｇｅ結晶層１０６に含まれる全ての欠陥に対して上記距離内に配置されてもよい。その結果、Ｇｅ結晶層１０６の内部の貫通欠陥密度（または、貫通転位密度とも称する）が上記アニールにより低減される。例えば、シード結晶層の一例であるＧｅ結晶層１０６の表面における貫通転位密度は、１×１０６／ｃｍ２以下に低減される。
　なお、Ｇｅ結晶層１０６は、Ｇｅ結晶層１０６の形成時に存在していた欠陥がＧｅ結晶層１０６の上記欠陥捕捉部にまで移動できる温度および時間の条件でアニールされてもよい。例えば、Ｇｅ結晶層１０６の外縁が欠陥捕捉部として機能する場合には、Ｇｅ結晶層１０６に含まれる任意の位置の欠陥がＧｅ結晶層１０６の外縁に移動できる温度および時間でアニールされてもよい。Ｇｅ結晶層１０６は、Ｇｅ結晶層１０６の形成時に存在していた欠陥がアニールにより移動することによって、Ｇｅ結晶層１０６の内部の欠陥密度が低減される大きさに形成されてもよい。Ｇｅ結晶層１０６は、所定の条件のアニールにおいて欠陥が移動する距離の２倍を越えない最大幅で形成されてもよい。
　以上の構成を採用することにより、Ｇｅ結晶層１０６の欠陥捕捉部以外の領域における欠陥密度が低減される。例えば、Ｇｅ結晶層１０６がエピタキシャル成長する場合、格子欠陥等が発生する場合がある。上記欠陥はＧｅ結晶層１０６の内部を移動でき、Ｇｅ結晶層１０６の温度が高いほど移動速度も増加する。また、上記欠陥はＧｅ結晶層１０６の表面および界面等において捕捉される。
　上記欠陥は、Ｇｅ結晶層１０６に上記の温度および時間でアニールを施すことにより、Ｇｅ結晶層１０６の内部を移動して、例えば、Ｇｅ結晶層１０６と阻害層１０４との界面に捕捉される。このように、Ｇｅ結晶層１０６の内部に存在した欠陥が、アニールにより上記界面に集中するので、Ｇｅ結晶層１０６の内部の欠陥密度が低減される。その結果、アニール前に比べ、開口１０５に露出したＧｅ結晶層１０６の表面の結晶性が向上する。
　これにより、エピタキシャル薄膜における欠陥が低減され、電子デバイス１００の性能が向上する。例えば、開口１０５に露出したＧｅ結晶層１０６の表面を結晶核として、シード化合物半導体結晶１０８を成長させた場合には、シード化合物半導体結晶１０８の結晶性が高まる。また、結晶性に優れるＧｅ結晶層１０６を基板材料とすることで、格子不整合によりＳｉ結晶層１６６には直接結晶成長できない種類の薄膜を良質に形成することができる。
　Ｇｅ結晶層１０６は、第２化合物半導体結晶１１２と、Ｓｉ結晶層１６６との間の一部に局所的に形成され、第２化合物半導体結晶１１２に格子整合または擬格子整合してもよい。これにより、欠陥密度の小さいＧｅ結晶層１０６が得られる。
　なお、本明細書において、欠陥密度が小さいとは、所定の大きさの結晶層の内部に含まれる貫通転位の個数の平均値が０．１個以下である場合をいう。貫通転位とは、Ｇｅ結晶層１０６を貫通するように形成された欠陥をいう。また、貫通転位の平均値が０．１個であるとは、活性層部分の面積が１０μｍ×１０μｍ程度のデバイスを１０個検査して、貫通転位を有するデバイスが１個発見された場合に相当する。貫通転位の平均値が０．１個であるとは、転位密度に換算すれば、エッチピット法または透過型電子顕微鏡（以下、ＴＥＭという場合がある。）による平面断面観察により測定した平均転位密度が、おおよそ、１．０×１０５ｃｍ－２以下の場合である。
　Ｇｅ結晶層１０６のシード化合物半導体結晶１０８に対向する面は、Ｐを含むガスにより表面処理されてもよい。これにより、Ｇｅ結晶層１０６に形成する膜の結晶性を高めることができる。Ｐを含むガスは、ＰＨ３（フォスフィン）を含むガスであってもよい。
　Ｇｅ結晶層１０６は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってもよい。Ｇｅ結晶層１０６は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてもよい。これにより、Ｇｅ結晶層１０６の成長速度が開口１０５の面積の影響を受けにくくなる。その結果、例えば、Ｇｅ結晶層１０６の膜厚の均一性が向上する。また、この場合、阻害層１０４の表面におけるＧｅ結晶の堆積を抑制できる。
　Ｇｅ結晶層１０６は、ハロゲン元素を含むガスを、原料ガスの少なくとも一部として含む雰囲気中でＣＶＤ法により形成されてもよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってもよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ結晶層１０６を形成する場合であっても、阻害層１０４の表面へのＧｅ結晶の堆積を抑制できる。
　なお、本実施形態において、Ｇｅ結晶層１０６がＳＯＩ基板１０２の表面に接して形成される場合について説明したが、Ｇｅ結晶層１０６およびＳＯＩ基板１０２の配置は、これに限定されない。例えば、Ｇｅ結晶層１０６と、ＳＯＩ基板１０２との間に、他の層が配置されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
　Ｇｅ結晶層１０６は、一例として以下の手順で形成される。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）であってもよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってもよい。その後、シード結晶が形成されたＳＯＩ基板１０２の温度を所定の温度まで昇温した後、Ｇｅ結晶層１０６を形成してもよい。
　シード化合物半導体結晶１０８は、その上部が阻害層１０４の表面より突出するように、Ｇｅ結晶層１０６を核として結晶成長してもよい。例えば、シード化合物半導体結晶１０８は、阻害層１０４の表面よりも突出するまで、開口１０５の内部で結晶成長する。
　シード化合物半導体結晶１０８は、一例としてＧｅ結晶層１０６に格子整合または擬格子整合する４族、３－５族または２－６族の化合物半導体である。より具体的には、シード化合物半導体結晶１０８は、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）であってもよい。また、シード化合物半導体結晶１０８とＧｅ結晶層１０６との間に、バッファ層が形成されてもよい。バッファ層は、Ｇｅ結晶層１０６に格子整合または擬格子整合する。一例としてバッファ層は、Ｐを含む３－５族化合物半導体層を有する。
　シード化合物半導体結晶１０８は、機能層の一例である。シード化合物半導体結晶１０８は、Ｇｅ結晶層１０６に接して形成される。すなわち、シード化合物半導体結晶１０８は、Ｇｅ結晶層１０６上に結晶成長される。一例として、シード化合物半導体結晶１０８は、エピタキシャル成長で結晶成長される。
　シード化合物半導体結晶１０８は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が一例として０．０２μｍ以下であり、好ましくは０．０１μｍ以下である。これにより、シード化合物半導体結晶１０８を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ　Ｂ０６０１－２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
　シード化合物半導体結晶１０８の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下である。これにより、シード化合物半導体結晶１０８のＲａ値を０．０２μｍ以下にできる。一方、シード化合物半導体結晶１０８の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上である。これにより、生産性を犠牲にすることなく、良質なシード化合物半導体結晶１０８が得られる。例えば、シード化合物半導体結晶１０８を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
　なお、本実施形態において、Ｇｅ結晶層１０６の表面にシード化合物半導体結晶１０８が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ結晶層１０６と、シード化合物半導体結晶１０８との間に、中間層が配置されてもよい。中間層は、単一の層であってよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてもよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。一方、中間層は、４００℃以上で形成されてもよい。中間層は、４００℃以上６００℃以下で形成されてもよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。中間層は、一例として６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層である。
　シード化合物半導体結晶１０８は、以下の手順で形成されてもよい。まず、Ｇｅ結晶層１０６の表面に、中間層を形成する。中間層の成長温度は、一例として６００℃以下である。その後、中間層が形成されたＳＯＩ基板１０２の温度を所定の温度まで昇温した後、シード化合物半導体結晶１０８を形成してもよい。
　第１化合物半導体結晶１１０は、阻害層１０４の表面より突出したシード化合物半導体結晶１０８の所定の面を結晶核のシード面として、阻害層１０４に沿ってラテラル成長して形成されてもよい。ＳＯＩ基板１０２の面方位が（１００）であり、＜００１＞方向に開口１０５を形成する場合、シード化合物半導体結晶１０８のシード面は、（１１０）面およびこれと等価な面である。＜０１１＞方向に開口１０５を形成する場合、シード化合物半導体結晶１０８のシード面は、（１１１）Ａ面およびこれと等価な面である。アニール等により、シード化合物半導体結晶１０８の結晶性が向上しているので、結晶性の良好な第１化合物半導体結晶１１０を形成できる。
　第１化合物半導体結晶１１０は、シード化合物半導体結晶１０８に格子整合または擬格子整合する４族、３－５族または２－６族の化合物半導体であってもよい。例えば、第１化合物半導体結晶１１０は、ＧａＡｓ、ＩｎＧａＡｓ、ＳｉｘＧｅ１－ｘ（０≦ｘ＜１）である。
　第２化合物半導体結晶１１２は、第１化合物半導体結晶１１０の所定の面をシード面として、阻害層１０４に沿ってラテラル成長して形成される。上述したように、第２化合物半導体結晶１１２は、第１化合物半導体結晶１１０と異なる方向にラテラル成長してもよい。
　第２化合物半導体結晶１１２は、Ｇｅ結晶層１０６に格子整合または擬格子整合してもよい。第２化合物半導体結晶１１２は、結晶性の優れた第１化合物半導体結晶１１０の特定面をシード面として結晶成長するので、結晶性の優れた第２化合物半導体結晶１１２が形成される。これにより、第２化合物半導体結晶１１２は欠陥を含まない無欠陥領域を有する。
　第２化合物半導体結晶１１２は、Ｇｅ結晶層１０６に格子整合または擬格子整合する２－６族化合物半導体または３－５族化合物半導体を含んでよい。第２化合物半導体結晶１１２は、例えば、ＧａＡｓまたはＩｎＧａＡｓ層を含む。
　ＳＯＩ基板１０２とＧｅ結晶層１０６とが接している部分では、ＳＯＩ基板１０２とＧｅ結晶層１０６との界面に接して、ＳＯＩ基板１０２内に、Ｓｉ１－ｘＧｅｘ層（０＜ｘ＜１）を含んでよい。すなわち、Ｇｅ結晶層１０６内のＧｅ原子がＳＯＩ基板１０２に拡散し、ＳｉＧｅ層が形成されてもよい。この場合、Ｇｅ結晶層１０６層の上に形成するエピタキシャル層の結晶性を向上できる。なお、Ｓｉ１－ｘＧｅｘ層におけるＧｅの平均組成ｘは、ＳＯＩ基板１０２とＧｅ結晶層１０６との界面からの距離が５ｎｍ以上１０ｎｍ以下の領域において６０％以上とすることができる。このような場合、Ｇｅ結晶層１０６上に形成するエピタキシャル層の結晶性を特に向上できる。
　なお、本実施形態において、第２化合物半導体結晶１１２は、第１化合物半導体結晶１１０の特定面をシード面として、阻害層１０４に沿ってラテラル成長した化合物半導体であったが、シード化合物半導体結晶１０８および第１化合物半導体結晶１１０は、一体として形成された化合物半導体結晶であってもよい。第２化合物半導体結晶１１２は、上記一体として形成された化合物半導体結晶の特定面をシード面として、阻害層１０４の上にラテラル成長した化合物半導体であってもよい。上記一体として形成されたシード化合物半導体結晶は、Ｇｅ結晶層１０６を核として成長された化合物半導体結晶であって、阻害層１０４の表面よりも凸に形成されたシード化合物半導体結晶であってもよい。これにより、阻害層１０４は、少なくとも一部が、第２化合物半導体結晶１１２とＳＯＩ基板１０２の絶縁層１６４との間に形成される。
　第２化合物半導体結晶１１２の無欠陥領域の上に、活性領域を有する能動素子が形成されてもよい。能動素子は、例えば、ゲート絶縁膜１１４、ゲート電極１１６、ソース・ドレイン電極１１８を備えるＭＩＳＦＥＴである。ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）であってもよい。能動素子はＨＥＭＴであってもよい。
　ゲート絶縁膜１１４は、ゲート電極１１６を第２化合物半導体結晶１１２から電気的に絶縁する。ゲート絶縁膜１１４は、例えば、ＡｌＧａＡｓ膜、ＡｌＩｎＧａＰ膜、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ガリウム膜、酸化ガドリニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化ランタン膜、及び、これらの絶縁膜の混合物または積層膜である。
　ゲート電極１１６は制御電極の一例である。ゲート電極１１６は、ソースおよびドレイン等の入出力電極間の電流または電圧を制御する。ゲート電極１１６は、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体、窒化タンタル、または金属シリサイド等を含んでよい。
　ソース・ドレイン電極１１８は入出力電極の一例である。ソース・ドレイン電極１１８は、各々ソース領域およびドレイン領域にコンタクトする。ソース・ドレイン電極１１８は、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体、窒化タンタル、または金属シリサイド等を含んでよい。
　なお、ソース・ドレイン電極１１８の下部には、ソースおよびドレインの各領域が形成される。また、ゲート電極１１６の下部であってソースおよびドレイン領域の間のチャネル領域が形成される活性層は、第２化合物半導体結晶１１２自体であってもよく、第２化合物半導体結晶１１２の上に形成された層であってもよい。第２化合物半導体結晶１１２と活性層との間には、バッファ層が形成されてもよい。活性層あるいはバッファ層は、ＧａＡｓ層、ＩｎＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＰ層、ＺｎＳｅ層等であってもよい。
　図５に示す通り、電子デバイス１００は６つのＭＩＳＦＥＴを有する。６つのＭＩＳＦＥＴのうち、３つずつのＭＩＳＦＥＴが、ゲート電極１１６およびソース・ドレイン電極１１８の配線によって相互に接続されている。また、ＳＯＩ基板１０２の上に複数形成されたＧｅ結晶層１０６の各々を核として結晶成長された第２化合物半導体結晶１１２は、阻害層１０４の上で互いに接することなく形成されている。
　複数の第２化合物半導体結晶１１２が互いに接することなく形成されているので、隣接する第２化合物半導体結晶１１２との間に界面が形成されることがない。従って、当該界面に起因する欠陥が生じない。第２化合物半導体結晶１１２の上に形成される能動素子は、その活性層において優れた結晶性が実現されていればよく、第２化合物半導体結晶１１２が接することなく形成されることによる不具合は生じない。
　各能動素子における駆動電流を増加したい場合には、各能動素子をたとえば並列に接続する。なお、図５から図７に例示される電子デバイスにおいては、開口１０５を挟んで２個のＭＩＳＦＥＴが形成されている。２個のＭＩＳＦＥＴは、化合物半導体層のエッチング等による除去またはイオン注入等による不活性化により、互いに分離されて形成されてもよい。
　本実施形態において、Ｇｅ結晶層１０６が開口１０５の内部に選択成長して形成される場合について説明したが、Ｇｅ結晶層１０６は、Ｓｉ結晶層１６６の上に形成されたＧｅ膜をエッチング等によりパターニングすることで形成されてもよい。また、本実施形態において、Ｇｅ結晶層１０６は単一のＳｉ結晶層１６６の上に形成されたが、Ｇｅ結晶層１０６は、エッチング等により単一または互いに離散的に形成されたＳｉ結晶層１６６の上に形成されてもよい。これにより、Ｇｅ結晶層１０６は、例えば、島状に形成されたＳｉ結晶層１６６の上に形成される。その結果、Ｇｅ結晶層１０６の縁辺部が欠陥捕捉部として機能する。
　本実施形態において、シード結晶層がＧｅ結晶を含む場合について説明したが、シード結晶層はＳｉｘＧｅ１－ｘ（０≦ｘ＜１）を含んでよい。シード結晶層は、Ｓｉの含有率が低いＳｉｘＧｅ１－ｘを含んでよい。シード結晶層は５００℃以下の温度で形成されたＧａＡｓを含んでよい。また、シード結晶層は複数の層を含んでよい。
　本実施形態において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６と、Ｇｅ結晶層１０６と、アニールされたＧｅ結晶層１０６に格子整合または擬格子整合する化合物半導体とが、Ｓｉ基板１６２の主面１７２に略垂直な方向に、この順に配置される場合について説明したが、各部の位置関係はこの場合に限定されない。例えば、化合物半導体は、Ｇｅ結晶層１０６における、Ｓｉ基板１６２の主面１７２に略垂直な面の少なくとも１つに接して、Ｇｅ結晶層１０６に格子整合または擬格子整合してもよい。このとき、Ｇｅ結晶層１０６と化合物半導体とが、Ｓｉ基板１６２の主面１７２に略平行な方向に並んで配置される。
　また、別の例としては、Ｓｉ基板１６２の少なくとも一部において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６と、阻害層１０４とが、Ｓｉ基板１６２の主面１７２に略垂直な方向にこの順に配置され、Ｓｉ結晶層１６６と、Ｇｅ結晶層１０６と、化合物半導体とが、主面１７２に略平行な方向にこの順に配置されてもよい。Ｓｉ結晶層１６６は、エッチング等により、単一にまたは互いに離れて絶縁層１６４の上に配置されてもよい。化合物半導体は、アニールされたＧｅ結晶層１０６に格子整合または擬格子整合して形成される。Ｓｉ結晶層１６６、Ｇｅ結晶層１０６、および、上記化合物半導体は、絶縁層１６４の上に配置されてもよい。
　この例において、阻害層１０４は、Ｓｉ結晶層１６６における、Ｓｉ基板１６２の主面１７２に略平行な面を覆うように形成されてもよい。阻害層１０４は、Ｓｉ結晶層１６６における、Ｓｉ基板１６２の主面１７２に略垂直な面の少なくとも一部が露出するように形成される。Ｇｅ結晶層１０６は、Ｓｉ結晶層１６６における、Ｓｉ基板１６２の主面１７２に略垂直な面のうち、阻害層１０４に覆われていない面に接して形成されてもよい。化合物半導体は、Ｇｅ結晶層１０６における、Ｓｉ基板１６２の主面１７２に略垂直な面の少なくとも１つに接して、Ｇｅ結晶層１０６に格子整合または擬格子整合してもよい。また、化合物半導体は、Ｇｅ結晶層１０６における、Ｓｉ基板１６２の主面１７２に略平行な面に接して、Ｇｅ結晶層１０６に格子整合または擬格子整合してもよい。
　なお、本実施形態において、阻害層１０４はＳｉ結晶層１６６の上に形成され、Ｇｅ結晶層１０６は阻害層１０４に形成された開口１０５の内部に形成されるが、この場合に限定されない。阻害層１０４は、Ｇｅ結晶層１０６が形成された後に、Ｇｅ結晶層１０６が形成された領域以外の領域に形成されてもよい。例えば、電子デバイス１００は、アニールされたＧｅ結晶層１０６をマスクとして、Ｓｉ結晶層１６６を熱酸化して形成した阻害層１０４を備えてもよい。阻害層１０４は、Ｇｅ結晶層１０６を囲むように形成される。
　また、電子デバイス１００は、アニールされたＧｅ結晶層１０６に格子整合または擬格子整合する化合物半導体を備えてよい。阻害層１０４は、Ｇｅ結晶層１０６上で化合物半導体を結晶成長させる前に、熱酸化により設けられてもよい。
　図８から図１２は、電子デバイス１００の製造過程における断面例を示す。図８は、図５のＡ－Ａ線断面の製造過程の一部における断面例を示す。図８に示すように、少なくとも一部の領域において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６とをこの順に備えるＳＯＩ基板１０２を準備する。次に、結晶成長を阻害する阻害層１０４が、ＳＯＩ基板１０２のＳｉ結晶層１６６上に形成される。阻害層１０４は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成される。阻害層１０４には、ＳＯＩ基板１０２に達する開口１０５が形成される。開口１０５は、例えば、フォトリソグラフィ法により形成される。なお、阻害層１０４は、Ｓｉ結晶層１６６の一部に熱酸化を施すことに形成されてもよい。
　図９は、図５のＡ－Ａ線断面の製造過程における断面例を示す。図９に示すように、開口１０５に、Ｇｅ結晶層１０６が形成される。これにより、少なくとも一部において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６と、Ｇｅ結晶層１０６とを、この順に備えるＳＯＩ基板１０２が準備される。Ｇｅ結晶層１０６はアニールされてもよい。
　図１０は、図５のＡ－Ａ線断面図の製造過程の続きにおける断面例を示す。図１０に示すように、Ｇｅ結晶層１０６を核として、シード化合物半導体結晶１０８が、阻害層１０４の表面よりも凸に形成される。即ち、シード化合物半導体結晶１０８は、阻害層１０４の表面から突出するように形成される。
　次に、シード化合物半導体結晶１０８の所定の面をシード面にして第１化合物半導体結晶１１０が形成される。この段階における断面は図７と同様になる。シード化合物半導体結晶１０８および第１化合物半導体結晶１１０の一例として、ＧａＡｓを形成する場合には、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法が利用できる。この場合、原料ガスには、ＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。成長温度としては、６００℃以上７００℃以下が例示できる。
　図１１は、図５のＡ－Ａ線断面図の製造過程の続きにおける断面例を示す。図１１に示すように、第１化合物半導体結晶１１０の所定の面をシード面として、阻害層１０４の上に、第２化合物半導体結晶１１２がラテラル成長する。第２化合物半導体結晶１１２の一例として、ＧａＡｓを形成する場合には、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法を用いたエピタキシャル成長法が利用できる。この場合、原料ガスには、ＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。
　例えば、（００１）面上におけるラテラル成長を促進するには、低温成長の条件でラテラル成長させることが好ましい。具体的には７００℃以下の温度条件、さらに好ましくは、６５０℃以下の温度条件で成長させてもよい。例えば、＜１１０＞方向にラテラル成長させる場合には、ＡｓＨ３の分圧が高い条件で成長させることが好ましい。より具体的には、ＡｓＨ３の分圧が、１×１０－３ａｔｍ以上の条件で成長させることが好ましい。これにより、＜１１０＞方向の成長レートを、＜－１１０＞方向の成長レートより大きくできる。
　図１２は、図５のＡ－Ａ線断面図の製造過程の続きにおける断面例を示す。図１２に示すように、第２化合物半導体結晶１１２の上に、ゲート絶縁膜１１４になる絶縁膜、および、ゲート電極１１６になる導電膜が、順次形成される。当該形成された導電膜および絶縁膜は、例えば、フォトリソグラフィ法によりパターニングされる。これにより、ゲート絶縁膜１１４およびゲート電極１１６が形成される。その後、ソース・ドレイン電極１１８になる導電膜が形成される。当該形成した導電膜は、例えば、フォトリソグラフィ法によりパターニングされ、図６に示す電子デバイス１００が得られる。
　図１３および図１４は、電子デバイス１００の他の製造過程における断面例を示す。図１３に示すように、少なくとも一部の領域において、Ｓｉ基板１６２と、絶縁層１６４と、Ｓｉ結晶層１６６と、Ｇｅ結晶層１０６とをこの順に備えるＳＯＩ基板１０２を準備する。Ｇｅ結晶層１０６はエッチングなどによりパターニングされて、単一にまたは互いに離れて形成される。
　例えば、ＳＯＩ基板１０２に結晶性のＧｅ膜が形成された後、一部が残存するように当該Ｇｅ膜をエッチングすることで、ＳＯＩ基板１０２のＳｉ結晶層１６６の上に、Ｇｅ結晶層１０６が形成される。上記エッチングには、例えば、フォトリソグラフィ法が利用できる。なお、Ｇｅ結晶層１０６の最大幅寸法は、５μｍ以下、好ましくは２μｍ以下であってもよい。本明細書において、「幅」は、ＳＯＩ基板１０２の一方の主面に略平行な方向の長さを表す。
　図１４に示すように、ＳＯＩ基板１０２において、Ｇｅ結晶層１０６が形成された領域以外の領域に阻害層１０４が形成される。阻害層１０４は、例えば、Ｇｅ結晶層１０６を酸化防止マスクとして利用したローカル酸化法を用いて形成される。その後の工程は、図１０以降の工程と同様である。
　図１５は、電子デバイス２００の平面例を示す。なお、図１５において、ゲート電極およびソース・ドレイン電極は省略されている。電子デバイス２００における第２化合物半導体結晶１１２は、欠陥を捕捉する欠陥捕捉部１２０を有してもよい。欠陥捕捉部１２０は、Ｇｅ結晶層１０６およびシード化合物半導体結晶１０８が形成される開口１０５を起点として、第２化合物半導体結晶１１２の端部まで形成されてもよい。
　欠陥捕捉部１２０の配置は、例えば、開口１０５を所定の配置で形成することで制御される。ここで、上記所定の配置は、電子デバイス２００の目的に応じて適宜設計される。開口１０５は複数形成されてもよい。また、上記複数の開口１０５は等間隔に形成されてもよい。複数の開口１０５は規則性を以って形成されてよく、例えば周期的に形成されてよい。複数の開口１０５のそれぞれの内部にはシード化合物半導体結晶１０８が形成される。
　図１６は、電子デバイス３００の平面例を示す。なお、図１６において、ゲート電極およびソース・ドレイン電極は省略されている。電子デバイス３００における第２化合物半導体結晶１１２は、電子デバイス２００における欠陥捕捉部１２０に加えて欠陥捕捉部１３０を有する。欠陥捕捉部１３０は、第１化合物半導体結晶１１０のシード面または阻害層１０４において所定の間隔で形成された欠陥中心を起点として、第２化合物半導体結晶１１２の端部まで形成される。
　欠陥中心は、物理的な傷等をシード面または阻害層１０４に形成することにより生成されてもよい。物理的な傷は、例えば、機械的な引っ掻き、摩擦、イオン注入等により形成される。ここで、上記所定の間隔は、電子デバイス３００の目的に応じて適宜設計される。上記欠陥中心は複数形成されてもよい。上記複数の欠陥中心は等間隔に形成されてもよい。また、上記複数の欠陥中心は規則性を以って形成されてよく、例えば周期的に形成されてもよい。
　欠陥捕捉部１２０および欠陥捕捉部１３０は、第２化合物半導体結晶１１２の結晶成長段階で形成されてもよい。欠陥捕捉部１２０および欠陥捕捉部１３０が形成されることで、第２化合物半導体結晶１１２の内部に存在する欠陥を、欠陥捕捉部１２０あるいは欠陥捕捉部１３０に集中させることができる。その結果、第２化合物半導体結晶１１２における、欠陥捕捉部１２０および欠陥捕捉部１３０でない領域のストレス等を低減して、結晶性を高めることができる。このため、第２化合物半導体結晶１１２において、電子デバイスを形成する領域の欠陥を低減できる。
　ＳＯＩ基板１０２の（１００）面の上に、化合物半導体をラテラル成長させる場合には、ＳＯＩ基板１０２の＜０－１１＞方向よりもシリコン基板の＜０１１＞方向のほうが、化合物半導体を成長させやすい。ＳＯＩ基板１０２の＜０－１１＞方向に化合物半導体を成長させる場合は、ラテラル成長した化合物半導体の端面には化合物半導体の（１１１）Ｂ面が現れる。この（１１１）Ｂ面は安定であるので、平坦な面を形成しやすい。よって化合物半導体の（１１１）Ｂ面上に、ゲート絶縁膜、ソース電極、ゲート電極およびドレイン電極を形成して、電子デバイスを形成することができる。
　一方、ＳＯＩ基板１０２の＜０１１＞方向に化合物半導体をラテラル成長させる場合には、ラテラル成長した化合物半導体の端面には、化合物半導体の（１１１）Ｂ面が逆の向きに現れる。この場合は、上側の（１００）面が広く取れるので、（１００）面上に電子デバイスを形成することができる。また、ＳＯＩ基板１０２の＜０１０＞方向および＜００１＞方向にも、高いアルシン分圧条件で、化合物半導体をラテラル成長させることができる。これらの方向に成長させる場合、ラテラル成長させた化合物半導体の端面には、化合物半導体の（１１０）面あるいは（１０１）面が現れやすい。化合物半導体のこれら（１１０）面あるいは（１０１）面の上にも、ゲート絶縁膜、ソース電極、ゲート電極およびドレイン電極を形成し、電子デバイスを形成することができる。
　図１７は、電子デバイス４００の断面例を示す。図１７の断面例は、図５におけるＡ－Ａ線断面に相当する。電子デバイス４００は、バッファ層４０２を有する他は、電子デバイス１００と同様の構成を有してもよい。
　バッファ層４０２は、Ｇｅ結晶層１０６に格子整合または擬格子整合する。バッファ層４０２は、Ｇｅ結晶層１０６とシード化合物半導体結晶１０８との間に形成される。バッファ層４０２はＰを含む３－５族化合物半導体層であってもよい。バッファ層４０２はＩｎＧａＰ層であってもよい。ＩｎＧａＰ層は、例えば、エピタキシャル成長法により形成される。
　ＩｎＧａＰ層は、例えば、ＭＯＣＶＤ法または有機金属を原料として用いるＭＢＥ法で形成される。これらの成長法における原料ガスには、例えば、ＴＭ－Ｇａ（トリメチルガリウム）、ＴＭ－Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）が用いられる。ＩｎＧａＰ層をエピタキシャル成長させる場合、例えば、６５０℃の温度で結晶薄膜が形成される。バッファ層４０２を形成することで、シード化合物半導体結晶１０８の結晶性がさらに向上する。
　ＰＨ３処理の好ましい処理温度として、５００℃以上９００℃以下が例示できる。５００℃より低いと処理の効果が現れず、９００℃より高いとＧｅ結晶層１０６が変質するから好ましくない。さらに好ましい処理温度として、６００℃以上８００℃以下が例示できる。曝露処理は、プラズマ等によってＰＨ３を活性化してもよい。
　バッファ層４０２は、単一の層であってもよく、複数の層を含んでもよい。バッファ層４０２は、６００℃以下、好ましくは５５０℃以下で形成されてもよい。これにより、シード化合物半導体結晶１０８の結晶性が向上する。バッファ層４０２は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってもよい。バッファ層４０２は、４００℃以上で形成されてもよい。この場合、Ｇｅ結晶層１０６のバッファ層４０２に対向する面が、気体のＰ化合物により表面処理されてもよい。
　図１８は、電子デバイス５００の断面例を示す。図１８の断面例は、図５におけるＡ－Ａ線断面に相当する。電子デバイス５００の構成は、ソース・ドレイン電極５０２の配置が相違する他は、電子デバイス１００の構成と同様であってもよい。電子デバイス５００において、ＭＩＳＦＥＴは、ソース・ドレイン電極１１８およびソース・ドレイン電極５０２を有する。
　ソース・ドレイン電極５０２は第１入出力電極の一例である。ソース・ドレイン電極１１８は第２入出力電極の一例である。図１８に示すとおり、第２化合物半導体結晶１１２の成長面はソース・ドレイン電極５０２に覆われている。即ち、ソース・ドレイン電極５０２は第２化合物半導体結晶１１２の側面にも形成されている。
　ソース・ドレイン電極５０２が第２化合物半導体結晶１１２の側面にも形成されることにより、第２化合物半導体結晶１１２あるいはその上に形成される活性層（キャリア移動層と称される場合もある。）でのキャリアの移動方向の延長線と交差する位置に入出力電極を配置できる。これによりキャリア移動が容易になり、電子デバイス５００の性能が向上する。
　図１９は、電子デバイス６００の断面例を示す。図１９の断面例は、図５におけるＡ－Ａ線断面に相当する。電子デバイス６００の構成は、ソース・ドレイン電極６０２の配置が相違する他は、電子デバイス５００の構成と同様である。電子デバイス６００において、ＭＩＳＦＥＴは、ソース・ドレイン電極６０２およびソース・ドレイン電極５０２を有する。
　第２化合物半導体結晶１１２の、開口１０５の上の領域は、例えば、エッチングにより除去されている。図１９に示すとおり、上記エッチングにより露出した第２化合物半導体結晶１１２の側面はソース・ドレイン電極６０２により覆われている。これにより、電子デバイス６００におけるキャリア移動がさらに容易になり、電子デバイス６００の性能はさらに向上する。なお、Ｇｅ膜をエッチングしてＧｅ結晶層１０６を形成した後に、阻害層１０４を形成する場合には、開口１０５はＧｅ結晶層１０６の形成領域として機能する。
　また、ソース・ドレイン電極６０２は、エッチングにより露出した開口１０５のシード化合物半導体結晶１０８またはＧｅ結晶層１０６を介してＳｉ結晶層１６６に接続されている。これにより、ＭＩＳＦＥＴの一方の入出力端子が基板電位に維持され、ノイズを低減することができる。
　図２０は、電子デバイス７００の断面例を示す。図２０の断面例は、図５におけるＡ－Ａ線断面に相当する。電子デバイス７００の構成は、下部ゲート絶縁膜７０２および下部ゲート電極７０４を備える他は、電子デバイス１００の場合と同様である。
　下部ゲート電極７０４は、第２化合物半導体結晶１１２を挟んで、ゲート電極１１６と対向して配置される。下部ゲート電極７０４は、阻害層１０４の表面に形成された溝部に形成されてもよい。下部ゲート電極７０４および第２化合物半導体結晶１１２の間には、下部ゲート絶縁膜７０２が形成される。
　電子デバイス７００においてゲート電極１１６および下部ゲート電極７０４を上記のように配置することにより、簡便にダブルゲート構造を実現できる。これにより、ゲートの制御性を高め、電子デバイス７００のスイッチング性能等を向上させることができる。
　図２１は、半導体基板８０１の平面例を示す。半導体基板８０１は、ＳＯＩ基板８０２の上に、素子が形成される領域８０３を備える。領域８０３は、図示するとおり、ＳＯＩ基板８０２の表面に複数配置される。また、領域８０３は、等間隔に配置される。
　ＳＯＩ基板８０２とＳＯＩ基板１０２とは同等である。つまり、複数のＧｅ結晶層１０６がＳｉ結晶層１６６の上に等間隔に設けられる。
　図２２は、領域８０３の一例を示す。領域８０３には阻害層８０４が形成される。阻害層８０４と電子デバイス１００の阻害層１０４とは同等である。阻害層８０４は絶縁性である。阻害層８０４は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である。開口８０６と電子デバイス１００の開口１０５とは同等である。即ち、開口８０６は、開口１０５と同様のアスペクト比および面積を有する。阻害層８０４は、ＳＯＩ基板８０２の上に複数形成される。複数の阻害層８０４は、それぞれ、間隔をおいて配置される。例えば、阻害層８０４は、１辺が５０μｍ以上４００μｍ以下の正方形に形成される。また、それぞれの阻害層８０４は、５０μｍ以上５００μｍ以下の間隔をおいて、等間隔に形成されてもよい。
　本実施形態の半導体基板８０１においては、図２２に示す開口８０６に、電子素子としてヘテロジャンクション・バイポーラ・トランジスタ（以下、ＨＢＴと称する場合がある。）が形成される。開口８０６を囲むように形成された阻害層８０４の上には、ＨＢＴのコレクタに接続されるコレクタ電極８０８、エミッタに接続されるエミッタ電極８１０、およびベースに接続されるベース電極８１２が各々形成される。なお、電極は、配線または配線のボンディングパッドに代えることもできる。また、電子素子の一例であるＨＢＴは、開口８０６ごとに一つ形成されてもよい。ＨＢＴとして例示する電子素子は相互に接続されてよく、また、並列に接続されてもよい。
　図２３は、半導体基板８０１の断面図の一例を、阻害層８０４で被覆される領域である被覆領域の開口８０６に形成されるＨＢＴと共に示す。半導体基板８０１は、ＳＯＩ基板８０２、阻害層８０４、Ｇｅ結晶層８２０、バッファ層８２２、化合物半導体機能層８２４を備える。
　ＳＯＩ基板８０２は、少なくとも一部の領域において、Ｓｉ基板８６２と、絶縁層８６４と、Ｓｉ結晶層８６６とをこの順に有する。Ｓｉ基板８６２、絶縁層８６４、およびＳｉ結晶層８６６と、電子デバイス１００のＳｉ基板１６２、絶縁層１６４、およびＳｉ結晶層１６６とは同等である。Ｓｉ基板８６２は主面８７２を含む。主面８７２とＳｉ基板１６２の主面１７２とは同等である。
　阻害層８０４はＳｉ結晶層８６６の上に形成され、化合物半導体機能層８２４の結晶成長を阻害する。阻害層８０４は、化合物半導体機能層８２４のエピタキシャル成長を阻害する。阻害層８０４と阻害層１０４とは同等である。
　阻害層８０４は、Ｓｉ結晶層８６６の一部を覆うように設けられる。また、阻害層８０４には、Ｓｉ結晶層８６６まで貫通する開口８０６が形成される。阻害層８０４の表面の形状は正方形であってよく、阻害層８０４は、表面の中心に開口８０６を有してもよい。阻害層８０４はＳｉ結晶層８６６に接して形成されてもよい。
　Ｇｅ結晶層８２０は、Ｇｅ結晶層１０６と同様の構成を有する。例えば、Ｇｅ結晶層８２０は、阻害層８０４の開口８０６の内部において結晶成長して形成される。Ｇｅ結晶層８２０は、開口８０６の内部に選択的に結晶成長する。
　阻害層８０４は、阻害層８０４の表面におけるエピタキシャル成長を阻害する。その結果、阻害層８０４の表面にはＧｅ結晶層８２０が形成されない。一方、開口８０６に露出したＳｉ結晶層８６６は阻害層８０４に覆われていないので、開口８０６において、Ｓｉ結晶層８６６の上にＧｅ結晶層８２０が形成される。Ｇｅ結晶層８２０はＳｉ結晶層８６６に接して形成されてもよく、中間層を介して形成されてもよい。
　バッファ層８２２は、Ｇｅ結晶層８２０に格子整合または擬格子整合する。バッファ層８２２はバッファ層４０２と同様の構成を有する。バッファ層８２２はＧｅ結晶層８２０と化合物半導体機能層８２４との間に形成される。バッファ層８２２はＰを含む３－５族化合物半導体層であってもよい。バッファ層８２２は、例えば、ＩｎＧａＰ層である。ＩｎＧａＰ層は、例えば、エピタキシャル成長法により形成される。
　ＩｎＧａＰ層がＳｉ結晶層８６６に接してエピタキシャル成長する場合、ＩｎＧａＰ層は阻害層８０４の表面には形成されず、Ｇｅ結晶層８２０の表面に選択成長される。バッファ層８２２の他の例としては、Ｓｉ結晶層８６６の上に、５００℃以下の温度で結晶成長して形成されたＧａＡｓ層であってもよい。なお、半導体基板８０１はバッファ層８２２を含まなくてもよい。このとき、Ｇｅ結晶層８２０の化合物半導体機能層８２４に対向する面はＰを含むガスで表面処理されてもよい。
　化合物半導体機能層８２４は、Ｇｅ結晶層８２０に格子整合または擬格子整合する。化合物半導体機能層８２４には、例えば、ＨＢＴが形成される。ＨＢＴは電子素子の一例である。化合物半導体機能層８２４はＧｅ結晶層８２０に接して形成されてもよい。即ち、化合物半導体機能層８２４は、Ｇｅ結晶層８２０に接して、または、バッファ層８２２を介して形成されてもよい。化合物半導体機能層８２４は結晶成長により形成されてもよい。例えば、化合物半導体機能層８２４はエピタキシャル成長により形成される。
　化合物半導体機能層８２４は、Ｇｅ結晶層８２０に格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層であってもよい。化合物半導体機能層８２４は、Ｇｅ結晶層８２０に格子整合または擬格子整合する３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでよい。たとえば化合物半導体機能層８２４は、ＧａＡｓ層、またはＩｎＧａＡｓ層である。
　化合物半導体機能層８２４には、電子素子としてＨＢＴが形成される。なお、化合物半導体機能層８２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、電子素子はＨＢＴに限定されず、発光ダイオード、高電子移動度トランジスタ（以下、ＨＥＭＴと称する場合がある。）、太陽電池、薄膜センサであってもよい。
　化合物半導体機能層８２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面には、コンタクトホールを介して、コレクタ電極８０８、エミッタ電極８１０およびベース電極８１２が形成される。化合物半導体機能層８２４は、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。即ち、コレクタ層はバッファ層８２２の上に形成され、エミッタ層はバッファ層８２２とコレクタ層との間に形成され、ベース層はバッファ層８２２とエミッタ層との間に形成される。
　コレクタ層は、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ－３、膜厚５００ｎｍのｎ－ＧａＡｓ層とが、この順に積層した積層膜であってもよい。エミッタ層は、キャリア濃度が３．０×１０１７ｃｍ－３、膜厚３０ｎｍのｎ－ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ－３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層とが、この順に積層した積層膜であってもよい。ベース層は、キャリア濃度が５．０×１０１９ｃｍ－３、膜厚５０ｎｍのｐ－ＧａＡｓ層であってもよい。ここで、キャリア濃度、膜厚の値は、設計値を示す。
　化合物半導体機能層８２４以外のＳｉ層の少なくとも一部には、ＭＩＳＦＥＴ８８０が形成されてもよい。ＭＩＳＦＥＴ８８０は、同図に示すように、ウエル８８２と、ゲート電極８８８とを有してもよい。図面には示されていないが、ウエル８８２にはソース領域およびドレイン領域が形成されてもよい。また、ウエル８８２とゲート電極８８８との間には、ゲート絶縁膜が形成されてもよい。
　化合物半導体機能層８２４以外のＳｉ層は、Ｓｉ基板８６２またはＳｉ結晶層８６６であってもよい。ＭＩＳＦＥＴ８８０は、Ｓｉ結晶層８６６において、Ｇｅ結晶層８２０に覆われていない領域に形成されてもよい。
　また、Ｓｉ基板８６２は、単結晶Ｓｉ基板であってもよい。このとき、ＭＩＳＦＥＴ８８０は、単結晶Ｓｉ基板において、Ｇｅ結晶層８２０および絶縁層８６４に覆われていない領域に形成されてもよい。また、Ｓｉ基板８６２またはＳｉ結晶層８６６には、Ｓｉを加工して形成される能動素子、機能素子のような電子素子だけでなく、Ｓｉ層の上に形成される配線、Ｓｉを含む配線、および、それらを組み合わせて形成される電子回路、および、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）の少なくとも１つが形成されてもよい。
　なお、本実施形態では、シード結晶層が結晶成長により形成されたＧｅ結晶を含む場合について説明したが、この場合に限定されない。電子デバイス１００の場合と同様に、シード結晶層はＳｉｘＧｅ１－ｘ（０≦ｘ＜１）であってもよい。シード結晶層はＳｉの含有率が低いＳｉｘＧｅ１－ｘであってもよい。また、シード結晶層は５００℃以下の温度で形成されたＧａＡｓを含んでよい。
　図２４は、半導体基板１１０１の平面図の一例を示す。半導体基板１１０１は、ＳＯＩ基板１１０２の上に、孤立した島状のＧｅ結晶層１１２０を備える。ＳＯＩ基板１１０２と、電子デバイス１００のＳＯＩ基板１０２または半導体基板８０１のＳＯＩ基板８０２とは同等である。図示するとおり、Ｇｅ結晶層１１２０はＳＯＩ基板１１０２の表面に複数形成され、例えば、等間隔に結晶成長される。本実施形態においては、Ｇｅ結晶層１１２０の上に電子素子としてＨＢＴが形成される例を示す。なお、ＨＢＴとして例示する電子素子は、島状のＧｅ結晶層１１２０ごとに一つ形成されてもよい。電子素子は相互に接続されてよく、また、並列に接続されてもよい。
　Ｇｅ結晶層１１２０と、電子デバイス１００のＧｅ結晶層１０６、または、半導体基板８０１のＧｅ結晶層８２０とは同等である。Ｇｅ結晶層１０６またはＧｅ結晶層８２０は、開口１０５または開口８０６の内部に選択成長して形成される。一方、Ｇｅ結晶層１１２０は、ＳＯＩ基板１１０２の上にＧｅ膜が形成された後、エッチング、機械的な引っ掻き、摩擦、イオン注入等により、単一にまたは互いに離れて形成される点で相違する。島状のＧｅ結晶層１１２０は、単一にまたは互いに離れて形成されたＧｅ結晶層の一例である。島状のＧｅ結晶層の界面は欠陥捕捉部として機能する。即ち、Ｇｅ結晶層１１２０をアニールすることで、Ｇｅ結晶層１１２０の内部の欠陥密度を低減できる。
　図２５は、半導体基板１１０１の断面例を、Ｇｅ結晶層１１２０の上に形成されるＨＢＴと共に示す。半導体基板１１０１は、ＳＯＩ基板１１０２と、Ｇｅ結晶層１１２０と、ＩｎＧａＰ層１１２２と、化合物半導体機能層１１２４とを備える。ＳＯＩ基板１１０２は、Ｓｉ基板１１６２と、絶縁層１１６４と、Ｓｉ結晶層１１６６とを有する。Ｓｉ基板１１６２、絶縁層１１６４、Ｓｉ結晶層１１６６と、電子デバイス１００のＳｉ基板１６２、絶縁層１６４、Ｓｉ結晶層１６６とは同等である。Ｓｉ基板１１６２は、主面１１７２を含む。主面１１７２とＳｉ基板１６２の主面１７２とは同等である。
　Ｇｅ結晶層１１２０は、Ｓｉ結晶層１１６６の上に、孤立した島状に形成されてもよい。Ｇｅ結晶層１１２０はＳｉ結晶層１１６６の上に結晶成長することにより形成されてもよい。
　ＩｎＧａＰ層１１２２は、バッファ層の一例である。ＩｎＧａＰ層１１２２は、バッファ層８２２と同様の構成を有する。化合物半導体機能層１１２４は、化合物半導体機能層８２４と同様の構成を有する。
　化合物半導体機能層１１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１１０８、エミッタ電極１１１０およびベース電極１１１２が形成される。化合物半導体機能層１１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
　なお、本実施形態では、シード結晶層がＧｅ結晶を含む場合について説明したが、電子デバイス１００および半導体基板８０１の場合と同様に、シード結晶層はＳｉｘＧｅ１－ｘ（０≦ｘ＜１）を含んでよい。シード結晶層はＳｉの含有率が低いＳｉｘＧｅ１－ｘであってもよい。また、シード結晶層は５００℃以下の温度で形成されたＧａＡｓまたはＩｎＧａＡｓ層を含んでよい。また、本実施形態では、製造過程において、ＩｎＧａＰ層１１２３および付随層１１２５が、形成される。
　図２６から図３０は、半導体基板１１０１の製造過程における断面例を示す。図２６に示すように、Ｓｉ基板１１６２と、絶縁層１１６４と、Ｓｉ結晶層１１６６とを、少なくとも一部の領域においてこの順に備えるＳＯＩ基板１１０２が準備される。Ｓｉ結晶層１１６６の表面に、Ｇｅ膜１１３０が、例えば、エピタキシャル成長により形成される。Ｇｅ膜１１３０は、ＧｅＨ４を原料ガスとするＣＶＤ法またはＭＢＥ法で形成されてよい。
　図２７に示すように、Ｇｅ膜１１３０をパターニングすることで、島状のＧｅ結晶層１１２０が形成される。Ｇｅ膜１１３０は、例えば、フォトリソグラフィ法でパターニングされる。
　図２８に示すように、パターニングされたＧｅ結晶層１１２０はアニールされる。本実施形態では、パターニングして島状に形成したＧｅ結晶層１１２０に、２段階のアニールを複数回繰り返す。これにより、エピタキシャル成長またはパターニングの段階で存在する欠陥を、Ｇｅ結晶層１１２０の縁辺部に移動させることができる。
　これにより、例えば、後に形成するエピタキシャル薄膜における、基板材料に起因する欠陥を低減できる。その結果、化合物半導体機能層１１２４に形成する電子素子の性能が向上する。
　図２９に示すように、ＩｎＧａＰ層１１２２は、Ｇｅ結晶層１１２０の上に結晶成長して形成される。ＩｎＧａＰ層１１２２は、Ｇｅ結晶層１１２０に接して形成されてもよい。ＩｎＧａＰ層１１２２は、バッファ層の一例であってもよい。ＩｎＧａＰ層１１２２は、エピタキシャル成長法により形成されてもよい。なお、本実施形態においては、Ｇｅ結晶層１１２０が形成されていないＳｉ結晶層１１６６の上にも、ＩｎＧａＰ層１１２３が形成される。ＩｎＧａＰ層１１２３は、ＩｎＧａＰ層１１２２と比較して結晶性が劣るので、ＩｎＧａＰ層１１２３の上には、電子素子を形成しなくてもよい。ＩｎＧａＰ層１１２３は、例えば、エッチングにより除去される。
　ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３は、例えば、ＭＯＣＶＤ法または有機金属を原料とするＭＢＥ法によりエピタキシャル成長される。原料ガスには、ＴＭ－Ｇａ（トリメチルガリウム）、ＴＭ－Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）が利用できる。ＩｎＧａＰ層のエピタキシャル成長では、例えば、６５０℃の高温雰囲気で結晶薄膜が形成される。
　図３０に示すように、ＩｎＧａＰ層１１２２の上に化合物半導体機能層１１２４が形成される。化合物半導体機能層１１２４は、例えば、エピタキシャル成長法により形成される。化合物半導体機能層１１２４は、ＩｎＧａＰ層１１２２に接して形成されてもよい。なお、ＩｎＧａＰ層１１２３の上にも、付随層１１２５が化合物半導体機能層１１２４と同時に形成される。付随層１１２５は、化合物半導体機能層１１２４と比較して結晶性が劣るので、付随層１１２５の上には電子素子を形成しなくてもよい。付随層１１２５は、例えば、エッチングにより除去される。
　化合物半導体機能層１１２４は、ＧａＡｓ層、または、ＩｎＧａＡｓ等を含むＧａＡｓ系積層膜であってもよい。ＧａＡｓ層またはＧａＡｓ系積層膜は、例えば、ＭＯＣＶＤ法または有機金属を原料とするＭＢＥ法により、エピタキシャル成長させてよい。原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを利用できる。成長温度は、例えば、６００℃から６５０℃である。化合物半導体機能層１１２４にＨＢＴ等の電子素子を形成することで、半導体基板１１０１が得られる。
　なお、本実施形態では、Ｇｅ結晶層１１２０が形成された段階でアニールする場合について説明したが、ＩｎＧａＰ層１１２２が形成された段階でアニールしてもよい。即ち、Ｇｅ結晶層１１２０が形成された後、アニールすることなく、続けてＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３が形成されてもよい。そして、ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３を形成した後、Ｇｅ結晶層１１２０、ＩｎＧａＰ層１１２２およびＩｎＧａＰ層１１２３がアニールされてもよい。
　図３１は、半導体基板１２０１における断面例を示す。半導体基板１２０１は半導体基板１１０１とほぼ同様であるが、Ｇｅ結晶層１１２０を用いないで、Ｓｉ結晶層１１６６と化合物半導体機能層１１２４との間に形成されるシード結晶層１２０２として、５００℃以下の温度で結晶成長されたＧａＡｓ層を用いる点で、半導体基板１１０１と相違する。以下の説明では、半導体基板１１０１の場合と相違する点を主に説明する。
　図３２および図３３は、半導体基板１２０１の製造過程における断面例を示す。図３２に示すように、ＳＯＩ基板１１０２を用意して、ＳＯＩ基板１１０２の表面に５００℃以下の温度でＧａＡｓ層１２０４を結晶成長させる。ＧａＡｓ層１２０４の形成には、例えば、ＭＯＣＶＤ法または有機金属を原料とするＭＢＥ法を利用できる。原料ガスにはＴＥ－Ｇａ（トリエチルガリウム）、ＡｓＨ３（アルシン）を利用できる。ＧａＡｓ層１２０４の成長温度は、例えば、４５０℃である。次に、図３３に示すように、例えば、フォトリソグラフィ法によりＧａＡｓ層１２０４をエッチングして、シード結晶層１２０２を孤立した島状に形成する。その後の工程は半導体基板１１０１の場合と同様である。
　図３４は、半導体基板１３０１における断面例を示す。半導体基板１３０１は、Ｇｅ結晶層１１２０を用いないで、ＳＯＩ基板１１０２の表面が気体のＰ化合物により表面処理されている点で、半導体基板１１０１と相違する。
　図３５は、半導体基板１３０１の製造過程における断面例を示す。図３５に示すように、ＳＯＩ基板１１０２の表面に、例えば、ＰＨ３の曝露処理が施される。曝露処理は、高温雰囲気で実施してもよく、プラズマ等によってＰＨ３を活性化してもよい。ＰＨ３は気体のＰ化合物の一例である。
　ＰＨ３の曝露処理が施されたＳＯＩ基板１１０２の表面に、例えば、ＧａＡｓ膜を結晶成長させた後、ＧａＡｓ膜をフォトリソグラフィ法によりエッチングすることで、孤立した島状の化合物半導体機能層１１２４が形成される。なお、Ｓｉウェハの表面を気体のＰ化合物で表面処理した後、５００℃以下の温度で形成したＧａＡｓ層がシード結晶層として形成されてもよい。これにより、化合物半導体機能層１１２４の結晶性が向上する。
（実施例１）
　図８から図９に示された手順に従って、ＳＯＩ基板１０２の上に開口１０５が形成された阻害層１０４と、開口１０５の内部に結晶成長したＧｅ結晶層１０６とを備える半導体基板を作製した。ＳＯＩ基板１０２の上には２５０００個のＧｅ結晶層１０６を作製した。また、図８から図１２に示された手順に従って、上記Ｇｅ結晶層１０６ごとに電子デバイス１００を作製した。電子デバイスは２５０００個製造した。
　ＳＯＩ基板１０２のＳｉ基板１６２には単結晶Ｓｉ基板を用いた。阻害層１０４として、ＳｉＯ２をＣＶＤ法により形成した後、フォトリソグラフィ法により、阻害層１０４に開口１０５を形成した。開口１０５のアスペクト比は１とした。Ｇｅ結晶層１０６は、原料ガスとしてＧｅＨ４を用いてＣＶＤ法により形成した。Ｇｅ結晶層１０６のＳＯＩ基板１０２の表面と略平行な方向における最大幅は２μｍとした。Ｇｅ結晶層１０６を形成した後、８００℃で１０分間の高温アニールと、６８０℃で１０分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを１０回実施した。以上の手順により上記半導体基板が得られた。
　上記半導体基板のＧｅ結晶層１０６の上に、シード化合物半導体結晶１０８、第１化合物半導体結晶１１０および第２化合物半導体結晶１１２として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、原料ガスとしてＴＭ－ＧａおよびＡｓＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により結晶成長させた。第２化合物半導体結晶１１２は、ＡｓＨ３の分圧を１×１０－３ａｔｍにして結晶成長させた。第２化合物半導体結晶１１２の上に、高抵抗ＡｌＧａＡｓのゲート絶縁膜１１４、Ｐｔのゲート電極１１６、および、Ｗのソース・ドレイン電極１１８を形成することにより電子デバイス１００が得られた。
　Ｇｅ結晶層１０６が形成された半導体基板において、Ｇｅ結晶層１０６の表面に形成された欠陥の有無を検査した。検査はエッチピット法により実施した。その結果、Ｇｅ結晶層１０６の表面には欠陥が発見されなかった。また、１０個の電子デバイス１００における貫通欠陥の有無を検査した。検査はＴＥＭによる面内断面観察により実施した。その結果、貫通欠陥が発見された電子デバイス１００は０個であった。
　本実施形態によれば、アスペクト比が（√３）／３以上の開口１０５にＧｅ結晶層１０６を形成したので、Ｇｅ結晶層１０６が形成された時点で、結晶性に優れた表面を有するＧｅ結晶層１０６を形成できた。また、本実施形態によれば、Ｇｅ結晶層１０６にアニールを施したことにより、Ｇｅ結晶層１０６の結晶性をさらに高めることができた。Ｇｅ結晶層１０６の結晶性が向上したので、Ｇｅ結晶層１０６を核とするシード化合物半導体結晶１０８、シード化合物半導体結晶１０８の特定面をシード面とする第１化合物半導体結晶１１０、および、第１化合物半導体結晶１１０の特定面をシード面とする第２化合物半導体結晶１１２の結晶性が向上した。
　以上の構成により、第２化合物半導体結晶１１２の上に形成する電子デバイス１００の活性層の結晶性が高まり、安価な基板であるＳＯＩ基板１０２の上に形成した電子デバイス１００の性能が高まった。また、本実施形態の電子デバイス１００によれば、ＳＯＩ基板１０２の上に形成された第２化合物半導体結晶１１２に電子素子が形成されたので、電子デバイス１００の浮遊容量が低減され、電子デバイス１００の動作速度が向上した。また、Ｓｉ基板１６２へのリーク電流を低減できた。
（実施例２）
　２５００個の領域８０３を備えた半導体基板８０１を、以下の通り作製した。ＳＯＩ基板８０２のＳｉ基板８６２として単結晶Ｓｉ基板を用いた。酸化シリコンの阻害層８０４をＣＶＤ法により形成した後、フォトリソグラフィ法により開口８０６を形成した。開口８０６のアスペクト比は１とした。開口８０６の形状は１辺が１００μｍの正方形とした。隣接する開口８０６同士は、５００μｍの間隔をおいて配置した。開口８０６の内部にＧｅ結晶層８２０を形成した。Ｇｅ結晶層８２０は、原料ガスとしてＧｅＨ４を用いてＭＯＣＶＤ法により形成した。Ｇｅ結晶層８２０のＳＯＩ基板８０２の表面と略平行な方向における最大幅は２μｍとした。Ｇｅ結晶層８２０を形成した後、８００℃で２分間の高温アニールと、６８０℃で２分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを１０回実施した。
　Ｇｅ結晶層８２０が形成された半導体基板８０１について、Ｇｅ結晶層８２０の表面に形成された欠陥の有無を検査した。検査はエッチピット法により実施した。その結果、Ｇｅ結晶層の表面には欠陥が発見されなかった。以上によれば、阻害層８０４によって区画された開口８０６の内部にＧｅ結晶層８２０を選択成長させ、Ｇｅ結晶層８２０に２段階のアニールを複数回施すことにより、Ｇｅ結晶層８２０の結晶性が向上した。さらに、バッファ層８２２としてＩｎＧａＰ層を形成することにより、結晶性の優れた化合物半導体機能層８２４としてのＧａＡｓ層を有する半導体基板８０１を得ることができた。
　次に、同様にして形成した半導体基板８０１を用いて電子デバイスを作製した。電子デバイスは以下の通り作製した。領域８０３のそれぞれのＧｅ結晶層８２０の上に、ＩｎＧａＰのバッファ層８２２を形成した。バッファ層８２２は、原料ガスとしてＴＭ－Ｇａ、ＴＭ－ＩｎおよびＰＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により形成した。
　バッファ層８２２の上に、ＨＢＴのコレクタ層として、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、その上にキャリア濃度が２．０×１０１６ｃｍ－３、膜厚５００ｎｍのｎ－ＧａＡｓ層とを、この順に形成した。コレクタ層の上に、ＨＢＴのベース層として、キャリア濃度が５．０×１０１９ｃｍ－３、膜厚５０ｎｍのｐ－ＧａＡｓ層を形成した。ベース層の上に、ＨＢＴのエミッタ層として、キャリア濃度が３．０×１０１７ｃｍ－３、膜厚３０ｎｍのｎ－ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ－３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層とを、この順に形成した。ここで、キャリア濃度、膜厚の値は、設計値を示す。
　これにより、ベース層、エミッタ層、コレクタ層を含む化合物半導体機能層８２４が形成できた。ベース層、エミッタ層、コレクタ層のＧａＡｓ層は、原料ガスとしてＴＭ－ＧａおよびＡｓＨ３を用いて、成長温度を６５０℃として、ＭＯＣＶＤ法により形成した。その後、エッチングにより、ベース層、エミッタ層、およびコレクタ層電極接続部を形成した。化合物半導体機能層８２４の表面に、コレクタ電極８０８、エミッタ電極８１０、およびベース電極８１２を形成して、ＨＢＴを作製した。エミッタ層及びコレクタ層についてはＡｕＧｅＮｉ層を真空蒸着法により形成した。ベース層についてはＡｕＺｎ層を真空蒸着法により形成した。その後、水素雰囲気中において４２０℃で１０分間熱処理を施すことにより、各電極を形成した。各電極と上記駆動回路とを電気的に接続して、電子デバイスを作製した。
　これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層８２４の表面を二次電子顕微鏡（以下、ＳＥＭと称する場合がある。）で観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例３）
　Ｓｉ結晶層８６６とＧｅ結晶層８２０との間に、５００℃以下の温度で形成されたＧａＡｓ層のバッファ層を備えた半導体基板８０１を作製した。上記半導体基板８０１は、Ｓｉ結晶層８６６とＧｅ結晶層８２０との間にバッファ層を形成した以外は、実施例２と同様に作製した。バッファ層としてのＧａＡｓ層は、原料ガスとしてＴＭ－ＧａおよびＡｓＨ３を用いて、成長温度を４５０℃として、ＭＯＣＶＤ法により形成した。これにより、化合物半導体機能層８２４の結晶性が向上した。
（実施例４）
　Ｇｅ結晶層８２０の表面がＰＨ３ガスで処理された半導体基板８０１を作製した。上記半導体基板８０１は、ＩｎＧａＰのバッファ層８２２を用いない点と、Ｇｅ結晶層８２０の化合物半導体機能層８２４に対向する面をＰＨ３ガスで処理した後、化合物半導体機能層８２４を形成した点以外は、実施例２と同様に作製された。これにより、化合物半導体機能層８２４の結晶性が向上した。
（実施例５）
　図２６から図３０に示された手順に従って、半導体基板１１０１を作製した。ＳＯＩ基板１１０２のＳｉ基板１１６２には、単結晶Ｓｉ基板を用いた。ＳＯＩ基板の上にＧｅ膜１１３０を形成した。Ｇｅ膜１１３０は、原料ガスとしてＧｅＨ４を用いて、ＭＯＣＶＤ法により形成した。Ｇｅ膜１１３０をフォトリソグラフィ法によりパターニングして、島状のＧｅ結晶層１１２０を形成した。Ｇｅ結晶層１１２０の大きさは１５μｍ角として、５０μｍおきに等間隔に配置した。Ｇｅ結晶層１１２０を形成した後、８００℃で１０分間の高温アニールと、６８０℃で１０分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを１０回実施した。
　Ｇｅ結晶層１１２０が形成された半導体基板１１０１について、Ｇｅ結晶層１１２０の表面に形成された欠陥の有無を検査した。検査は、エッチピット法により実施した。その結果、Ｇｅ結晶層１１２０の表面には欠陥が発見されなかった。
　次に、実施例２の場合と同様にして、Ｇｅ結晶層１１２０の上にＨＢＴを形成して、電子デバイスを作製した。これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層１１２４の表面をＳＥＭで観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例６）
　Ｇｅ結晶層１１２０を形成した後、８００℃で２０分間の高温アニールを実施した以外は、実施例５と同様にして、Ｇｅ結晶層１１２０が形成された半導体基板１１０１を作製した。上記半導体基板１１０１について、Ｇｅ結晶層１１２０の表面に形成された欠陥の有無を検査した。検査は、エッチピット法により実施した。その結果、Ｇｅ結晶層１１２０の表面には欠陥が発見されなかった。
　次に、実施例２の場合と同様にして、Ｇｅ結晶層１１２０の上にＨＢＴを形成して、電子デバイスを作製した。これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層１１２４の表面をＳＥＭで観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例７）
　Ｇｅ結晶層１１２０を形成した後、９００℃で１０分間の高温アニールと、７８０℃で１０分間の低温アニールとを繰り返す２段階アニールを実施した。上記２段階アニールを１０回実施した以外は、実施例５と同様にして、Ｇｅ結晶層１１２０が形成された半導体基板１１０１を作製した。上記半導体基板１１０１について、Ｇｅ結晶層１１２０の表面に形成された欠陥の有無を検査した。検査は、エッチピット法により実施した。その結果、Ｇｅ結晶層１１２０の表面には欠陥が発見されなかった。
　次に、実施例２の場合と同様にして、Ｇｅ結晶層１１２０の上にＨＢＴを形成して、電子デバイスを作製した。これにより、小型で消費電力の少ない電子デバイスを作製できた。また、化合物半導体機能層１１２４の表面をＳＥＭで観察したところ、表面にμｍオーダーの凹凸は観察されなかった。
（実施例８）
　図３６は、実施例８から実施例１６で使用した半導体基板の断面の模式図である。当該半導体基板は、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８とを備える。化合物半導体２１０８は、例えば、シード化合物半導体結晶１０８を含む。Ｓｉ基板２１０２は、ＳＯＩ基板におけるＳｉ結晶層を指してもよい。ここで、ＳＯＩ基板は、ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する。
　図３７から図４１は、アニール温度とＧｅ結晶層２１０６の平坦性との関係示す。図３７は、アニールしていないＧｅ結晶層２１０６の断面形状を示す。図３８、図３９、図４０および図４１は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニールを実施した場合の、Ｇｅ結晶層２１０６の断面形状を示す。Ｇｅ結晶層２１０６の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉ基板２１０２の主面に垂直な方向における距離を示し、Ｇｅ結晶層２１０６の膜厚を示す。各図の横軸は、Ｓｉ基板２１０２の主面に平行な方向における距離を示す。
　各図において、Ｇｅ結晶層２１０６は以下の手順で形成した。まず、熱酸化法により、Ｓｉ基板２１０２の表面にＳｉＯ２層の阻害層２１０４を形成して、阻害層２１０４に被覆領域および開口を形成した。阻害層２１０４の外形は、被覆領域の外形に等しい。Ｓｉ基板２１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口の内部にＧｅ結晶層２１０６を選択的に成長させた。
　図３７から図４１より、アニール温度が低いほどＧｅ結晶層２１０６の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ結晶層２１０６の表面が優れた平坦性を示すことがわかる。
（実施例９）
　Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、素子形成層として機能する化合物半導体２１０８とを備えた半導体基板を作製して、阻害層２１０４に形成した開口１０５の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口１０５の大きさとの関係を調べた。実験は、阻害層２１０４に形成される被覆領域の平面形状および開口１０５の底面形状を変えて、一定時間の間に成長する化合物半導体２１０８の膜厚を測定することで実施した。
　まず、以下の手順で、Ｓｉ基板２１０２の表面に、被覆領域および開口１０５を形成した。Ｓｉ基板２１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉ基板２１０２の表面に、阻害層２１０４の一例としてＳｉＯ２層を形成した。
　上記ＳｉＯ２層をエッチングして、所定の大きさのＳｉＯ２層を形成した。所定の大きさのＳｉＯ２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ２層の中心に、所定の大きさの開口１０５を形成した。このとき、上記正方形のＳｉＯ２層の中心と、上記開口１０５の中心とが一致するよう設計した。上記正方形のＳｉＯ２層の１つにつき、１つの開口１０５を形成した。なお、本明細書において、上記正方形のＳｉＯ２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。
　次に、ＭＯＣＶＤ法により、上記開口１０５に、Ｇｅ結晶層２１０６を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、化合物半導体２１０８の一例として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口１０５の内部のＧｅ結晶層２１０６の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
　化合物半導体２１０８を形成した後、化合物半導体２１０８の膜厚を測定した。化合物半導体２１０８の膜厚は、針式段差計（ＫＬＡ　Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ　Ｐｒｏｆｉｌｅｒ　Ｐ－１０）により、化合物半導体２１０８の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、化合物半導体２１０８の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
　以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口１０５の底面形状を変えて、化合物半導体２１０８の膜厚を測定した。開口１０５の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。
　なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配置されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。
　実施例９の実験結果を、図４２および図４３に示す。図４２は、実施例９のそれぞれの場合における化合物半導体２１０８の膜厚の平均値を示す。図４３は、実施例９のそれぞれの場合における化合物半導体２１０８の膜厚の変動係数を示す。
　図４２は、化合物半導体２１０８の成長速度と、被覆領域の大きさおよび開口１０５の大きさとの関係を示す。図４２において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、化合物半導体２１０８の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、化合物半導体２１０８の成長速度の近似値が得られる。
　図４２において、菱形のプロットは、開口１０５の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口１０５の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口１０５の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図４２より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口１０５の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口１０５の底面形状によるばらつきも大きくなることがわかる。このため、阻害層のＳｉ結晶層と平行な面における最大幅は、４００μｍ以下であることが好ましい。
　図４３は、化合物半導体２１０８の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図４３において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図４３は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図４３において、菱形のプロットは、開口１０５の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。
　図４３において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図４２における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合について化合物半導体２１０８の膜厚を測定して得られた。
　図４３より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、化合物半導体２１０８の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口１０５の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配置されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口１０５を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。
（実施例１０）
　被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例９の場合と同様の手順で半導体基板を作製して、開口１０５の内部に形成された化合物半導体２１０８の膜厚を測定した。本実施例では、Ｓｉ基板２１０２の上に同一の大きさのＳｉＯ２層が複数配置されるように、当該ＳｉＯ２層を形成した。また、上記複数のＳｉＯ２層が互いに離間するよう、当該ＳｉＯ２層を形成した。開口１０５の底面形状は、実施例９と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ結晶層２１０６および化合物半導体２１０８の成長条件は実施例９と同一の条件に設定した。
（実施例１１）
　トリメチルガリウムの供給量を半分にして、化合物半導体２１０８の成長速度を約半分にした以外は実施例１０の場合と同様にして、開口１０５の内部に形成された化合物半導体２１０８の膜厚を測定した。なお、実施例１１では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口１０５の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。
　実施例１０および実施例１１の実験結果を、図４４、図４５～図４９、図５０～図５４、および、表１に示す。図４４に、実施例１０のそれぞれの場合における化合物半導体２１０８の膜厚の平均値を示す。図４５～図４９に、実施例１０のそれぞれの場合における化合物半導体２１０８の電子顕微鏡写真を示す。図５０～図５４に、実施例１１のそれぞれの場合における化合物半導体２１０８の電子顕微鏡写真を示す。表１に、実施例１０および実施例１１のそれぞれの場合における、化合物半導体２１０８の成長速度と、Ｒａ値とを示す。
　図４４は、化合物半導体２１０８の成長速度と、被覆領域の大きさおよび開口１０５の大きさとの関係を示す。図４４において、縦軸は一定時間の間に成長した化合物半導体２１０８の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、化合物半導体２１０８の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、化合物半導体２１０８の成長速度の近似値が得られる。
　図４４において、菱形のプロットは、開口１０５の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口１０５の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口１０５の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図４４より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。このため、阻害層のＳｉ結晶層と平行な面における最大幅は、４２５０μｍ以下であることが好ましい。図４２に示した結果および図４４に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口１０５の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配置されていれば、上記結晶の成長速度が安定化することがわかる。
　図４５から図４９に、実施例１０のそれぞれの場合について、化合物半導体２１０８の表面を電子顕微鏡で観察した結果を示す。図４５、図４６、図４７、図４８、図４９は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図４５から図４９より、被覆領域の大きさが大きくなるにつれて、化合物半導体２１０８の表面状態が悪化していることがわかる。
　図５０から図５４に、実施例１１のそれぞれの場合について、化合物半導体２１０８の表面を電子顕微鏡で観察した結果を示す。図５０、図５１、図５２、図５３、図５４は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図５０から図５４より、被覆領域の大きさが大きくなるにつれて、化合物半導体２１０８の表面状態が悪化していることがわかる。また、実施例１０の結果と比較すると、化合物半導体２１０８の表面状態が改善されていることがわかる。
　表１に、実施例１０および実施例１１のそれぞれの場合における、化合物半導体２１０８の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、化合物半導体２１０８の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、化合物半導体２１０８の成長速度が小さいほど、表面粗さが改善することがわかる。また、化合物半導体２１０８の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
Figure JPOXMLDOC01-appb-T000001
（実施例１２）
　実施例９と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８の一例としてのＧａＡｓ結晶とを備えた半導体基板を作製した。本実施例では、Ｓｉ基板２１０２の表面の（１００）面に阻害層２１０４を形成した。図５５から図５７に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
　図５５は、開口１０５の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１０＞方向とが実質的に平行となるように配置された開口１０５の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口１０５の底面形状は、一辺が１０μｍの正方形であった。図５５において、図中の矢印は＜０１０＞方向を示す。図５５に示すとおり、形状の整った結晶が得られた。
　図５５より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０－１）面、（１－１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１－１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１－１１）面が現れていることがわかる。（１１－１）面および（１－１１）面は、（－１－１－１）面と等価な面であり、安定な面である。
　一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
　図５６は、開口１０５の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１０＞方向とが実質的に平行となるように配置された開口１０５の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図５６は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口１０５の底面形状は、一辺の長さが１０μｍの正方形であった。図５６において、図中の矢印は＜０１０＞方向を示す。図５６に示すとおり、形状の整った結晶が得られた。
　図５７は、開口１０５の底面形状の一辺の方向と、Ｓｉ基板２１０２の＜０１１＞方向とが実質的に平行となるように配置された開口１０５の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口１０５の底面形状は、一辺の長さが１０μｍの正方形であった。図５７において、図中の矢印は＜０１１＞方向を示す。図５７に示すとおり、図５５および図５６と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
（実施例１３）
　実施例９と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、化合物半導体２１０８の一例としてのＧａＡｓ層とを備えた半導体基板を作製した。本実施例においては、Ｇｅ結晶層２１０６と、化合物半導体２１０８との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口１０５の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口１０５の内部に、膜厚が８５０ｎｍのＧｅ結晶層２１０６を形成した後、８００℃でアニールを実施した。
　Ｇｅ結晶層２１０６をアニールした後、Ｇｅ結晶層２１０６が形成されたＳｉ基板２１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉ基板２１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により化合物半導体２１０８の一例としてのＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例９と同一の条件で半導体基板を作製した。
　図５８に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図５８に示すとおり、Ｇｅ結晶層２１０６およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。
（実施例１４）
　実施例１３と同様にして、Ｓｉ基板２１０２と、阻害層２１０４と、Ｇｅ結晶層２１０６と、中間層と、化合物半導体２１０８の一例としてのＧａＡｓ層とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例１３の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口１０５の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例１３の場合と同一の条件で半導体基板をした。
　次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉ基板２１０２と、膜厚が８５０ｎｍのＧｅ結晶層２１０６と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配置されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。
　図５９は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図５９より、正方形の被覆領域の中央付近に配置された開口１０５の領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実施例１５）
　実施例１４と同様にして、実施例１４と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口１０５を設けた。開口１０５の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例１４の場合と同一の条件でＨＢＴ素子を作製した。
　図６０は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図６０より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
（実施例１６）
　開口１０５の底面積を変えてＨＢＴ素子を作製して、開口１０５の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例１４と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口１０５の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
　開口１０５の底面形状が正方形である場合には、開口１０５の底面形状の直交する２つの辺の一方がＳｉ基板２１０２の＜０１０＞方向と平行となり、他方がＳｉ基板２１０２の＜００１＞方向と平行となるように、開口１０５を形成した。開口１０５の底面形状が長方形である場合には、開口１０５の底面形状の長辺がＳｉ基板２１０２の＜０１０＞方向と平行となり、短辺がＳｉ基板２１０２の＜００１＞方向と平行となるように、開口１０５を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
　図６１は、上記ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口１０５の底面積［μｍ２］との関係を示す。図６１において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂで除した値を示し、横軸は開口１０５の底面積を示す。なお、図６１には電流増幅率βの値を示していないが、電流増幅率は７０～１００程度の高い値が得られた。一方、Ｓｉ基板２１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
　これより、Ｓｉ基板２１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口１０５の底面形状の一辺の長さが８０μｍ以下、または、開口１０５の底面積が１６００μｍ２以下の場合には、電気特性に優れたデバイスを作製できることがわかる。この場合、開口１０５の内部に設けられるシード結晶の底面についても、最大幅が８０μｍ以下、または、面積が１６００μｍ２以下となる。ここで、シード結晶の底面の最大幅は、シード結晶の底面の任意の２点を結ぶそれぞれの直線の長さのうち、最大の長さを指す。
　図６１より、開口１０５の底面積が９００μｍ２以下の場合には、開口１０５の底面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口１０５の底面形状の一辺の長さが４０μｍ以下、または、開口１０５の底面積が９００μｍ２以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。この場合、開口１０５の内部に設けられるシード結晶の底面についても、最大幅が４０μｍ以下、または、面積が９００μｍ２以下となる。
　上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、阻害層をパターニングして、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成する段階と、開口の内部の基板に接してＧｅ層を結晶成長させる段階と、Ｇｅ層上に機能層を結晶成長させる段階とを含む半導体基板の製造方法により半導体基板を作製できた。Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内に、Ｇｅ層を形成する段階と、Ｇｅ層を形成した後に、機能層を形成する段階とを含む半導体基板の製造方法により、半導体基板を作製できた。
　上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させて得られる半導体基板を作製できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層とを含む半導体基板を作製できた。
　上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層上に機能層を結晶成長させ、機能層に電子素子を形成して得られる電子デバイスを製造できた。Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成された機能層と、機能層に形成された電子素子とを含む電子デバイスを作製できた。
（実施例１７）
　図６２は、作製した半導体基板における結晶の断面における走査型電子顕微鏡写真を示す。図６３は、図６２の写真を見やすくする目的で示した模写図である。当該半導体基板は、以下の方法により作製された。（１００）面を主面とするＳｉ基板２２０２を用意し、Ｓｉ基板２２０２の上に、絶縁膜としてＳｉＯ２膜２２０４を形成した。ＳｉＯ２膜２２０４に、Ｓｉ基板２２０２の主面に達する開口１０５を形成し、当該開口１０５の内部に露出しているＳｉ基板２２０２の主面に、モノゲルマンを原料として用いたＣＶＤ法により、Ｇｅ結晶２２０６を形成した。Ｓｉ基板２２０２、ＳｉＯ２膜２２０４、およびＧｅ結晶２２０６は、それぞれ、Ｓｉ結晶層１６６、阻害層１０４、Ｇｅ結晶層１０６と同等である。
　さらに、トリメチルガリウムとアルシンを原料として用いたＭＯＣＶＤ法により、Ｇｅ結晶２２０６の上にシード化合物半導体となるＧａＡｓ結晶２２０８を成長させた。ＧａＡｓ結晶２２０８はシード化合物半導体結晶１０８と同等である。ＧａＡｓ結晶２２０８の成長では、まず５５０℃で低温成長を行い、その後６４０℃の温度で成長させた。６４０℃の温度での成長時におけるアルシン分圧は、０．０５ｋＰａであった。Ｇｅ結晶２２０６の上にＧａＡｓ結晶２２０８が成長していることが確認できる。ＧａＡｓ結晶２２０８のシード面として、（１１０）面が現れていることが確認できる。
　続けて、さらにラテラル成長化合物半導体層であるＧａＡｓ結晶２２０８を成長させた。ラテラル成長時の成長温度は６４０℃であり、アルシン分圧は０．４３ｋＰａであった。
　図６４は、得られた結晶の断面における走査型電子顕微鏡写真を示す。図６５は、図６４の写真を見やすくする目的で示した模写図である。ＧａＡｓ結晶２２０８がＳｉＯ２膜２２０４の上にラテラル成長面を有し、ＧａＡｓ結晶２２０８がＳｉＯ２膜２２０４の上にもラテラル成長していることが確認できる。ラテラル成長した部分は、無欠陥領域となっているので、当該ラテラル成長した部分に電子デバイスを形成することで、性能の優れた電子デバイスを形成することができる。
（実施例１８）
　実施例１７と同様に、Ｓｉ基板２２０２の上にＧｅ結晶２２０６を選択成長させ、半導体基板を形成した。当該半導体基板に、８００℃と６８０℃の温度を１０回繰り返すサイクルアニールを施した。得られた半導体基板（以下試料Ａと呼ぶ）のＧｅ結晶２２０６とＳｉ基板２２０２の界面でのＳｉおよびＧｅの元素濃度を、エネルギー分散型蛍光Ｘ線分析装置（以下ＥＤＸと記すことがある）により評価した。また同様に、Ｓｉ基板２２０２上にＧｅ結晶を選択成長した半導体基板について、サイクルアニールを施さない半導体基板（以下試料Ｂと呼ぶ）を形成し、同様にＥＤＸにより評価した。
　図６６は、試料ＡについてのＳｉ元素のプロファイルを示す。図６７は、試料ＡについてのＧｅ元素のプロファイルを示す。図６８は、試料ＢについてのＳｉ元素のプロファイルを示す。図６９は、試料ＢについてのＧｅ元素のプロファイルを示す。図７０は、図６６から図６９を見やすくする目的で示した模式図である。試料Ｂでは、Ｓｉ基板２２０２とＧｅ結晶との間の界面が急峻であるのに対し、試料Ａでは、界面がぼやけた状態であり、ＧｅがＳｉ基板２２０２の中へ拡散している様子が確認できる。Ｓｉ基板２２０２、ＳｉＯ２膜２２０４、およびＧｅ結晶２２０６は、それぞれ、Ｓｉ基板２１０２、阻害層２１０４、およびＧｅ結晶層２１０６と同等である。
　試料Ａおよび試料Ｂについて、Ｓｉ基板２２０２とＧｅ結晶２２０６との界面における測定領域に限定して、ＳｉおよびＧｅの元素強度積分値を測定した。図７１は試料Ａについての測定領域を示すＳＥＭ写真である。前記元素強度積分値の測定領域は、図７１（ＳＥＭ写真）において、Ｓｉ基板２２０２上にＧｅ結晶２２０６が存在する位置で、そのＳｉ基板２２０２とＧｅ結晶２２０６との界面（前記ＳＥＭ写真において観察される界面）からＳｉ基板２２０２側へ１０～１５ｎｍ入った位置とした。
　図７２は、図７１に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。図７３は試料Ｂについての測定領域を示すＳＥＭ写真である。図７４は、図７３に示す測定領域についてのＳｉおよびＧｅの元素強度積分値を示す。試料Ｂでは、Ｇｅの信号がほとんど検出されず、Ｓｉの信号が支配的であるのに対し、試料Ａでは、Ｇｅの信号が比較的大きく検出されている。これより、試料ＡではＧｅがＳｉ基板２２０２中に拡散していることがわかる。
　Ｓｉ基板２２０２とＳｉＯ２膜２２０４が接している領域で、Ｓｉの元素の深さ方向プロファイルをプロットしたとき、Ｓｉ基板２２０２におけるＳｉの強度とＳｉＯ２膜２２０４におけるＳｉの強度との合計が５０％になる位置をＳｉ基板２２０２とＧｅ結晶の界面と定め、その界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲のＧｅおよびＳｉのそれぞれの元素強度比を測定した。各元素強度比から、それぞれの元素についての深さ方向の積分値を算出し、それぞれの積分値の比（Ｇｅ／Ｓｉ）を算出した。
　その結果、試料Ａでは３．３３、試料Ｂでは１．１０となった。これにより、Ｓｉ基板２２０２とＧｅ結晶２２０６との界面から、Ｓｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度は、試料Ａで７７％、試料Ｂで５２％と算出された。試料Ａおよび試料Ｂについて、透過型電子顕微鏡による転位の観察を行ったところ、試料ＡではＧｅ結晶２２０６表面に到達している転位は存在していなかった。一方、試料Ｂでは１×１０９ｃｍ－２程度の密度で結晶表面に到達する転位の存在が確認された。以上の結果から、サイクルアニールの実施は、Ｇｅ結晶２２０６の転位を低減させる効果があることを確認した。
（実施例１９）
　実施例１８の試料Ａと同様にサイクルアニールを施したＧｅ結晶２２０６上に、ＭＯＣＶＤ法によりＧａＡｓ結晶２２０８を成長させ、当該ＧａＡｓ結晶２２０８上にさらにＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜を積層して試料Ｃを作成した。また、Ｇｅ結晶２２０６にポストアニールを施していないことを除いては、上記と同様にＧａＡｓ結晶２２０８および多層構造膜を形成して試料Ｄを作成した。
　試料Ｃおよび試料Ｄについて、実施例１８と同様のＥＤＸ測定を実施し、Ｓｉ基板２２０２とＧｅ結晶との界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲のＧｅおよびＳｉのそれぞれの元素強度比を測定した。さらに深さ方向の積分値を算出し、ＧｅおよびＳｉのそれぞれの積分値の比（Ｇｅ／Ｓｉ）を算出した。試料Ｃは２．２８であり、試料Ｄは０．６０であった。これよりＳｉ基板２２０２とＧｅ結晶の界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度は、試料Ｃは７０％と算出され、試料Ｄは３８％と算出された。
　試料Ｃおよび試料Ｄについて、透過型電子顕微鏡による転位の観察を行ったところ、試料ＣではＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜にまで到達する転位は存在しなかったのに対し、試料ＤではＧａＡｓ層およびＩｎＧａＰ層からなる多層構造膜まで到達する転位が観測された。以上より、Ｓｉ基板２２０２とＧｅ結晶との界面からＳｉ基板２２０２側へ５ｎｍから１０ｎｍまでの範囲におけるＧｅの平均濃度が６０％以上の場合に、より高品質な化合物半導体層がＧｅ結晶上に形成できることがわかる。さらに好ましいＧｅの平均濃度は、７０％以上である。
　（実施例２０）
　実施例２０では、阻害層の幅を変えることでデバイス用薄膜の成長速度が変化することを、本発明者らの実験データに基づき説明する。ここで、デバイス用薄膜とは、デバイス用薄膜が加工されて半導体デバイスの一部になる薄膜をいう。たとえばシリコン結晶上に複数の化合物半導体薄膜を順次積層し、積層された化合物半導体薄膜を加工して半導体デバイスを形成する場合、積層された化合物半導体薄膜はデバイス用薄膜に含まれる。また、積層された化合物半導体薄膜とシリコン結晶との間に形成されるバッファ層もデバイス用薄膜に含まれ、バッファ層あるいは化合物半導体薄膜の結晶成長の核となるシード層もデバイス用薄膜に含まれる。
　デバイス用薄膜の成長速度は、平坦性、結晶性等デバイス用薄膜の特性に影響する。そしてデバイス用薄膜の特性は、当該デバイス用薄膜に形成される半導体デバイスの性能に強く影響する。よって、半導体デバイスの要求仕様から導かれるデバイス用薄膜の要求特性を満足するように、デバイス用薄膜の成長速度を適切に制御する必要がある。以下に説明する実験データは、阻害層の幅等によってデバイス用薄膜の成長速度が変化することを示す。当該実験データを用いることにより、デバイス用薄膜の成長速度がデバイス用薄膜の要求仕様から導かれる適正な成長速度になるよう、阻害層の形状を設計することが可能になる。
　図７５は、実施例２０で作成した半導体デバイス用基板３０００の平面パターンを示す。半導体デバイス用基板３０００は、ベース基板上に、阻害層３００２、デバイス用薄膜３００４および犠牲成長部３００６を有する。阻害層３００２がデバイス用薄膜３００４を囲み、犠牲成長部３００６が阻害層３００２を囲むように、阻害層３００２、デバイス用薄膜３００４および犠牲成長部３００６を形成した。
　阻害層３００２は、ほぼ正方形の外形を有するように形成し、正方形の中心部分にほぼ正方形の開口部を形成した。開口部の一辺ａは３０μｍまたは５０μｍとした。阻害層３００２の外周辺から内周辺までの距離である阻害層３００２の幅ｂは５μｍから２０μｍの範囲で変化させた。阻害層３００２として、二酸化シリコン（ＳｉＯ２）を用いた。二酸化シリコンは、選択ＭＯＣＶＤとなるエピタキシャル成長条件においては、その表面に結晶がエピタキシャル成長しない。阻害層３００２は、ベース基板上にドライ熱酸化法を用いて二酸化シリコン膜を形成し、当該二酸化シリコン膜をフォトリソグラフィ法によりパターニングすることにより形成した。
　阻害層３００２以外のベース基板上に、ＭＯＣＶＤ法により化合物半導体結晶を選択エピタキシャル成長させた。阻害層３００２で囲まれた開口部にエピタキシャル成長させた化合物半導体結晶がデバイス用薄膜３００４であり、阻害層３００２の外側の阻害層３００２を囲む化合物半導体結晶が犠牲成長部３００６である。化合物半導体結晶として、ＧａＡｓ結晶、ＩｎＧａＰ結晶またはＰ型ドープしたＧａＡｓ結晶（ｐ－ＧａＡｓ結晶）を成長させた。Ｇａ原料としてトリメチルガリウム（Ｇａ（ＣＨ３）３）を用い、Ａｓ原料としてアルシン（ＡｓＨ３）を用いた。Ｉｎ原料としてトリメチルインジウム（Ｉｎ（ＣＨ３）３）を用い、Ｐ原料としてホスフィン（ＰＨ３）を用いた。Ｐ型不純物である炭素（Ｃ）のドープは、ドーパントとして臭化トリクロロメタン（ＣＢｒＣｌ３）の添加量を調整することで制御した。エピタキシャル成長時の反応温度は、６１０℃とした。
　図７６は、デバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。図７７はデバイス用薄膜３００４および犠牲成長部３００６としてＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図７８は、デバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。
　図７９はデバイス用薄膜３００４および犠牲成長部３００６としてＩｎＧａＰをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。図８０は、デバイス用薄膜３００４および犠牲成長部３００６としてｐ－ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と阻害層３００２の幅との関係を示したグラフである。図８１はデバイス用薄膜３００４および犠牲成長部３００６としてｐ－ＧａＡｓをエピタキシャル成長させた場合における、デバイス用薄膜３００４の成長速度と面積比との関係を示したグラフである。
　図７６から図８１の各図において、縦軸は化合物半導体結晶の成長速度比を示す。成長速度比は、阻害層３００２がないベタ平面における成長速度を１とした場合の、当該ベタ平面における成長速度と比較した成長速度の比である。面積比は、デバイス用薄膜３００４が形成される領域の面積と阻害層３００２の形成されている領域の面積とを加えた総面積に対するデバイス用薄膜３００４が形成される領域の面積の比である。
　各図において、黒四角または黒菱形で示したプロットは実際の測定点を示す。実線は実験線を示す。実験線は１変数の２次関数であり、各多項式の係数を最小二乗法により求めた。比較のため、犠牲成長部３００６がない場合におけるデバイス用薄膜３００４の成長速度比を破線で示す。Ｌ１は阻害層３００２の開口部面積が５０μｍ□の場合であり、Ｌ２は阻害層３００２の開口部面積が３０μｍ□の場合である。犠牲成長部３００６がない場合とは、犠牲成長部３００６に相当する領域が阻害層３００２で覆われている場合のことである。
　図７６から図８１の各図に示す通り、阻害層３００２の幅が大きくなるほど成長速度は大きくなり、面積比が小さくなるほど成長速度は大きくなった。また、実験線と測定点とは良く一致した。よって、実験線の２次関数を用いて所望の成長速度を実現するよう阻害層３００２を設計できることがわかる。
　なお、このような実験結果は、以下のような結晶の成長メカニズムを考えることで説明できる。すなわち成膜中の結晶原料であるＧａやＡｓの原子は、空間から飛来する分子または表面泳動する分子によって供給されると考えられる。本発明者らは、選択エピタキシャル成長するようなＭＯＣＶＤの反応環境においては、表面泳動している分子による結晶原料の供給が支配的であると考えている。この場合、阻害層３００２に飛来してきた原料分子（前駆体）は、表面から離脱するもの以外は阻害層３００２の表面を泳動し、デバイス用薄膜３００４または犠牲成長部３００６に供給される。ここで、阻害層３００２の幅が大きければ、表面泳動により供給される原料分子の絶対数が大きくなりデバイス用薄膜３００４の成長速度は大きくなる。また、総面積に対するデバイス用薄膜３００４の面積比が小さければ、阻害層３００２からデバイス用薄膜３００４に供給される原料分子が相対的に多くなる。このためデバイス用薄膜３００４の成長速度は大きくなる。
　上記のような成長メカニズムを基礎にすれば、犠牲成長部３００６の機能を以下のように把握できる。すなわち、仮に犠牲成長部３００６がないとすればデバイス用薄膜３００４に過剰な原料分子が供給され、デバイス用薄膜３００４の表面乱れや結晶性の低下を招く。つまり犠牲成長部３００６が存在することで、阻害層３００２に飛来してきた原料分子を適度に犠牲成長部３００６に取り込ませ、デバイス用薄膜３００４への原料分子の供給が適正量に制御される。犠牲成長部３００６は、原料分子を犠牲成長させて消費することにより、デバイス用薄膜３００４への過剰な原料分子の供給を抑制する機能があるといえる。
　図８２および図８３は、ベース基板のオフ角を２°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図８２はエピタキシャル成長後の状態を観察したものであり、図８３はアニール後の状態を観察したものである。図８４および図８５は、ベース基板のオフ角を６°にした場合の半導体デバイス用基板３０００の表面を観察した電子顕微鏡写真である。図８４はエピタキシャル成長後の状態を観察したものであり、図８５はアニール後の状態を観察したものである。ここでオフ角とは、ベース基板であるシリコンの表面が結晶学的面方位である（１００）面から傾いた角度をいう。
　図８２および図８４に示す通り、オフ角が２°の場合の結晶表面は、オフ角が６°の場合の結晶表面に比べて表面の乱れが小さかった。よってオフ角６°よりオフ角２°が好ましい。図８３および図８５に示すようにアニール後の結晶表面は何れのオフ角においても良好であった。よってオフ角が２°から６°の範囲であれば良好な結晶が成長できることが分かった。
（実施例２１）
　図８６は、本発明者らが製造したヘテロ接合バイポーラトランジスタ（ＨＢＴ）３１００の平面図を示す。ＨＢＴ３１００は２０個のＨＢＴ素子３１５０を並列に接続した構造を有する。なお、図８６においてベース基板の一部を示し、１つのＨＢＴ３１００の部分だけを示す。同一のベース基板にテストパターンその他の半導体素子も形成したが、ここでは説明を省略する。
　２０個のＨＢＴ素子３１５０のそれぞれのコレクタはコレクタ配線３１２４で並列に接続し、それぞれのエミッタはエミッタ配線３１２６で並列に接続し、それぞれのベースはベース配線３１２８で並列に接続した。なお、２０個のベースは４つのグループに分け、各グループの５個のベースをそれぞれ並列に接続した。コレクタ配線３１２４はコレクタパッド３１３０に接続し、エミッタ配線３１２６はエミッタパッド３１３２に接続し、ベース配線３１２８はベースパッド３１３４に接続した。コレクタ配線３１２４、コレクタパッド３１３０、エミッタ配線３１２６およびエミッタパッド３１３２は同一の第１配線層に形成し、ベース配線３１２８およびベースパッド３１３４は第１配線層より上層の第２配線層に形成した。
　図８７は図８６において破線で囲んだ部分を示す顕微鏡写真である。図８８は図８７において破線で囲んだ３個のＨＢＴ素子３１５０の部分を拡大して示す平面図である。コレクタ配線３１２４はコレクタ電極３１１６に接続され、エミッタ配線３１２６はエミッタ引き出し配線３１２２を介してエミッタ電極３１１２に接続され、ベース配線３１２８はベース引き出し配線３１２０を介してベース電極３１１４に接続された。コレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０の下層にはフィールド絶縁膜３１１８を形成しており、ＨＢＴ素子３１５０および犠牲成長部とコレクタ配線３１２４、エミッタ引き出し配線３１２２およびベース引き出し配線３１２０との間をフィールド絶縁膜３１１８で絶縁した。フィールド絶縁膜３１１８の下層には阻害層３１０２を形成した。阻害層３１０２で囲んだ領域にＨＢＴ素子３１５０を形成した。図８９は、ＨＢＴ素子３１５０の領域を観察したレーザー顕微鏡写真である。
　図９０から図９４は、ＨＢＴ３１００の製造工程の順に示した平面図である。ベース基板としてシリコンウェハを用意し、当該ベース基板の上に二酸化シリコン膜をドライ熱酸化法により形成した。その後、図９０に示すように、フォトリソグラフィ法を用いて二酸化シリコン膜をパターニングし、阻害層３１０２を形成した。
　図９１に示すように、選択エピタキシャル法を用いて、阻害層３１０２で囲んだ領域にデバイス用薄膜３１０８を形成し、阻害層３１０２を囲む周囲の領域に犠牲成長部３１１０を形成した。デバイス用薄膜３１０８は、ベース基板であるシリコンウェハ上に、Ｇｅシード層、バッファ層、サブコレクタ層、コレクタ層、ベース層、エミッタ層、サブエミッタ層を順次積層して形成した。デバイス用薄膜３１０８の積層中、エミッタ層成長後、サブエミッタ層成長前に、いったんアルシン流量をゼロとし、水素ガス雰囲気下で、６７０℃、３分間の条件でアニールを行った。
　図９２に示すように、デバイス用薄膜３１０８にエミッタ電極３１１２を形成し、エミッタ電極３１１２をマスクにしてデバイス用薄膜３１０８にエミッタメサを形成した。エミッタメサを形成する段階ではベース層が露出する深さまでデバイス用薄膜３１０８をエッチングした。次にコレクタ電極３１１６が形成される領域にコレクタメサを形成した。コレクタメサを形成する段階ではサブコレクタ層が露出する深さまでデバイス用薄膜３１０８をエッチングした。さらにデバイス用薄膜３１０８の周辺部をエッチングしてアイソレーションメサを形成した。
　図９３に示すように、全面に二酸化シリコン膜を成膜してフィールド絶縁膜３１１８を形成し、フィールド絶縁膜３１１８にベース層に接続する接続孔を開口してベース電極３１１４を形成した。さらにフィールド絶縁膜３１１８にサブコレクタ層に接続する接続孔を開口してコレクタ電極３１１６を形成した。なお、エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はニッケル（Ｎｉ）および金（Ａｕ）の積層膜とした。エミッタ電極３１１２、ベース電極３１１４およびコレクタ電極３１１６はリフトオフ法により形成した。このようにしてＨＢＴ素子３１５０を形成した。
　図９４に示すように、エミッタ電極３１１２に接続するエミッタ引き出し配線３１２２、エミッタ引き出し配線３１２２に接続するエミッタ配線３１２６、ベース電極３１１４に接続するベース引き出し配線３１２０、コレクタ電極３１１６に接続するコレクタ配線３１２４を形成した。エミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４はアルミニウムとした。さらにエミッタ引き出し配線３１２２、エミッタ配線３１２６、ベース引き出し配線３１２０およびコレクタ配線３１２４を覆うポリイミド膜を層間絶縁層として全面に形成した。層間絶縁層の上に、接続孔を介してベース引き出し配線３１２０に接続するベース配線３１２８を形成し、図８８に示すＨＢＴ３１００を形成した。
　図９５から図９９は、製造したＨＢＴ３１００の各種特性を測定したデータを示すグラフである。図９５はベース－エミッタ間の電圧を変化させたときのコレクタ電流およびベース電流を示す。四角のプロットがコレクタ電流であり、三角のプロットがベース電流である。図９６はベース－エミッタ間の電圧を変化させたときの電流増幅率を示す。ベース－エミッタ間電圧が約１．１５Ｖ付近から電流増幅率が増加し、ベース－エミッタ間電圧が１．４７Ｖに達したとき最大電流増幅率が１０６に達した。図９７はコレクタ電圧に対するコレクタ電流を示す。同図は、ベース電圧を変化させたときのデータを４系列示している。同図によって、広いコレクタ電圧の範囲でコレクタ電流が安定して流れることが示された。図９８は、電流増幅率が１となるカットオフ周波数を求めるための実験データを示す。ベース－エミッタ間電圧が１．５Ｖである場合においてカットオフ周波数１５ＧＨｚの値が得られた。図９９は、電流増幅率が１となる最大発振周波数を求めるための実験データを示す。ベース－エミッタ間電圧が１．４５Ｖである場合において最大発振周波数９ＧＨｚの値が得られた。
　図１００は、デバイス用薄膜３１０８を形成した段階における、２次イオン質量分析法による深さプロファイルを測定したデータである。Ａｓの原子濃度、Ｃの原子濃度、ＩｎＧａＡｓ中のＳｉの原子濃度、およびＧａＡｓ中のＳｉの原子濃度値が、それぞれの深さに対応して示されている。範囲３２０２は、サブエミッタ層およびエミッタ層であるＧａＡｓおよびＩｎＧａＰである。範囲３２０４は、ベース層であるｐ－ＧａＡｓである。範囲３２０６は、コレクタ層であるｎ－ＧａＡｓである。範囲３２０８は、サブコレクタ層であるｎ＋ＧａＡｓおよびエッチストップ層であるＩｎＧａＰである。範囲３２１０は、バッファ層であるＧａＡｓおよびＡｌＧａＡｓである。範囲３２１２は、シード層であるＧｅである。
　図１０１は、ＨＢＴ３１００と同時に形成したＨＢＴの断面を示すＴＥＭ写真である。シリコン３２２０の上にＧｅ層３２２２、バッファ層３２２４、サブコレクタ層３２２６、コレクタ層３２２８、ベース層３２３０、サブエミッタ層およびエミッタ層３２３２が順次形成されている。サブコレクタ層３２２６に接触してコレクタ電極３２３４が形成され、ベース層３２３０に接触してベース電極３２３６が形成され、エミッタ層３２３２に接してエミッタ電極３２３８が形成されていることが示された。
　図１０２は、比較のために示すＴＥＭ写真であり、阻害層がないベタ基板にデバイス用薄膜を形成したＨＢＴを示す。３２４０で示す領域に多くの結晶欠陥が観察され、欠陥はＨＢＴの活性領域であるエミッタ－ベース－コレクタ領域に達している。一方、図１０１に示すＨＢＴでは、結晶欠陥は極めて少ない。図１０１に示すＨＢＴでは最大電流増幅率として１２３が得られたが、図１０２のＨＢＴでは最大電流増幅率は３０に過ぎなかった。
　以上の説明において電子デバイスの一例として、ＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）を例示した。しかし電子デバイスはＭＯＳＦＥＴに限られず、ＭＯＳＦＥＴの他、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）、シュードモルフィックＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ－ＨＥＭＴ）が例示できる。さらに電子デバイス１００として、ＭＥＳＦＥＴ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等が例示できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　なお、本明細書において、各要素を順次積層する積層方向を上方向と記載する場合がある。しかし、上記記載は、電子デバイス１００等の積層方向を、電子デバイス１００等の使用時に上になる方向に限定するものではない。本明細書において「上に形成される」とは、積層方向に形成されることを意味する。また、「上に形成される」とは、対象に接して形成される場合だけでなく、別の層を介して形成される場合をも含む。
１０　半導体基板、１１　主面、１２　ベース基板、１３　絶縁層、１４　Ｓｉ結晶層、１６　シード結晶、１８　化合物半導体、１９　表面、２０　半導体基板、２５　阻害層、２６　シード結晶、２７　開口、２８　化合物半導体、３０　半導体基板、３４　Ｓｉ結晶層、３６　シード結晶、３８　化合物半導体、４０　半導体基板、４１　面、４３　上面、４４　Ｓｉ結晶層、４５　阻害層、４６　シード結晶、４８　化合物半導体、１００　電子デバイス、１０２　ＳＯＩ基板、１０４　阻害層、１０５　開口、１０６　Ｇｅ結晶層、１０８　シード化合物半導体結晶、１１０　第１化合物半導体結晶、１１２　第２化合物半導体結晶、１１４　ゲート絶縁膜、１１６　ゲート電極、１１８　ソース・ドレイン電極、１２０　欠陥捕捉部、１３０　欠陥捕捉部、１６２　Ｓｉ基板、１６４　絶縁層、１６６　Ｓｉ結晶層、１７２　主面、２００　電子デバイス、３００　電子デバイス、４００　電子デバイス、４０２　バッファ層、５００　電子デバイス、５０２　ソース・ドレイン電極、６００　電子デバイス、６０２　ソース・ドレイン電極、７００　電子デバイス、７０２　下部ゲート絶縁膜、７０４　下部ゲート電極、８０１　半導体基板、８０２　ＳＯＩ基板、８０３　領域、８０４　阻害層、８０６　開口、８０８　コレクタ電極、８１０　エミッタ電極、８１２　ベース電極、８２０　Ｇｅ結晶層、８２２　バッファ層、８２４　化合物半導体機能層、８６２　Ｓｉ基板、８６４　絶縁層、８６６　Ｓｉ結晶層、８７２　主面、８８０　ＭＩＳＦＥＴ、８８２　ウエル、８８８　ゲート電極、１１０１　半導体基板、１１０２　ＳＯＩ基板、１１０８　コレクタ電極、１１１０　エミッタ電極、１１１２　ベース電極、１１２０　Ｇｅ結晶層、１１２２　ＩｎＧａＰ層、１１２３　ＩｎＧａＰ層、１１２４　化合物半導体機能層、１１２５　付随層、１１３０　Ｇｅ膜、１１６２　Ｓｉ基板、１１６４　絶縁層、１１６６　Ｓｉ結晶層、１１７２　主面、１２０１　半導体基板、１２０２　シード結晶層、１２０４　ＧａＡｓ層、１３０１　半導体基板、２１０２　Ｓｉ基板、２１０４　阻害層、２１０６　Ｇｅ結晶層、２１０８　化合物半導体、２２０２　Ｓｉ基板、２２０４　ＳｉＯ２膜、２２０６　Ｇｅ結晶、２２０８　ＧａＡｓ結晶、３０００　半導体デバイス用基板、３００２　阻害層、３００４　デバイス用薄膜、３００６　犠牲成長部、３１００　ＨＢＴ、３１０２　阻害層、３１０８　デバイス用薄膜、３１１０　犠牲成長部、３１１２　エミッタ電極、３１１４　ベース電極、３１１６　コレクタ電極　３１１８　フィールド絶縁膜、３１２０　配線、３１２２　配線、３１２４　コレクタ配線、３１２６　エミッタ配線、３１２８　ベース配線、３１３０　コレクタパッド、３１３２　エミッタパッド、３１３４　ベースパッド、３１５０　ＨＢＴ素子、３２０２　範囲、３２０４　範囲、３２０６　範囲、３２０８　範囲、３２１０　範囲、３２１２　範囲、３２２０　シリコン、３２２４　バッファ層、３２２６　サブコレクタ層、３２３０　ベース層、３２３２　エミッタ層、３２３４　コレクタ電極、３２３６　ベース電極、３２３８　エミッタ電極

Claims (44)

  1. 　ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、
    　前記Ｓｉ結晶層上に設けられてアニールされたシード結晶と、
    　前記シード結晶に格子整合または擬格子整合している化合物半導体と
    　を備える半導体基板。
  2. 　前記化合物半導体の結晶成長を阻害する阻害層を更に備え、
    　前記阻害層が前記Ｓｉ結晶層にまで貫通する開口を有し、
    　前記シード結晶が前記開口の内部に設けられている
    　請求項１に記載の半導体基板。
  3. 　前記阻害層が前記Ｓｉ結晶層上に形成されている請求項２に記載の半導体基板。
  4. 　前記化合物半導体の前記開口に含まれる部分が√２未満のアスペクト比を有する請求項２に記載の半導体基板。
  5. 　前記化合物半導体が、
    　前記シード結晶上で、前記阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、
    　前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶と
    　を有する請求項２に記載の半導体基板。
  6. 　前記ラテラル成長化合物半導体結晶が、
    　前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長した第１化合物半導体結晶と、
    　前記第１化合物半導体結晶を核として前記阻害層に沿って前記第１化合物半導体結晶と異なる方向にラテラル成長した第２化合物半導体結晶と
    　を有する請求項５に記載の半導体基板。
  7. 　前記Ｓｉ結晶層と、前記シード結晶と、前記化合物半導体とが前記ベース基板に略平行に形成されている請求項１に記載の半導体基板。
  8. 　前記Ｓｉ結晶層の上面を覆い、前記化合物半導体の結晶成長を阻害する阻害層を更に備えた請求項７に記載の半導体基板。
  9. 　前記Ｓｉ結晶層における前記シード結晶が設けられている領域以外の領域を熱酸化することにより前記阻害層が形成されている請求項２に記載の半導体基板。
  10. 　複数の前記シード結晶が前記Ｓｉ結晶層上に等間隔に設けられている請求項１に記載の半導体基板。
  11. 　前記シード結晶は、前記アニールにおいて生じる熱ストレスによって欠陥が発生しない大きさである請求項１に記載の半導体基板。
  12. 　前記シード結晶の内部に生じた欠陥を捕捉する欠陥捕捉部を更に備え、
    　前記シード結晶に含まれる任意の点から前記欠陥捕捉部までの最大の距離が、前記アニールにおいて前記欠陥が移動可能な距離よりも小さい
    　請求項１に記載の半導体基板。
  13. 　前記欠陥捕捉部は、前記シード結晶の界面または表面であって、前記ベース基板に略平行でない方向の面である請求項１２に記載の半導体基板。
  14. 　前記シード結晶が、結晶成長したＳｉｘＧｅ１－ｘ（０≦ｘ＜１）結晶または５００℃以下の温度で結晶成長したＧａＡｓを含む請求項１に記載の半導体基板。
  15. 　前記シード結晶の前記化合物半導体との界面が気体のＰ化合物により表面処理されている請求項１に記載の半導体基板。
  16. 　前記化合物半導体が３－５族化合物半導体または２－６族化合物半導体である請求項１に記載の半導体基板。
  17. 　前記化合物半導体が３－５族化合物半導体であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む請求項１６に記載の半導体基板。
  18. 　前記化合物半導体はＰを含む３－５族化合物半導体からなるバッファ層を含み、
    　前記バッファ層は前記シード結晶に格子整合または擬格子整合する
    請求項１に記載の半導体基板。
  19. 　前記シード結晶の表面の転位密度が１×１０６／ｃｍ２以下である請求項１に記載の半導体基板。
  20. 　前記Ｓｉ結晶層の前記シード結晶に覆われていない部分に設けられたＳｉ半導体デバイスを更に備える請求項１に記載の半導体基板。
  21. 　前記ベース基板が単結晶のＳｉであり、
    　前記ベース基板の前記シード結晶に覆われていない部分に設けられたＳｉ半導体デバイスを更に備える
    　請求項１に記載の半導体基板。
  22. 　前記Ｓｉ結晶層の前記シード結晶が形成される面は、（１００）面、（１１０）面、（１１１）面、（１００）面と結晶学的に等価な面、（１１０）面と結晶学的に等価な面、および（１１１）面と結晶学的に等価な面、から選択されたいずれか一つの結晶面から傾いたオフ角を有する請求項１に記載の半導体基板。
  23. 　前記オフ角が２°以上６°以下である請求項２２に記載の半導体基板。
  24. 　前記シード結晶の底面積が１ｍｍ2以下である請求項１に記載の半導体基板。
  25. 　前記底面積が１６００μｍ2以下である請求項２４に記載の半導体基板。
  26. 　前記底面積が９００μｍ2以下である請求項２５に記載の半導体基板。
  27. 　前記シード結晶の底面の最大幅が８０μｍ以下である請求項１に記載の半導体基板。
  28. 　前記シード結晶の底面の最大幅が４０μｍ以下である請求項２７に記載の半導体基板。
  29. 　前記ベース基板が、（１００）面または（１００）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、
    　前記シード結晶の底面が長方形であり、
    　前記長方形の一辺が、前記ベース基板の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向、および＜００－１＞方向のいずれか一つと実質的に平行である
    　請求項１に記載の半導体基板。
  30. 　前記オフ角が２°以上６°以下である請求項２９に記載の半導体基板。
  31. 　前記ベース基板が、（１１１）面または（１１１）面と結晶学的に等価な面から傾いたオフ角を有する主面を有し、
    　前記シード結晶の底面が六角形であり、
    　前記六角形の一辺が、前記ベース基板の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向、および＜－１０１＞方向のいずれか一つと実質的に平行である
    　請求項１に記載の半導体基板。
  32. 　前記オフ角が２°以上６°以下である請求項３１に記載の半導体基板。
  33. 　前記阻害層の外形の最大幅が４２５０μｍ以下である請求項２に記載の半導体基板。
  34. 　前記阻害層の外形の最大幅が４００μｍ以下である請求項３３に記載の半導体基板。
  35. 　サブストレートと、
    　前記サブストレート上に設けられた絶縁層と、
    　前記絶縁層上に設けられたＳｉ結晶層と、
    　前記Ｓｉ結晶層上に設けられてアニールされたシード結晶と、
    　前記シード結晶に格子整合または擬格子整合している化合物半導体と、
    　前記化合物半導体を用いて形成された半導体デバイスと
    　を備える電子デバイス。
  36. 　前記化合物半導体の結晶成長を阻害する阻害層を更に備え、
    　前記阻害層が前記Ｓｉ結晶層にまで貫通する開口を有し、
    　前記シード結晶が前記開口の内部に設けられており、
    　前記化合物半導体が、前記シード結晶上で前記阻害層の表面よりも凸に結晶成長したシード化合物半導体結晶と、前記シード化合物半導体結晶を核として前記阻害層に沿ってラテラル成長したラテラル成長化合物半導体結晶とを有する請求項３５に記載の電子デバイス。
  37. 　ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有するＳＯＩ基板を準備する段階と、
    　前記Ｓｉ結晶層上にシード結晶を成長させる段階と、
    　前記シード結晶をアニールする段階と、
    　前記シード結晶に格子整合または擬格子整合する化合物半導体を結晶成長させる段階と
    　を備える半導体基板の製造方法。
  38. 　前記シード結晶を成長させる段階は、
    　前記化合物半導体の結晶成長を阻害する阻害層を前記Ｓｉ結晶層上に設ける段階と、
    　前記Ｓｉ結晶層にまで貫通する開口を前記阻害層に形成する段階と、
    　前記開口の内部に前記シード結晶を成長させる段階と
    　を含む請求項３７に記載の製造方法。
  39. 　前記化合物半導体を結晶成長させる段階の前に行われ、
    　前記Ｓｉ結晶層における前記シード結晶が設けられている領域以外の領域を熱酸化することにより、前記化合物半導体の結晶成長を阻害する阻害層を設ける段階を更に備える請求項３７に記載の製造方法。
  40. 　前記アニールする段階を、前記シード結晶に含まれる欠陥が前記シード結晶の外縁に移動できる温度および時間で行う請求項３７に記載の製造方法。
  41. 　前記アニールする段階を複数回繰返し行わせる段階を備える請求項３７に記載の製造方法。
  42. 　前記シード結晶を成長させる段階は、複数の前記シード結晶を等間隔に成長させる請求項３７に記載の製造方法。
  43. 　前記シード結晶を成長させる段階は、前記アニールによって生じる熱ストレスで前記シード結晶に欠陥が発生しない大きさに前記シード結晶を成長させる請求項３７に記載の製造方法。
  44. 　前記アニールする段階は、前記シード結晶の表面の転位密度を１×１０６／ｃｍ２以下にする請求項３８に記載の製造方法。
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