JPS61135115A - 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法 - Google Patents

半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法

Info

Publication number
JPS61135115A
JPS61135115A JP60268238A JP26823885A JPS61135115A JP S61135115 A JPS61135115 A JP S61135115A JP 60268238 A JP60268238 A JP 60268238A JP 26823885 A JP26823885 A JP 26823885A JP S61135115 A JPS61135115 A JP S61135115A
Authority
JP
Japan
Prior art keywords
layer
window
substrate
gaas
epitaxial film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60268238A
Other languages
English (en)
Inventor
ピーター　シエルドン
ラツセル　イー．ヘイエス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
US Department of Energy
US Government
Original Assignee
US Department of Energy
US Government
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by US Department of Energy, US Government filed Critical US Department of Energy
Publication of JPS61135115A publication Critical patent/JPS61135115A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/944—Shadow

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の分野〉 本発明は、半導体基板の上にエピタキシャル膜を付着さ
せることに関し、さらに詳しく述べれば、エピタキシャ
ル膜成長の選択パターン化を達成するために基板表面を
マスクする改良された方法に関する。特に、本発明は、
既に半導体デバイスが前もって内部に形成されたシリコ
ンのような半導体基板の上に、ヒ化ガリウムおよびゲル
マニウムのようなエピタキシャル膜を成長させる２層マ
スク方式の使用に関する。
〈従来の技術〉 単なる半導体基板表面にＧａＡｓおよび／または（３ｅ
のような高品質エピタキシャル膜を成長させることは、
実際に多くの応用の可能性がある。しかし、かかる膜を
成長させようとする場合にいろいろな問題が生じる。例
えば、３ｉ基板上にＧａＡＳを直接成長させることは、
核成長および格子不整合によって制限される。この材料
系に固有の問題があるにもかかわらず、高品質のＧａＡ
Ｓが中間層を介し、おるいは介さずに、３ｉ基板上に成
長されている。
米国特許第４，１１１，７２５号は、ＧａＡｓ基板上に
ＧａＡＳエピタキシャル膜を成長させる方法を開示して
いる。この特許で開示された方法は、無定形Ｓｉｏ２マ
スク層の使用により基板表面にＧａＡＳの分子線エピタ
キシ（ＭＢＥ）を付着させることからなる。ＳｉＯ２層
はまず基板上に形成され、次にＧａＡＳ成長に適したパ
ターンを作る標準のホトリ１〜グラフ法を用いてＳｉＯ
２マスクに開口が形成される。エピタキシャル膜が一部
パターン化された開口を通して付着されると、無定形層
は溶解される。そこでこれは、ＳｉＯ２マスクの頂部に
形成された残留ＧａＡＳを「除去する（ｌｉｆｔ　ｏｆ
ｆ）　Ｊと言われている。
米国特許第４，１１１，７２５号に記載された方法で特
有の問題が生じるのは、この方法をＳｉ！板などの上に
比較的厚いエピタキシャル膜を成長させるのに適用する
場合である。かかる厚いエピタキシャル膜成長は、その
半導体特性を最大に発揮させるために格子不整合材料系
で強く望まれている。残念ながら、単一な無定形マスク
層を完全に溶解して基板から完全かつきれいに除去する
ことは、先行技術の方法を用いると、特にエピタキシャ
ル膜が厚いときに極めて困難である。
この種の技術の極めて望ましい応用としては、基板に既
に３ｉ半導体デバイスが前もって形成されている３ｉ基
板上にＧａＡＳのようなエピタキシャル層を形成するこ
とが挙げられる。しかし、適当なマスク法を使用しなけ
れば、下に横たわるＳ１デバイスはＧａＡＳ膜の付着時
に（３ａまたはＡｓの拡散によって毒されることがある
。ざらに、不適切または不完全なマスク法から生じる不
完全な除去は、以後の金属化および処理に悪影響を及ぼ
し、かくして生じるデバイスの適性機能を阻害する。
〈発明の要旨〉 したがって本発明の１つの目的は、半導体基板上でのエ
ピタキシャル膜の成長を選択的にパターン化する方法を
提供することでおる。
本発明のもう１つの目的は、半導体基板上にエピタキシ
ャル膜を正確に位置させることができる改良されたマス
ク法を提供することである。
本発明のなおもう１つの目的は、単一８１基板チツプの
上に３ｉおよびＧａＡｓ半導体デバイスを組立てる方法
を提供することである。
上記の目的およびその、他の目的を達成するために、本
発明によれば、半導体基板上でエピタキシャル膜成長を
選択的にパターン化する方法が提供され、この方法には
、基板の表面にマスク部材を形成する工程が含まれてい
る。この二重層マスク部材は、基板上に配設された第１
層と、第１層を覆う第２層を含む少なくとも２つの層を
持っている。次に、第２層の選択された部分を除去する
ことによってその部分に窓を開け、その下の第１層を露
出させる。第１層は窓を通して導入された腐食剤にざら
され、その窓のすぐ下の基板面を露出するに十分な量の
第１層が溶解される。第１層は、窓に隣接する第２層の
縁の下を取除くことによって第２層に突出棚部分を作る
ことができるように、第２層よりも実質的に速い速度で
優先的に溶解されるよ′うになっている。欠く、エピタ
キシャル膜が窓のすぐ下の露出基板面に付着される。最
後に、腐食剤が窓から導入され、第１層の残りを溶解し
て第２層およびその上に付着している材料を除去し、基
板面の残りを完全に露出させる。
〈好ましい実７１１１態様の説明〉 ＧａＡｓのようなデバイス品質のエピタキシャル膜はい
ろいろな異なる半導体基板の上で成長されることは既に
明らかにされている。これらの方法は、例えば電界効果
トランジスタ（Ｆ、Ｅ、Ｔ、）の形成ならびに二重へテ
ロ接合レーザの形成に重要である。本発明は、単モノリ
シック３ｉウェーハ上にＳｉおよびＧａＡｓ集積回路を
形成するのに特に応用される。かかる半導体デバイスは
、高度に開発されたｓｉ　ＶＬＳＩ（超大規模集積）技
術と共にＧａＡＳの高周波または光電子能力の利用を可
能にする。ざらに、本発明の方法はモノリシック高能率
カスケード接合太陽電池にも応用される。
本発明特有の利益は、付着したエピタキシャル膜のエツ
ジ・デリニエーション（ｅｄａｅ　ｄｅｌｉ−ｎｅａｔ
ｉＯｎ　）をより良くするとともに、マスク自体に加え
て２層マスクに付着された厚い層の除去を一層容易にす
ることである。本発明のもう。
１つの明白な利益は、既に下層にある基板内の半導体デ
バイスの電気特性を変化させる危険のあるエピタキシャ
ル材料からの不純物に対して拡散障壁を作ることである
。
一般的に述べれば、本発明の方法は、基板の表面に２層
マスク部材を形成することによって、半導体基板の表面
にエピタキシャル膜を選択的にパターン化する工程を含
んでいる。このマスク部材は、基板表面に配設される第
１層と、第１層を覆う第２層とからなっている。第１層
は、それが選択された腐食剤に露出されるとき第２層や
基板よりもかなり大きな割合で優先的に溶解するような
材料から選択される。２層マスクの形成後、第２層の選
択された部分を除去することによってその部分に窓を開
けて、その窓部分の下にある第１層を露出する。
次に、選択された腐食剤が、窓のすぐ下の第１層の部分
を優先的に＠解するように窓を通して入れられる。この
工程によって、窓のすぐ下の基板面を露出させる。また
この工程は、窓に隣接する第２層のエツジの下を切り取
ることによって第２層が突き出た棚のような部分を作る
。
次にエピタキシャル膜が、任意の既知手段、好ましくは
ＭＢＥによって窓のすぐ下の露出した基板表面に付着さ
れる一方、多結晶材料が２層マスクの上に同時に付着さ
れる。最債に、第２層およびそれに付着された一切の材
料を除去して基板表面の残りを完全に露出させるように
、第１層を溶解する第２腐食剤が窓から入れられる。こ
のようにして、きれいに規定されたエピタキシャル膜が
、２層マスクの頂部層に作られた窓によって規定される
ような前もって選択された位置で基板表面に付着される
。
以下に第１図〜第５図を参照して本発明の特定実施例を
説明する。しかし、言うまでもなく、本発明は好適な実
施例の特定な物質およびパラメータに制限されると考え
るべきではなく、特許請求の範囲によって定義されるべ
きである。
第１図に示したように、３ｉ基板１０がまず選択される
。Ｓｉ、ＧａＡｓなどのような任意の適当な半導体基板
材料が本発明の方法で利用できる。しかしながら、本実
施例に選択された基板は３ｉであり、モノリシック・チ
ップの形であることが望ましい。次に２層マスク部材１
２が基板１０の表面１４に付着される。このマスク部材
１２は、基板１０の表面１４に付着される第１層１６と
、第１層１６を覆う第２層１８とを含んでいる。この好
適な実施例では、第１層１６は８１０２からなり、かつ
第２層は窒化シリコン（窒化ケイ素）からなる。
３１０２／窒化シリコンの２層組合せが選択されたのは
、ｓ　ｒ　０２が希フッ化水素酸腐食剤に露出されたと
き窒化シリコンよりもずっと速く優先的に腐食されるか
らである。ＳｉＯ２と窒化シリコンとのこの腐食速度比
は、窒化シリ゛コンの化学量によっていくらか影響され
ると思われる。２層成分を付・着させるためには任意の
適当な方法が利用される。ざらに、基板材料が影響を受
けないように予め選択された腐食剤を使用する場合に、
第２層の材料よりもずっと速い割合で第１層の材料が優
先的に腐食される限り、本発明では任意の２層マスク組
合せを使用することができる。この重要性は、本発明が
以下で詳しく説明されるにつれて明らかになると思う。
一旦２層マスク部材１２が基板１ｏの上に付着されると
、第２層１８の上部表面１９にパターン化手段が付着さ
れて、第２層の選択された部分を覆うようにする。第１
図に示される例では、パターン化手段は標準的なホトレ
ジスト材料２０から成り、そこに開口すなわち窓２２が
作られる。任意の標準的ホトリトグラフまたはホトレジ
スト付着装置および方法が、本発明に利用できる。ホト
レジストの目的は、窓２２を形成して、それを通してエ
ピタキシャル層が表面１４の上に最終的に付着されるよ
うにすることである。
−Ｈホトレジスト２０が２層マスク部材１２の表面に付
着されると、第２層１８の選択された部分が窓２２を通
してプラズマ腐食のような既知の方法を用いて溶解され
、第２図に示される通り層１８に第２の窓２４が作られ
る。この窓２４はホトレジスト２０によって画定される
。
好適な実施例では、窒化シリコンｍ１８の選択　“され
た部分が、ＣＦ４ベースの気体を用いるバレル型腐食装
置の中でプラズマ腐食された。この例では、窒化シリコ
ン層１８は８１０２層１６よりもかなり速い速度（４倍
の速さ）で腐食され、それによって８１０２層１６に事
実上影響を及ぼさずに窓２４を作る。このようにして、
Ｓ　＋　０２層はプラズマ腐食を止める働きをし、それ
によってホトレジスト２０が画定される窒化シリコンの
窓が開かれる。一旦この窓２４が形成されると、ホトレ
ジスト２０は技術的に周知の標準的ホトレジスト・スト
リッピング法によって除去される。
第２図および第３図を参照して本発明の方法をざらに説
明すると、次の工程では適当な腐食剤が窓２４を通して
入れられる。この工程を達成する最も簡単な方法は、ウ
ェーハすなわちチ、ツブ２５全体を腐食剤の浴に浸すこ
とで必る。
好適な実施例では、選択された腐食剤は緩衝ざれた希フ
ッ化水素（ＨＦ）酸腐食液である。その理由は、Ｍ衝さ
れたＨＦ溶液がＳｉＯ２の中で調節可能な腐食速度を提
供するからでおる。
ＨＦは窒化シリコンの１０倍の速さで５１０２゜を腐食
するので、窒化シリコンは殆んど除去されず、ｓ　＋　
０２の大部分は第３図に示される通り除去される。優先
的な腐食速度により、腐食剤は第２図の矢印２６によっ
て示される通り垂直方向の下方にＳｉＯ２を溶解すると
ともに、矢印２８によって示される通り、窒化シリコン
の下で水平方向にも溶解する。この優先腐食の結果とし
て、窓２４のすぐ下のＳｉＷ板１０の表面の一部３０は
露出されるが、同時に窓２４のすぐ隣りの窒化シリコン
のエツジの下方を切り込むことによって窒化シリコン層
１８の突き出た棚部分３２が作られる。表面３０を露出
しかつ棚部分３２を作るように十分なＳｉＯ２が一旦除
去されると、ウェーハ２５はＨＦ浴から取り出される。
別の実施例では、窓２４のすぐ下のＳｉＯ２のみかまず
溶解される。一旦表面部分３０が完全に露出されると、
ＳｉＯ２は棚部分３２を作るように第２腐食剤による処
理を施される。
ウェーハ２５がＨＦ浴から取り出されると、次にエピタ
キシャル層が直ちに付着される。第４図に示される通り
、エピタキシャル膜の層３４は、３ｉに直接付着される
（３ｅの第１層３６と、その次に付着させたかなり厚い
ＧａＡＳの第２層３８とを含んでいる。好適な形では、
ＧａＡｓ／Ｇｅ層は標準的なＭＢＥ法により窓２４を通
して３ｉ表面３０の上に付着される。しかし、化学蒸着
（ＣＶＤ）、金属有機化学蒸着（ＭＯＣＶＤ）などのよ
うな他の付着方法も利用することができる。ざらに、エ
ピタキシャル材料は周期表の第１Ｖ族元素および第■族
元素と第Ｖ族元素との組合せから選択することができる
。前述の通り、好適なエピタキシャル材料はＱｅおよび
ＧａＡＳで必る。
第４図に示される通り、３ｉ表面に形成された（３ｅお
よびＧａＡＳはいずれも単結晶すなわちエピタキシャル
成長の形であるが、第２層１８の窒化シリコン上に付着
された００層４０およびＧａＡＳ層４２は多結晶の形で
ある。より厚い上部層が成長されるにつれてＧａＡＳの
転位密度が減少することは既に明らかにされているので
、また転位密度の有効減少は増強された電気的および光
学的特性に相当するので、材料品質を最適化するために
ＧａＡＳ上部層上部層厚８を２．０ミクロン以上に成長
させることが強く望まれる。窒化シリコン層１８の棚部
分３２により、棚部分３２のすぐ下の陰になるＳｉＯ２
の表面４４上にはＧｅもＧａＡＳも付着されない点に注
目すべきでおる。これは本発明方法の最終段階で重要な
因子である。
ＧｅおよびＧａＡＳの層が−Ｈ３ｉ表面３０に形成され
ると、第２腐食剤が窓２４を通して入れられる。好適な
形では、この腐食剤は濃ＨＦ腐食溶液からなり、この中
にウェーハ２５が浸漬される。濃ＨＦは、それと接触す
るＧａＡｓ、Ｇｅまたは３ｉ表面を溶解せず、また悪影
響を及ぼさないが、ＳｉＯ２を急速に侵す。棚部分３２
の陰になっているきれいなＳｉＯ２表面４４が与えられ
ているので、ＨＦ腐食溶液は表面４４で５ｉ０２Ｅの残
り部分を急速に浸し、そのためこの部分は溶解される。
これによって、窒化シリコン層１８とその上の多結晶Ｇ
ｅ層４０および多結晶ＧａＡｓ層４２は完全に除去され
て、第５図に示されるような構造が残る。この場合もま
た腐食剤溶液の選択は、第１層１６と基板１０およびエ
ピタキシャル膜３４について選択された材料次第で様々
である。しかし、本発明方法のあらゆる工程で使用され
るいかなる腐食剤も、ＧａＡＳ、ＧｅまたはＳｌを変化
させたり影響を及ぼしてはならない。
前に示された通り、エピタキシャル膜３４の好適な材料
はＧａＡｓ／Ｇｅで必る。この理由は、ＧａＡｓと３ｉ
との間に格子構造の実質的な不整合が存在する場合に、
中間Ｇｅ層が３ｉ上のＧａＡＳの核生成に役立つからで
ある。しかし、ＧａＡＳは所望ならばＳｌの上に直接成
長させることができる。さらに、３組の■−■化合物（
例えばＡＩＧａＡＳ’）および４組の■−Ｖ化合物のよ
うなその他のエピタキシャル膜を上述の方法で成長させ
ることもできる。
本発明の利点の１つは、２ｍマスク部材の第２Ｍおよび
その上に付着された材料をきれいに除去できることであ
る。前に示された通り、エピタキシャル材料、待にＧａ
ＡＳの厚い層を成長させることが望ましい。先行技術の
エピタキシャル成長法に伴う問題の１つは、かかる厚い
エピタキシャル材料を成長させた場合には、単層マスク
法はきれいな除去を得るには不十分で必ったということ
でめる。その結果、マスク材料の若干は半導体基板に付
いて残り、それによって半導体デバイスの完全な作動が
阻害された。
本発明はこの問題を解消することができる。
本発明のもう１つの利点は、最初にＳｉ％板内に８１半
導体デバイスを形成したのち、ＧａＡｓまたはその他の
エピタキシャル材料を付着させることが可能になること
である。モノリシック３ｉチツプ内に３ｉ半導体デバイ
スを作る方法は技術的に周知である。かかる３ｉ半導体
デバイスの形成は一般に非常な高温を必要とする。Ｇａ
ＡＳａよび他の同様なエピタキシャル材料が付着されて
形成される温度は、３ｉ半導体デバイスの処理に必要と
される温度よりもかなり低い。ざらに、かかるエピタキ
シャル材料はＳｉ半導体生産に必要な高温によってかな
りマイナスな影響を受ける。その結果、３ｉ半導体デバ
イスをまずモノリシック３ｉチツプに形成したのち、そ
の後その上にＧａＡｓその他のエピタキシャルを付着し
なけばならない。
第６図は３ｉ半導体チップの上に３ｉ半導体デバイスお
よびＧａＡＳ／Ｇｅエピタキシャル半導体デバイスの両
方を備えている３ｉ半導体チップの断面図を示す。ざら
に詳しく述べれば、３ｉ基板材料１０には前もって形成
された複数の３ｉ半導体デバイス４６が含まれている。
デバイス４６の間の区域４８は、エピタキシャル材料が
形成される区域でおる。第６図では、そこに示されてい
るエピタキシャル材料３４は、上記に詳しく説明された
通り、区域４８に最初に付着された（３ｅ層３６と、そ
の後でこのＧｅ層３６上に付着されたＧａＡｓ層３８を
有している。かくして第１図に示されたレジストのパタ
ーン化は、半導体デバイス４６を含む基板１０の区域を
覆うように設計される。これによって、ホトレジスト２
０の間の窓が区域４８の上に形成される。第゛６図に示
したようなデバイスを形成する際に、本発明により２つ
の利点がもたらされる。まず、第１に、第４図に示した
ような第２層１８の突出棚部分３２により、エピタキシ
ャル層３４は半導体デバイス４６の上の基板表面上に直
接付着されない。これは、エピタキシャル材料の拡散に
より半導体デバイス４６が毒されるのを防止する。例え
ば、（３ａおよびＡＳはＳｉ半導体デバイスのドープ剤
であり、従って半導体デバイス４６の電気特性を変える
。かくして、本発明における２層マスク部材はＧａおよ
びＡＳに対する拡散障壁として作用する。第２に、本発
明は、エピタキシャル成長に先立ってすべての高温Ｓ１
デバイス処理を行なうことができる。これは、第７図に
示される通り、エピタキシャル半導体デバイスおよびＳ
ｉ半導体デバイスの両方を単一の８１モノリシツク・チ
ップの上に形成することを可能にする。
第７図に示した単一３ｉモノリシツク・チップ５０は、
チップ中に埋め込まれた８１半導体デバイス４６と、チ
ップの上に形成されたエピタキシャル半導体Ｍ３４とを
持っている。このように、同じＳ１モノリシツク・チッ
プに、高度に開発されたＳｉ　　ＶＬＳＩ技術と共にＧ
ａ。
Ａｓの高周波または光電子能力をもたせることができる
。第７図は、本発明の方法によりＳｉチップの上にエピ
タキシャル層が形成されたＳ１チツクの実際の顕微鏡写
真をよく表わしていることが注目される。ＧａＡＳ／Ｇ
ｅ層３４の極めて明確に画定されたエツジが、３ｉチッ
プ５０の上に残留マスク材料または多結晶ＧａＡＳを残
さずに形成される。これはチップ５０の上にデバイス３
４と３６との間にきれいな相互接続を形成させる。
〈実施例〉 実施例１゜ ＱｅおよびＧａＡＳのエピタキシャル層を３ｉ基板の上
に成長させた。実施例１に使用された３ｉ基板は、方向
＜１００＞から＜１１１≧に向って２°ずらした、厚く
ドープ処理されたｐ−型であった。エピタキシャル層の
成長に先立って、８１基板は標準のシリコン洗浄操作を
用いて処理された。Ｓ１洗浄操作復、基板は表面酸化物
を除去するために希フッ化水素酸で腐食された。
次にこの試料はインジウムと共にＭｏブロックの上に速
やかに置かれ、ＭＢＥ装置に移された。
未ドープ処理のＧｅ層が熱分解窒化ホウ素源から約０．
４人／秒の速度でまず付着された。Ｇｅ膜の全厚さは０
．２ミクロン程度であり、３００℃の基板温度で付着さ
れた。一旦（３ｅ層が完成されると、基板温度は６１０
’Ｃまで増加され、４ミクロンの厚さのＧａＡＳが１ミ
クロン／時間の速度で付着された。ＧａＡＳの最初の０
．５ミクロンは未ドープ処理であり、残りの３．５ミク
ロンはＳｎでドープ処理された。このＧ’ａＡＳ構造は
測定の目的でのみ電気特性を評価するのに用いられた。
成長のいろいろな段階でＧａＡｓ／Ｇｅ層の表面構造お
よび形態を調査するために、反射高エネルギー電子回折
（ＲＨＥＥＤ）が使用された。成長した層の表面形態は
、鏡のように平滑で再現性が極めて良好であった。巨視
的に見ると、Ｓｉ上に成長されたＧａＡＳ膜は、高品質
ＭＢＥ　　ＧａＡｓ層と区別がつかなかった。成長層の
品質を評価するために、ファン・デル・パラ−ホール（
Ｖａｎｄｅｒ　　Ｐａｕｗ−Ｈａｌｌ　＞の測定が行な
われた。２８００ｃｆ／　Ｖ−秒の全部移動性が、４ｘ
１０１７キヤリア／ｃ１３のレベルでドープ処理された
Ｇｅ／Ｓ　ｉの上に成長されたｎ−型ＧａＡｓについて
測定された。同じレベルでドープ処理されたＭＢＥ成長
されたＧａＡｓ／ＧａＡＳ構造ハ３２００ＣＩ２／Ｖ　
−秒（７）Ｉａ性を示した。これは、８１基板上に成長
されたＧａＡｓ／Ｇｅに対して移動性の差がわずかに１
２，５％であることを示した。キャパシタンス−電圧測
定はホール効果のデータを立証するとともに、ＧａＡｓ
層が減損領ｙＪ、（ｄｅｐｌｅｔｅｄ　ｒｅｇｉｏｎ　
＞内で均一にドープ処理されたことを示した。
この実施例１は、３ｉ上にデバイス品質のＧａＡｓを成
長させる可能性が、モノリシックＧａＡＳ／３　ｉ集積
回路を含む新しいデバイス構造物を作る機会を提供する
ことを明示した。
本発明の方法は、下層にある３ｉデバイスの破壊または
変形を防止しながら、かかる構造物を形成するのに必要
なきれいな除去法を提供する。
実施例２゜ 本発明の特有の試験には、方向＜ｉｏｏ＞に名目上配合
された３ｉ基板の調製を含めた。３ｉ基板の洗浄後、７
０００人の熱酸化物を３ｉ基板の上に成長させた。次に
この８１０２層の上に、窒化シリコン・ターゲットから
ＲＦスパッタにより２０００人の窒化シリコンを付着さ
せた。窒化シリコンは、基板を２００℃に保持して、５
００人／分の速度で付着された。この構造物は次に、第
１図に示されたような在来のホトリトグラフ法を用いて
パターン化された。窒化シリコン層は次に、ＣＦ４ベー
ス気体（ＬＳＥＤＥ　１００）を用いてバレル型腐食装
置の中でプラズマ腐食された。スパッタ付着膜で得られ
た窒化シリコン組成では、窒化シリコンの有効腐食速度
はｓ　ｒ　Ｏ２のそれの約４倍の速さであった。したが
って、Ｓ　＋　０２はプラズマ腐食を停止させる働きを
したし、またホトレジストにより画定された窓を開けた
。次にレジストは取除かれ、つ工−ハは完全に除油され
た。
ウェーハは次に、緩衝された希フッ化水素酸腐食液の中
に浸された。ＨＦはＳｉＯ２を窒化シリコンより１０倍
速く腐食したので、第３図に示される突出棚部分が形成
された。ウェーハは次に、インジウムと共にＭｏブロッ
クの上に速やかに置かれ、ＭＢＥ装置に移された。意図
せずにドープされた（３ｅ層が、熱分解窒化ホウ素源か
ら約０．４人／秒の速度で付着された。層の全厚さは５
００人でおり、それは３００℃の基板温度で付着された
。一旦Ｑｅ層が完成されると、５０００人のＧａＡＳが
６１０’Ｃの基板温度で付着された。成長が完成される
と、この試料はＭＯブロックから取除かれて、ＩａＨＦ
腐食溶液の中に浸された。この腐食剤は残りのＳｉＯ２
層を速やかに侵し、ＧａＡＳ／Ｇｅ／窒化シリコン層を
除去させ、第５図に示される構造と同様な構造を残した
。
実施例３゜ 本発明の方法をさらに試験するために、いかなる窒化シ
リコン層も持たない単層Ｓ！０２マスクが使用され、実
施例２に示されたようなパターン化の方法がその後で使
用された。この実施例における処理順序および成長条件
は、窒化シリコン層をなくした以外は実施例２で説明さ
れたものと同じであった。この例では、除去が不完全で
あったし、Ｇ　ａ　Ａ　Ｓ　／　Ｇ　ｅ　／　Ｓ　！　
０２残留材料がＳｉ基板の上に残った。温度を上げてＨ
Ｆ内で超音波攪拌したが、除去は完全にはできなかった
。この例では、ＧａＡＳエピタキシャル層のエツジの鋭
さは極端に劣っていた。
したがって、本発明にあける２層マスク法は完全な除去
をもたらす点で明らかに有利である。
本発明の方法にしたがって作られた実施例２により得ら
れた構造物をマスクの除去の前に調べたところ、反射高
エネルギー電子回折（Ｒ）−ＩＥＥＤ）パターンは、単
結晶ＧａＡＳおよびＧｅが３ｉ基板上に形成されること
、および２層マスクが存在する区域では主に多結晶成長
がなされていることを明瞭に示した。さらに、完成した
構造物の走査電子顕微鏡写真は、極めて良好なエツジの
ｉざで完全に除去されていることを示した。この結果、
比較的厚いＧａＡＳ／Ｇｅ層を除去する能力は熱成長ｓ
　ｒ　０２　層をそれよりかなり厚いＣＶＤ　　ＳｉＯ
２膜に変えることによって実現し得るものと思われる。
除去を行なうのと同様に重要なことは、２層マスクがＭ
ＢＥ成長の間に存在するＧａ、ＡＳおよび（３ｅに対す
る拡散障壁として作用する必要があることである。これ
らの不純物は、３ｉデバイスの活性領域に拡散を許され
たならば、前述のようにその所望の特性を変えてしまう
ことができる。実施例２にしたがって形成されたデバイ
スの３１のイオン・マイクロプローブの深さのプロフィ
ルが、この２層マスクをラスタートＯ５イオン・ビーム
によるカメ力（Ｃａ−ｍｅｃａ）　ｉｍｓ　−３ｆ二次
イオン質量分析器を用いて除去した区域から得られた。
このプロフィルは、ＧａＡｓ／Ｇｅ成長環境を受けなか
った純３ｉ基板から得られたプロフィルと同じであった
。このことは、これらの不純物が測定可能量はどのかな
りの量で存在していないこと、従って２層マスクがＧａ
ＡＳおよびＧｅに対する拡散障壁として作用することを
明示した。
上記の説明および実施例から明らかなように、本発明は
極めて強力な半導体デバイスを作る重要な方法を提供す
るものである。本発明はＧａＡＳ上部層を゛比較的低温
で成長させる前に基板デバイスを高温で予め処理する。
ことができるので、（３ａまたはＡＳ不純物の３ｉその
他の半導体基板への拡散は生じず、その基板内の予め処
理されたデバイスの性能を妨げることはない。
ざらに、予め処理されたＳ１デバイスがそのように存在
する場合、それらの３ｉデバイスを含む基板区域内のエ
ピタキシャル成長から容易にそれらをマスクしうるので
、無用の多結晶成長は容易にかつ完全に除去され、それ
によって下層にある予め処理されたデバイスを露出する
こができる。これが必要なのは、予め処理された３ｉ半
導体デバイスおよびエピタキシャル■−■半導体デバイ
スを持つかかるデバイスの最終処理段階で、同じチップ
上の半導体デバイス間で適当な相互接続が行なわれるよ
うな場合である。最終処理段階が後に残っている多結晶
断片によって妨害されずに進められるように、除去が１
００％達成されることが重要である。本発明はかかる１
００％除去を可能にする。最債に、本発明においては、
エビタギシャル成長の間に存在するエピタキシャル層の
材料に対しての拡散バリヤとして２層マスクを作用させ
ることもできる。かくて、本発明は除去に関する従来の
問題を克服して、円滑で、明白なエピタキシャル層接合
を作るとともに強力な半導体デバイスの形成を可能にす
る。
上記は本発明の詳細な説明としてのみ考慮されるべきも
のであって、本発明は上記説明に限定されるものではな
い。特許請求の範囲内で種々の変形が可能であることは
当業者に明らかであろう。
【図面の簡単な説明】
第１図、第２図、第３図、第４図および第５図は本発明
の１つの実施例による処理のいろいろな段階における半
導体デバイスの断面図；第６図は本発明により形成され
た半導体基板の断面図であり、本発明の方法を実施する
前に基板内に半導体デバイスを前もって形成しである場
合を説明するもの；および第７図は本発明の方法にした
がって半導体デバイスをチップ上にパターン化したシリ
コン・チップの頂部平面図である。 １０・・・基板、１２・・・２層マスク、１６・・・第
１層、１８・・・第２Ｍ、２０・・・ホトレジスト、２
４・・・窓、３２・・・突出棚部分、３４・・・エピタ
キシャル膜。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の表面上に、前記基板上に配設される第
    １層とこの第１層を覆う第２層とからなる少なくとも２
    つの層を有するマスク部材を形成する工程と； 前記第２層の選択された部分をその下の前 記第１層を露出するように除去することによって前記部
    分に窓を開ける工程と； 前記窓の真下にある基板表面を露出するに 十分な量の前記第１層を溶解するために前記窓を通して
    導入した腐食剤を前記第１層に作用せしめ、その際、前
    記第１層は前記第２層より実質的に速い速度で優先的に
    溶解されるようにして、前記窓に隣接する第２層の縁の
    下の第１層を取除くことによつて前記第２層に突出棚部
    分を形成せしめる工程と； 前記窓の真下に露出された前記基板表面上 にエピタキシャル膜を付着させる工程と；そして、 前記窓から腐食剤を導入して前記第１層の 残りを溶解せしめることによって前記第２層およびその
    上に付着された物質を取除いて、前記基板表面の残部を
    完全に露出させる工程とからなることを特徴とする、半
    導体基板上にエピタキシャル膜成長を選択的にパターン
    化する方法。 ２、前記窓は、ホトレジスト手段で前記第２層の表面を
    選択的にパターン化しかつ残りの露出された第２層を腐
    食させて該第２層に窓を形成することによって開けられ
    、その際、前記第１層は前記腐食を実質的に受けないよ
    うにしたことを特徴とする特許請求の範囲第１項記載の
    方法。 ３、前記窓を作るのに用いられる予め選択された腐食剤
    にさらされたときに、前記第２層は前記第１層よりも実
    質的に速い速度で優先的に溶解するようにしたことを特
    徴とする特許請求の範囲第１項記載の方法。 ４、前記第１層は二酸化シリコンであり、前記第２層は
    窒化シリコンであることを特徴とする特許請求の範囲第
    １項記載の方法。 ５、前記第１層を優先的に溶解する前記腐食剤はフッ化
    水素酸からなることを特徴とする特許請求の範囲第４項
    記載の方法。 ６、前記エピタキシャル膜はＧａＡｓ、Ｇｅおよびそれ
    らの組合せからなる群から選択されることを特徴とする
    特許請求の範囲第１項記載の方法。 ７、前記エピタキシャル膜は分子線エピタキシによつて
    前記基板上に付着されることを特徴とする特許請求の範
    囲第１項記載の方法。 ８、前記基板はシリコンからなることを特徴とする特許
    請求の範囲第１項記載の方法。 ９、前記突出棚部分は少なくとも前記第１層の一部を前
    記エピタキシャル膜の付着から保護し、これによって最
    終腐食剤により侵される部位を与えるようにして、前記
    第１層の残りの溶解と前記第２層の完全な除去を可能に
    することを特徴とする特許請求の範囲第１項記載の方法
    。 １０、前記第１層は、前記窓を通して導入された最初の
    腐食剤によって、基板に向って垂直方向および第２層の
    底面に沿つて水平方向にいずれも実質的に同じ速度で溶
    解され、それによつて前記突出棚部分が形成されること
    を特徴とする特許請求の範囲第１項記載の方法。
JP60268238A 1984-12-04 1985-11-28 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法 Pending JPS61135115A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/678,202 US4614564A (en) 1984-12-04 1984-12-04 Process for selectively patterning epitaxial film growth on a semiconductor substrate
US678202 1984-12-04

Publications (1)

Publication Number Publication Date
JPS61135115A true JPS61135115A (ja) 1986-06-23

Family

ID=24721816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60268238A Pending JPS61135115A (ja) 1984-12-04 1985-11-28 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法

Country Status (2)

Country Link
US (1) US4614564A (ja)
JP (1) JPS61135115A (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009084238A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
WO2009084241A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
WO2009084240A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
WO2009084239A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177169A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板および半導体基板の製造方法
WO2010038463A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038464A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038462A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法
WO2010038460A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038461A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010061616A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
JP2010153845A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
JP2010153847A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
JP2010532817A (ja) * 2007-04-03 2010-10-14 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 局所皮膜の堆積方法
WO2011033776A1 (ja) * 2009-09-17 2011-03-24 住友化学株式会社 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
JP2011096707A (ja) * 2009-10-27 2011-05-12 Stanley Electric Co Ltd 半導体素子の製造方法
US8633496B2 (en) 2009-06-05 2014-01-21 Sumitomo Chemical Company, Limited Optical device and semiconductor wafer
US8823141B2 (en) 2009-03-11 2014-09-02 Sumitomo Chemical Company, Limited Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device
US8835906B2 (en) 2009-06-05 2014-09-16 National Institute Of Advanced Industrial Science And Technology Sensor, semiconductor wafer, and method of producing semiconductor wafer
US8835980B2 (en) 2009-06-05 2014-09-16 National Institute Of Advanced Industrial Science And Technology Semiconductor wafer, photoelectric conversion device, method of producing semiconductor wafer, and method of producing photoelectric conversion device
US8890213B2 (en) 2009-05-22 2014-11-18 Sumitomo Chemical Company, Limited Semiconductor wafer, electronic device, a method of producing semiconductor wafer, and method of producing electronic device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677737A (en) * 1986-05-23 1987-07-07 Tektronix, Inc. Self aligned zero overlap charge coupled device
US4687541A (en) * 1986-09-22 1987-08-18 Rockwell International Corporation Dual deposition single level lift-off process
JPS63108709A (ja) * 1986-10-25 1988-05-13 Toyota Central Res & Dev Lab Inc 半導体装置およびその製造方法
US5192701A (en) * 1988-03-17 1993-03-09 Kabushiki Kaisha Toshiba Method of manufacturing field effect transistors having different threshold voltages
GB2228617A (en) * 1989-02-27 1990-08-29 Philips Electronic Associated A method of manufacturing a semiconductor device having a mesa structure
US5126287A (en) * 1990-06-07 1992-06-30 Mcnc Self-aligned electron emitter fabrication method and devices formed thereby
US5084409A (en) * 1990-06-26 1992-01-28 Texas Instruments Incorporated Method for patterned heteroepitaxial growth
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
US5212112A (en) * 1991-05-23 1993-05-18 At&T Bell Laboratories Selective epitaxy of silicon in silicon dioxide apertures with suppression of unwanted formation of facets
DE59209978D1 (de) * 1991-09-23 2003-03-27 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors
US5903243A (en) * 1993-03-11 1999-05-11 Fed Corporation Compact, body-mountable field emission display device, and display panel having utility for use therewith
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
WO1994020975A1 (en) * 1993-03-11 1994-09-15 Fed Corporation Emitter tip structure and field emission device comprising same, and method of making same
US5561339A (en) * 1993-03-11 1996-10-01 Fed Corporation Field emission array magnetic sensor devices
US5357397A (en) * 1993-03-15 1994-10-18 Hewlett-Packard Company Electric field emitter device for electrostatic discharge protection of integrated circuits
JP2767676B2 (ja) * 1993-03-19 1998-06-18 松下電器産業株式会社 化合物半導体の微細構造形成方法
KR970003750B1 (en) * 1993-12-14 1997-03-21 Korea Electronics Telecomm Manufacture for quantum wire semiconductor laser diode
US5583393A (en) * 1994-03-24 1996-12-10 Fed Corporation Selectively shaped field emission electron beam source, and phosphor array for use therewith
US5629583A (en) * 1994-07-25 1997-05-13 Fed Corporation Flat panel display assembly comprising photoformed spacer structure, and method of making the same
US5828288A (en) * 1995-08-24 1998-10-27 Fed Corporation Pedestal edge emitter and non-linear current limiters for field emitter displays and other electron source applications
US5688158A (en) * 1995-08-24 1997-11-18 Fed Corporation Planarizing process for field emitter displays and other electron source applications
US5844351A (en) * 1995-08-24 1998-12-01 Fed Corporation Field emitter device, and veil process for THR fabrication thereof
US5705432A (en) * 1995-12-01 1998-01-06 Hughes Aircraft Company Process for providing clean lift-off of sputtered thin film layers
DE19824142A1 (de) * 1998-05-29 1999-12-09 Siemens Ag Verfahren zum Ätzen von flourwasserstofflöslichen Schichten
US7262117B1 (en) * 2003-06-10 2007-08-28 Luxtera, Inc. Germanium integrated CMOS wafer and method for manufacturing the same
US20060250744A1 (en) * 2005-05-05 2006-11-09 Mctigue Michael T Micro gap method and ESD protection device
WO2007072247A2 (en) * 2005-12-22 2007-06-28 Koninklijke Philips Electronics N.V. An improved lift-off technique suitable for nanometer-scale patterning of metal layers
US7687786B2 (en) * 2008-05-16 2010-03-30 Twin Creeks Technologies, Inc. Ion implanter for noncircular wafers
JP5943645B2 (ja) 2011-03-07 2016-07-05 住友化学株式会社 半導体基板、半導体装置および半導体基板の製造方法
US20170205706A1 (en) * 2014-07-07 2017-07-20 Planxwell Ltd. A Suspended Structure Made of Inorganic Materials and a Method for Manufacturing Same
CN105355563A (zh) * 2015-11-26 2016-02-24 上海集成电路研发中心有限公司 一种柔性半导体器件的制备方法
US11220742B2 (en) * 2019-03-22 2022-01-11 International Business Machines Corporation Low temperature lift-off patterning for glassy carbon films

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49115647A (ja) * 1973-03-07 1974-11-05
JPS5394775A (en) * 1977-01-31 1978-08-19 Toshiba Corp Manufacture of semiconductor device
JPS5891640A (ja) * 1981-11-26 1983-05-31 Toshiba Corp 半導体装置の製造方法
JPS58142526A (ja) * 1982-02-19 1983-08-24 Comput Basic Mach Technol Res Assoc 薄膜のパタ−ニング方法
JPS58143581A (ja) * 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4111725A (en) * 1977-05-06 1978-09-05 Bell Telephone Laboratories, Incorporated Selective lift-off technique for fabricating gaas fets
US4370510A (en) * 1980-09-26 1983-01-25 California Institute Of Technology Gallium arsenide single crystal solar cell structure and method of making
US4426767A (en) * 1982-01-11 1984-01-24 Sperry Cororation Selective epitaxial etch planar processing for gallium arsenide semiconductors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49115647A (ja) * 1973-03-07 1974-11-05
JPS5394775A (en) * 1977-01-31 1978-08-19 Toshiba Corp Manufacture of semiconductor device
JPS5891640A (ja) * 1981-11-26 1983-05-31 Toshiba Corp 半導体装置の製造方法
JPS58142526A (ja) * 1982-02-19 1983-08-24 Comput Basic Mach Technol Res Assoc 薄膜のパタ−ニング方法
JPS58143581A (ja) * 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815108B2 (en) 2007-04-03 2014-08-26 Commissariat A L'energie Atomique Method of depositing localized coatings
JP2010532817A (ja) * 2007-04-03 2010-10-14 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 局所皮膜の堆積方法
WO2009084239A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
WO2009084238A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177168A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177169A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板および半導体基板の製造方法
JP2009177170A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177167A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
JP2009177165A (ja) * 2007-12-28 2009-08-06 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法および電子デバイス
WO2009084240A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
US8809908B2 (en) 2007-12-28 2014-08-19 Sumitomo Chemical Company, Limited Semiconductor wafer, semiconductor wafer manufacturing method, and electronic device
US8772830B2 (en) 2007-12-28 2014-07-08 Sumitomo Chemical Company, Limited Semiconductor wafer including lattice matched or pseudo-lattice matched buffer and GE layers, and electronic device
US8716836B2 (en) 2007-12-28 2014-05-06 Sumitomo Chemical Company, Limited Semiconductor wafer, semiconductor wafer manufacturing method, and electronic device
WO2009084241A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
JP2010226081A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
CN102171791A (zh) * 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
WO2010038463A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038464A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038462A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法
JP2010226082A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
JP2010109358A (ja) * 2008-10-02 2010-05-13 Sumitomo Chemical Co Ltd 半導体デバイス用基板、半導体デバイス装置、設計システム、製造方法、および設計方法
JP2010226080A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
JP2010226079A (ja) * 2008-10-02 2010-10-07 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038461A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
WO2010038460A1 (ja) * 2008-10-02 2010-04-08 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
US8686472B2 (en) 2008-10-02 2014-04-01 Sumitomo Chemical Company, Limited Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
CN102171793A (zh) * 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
JP2010153846A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板、電子デバイス、および半導体基板の製造方法
JP2010153845A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
WO2010061616A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板、電子デバイス、および半導体基板の製造方法
US8729677B2 (en) 2008-11-28 2014-05-20 Sumitomo Chemical Company, Limited Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
US8709904B2 (en) 2008-11-28 2014-04-29 Sumitomo Chemical Company, Limited Method for producing semiconductor substrate, semiconductor substrate, method for manufacturing electronic device, and reaction apparatus
JP2010153847A (ja) * 2008-11-28 2010-07-08 Sumitomo Chemical Co Ltd 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
US8823141B2 (en) 2009-03-11 2014-09-02 Sumitomo Chemical Company, Limited Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device
US8890213B2 (en) 2009-05-22 2014-11-18 Sumitomo Chemical Company, Limited Semiconductor wafer, electronic device, a method of producing semiconductor wafer, and method of producing electronic device
US8633496B2 (en) 2009-06-05 2014-01-21 Sumitomo Chemical Company, Limited Optical device and semiconductor wafer
US8835906B2 (en) 2009-06-05 2014-09-16 National Institute Of Advanced Industrial Science And Technology Sensor, semiconductor wafer, and method of producing semiconductor wafer
US8835980B2 (en) 2009-06-05 2014-09-16 National Institute Of Advanced Industrial Science And Technology Semiconductor wafer, photoelectric conversion device, method of producing semiconductor wafer, and method of producing photoelectric conversion device
WO2011033776A1 (ja) * 2009-09-17 2011-03-24 住友化学株式会社 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
JP2011086928A (ja) * 2009-09-17 2011-04-28 Sumitomo Chemical Co Ltd 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
US9214342B2 (en) 2009-09-17 2015-12-15 Sumitomo Chemical Company, Limited Method for producing compound semiconductor crystal, method for producing electronic device, and semiconductor wafer
JP2011096707A (ja) * 2009-10-27 2011-05-12 Stanley Electric Co Ltd 半導体素子の製造方法

Also Published As

Publication number Publication date
US4614564A (en) 1986-09-30

Similar Documents

Publication Publication Date Title
JPS61135115A (ja) 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
KR0166958B1 (ko) 평탄화된 헤테로구조물 및 그 제조 방법
US3858304A (en) Process for fabricating small geometry semiconductor devices
US4272308A (en) Method of forming recessed isolation oxide layers
US4319954A (en) Method of forming polycrystalline silicon lines and vias on a silicon substrate
US4345969A (en) Metal etch solution and method
US3717514A (en) Single crystal silicon contact for integrated circuits and method for making same
JPS6142916A (ja) 半導体デバイスの作成法
US6265322B1 (en) Selective growth process for group III-nitride-based semiconductors
US3909325A (en) Polycrystalline etch
JPH05102136A (ja) 半導体集積回路装置の製造方法
US5087322A (en) Selective metallization for high temperature semiconductors
US4444605A (en) Planar field oxide for semiconductor devices
US5134090A (en) Method of fabricating patterned epitaxial silicon films utilizing molecular beam epitaxy
JPS582076A (ja) シヨツトキダイオ−ドの製造方法
US4587709A (en) Method of making short channel IGFET
US4125427A (en) Method of processing a semiconductor
US3639186A (en) Process for the production of finely etched patterns
CN1132411A (zh) 在半导体器件间设置隔离的方法
JPS5812732B2 (ja) 半導体装置の製法
US4353159A (en) Method of forming self-aligned contact in semiconductor devices
JPH0410739B2 (ja)
EP0108910A2 (en) Method of forming a passivated compound semiconductor substrate
JP4858939B2 (ja) サファイア基板上への窒化物薄膜の製造方法
JPH0258248A (ja) 半導体装置の製造方法