WO2011033776A1 - 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板 - Google Patents

化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板 Download PDF

Info

Publication number
WO2011033776A1
WO2011033776A1 PCT/JP2010/005648 JP2010005648W WO2011033776A1 WO 2011033776 A1 WO2011033776 A1 WO 2011033776A1 JP 2010005648 W JP2010005648 W JP 2010005648W WO 2011033776 A1 WO2011033776 A1 WO 2011033776A1
Authority
WO
WIPO (PCT)
Prior art keywords
compound semiconductor
crystal
semiconductor crystal
sacrificial layer
layer
Prior art date
Application number
PCT/JP2010/005648
Other languages
English (en)
French (fr)
Inventor
洋幸 佐沢
Original Assignee
住友化学株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友化学株式会社 filed Critical 住友化学株式会社
Priority to CN2010800408684A priority Critical patent/CN102498241A/zh
Publication of WO2011033776A1 publication Critical patent/WO2011033776A1/ja
Priority to US13/421,439 priority patent/US9214342B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/46—Sulfur-, selenium- or tellurium-containing compounds
    • C30B29/48—AIIBVI compounds wherein A is Zn, Cd or Hg, and B is S, Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Definitions

  • the present invention relates to a compound semiconductor crystal manufacturing method, an electronic device manufacturing method, and a semiconductor substrate.
  • Patent Document 1 describes a manufacturing process of a semiconductor composite device. Specifically, in the manufacturing process, after an InGaP layer as an etching stop layer is grown on a GaAs substrate, an AlAs layer as a release layer is grown, and then a GaAs crystal layer is grown. Subsequently, a groove reaching the peeling layer from the substrate surface is formed on the substrate by lithography. Next, an etching solution is brought into contact with the AlAs peeling layer through the formed groove to remove the AlAs peeling layer, thereby peeling the GaAs crystal layer from the GaAs substrate to produce a self-supporting GaAs crystal (LED epifilm). To do.
  • LED epifilm self-supporting GaAs crystal
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-207323
  • the cost of the GaAs substrate used for growing the GaAs compound semiconductor crystal layer is high.
  • a Ge substrate that is pseudo-lattice-matched with GaAs can be used for the growth of a GaAs compound semiconductor crystal layer, but the cost of the Ge substrate is high, as is the case with a GaAs substrate. Therefore, when a semiconductor device is manufactured using a GaAs substrate and a Ge substrate, the cost of the semiconductor device increases. Further, by providing an InGaP layer as an etching stop layer on the GaAs substrate or forming a groove reaching the release layer from the substrate surface, the cost further increases.
  • the GaAs compound semiconductor is affected by the crystal defects contained in the GaAs compound semiconductor crystal layer.
  • the subject that the light quantity which the light-emitting device manufactured using the crystal layer light-emits is insufficient also arises.
  • C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1,
  • a crystal peeling step of peeling the compound semiconductor crystal from the base substrate by etching the sacrificial layer
  • the sacrificial layer is selectively etched with respect to the compound semiconductor crystal layer.
  • the crystal formation step includes, for example, a first growth step for growing a compound semiconductor crystal at 400 ° C. to 600 ° C. and a second growth step for further growing the compound semiconductor crystal at a temperature higher than the growth temperature in the first growth step.
  • the compound semiconductor crystal may be grown on the sacrificial layer while keeping a part of the sacrificial layer formed on the base substrate exposed.
  • the sacrificial layer and the inhibiting layer forming step of inhibiting the growth of the compound semiconductor crystal are formed on the base substrate, and a part of the base substrate is exposed.
  • An opening forming step of forming the opening in the inhibition layer, and the sacrifice layer may be crystal-grown in the opening.
  • the opening forming step includes, for example, a step of etching the inhibition layer.
  • a gap may be provided between the sacrificial layer and the inhibition layer.
  • a step of annealing the sacrificial layer may be further provided between the crystal formation step and the crystal peeling step.
  • annealing may be performed a plurality of times.
  • a step of contacting the surface of the sacrificial layer facing the compound semiconductor crystal with a gas containing a phosphorus compound may be further provided.
  • the compound semiconductor crystal is, for example, a III-V group compound semiconductor crystal or a II-VI group compound semiconductor crystal.
  • the group III-V compound semiconductor crystal contains at least one of Al, Ga, and In as a group III element and contains at least one of N, P, As, and Sb as a group V element.
  • the inhibition layer is, for example, a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, an aluminum oxide layer, or a layer in which two or more of these layers are stacked. You may further provide the process of hold
  • an electronic device manufacturing method including a step of forming a functional crystal in which electrodes and wirings are provided on the compound semiconductor crystal obtained by the above-described compound semiconductor crystal manufacturing method.
  • the method for manufacturing the electronic device may further include a step of preparing an attached base substrate different from the base substrate, and a step of attaching a functional crystal to the attached base substrate. A step of attaching a plurality of functional crystals to the attached base substrate may be provided.
  • a base substrate whose surface is a silicon crystal, an inhibition layer that is provided on the base substrate and inhibits crystal growth and has an opening that exposes a part of the base substrate, C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1)
  • a compound semiconductor crystal including a compound semiconductor that is provided on the sacrificial layer and includes a compound semiconductor that lattice matches or pseudo-lattice matches with the sacrificial layer, and provides a semiconductor substrate having a gap between the sacrificial layer and the inhibition layer To do.
  • the inclination direction of the side wall facing the opening with respect to the stacking direction of the base substrate and the sacrificial layer may be 0.5 ° or more.
  • the compound semiconductor crystal is, for example, GaAs, AlGaAs, GaN, or AlGaN, and the sacrificial layer is Ge or SiGe.
  • FIG. 1 shows a configuration of a semiconductor substrate 1000 according to the present embodiment.
  • the manufacturing method of the semiconductor substrate 1000 is shown.
  • a method for manufacturing the compound semiconductor crystal 104 peeled from the base substrate 100 will be described.
  • the structure of the LED device 2000 which concerns on this embodiment is shown.
  • the process of manufacturing the semiconductor substrate 4000 is shown.
  • the process of manufacturing the LED functional crystal 309 obtained from the semiconductor substrate 4000 is shown.
  • the process of manufacturing the LED device 312 using the LED functional crystal 309 obtained from the semiconductor substrate 4000 will be described.
  • a method for manufacturing a semiconductor substrate 5000 will be described.
  • a method for manufacturing an LED device 515 using a semiconductor substrate 5000 will be described.
  • a method for manufacturing an LED device 515 using a semiconductor substrate 5000 will be described.
  • FIG. 1 shows a configuration of a semiconductor substrate 1000 according to the present embodiment.
  • the semiconductor substrate 1000 includes a base substrate 100, an inhibition layer 101, a sacrificial layer 103, and a compound semiconductor crystal 104.
  • the surface of the base substrate 100 is a silicon crystal. That is, the base substrate 100 has a region composed of silicon crystals on the surface.
  • the base substrate 100 is, for example, an Si substrate (Si wafer) or an SOI (silicon-on-insulator) substrate in which the entire substrate is a silicon crystal.
  • the SOI substrate is a substrate in which a silicon crystal is formed on the surface of an insulating substrate such as a sapphire substrate or a glass substrate.
  • the silicon crystal may contain impurities. Note that the case where an extremely thin silicon oxide layer or silicon nitride layer such as a natural oxide layer is formed on a silicon crystal on the surface of the substrate is also included in the concept of “a substrate whose surface is a silicon crystal”.
  • the surface of the base substrate 100 is, for example, a (100) plane, a (110) plane, a (111) plane, or a plane equivalent to each of these. Further, the surface of the base substrate 100 may be slightly inclined from the crystallographic plane orientation. That is, the base substrate 100 may have an off angle.
  • the magnitude of the off angle is, for example, 10 ° or less.
  • the magnitude of the off angle is preferably 0.05 ° or more and 6 ° or less, more preferably 0.3 ° or more and 6 ° or less.
  • the inhibition layer 101 inhibits the crystal growth of the sacrificial layer 103 and the compound semiconductor crystal 104. That is, the sacrificial layer 103 and the compound semiconductor crystal 104 grow in a region where the inhibition layer 101 is not provided.
  • the inhibition layer 101 is provided on the base substrate 100 and has an opening 102 that reaches the base substrate 100.
  • the opening 102 can be formed by, for example, a lithography method.
  • the surface of the base substrate 100 is a (100) plane or a (110) plane, or a (100) plane or a (110) plane, respectively. It is preferable that the surface is equivalent to When the surface of the base substrate 100 is any one of the above surfaces, the four-fold symmetrical side surfaces are likely to appear in the sacrificial layer 103 and the compound semiconductor crystal 104.
  • the sacrificial layer 103 and the compound semiconductor crystal 104 have four-fold symmetrical side surfaces, the etching rate of the sacrificial layer 103 and the compound semiconductor crystal 104 is highly reproducible, so that the etching time can be easily controlled.
  • the sacrificial layer 103 is a layer that is removed when the compound semiconductor crystal 104 is peeled from the semiconductor substrate 1000.
  • the sacrificial layer 103 is provided in contact with the base substrate 100 in the opening 102.
  • the sacrificial layer 103 includes, for example, C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1).
  • the sacrificial layer 103 is, for example, a Ge layer, a SiGe layer, or a SiC layer.
  • the compound semiconductor crystal 104 constitutes, for example, a field effect transistor or a light emitting diode (LED).
  • the compound semiconductor crystal 104 functions as a channel through which carriers move in a field effect transistor.
  • the compound semiconductor crystal 104 is lattice-matched or pseudo-lattice-matched to the sacrificial layer 103.
  • the compound semiconductor crystal 104 may have a crystal layer structure.
  • “pseudo-lattice matching” is not perfect lattice matching, but is in contact with each other within a range where the difference in lattice constant between two semiconductors in contact with each other is small and defects due to lattice mismatch are not significant.
  • the stacked state of Ge and GaAs or Ge and InGaP within the lattice relaxation limit thickness is called pseudo-lattice matching.
  • the compound semiconductor crystal 104 is, for example, a group III-V compound semiconductor crystal or a group II-VI compound semiconductor crystal.
  • the III-V compound semiconductor includes at least one of Al, Ga, In, for example, as a group III element, and at least one of N, P, As, Sb, for example, as a group V element.
  • the compound semiconductor crystal 104 is, for example, GaAs, AlGaAs, or InGaAs.
  • Examples of the II-VI group compound semiconductor include ZnO, CdTe, and ZnSe.
  • the sacrificial layer 103 includes C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1)
  • the selectivity of the etching rate for the compound semiconductor crystal 104 is large.
  • the compound semiconductor crystal 104 is GaAs, AlGaAs, GaN, or AlGaN
  • the sacrificial layer 103 is preferably Ge or SiGe.
  • Etching agents are, for example, hydrofluoric acid, acetic acid, phosphoric acid, aqueous hydrogen peroxide, aqueous sodium hydroxide, aqueous potassium hydroxide, aqueous potassium ferrocyanide, aqueous magnesium ferrocyanide, or aqueous potassium chromate.
  • the etchant may be a mixture of these two or more liquids.
  • the compound semiconductor crystal 104 and the sacrificial layer 103 have the above composition
  • the compound semiconductor crystal 104 can be peeled while maintaining little etching damage to the compound semiconductor crystal 104.
  • the crystallinity of the sacrificial layer 103 having the above composition is superior to the crystallinity of AlAs
  • the compound semiconductor crystal 104 grown on the sacrificial layer 103 having the above composition was formed on the AlAs layer.
  • the defect density can be made smaller than that of the GaAs layer. Therefore, the electrical characteristics of the light emitting device and the electronic device formed on the compound semiconductor crystal 104 can be improved.
  • FIG. 2A shows a method for manufacturing the semiconductor substrate 1000.
  • the base substrate 100 is prepared.
  • the inhibition layer 101 is formed on the base substrate 100.
  • the inhibition layer 101 is, for example, a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, an aluminum oxide layer, or a layer in which two or more of these layers are stacked.
  • the inhibition layer 101 can be formed by, for example, a vapor deposition method, a sputtering method, or a CVD method.
  • the thickness of the inhibition layer 101 is preferably larger than a predetermined thickness in order to obtain a stable surface shape. However, when the inhibition layer 101 is extremely thick, the arrival of the etching agent to the sacrificial layer 103 may be suppressed. Therefore, it is preferable to determine the thickness of the inhibition layer 101 in consideration of these. Specifically, the thickness of the inhibition layer 101 is, for example, not less than 2 nm and not more than 500 nm, preferably not less than 5 nm and not more than 200 nm, more preferably not less than 10 nm and not more than 100 nm.
  • an opening 102 reaching the base substrate 100 is formed in the inhibition layer 101.
  • the opening 102 can be formed by a method of forming by etching with a chemical solution using a photoresist formed by photolithography as a mask or a method of forming by dry etching using gas plasma.
  • the width of the inhibition layer 101 in the direction perpendicular to the surface of the base substrate 100 is preferably reduced in the vicinity of the opening 102 as it approaches the boundary line with the inhibition layer 101 on the bottom surface of the opening 102. That is, the side wall of the inhibition layer 101 that forms the opening 102 is preferably formed in a tapered shape.
  • the bottom surface of the opening 102 is a surface inside the opening 102 where the base substrate 100 is exposed.
  • the inhibition layer 101 Since the inhibition layer 101 has a tapered shape, a part of the sacrificial layer 103 formed in the opening 102 in S204 is exposed. As a result, the gap between the sacrificial layer 103 and the inhibition layer 101 becomes large, and the etching agent can easily reach the sacrificial layer 103, so that the etching time for removing the sacrificial layer 103 by etching can be shortened. Can do.
  • the taper angle of the side wall of the inhibition layer 101 forming the opening 102 is, for example, 0.5 ° or more, preferably 1 ° or more, more preferably 5 ° or more, and further preferably 10 ° or more.
  • the taper angle of the side wall of the inhibition layer 101 is an angle of the inclination direction of the side wall with respect to the stacking direction of the base substrate 100 and the sacrificial layer 103.
  • Bottom area of the opening 102 is, for example, 0.01 mm 2 or less, preferably 1600 .mu.m 2 or less, more preferably 900 .mu.m 2 or less.
  • the bottom area of the opening 102 is the area of the bottom surface of the opening 102.
  • the bottom area of the opening 102 is preferably 25 ⁇ m 2 or more. If the bottom area is 25 ⁇ m 2 or more, when the crystal is epitaxially grown inside the opening 102, the stability of the growth rate of the crystal is increased, and the shape of the crystal is hardly disturbed. In addition, it becomes easier to fabricate a device by processing the crystal and improve the yield, which is preferable in terms of production efficiency.
  • the ratio of the bottom area of the opening 102 to the area of the base substrate 100 covered with the inhibition layer 101 is preferably 0.01% or more. If the ratio is 0.01% or more, when a crystal is grown in the opening 102, the growth rate of the crystal becomes more stable. In calculating the above ratio, when a plurality of openings 102 are formed in the inhibition layer 101, the bottom area of the opening 102 means the sum of the bottom areas of the plurality of openings 102 formed in the inhibition layer 101. To do.
  • the length of one side of the bottom surface (long side in the case of a rectangle) is, for example, 100 ⁇ m or less, preferably 80 ⁇ m or less, more preferably It is 40 ⁇ m or less, more preferably 30 ⁇ m or less.
  • the sacrificial layer 103 formed inside the opening 102 is annealed compared to the case where the length of one side of the bottom surface shape is larger than 100 ⁇ m. The time required can be shortened.
  • the length of one side of the bottom shape of the opening 102 is 100 ⁇ m or less, the difference in thermal expansion coefficient between the compound semiconductor crystal 104 formed on the sacrificial layer 103 and the base substrate 100 in S205 is Even if it is large, the occurrence of crystal defects in the compound semiconductor crystal 104 can be suppressed. Further, the time required for removing the sacrificial layer 103 by etching can be shortened.
  • a higher performance device can be formed using the compound semiconductor crystal 104 formed in the opening 102.
  • the device can be manufactured with higher yield.
  • a sacrificial layer 103 is formed on the base substrate 100. Specifically, the sacrificial layer 103 is grown on the base substrate 100 exposed inside the opening 102 formed in the inhibition layer 101. The crystal growth is, for example, epitaxial growth. When the sacrificial layer 103 is epitaxially grown, the sacrificial layer 103 is not formed on the upper surface of the inhibiting layer 101 because the inhibiting layer 101 inhibits the growth of the sacrificial layer 103.
  • the sacrificial layer 103 has a shape that tapers as it grows.
  • the shape of the sacrificial layer 103 is preferably a trapezoid.
  • a gap can be provided between the sacrificial layer 103 and the inhibition layer 101.
  • the etching agent can easily reach the sacrificial layer 103, so that the etching time can be shortened.
  • the taper angle of the sacrificial layer 103 is, for example, 0.5 ° or more, preferably 1 ° or more, more preferably 5 ° or more, and further preferably 10 ° or more.
  • the taper angle of the sacrificial layer 103 is an angle in the inclination direction of the side wall of the sacrificial layer 103 with respect to the stacking direction of the base substrate 100 and the sacrificial layer 103.
  • the taper angle can be controlled by the pressure and temperature in the furnace for crystal growth of the sacrificial layer 103. For example, the taper angle can be increased as the pressure in the furnace is increased or the temperature is increased.
  • anneal the sacrificial layer 103 at a temperature and a time at which the crystal defects of the sacrificial layer 103 can move. This annealing may be repeated a plurality of times.
  • crystal defects in the sacrificial layer 103 move inside the sacrificial layer 103 and, for example, the interface between the sacrificial layer 103 and the inhibition layer 101, the surface of the sacrificial layer 103, or the sacrificial layer 103 Captured by internal gettering sink. By capturing the crystal defects in the gettering sink, crystal defects near the surface of the sacrificial layer 103 can be eliminated.
  • the interface between the sacrificial layer 103 and the inhibition layer 101, the surface of the sacrificial layer 103, or the gettering sink inside the sacrificial layer 103 is an example of a defect capturing unit that captures a crystal defect that can move inside the sacrificial layer 103.
  • the defect trapping portion may be a crystal interface or surface, or a physical flaw. It is preferable that the defect trapping portion is disposed within a distance that allows crystal defects to move at the annealing temperature and time.
  • the sacrificial layer 103 is annealed, for example, the sacrificial layer 103 is annealed at 900 ° C. or lower, preferably 850 ° C. or lower.
  • the flatness of the surface of the sacrificial layer 103 is maintained.
  • the flatness of the surface of the sacrificial layer 103 is particularly important when another layer is stacked on the surface of the sacrificial layer 103.
  • anneal the sacrificial layer 103 it is preferable to anneal the sacrificial layer 103 at 680 ° C. or higher, preferably 700 ° C. or higher. By annealing the sacrificial layer 103 in the temperature range, the density of crystal defects in the sacrificial layer 103 can be further reduced. As described above, it is preferable to anneal the sacrificial layer 103 under conditions of 680 ° C. or higher and 900 ° C. or lower. One annealing time is preferably 1 minute or longer, and more preferably 5 minutes or longer. The longer the annealing time, the better the crystallinity. However, from the viewpoint of production efficiency, the annealing time is preferably 120 minutes or less.
  • the sacrificial layer 103 is annealed in an air atmosphere, a nitrogen atmosphere, an argon atmosphere, or a hydrogen atmosphere.
  • annealing the sacrificial layer 103 in an atmosphere containing hydrogen can further reduce the density of crystal defects in the sacrificial layer 103 while maintaining the surface state of the sacrificial layer 103 in a smooth state.
  • the crystal defect density of the sacrificial layer 103 is further reduced, the performance of the light-emitting device or electronic device formed in the compound semiconductor crystal 104 can be further improved.
  • the step of bringing the surface of the sacrificial layer 103 facing the compound semiconductor crystal 104 into contact with a gas containing a phosphorus compound is performed after the step of annealing.
  • the compound semiconductor crystal 104 is formed on the sacrificial layer 103.
  • the compound semiconductor crystal 104 is formed on the sacrificial layer 103 under conditions of, for example, usually 400 ° C. or higher and 1000 ° C. or lower, preferably 500 ° C. or higher and 800 ° C. or lower.
  • the compound semiconductor crystal 104 is grown, it is preferable that the compound semiconductor crystal 104 is grown at a lower temperature as the first stage and the compound semiconductor crystal 104 is grown at a higher temperature as the second stage.
  • the growth temperature in the first stage is, for example, 400 ° C. or more and 600 ° C. or less, preferably 400 ° C. or more and 550 ° C. or less.
  • the growth temperature in the second stage is preferably higher than the growth temperature in the first stage.
  • the growth temperature in the second stage is, for example, 500 ° C. or higher and 1000 ° C. or lower, preferably 550 ° C. or higher and 800 ° C. or lower.
  • the thickness of the compound semiconductor crystal 104 grown in the first stage is, for example, 5 nm to 300 nm, preferably 10 nm to 200 nm, and more preferably 15 nm to 100 nm.
  • the thickness of the compound semiconductor crystal 104 grown in the second stage is, for example, 5 nm to 300 nm, preferably 10 nm to 200 nm, and more preferably 15 nm to 100 nm.
  • the compound semiconductor crystal 104 may be grown by changing the crystal growth temperature into three or more stages and changing the temperature from a low temperature to a high temperature.
  • the compound semiconductor crystal 104 is preferably grown on the sacrificial layer 103 while keeping a part of the sacrificial layer 103 exposed. For example, it is preferable to grow the compound semiconductor crystal 104 on the sacrificial layer 103 while keeping the side surface of the sacrificial layer 103 exposed. By keeping the side surface of the sacrificial layer 103 exposed, the etching solution can easily reach the sacrificial layer 103 when the compound semiconductor crystal 104 is peeled off from the substrate by etching. As a result, the compound semiconductor crystal 104 can be peeled from the base substrate 100 without specially processing the compound semiconductor crystal 104 by etching or the like.
  • the compound semiconductor crystal 104 has a shape that tapers as it grows.
  • the compound semiconductor crystal 104 preferably has a trapezoidal cross section.
  • the taper angle of the compound semiconductor crystal 104 is, for example, 0.5 ° or more, preferably 1 ° or more, more preferably 5 ° or more, and further preferably 10 ° or more.
  • At least a part of the side surface of the sacrificial layer 103 may be exposed by making the thickness of the sacrificial layer 103 larger than the thickness of the inhibition layer 101.
  • the etchant easily reaches the sacrificial layer 103 when the compound semiconductor crystal 104 is peeled off. Therefore, the compound semiconductor crystal 104 is specially processed by etching or the like. The compound semiconductor crystal 104 can be peeled off.
  • the compound semiconductor crystal 104 has a crystal layer structure corresponding to characteristics or functions required for an electronic device manufactured using the compound semiconductor crystal 104.
  • the compound semiconductor crystal 104 is used for, for example, a photodiode, LED, bipolar transistor, or field effect transistor.
  • An electronic device can be manufactured by attaching an electrode to the compound semiconductor crystal 104.
  • the electrode is an ohmic electrode or a Schottky electrode.
  • a p-type crystal layer and an n-type crystal layer provided in advance on the compound semiconductor crystal 104 are exposed by etching or the like.
  • An LED device can be manufactured by forming an ohmic electrode on the exposed crystal face and further applying a conductive wiring to the electrode.
  • FIG. 2B shows a method of manufacturing the compound semiconductor crystal 104 peeled from the base substrate 100.
  • the support body 105 is provided on the semiconductor substrate 1000 manufactured by the manufacturing method shown in FIG. 2A.
  • the support 105 is used when holding the compound semiconductor crystal 104 peeled from the base substrate 100.
  • the support 105 is, for example, an adhesive resin wax or a vacuum chuck.
  • the compound semiconductor crystal 104 is peeled from the base substrate 100 by selectively etching the sacrificial layer 103 with respect to the compound semiconductor crystal 104.
  • the compound semiconductor crystal 104 becomes a self-supporting crystal.
  • the sacrificial layer 103 is removed by a wet etching method using a chemical solution as an etchant.
  • “selectively etching the sacrificial layer 103 with respect to the compound semiconductor crystal 104” means that the sacrificial layer 103 is etched under the condition that the etching rate of the sacrificial layer 103 is higher than the etching rate of the compound semiconductor crystal 104. That is.
  • the etching is performed using an etching agent having a higher etching rate for the sacrificial layer 103 than for the compound semiconductor crystal 104.
  • Etching agents are, for example, hydrofluoric acid, acetic acid, phosphoric acid, aqueous hydrogen peroxide, aqueous sodium hydroxide, aqueous potassium hydroxide, aqueous potassium ferrocyanide, aqueous magnesium ferrocyanide, or aqueous potassium chromate.
  • the etchant may be a mixture of these two or more liquids.
  • the etchant may be heated or stirred.
  • the etching may be performed under ultraviolet light irradiation.
  • the semiconductor substrate 1000 may be vibrated or rotated during the etching.
  • the compound semiconductor crystal 104 held on the support 105 is attached to the attaching base substrate 106.
  • the attached base substrate 106 is, for example, a Si substrate, a silicon nitride substrate, a silicon oxide substrate, a silicon carbide substrate, a metal substrate, or a ceramic substrate.
  • the affixing base substrate 106 is preferably a Si substrate.
  • a pasting base metal may be laminated on the pasting surface of the pasting base substrate 106.
  • the affixing base metal is, for example, gold or palladium.
  • the support 105 is peeled from the compound semiconductor crystal 104 with the support 105 attached to the attached base substrate 106. As a result, the compound semiconductor crystal 104 attached to the attached base substrate 106 can be obtained.
  • one compound semiconductor crystal 104 is shown on the attached base substrate 106, but a plurality of compound semiconductor crystals 104 may be provided on the attached base substrate 106.
  • the compound semiconductor crystals 104 are arranged in an array on the attached base substrate 106.
  • Two or more types of compound semiconductor crystals 104 having different functions may be attached to the attached base substrate 106.
  • FIG. 3 shows a configuration of the LED device 2000 according to the present embodiment.
  • the LED device 2000 includes an LED functional crystal 210, a field effect transistor functional crystal 220, a metal wiring 240, and a pasted base substrate 206.
  • the pasted base substrate 206 is, for example, a Si substrate.
  • the LED functional crystal 210 includes a GaN crystal 212, an anode electrode 214, and a cathode electrode 216.
  • the field effect transistor functional crystal 220 includes a GaAs crystal 222, a gate insulating film 224, a gate electrode 226, a source electrode 228, and a drain electrode 230.
  • the metal wiring 240 connects the cathode electrode 216 and the drain electrode 230.
  • the anode electrode 214 is connected to a power source.
  • the gate electrode 226 receives a control voltage and the source electrode 228 is grounded.
  • the field effect transistor functional crystal 220 switches the current supplied to the LED functional crystal 210 according to the control voltage.
  • a resistance element may be provided between the cathode electrode 216 and the drain electrode 230.
  • the LED device 2000 may have a plurality of LED function crystals 210 and a plurality of field effect transistor function crystals 220 on the attached base substrate 206.
  • the plurality of LED function crystals 210 and the plurality of field effect transistor function crystals 220 may be arranged in an array on the attached base substrate 206.
  • a device in which a plurality of LED function crystals 210 and a plurality of field effect transistor function crystals 220 are arranged in an array functions as an LED printer head.
  • FIG. 4A shows a process for manufacturing the semiconductor substrate 4000.
  • FIG. 4B shows a process of manufacturing the LED functional crystal 309 obtained from the semiconductor substrate 4000.
  • FIG. 4C shows a process of manufacturing the LED device 312 using the LED functional crystal 309 obtained from the semiconductor substrate 4000.
  • a Si substrate 300 having a surface with a plane orientation (001) and an off angle of 0 ° was prepared.
  • a 50 nm inhibition layer 301 made of silicon oxide was deposited on the surface of the Si substrate 300 by thermal CVD. Silane and oxygen were used as source gases.
  • the surface temperature of the Si substrate 300 was 600 ° C.
  • step S403 a resist pattern having a square opening with a side of 200 ⁇ m was formed on the inhibition layer 301 by a stepper exposure method.
  • the Si substrate 300 was immersed in a 5% by mass HF aqueous solution, and the silicon oxide exposed in the resist opening was removed by etching to expose the surface of the Si substrate 300.
  • the opening 302 was formed by dissolving and removing the photoresist with acetone.
  • the taper angle of the side wall of the inhibition layer 301 was 15 °.
  • a Ge sacrificial layer 303 as an example of a sacrificial layer was deposited on the surface of the Si substrate 300 exposed in the opening 302 by a thermal CVD method.
  • GeH 4 was used as the source gas.
  • Ge was epitaxially grown only on the surface of the Si substrate 300 exposed in the opening 302 without Ge being deposited on the surface of the inhibition layer 301 made of silicon oxide.
  • the thickness of the Ge sacrificial layer 303 was 500 nm.
  • the Si substrate 300 was annealed at 800 ° C. for 10 minutes in a nitrogen atmosphere. This annealing process was repeated 5 times at intervals of 5 minutes.
  • a compound semiconductor crystal 304 made of a III-V compound semiconductor crystal was epitaxially grown on the Ge sacrificial layer 303 by MOCVD.
  • the source gas trimethylaluminum, trimethylgallium, silane, diethyl zinc, and arsine were used.
  • the substrate temperature was 680 ° C.
  • the growth furnace pressure was 12 KPa.
  • the compound semiconductor crystal 304 has n-GaAs (Si; 2 ⁇ 10 19 cm 3 , 100 nm) / n-Al 0.25 Ga 0.75 As (Si; 2 ⁇ 10 18 cm 3 ) from the Ge sacrificial layer 303 side.
  • the compound semiconductor crystal 304 was selectively epitaxially grown only on the surface of the Ge sacrificial layer 303 inside the opening 302 without being deposited on the surface of the inhibition layer 301.
  • the compound semiconductor crystal 304 grew on the top surface of the Ge sacrificial layer 303 and did not grow on the side surface of the Ge sacrificial layer 303.
  • the Ge sacrificial layer 303 was kept in a form in which a part of the side surface was exposed. In this way, a semiconductor substrate 4000 having the compound semiconductor crystal 304 could be manufactured.
  • a resist was applied to the semiconductor substrate 4000, and an opening having the same shape as the cathode shape was formed on the compound semiconductor crystal 304 by lithography.
  • the semiconductor substrate 4000 was immersed in a 4% by mass phosphoric acid aqueous solution, and the compound semiconductor crystal was etched to a depth reaching n-GaAs.
  • an Au—Ge alloy was laminated by vapor deposition. The semiconductor substrate 4000 was immersed in acetone, the resist was removed, and the cathode 305 was formed.
  • a resist was applied to the semiconductor substrate 4000, and the same opening as the anode shape was formed on the compound semiconductor crystal 304 by lithography.
  • an Au—Zn alloy was laminated by vapor deposition.
  • the semiconductor substrate 4000 was immersed in acetone, the resist was removed, and the anode 306 was formed.
  • the semiconductor substrate 4000 was annealed at 380 ° C. for 5 minutes in a nitrogen atmosphere, and the anode 306 and the cathode 305 were in ohmic contact.
  • a resist was applied to the semiconductor substrate 4000, and an opening was formed on the compound semiconductor crystal 304 by lithography.
  • 500 nm of Au was laminated by vapor deposition.
  • the semiconductor substrate 4000 was immersed in acetone, the resist was removed, and a pad 307 as a contact electrode was formed.
  • an aluminum wire 308 having a diameter of 250 ⁇ m as a support was joined in a stud shape on the pad 307 by a wire bonding method.
  • a mixture of hydrogen peroxide solution and aqueous sodium hydroxide solution (10% by mass hydrogen peroxide, 0.2N aqueous sodium hydroxide solution) was heated to 70 ° C. and heated.
  • the semiconductor substrate 4000 was immersed in the solution for 2 minutes.
  • the Ge sacrificial layer 303 was etched, and the LED functional crystal 309 was peeled from the Si substrate 300.
  • an affixed base substrate 310 which is a Si substrate, was prepared, and a photoresist mask was formed on the substrate surface by lithography.
  • Au was deposited to 100 nm by EB deposition. Using acetone, the resist was removed and gold patterning was performed. The gold size was a square with a side of 300 ⁇ m. As a result, an affixed base metal 311 was formed.
  • the LED functional crystal 309 was attached to the attachment base metal 311 to produce the LED device 312. Pasting was performed by van der Waals adhesion within the field of view of the optical microscope.
  • the LED functional crystal 309 was handled by pinching Al studs bonded by wire bonding with tweezers. (Experimental example 2)
  • An LED device 312 was fabricated in the same manner as in Experimental Example 1, except that the annealing treatment after the sacrificial layer was not formed.
  • the light quantity evaluation of the manufactured LED device 312 was performed as follows.
  • the optical power meter was set at a distance of 10 cm in the vertical direction from the substrate surface of the LED substrate on which the LED device 312 was mounted. Subsequently, a current of 250 mA was injected between the anode and the cathode of the LED device 312 and the amount of light was measured with an optical power meter.
  • the evaluation result of the light quantity at the time of current injection of the LED device 312 of Experimental Example 1 was 9.2 ⁇ W.
  • the evaluation result of the light quantity at the time of current injection of the LED device 312 of Experimental Example 2 was 4.9 ⁇ W.
  • the device of Experimental Example 1 that was annealed after the Ge sacrificial layer 303 was formed was about 90% higher in light intensity than the device of Experimental Example 2 that was not annealed.
  • FIG. 5A shows a method for manufacturing the semiconductor substrate 5000.
  • 5B and 5C show a method for manufacturing the LED device 515 using the semiconductor substrate 5000.
  • a GaAs substrate 500 having a (001) crystal plane with an off angle of 2 ° was prepared.
  • a compound semiconductor crystal 503 were successively grown by MOCVD.
  • the compound semiconductor crystal 503 has n-GaAs (Si; 2 ⁇ 10 19 cm 3 , 100 nm) / n-Al 0.25 Ga 0.75 As (Si; 2 ⁇ 10 18 cm 3 , 300 nm) in order from the substrate side. / N-1 0.13 Ga 0.87 As (Si; 2 ⁇ 10 17 cm 3 , 70 nm) / p-Al 0.13 Ga 0.87 As (Zn; 2 ⁇ 10 17 cm 3 , 90 nm) / p -Al 0.25 Ga 0.75 As (Zn; 2 ⁇ 10 18 cm 3 , 300 nm) / p-GaAs (Zn; 1 ⁇ 10 19 cm 3 , 30 nm).
  • This stacked structure is the same structure as the compound semiconductor crystal 304 in Experimental Example 1 and Experimental Example 2.
  • the inside of () represents doping material, its density
  • (Si; 2 ⁇ 10 18 cm 3 , 300 nm) indicates that the layer is doped with silicon at a concentration of 2 ⁇ 10 18 cm 3 and has a thickness of 300 nm.
  • a resist 505 was applied on the compound semiconductor crystal 503, and a resist opening 504 having a width of 5 ⁇ m was formed in the resist 505 by lithography so as to surround a 200 ⁇ m square.
  • the substrate on which the resist opening 504 was formed was immersed in a 2% by mass aqueous hydrogen peroxide solution containing phosphoric acid (5% by mass) for 30 minutes to expose the surface of the etching stop layer 501. Thereafter, the resist 505 was dissolved with acetone.
  • a cathode 506, an anode 507, and a pad 508 were formed on the exposed compound semiconductor crystal 503 in the same manner as in Experimental Example 1 to manufacture a semiconductor substrate 5000.
  • an aluminum wire 509 having a diameter of 250 ⁇ m as a support was joined on the pad 508 in a stud shape by a wire bonding method.
  • an opening 511 is formed by lithography so that the resist 510 covers the cathode 506, the anode 507, the pad 508, and the aluminum wire 509 and exposes the etching stop layer.
  • the sacrificial layer 502 was dissolved by immersing the substrate on which the opening 511 was formed in a 10 mass% hydrofluoric acid aqueous solution for 5 minutes, and the compound semiconductor crystal 503 was peeled off. In this way, the LED functional crystal 512 was peeled from the substrate.
  • the produced LED functional crystal 512 is attached to the attached base metal 514 formed on the attached base substrate 513 in the same manner as in Experimental Example 1 and Experimental Example 2, thereby producing the LED device 515.
  • the amount of light was evaluated.
  • the evaluation result of the light quantity at the time of current injection of the LED device 515 of Experimental Example 3 was 4.1 ⁇ W.
  • the etching stop layer 501 made of InGaP and the sacrificial layer 502 made of AlAs the number of crystal defects in the compound semiconductor crystal 503 increases.
  • the LED device As described above, using a low-cost Si substrate as a base substrate, a compound semiconductor crystal peeled from the base substrate could be manufactured. Furthermore, the LED device was able to be manufactured by affixing the compound semiconductor crystal on another substrate.
  • the LED device obtained by the present invention showed higher light intensity than the LED device obtained by the conventional method. According to the present invention, a GaAs layer with few defects can be directly formed on a substrate whose surface is Si.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)

Abstract

　表面がシリコン結晶であるベース基板上に、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む犠牲層を形成する犠牲層形成工程と、犠牲層上に、犠牲層に格子整合または擬格子整合する化合物半導体結晶を形成する結晶形成工程と、犠牲層をエッチングすることにより、ベース基板から化合物半導体結晶を剥離する結晶剥離工程とを備える化合物半導体結晶の製造方法を提供する。

Description

化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
　本発明は、化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板に関する。
　特許文献１には、半導体複合装置の製造工程が記載されている。具体的には、当該製造工程においては、ＧａＡｓ基板上にエッチングストップ層であるＩｎＧａＰ層を成長させた後に、剥離層であるＡｌＡｓ層を成長させ、次にＧａＡｓ結晶層を成長させる。続いて、当該基板上に、基板表面から剥離層まで達する溝をリソグラフィーによって形成する。次に、形成した溝を通じて、ＡｌＡｓ剥離層にエッチング液を接触させてＡｌＡｓ剥離層を除去することによって、ＧａＡｓ基板からＧａＡｓ結晶層を剥離して、自立したＧａＡｓ結晶体（ＬＥＤエピフィルム）を作製する。次に、自立したＧａＡｓ結晶体をシリコン基板上に貼り付け、さらに当該ＧａＡｓ結晶体に配線等を施すことにより、ＬＥＤアレイを作製する。なお、剥離層は犠牲層とも呼ばれる。
（特許文献１）特開２００４－２０７３２３号公報
　しかし、ＧａＡｓ系化合物半導体結晶層を成長させるために用いられるＧａＡｓ基板のコストは高い。ＧａＡｓと擬格子整合するＧｅ基板をＧａＡｓ系化合物半導体結晶層の成長に用いることができるが、ＧａＡｓ基板と同様に、Ｇｅ基板のコストも高い。したがって、ＧａＡｓ基板およびＧｅ基板を用いて半導体デバイスを作製すると、半導体デバイスのコストが上昇する。また、ＧａＡｓ基板上にエッチングストップ層であるＩｎＧａＰ層を設けたり、基板表面から剥離層まで達する溝を形成したりすることにより、さらにコストが上昇する。
　さらに、ＩｎＧａＰからなるエッチングストップ層及びＡｌＡｓからなる剥離層を用いてＧａＡｓ系化合物半導体結晶層を製造する場合には、ＧａＡｓ系化合物半導体結晶層に含まれる結晶欠陥の影響により、当該ＧａＡｓ系化合物半導体結晶層を用いて製造した発光デバイスが発光する光量が不十分であるという課題も生じる。
　そこで、本発明の第１の態様においては、表面がシリコン結晶であるベース基板上に、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む犠牲層を形成する犠牲層形成工程と、犠牲層上に、犠牲層に格子整合または擬格子整合する化合物半導体結晶を形成する結晶形成工程と、犠牲層をエッチングすることにより、ベース基板から化合物半導体結晶を剥離する結晶剥離工程とを備える化合物半導体結晶の製造方法を提供する。
　結晶剥離工程においては、例えば、化合物半導体結晶層に対して選択的に犠牲層をエッチングする。結晶形成工程は、例えば、化合物半導体結晶を４００℃以上６００℃以下で成長させる第１成長工程と、第１成長工程における成長温度より高温で化合物半導体結晶をさらに成長させる第２成長工程とを有する。結晶形成工程において、ベース基板上に形成された犠牲層の一部を露出した状態に保ちながら、化合物半導体結晶を犠牲層上に成長させてもよい。
　化合物半導体結晶の製造方法は、犠牲層形成工程の前に、犠牲層および化合物半導体結晶の成長を阻害する阻害層をベース基板上に形成する阻害層形成工程と、ベース基板の一部を露出する開口を阻害層に形成する開口形成工程とをさらに備え、当該開口内において犠牲層を結晶成長させてもよい。開口形成工程は、例えば、阻害層をエッチングする工程を有する。犠牲層形成工程において、当該犠牲層と阻害層との間に空隙を設けてもよい。
　結晶形成工程と結晶剥離工程との間に、犠牲層をアニールする工程をさらに備えてもよい。アニールする工程においては、複数回のアニールをしてもよい。犠牲層形成工程と結晶形成工程との間に、犠牲層における化合物半導体結晶に対向する面を、リン化合物を含む気体に接触させる工程をさらに備えてもよい。
　化合物半導体結晶は、例えば、III－Ｖ族化合物半導体結晶またはII－ＶI族化合物半導体結晶である。III－Ｖ族化合物半導体結晶は、III族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、Ｖ族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む。阻害層は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらの層の２つ以上が積層された層である。結晶形成工程と結晶剥離工程との間に、化合物半導体結晶を支持体により保持する工程をさらに備えてもよい。
　本発明の第２の態様においては、上記の化合物半導体結晶の製造方法で得られた化合物半導体結晶に電極および配線を設けた機能結晶を形成する工程を備える電子デバイスの製造方法を提供する。当該電子デバイスの製造方法は、ベース基板と異なる貼り付けベース基板を準備する工程と、貼り付けベース基板に、機能結晶を貼り付ける工程とをさらに備えてもよい。貼り付けベース基板に、複数の機能結晶を貼り付ける工程を備えてもよい。
　本発明の第３の態様においては、表面がシリコン結晶であるベース基板と、結晶成長を阻害し、ベース基板上に設けられ、かつ、ベース基板の一部を露出する開口を有する阻害層と、開口内でベース基板上に設けられ、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む犠牲層と、犠牲層上に設けられ、犠牲層に格子整合または擬格子整合する化合物半導体を含む化合物半導体結晶とを備え、犠牲層と阻害層との間に空隙を有する半導体基板を提供する。当該半導体基板においては、ベース基板および犠牲層の積層方向に対する阻害層が開口に面する側壁の傾斜方向が、０．５°以上であってもよい。当該化合物半導体結晶は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、またはＡｌＧａＮであり、かつ、犠牲層がＧｅまたはＳｉＧｅである。
本実施形態に係る半導体基板１０００の構成を示す。 半導体基板１０００の製造方法を示す。 ベース基板１００から剥離した化合物半導体結晶１０４を製造する方法を示す。 本実施形態に係るＬＥＤデバイス２０００の構成を示す。 半導体基板４０００を製造する工程を示す。 半導体基板４０００から得られたＬＥＤ機能結晶３０９を製造する工程を示す。 半導体基板４０００から得られたＬＥＤ機能結晶３０９を用いてＬＥＤデバイス３１２を製造する工程を示す。 半導体基板５０００を製造する方法を示す。 半導体基板５０００を用いてＬＥＤデバイス５１５を製造する方法を示す。 半導体基板５０００を用いてＬＥＤデバイス５１５を製造する方法を示す。
　図１は、本実施形態に係る半導体基板１０００の構成を示す。半導体基板１０００は、ベース基板１００、阻害層１０１、犠牲層１０３、および化合物半導体結晶１０４を備える。
　ベース基板１００は、表面がシリコン結晶である。つまり、ベース基板１００は、シリコン結晶で構成される領域を表面に有する。ベース基板１００は、例えば基板全体がシリコン結晶であるＳｉ基板（Ｓｉウェハ）またはＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板である。
　ＳＯＩ基板は、例えば、サファイア基板、ガラス基板等の絶縁基板の表面にシリコン結晶が形成された基板である。当該シリコン結晶は、不純物を含んでもよい。なお、基板表面のシリコン結晶に、自然酸化層等の極薄い酸化シリコン層あるいは窒化シリコン層が形成されている場合も「表面がシリコン結晶である基板」の概念に含まれる。
　本実施形態においては、ベース基板１００としてＳｉ基板を用いた例を説明する。ベース基板１００の表面は、例えば（１００）面、（１１０）面もしくは（１１１）面、またはこれらのそれぞれと等価な面である。また、ベース基板１００の表面は、当該結晶学的面方位からわずかに傾いていてもよい。即ち、ベース基板１００はオフ角を有してよい。オフ角の大きさは、例えば１０°以下である。オフ角の大きさは、好ましくは０．０５°以上６°以下であり、より好ましくは０．３°以上６°以下である。
　阻害層１０１は、犠牲層１０３および化合物半導体結晶１０４の結晶成長を阻害する。すなわち、犠牲層１０３および化合物半導体結晶１０４は、阻害層１０１が設けられていない領域において結晶成長する。阻害層１０１は、ベース基板１００上に設けられ、かつ、ベース基板１００に達する開口１０２を有する。開口１０２は、例えばリソグラフィー法により形成することができる。
　開口１０２の内部に犠牲層１０３および化合物半導体結晶１０４を成長させる場合には、ベース基板１００の表面が、（１００）面もしくは（１１０）面、または、（１００）面もしくは（１１０）面のそれぞれと等価な面であることが好ましい。ベース基板１００の表面が上記の面のいずれかである場合には、犠牲層１０３および化合物半導体結晶１０４に４回対称の側面が現れやすくなる。犠牲層１０３および化合物半導体結晶１０４が４回対称の側面を有する場合には、犠牲層１０３および化合物半導体結晶１０４のエッチングレートの再現性が高いので、エッチング時間の制御が容易になる。
　犠牲層１０３は、半導体基板１０００から化合物半導体結晶１０４を剥離する場合に除去される層である。犠牲層１０３は、開口１０２において、ベース基板１００に接して設けられている。犠牲層１０３は、例えばＣｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む。犠牲層１０３は、例えばＧｅ層、ＳｉＧｅ層、またはＳｉＣ層である。
　化合物半導体結晶１０４は、例えば、電界効果トランジスタまたは発光ダイオード（ＬＥＤ）を構成する。化合物半導体結晶１０４は、一例として、電界効果トランジスタにおいてキャリアが移動するチャネルとして機能する。化合物半導体結晶１０４は、犠牲層１０３に格子整合または擬格子整合する。化合物半導体結晶１０４は、結晶層構造を有してもよい。
　本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態をいう。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
　化合物半導体結晶１０４は、例えばIII－Ｖ族化合物半導体結晶またはII－ＶI族化合物半導体結晶である。III－Ｖ族化合物半導体は、III族元素として、例えばＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、Ｖ族元素として、例えばＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む。化合物半導体結晶１０４は、例えばＧａＡｓ、ＡｌＧａＡｓ、またはＩｎＧａＡｓである。II－ＶI族化合物半導体は、例えばＺｎＯ、ＣｄＴｅ、ＺｎＳｅである。
　犠牲層１０３がＣｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む場合には、犠牲層１０３がＡｌＡｓである場合に比べて、化合物半導体結晶１０４に対するエッチングレートの選択比が大きい。具体的には、化合物半導体結晶１０４がＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、またはＡｌＧａＮである場合には、犠牲層１０３は、ＧｅまたはＳｉＧｅであることが好ましい。
　エッチング剤は、例えば、弗酸、酢酸、燐酸、過酸化水素水、水酸化ナトリウム水溶液、水酸化カリウム水溶液、フェロシアン化カリウム水溶液、フェロシアン化マグネシウム水溶液、またはクロム酸カリウム水溶液である。エッチング剤は、これらの２つ以上の液の混合液であってもよい。
　化合物半導体結晶１０４および犠牲層１０３が上記の組成を有する場合には、化合物半導体結晶１０４へのエッチングダメージを少なく保ちながら、化合物半導体結晶１０４を剥離することができる。また、上記の組成を有する犠牲層１０３の結晶性がＡｌＡｓの結晶性よりも優れているので、上記の組成を有する犠牲層１０３上で成長した化合物半導体結晶１０４は、ＡｌＡｓ層上に形成されたＧａＡｓ層よりも欠陥密度を小さくすることができる。したがって、化合物半導体結晶１０４に形成された発光デバイス、電子デバイスの電気的特性を向上させることができる。
　図２Ａは、半導体基板１０００の製造方法を示す。Ｓ２０１において、ベース基板１００を準備する。Ｓ２０２において、ベース基板１００の上に阻害層１０１を形成する。阻害層１０１は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらの層の２つ以上が積層された層である。阻害層１０１は、例えば、蒸着法、スパッタ法またはＣＶＤ法により形成することができる。
　阻害層１０１の厚みは、安定的な表面形状を得るべく、予め定められた厚みより大きいことが好ましい。ただし、阻害層１０１が極端に厚い場合には、犠牲層１０３へのエッチング剤の到達が抑制されることがありうる。そこで、これらを考慮して阻害層１０１の厚みを決定することが好ましい。具体的には、阻害層１０１の厚みは、例えば２ｎｍ以上５００ｎｍ以下であり、好ましくは５ｎｍ以上２００ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下である。
　Ｓ２０３において、阻害層１０１に、ベース基板１００に達する開口１０２を形成する。開口１０２は、フォトリソグラフィーにより形成されたフォトレジストをマスクとして、薬液によるエッチングにより形成する方法、またはガスプラズマを用いたドライエッチングにより形成する方法を用いて形成することができる。
　ベース基板１００の表面に垂直な方向の阻害層１０１の幅は、開口１０２の近傍において、開口１０２の底面における阻害層１０１との境界線に近づくにしたがって小さくなることが好ましい。すなわち、開口１０２を形成する阻害層１０１の側壁は、テーパー形状に形成されることが好ましい。ここで、開口１０２の底面とは、開口１０２の内部であって、ベース基板１００が露出された面である。
　阻害層１０１がテーパー状の形状を有することにより、Ｓ２０４において開口１０２に形成する犠牲層１０３の一部が露出される。その結果、犠牲層１０３と阻害層１０１との間の空隙が大きくなり、犠牲層１０３へのエッチング剤の到達が容易になるので、犠牲層１０３をエッチングにより除去する場合のエッチング時間を短縮することができる。
　開口１０２を形成する阻害層１０１の側壁のテーパー角は、例えば０．５°以上であり、好ましくは１°以上、より好ましくは５°以上、さらに好ましくは１０°以上である。ここで、阻害層１０１の側壁のテーパー角とは、ベース基板１００及び犠牲層１０３の積層方向に対する側壁の傾斜方向の角度である。
　開口１０２の底面積は、例えば０．０１ｍｍ２以下であり、好ましくは１６００μｍ２以下であり、より好ましくは９００μｍ２以下である。ここで、開口１０２の底面積とは、開口１０２の底面の面積である。
　また、開口１０２の底面積は、２５μｍ２以上であることが好ましい。底面積が２５μｍ２以上であれば、開口１０２の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度の安定性が増し、当該結晶の形状に乱れが生じにくい。また、当該結晶を加工してデバイスを作製することがより容易になり、歩留まりを向上させるので、生産効率の点でも好ましい。
　阻害層１０１に被覆されたベース基板１００の面積に対する開口１０２の底面積の割合は、０．０１％以上であることが好ましい。上記割合が０．０１％以上であれば、開口１０２の内部に結晶を成長させる場合に、当該結晶の成長速度がより安定になる。上記の割合を算出する場合に、阻害層１０１に複数の開口１０２が形成されているときには、開口１０２の底面積とは、阻害層１０１に形成された複数の開口１０２の底面積の総和を意味する。
　開口１０２の底面の形状が正方形または長方形である場合には、当該底面の一辺の長さ（長方形のときは、長辺）は、例えば１００μｍ以下であり、好ましくは８０μｍ以下であり、より好ましくは４０μｍ以下であり、さらに好ましくは３０μｍ以下である。開口１０２の底面形状の一辺の長さが１００μｍ以下である場合には、底面形状の一辺の長さが１００μｍより大きい場合と比較して、開口１０２の内部に形成される犠牲層１０３のアニールに要する時間を短縮できる。
　また、開口１０２の底面形状の一辺の長さが１００μｍ以下である場合には、Ｓ２０５において犠牲層１０３の上に形成される化合物半導体結晶１０４とベース基板１００との間の熱膨張係数の差が大きい場合であっても、化合物半導体結晶１０４に結晶欠陥が生じることを抑制できる。さらに、エッチングによる犠牲層１０３の除去に要する時間も短縮できる。
　開口１０２の底面の一辺の長さが８０μｍ以下である場合には、開口１０２に形成された化合物半導体結晶１０４を用いて、より高性能のデバイスを形成できる。上記底面形状の一辺の長さが４０μｍ以下である場合には、上記デバイスをより歩留まりよく製造できる。
　Ｓ２０４においては、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）で示される半導体からなる犠牲層１０３をベース基板１００上に形成する。具体的には、阻害層１０１に形成された開口１０２の内部で露出されたベース基板１００上に犠牲層１０３を結晶成長させる。当該結晶成長は、例えばエピタキシャル成長である。犠牲層１０３をエピタキシャル成長させる場合、阻害層１０１が犠牲層１０３の成長を阻害するので、犠牲層１０３は、阻害層１０１の上面には形成されない。
　犠牲層１０３は、成長すればするほど先が細くなる形状であることが好ましい。例えば、犠牲層１０３の形状は台形であることが好ましい。犠牲層１０３の形状が台形である場合には、犠牲層１０３と阻害層１０１との間に空隙を設けることができる。その結果、エッチング剤が犠牲層１０３に到達しやすいので、エッチング時間を短縮することができる。
　犠牲層１０３のテーパー角は、例えば０．５°以上、好ましくは１°以上、より好ましくは５°以上、さらに好ましくは１０°以上である。ここで、犠牲層１０３のテーパー角とは、ベース基板１００及び犠牲層１０３の積層方向に対する犠牲層１０３の側壁の傾斜方向の角度である。犠牲層１０３を結晶成長させる炉内の圧力および温度により、テーパー角を制御することができる。例えば、炉内の圧力が大きく、または温度が高いほど、テーパー角を大きくすることができる。
　犠牲層１０３が有する結晶欠陥が移動できる温度および時間で、犠牲層１０３をアニールすることが好ましい。このアニールを複数回繰り返してもよい。犠牲層１０３をアニールすると、犠牲層１０３内部の結晶欠陥が犠牲層１０３の内部を移動して、例えば、犠牲層１０３と阻害層１０１との界面、犠牲層１０３の表面、または、犠牲層１０３の内部のゲッタリングシンクに捕捉される。結晶欠陥がゲッタリングシンクに捕捉されることにより、犠牲層１０３の表面近傍の結晶欠陥を排除できる。
　犠牲層１０３と阻害層１０１との界面、犠牲層１０３の表面、または犠牲層１０３の内部のゲッタリングシンクは、犠牲層１０３の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例である。欠陥捕捉部は、結晶の界面もしくは表面、または物理的な傷であってよい。欠陥捕捉部は、アニールする温度および時間において結晶欠陥が移動可能な距離内に配置されることが好ましい。
　犠牲層１０３をアニールする場合には、例えば、９００℃以下、好ましくは８５０℃以下で犠牲層１０３をアニールする。当該温度範囲で犠牲層１０３をアニールすることにより、犠牲層１０３の表面の平坦性が維持される。犠牲層１０３の表面の平坦性は、犠牲層１０３の表面に他の層を積層する場合に、特に重要である。
　また、例えば６８０℃以上、好ましくは７００℃以上で犠牲層１０３をアニールすることが好ましい。当該温度範囲で犠牲層１０３をアニールすることにより、犠牲層１０３の結晶欠陥の密度をより低減できる。以上のとおり、犠牲層１０３を６８０℃以上９００℃以下の条件でアニールすることが好ましい。一回のアニール時間は１分以上が好ましく、５分以上行うことがさらに好ましい。アニール時間を長くすればするほど結晶性が向上する。ただし、生産効率の観点からは、アニール時間を１２０分以下とすることが好ましい。
　一例として、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または水素雰囲気下で犠牲層１０３をアニールする。特に、水素を含む雰囲気中で犠牲層１０３をアニールすることで、犠牲層１０３の表面状態を滑らかな状態に維持しつつ、犠牲層１０３の結晶欠陥の密度をさらに低減できる。犠牲層１０３の結晶欠陥密度がさらに低減されると、化合物半導体結晶１０４に形成された発光デバイスまたは電子デバイスをさらに高性能化できる。
　本実施形態において、犠牲層１０３上に化合物半導体結晶１０４を形成する前に、犠牲層１０３における化合物半導体結晶１０４に対向する面を、リン化合物を含む気体に接触させる工程を実施することが好ましい。犠牲層１０３にリン化合物を含む気体を接触させることにより、犠牲層１０３の表面が滑らかになる。リン化合物は、例えばホスフィンまたはターシャリーブチルホフィンなどのアルキルホスフィンであり、好ましくはホスフィンである。犠牲層１０３をアニールする場合、リン化合物を含む気体に犠牲層１０３を接触させる工程は、アニールする工程の後に実施される。
　Ｓ２０５において、犠牲層１０３の上に化合物半導体結晶１０４を形成する。化合物半導体結晶１０４がIII－Ｖ族化合物半導体結晶である場合、化合物半導体結晶１０４を、例えば通常４００℃以上１０００℃以下、好ましくは５００℃以上８００℃以下の条件で犠牲層１０３の上に形成する。化合物半導体結晶１０４を成長させる場合に、第１段階として、より低温で化合物半導体結晶１０４を成長させ、第２段階として、より高温で化合物半導体結晶１０４を成長させることが好ましい。
　第１段階における成長温度は、例えば４００℃以上６００℃以下であり、好ましくは４００℃以上５５０℃以下である。第２段階における成長温度は、第１段階における成長温度より高温であることが好ましい。第２段階における成長温度は、例えば５００℃以上１０００℃以下である、好ましくは５５０℃以上８００℃以下である。このように２段階の結晶成長を行うことにより、化合物半導体結晶１０４の結晶性がさらに向上する。
　第１段階において成長させた化合物半導体結晶１０４の厚みは、例えば５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下、さらに好ましくは１５ｎｍ以上１００ｎｍ以下である。第２段階において成長させた化合物半導体結晶１０４の厚みは、例えば５ｎｍ以上３００ｎｍ以下、好ましくは１０ｎｍ以上２００ｎｍ以下、さらに好ましくは１５ｎｍ以上１００ｎｍ以下である。必要に応じて、結晶成長温度を三段階以上に分けて低温から高温に変化させて、化合物半導体結晶１０４を結晶成長させてもよい。
　化合物半導体結晶１０４は、犠牲層１０３の一部を露出したままの状態に保ちながら、犠牲層１０３の上に成長させることが好ましい。例えば、犠牲層１０３の側面を露出したままの状態に保ちながら、犠牲層１０３の上に化合物半導体結晶１０４を成長させることが好ましい。犠牲層１０３の側面を露出した状態に維持することにより、エッチングにより化合物半導体結晶１０４を基板から剥離する場合に、犠牲層１０３へのエッチング液の到達が容易になる。その結果、化合物半導体結晶１０４をエッチングなどにより特別に加工すること無く、化合物半導体結晶１０４をベース基板１００から剥離することができる。
　化合物半導体結晶１０４は、成長すればするほど先が細くなる形状であることが好ましい。例えば、化合物半導体結晶１０４の形状は、断面が台形となる形状であることが好ましい。化合物半導体結晶１０４のテーパー角は、例えば０．５°以上、好ましくは１°以上、より好ましくは５°以上、さらに好ましくは１０°以上である。
　犠牲層１０３の厚さを阻害層１０１の厚さより大きくすることにより、犠牲層１０３の側面の少なくとも一部を露出させてもよい。犠牲層１０３を阻害層１０１よりも厚くすることにより、化合物半導体結晶１０４を剥離するときに、犠牲層１０３にエッチング液が容易に到達するので、化合物半導体結晶１０４をエッチングなどにより特別に加工すること無く、化合物半導体結晶１０４を剥離することができる。
　化合物半導体結晶１０４は、化合物半導体結晶１０４を用いて作製される電子デバイスに要求される特性または機能に応じた結晶層構造を有する。化合物半導体結晶１０４は、例えばフォトダイオード、ＬＥＤ、バイポーラトランジスタ、または電界効果トランジスタに用いられる。
　化合物半導体結晶１０４に電極を取り付けることにより、電子デバイスを製造することができる。電極は、オーミック電極またはショットキー電極である。たとえば、化合物半導体結晶１０４がＬＥＤデバイスに用いられる場合には、あらかじめ化合物半導体結晶１０４に設けられたｐ型結晶層およびｎ型結晶層をエッチング等により露出させる。露出させた結晶面にオーミック電極を形成し、さらに電極に導通用の配線を施すことにより、ＬＥＤデバイスを製造することができる。
　図２Ｂは、ベース基板１００から剥離した化合物半導体結晶１０４を製造する方法を示す。Ｓ２０６においては、図２Ａに示した製造方法によって製造した半導体基板１０００に支持体１０５を設ける。支持体１０５は、ベース基板１００から剥離した化合物半導体結晶１０４を保持する場合に用いられる。支持体１０５は、例えば、粘着力のある樹脂ワックスまたはバキュームチャックである。
　Ｓ２０７においては、化合物半導体結晶１０４に対して選択的に犠牲層１０３をエッチングすることにより、ベース基板１００から化合物半導体結晶１０４を剥離する。化合物半導体結晶１０４をベース基板１００から剥離することにより、化合物半導体結晶１０４は自立した結晶になる。続いて、エッチング剤として薬液を用いるウエットエッチング法により、犠牲層１０３を除去する。
　ここで、「化合物半導体結晶１０４に対して選択的に犠牲層１０３をエッチングする」とは、化合物半導体結晶１０４のエッチングレートよりも犠牲層１０３のエッチングレートが大きい条件で、犠牲層１０３をエッチングすることである。例えば、Ｓ２０７においては、化合物半導体結晶１０４に対するエッチングレートよりも犠牲層１０３に対するエッチングレートが大きいエッチング剤を用いてエッチングする。
　エッチング剤は、例えば、弗酸、酢酸、燐酸、過酸化水素水、水酸化ナトリウム水溶液、水酸化カリウム水溶液、フェロシアン化カリウム水溶液、フェロシアン化マグネシウム水溶液、またはクロム酸カリウム水溶液である。エッチング剤は、これらの２つ以上の液の混合液であってもよい。エッチング剤を加熱または攪拌してもよい。当該エッチングは、紫外光照射下で行われてよい。エッチング中に半導体基板１０００を振動または回転してもよい。
　Ｓ２０８においては、支持体１０５に保持された化合物半導体結晶１０４を貼り付けベース基板１０６に貼り付ける。貼り付けベース基板１０６は、例えば、Ｓｉ基板、窒化シリコン基板、酸化シリコン基板、シリコンカーバイト基板、金属基板、またはセラミック基板である。貼り付けベース基板１０６は、Ｓｉ基板であることが好ましい。貼り付けベース基板１０６の貼り付け面に、貼り付けベース金属を積層してもよい。貼り付けベース金属は、例えば金またはパラジウムである。化合物半導体結晶１０４を貼り付けベース基板１０６に貼り付ける場合には、ファンデルワールス貼り付け、ハンダによる接着、および接着性の樹脂を用いた接着のいずれを用いてもよい。
　Ｓ２０９においては、貼り付けベース基板１０６に貼り付けられた支持体１０５付きの化合物半導体結晶１０４から、支持体１０５を剥離する。その結果、貼り付けベース基板１０６に貼り付けられた化合物半導体結晶１０４を得ることができる。
　図２Ｂにおいては、貼り付けベース基板１０６上に一つの化合物半導体結晶１０４が示されているが、貼り付けベース基板１０６上に複数の化合物半導体結晶１０４を設けてもよい。例えば、貼り付けベース基板１０６上に化合物半導体結晶１０４をアレイ状に配置する。貼り付けベース基板１０６上に、機能が異なる２種以上の化合物半導体結晶１０４を貼り付けてもよい。複数の種類の化合物半導体結晶１０４を貼り付けベース基板１０６に貼り付けることによって、複数の機能を有するモノリシックデバイス基板を製造することができる。
　図３は、本実施形態に係るＬＥＤデバイス２０００の構成を示す。ＬＥＤデバイス２０００は、ＬＥＤ機能結晶２１０、電界効果トランジスタ機能結晶２２０、金属配線２４０および貼り付けベース基板２０６を備える。貼り付けベース基板２０６は、例えばＳｉ基板である。
　ＬＥＤ機能結晶２１０は、ＧａＮ結晶２１２、アノード電極２１４およびカソード電極２１６を有する。電界効果トランジスタ機能結晶２２０は、ＧａＡｓ結晶２２２、ゲート絶縁膜２２４、ゲート電極２２６、ソース電極２２８およびドレイン電極２３０を有する。金属配線２４０は、カソード電極２１６とドレイン電極２３０とを接続する。一例として、アノード電極２１４は、電源に接続される。電界効果トランジスタ機能結晶２２０において、ゲート電極２２６が制御電圧の入力を受け、ソース電極２２８が接地される。電界効果トランジスタ機能結晶２２０は、ＬＥＤ機能結晶２１０に供給する電流を制御電圧に応じてスイッチングする。
　カソード電極２１６とドレイン電極２３０との間には、抵抗素子が設けられていてもよい。また、ＬＥＤデバイス２０００は、貼り付けベース基板２０６上に、複数のＬＥＤ機能結晶２１０および複数の電界効果トランジスタ機能結晶２２０を有してもよい。複数のＬＥＤ機能結晶２１０および複数の電界効果トランジスタ機能結晶２２０は、貼り付けベース基板２０６上でアレイ状に配置されてもよい。一例として、複数のＬＥＤ機能結晶２１０および複数の電界効果トランジスタ機能結晶２２０がアレイ状に配置されたデバイスは、ＬＥＤプリンタヘッドとして機能する。
　以下、本発明を実施例に基づき詳細に説明するが、本発明は、これらの実施例に限定されるものではない。
（実験例１）
　図４Ａは、半導体基板４０００を製造する工程を示す。図４Ｂは、半導体基板４０００から得られたＬＥＤ機能結晶３０９を製造する工程を示す。図４Ｃは、半導体基板４０００から得られたＬＥＤ機能結晶３０９を用いてＬＥＤデバイス３１２を製造する工程を示す。
　Ｓ４０１において、面方位（００１）およびオフ角０°の表面を有するＳｉ基板３００を準備した。次に、Ｓ４０２において、Ｓｉ基板３００の表面上に、熱ＣＶＤ法により、酸化シリコンからなる阻害層３０１を５０ｎｍ堆積した。原料ガスとして、シランおよび酸素を用いた。Ｓｉ基板３００の表面温度は６００℃とした。
　次に、Ｓ４０３において、ステッパー露光法により、一辺が２００μｍの正方形の開口を有するレジストパターンを阻害層３０１上に形成した。Ｓｉ基板３００を５質量％のＨＦ水溶液に浸漬し、レジストの開口に露出された酸化シリコンをエッチングにより除去し、Ｓｉ基板３００の表面を露出させた。その後、アセトンによりフォトレジストを溶解除去することにより、開口３０２を形成した。阻害層３０１の側壁のテーパー角は１５°であった。
　続いて、Ｓ４０４において、開口３０２において露出されたＳｉ基板３００の表面に、犠牲層の一例であるＧｅ犠牲層３０３を熱ＣＶＤ法により堆積した。原料ガスには、ＧｅＨ４を用いた。この工程において、酸化シリコンからなる阻害層３０１の表面にＧｅは堆積することなく、開口３０２において露出したＳｉ基板３００の表面上にのみＧｅがエピタキシャル成長した。Ｇｅ犠牲層３０３の厚みは、５００ｎｍとした。さらに、窒素雰囲気下において８００℃でＳｉ基板３００を１０分間アニールした。５分間隔で、このアニール処理を５回繰り返した。
　Ｓ４０５において、Ｇｅ犠牲層３０３上に、III－Ｖ族化合物半導体結晶からなる化合物半導体結晶３０４をＭＯＣＶＤ法によりエピタキシャル成長させた。原料ガスとしては、トリメチルアルミニウム、トリメチルガリウム、シラン、ジエチルジンク、およびアルシンを用いた。基板温度は、６８０℃とした。成長炉内圧力は、１２ＫＰaとした。
　化合物半導体結晶３０４は、Ｇｅ犠牲層３０３側から、ｎ－ＧａＡｓ（Ｓｉ；２×１０１９ｃｍ３、１００ｎｍ）／ｎ－Ａｌ０．２５Ｇａ０．７５Ａｓ（Ｓｉ；２×１０１８ｃｍ３、３００ｎｍ）／ｎ－ｌ０．１３Ｇａ０．８７Ａｓ（Ｓｉ；２×１０１７ｃｍ３、７０ｎｍ）／ｐ－Ａｌ０．１３Ｇａ０．８７Ａｓ（Ｚｎ；２×１０１７ｃｍ３、９０ｎｍ）／ｐ－Ａｌ０．２５Ｇａ０．７５Ａｓ（Ｚｎ；２×１０１８ｃｍ３、３００ｎｍ）／ｐ－ＧａＡｓ（Ｚｎ；１×１０１９ｃｍ３、３０ｎｍ）の積層構造を有していた。ここで、（　）内は、ドーピング材とその濃度および厚みを表す。たとえば、（Ｓｉ；２×１０１８ｃｍ３、３００ｎｍ）は、当該層が、２×１０１８ｃｍ３の濃度にシリコンがドーピングされ、厚みが３００ｎｍの層であることを示す。
　Ｓ４０５において、化合物半導体結晶３０４は、阻害層３０１の面に堆積することなく、開口３０２内部のＧｅ犠牲層３０３の面上にだけ選択的にエピタキシャル成長した。また、化合物半導体結晶３０４は、Ｇｅ犠牲層３０３の上面に成長し、Ｇｅ犠牲層３０３の側面には成長しなかった。これにより、Ｇｅ犠牲層３０３は、側面の一部が露出した形態に保たれた。こうして、化合物半導体結晶３０４を有する半導体基板４０００を製造することができた。
　次に、図４Ｂに示すＳ４０６において、半導体基板４０００にレジストを塗布し、リソグラフィーにより化合物半導体結晶３０４上に、カソード形状と同一形状の開口を形成した。次に、半導体基板４０００を４質量％燐酸水溶液に浸漬し、化合物半導体結晶をｎ－ＧａＡｓに到達する深さにエッチングした。次いでＡｕ－Ｇｅ合金を蒸着により積層した。半導体基板４０００をアセトンに浸漬し、レジストを除去してカソード３０５を形成した。
　同様に、半導体基板４０００にレジストを塗布し、リソグラフィーにより化合物半導体結晶３０４上にアノード形状と同一の開口を形成した。次いでＡｕ－Ｚｎ合金を蒸着により積層した。半導体基板４０００をアセトンに浸漬し、レジストを除去してアノード３０６を形成した。さらに、半導体基板４０００を窒素雰囲気中にて３８０℃で５分間アニールし、アノード３０６およびカソード３０５をオーミック接触とした。
　Ｓ４０７において、半導体基板４０００にレジストを塗布し、リソグラフィーにより化合物半導体結晶３０４上に開口を形成した。次いで、蒸着によりＡｕを５００ｎｍ積層した。半導体基板４０００をアセトンに浸漬し、レジストを除去してコンタクト電極であるパド３０７を形成した。Ｓ４０８において、ワイヤーボンディング法によりパド３０７上に、支持体として２５０μｍの径を有するアルミニウムワイヤー３０８をスタッド状に接合した。
　続いて、図４Ｃに示すＳ４０９において、過酸化水素水と水酸化ナトリウム水溶液との混液（１０質量％過酸化水素、０．２Ｎの水酸化ナトリウム水溶液）を７０℃に加熱し、その加熱された溶液に半導体基板４０００を２分間浸漬した。Ｇｅ犠牲層３０３がエッチングされ、ＬＥＤ機能結晶３０９がＳｉ基板３００から剥離された。
　Ｓ４１０において、Ｓｉ基板である貼り付けベース基板３１０を準備し、基板表面上にリソグラフィーによりフォトレジストのマスクを形成した。次に、ＡｕをＥＢ蒸着により１００ｎｍ蒸着した。アセトンを用いて、レジストを除去して金のパターニングを行った。金のサイズは、一辺が３００μｍの正方形とした。これにより貼り付けベース金属３１１が形成された。
　続いて、ＬＥＤ機能結晶３０９を貼り付けベース金属３１１に貼り付けることによりＬＥＤデバイス３１２を作製した。貼り付けは、光学顕微鏡の視野内でファンデルワールス接着により行った。ＬＥＤ機能結晶３０９は、ワイヤーボンディングにより接着したＡｌのスタッドをピンセットでつまむことによりハンドリングした。
（実験例２）
　犠牲層形成後のアニール処理を行わなかったこと以外は、実験例１と同様にして、ＬＥＤデバイス３１２を作製した。作製したＬＥＤデバイス３１２の光量評価を次のように行った。ＬＥＤデバイス３１２を搭載したＬＥＤ基板の基板面から垂直方向の１０ｃｍの距離に、光パワーメータをセットした。続いて、ＬＥＤデバイス３１２のアノード－カソード間に２５０ｍＡの電流を注入して、光パワーメータで光量を測定した。
　実験例１のＬＥＤデバイス３１２の電流注入時の光量の評価結果は、９．２μＷであった。実験例２のＬＥＤデバイス３１２の電流注入時の光量の評価結果は、４．９μＷであった。Ｇｅ犠牲層３０３を形成した後にアニールした実験例１のデバイスは、アニールしない実験例２のデバイスに比べて光量が約９０％高かった。
（実験例３）
　図５Ａは、半導体基板５０００を製造する方法を示す。図５Ｂおよび図５Ｃは、半導体基板５０００を用いてＬＥＤデバイス５１５を製造する方法を示す。具体的には、ＧａＡｓ基板５００上にＩｎＧａＰからなるエッチングストップ層５０１を成長させ、次にＡｌＡｓからなる犠牲層５０２を成長させ、さらに化合物半導体結晶５０３を成長させた半導体基板５０００を用いてＬＥＤデバイス５１５を製造する。
　Ｓ５０１において、オフ角２°の（００１）結晶面を有するＧａＡｓ基板５００を準備した。ＧａＡｓ基板５００上にアンドープＩｎ0.48Ｇａ0.52Ｐ（１００ｎｍ）からなるエッチングストップ層５０１、アンドープＡｌＡｓ（２０ｎｍ）からなる犠牲層５０２、化合物半導体結晶５０３を連続してＭＯＣＶＤ法で成長させた。
　化合物半導体結晶５０３は基板側から順番に、ｎ－ＧａＡｓ（Ｓｉ；２×１０１９ｃｍ３、１００ｎｍ）／ｎ－Ａｌ０．２５Ｇａ０．７５Ａｓ（Ｓｉ；２×１０１８ｃｍ３、３００ｎｍ）／ｎ－ｌ０．１３Ｇａ０．８７Ａｓ（Ｓｉ；２×１０１７ｃｍ３、７０ｎｍ）／ｐ－Ａｌ０．１３Ｇａ０．８７Ａｓ（Ｚｎ；２×１０１７ｃｍ３、９０ｎｍ）／ｐ－Ａｌ０．２５Ｇａ０．７５Ａｓ（Ｚｎ；２×１０１８ｃｍ３、３００ｎｍ）／ｐ－ＧａＡｓ（Ｚｎ；１×１０１９ｃｍ３、３０ｎｍ）の積層構造を有する。この積層構造は、実験例１および実験例２における化合物半導体結晶３０４と同じ構造である。ここで、（　）内は、ドーピング材とその濃度および厚みを表す。たとえば、（Ｓｉ；２×１０１８ｃｍ３、３００ｎｍ）は、当該層が、２×１０１８ｃｍ３の濃度にシリコンがドーピングされ、厚みが３００ｎｍの層であることを示す。
　Ｓ５０２において、化合物半導体結晶５０３上にレジスト５０５を塗布し、リソグラフィーにより、２００μｍ角の正方形を取り囲むように５μｍ幅のレジスト開口５０４をレジスト５０５に形成した。Ｓ５０３において、燐酸（５質量％）を含む２質量％過酸化水素水溶液に、レジスト開口５０４を形成した基板を３０分間浸漬し、エッチングストップ層５０１の表面を露出させた。その後、レジスト５０５をアセトンで溶解した。露出した化合物半導体結晶５０３に実験例１と同様の手法で、カソード５０６、アノード５０７およびパド５０８を形成して半導体基板５０００を製造した。
　続いて、図５Ｂに示すＳ５０４において、ワイヤーボンディング法により、支持体として２５０μｍの径を有するアルミニウムワイヤー５０９を、パド５０８上にスタッド状に接合した。Ｓ５０５において、当該基板にレジスト５１０を塗布した後に、リソグラフィーにより、レジスト５１０がカソード５０６、アノード５０７、パド５０８およびアルミニウムワイヤー５０９を覆い、かつエッチングストップ層を露出するように開口５１１を形成した。
　図５Ｃに示すＳ５０６において、開口５１１を形成した基板を１０質量％フッ酸水溶液に５分間浸漬することにより、犠牲層５０２を溶解し、化合物半導体結晶５０３を剥離した。このようにして、ＬＥＤ機能結晶５１２を基板から剥離した。
　Ｓ５０７において、作製されたＬＥＤ機能結晶５１２を実験例１および実験例２と同様に、貼り付けベース基板５１３上に形成された貼り付けベース金属５１４に貼り付けることによりＬＥＤデバイス５１５を作製し、その光量を評価した。実験例３のＬＥＤデバイス５１５の電流注入時の光量の評価結果は、４．１μＷであった。ＩｎＧａＰからなるエッチングストップ層５０１とＡｌＡｓからなる犠牲層５０２を用いる従来法によると、化合物半導体結晶５０３における結晶欠陥が多くなるので、光量が低くなったと考えられる。
　以上のとおり、低コストのＳｉ基板をベース基板として用いて、ベース基板から剥離した化合物半導体結晶を製造することができた。さらに、化合物半導体結晶を他の基板に貼り付けることにより、ＬＥＤデバイスを製造することができた。本発明により得られたＬＥＤデバイスは、従来の方法で得られたＬＥＤデバイスよりも高い光量を示した。本発明によると、表面がＳｉである基板の上に、欠陥が少ないＧａＡｓ層を直接形成することができる。
１００　ベース基板、１０１　阻害層、１０２　開口、１０３　犠牲層、１０４　化合物半導体結晶、１０５　支持体、１０６　貼り付けベース基板、２０６　貼り付けベース基板、２１０　ＬＥＤ機能結晶、２１２　ＧａＮ結晶、２１４　アノード電極、２１６　カソード電極、２２０　電界効果トランジスタ機能結晶、２２２　ＧａＡｓ結晶、２２４　ゲート絶縁膜、２２６　ゲート電極、２２８　ソース電極、２３０　ドレイン電極、２４０　金属配線、３００　Ｓｉ基板、３０１　阻害層、３０２　開口、３０３　Ｇｅ犠牲層、３０４　化合物半導体結晶、３０５　カソード、３０６　アノード、３０７　パド、３０８　アルミニウムワイヤー、３０９　ＬＥＤ機能結晶、３１０　貼り付けベース基板、３１１　貼り付けベース金属、３１２　ＬＥＤデバイス、５００　ＧａＡｓ基板、５０１　エッチングストップ層、５０２　犠牲層、５０３　化合物半導体結晶、５０４　レジスト開口、５０５　レジスト、５０６　カソード、５０７　アノード、５０８　パド、５０９　アルミニウムワイヤー、５１０　レジスト、５１１　開口、５１２　ＬＥＤ機能結晶、５１３　貼り付けベース基板、５１４　貼り付けベース金属、５１５　ＬＥＤデバイス、１０００　半導体基板、２０００　ＬＥＤデバイス、４０００　半導体基板、５０００　半導体基板

Claims (20)

  1. 　表面がシリコン結晶であるベース基板上に、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む犠牲層を形成する犠牲層形成工程と、
    　前記犠牲層上に、前記犠牲層に格子整合または擬格子整合する化合物半導体結晶を形成する結晶形成工程と、
    　前記犠牲層をエッチングすることにより、前記ベース基板から前記化合物半導体結晶を剥離する結晶剥離工程と
    　を備える化合物半導体結晶の製造方法。
  2. 　前記結晶剥離工程において、前記化合物半導体結晶に対して選択的に前記犠牲層をエッチングする請求項１に記載の化合物半導体結晶の製造方法。
  3. 　前記結晶形成工程が、前記化合物半導体結晶を４００℃以上６００℃以下で成長させる第１成長工程と、前記第１成長工程における成長温度より高温で前記化合物半導体結晶をさらに成長させる第２成長工程とを有する
    　請求項１に記載の化合物半導体結晶の製造方法。
  4. 　前記結晶形成工程において、前記ベース基板上に形成された前記犠牲層の一部を露出した状態に保ちながら、前記化合物半導体結晶を前記犠牲層上に成長させる
    請求項１に記載の化合物半導体結晶の製造方法。
  5. 　前記犠牲層形成工程の前に、
    　前記犠牲層および前記化合物半導体結晶の成長を阻害する阻害層を前記ベース基板上に形成する阻害層形成工程と、
    　前記ベース基板の一部を露出する開口を前記阻害層に形成する開口形成工程と、
    をさらに備え、
    　前記開口内において前記犠牲層を結晶成長させる
    請求項１に記載の化合物半導体結晶の製造方法。
  6. 　前記開口形成工程が、前記阻害層をエッチングする工程を有する請求項５に記載の化合物半導体結晶の製造方法。
  7. 　前記犠牲層形成工程において、前記犠牲層と前記阻害層との間に空隙を設ける請求項５に記載の化合物半導体結晶の製造方法。
  8. 　前記結晶形成工程と前記結晶剥離工程との間に、前記犠牲層をアニールする工程をさらに備える
    　請求項１に記載の化合物半導体結晶の製造方法。
  9. 　前記アニールする工程において、複数回のアニールをする
    　請求項８に記載の化合物半導体結晶の製造方法。
  10. 　前記犠牲層形成工程と前記結晶形成工程との間に、
    　前記犠牲層における前記化合物半導体結晶に対向する面を、リン化合物を含む気体に接触させる工程をさらに備える
    　請求項１に記載の化合物半導体結晶の製造方法。
  11. 　前記化合物半導体結晶が、III－Ｖ族化合物半導体結晶またはII－ＶI族化合物半導体結晶である
    　請求項１に記載の化合物半導体結晶の製造方法。
  12. 　前記III－Ｖ族化合物半導体結晶は、III族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、Ｖ族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む
    　請求項１１に記載の化合物半導体結晶の製造方法。
  13. 　前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらの層の２つ以上が積層された層である
    　請求項５に記載の化合物半導体結晶の製造方法。
  14. 　前記結晶形成工程と前記結晶剥離工程との間に、前記化合物半導体結晶を支持体により保持する工程をさらに備える請求項１に記載の化合物半導体結晶の製造方法。
  15. 　請求項１に記載の化合物半導体結晶の製造方法で得られた前記化合物半導体結晶に電極および配線を設けた機能結晶を形成する工程を備える電子デバイスの製造方法。
  16. 　前記ベース基板と異なる貼り付けベース基板を準備する工程と、
    　前記貼り付けベース基板に、前記機能結晶を貼り付ける工程と
    　をさらに備える請求項１５に記載の電子デバイスの製造方法。
  17. 　前記貼り付けベース基板に、複数の前記機能結晶を貼り付ける工程を備える請求項１６に記載の電子デバイスの製造方法。
  18. 　表面がシリコン結晶であるベース基板と、
    　結晶成長を阻害し、前記ベース基板上に設けられ、かつ、前記ベース基板の一部を露出する開口を有する阻害層と、
    　前記開口内で前記ベース基板上に設けられ、Ｃｘ1Ｓｉｙ1Ｇｅｚ1Ｓｎ１－ｘ1－ｙ1－ｚ1（０≦ｘ1＜１、０≦ｙ1≦１、０≦ｚ1≦１、かつ０＜ｘ1＋ｙ1＋ｚ1≦１）を含む犠牲層と、
    　前記犠牲層上に設けられ、前記犠牲層に格子整合または擬格子整合する化合物半導体を含む化合物半導体結晶と
    　を備え、
    　前記犠牲層と前記阻害層との間に空隙を有する半導体基板。
  19. 　前記ベース基板および前記犠牲層の積層方向に対する、前記阻害層が前記開口に面する側壁の傾斜方向が、０．５°以上である請求項１８に記載の半導体基板。
  20. 　前記化合物半導体結晶が、ＧａＡｓ、ＡｌＧａＡｓ、ＧａＮ、またはＡｌＧａＮであり、かつ、前記犠牲層がＧｅまたはＳｉＧｅである請求項１８に記載の半導体基板。
PCT/JP2010/005648 2009-09-17 2010-09-16 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板 WO2011033776A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2010800408684A CN102498241A (zh) 2009-09-17 2010-09-16 化合物半导体结晶的制造方法、电子器件的制造方法和半导体基板
US13/421,439 US9214342B2 (en) 2009-09-17 2012-03-15 Method for producing compound semiconductor crystal, method for producing electronic device, and semiconductor wafer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-215520 2009-09-17
JP2009215520 2009-09-17

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/421,439 Continuation-In-Part US9214342B2 (en) 2009-09-17 2012-03-15 Method for producing compound semiconductor crystal, method for producing electronic device, and semiconductor wafer

Publications (1)

Publication Number Publication Date
WO2011033776A1 true WO2011033776A1 (ja) 2011-03-24

Family

ID=43758390

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/005648 WO2011033776A1 (ja) 2009-09-17 2010-09-16 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板

Country Status (6)

Country Link
US (1) US9214342B2 (ja)
JP (1) JP2011086928A (ja)
KR (1) KR20120083307A (ja)
CN (1) CN102498241A (ja)
TW (1) TWI520175B (ja)
WO (1) WO2011033776A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013042381A1 (ja) * 2011-09-22 2013-03-28 住友化学株式会社 複合基板の製造方法および複合基板
JP2013197310A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 発光装置
JP5985322B2 (ja) 2012-03-23 2016-09-06 株式会社東芝 半導体発光装置及びその製造方法
JPWO2013187076A1 (ja) * 2012-06-15 2016-02-04 住友化学株式会社 半導体基板、半導体基板の製造方法および複合基板の製造方法
WO2013187078A1 (ja) * 2012-06-15 2013-12-19 住友化学株式会社 半導体基板、半導体基板の製造方法および複合基板の製造方法
KR20150038217A (ko) * 2012-07-24 2015-04-08 스미또모 가가꾸 가부시키가이샤 반도체 기판, 반도체 기판의 제조 방법 및 복합 기판의 제조 방법
US9590157B2 (en) * 2015-06-04 2017-03-07 The Silanna Group Pty Ltd Efficient dual metal contact formation for a semiconductor device
TWI611604B (zh) * 2017-01-03 2018-01-11 穩懋半導體股份有限公司 體聲波濾波器及調諧體聲波濾波器之體聲波共振器之方法
CN106925955A (zh) * 2017-02-22 2017-07-07 成都青石激光科技有限公司 球形材料准晶格分布在基体材料中的加工方法
DE102017125217A1 (de) * 2017-10-27 2019-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von zumindest einem optoelektronischen Bauelement und optoelektronisches Bauelement
CN109860340B (zh) * 2018-10-29 2020-07-07 华灿光电（浙江）有限公司 一种发光二极管外延片的生长方法
CN111430221B (zh) * 2020-04-02 2022-08-05 中国科学院半导体研究所 锡自催化生长的锗锡合金硅基材料及定向异质外延方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51123591A (en) * 1975-04-09 1976-10-28 Milnes Arthur Method of producing solar battery semiconductor
JPS61135115A (ja) * 1984-12-04 1986-06-23 アメリカ合衆国 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
JP2006237339A (ja) * 2005-02-25 2006-09-07 Sanyo Electric Co Ltd 窒化物系半導体素子の作製方法
WO2009084238A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4819040A (en) * 1986-05-02 1989-04-04 Motorola, Inc. Epitaxial CMOS by oxygen implantation
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JP4352473B2 (ja) * 1998-06-26 2009-10-28 ソニー株式会社 半導体装置の製造方法
JP4179866B2 (ja) 2002-12-24 2008-11-12 株式会社沖データ 半導体複合装置及びｌｅｄヘッド
US7160819B2 (en) * 2005-04-25 2007-01-09 Sharp Laboratories Of America, Inc. Method to perform selective atomic layer deposition of zinc oxide

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51123591A (en) * 1975-04-09 1976-10-28 Milnes Arthur Method of producing solar battery semiconductor
JPS61135115A (ja) * 1984-12-04 1986-06-23 アメリカ合衆国 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
JP2006237339A (ja) * 2005-02-25 2006-09-07 Sanyo Electric Co Ltd 窒化物系半導体素子の作製方法
WO2009084238A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス

Also Published As

Publication number Publication date
TW201133556A (en) 2011-10-01
KR20120083307A (ko) 2012-07-25
US20120228627A1 (en) 2012-09-13
CN102498241A (zh) 2012-06-13
JP2011086928A (ja) 2011-04-28
TWI520175B (zh) 2016-02-01
US9214342B2 (en) 2015-12-15

Similar Documents

Publication Publication Date Title
WO2011033776A1 (ja) 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板
TWI240434B (en) Method to produce semiconductor-chips
JP5117588B2 (ja) 窒化物半導体結晶層の製造方法
WO2013035325A1 (ja) 窒化物半導体構造及びその作製方法
JP2010056458A (ja) 発光素子の製造方法
WO2012137781A1 (ja) 半導体積層体及びその製造方法、並びに半導体素子
US11450737B2 (en) Nanorod production method and nanorod produced thereby
US20110140081A1 (en) Method for fabricating semiconductor light-emitting device with double-sided passivation
EP2360746A1 (en) Method for manufacturing gallium oxide substrate, light emitting device, and method for manufacturing the light emitting device
US8372727B2 (en) Method for fabricating light emitting device
JP3207918B2 (ja) Ｉｉｉ−ｖ族化合物の多結晶半導体材料を用いた発光素子およびその製造方法
KR100786797B1 (ko) 실리콘 기판 3족 질화물계 적층구조를 가지는 발광다이오드및 그 제작방법
US20160133792A1 (en) Semiconductor substrate and method of fabricating the same
JP3705637B2 (ja) ３族窒化物半導体発光素子及びその製造方法
JP2001313421A (ja) 半導体発光素子及びその製造方法
CN116825916A (zh) Led结构及led结构的制备方法
JPWO2013187078A1 (ja) 半導体基板、半導体基板の製造方法および複合基板の製造方法
KR100638351B1 (ko) 반도체 기판 및 그 제조방법
WO2016002801A1 (ja) 半導体積層構造体及び半導体素子
WO2012137783A1 (ja) 半導体積層体及びその製造方法、並びに半導体素子
US12107187B2 (en) Semiconductor structures and manufacturing methods thereof
US20240313151A1 (en) Semiconductor device manufacturing method and manufacturing apparatus, semiconductor device and electronic device
JP4041906B2 (ja) 半導体発光素子
KR100813561B1 (ko) 반도체 기판 및 그 제조방법
US20230022774A1 (en) Manufacturing method for semiconductor element, and semiconductor device

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201080040868.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10816890

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127005911

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10816890

Country of ref document: EP

Kind code of ref document: A1