KR20120083307A - 화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판 - Google Patents

화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판 Download PDF

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Abstract

표면이 실리콘 결정인 베이스 기판 상에 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 희생층을 형성하는 희생층 형성 공정과, 희생층 상에 희생층에 격자 정합 또는 의사 격자 정합하는 화합물 반도체 결정을 형성하는 결정 형성 공정과, 희생층을 에칭함으로써 베이스 기판으로부터 화합물 반도체 결정을 박리하는 결정 박리 공정을 구비하는 화합물 반도체 결정의 제조 방법을 제공한다.

Description

화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판{METHOD FOR PRODUCING COMPOUND SEMICONDUCTOR CRYSTAL, METHOD FOR MANUFACTURING ELECTRONIC DEVICE, AND SEMICONDUCTOR SUBSTRATE}
본 발명은 화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법 및 반도체 기판에 관한 것이다.
특허문헌 1에는 반도체 복합 장치의 제조 공정이 기재되어 있다. 구체적으로는, 해당 제조 공정에 있어서는 GaAs 기판 상에 에칭 스톱층인 InGaP층을 성장시킨 후에 박리층인 AlAs층을 성장시키고, 다음으로 GaAs 결정층을 성장시킨다. 계속해서, 해당 기판 상에 기판 표면으로부터 박리층까지 달하는 홈을 리소그래피에 의해 형성한다. 다음으로, 형성한 홈을 통해 AlAs 박리층에 에칭액을 접촉시켜 AlAs 박리층을 제거함으로써, GaAs 기판으로부터 GaAs 결정층을 박리하여, 자립한 GaAs 결정체(LED 에피필름)를 제작한다. 다음으로, 자립한 GaAs 결정체를 실리콘 기판 상에 첩부하고, 추가로 해당 GaAs 결정체에 배선 등을 실시함으로써, LED 어레이를 제작한다. 또한, 박리층은 희생층이라고도 불린다.
일본 특허 공개 제2004-207323호 공보
그러나 GaAs계 화합물 반도체 결정층을 성장시키기 위해 사용되는 GaAs 기판의 비용은 높다. GaAs와 의사(擬) 격자 정합하는 Ge 기판을 GaAs계 화합물 반도체 결정층의 성장에 사용할 수 있지만, GaAs 기판과 마찬가지로, Ge 기판의 비용도 높다. 따라서, GaAs 기판 및 Ge 기판을 사용하여 반도체 디바이스를 제작하면, 반도체 디바이스의 비용이 상승한다. 또한, GaAs 기판 상에 에칭 스톱층인 InGaP층을 형성하거나, 기판 표면으로부터 박리층까지 달하는 홈을 형성하거나 함으로써, 더욱 비용이 상승한다.
또한, InGaP를 포함하는 에칭 스톱층 및 AlAs를 포함하는 박리층을 사용하여 GaAs계 화합물 반도체 결정층을 제조하는 경우에는, GaAs계 화합물 반도체 결정층에 포함되는 결정 결함의 영향에 의해, 해당 GaAs계 화합물 반도체 결정층을 사용하여 제조한 발광 디바이스가 발광하는 광량이 불충분하다는 과제도 발생한다.
따라서, 본 발명의 제1 형태에 있어서는, 표면이 실리콘 결정인 베이스 기판 상에 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 희생층을 형성하는 희생층 형성 공정과, 희생층 상에 희생층에 격자 정합 또는 의사 격자 정합하는 화합물 반도체 결정을 형성하는 결정 형성 공정과, 희생층을 에칭함으로써 베이스 기판으로부터 화합물 반도체 결정을 박리하는 결정 박리 공정을 구비하는 화합물 반도체 결정의 제조 방법을 제공한다.
결정 박리 공정에 있어서는, 예를 들어 화합물 반도체 결정층에 대하여 선택적으로 희생층을 에칭한다. 결정 형성 공정은, 예를 들어 화합물 반도체 결정을 400 ℃ 이상 600 ℃ 이하에서 성장시키는 제1 성장 공정과, 제1 성장 공정에 있어서의 성장 온도보다 고온에서 화합물 반도체 결정을 더 성장시키는 제2 성장 공정을 갖는다. 결정 형성 공정에 있어서, 베이스 기판 상에 형성된 희생층의 일부를 노출한 상태로 유지하면서, 화합물 반도체 결정을 희생층 상에 성장시킬 수도 있다.
화합물 반도체 결정의 제조 방법은, 희생층 형성 공정 전에 희생층 및 화합물 반도체 결정의 성장을 저해하는 저해층을 베이스 기판 상에 형성하는 저해층 형성 공정과, 베이스 기판의 일부를 노출하는 개구를 저해층에 형성하는 개구 형성 공정을 더 구비하고, 해당 개구 내에 있어서 희생층을 결정 성장시킬 수도 있다. 개구 형성 공정은, 예를 들어 저해층을 에칭하는 공정을 갖는다. 희생층 형성 공정에 있어서, 해당 희생층과 저해층 사이에 공극을 형성할 수도 있다.
결정 형성 공정과 결정 박리 공정 사이에 희생층을 어닐링하는 공정을 더 구비할 수도 있다. 어닐링하는 공정에 있어서는, 복수회의 어닐링을 할 수도 있다. 희생층 형성 공정과 결정 형성 공정 사이에 희생층에 있어서의 화합물 반도체 결정에 대향하는 면을 인 화합물을 포함하는 기체에 접촉시키는 공정을 더 구비할 수도 있다.
화합물 반도체 결정은, 예를 들어 Ⅲ-Ⅴ족 화합물 반도체 결정 또는 Ⅱ-Ⅵ족 화합물 반도체 결정이다. Ⅲ-Ⅴ족 화합물 반도체 결정은 Ⅲ족 원소로서 Al, Ga, In 중 적어도 1개를 포함하고, Ⅴ족 원소로서 N, P, As, Sb 중 적어도 1개를 포함한다. 저해층은, 예를 들어 산화규소층, 질화규소층, 산질화규소층 또는 산화알루미늄층, 또는 이들 층의 2개 이상이 적층된 층이다. 결정 형성 공정과 결정 박리 공정 사이에, 화합물 반도체 결정을 지지체에 의해 보유 지지하는 공정을 더 구비할 수도 있다.
본 발명의 제2 형태에 있어서는, 상기한 화합물 반도체 결정의 제조 방법으로 얻어진 화합물 반도체 결정에 전극 및 배선을 설치한 기능 결정을 형성하는 공정을 구비하는 전자 디바이스의 제조 방법을 제공한다. 해당 전자 디바이스의 제조 방법은, 베이스 기판과 다른 첩부 베이스 기판을 준비하는 공정과, 첩부 베이스 기판에 기능 결정을 첩부하는 공정을 더 구비할 수도 있다. 첩부 베이스 기판에 복수의 기능 결정을 첩부하는 공정을 구비할 수도 있다.
본 발명의 제3 형태에 있어서는, 표면이 실리콘 결정인 베이스 기판과, 결정 성장을 저해하고, 베이스 기판 상에 형성되며, 베이스 기판의 일부를 노출하는 개구를 갖는 저해층과, 개구 내에서 베이스 기판 상에 설치되고, Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 희생층과, 희생층 상에 설치되고, 희생층에 격자 정합 또는 의사 격자 정합하는 화합물 반도체를 포함하는 화합물 반도체 결정을 구비하고, 희생층과 저해층 사이에 공극을 갖는 반도체 기판을 제공한다. 해당 반도체 기판에 있어서는, 베이스 기판 및 희생층의 적층 방향에 대한 저해층이 개구에 면하는 측벽의 경사 방향이 0.5°이상일 수도 있다. 해당 화합물 반도체 결정은, 예를 들어 GaAs, AlGaAs, GaN 또는 AlGaN이며, 희생층이 Ge 또는 SiGe이다.
도 1은 본 실시 형태에 관한 반도체 기판 (1000)의 구성을 도시한다.
도 2a는 반도체 기판 (1000)의 제조 방법을 도시한다.
도 2b는 베이스 기판 (100)으로부터 박리한 화합물 반도체 결정 (104)를 제조하는 방법을 도시한다.
도 3은 본 실시 형태에 관한 LED 디바이스 (2000)의 구성을 도시한다.
도 4a는 반도체 기판 (4000)을 제조하는 공정을 도시한다.
도 4b는 반도체 기판 (4000)으로부터 얻어진 LED 기능 결정 (309)를 제조하는 공정을 도시한다.
도 4c는 반도체 기판 (4000)으로부터 얻어진 LED 기능 결정 (309)를 사용하여 LED 디바이스 (312)를 제조하는 공정을 도시한다.
도 5a는 반도체 기판 (5000)을 제조하는 방법을 도시한다.
도 5b는 반도체 기판 (5000)을 사용하여 LED 디바이스 (515)를 제조하는 방법을 도시한다.
도 5c는 반도체 기판 (5000)을 사용하여 LED 디바이스 (515)를 제조하는 방법을 도시한다.
도 1은 본 실시 형태에 관한 반도체 기판 (1000)의 구성을 도시한다. 반도체 기판 (1000)은 베이스 기판 (100), 저해층 (101), 희생층 (103) 및 화합물 반도체 결정 (104)를 구비한다.
베이스 기판 (100)은 표면이 실리콘 결정이다. 즉, 베이스 기판 (100)은 실리콘 결정으로 구성되는 영역을 표면에 갖는다. 베이스 기판 (100)은, 예를 들어 기판 전체가 실리콘 결정인 Si 기판(Si 웨이퍼) 또는 SOI(실리콘 온 인슐레이터; silicon-on-insulator) 기판이다.
SOI 기판은, 예를 들어 사파이어 기판, 글래스 기판 등의 절연 기판의 표면에 실리콘 결정이 형성된 기판이다. 해당 실리콘 결정은 불순물을 포함할 수도 있다. 또한, 기판 표면의 실리콘 결정에, 자연 산화층 등의 지극히 얇은 산화규소층 또는 질화규소층이 형성되어 있는 경우도 「표면이 실리콘 결정인 기판」의 개념에 포함된다.
본 실시 형태에 있어서는, 베이스 기판 (100)으로서 Si 기판을 사용한 예를 설명한다. 베이스 기판 (100)의 표면은, 예를 들어 (100)면, (110)면 또는 (111)면, 또는 이들의 각각과 등가인 면이다. 또한, 베이스 기판 (100)의 표면은 해당 결정학적 면방위로부터 조금 경사져 있을 수도 있다. 즉, 베이스 기판 (100)은 오프각을 가질 수도 있다. 오프각의 크기는, 예를 들어 10°이하이다. 오프각의 크기는, 바람직하게는 0.05°이상 6°이하이며, 보다 바람직하게는 0.3°이상 6°이하이다.
저해층 (101)은 희생층 (103) 및 화합물 반도체 결정 (104)의 결정 성장을 저해한다. 즉, 희생층 (103) 및 화합물 반도체 결정 (104)는 저해층 (101)이 설치되어 있지 않은 영역에서 결정 성장한다. 저해층 (101)은 베이스 기판 (100) 상에 형성되며, 베이스 기판 (100)에 달하는 개구 (102)를 갖는다. 개구 (102)는, 예를 들어 리소그래피법에 의해 형성할 수 있다.
개구 (102)의 내부에 희생층 (103) 및 화합물 반도체 결정 (104)를 성장시키는 경우에는, 베이스 기판 (100)의 표면이 (100)면 또는 (110)면, 또는 (100)면 또는 (110)면의 각각과 등가인 면인 것이 바람직하다. 베이스 기판 (100)의 표면이 상기한 면 중 어느 하나인 경우에는, 희생층 (103) 및 화합물 반도체 결정 (104)에 4회 대칭의 측면이 드러나기 쉬워진다. 희생층 (103) 및 화합물 반도체 결정 (104)가 4회 대칭의 측면을 갖는 경우에는, 희생층 (103) 및 화합물 반도체 결정 (104)의 에칭 레이트의 재현성이 높으므로, 에칭 시간의 제어가 용이해진다.
희생층 (103)은 반도체 기판 (1000)으로부터 화합물 반도체 결정 (104)를 박리하는 경우에 제거되는 층이다. 희생층 (103)은 개구 (102)에 있어서 베이스 기판 (100)에 접하여 설치되어 있다. 희생층 (103)은, 예를 들어 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함한다. 희생층 (103)은, 예를 들어 Ge층, SiGe층 또는 SiC층이다.
화합물 반도체 결정 (104)는, 예를 들어 전계 효과 트랜지스터 또는 발광 다이오드(LED)를 구성한다. 화합물 반도체 결정 (104)는, 일례로서 전계 효과 트랜지스터에 있어서 캐리어가 이동하는 채널로서 기능한다. 화합물 반도체 결정 (104)는 희생층 (103)에 격자 정합 또는 의사 격자 정합한다. 화합물 반도체 결정 (104)는 결정층 구조를 가질 수도 있다.
본 명세서에 있어서, 「의사 격자 정합」이란 완전한 격자 정합은 아니지만, 서로 접하는 2개의 반도체의 격자 상수의 차가 작아, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접하는 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써, 상기 격자 상수의 차가 흡수된다. 예를 들어, Ge와 GaAs와의, 또는 Ge와 InGaP와의 격자 완화 한계 두께 내에서의 적층 상태는 의사 격자 정합이라고 불린다.
화합물 반도체 결정 (104)는, 예를 들어 Ⅲ-Ⅴ족 화합물 반도체 결정 또는 Ⅱ-Ⅵ족 화합물 반도체 결정이다. Ⅲ-Ⅴ족 화합물 반도체는 Ⅲ족 원소로서, 예를 들어 Al, Ga, In 중 적어도 1개를 포함하고, Ⅴ족 원소로서, 예를 들어 N, P, As, Sb 중 적어도 1개를 포함한다. 화합물 반도체 결정 (104)는, 예를 들어 GaAs, AlGaAs 또는 InGaAs이다. Ⅱ-Ⅵ족 화합물 반도체는, 예를 들어 ZnO, CdTe, ZnSe이다.
희생층 (103)이 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 경우에는, 희생층 (103)이 AlAs인 경우에 비해 화합물 반도체 결정 (104)에 대한 에칭 레이트의 선택비가 크다. 구체적으로는, 화합물 반도체 결정 (104)가 GaAs, AlGaAs, GaN 또는 AlGaN인 경우에는, 희생층 (103)은 Ge 또는 SiGe인 것이 바람직하다.
에칭제는, 예를 들어 불산, 아세트산, 인산, 과산화수소수, 수산화나트륨 수용액, 수산화칼륨 수용액, 페로시안화칼륨 수용액, 페로시안화마그네슘 수용액 또는 크롬산칼륨 수용액이다. 에칭제는 이들의 2개 이상의 액의 혼합액일 수도 있다.
화합물 반도체 결정 (104) 및 희생층 (103)이 상기한 조성을 갖는 경우에는, 화합물 반도체 결정 (104)로의 에칭 데미지를 적게 유지하면서, 화합물 반도체 결정 (104)를 박리할 수 있다. 또한, 상기한 조성을 갖는 희생층 (103)의 결정성이 AlAs의 결정성보다도 우수하므로, 상기한 조성을 갖는 희생층 (103) 상에서 성장한 화합물 반도체 결정 (104)는 AlAs층 상에 형성된 GaAs층보다도 결함 밀도를 작게 할 수 있다. 따라서, 화합물 반도체 결정 (104)에 형성된 발광 디바이스, 전자 디바이스의 전기적 특성을 향상시킬 수 있다.
도 2a는 반도체 기판 (1000)의 제조 방법을 도시한다. S201에 있어서, 베이스 기판 (100)을 준비한다. S202에 있어서, 베이스 기판 (100) 상에 저해층 (101)을 형성한다. 저해층 (101)은, 예를 들어 산화규소층, 질화규소층, 산질화규소층 또는 산화알루미늄층, 또는 이들 층의 2개 이상이 적층된 층이다. 저해층 (101)은, 예를 들어 증착법, 스퍼터법 또는 CVD법에 의해 형성할 수 있다.
저해층 (101)의 두께는 안정적인 표면 형상을 얻기 위해, 미리 정해진 두께보다 큰 것이 바람직하다. 단, 저해층 (101)이 극단적으로 두꺼운 경우에는, 희생층 (103)에의 에칭제의 도달이 억제되는 경우가 있을 수 있다. 따라서, 이들을 고려하여 저해층 (101)의 두께를 결정하는 것이 바람직하다. 구체적으로는, 저해층 (101)의 두께는, 예를 들어 2 ㎚ 이상 500 ㎚ 이하이며, 바람직하게는 5 ㎚ 이상 200 ㎚ 이하, 더욱 바람직하게는 10 ㎚ 이상 100 ㎚ 이하이다.
S203에 있어서, 저해층 (101)에 베이스 기판 (100)에 달하는 개구 (102)를 형성한다. 개구 (102)는 포토리소그래피에 의해 형성된 포토레지스트를 마스크로 하여, 약액에 의한 에칭에 의해 형성하는 방법, 또는 가스 플라즈마를 사용한 드라이 에칭에 의해 형성하는 방법을 사용하여 형성할 수 있다.
베이스 기판 (100)의 표면에 수직한 방향의 저해층 (101)의 폭은 개구 (102)의 근방에 있어서, 개구 (102)의 바닥면에 있어서의 저해층 (101)과의 경계선에 가까이 감에 따라 작아지는 것이 바람직하다. 즉, 개구 (102)를 형성하는 저해층 (101)의 측벽은 테이퍼 형상으로 형성되는 것이 바람직하다. 여기서, 개구 (102)의 바닥면이란 개구 (102)의 내부이며 베이스 기판 (100)이 노출된 면이다.
저해층 (101)이 테이퍼 형상을 가짐으로써, S204에 있어서 개구 (102)에 형성하는 희생층 (103)의 일부가 노출된다. 그 결과, 희생층 (103)과 저해층 (101) 사이의 공극이 커지고, 희생층 (103)으로의 에칭제의 도달이 용이해지므로, 희생층 (103)을 에칭에 의해 제거하는 경우의 에칭 시간을 단축할 수 있다.
개구 (102)를 형성하는 저해층 (101)의 측벽의 테이퍼각은, 예를 들어 0.5°이상이며, 바람직하게는 1°이상, 보다 바람직하게는 5°이상, 더욱 바람직하게는 10°이상이다. 여기서, 저해층 (101)의 측벽의 테이퍼각이란 베이스 기판 (100) 및 희생층 (103)의 적층 방향에 대한 측벽의 경사 방향의 각도이다.
개구 (102)의 바닥 면적은, 예를 들어 0.01 ㎜2 이하이며, 바람직하게는 1600 ㎛2 이하이며, 보다 바람직하게는 900 ㎛2 이하이다. 여기서, 개구 (102)의 바닥 면적이란 개구 (102)의 바닥면의 면적이다.
또한, 개구 (102)의 바닥 면적은 25 ㎛2 이상인 것이 바람직하다. 바닥 면적이 25 ㎛2 이상이면, 개구 (102)의 내부에 결정을 에피택셜 성장시키는 경우에, 해당 결정의 성장 속도의 안정성이 증가해, 해당 결정의 형상에 흐트러짐이 발생하기 어렵다. 또한, 해당 결정을 가공하여 디바이스를 제작하는 것이 보다 용이해져, 수율을 향상시키므로, 생산 효율의 점에서도 바람직하다.
저해층 (101)로 피복된 베이스 기판 (100)의 면적에 대한 개구 (102)의 바닥 면적의 비율은 0.01 ％ 이상인 것이 바람직하다. 상기 비율이 0.01 ％ 이상이면, 개구 (102)의 내부에 결정을 성장시키는 경우에, 해당 결정의 성장 속도가 보다 안정적으로 된다. 상기한 비율을 산출하는 경우에, 저해층 (101)에 복수의 개구 (102)가 형성되어 있을 때에는, 개구 (102)의 바닥 면적이란 저해층 (101)에 형성된 복수의 개구 (102)의 바닥 면적의 총합을 의미한다.
개구 (102)의 바닥면의 형상이 정사각형 또는 직사각형인 경우에는, 해당 바닥면의 한 변의 길이(직사각형일 때에는 장변)는, 예를 들어 100 ㎛ 이하이며, 바람직하게는 80 ㎛ 이하이며, 보다 바람직하게는 40 ㎛ 이하이며, 더욱 바람직하게는 30 ㎛ 이하이다. 개구 (102)의 바닥면 형상의 한 변의 길이가 100 ㎛ 이하인 경우에는, 바닥면 형상의 한 변의 길이가 100 ㎛보다 큰 경우와 비교하여, 개구 (102)의 내부에 형성되는 희생층 (103)의 어닐링에 필요로 하는 시간을 단축할 수 있다.
또한, 개구 (102)의 바닥면 형상의 한 변의 길이가 100 ㎛ 이하인 경우에는, S205에 있어서 희생층 (103) 상에 형성되는 화합물 반도체 결정 (104)와 베이스 기판 (100)과의 사이의 열팽창 계수의 차가 큰 경우라도, 화합물 반도체 결정 (104)에 결정 결함이 발생하는 것을 억제할 수 있다. 또한, 에칭에 의한 희생층 (103)의 제거에 필요로 하는 시간도 단축할 수 있다.
개구 (102)의 바닥면의 한 변의 길이가 80 ㎛ 이하인 경우에는, 개구 (102)에 형성된 화합물 반도체 결정 (104)를 사용하여, 보다 고성능의 디바이스를 형성할 수 있다. 상기 바닥면 형상의 한 변의 길이가 40 ㎛ 이하인 경우에는, 상기 디바이스를 보다 고수율로 제조할 수 있다.
S204에 있어서는, Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)으로 표시되는 반도체를 포함하는 희생층 (103)을 베이스 기판 (100) 상에 형성한다. 구체적으로는, 저해층 (101)에 형성된 개구 (102)의 내부에 노출된 베이스 기판 (100) 상에 희생층 (103)을 결정 성장시킨다. 해당 결정 성장은, 예를 들어 에피택셜 성장이다. 희생층 (103)을 에피택셜 성장시키는 경우, 저해층 (101)이 희생층 (103)의 성장을 저해하므로, 희생층 (103)은 저해층 (101)의 상면에는 형성되지 않는다.
희생층 (103)은 성장하면 할수록 끝이 가늘어지는 형상인 것이 바람직하다. 예를 들어, 희생층 (103)의 형상은 사다리꼴인 것이 바람직하다. 희생층 (103)의 형상이 사다리꼴인 경우에는, 희생층 (103)과 저해층 (101) 사이에 공극을 설치할 수 있다. 그 결과, 에칭제가 희생층 (103)에 도달하기 쉬우므로, 에칭 시간을 단축할 수 있다.
희생층 (103)의 테이퍼각은, 예를 들어 0.5°이상, 바람직하게는 1°이상, 보다 바람직하게는 5°이상, 더욱 바람직하게는 10°이상이다. 여기서, 희생층 (103)의 테이퍼각이란 베이스 기판 (100) 및 희생층 (103)의 적층 방향에 대한 희생층 (103)의 측벽의 경사 방향의 각도이다. 희생층 (103)을 결정 성장시키는 로 내의 압력 및 온도에 의해 테이퍼각을 제어할 수 있다. 예를 들어, 로 내의 압력이 크거나, 또는 온도가 높을수록 테이퍼각을 크게 할 수 있다.
희생층 (103)이 갖는 결정 결함이 이동할 수 있는 온도 및 시간에서 희생층 (103)을 어닐링하는 것이 바람직하다. 이 어닐링을 복수회 반복할 수도 있다. 희생층 (103)을 어닐링하면, 희생층 (103) 내부의 결정 결함이 희생층 (103)의 내부를 이동하여, 예를 들어 희생층 (103)과 저해층 (101)과의 계면, 희생층 (103)의 표면 또는 희생층 (103)의 내부의 게터링 싱크에 포착된다. 결정 결함이 게터링 싱크에 포착됨으로써, 희생층 (103)의 표면 근방의 결정 결함을 배제할 수 있다.
희생층 (103)과 저해층 (101)과의 계면, 희생층 (103)의 표면 또는 희생층 (103)의 내부의 게터링 싱크는, 희생층 (103)의 내부를 이동할 수 있는 결정 결함을 포착하는 결함 포착부의 일례이다. 결함 포착부는 결정의 계면 또는 표면, 또는 물리적인 흠결일 수도 있다. 결함 포착부는 어닐링하는 온도 및 시간에 있어서 결정 결함이 이동 가능한 거리 내에 배치되는 것이 바람직하다.
희생층 (103)을 어닐링하는 경우에는, 예를 들어 900 ℃ 이하, 바람직하게는 850 ℃ 이하에서 희생층 (103)을 어닐링한다. 해당 온도 범위에서 희생층 (103)을 어닐링함으로써, 희생층 (103)의 표면의 평탄성이 유지된다. 희생층 (103)의 표면의 평탄성은 희생층 (103)의 표면에 다른 층을 적층하는 경우에 특히 중요하다.
또한, 예를 들어 680 ℃ 이상, 바람직하게는 700 ℃ 이상에서 희생층 (103)을 어닐링하는 것이 바람직하다. 해당 온도 범위에서 희생층 (103)을 어닐링함으로써, 희생층 (103)의 결정 결함의 밀도를 보다 저감할 수 있다. 이상과 같이, 희생층 (103)을 680 ℃ 이상 900 ℃ 이하의 조건에서 어닐링하는 것이 바람직하다. 1회의 어닐링 시간은 1분 이상이 바람직하고, 5분 이상 행하는 것이 더욱 바람직하다. 어닐링 시간을 길게 하면 할수록 결정성이 향상된다. 단, 생산 효율의 관점에서는 어닐링 시간을 120분 이하로 하는 것이 바람직하다.
일례로서, 대기 분위기 하에서, 질소 분위기 하에서, 아르곤 분위기 하에서 또는 수소 분위기 하에서 희생층 (103)을 어닐링한다. 특히, 수소를 포함하는 분위기 중에서 희생층 (103)을 어닐링함으로써, 희생층 (103)의 표면 상태를 매끄러운 상태로 유지하면서, 희생층 (103)의 결정 결함의 밀도를 더욱 저감할 수 있다. 희생층 (103)의 결정 결함 밀도가 더욱 저감되면, 화합물 반도체 결정 (104)에 형성된 발광 디바이스 또는 전자 디바이스를 더욱 고성능화할 수 있다.
본 실시 형태에 있어서, 희생층 (103) 상에 화합물 반도체 결정 (104)를 형성하기 전에, 희생층 (103)에 있어서의 화합물 반도체 결정 (104)에 대향하는 면을, 인 화합물을 포함하는 기체에 접촉시키는 공정을 실시하는 것이 바람직하다. 희생층 (103)에 인 화합물을 포함하는 기체를 접촉시킴으로써, 희생층 (103)의 표면이 매끄러워진다. 인 화합물은, 예를 들어 포스핀 또는 tert-부틸포스핀 등의 알킬포스핀이며, 바람직하게는 포스핀이다. 희생층 (103)을 어닐링하는 경우, 인 화합물을 포함하는 기체에 희생층 (103)을 접촉시키는 공정은 어닐링하는 공정 후에 실시된다.
S205에 있어서, 희생층 (103) 상에 화합물 반도체 결정 (104)를 형성한다. 화합물 반도체 결정 (104)가 Ⅲ-Ⅴ족 화합물 반도체 결정인 경우, 화합물 반도체 결정 (104)를, 예를 들어 통상 400 ℃ 이상 1000 ℃ 이하, 바람직하게는 500 ℃ 이상 800 ℃ 이하의 조건에서 희생층 (103) 상에 형성한다. 화합물 반도체 결정 (104)를 성장시키는 경우에, 제1 단계로서, 보다 저온에서 화합물 반도체 결정 (104)를 성장시키고, 제2 단계로서, 보다 고온에서 화합물 반도체 결정 (104)를 성장시키는 것이 바람직하다.
제1 단계에 있어서의 성장 온도는, 예를 들어 400 ℃ 이상 600 ℃ 이하이며, 바람직하게는 400 ℃ 이상 550 ℃ 이하이다. 제2 단계에 있어서의 성장 온도는 제1 단계에 있어서의 성장 온도보다 고온인 것이 바람직하다. 제2 단계에 있어서의 성장 온도는, 예를 들어 500 ℃ 이상 1000 ℃ 이하이며, 바람직하게는 550 ℃ 이상 800 ℃ 이하이다. 이렇게 2단계의 결정 성장을 행함으로써, 화합물 반도체 결정 (104)의 결정성이 더욱 향상된다.
제1 단계에 있어서 성장시킨 화합물 반도체 결정 (104)의 두께는, 예를 들어 5 ㎚ 이상 300 ㎚ 이하, 바람직하게는 10 ㎚ 이상 200 ㎚ 이하, 더욱 바람직하게는 15 ㎚ 이상 100 ㎚ 이하이다. 제2 단계에 있어서 성장시킨 화합물 반도체 결정 (104)의 두께는, 예를 들어 5 ㎚ 이상 300 ㎚ 이하, 바람직하게는 10 ㎚ 이상 200 ㎚ 이하, 더욱 바람직하게는 15 ㎚ 이상 100 ㎚ 이하이다. 필요에 따라, 결정 성장 온도를 3단계 이상으로 나누어 저온으로부터 고온으로 변화시켜 화합물 반도체 결정 (104)를 결정 성장시킬 수도 있다.
화합물 반도체 결정 (104)는 희생층 (103)의 일부를 노출한 채의 상태로 유지하면서, 희생층 (103) 상에 성장시키는 것이 바람직하다. 예를 들어, 희생층 (103)의 측면을 노출한 채의 상태로 유지하면서, 희생층 (103) 상에 화합물 반도체 결정 (104)를 성장시키는 것이 바람직하다. 희생층 (103)의 측면을 노출한 상태로 유지함으로써, 에칭에 의해 화합물 반도체 결정 (104)를 기판으로부터 박리하는 경우에, 희생층 (103)에의 에칭액의 도달이 용이해진다. 그 결과, 화합물 반도체 결정 (104)를 에칭 등에 의해 특별히 가공하지 않고, 화합물 반도체 결정 (104)를 베이스 기판 (100)으로부터 박리할 수 있다.
화합물 반도체 결정 (104)는 성장하면 할수록 끝이 가늘어지는 형상인 것이 바람직하다. 예를 들어, 화합물 반도체 결정 (104)의 형상은 단면이 사다리꼴로 되는 형상인 것이 바람직하다. 화합물 반도체 결정 (104)의 테이퍼각은, 예를 들어 0.5°이상, 바람직하게는 1°이상, 보다 바람직하게는 5°이상, 더욱 바람직하게는 10°이상이다.
희생층 (103)의 두께를 저해층 (101)의 두께보다 크게 함으로써, 희생층 (103)의 측면의 적어도 일부를 노출시킬 수도 있다. 희생층 (103)을 저해층 (101)보다도 두껍게 함으로써, 화합물 반도체 결정 (104)를 박리할 때에, 희생층 (103)에 에칭액이 용이하게 도달하므로, 화합물 반도체 결정 (104)를 에칭 등에 의해 특별히 가공하지 않고, 화합물 반도체 결정 (104)를 박리할 수 있다.
화합물 반도체 결정 (104)는, 화합물 반도체 결정 (104)를 사용하여 제작되는 전자 디바이스에 요구되는 특성 또는 기능에 따른 결정층 구조를 갖는다. 화합물 반도체 결정 (104)는, 예를 들어 포토다이오드, LED, 바이폴라 트랜지스터 또는 전계 효과 트랜지스터에 사용된다.
화합물 반도체 결정 (104)에 전극을 형성함으로써, 전자 디바이스를 제조할 수 있다. 전극은 오믹 전극 또는 쇼트키 전극이다. 예를 들어, 화합물 반도체 결정 (104)가 LED 디바이스에 사용되는 경우에는, 미리 화합물 반도체 결정 (104)에 설치된 p형 결정층 및 n형 결정층을 에칭 등에 의해 노출시킨다. 노출시킨 결정면에 오믹 전극을 형성하고, 또한 전극에 도통용의 배선을 설치함으로써, LED 디바이스를 제조할 수 있다.
도 2b는 베이스 기판 (100)으로부터 박리한 화합물 반도체 결정 (104)를 제조하는 방법을 도시한다. S206에 있어서는, 도 2a에 도시한 제조 방법에 의해 제조한 반도체 기판 (1000)에 지지체 (105)를 설치한다. 지지체 (105)는 베이스 기판 (100)으로부터 박리한 화합물 반도체 결정 (104)를 보유 지지하는 경우에 사용된다. 지지체 (105)는, 예를 들어 점착력이 있는 수지 왁스 또는 진공 척(vacuum chuck)이다.
S207에 있어서는, 화합물 반도체 결정 (104)에 대하여 선택적으로 희생층 (103)을 에칭함으로써, 베이스 기판 (100)으로부터 화합물 반도체 결정 (104)를 박리한다. 화합물 반도체 결정 (104)를 베이스 기판 (100)으로부터 박리함으로써, 화합물 반도체 결정 (104)는 자립한 결정이 된다. 계속해서, 에칭제로서 약액을 사용하는 웨트 에칭법에 의해, 희생층 (103)을 제거한다.
여기서,「화합물 반도체 결정 (104)에 대하여 선택적으로 희생층 (103)을 에칭한다」란 화합물 반도체 결정 (104)의 에칭 레이트보다도 희생층 (103)의 에칭 레이트가 큰 조건에서 희생층 (103)을 에칭하는 것이다. 예를 들어, S207에 있어서는, 화합물 반도체 결정 (104)에 대한 에칭 레이트보다도 희생층 (103)에 대한 에칭 레이트가 큰 에칭제를 사용하여 에칭한다.
에칭제는, 예를 들어 불산, 아세트산, 인산, 과산화수소수, 수산화나트륨 수용액, 수산화칼륨 수용액, 페로시안화칼륨 수용액, 페로시안화마그네슘 수용액 또는 크롬산칼륨 수용액이다. 에칭제는 이들의 2개 이상의 액의 혼합액일 수도 있다. 에칭제를 가열 또는 교반할 수도 있다. 해당 에칭은 자외광 조사 하에서 행해질 수도 있다. 에칭 중에 반도체 기판 (1000)을 진동 또는 회전시킬 수도 있다.
S208에 있어서는, 지지체 (105)에 보유 지지된 화합물 반도체 결정 (104)를 첩부 베이스 기판 (106)에 첩부한다. 첩부 베이스 기판 (106)은, 예를 들어 Si 기판, 질화규소 기판, 산화규소 기판, 규소카바이트 기판, 금속 기판 또는 세라믹 기판이다. 첩부 베이스 기판 (106)은 Si 기판인 것이 바람직하다. 첩부 베이스 기판 (106)의 첩부면에 첩부 베이스 금속을 적층할 수도 있다. 첩부 베이스 금속은, 예를 들어 금 또는 팔라듐이다. 화합물 반도체 결정 (104)를 첩부 베이스 기판 (106)에 첩부하는 경우에는, 반데르 발스 첩부, 땜납에 의한 접착 및 접착성의 수지를 사용한 접착 중 어느 것을 사용할 수도 있다.
S209에 있어서는, 첩부 베이스 기판 (106)에 첩부된, 지지체 (105) 부착 화합물 반도체 결정 (104)로부터 지지체 (105)를 박리한다. 그 결과, 첩부 베이스 기판 (106)에 첩부된 화합물 반도체 결정 (104)를 얻을 수 있다.
도 2b에 있어서는, 첩부 베이스 기판 (106) 상에 하나의 화합물 반도체 결정 (104)가 도시되어 있지만, 첩부 베이스 기판 (106) 상에 복수의 화합물 반도체 결정 (104)를 설치할 수도 있다. 예를 들어, 첩부 베이스 기판 (106) 상에 화합물 반도체 결정 (104)를 어레이 형상으로 배치한다. 첩부 베이스 기판 (106) 상에 기능이 다른 2종 이상의 화합물 반도체 결정 (104)를 첩부할 수도 있다. 복수의 종류의 화합물 반도체 결정 (104)를 첩부 베이스 기판 (106)에 첩부함으로써, 복수의 기능을 갖는 모놀리식 디바이스 기판을 제조할 수 있다.
도 3은 본 실시 형태에 관한 LED 디바이스 (2000)의 구성을 도시한다. LED 디바이스 (2000)은 LED 기능 결정 (210), 전계 효과 트랜지스터 기능 결정 (220), 금속 배선 (240) 및 첩부 베이스 기판 (206)을 구비한다. 첩부 베이스 기판 (206)은, 예를 들어 Si 기판이다.
LED 기능 결정 (210)은 GaN 결정 (212), 애노드 전극 (214) 및 캐소드 전극 (216)을 갖는다. 전계 효과 트랜지스터 기능 결정 (220)은 GaAs 결정 (222), 게이트 절연막 (224), 게이트 전극 (226), 소스 전극 (228) 및 드레인 전극 (230)을 갖는다. 금속 배선 (240)은, 캐소드 전극 (216)과 드레인 전극 (230)을 접속한다. 일례로서, 애노드 전극 (214)는 전원에 접속된다. 전계 효과 트랜지스터 기능 결정 (220)에 있어서, 게이트 전극 (226)이 제어 전압의 입력을 받고, 소스 전극 (228)이 접지된다. 전계 효과 트랜지스터 기능 결정 (220)은 LED 기능 결정 (210)에 공급하는 전류를 제어 전압에 따라 스위칭한다.
캐소드 전극 (216)과 드레인 전극 (230) 사이에는, 저항 소자가 설치되어 있을 수도 있다. 또한, LED 디바이스 (2000)은 첩부 베이스 기판 (206) 상에 복수의 LED 기능 결정 (210) 및 복수의 전계 효과 트랜지스터 기능 결정 (220)을 가질 수도 있다. 복수의 LED 기능 결정 (210) 및 복수의 전계 효과 트랜지스터 기능 결정 (220)은 첩부 베이스 기판 (206) 상에서 어레이 형상으로 배치될 수도 있다. 일례로서, 복수의 LED 기능 결정 (210) 및 복수의 전계 효과 트랜지스터 기능 결정 (220)이 어레이 형상으로 배치된 디바이스는 LED 프린터 헤드로서 기능한다.
실시예
이하, 본 발명을 실시예에 기초하여 상세하게 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
(실험예 1)
도 4a는 반도체 기판 (4000)을 제조하는 공정을 도시한다. 도 4b는 반도체 기판 (4000)으로부터 얻어진 LED 기능 결정 (309)를 제조하는 공정을 도시한다. 도 4c는 반도체 기판 (4000)으로부터 얻어진 LED 기능 결정 (309)를 사용하여 LED 디바이스 (312)를 제조하는 공정을 도시한다.
S401에 있어서, 면방위(001) 및 오프각 0°의 표면을 갖는 Si 기판 (300)을 준비했다. 다음으로, S402에 있어서, Si 기판 (300)의 표면 상에 열 CVD법에 의해 산화규소를 포함하는 저해층 (301)을 50 ㎚ 퇴적했다. 원료 가스로서 실란 및 산소를 사용했다. Si 기판 (300)의 표면 온도는 600 ℃로 했다.
다음으로, S403에 있어서, 스테퍼 노광법에 의해 한 변이 200 ㎛인 정사각형의 개구를 갖는 레지스트 패턴을 저해층 (301) 상에 형성했다. Si 기판 (300)을 5 질량％의 HF 수용액에 침지하고, 레지스트의 개구에 노출된 산화규소를 에칭에 의해 제거하여, Si 기판 (300)의 표면을 노출시켰다. 그 후, 아세톤에 의해 포토레지스트를 용해 제거함으로써, 개구 (302)를 형성했다. 저해층 (301)의 측벽의 테이퍼각은 15°였다.
계속해서, S404에 있어서, 개구 (302)에 있어서 노출된 Si 기판 (300)의 표면에 희생층의 일례인 Ge 희생층 (303)을 열 CVD법에 의해 퇴적했다. 원료 가스에는 GeH4를 사용했다. 이 공정에 있어서, 산화규소를 포함하는 저해층 (301)의 표면에 Ge는 퇴적하지 않고, 개구 (302)에 있어서 노출한 Si 기판 (300)의 표면 상에만 Ge가 에피택셜 성장했다. Ge 희생층 (303)의 두께는 500 ㎚로 했다. 또한, 질소 분위기 하에 있어서 800 ℃에서 Si 기판 (300)을 10분간 어닐링했다. 5분 간격으로 이 어닐링 처리를 5회 반복했다.
S405에 있어서, Ge 희생층 (303) 상에 Ⅲ-Ⅴ족 화합물 반도체 결정을 포함하는 화합물 반도체 결정 (304)를 MOCVD법에 의해 에피택셜 성장시켰다. 원료 가스로서는, 트리메틸알루미늄, 트리메틸갈륨, 실란, 디에틸아연 및 아르신을 사용했다. 기판 온도는 680 ℃로 했다. 성장 로 내 압력은 12 KPa로 했다.
화합물 반도체 결정 (304)는, Ge 희생층 (303)측으로부터, n－GaAs(Si; 2×1019 ㎝3, 100 ㎚)/n－Al0 .25Ga0 .75As(Si; 2×1018 ㎝3, 300 ㎚)/n－Al0 .13Ga0 .87As(Si; 2×1017 ㎝3, 70 ㎚)/p－Al0 .13Ga0 .87As(Zn; 2×1017 ㎝3, 90 ㎚)/p－Al0 .25Ga0 .75As(Zn; 2×1018 ㎝3, 300 ㎚)/p－GaAs(Zn; 1×1019 ㎝3, 30 ㎚)의 적층 구조를 갖고 있었다. 여기서, () 내는 도핑재와 그 농도 및 두께를 나타낸다. 예를 들어, (Si; 2×1018 ㎝3, 300 ㎚)는, 해당 층이 2×1018 ㎝3의 농도로 실리콘이 도핑되고, 두께가 300 ㎚의 층인 것을 나타낸다.
S405에 있어서, 화합물 반도체 결정 (304)는 저해층 (301)의 면에 퇴적하지 않고, 개구 (302) 내부의 Ge 희생층 (303)의 면 상에만 선택적으로 에피택셜 성장했다. 또한, 화합물 반도체 결정 (304)는 Ge 희생층 (303)의 상면에 성장하고, Ge 희생층 (303)의 측면에는 성장하지 않았다. 이에 의해, Ge 희생층 (303)은 측면의 일부가 노출한 형태로 유지되었다. 이렇게 하여, 화합물 반도체 결정 (304)를 갖는 반도체 기판 (4000)을 제조할 수 있었다.
다음으로, 도 4b에 도시하는 S406에 있어서, 반도체 기판 (4000)에 레지스트를 도포하고, 리소그래피에 의해 화합물 반도체 결정 (304) 상에 캐소드 형상과 동일 형상의 개구를 형성했다. 다음으로, 반도체 기판 (4000)을 4 질량％ 인산 수용액에 침지하고, 화합물 반도체 결정을 n-GaAs에 도달하는 깊이로 에칭했다. 이어서 Au-Ge 합금을 증착에 의해 적층했다. 반도체 기판 (4000)을 아세톤에 침지하고, 레지스트를 제거하여 캐소드 (305)를 형성했다.
마찬가지로, 반도체 기판 (4000)에 레지스트를 도포하고, 리소그래피에 의해 화합물 반도체 결정 (304) 상에 애노드 형상과 동일한 개구를 형성했다. 이어서 Au-Zn 합금을 증착에 의해 적층했다. 반도체 기판 (4000)을 아세톤에 침지하고, 레지스트를 제거하여 애노드 (306)을 형성했다. 또한, 반도체 기판 (4000)을 질소 분위기 중에서 380 ℃에서 5분간 어닐링하고, 애노드 (306) 및 캐소드 (305)를 오믹 접촉으로 했다.
S407에 있어서, 반도체 기판 (4000)에 레지스트를 도포하고, 리소그래피에 의해 화합물 반도체 결정 (304) 상에 개구를 형성했다. 이어서, 증착에 의해 Au를 500 ㎚ 적층했다. 반도체 기판 (4000)을 아세톤에 침지하고, 레지스트를 제거하여 콘택트 전극인 패드 (307)을 형성했다. S408에 있어서, 와이어 본딩법에 의해 패드 (307) 상에 지지체로서 250 ㎛의 직경을 갖는 알루미늄 와이어 (308)을 스터드 형상으로 접합했다.
계속해서, 도 4c에 도시하는 S409에 있어서, 과산화수소수와 수산화나트륨 수용액의 혼합액(10 질량％ 과산화수소, 0.2 N의 수산화나트륨 수용액)을 70 ℃로 가열하고, 그 가열된 용액에 반도체 기판 (4000)을 2분간 침지했다. Ge 희생층 (303)이 에칭되고, LED 기능 결정 (309)가 Si 기판 (300)으로부터 박리되었다.
S410에 있어서, Si 기판인 첩부 베이스 기판 (310)을 준비하고, 기판 표면 상에 리소그래피에 의해 포토레지스트의 마스크를 형성했다. 다음으로, Au를 EB 증착에 의해 100 ㎚ 증착했다. 아세톤을 사용하여, 레지스트를 제거하고 금의 패터닝을 행했다. 금의 사이즈는 한 변이 300 ㎛인 정사각형으로 했다. 이에 의해 첩부 베이스 금속 (311)이 형성되었다.
계속해서, LED 기능 결정 (309)를 첩부 베이스 금속 (311)에 부착함으로써 LED 디바이스 (312)를 제작했다. 첩부는 광학 현미경의 시야 내에서 반데르 발스 접착에 의해 행했다. LED 기능 결정 (309)는 와이어 본딩에 의해 접착한 Al의 스터드를 핀셋으로 집음으로써 핸들링했다.
(실험예 2)
희생층 형성 후의 어닐링 처리를 행하지 않은 것 이외는, 실험예 1과 마찬가지로 하여, LED 디바이스 (312)를 제작했다. 제작한 LED 디바이스 (312)의 광량 평가를 다음과 같이 행했다. LED 디바이스 (312)를 탑재한 LED 기판의 기판면으로부터 수직 방향의 10 ㎝의 거리에 광 파워 미터를 세트했다. 계속해서, LED 디바이스 (312)의 애노드-캐소드 사이에 250 ㎃의 전류를 주입하여, 광 파워 미터로 광량을 측정했다.
실험예 1의 LED 디바이스 (312)의 전류 주입 시의 광량의 평가 결과는 9.2 ㎼였다. 실험예 2의 LED 디바이스 (312)의 전류 주입 시의 광량의 평가 결과는 4.9 ㎼였다. Ge 희생층 (303)을 형성한 후에 어닐링한 실험예 1의 디바이스는, 어닐링하지 않는 실험예 2의 디바이스에 비해 광량이 약 90 ％ 높았다.
(실험예 3)
도 5a는 반도체 기판 (5000)을 제조하는 방법을 도시한다. 도 5b 및 도 5c는 반도체 기판 (5000)을 사용하여 LED 디바이스 (515)를 제조하는 방법을 도시한다. 구체적으로는, GaAs 기판 (500) 상에 InGaP를 포함하는 에칭 스톱층 (501)을 성장시키고, 다음으로 AlAs를 포함하는 희생층 (502)를 성장시키고, 이어서 화합물 반도체 결정 (503)을 성장시킨 반도체 기판 (5000)을 사용하여 LED 디바이스 (515)를 제조한다.
S501에 있어서, 오프각 2°의 (001) 결정면을 갖는 GaAs 기판 (500)을 준비했다. GaAs 기판 (500) 상에 언도프 In0 .48Ga0 .52P(100 ㎚)를 포함하는 에칭 스톱층 (501), 언도프 AlAs(20 ㎚)를 포함하는 희생층 (502), 화합물 반도체 결정 (503)을 연속하여 MOCVD법으로 성장시켰다.
화합물 반도체 결정 (503)은 기판측으로부터 순서대로, n－GaAs(Si; 2×1019 ㎝3, 100 ㎚)/n－Al0 .25Ga0 .75As(Si; 2×1018 ㎝3, 300 ㎚)/n－Al0 .13Ga0 .87As(Si; 2×1017 ㎝3, 70 ㎚)/p－Al0 .13Ga0 .87As(Zn; 2×1017 ㎝3, 90 ㎚)/p－Al0 .25Ga0 .75As(Zn; 2×1018 ㎝3, 300 ㎚)/p－GaAs(Zn; 1×1019 ㎝3, 30 ㎚)의 적층 구조를 갖는다. 이 적층 구조는 실험예 1 및 실험예 2에 있어서의 화합물 반도체 결정 (304)와 동일한 구조이다. 여기서, () 내는 도핑재와 그 농도 및 두께를 나타낸다. 예를 들어, (Si; 2×1018 ㎝3, 300 ㎚)는, 해당 층이 2×1018 ㎝3의 농도로 실리콘이 도핑되고, 두께가 300 ㎚의 층인 것을 나타낸다.
S502에 있어서, 화합물 반도체 결정 (503) 상에 레지스트 (505)를 도포하고, 리소그래피에 의해, 한변이 200 ㎛인 정사각형을 둘러싸도록 5 ㎛ 폭의 레지스트 개구 (504)를 레지스트 (505)에 형성했다. S503에 있어서, 인산(5 질량％)을 포함하는 2 질량％ 과산화수소 수용액에, 레지스트 개구 (504)를 형성한 기판을 30분간 침지하고, 에칭 스톱층 (501)의 표면을 노출시켰다. 그 후, 레지스트 (505)를 아세톤으로 용해했다. 노출한 화합물 반도체 결정 (503)에 실험예 1과 마찬가지의 방법으로, 캐소드 (506), 애노드 (507) 및 패드 (508)을 형성하여 반도체 기판 (5000)을 제조했다.
계속해서, 도 5b에 도시하는 S504에 있어서, 와이어 본딩법에 의해, 지지체로서 250 ㎛의 직경을 갖는 알루미늄 와이어 (509)를 패드 (508) 상에 스터드 형상으로 접합했다. S505에 있어서, 해당 기판에 레지스트 (510)을 도포한 후에, 리소그래피에 의해, 레지스트 (510)이 캐소드 (506), 애노드 (507), 패드 (508) 및 알루미늄 와이어 (509)를 덮고, 또한 에칭 스톱층을 노출하도록 개구 (511)을 형성했다.
도 5c에 도시하는 S506에 있어서, 개구 (511)을 형성한 기판을 10 질량％ 불산 수용액에 5분간 침지함으로써, 희생층 (502)를 용해하고, 화합물 반도체 결정 (503)을 박리했다. 이와 같이 하여, LED 기능 결정 (512)를 기판으로부터 박리했다.
S507에 있어서, 제작된 LED 기능 결정 (512)를 실험예 1 및 실험예 2와 마찬가지로, 첩부 베이스 기판 (513) 상에 형성된 첩부 베이스 금속 (514)에 첩부함으로써 LED 디바이스 (515)를 제작하고, 그 광량을 평가했다. 실험예 3의 LED 디바이스 (515)의 전류 주입 시의 광량의 평가 결과는 4.1 ㎼였다. InGaP를 포함하는 에칭 스톱층 (501)과 AlAs를 포함하는 희생층 (502)를 사용하는 종래법에 따르면, 화합물 반도체 결정 (503)에 있어서의 결정 결함이 많아지므로, 광량이 낮아졌다고 생각된다.
이상과 같이, 저비용의 Si 기판을 베이스 기판으로서 사용하여, 베이스 기판으로부터 박리한 화합물 반도체 결정을 제조할 수 있었다. 또한, 화합물 반도체 결정을 다른 기판에 첩부함으로써, LED 디바이스를 제조할 수 있었다. 본 발명에 의해 얻어진 LED 디바이스는, 종래의 방법으로 얻어진 LED 디바이스보다도 높은 광량을 나타냈다. 본 발명에 따르면, 표면이 Si인 기판 상에 결함이 적은 GaAs층을 직접 형성할 수 있다.
100 : 베이스 기판
101 : 저해층
102 : 개구
103 : 희생층
104 : 화합물 반도체 결정
105 : 지지체
106 : 첩부 베이스 기판
206 : 첩부 베이스 기판
210 : LED 기능 결정
212 : GaN 결정
214 : 애노드 전극
216 : 캐소드 전극
220 : 전계 효과 트랜지스터 기능 결정
222 : GaAs 결정
224 : 게이트 절연막
226 : 게이트 전극
228 : 소스 전극
230 : 드레인 전극
240 : 금속 배선
300 : Si 기판
301 : 저해층
302 : 개구
303 : Ge 희생층
304 : 화합물 반도체 결정
305 : 캐소드
306 : 애노드
307 : 패드
308 : 알루미늄 와이어
309 : LED 기능 결정
310 : 첩부 베이스 기판
311 : 첩부 베이스 금속
312 : LED 디바이스
500 : GaAs 기판
501 : 에칭 스톱층
502 : 희생층
503 : 화합물 반도체 결정
504 : 레지스트 개구
505 : 레지스트
506 : 캐소드
507 : 애노드
508 : 패드
509 : 알루미늄 와이어
510 : 레지스트
511 : 개구
512 : LED 기능 결정
513 : 첩부 베이스 기판
514 : 첩부 베이스 금속
515 : LED 디바이스
1000 : 반도체 기판
2000 : LED 디바이스
4000 : 반도체 기판
5000 : 반도체 기판

Claims (20)

  1. 표면이 실리콘 결정인 베이스 기판 상에 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 희생층을 형성하는 희생층 형성 공정과,
    상기 희생층 상에 상기 희생층에 격자 정합 또는 의사(擬) 격자 정합하는 화합물 반도체 결정을 형성하는 결정 형성 공정과,
    상기 희생층을 에칭함으로써 상기 베이스 기판으로부터 상기 화합물 반도체 결정을 박리하는 결정 박리 공정을 구비하는 화합물 반도체 결정의 제조 방법.
  2. 제1항에 있어서, 상기 결정 박리 공정에서 상기 화합물 반도체 결정에 대하여 선택적으로 상기 희생층을 에칭하는 화합물 반도체 결정의 제조 방법.
  3. 제1항에 있어서, 상기 결정 형성 공정이 상기 화합물 반도체 결정을 400 ℃ 이상 600 ℃ 이하에서 성장시키는 제1 성장 공정과, 상기 제1 성장 공정에 있어서의 성장 온도보다 고온에서 상기 화합물 반도체 결정을 더 성장시키는 제2 성장 공정을 갖는 화합물 반도체 결정의 제조 방법.
  4. 제1항에 있어서, 상기 결정 형성 공정에서 상기 베이스 기판 상에 형성된 상기 희생층의 일부를 노출한 상태로 유지하면서 상기 화합물 반도체 결정을 상기 희생층 상에 성장시키는 화합물 반도체 결정의 제조 방법.
  5. 제1항에 있어서, 상기 희생층 형성 공정 전에
    상기 희생층 및 상기 화합물 반도체 결정의 성장을 저해하는 저해층을 상기 베이스 기판 상에 형성하는 저해층 형성 공정과,
    상기 베이스 기판의 일부를 노출하는 개구를 상기 저해층에 형성하는 개구 형성 공정을 더 구비하고,
    상기 개구 내에 있어서 상기 희생층을 결정 성장시키는 화합물 반도체 결정의 제조 방법.
  6. 제5항에 있어서, 상기 개구 형성 공정이 상기 저해층을 에칭하는 공정을 갖는 화합물 반도체 결정의 제조 방법.
  7. 제5항에 있어서, 상기 희생층 형성 공정에서 상기 희생층과 상기 저해층 사이에 공극을 설치하는 화합물 반도체 결정의 제조 방법.
  8. 제1항에 있어서, 상기 결정 형성 공정과 상기 결정 박리 공정 사이에 상기 희생층을 어닐링하는 공정을 더 구비하는 화합물 반도체 결정의 제조 방법.
  9. 제8항에 있어서, 상기 어닐링하는 공정에서 복수회의 어닐링을 하는 화합물 반도체 결정의 제조 방법.
  10. 제1항에 있어서, 상기 희생층 형성 공정과 상기 결정 형성 공정 사이에 상기 희생층에 있어서의 상기 화합물 반도체 결정에 대향하는 면을 인 화합물을 포함하는 기체에 접촉시키는 공정을 더 구비하는 화합물 반도체 결정의 제조 방법.
  11. 제1항에 있어서, 상기 화합물 반도체 결정이 Ⅲ-Ⅴ족 화합물 반도체 결정 또는 Ⅱ-Ⅵ족 화합물 반도체 결정인 화합물 반도체 결정의 제조 방법.
  12. 제11항에 있어서, 상기 Ⅲ-Ⅴ족 화합물 반도체 결정은 Ⅲ족 원소로서 Al, Ga, In 중 적어도 1개를 포함하고, Ⅴ족 원소로서 N, P, As, Sb 중 적어도 1개를 포함하는 화합물 반도체 결정의 제조 방법.
  13. 제5항에 있어서, 상기 저해층은 산화규소층, 질화규소층, 산질화규소층 또는 산화알루미늄층, 또는 이들 층의 2개 이상이 적층된 층인 화합물 반도체 결정의 제조 방법.
  14. 제1항에 있어서, 상기 결정 형성 공정과 상기 결정 박리 공정 사이에 상기 화합물 반도체 결정을 지지체에 의해 보유 지지하는 공정을 더 구비하는 화합물 반도체 결정의 제조 방법.
  15. 제1항에 기재된 화합물 반도체 결정의 제조 방법으로 얻어진 상기 화합물 반도체 결정에 전극 및 배선을 설치한 기능 결정을 형성하는 공정을 구비하는 전자 디바이스의 제조 방법.
  16. 제15항에 있어서, 상기 베이스 기판과 다른 첩부 베이스 기판을 준비하는 공정과,
    상기 첩부 베이스 기판에 상기 기능 결정을 첩부하는 공정을 더 구비하는 전자 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 첩부 베이스 기판에 복수의 상기 기능 결정을 첩부하는 공정을 구비하는 전자 디바이스의 제조 방법.
  18. 표면이 실리콘 결정인 베이스 기판과,
    결정 성장을 저해하고, 상기 베이스 기판 상에 형성되며, 상기 베이스 기판의 일부를 노출하는 개구를 갖는 저해층과,
    상기 개구 내에서 상기 베이스 기판 상에 형성되고, Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1＜1, 0≤y1≤1, 0≤z1≤1, 또한 0＜x1＋y1＋z1≤1)을 포함하는 희생층과,
    상기 희생층 상에 설치되고, 상기 희생층에 격자 정합 또는 의사(擬) 격자 정합하는 화합물 반도체를 포함하는 화합물 반도체 결정을 구비하고,
    상기 희생층과 상기 저해층 사이에 공극을 갖는 반도체 기판.
  19. 제18항에 있어서, 상기 베이스 기판 및 상기 희생층의 적층 방향에 대한, 상기 저해층이 상기 개구에 면하는 측벽의 경사 방향이 0.5°이상인 반도체 기판.
  20. 제18항에 있어서, 상기 화합물 반도체 결정이 GaAs, AlGaAs, GaN 또는 AlGaN이며, 상기 희생층이 Ge 또는 SiGe인 반도체 기판.
KR1020127005911A 2009-09-17 2010-09-16 화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판 KR20120083307A (ko)

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