WO2009084241A1 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

半導体基板、半導体基板の製造方法および電子デバイス Download PDF

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inhibition
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Tomoyuki Takada
Sadanori Yamanaka
Masahiko Hata
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Sumitomo Chemical Company, Limited
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Definitions

  • the present invention relates to a semiconductor substrate, a method for manufacturing a semiconductor substrate, and an electronic device.
  • the present invention particularly relates to a semiconductor substrate in which a crystalline thin film having excellent crystallinity is formed on an inexpensive silicon substrate, a method for manufacturing the semiconductor substrate, and an electronic device.
  • GaAs gallium arsphide
  • various high-performance electronic devices have been developed using heterojunctions.
  • a high-performance electronic device since the quality of crystallinity affects device characteristics, a high-quality crystal thin film is required.
  • GaAs-based device GaAs or Ge or the like whose lattice constant is very close to that of GaAs is selected as a substrate because of a request for lattice matching at a hetero interface.
  • Non-Patent Document 1 describes a technique for forming a high-quality Ge epitaxial growth layer (hereinafter sometimes referred to as a Ge epilayer) on a Si substrate.
  • a Ge epilayer a high-quality Ge epitaxial growth layer
  • the Ge epi layer is subjected to cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • Hsin-Chiao Luan et. al. “High-quality Ge epilayers on Si with low threading-dislocation density”, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate is selected as described above.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate, is expensive, increasing the cost of the device.
  • these boards do not have sufficient heat dissipation characteristics, and there is a possibility that the formation density of devices will be suppressed or the devices may be used within the range where heat dissipation can be managed for a sufficient thermal design. .
  • an object of one aspect of the present invention is to provide a “semiconductor substrate, method for manufacturing a semiconductor substrate, and electronic device” that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • the substrate includes a Si substrate and an inhibition layer that is formed on the substrate and inhibits crystal growth, and the inhibition layer includes a part of the substrate.
  • a Ge layer having a covering region to cover, an opening region that does not cover the substrate in the covering region, and crystal-grown in the opening region; and a group 3-5 compound crystal-grown on the Ge layer and containing P
  • a semiconductor substrate comprising a buffer layer made of a semiconductor layer and a functional layer crystal-grown on the buffer layer is provided.
  • an Si substrate and an inhibition layer that is formed on the substrate and inhibits crystal growth are provided.
  • the inhibition layer covers a part of the substrate, and the coverage region.
  • a buffer layer made of a GaAs layer crystal-grown at a temperature of 500 ° C. or less in the opening region of the inhibition layer, and a functional layer crystal-grown on the buffer layer
  • a semiconductor substrate comprising:
  • the substrate includes a Si substrate and an inhibition layer that is formed on the substrate and inhibits crystal growth, and the inhibition layer covers a part of the substrate, and the coverage region. And a functional layer crystal-grown in the opening area of the inhibition layer, and the surface of the substrate in the opening area of the inhibition layer is surface-treated with a gas containing P.
  • a semiconductor substrate is provided.
  • the Ge layer may be formed by annealing at a temperature and time at which crystal defects can move, and the annealing may be repeated a plurality of times.
  • the functional layer may be a group 3-5 compound layer or a group 2-6 compound layer lattice-matched or pseudo-lattice-matched to Ge.
  • the functional layer is lattice-matched or pseudo-lattice-matched to Ge, 3-5 It is a group compound layer, and may contain at least one of Al, Ga, and In as a group 3 element, and at least one of N, P, As, and Sb as a group 5 element.
  • the inhibition layer may be electrically insulating.
  • the inhibition layer is a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, an aluminum oxide layer, or a laminate thereof. It can be a layer.
  • the area of the opening region may be 1 mm 2 or less.
  • an inhibition layer is formed on the main surface of the Si substrate to inhibit crystal growth, and the substrate is exposed through the substrate in a direction substantially perpendicular to the main surface of the substrate.
  • Forming a Ge layer in contact with the substrate inside the opening, and growing a buffer layer made of a Group 3-5 compound semiconductor layer containing P on the Ge layer Provided is a semiconductor substrate obtained by crystal growth of a functional layer on the buffer layer.
  • an Si substrate, an inhibition layer provided on the substrate, having an opening and inhibiting crystal growth, a Ge layer formed in the opening Provided is a semiconductor substrate including a buffer layer formed after a Ge layer is formed and a functional layer formed after the buffer layer is formed.
  • the buffer layer may be lattice-matched or pseudo-lattice matched to the Ge layer, and the functional layer may be lattice-matched or pseudo-lattice matched to the buffer layer.
  • the buffer layer may be formed in the opening.
  • the functional layer may be formed in the opening.
  • the buffer layer may include a group 3-5 compound semiconductor layer containing P.
  • the Ge layer may be annealed in an atmosphere containing hydrogen.
  • the Ge layer may be formed by selectively growing a crystal in the opening by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas.
  • an inhibition layer is formed on the main surface of the Si substrate to inhibit crystal growth, and the opening is formed through the substrate in a direction substantially perpendicular to the main surface of the substrate. Is formed on the inhibition layer, in contact with the substrate inside the opening, a GaAs layer is formed by crystal growth at a temperature of 600 ° C. or lower, and a functional layer is crystal-grown on the buffer layer.
  • a semiconductor substrate is provided.
  • a buffer including an Si substrate, an inhibition layer provided on the substrate, having an opening and inhibiting crystal growth, and a GaAs layer formed in the opening.
  • a semiconductor substrate including a layer and a functional layer formed after the buffer layer is formed.
  • the functional layer may be lattice-matched or pseudo-lattice-matched to the buffer layer.
  • the functional layer may be formed in the opening.
  • the GaAs layer may be formed by crystal growth at a temperature of 600 ° C. or lower.
  • the surface of the substrate inside the opening is surface-treated with a gas containing P, and the functional layer is crystal-grown in contact with the substrate inside the opening, thereby obtaining a semiconductor.
  • the ninth embodiment of the present invention includes a Si substrate, an inhibition layer provided on the substrate, having an opening and inhibiting crystal growth, and a functional layer formed in the opening.
  • the surface of the substrate in the opening is surface-treated with a gas containing P before forming the functional layer.
  • the functional layer may be a group 3-5 compound layer or a group 2-6 compound layer.
  • the functional layer is a group 3-5 compound layer, and includes one or more elements selected from the group consisting of Al, Ga, and In as group 3 elements, and includes N, P, As, and Sb as group 5 elements. One or more elements selected from the group may be included.
  • the functional layer may have an arithmetic average roughness of 0.02 ⁇ m or less.
  • the inhibition layer may be electrically insulating.
  • the inhibition layer may be one or more layers selected from the group consisting of a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and an aluminum oxide layer.
  • the inhibition layer has a plurality of the openings, and is higher than the upper surface of the inhibition layer between one of the plurality of openings and another opening adjacent to the one opening.
  • a raw material adsorbing part that adsorbs the raw material of the functional layer at an adsorption rate may be included.
  • the semiconductor substrate includes a plurality of the inhibition layers, and one of the plurality of inhibition layers is between one inhibition layer of the plurality of inhibition layers and another inhibition layer adjacent to the one inhibition layer.
  • a raw material adsorption portion that adsorbs the raw material of the functional layer at an adsorption rate higher than the upper surface of the functional layer may be included.
  • the said semiconductor substrate WHEREIN The groove
  • the width of the groove may be 20 ⁇ m or more and 500 ⁇ m or less.
  • the semiconductor substrate may include a plurality of the raw material adsorption portions, and each of the plurality of raw material adsorption portions may be arranged at equal intervals.
  • the bottom area of the opening may be 1 mm 2 or less. In the semiconductor substrate, a bottom area of the opening may be 1600 ⁇ m 2 or less. In the semiconductor substrate, a bottom area of the opening may be 900 ⁇ m 2 or less. In the semiconductor substrate, a bottom surface of the opening may be a rectangle, and a long side of the rectangle may be 80 ⁇ m or less. In the semiconductor substrate, a bottom surface of the opening may be a rectangle, and a long side of the rectangle may be 40 ⁇ m or less.
  • a main surface of the substrate is a (100) surface
  • a bottom surface of the opening is a square or a rectangle
  • a direction of at least one side of the square or the rectangle is ⁇ 010> on the main surface.
  • the direction may be substantially parallel to any one direction selected from the group consisting of a direction, a ⁇ 0-10> direction, a ⁇ 001> direction, and a ⁇ 00-1> direction.
  • a main surface of the substrate is a (111) surface
  • a bottom surface of the opening is a hexagon
  • a direction of at least one side of the hexagon is a ⁇ 1-10> direction on the main surface.
  • ⁇ 110> direction ⁇ 0-11> direction
  • ⁇ 01-1> direction ⁇ 10-1> direction
  • ⁇ 101> direction and substantially parallel to any one direction selected from the group consisting of It may be.
  • the Miller index indicating the plane or direction of the crystal
  • a notation method in which a bar is added on the number is common.
  • the index becomes negative in this specification, it is expressed as a negative number for convenience.
  • a plane that intersects each of the a-axis, b-axis, and c-axis of the unit cell with 1, -2, and 3 is represented as a (1-23) plane. The same applies to the Miller index in the direction.
  • a step of forming an inhibition layer for inhibiting crystal growth on a Si substrate, and patterning the inhibition layer to cover a part of the substrate and the inside of the coating region A step of forming an opening region that does not cover the substrate; a step of crystal-growing a Ge layer at least in the opening region of the inhibition layer; and a buffer layer made of a Group 3-5 compound semiconductor layer containing P on the Ge layer.
  • a method for manufacturing a semiconductor substrate comprising: a step of crystal growth; and a step of crystal growth of a functional layer on a buffer layer.
  • the method may further comprise annealing the Ge layer that has been crystal-grown at a temperature and time that allows crystal defects to move, and may further include a step of repeating the annealing a plurality of times.
  • Forming an opening in the inhibition layer, crystal-growing a Ge layer at least inside the opening of the inhibition layer, and a Group 3-5 compound semiconductor layer containing P on the Ge layer There is provided a method for manufacturing a semiconductor substrate, comprising: crystal growing a buffer layer comprising: and crystal growing a functional layer on the buffer layer.
  • a step of forming an inhibition layer on the Si substrate having an opening and inhibiting crystal growth, a step of forming a Ge layer in the opening Provided is a method for manufacturing a semiconductor substrate, comprising: forming a buffer layer after forming a Ge layer; and forming a functional layer after forming the buffer layer.
  • the buffer layer in the step of forming the buffer layer, is lattice-matched or pseudo-lattice-matched to the Ge layer, and in the step of forming the functional layer, the functional layer is formed into the buffer layer. Lattice matching or pseudo lattice matching may be used.
  • the buffer layer in the step of forming the buffer layer, the buffer layer may be formed in the opening.
  • the functional layer in the step of forming the functional layer, the functional layer may be formed in the opening.
  • the buffer layer may include a Group 3-5 compound semiconductor layer containing P.
  • the method for manufacturing a semiconductor substrate may further include the step of annealing the Ge layer at a temperature and time at which crystal defects can move.
  • the step of annealing may anneal the Ge layer at a temperature of 680 ° C. or higher and lower than 900 ° C.
  • the step of annealing may anneal the Ge layer in an atmosphere containing hydrogen.
  • the semiconductor substrate manufacturing method may include a plurality of the annealing steps.
  • the Ge layer in the step of forming the Ge layer, may be selectively grown in the opening by a CVD method under a pressure of 0.1 Pa to 100 Pa.
  • the Ge layer in the method of manufacturing a semiconductor substrate, may be formed by selectively growing the Ge layer in the opening by a CVD method in an atmosphere containing a gas containing a halogen element in a source gas. Good.
  • the method for manufacturing a semiconductor substrate may further include a step of forming a GaAs layer at a temperature of 600 ° C. or lower after forming the Ge layer and before forming the functional layer.
  • the method for manufacturing a semiconductor substrate may further include a step of treating the surface of the Ge layer with a gas containing P after forming the Ge layer and before forming the functional layer.
  • the functional layer may be lattice-matched or pseudo-lattice-matched to the buffer layer.
  • the functional layer may be formed in the opening.
  • a method for manufacturing a semiconductor substrate comprising: a processing step; and a step of forming a functional layer in the opening.
  • the functional layer is a group 3-5 compound layer, and includes one or more elements selected from the group consisting of Al, Ga, and In as group 3 elements, and N as group 5 elements.
  • the step of forming the functional layer including one or more elements selected from the group consisting of P, As, and Sb includes crystal-growing the functional layer at a growth rate of 1 nm / min to 300 nm / min. May be.
  • the substrate includes a Si substrate and an inhibition layer that is formed on the substrate and inhibits crystal growth.
  • the inhibition layer includes a covering region that covers a part of the substrate, and an interior of the covering region.
  • an electronic device comprising a functional layer crystal-grown on the layer and an electronic element formed on the functional layer.
  • the electronic element may be a heterojunction bipolar transistor, and one electronic element may be formed for each opening region. Electronic elements may be connected to each other and the electronic elements may be connected in parallel.
  • a wiring to be connected to the electronic element or a bonding pad of the wiring may be formed in the covering region, and a plurality of covering regions and opening regions are formed on the substrate, and the plurality of covering regions and opening regions are arranged at equal intervals. It's okay.
  • an opening is formed in which an inhibition layer that inhibits crystal growth is formed on the main surface of a Si substrate, and the substrate is exposed through in a direction substantially perpendicular to the main surface of the substrate.
  • an Si substrate an inhibition layer provided on the substrate and having an opening to inhibit crystal growth, a Ge layer formed in the opening
  • an electronic device including a buffer layer formed after a Ge layer is formed, a functional layer formed after the buffer layer is formed, and an electronic element formed in the functional layer.
  • the buffer layer may be lattice-matched or pseudo-lattice matched to the Ge layer, and the functional layer may be lattice-matched or pseudo-lattice matched to the buffer layer.
  • the buffer layer may be formed in the opening.
  • the functional layer may be formed in the opening.
  • the buffer layer may include a Group 3-5 compound semiconductor layer containing P.
  • an Si substrate an inhibition layer provided on the substrate and having an opening to inhibit crystal growth, a buffer layer formed in the opening and including a GaAs layer
  • an electronic device including a functional layer formed after the buffer layer is formed and an electronic element formed in the functional layer.
  • the functional layer may be lattice-matched or pseudo-lattice-matched to the buffer layer.
  • the functional layer may be formed in the opening.
  • the GaAs layer may be formed by crystal growth at a temperature of 600 ° C. or lower.
  • a Si substrate an inhibition layer provided on the substrate and having an opening to inhibit crystal growth, a functional layer formed in the opening, and the functional layer
  • An electronic device is provided, wherein the surface of the substrate in the opening is surface-treated with a gas containing P before forming the functional layer.
  • the inhibition layer may include a plurality of the openings, and one electronic element may be formed for each opening.
  • the electronic element may be connected to a wiring or a bonding pad, and the wiring or the bonding pad may be formed on the inhibition layer.
  • the electronic device may include a plurality of the inhibition layers, and each of the plurality of inhibition layers may be arranged at equal intervals.
  • the electronic element may be a heterojunction bipolar transistor.
  • the electronic device may include a plurality of the electronic elements, and each of the plurality of electronic elements may be connected to each other.
  • the electronic device may include a plurality of the electronic elements, and each of the plurality of electronic elements may be connected in parallel.
  • the example of a plane of the semiconductor substrate 101 of this embodiment is shown. Region 103 is shown enlarged.
  • a cross-sectional example of the semiconductor substrate 101 is shown together with an HBT formed in the opening region 106 of the covering region covered with the inhibition layer 104.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • FIG. 6 is a graph showing the film thickness of the element formation layer 124 in a constant epitaxial growth time with respect to the area of the opening region 106 as a series of areas of the covering region.
  • the SEM (secondary electron microscope) image which observed the surface in case the element formation layer 124 is a GaAs layer is shown.
  • An SEM image obtained by observing the surface of the GaAs layer when the buffer layer 122 is not formed is shown as a comparative example.
  • the graph which plotted the half value width of the X-ray-diffraction peak when changing the film thickness of the InGaP layer as the buffer layer 122 is shown.
  • the cross-sectional example in the semiconductor substrate 201 of other embodiment is shown.
  • the cross-sectional example in the manufacturing process of the semiconductor substrate 201 is shown.
  • the cross-sectional example in the manufacturing process of the semiconductor substrate 201 is shown.
  • the SEM image which observed the surface after forming the buffer layer 202 is shown.
  • the example of a cross section in the semiconductor substrate 301 of other embodiment is shown.
  • An example of a cross section in the manufacturing process of the semiconductor substrate 301 is shown.
  • the SEM image which observed the surface in case the element formation layer 124 is a GaAs layer is shown.
  • the cross-sectional shape of the Ge layer 120 which has not been annealed is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 700 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 800 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 850 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 900 degreeC is shown.
  • the average value of the film thickness of the element formation layer 124 in Example 1 is shown.
  • the coefficient of variation of the film thickness of the element formation layer 124 in Example 1 is shown.
  • the average value of the film thickness of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 2 is shown.
  • the electron micrograph of the element formation layer 124 in Example 3 is shown.
  • the electron micrograph of the element formation layer 124 in Example 3 is shown.
  • the electron micrograph of the element formation layer 124 in Example 3 is shown.
  • the electron micrograph of the element formation layer 124 in Example 3 is shown.
  • the electron micrograph of the element formation layer 124 in Example 3 is shown.
  • the electron micrograph of the element formation layer 124 in Example 4 is shown.
  • the electron micrograph of the element formation layer 124 in Example 4 is shown.
  • the electron micrograph of the element formation layer 124 in Example 4 is shown.
  • the electron micrograph of the semiconductor substrate in Example 5 is shown.
  • the laser microscope image of the HBT element in Example 6 is shown.
  • the laser microscope image of the electronic device in Example 7 is shown.
  • the relationship between the electrical characteristics of the HBT element and the area of the opening region is shown.
  • FIG. 1 shows a plan example of the semiconductor substrate 101 of the present embodiment.
  • the semiconductor substrate 101 of this embodiment includes a region 103 where elements are formed on a Si wafer 102. As shown in the figure, a plurality of regions 103 are formed on the surface of the Si wafer 102 and arranged at equal intervals.
  • the Si wafer 102 may be an example of a Si substrate. A commercially available Si wafer can be used as the Si wafer 102.
  • FIG. 2 shows the area 103 in an enlarged manner.
  • an inhibition layer 104 is formed.
  • the inhibition layer 104 is formed on the Si wafer 102 and inhibits crystal growth.
  • An example of crystal growth is epitaxial growth.
  • the inhibition layer 104 may be electrically insulating.
  • As the inhibition layer 104 a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, an aluminum oxide layer, or a layer in which these layers are stacked can be exemplified.
  • the inhibition layer 104 has a covering region that covers a part of the Si wafer 102 and an opening region 106 that does not cover the Si wafer 102 inside the covering region. That is, a region where a part of the Si wafer 102 is covered with the inhibition layer 104 may be an example of a covering region, and an opening region 106 that does not cover the Si wafer 102 is formed at the center of the inhibition layer 104. As an area of one opening region 106, 1 mm 2 or less can be exemplified, and preferably less than 0.25 mm 2 can be exemplified.
  • the inhibition layer 104 has an opening in the opening region 106.
  • the “bottom shape” of the opening means the shape of the opening on the substrate side surface of the layer in which the opening is formed.
  • the bottom shape of the opening may be referred to as the bottom surface of the opening.
  • the “planar shape” of the covering region means a shape when the covering region is projected onto the main surface of the substrate.
  • the area of the planar shape of the covering region may be referred to as the area of the covering region.
  • the surface of the Si wafer 102 may be an example of the main surface of the substrate.
  • Bottom area of the opening may be at 0.01 mm 2 or less, preferably may be at 1600 .mu.m 2 or less, more preferably be at 900 .mu.m 2 or less.
  • the area is 0.01 mm 2 or less, the time required for the annealing treatment of the Ge layer formed inside the opening can be shortened as compared with the case where the area is larger than 0.01 mm 2 .
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, local warpage tends to occur in the functional layer due to the thermal annealing treatment. Even in such a case, it is possible to suppress the occurrence of crystal defects in the functional layer due to the warpage by setting the bottom area of the opening to 0.01 mm 2 or less.
  • a high-performance device can be manufactured using a functional layer formed inside the opening.
  • the area is 900 ⁇ m 2 or less, the device can be manufactured with high yield.
  • the bottom area of the opening may be 25 ⁇ m 2 or more.
  • the ratio of the bottom area of the opening to the area of the covering region may be 0.01% or more. If the ratio is less than 0.01%, the growth rate of the crystal becomes unstable when the crystal is grown inside the opening.
  • the bottom area of the opening is the sum of the bottom areas of the plurality of openings included in the covering region. Means.
  • the length of one side of the bottom shape may be 100 ⁇ m or less, preferably 80 ⁇ m or less, more preferably 40 ⁇ m or less, Preferably, it may be 30 ⁇ m or less.
  • the time required for the annealing treatment of the Ge layer formed inside the opening is larger than when the length of one side of the bottom shape is larger than 100 ⁇ m. Can be shortened.
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, the occurrence of crystal defects in the functional layer can be suppressed.
  • a high-performance device can be formed using a functional layer formed inside the opening.
  • the device can be manufactured with high yield.
  • the length of the one side may be the length of the long side.
  • One opening may be formed inside one covering region. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • a plurality of openings may be formed inside one covering region. In this case, it is preferable that a plurality of openings are arranged at equal intervals. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the direction of at least one side of the polygon may be substantially parallel to one of the crystallographic plane orientations of the main surface of the substrate.
  • the crystallographic orientation may be selected such that a stable surface is formed on the side surface of the crystal growing inside the opening.
  • substantially parallel includes the case where the direction of one side of the polygon and one of the crystallographic plane orientations of the substrate are slightly inclined from parallel. The magnitude of the inclination may be 5 ° or less. Thereby, the disorder
  • the main surface of the substrate may be a (100) surface, a (110) surface, a (111) surface, or a surface equivalent to these.
  • the main surface of the substrate may be slightly inclined from the crystallographic plane orientation. That is, the substrate may have an off angle.
  • the magnitude of the inclination may be 10 ° or less.
  • the magnitude of the inclination may be preferably 0.05 ° to 6 °, more preferably 0.3 ° to 6 °.
  • the main surface of the substrate may be the (100) plane or the (110) plane or a plane equivalent thereto. As a result, the four-fold symmetric side surface is likely to appear in the crystal.
  • the inhibition layer 104 is formed on the (100) plane of the surface of the Si wafer 102, the opening region 106 having a square or rectangular bottom shape is formed in the inhibition layer 104, and the Ge region is formed inside the opening region 106.
  • the direction of at least one side of the bottom shape of the opening region 106 is selected from the group consisting of the ⁇ 010> direction, the ⁇ 0-10> direction, the ⁇ 001> direction, and the ⁇ 00-1> direction of the Si wafer 102. It may be substantially parallel to any one direction. Thereby, a stable surface appears on the side surface of the GaAs crystal.
  • the inhibition layer 104 is formed on the (111) plane of the surface of the Si wafer 102, the opening region 106 having a hexagonal bottom shape is formed in the inhibition layer 104, and the inside of the opening region 106,
  • a GaAs crystal as an example of the Ge layer 120 and the element formation layer 124 will be described.
  • at least one side of the bottom surface shape of the opening region 106 has the ⁇ 1-10> direction, ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1 ”of the Si wafer 102. It may be substantially parallel to any one direction selected from the group consisting of the> direction and the ⁇ 101> direction. Thereby, a stable surface appears on the side surface of the GaAs crystal.
  • the planar shape of the opening region 106 may be a regular hexagon.
  • a GaN crystal that is a hexagonal crystal can be formed instead of a GaAs crystal.
  • a plurality of inhibition layers 104 may be formed on the Si wafer 102. As a result, a plurality of covered regions are formed on the Si wafer 102. Among the plurality of inhibition layers 104, between one inhibition layer 104 and another inhibition layer 104 adjacent to the one inhibition layer 104, at a higher adsorption rate than any upper surface of the plurality of inhibition layers 104, A raw material adsorption portion that adsorbs the raw material of the Ge layer 120 or the element formation layer 124 may be provided. Each of the plurality of inhibition layers 104 may be surrounded by the raw material adsorption portion. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the Ge layer or the functional layer may be an example of the crystal.
  • each inhibition layer 104 may have a plurality of openings.
  • a raw material adsorbing portion may be included between one of the plurality of openings and another opening adjacent to the one opening.
  • each of the plurality of raw material adsorption units may be arranged at equal intervals.
  • the raw material adsorption portion may be the surface of the Si wafer 102.
  • the raw material adsorption part may be a groove reaching the Si wafer 102.
  • the width of the groove may be 20 ⁇ m or more and 500 ⁇ m or less.
  • the raw material adsorption portions may be arranged at equal intervals.
  • the raw material adsorption portion may be a region where crystal growth occurs.
  • a source gas containing constituent elements of a thin film crystal to be formed is supplied onto a substrate, and the source gas in the gas phase or the substrate surface is supplied.
  • a thin film is formed by the chemical reaction.
  • the source gas supplied into the reaction apparatus generates a reaction intermediate (hereinafter sometimes referred to as a precursor) by a gas phase reaction.
  • the produced reaction intermediate diffuses in the gas phase and is adsorbed on the substrate surface.
  • the reaction intermediate adsorbed on the substrate surface diffuses on the substrate surface and is deposited as a solid film.
  • the precursor that diffuses the surface of the coating region by arranging a raw material adsorption portion between two adjacent inhibition layers 104 or by surrounding the inhibition layer 104 with the raw material adsorption portion is, for example, a raw material Captured, adsorbed or fixed to the adsorption part. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the precursor may be an example of a crystal raw material.
  • a coating region having a predetermined size is arranged on the surface of the Si wafer 102, and the coating region is surrounded by the surface of the Si wafer 102.
  • a crystal is grown inside the opening region 106 by MOCVD, a part of the precursor that reaches the surface of the Si wafer 102 grows on the surface of the Si wafer 102. In this way, a part of the precursor is consumed on the surface of the Si wafer 102, so that the growth rate of crystals formed in the opening is stabilized.
  • the material adsorbing portion can be formed by depositing an amorphous semiconductor or a semiconductor polycrystal on the surface of the inhibition layer 104 by an ion plating method, a sputtering method, or the like.
  • the raw material adsorption portion may be disposed between the inhibition layer 104 and the adjacent inhibition layer 104 or may be included in the inhibition layer 104. Further, the same effect can be obtained by arranging a region where the diffusion of the precursor is inhibited between two adjacent coating regions, or by surrounding the coating region with a region where the diffusion of the precursor is inhibited. Is obtained.
  • the distance between two adjacent inhibition layers 104 may be 20 ⁇ m or more. Thereby, the growth rate of the crystal is further stabilized.
  • the distance between two adjacent inhibition layers 104 is the shortest distance between a point on the outer periphery of a certain inhibition layer 104 and a point on the outer periphery of another inhibition layer 104 adjacent to the inhibition layer 104.
  • the plurality of inhibition layers 104 may be arranged at equal intervals. In particular, when the distance between two adjacent inhibition layers 104 is less than 10 ⁇ m, the growth rate of crystals in the openings can be stabilized by arranging the plurality of inhibition layers 104 at equal intervals.
  • the Si wafer 102 may be a high-resistance wafer that does not contain impurities, or may be a medium-resistance or low-resistance wafer that contains p-type or n-type impurities.
  • the Ge layer 120 may be Ge containing no impurities, or may contain p-type or n-type impurities.
  • an HBT heterojunction bipolar transistor
  • a collector electrode 108 connected to the collector of the HBT On the inhibition layer 104 in the covering region surrounding the opening region 106, a collector electrode 108 connected to the collector of the HBT, an emitter electrode 110 connected to the emitter, and a base electrode 112 connected to the base are formed.
  • an electrode connected to an HBT that is an example of an electronic element is formed in the covered region.
  • the electrodes can be replaced with wirings or wiring bonding pads.
  • One HBT, which is an example of an electronic element may be formed for each opening region 106.
  • Electronic elements exemplified as HBTs may be connected to each other or may be connected in parallel.
  • FIG. 3 shows a cross-sectional example of the semiconductor substrate 101 together with the HBT formed in the opening region 106 of the covering region covered with the inhibition layer 104.
  • the semiconductor substrate 101 includes a Si wafer 102, an inhibition layer 104, a Ge layer 120, a buffer layer 122, and an element formation layer 124.
  • HBT is formed as an electronic element.
  • an HBT is illustrated as an electronic element formed in the element formation layer 124, but is not limited thereto.
  • electronic elements such as a light emitting diode, a HEMT (high electron mobility transistor), a solar cell, and a thin film sensor may be formed.
  • An HBT collector mesa, emitter mesa, and base mesa are formed on the surface of the element formation layer 124, respectively.
  • a collector electrode 108, an emitter electrode 110, and a base electrode 112 are formed on the surfaces of the collector mesa, emitter mesa, and base mesa through contact holes.
  • the element formation layer 124 includes a collector layer, an emitter layer, and a base layer of HBT.
  • a collector layer As a collector layer, a carrier concentration of 3.0 ⁇ 10 18 cm -3, and n + GaAs layer having a thickness of 500 nm, the carrier concentration of 1.0 ⁇ 10 16 cm -3, a thickness of 500 nm n - and GaAs layer, A laminated film in which the layers are laminated in order from the substrate direction can be exemplified.
  • An example of the base layer is a p ⁇ GaAs layer having a carrier concentration of 5.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 50 nm.
  • the Si wafer 102 and the inhibition layer 104 may be as described above.
  • the Ge layer 120 is crystal-grown in the opening region 106 of the inhibition layer 104. Crystal growth may be done selectively.
  • An example of crystal growth is epitaxial growth. That is, when the Ge layer 120 is epitaxially grown, for example, since the inhibition layer 104 inhibits the epitaxial growth, the Ge layer 120 is not formed on the upper surface of the inhibition layer 104 and is not covered with the inhibition layer 104. Epitaxial growth is performed on the upper surface of the wafer 102.
  • the Ge layer 120 can be annealed at a temperature and time that allows crystal defects to move, and annealing can be repeated multiple times.
  • the Ge layer 120 may be annealed at less than 900 ° C., preferably 850 ° C. or less. Thereby, the flatness of the surface of the Ge layer 120 can be maintained. The flatness of the surface of the Ge layer 120 becomes particularly important when another layer is stacked on the surface of the Ge layer 120.
  • the Ge layer 120 may be annealed at 680 ° C. or higher, preferably 700 ° C. or higher. Thereby, the density of crystal defects in the Ge layer 120 can be reduced.
  • the Ge layer 120 may be annealed under conditions of 680 ° C. or higher and lower than 900 ° C.
  • FIG. 21 to 25 show the relationship between the annealing temperature and the flatness of the Ge layer 120.
  • FIG. FIG. 21 shows the cross-sectional shape of the Ge layer 120 that has not been annealed.
  • 22, FIG. 23, FIG. 24, and FIG. 25 show the cross-sectional shapes of the Ge layer 120 when annealing is performed at 700 ° C., 800 ° C., 850 ° C., and 900 ° C., respectively.
  • the cross-sectional shape of the Ge layer 120 was observed with a laser microscope.
  • the vertical axis indicates the distance in the direction perpendicular to the main surface of the Si wafer 102 and indicates the film thickness of the Ge layer 120.
  • the horizontal axis of each figure shows the distance in the direction parallel to the main surface of the Si wafer 102.
  • the Ge layer 120 was formed by the following procedure. First, the SiO 2 layer inhibition layer 104 was formed on the surface of the Si wafer 102 by thermal oxidation, and the covering region and the opening region 106 were formed in the inhibition layer 104. As the Si wafer 102, a commercially available single crystal Si substrate was used. The planar shape of the covering region was a square having a side length of 400 ⁇ m. Next, the Ge layer 120 was selectively grown inside the opening region 106 by the CVD method.
  • the flatness of the surface of the Ge layer 120 is better as the annealing temperature is lower.
  • the annealing temperature is less than 900 ° C., the surface of the Ge layer 120 exhibits excellent flatness.
  • the Ge layer 120 may be annealed in an air atmosphere, a nitrogen atmosphere, an argon atmosphere, or a hydrogen atmosphere.
  • an atmosphere containing hydrogen the density of crystal defects in the Ge layer 120 can be reduced while maintaining the surface state of the Ge layer 120 in a smooth state.
  • the Ge layer 120 may be annealed under conditions that satisfy the temperature and time at which crystal defects can move.
  • crystal defects in the Ge layer 120 move inside the Ge layer 120, and for example, the interface between the Ge layer 120 and the inhibition layer 104, the surface of the Ge layer 120, or Ge Captured by a gettering sink inside layer 120.
  • the interface between the Ge layer 120 and the inhibition layer 104, the surface of the Ge layer 120, or the gettering sink inside the Ge layer 120 is an example of a defect capturing unit that captures crystal defects that can move inside the Ge layer 120. It's okay.
  • the defect trapping part may be a crystal interface or surface, or a physical scratch.
  • the defect trapping portion may be disposed within a distance that the crystal defect can move at the annealing temperature and time.
  • the Ge layer 120 may be an example of a seed layer that provides a seed surface for the functional layer.
  • Another example of the seed layer is Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the annealing may be a two-step annealing in which high-temperature annealing at 800 to 900 ° C. for 2 to 10 minutes and low-temperature annealing at 680 to 780 ° C. for 2 to 10 minutes are repeatedly performed.
  • the Ge layer 120 may be selectively grown in the opening region 106.
  • the Ge layer 120 can be formed by, for example, a CVD method or an MBE method (molecular beam epitaxy method).
  • Raw material gas may be GeH 4.
  • the Ge layer 120 may be formed by a CVD method under a pressure of 0.1 Pa to 100 Pa. This makes the growth rate of the Ge layer 120 less susceptible to the area of the opening region 106. As a result, for example, the uniformity of the film thickness of the Ge layer 120 is improved. In this case, the deposition of Ge crystals on the surface of the inhibition layer 104 can be suppressed.
  • the Ge layer 120 may be formed by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas.
  • the gas containing a halogen element may be hydrogen chloride gas or chlorine gas.
  • the present invention is not limited to this.
  • another layer may be disposed between the Ge layer 120 and the Si wafer 102.
  • the other layer may be a single layer or may include a plurality of layers.
  • the Ge layer 120 may be formed by the following procedure. First, a seed crystal is formed at a low temperature.
  • the seed crystal may be Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the growth temperature of the seed crystal may be 330 ° C. or higher and 450 ° C. or lower. After that, the temperature of the Si wafer 102 on which the seed crystal is formed is raised to a predetermined temperature, and then the Ge layer 120 may be formed.
  • the buffer layer 122 is formed between the Ge layer 120 and the element formation layer 124.
  • a group 3-5 compound semiconductor layer containing P that has been crystal-grown for example, an InGaP layer is exemplified.
  • crystal growth include epitaxial growth. Since the InGaP layer is epitaxially grown, it is not formed on the upper surface of the inhibition layer 104 but is selectively grown on the upper surface of the Ge layer 120.
  • the element formation layer 124 may be an example of a functional layer. As described above, an HBT that may be an example of an electronic element can be formed on the element formation layer 124.
  • the element formation layer 124 may be formed in contact with the Ge layer 120. That is, the element formation layer 124 is crystal-grown in contact with the Ge layer 120 or with the buffer layer 122 interposed therebetween. Examples of crystal growth include epitaxial growth.
  • the element formation layer 124 may be a group 3-5 compound layer or a group 2-6 compound layer lattice-matched or pseudo-lattice-matched to Ge.
  • the element formation layer 124 is a group 3-5 compound layer lattice-matched or pseudo-lattice-matched to Ge, and includes at least one of Al, Ga, and In as a group 3 element, and N, P as a group 5 element , As, and Sb may be included.
  • a GaAs layer can be exemplified as the element formation layer 124.
  • Pseudo-lattice matching is not perfect lattice matching because the difference between the lattice constants of the two semiconductor layers in contact with each other is small, but it is almost lattice-matched within a range where the occurrence of defects due to lattice mismatch is not significant.
  • a state in which two semiconductor layers in contact with each other can be stacked. For example, a stacked state of a Ge layer and a GaAs layer is called pseudo lattice matching.
  • the element formation layer 124 may have an arithmetic average roughness (hereinafter also referred to as Ra value) of 0.02 ⁇ m or less, preferably 0.01 ⁇ m or less.
  • Ra value is an index representing the surface roughness and can be calculated based on JIS B0601-2001.
  • the Ra value can be calculated by folding a roughness curve of a certain length from the center line and dividing the area obtained by the roughness curve and the center line by the measured length.
  • the growth rate of the element formation layer 124 may be 300 nm / min or less, preferably 200 nm / min or less, and more preferably 60 nm / min or less. Thereby, the Ra value of the element formation layer 124 can be set to 0.02 ⁇ m or less. On the other hand, the growth rate of the element formation layer 124 may be 1 nm / min or more, and preferably 5 nm / min or more. Thereby, a high-quality element formation layer 124 can be obtained without sacrificing productivity.
  • the element formation layer 124 may be crystal-grown at a growth rate of 1 nm / min to 300 nm / min.
  • an intermediate layer may be disposed between the Ge layer 120 and the element formation layer 124.
  • the intermediate layer may be a single layer or may include a plurality of layers.
  • the intermediate layer may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the element formation layer 124 is improved.
  • the intermediate layer may be formed at 400 ° C. or higher.
  • the intermediate layer may be formed at 400 ° C. or higher and 600 ° C. or lower. Thereby, the crystallinity of the element formation layer 124 is improved.
  • the intermediate layer may be a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the element formation layer 124 may be formed by the following procedure. First, an intermediate layer is formed on the surface of the Ge layer 120. The growth temperature of the intermediate layer may be 600 ° C. or less. Thereafter, the element forming layer 124 may be formed after the temperature of the Si wafer 102 on which the intermediate layer is formed is raised to a predetermined temperature.
  • FIG. 4 to 9 show cross-sectional examples in the manufacturing process of the semiconductor substrate 101.
  • a Si wafer 102 is prepared, and for example, a silicon oxide film 130 serving as an inhibition layer is formed on the surface of the Si wafer 102.
  • the silicon oxide film 130 can be formed using, for example, a thermal oxidation method.
  • the film thickness of the silicon oxide film 130 can be set to 1 ⁇ m, for example.
  • the inhibition layer 104 is formed by patterning the silicon oxide film 130.
  • the opening region 106 is formed.
  • a photolithography method can be used.
  • a Ge layer 120 is epitaxially grown in the opening region 106, for example.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • GeH 4 can be used as the source gas.
  • thermal annealing is performed on the epitaxially grown Ge layer 120.
  • the thermal annealing can be, for example, a two-step annealing in which a high temperature annealing is performed at a temperature that does not reach the melting point of Ge, and then a low temperature annealing is performed at a temperature lower than the temperature of the high temperature annealing.
  • the two-step annealing can be repeated a plurality of times. Examples of the temperature and time of the high temperature annealing include 900 ° C. and 10 minutes, and examples of the temperature and time of the low temperature annealing include 780 ° C. and 10 minutes. An example of the number of repetitions is 10 times.
  • the crystal defects existing at the stage of epitaxial growth can be moved to the edge of the Ge layer 120 by annealing, and the crystal defects of the Ge layer 120 are eliminated by eliminating the crystal defects in the edge of the Ge layer 120.
  • the density can be made extremely low. Thereby, defects caused by, for example, the substrate material of the epitaxial thin film to be formed later can be reduced, and as a result, the performance of the electronic element formed in the element forming layer 124 can be improved. Further, even if the thin film is of a type that cannot be directly grown on the silicon substrate due to lattice mismatch, a high-quality crystalline thin film can be formed using the Ge layer 120 having excellent crystallinity as the substrate material.
  • an InGaP layer is epitaxially grown as the buffer layer 122, for example.
  • the MOCVD method or the MBE method can be used.
  • the source gas TM-Ga (trimethylgallium), TM-In (trimethylindium), and PH 3 (phosphine) can be used.
  • TM-Ga trimethylgallium
  • TM-In trimethylindium
  • PH 3 phosphine
  • the inhibition layer 104 inhibits the epitaxial growth and the InGaP layer is not formed on the inhibition layer 104. That is, the InGaP layer is selectively formed on the Ge layer 120.
  • an example of annealing at the stage where the Ge layer 120 shown in FIG. 7 is formed is shown.
  • the annealing can also be performed at the stage where the buffer layer 122 shown in FIG. 8 is formed. That is, after the Ge layer 120 is formed, the buffer layer 122 can be continuously formed without annealing, and the buffer layer 122 and the Ge layer 120 can be annealed.
  • the element formation layer 124 is epitaxially grown on the buffer layer 122, for example.
  • a GaAs layer film including a GaAs layer or InGaAs can be exemplified.
  • MOCVD method or MBE method can be used for epitaxial growth of a GaAs layer or a GaAs-based laminated film.
  • TM-Ga trimethylgallium
  • AsH 3 arsine
  • the growth temperature include 600 ° C. to 650 ° C.
  • the GaAs layer or the like is not formed on the inhibition layer 104 but is selectively formed on the InGaP layer.
  • the semiconductor substrate 101 shown in FIG. 3 is obtained.
  • the semiconductor substrate 101 of this embodiment can be manufactured by the method described above.
  • experimental results of the semiconductor substrate 101 actually produced by the above-described method will be described.
  • FIG. 10 is an experimental graph showing the film thickness of the element formation layer 124 in a constant epitaxial growth time with respect to the area of the opening region 106 as a series of areas of the covered region formed at intervals of 500 ⁇ m.
  • the vertical axis indicates the film thickness of the element formation layer 124, but it can be replaced with the growth rate of the element formation layer 124 because it is the film thickness at a constant growth time.
  • the growth rate increased as the covering area increased. This indicates that the crystal does not grow in the covered region and the raw material concentrates in the opening region 106, so that the growth rate is increased, that is, the raw material efficiency is increased.
  • the plot surrounded by the region 140 indicates the case where the covering region is 500 ⁇ m ⁇ , and indicates that the growth rate of the element formation layer 124 was not stable.
  • the coating regions are formed at intervals of 500 ⁇ m, adjacent coating regions are connected when the coating region is 500 ⁇ m ⁇ . Such a case is not preferable because the growth rate is not stable.
  • the covering areas are preferably arranged at intervals.
  • the covering region is 50 ⁇ m ⁇ to 400 ⁇ m ⁇ enclosed in parentheses 142, this indicates that the growth rate of the element formation layer 124 was stable, suggesting that the covering region has area dependency. is doing.
  • the area dependency of the opening region 106 was not so large, but the growth rate tended to decrease as the opening region 106 became larger.
  • the tendency of the growth rate to increase as the covering region increases can be read relatively clearly, and the result is that the precursor of the crystal whose growth is inhibited in the covering region migrates to the opening region 106 and reaches the opening region 106. It can be considered that the crystal precursor contributed to the thin film growth.
  • FIG. 11 shows an SEM (secondary electron microscope) image obtained by observing the surface when a GaAs layer is formed as the element formation layer 124. No irregularities of the order of ⁇ m are observed on the surface, and it can be inferred that the crystal defects were at a very low level.
  • FIG. 12 shows an SEM image obtained by observing the surface of the GaAs layer when the buffer layer 122 is not formed as a comparative example. Compared with the case of FIG. 11, many unevenness
  • the half width of the GaAs peak was 72 arcsec.
  • the half width of the GaAs peak is 61 arcsec, and when the growth temperature of the InGaP buffer layer and the GaAs layer is 590 ° C., the half width of the GaAs peak is Measurement was impossible. The smaller the full width at half maximum of the peak waveform, the higher the crystallinity, suggesting that an optimum growth temperature exists.
  • FIG. 13 shows an experimental graph plotting the half-value width of the X-ray diffraction peak when the thickness of the InGaP layer as the buffer layer 122 is changed. This suggests that the thinner the InGaP layer, the better the crystallinity of the GaAs layer as the element formation layer 124.
  • the Ge layer 120 was selectively grown in the opening region 106 partitioned by the inhibition layer 104, and the Ge layer 120 was subjected to two-stage annealing a plurality of times, thereby improving the crystallinity of the Ge layer 120. Further, by forming an InGaP layer as the buffer layer 122, the semiconductor substrate 101 having a GaAs layer as the element formation layer 124 with excellent crystallinity was obtained. Since the semiconductor wafer 101 employs the Si wafer 102, the semiconductor substrate 101 can be manufactured at low cost, and the heat generated by the electronic elements formed in the element formation layer 124 can be efficiently exhausted.
  • the annealing process for the Ge layer 120 described in FIG. 7 is not essential. Even if the Ge layer 120 is not annealed, the buffer layer 122 can provide a certain degree of crystallinity improvement effect.
  • FIG. 14 shows a cross-sectional example of the semiconductor substrate 201 of another embodiment.
  • the semiconductor substrate 201 is substantially the same as the semiconductor substrate 101, but is different from the semiconductor substrate 101 in that a GaAs layer formed at a temperature of 500 ° C. or lower is applied as the buffer layer 202. Further, the semiconductor substrate 101 is different from the semiconductor substrate 101 in that the Ge layer 120 is not provided. In the following description, differences from the semiconductor substrate 101 will be described.
  • FIG. 15 and 16 show cross-sectional examples in the manufacturing process of the semiconductor substrate 201.
  • FIG. The manufacturing process until the inhibition layer 104 is formed on the semiconductor substrate 201 may be the same as the manufacturing process up to FIG.
  • the buffer layer 202 is formed after the inhibition layer 104 is formed.
  • the buffer layer 202 may be a GaAs layer formed at a temperature of 500 ° C. or lower as described above.
  • the MOCVD method or the MBE method can be used to form the GaAs layer as the buffer layer 202.
  • As the source gas TE-Ga (triethylgallium) or AsH 3 (arsine) can be used.
  • An example of the growth temperature is 450 ° C.
  • the GaAs layer as the buffer layer 202 is formed at a low temperature in this embodiment. Therefore, the function of the inhibition layer 104 does not work completely, and a GaAs film as the buffer layer 202 is formed in the opening region 106, and a GaAs formation 204 is deposited on the surface of the inhibition layer 104.
  • the formation 204 can be appropriately removed by etching or the like, and the formation 204 is removed as shown in FIG. Subsequent steps may be the same as those of the semiconductor substrate 101.
  • FIG. 17 shows an SEM image obtained by observing the surface after the buffer layer 202 is formed.
  • the buffer layer 202 was formed in the opening area of the central portion, and the formed product was deposited on the surface of the peripheral inhibition layer.
  • the deposited product can be removed by etching or the like as described above.
  • the semiconductor substrate 201 In the semiconductor substrate 201, a GaAs layer formed at a temperature of 500 ° C. or lower is applied as the buffer layer 202. Even in the buffer layer 202 made of a GaAs layer grown at a low temperature, the crystallinity of the element formation layer 124 is improved to some extent. Therefore, the same effects as those of the semiconductor substrate 101 can be obtained, in which the semiconductor substrate 201 can be provided at low cost and the performance of the electronic element formed in the element formation layer 124 can be improved.
  • FIG. 18 shows a cross-sectional example of the semiconductor substrate 301 of still another embodiment.
  • the semiconductor substrate 301 is almost the same as the semiconductor substrate 101 except that the Ge layer 120 and the buffer layer 122 are not provided. Another difference is that the surface of the Si wafer 102 not covered with the inhibition layer 104 is surface-treated with a gas containing P. In the following description, differences from the semiconductor substrate 101 will be described.
  • FIG. 19 shows an example of a cross section in the manufacturing process of the semiconductor substrate 301.
  • the manufacturing process up to the formation of the inhibition layer 104 of the semiconductor substrate 301 may be the same as the manufacturing process up to FIG.
  • the surface of the Si wafer 102 on which the inhibition layer 104 is formed is subjected to, for example, PH 3 exposure treatment.
  • the exposure process may be performed in a high temperature atmosphere, and PH 3 may be activated by plasma or the like. Subsequent steps may be similar to those of the semiconductor substrate 101.
  • an intermediate layer may be disposed between the Ge layer 302 and the element formation layer 124.
  • the intermediate layer may be a single layer or may include a plurality of layers.
  • the intermediate layer may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the element formation layer 124 is improved.
  • the intermediate layer may be a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the intermediate layer may be formed at 400 ° C. or higher.
  • the surface of the Ge layer 302 facing the intermediate layer may be surface-treated with a gas containing P.
  • FIG. 20 shows an SEM image of the surface observed when a GaAs layer is formed as the element formation layer 124.
  • the surface has almost no irregularities on the order of ⁇ m, and it can be inferred that the crystal defects were at a very low level.
  • the crystallinity of the GaAs layer as the element formation layer 124 could be improved. Therefore, the semiconductor substrate 301 can be provided at a low cost, and the same effect as in the case of the semiconductor substrate 101 can be obtained that the electronic elements formed in the element formation layer 124 can have high performance.
  • Example 1 A semiconductor substrate including the Si wafer 102, the inhibition layer 104, the Ge layer 120, and the element formation layer 124 is manufactured, and the growth rate of the crystal that grows inside the opening formed in the inhibition layer 104, and the covering region The relationship between the size and the size of the opening was investigated. The experiment was performed by changing the planar shape of the covering region formed in the inhibition layer 104 and the bottom shape of the opening, and measuring the film thickness of the element formation layer 124 that grows for a certain period of time.
  • a covering region and an opening were formed on the surface of the Si wafer 102 by the following procedure.
  • the Si wafer 102 a commercially available single crystal Si substrate was used.
  • An SiO 2 layer was formed as an example of the inhibition layer 104 on the surface of the Si wafer 102 by thermal oxidation.
  • SiO 2 layer was formed in a predetermined size. Three or more SiO 2 layers having a predetermined size were formed. At this time, the planar shape of the SiO 2 layer having a predetermined size was designed to be a square having the same size. Further, an opening having a predetermined size was formed in the center of the square SiO 2 layer by etching. At this time, the center of the square SiO 2 layer was designed so that the center of the opening coincided. One opening was formed for each of the square SiO 2 layers. In the present specification, the length of one side of the square SiO 2 layer may be referred to as the length of one side of the covered region.
  • the Ge layer 120 was selectively grown in the opening by MOCVD.
  • GeH 4 was used as the source gas.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • a GaAs crystal was formed as an example of the element formation layer 124 by MOCVD.
  • the GaAs crystal was epitaxially grown on the surface of the Ge layer 120 inside the opening under the conditions of 620 ° C. and 8 MPa. Trimethyl gallium and arsine were used as source gases.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • the film thickness of the element formation layer 124 was measured.
  • the film thickness of the element formation layer 124 is measured by measuring the film thickness at three measurement points of the element formation layer 124 with a needle-type step gauge (manufactured by KLA Tencor, Surface Profiler P-10). It was calculated by averaging the thickness. At this time, the standard deviation of the film thickness at the three measurement points was also calculated.
  • the said film thickness measures the film thickness in three measurement points of the element formation layer 124 directly by the cross-sectional observation method by a transmission electron microscope or a scanning electron microscope, and averages the film thickness of the said three places. You may calculate by.
  • the film thickness of the element formation layer 124 is measured by changing the bottom shape of the opening for each of the cases where the length of one side of the covering region is set to 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, or 500 ⁇ m by the above procedure. did.
  • the bottom shape of the opening was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, and a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the plurality of square SiO 2 layers are integrally formed.
  • the covering regions having a side length of 500 ⁇ m are not arranged at intervals of 500 ⁇ m, but for the sake of convenience, the length of one side of the covering region is represented as 500 ⁇ m.
  • the distance between two adjacent covering regions is expressed as 0 ⁇ m.
  • FIG. 26 shows an average value of the film thickness of the element formation layer 124 in each case of Example 1.
  • FIG. 27 shows the variation coefficient of the film thickness of the element formation layer 124 in each case of Example 1.
  • FIG. 26 shows the relationship between the growth rate of the element formation layer 124 and the size of the covered region and the size of the opening.
  • the vertical axis represents the film thickness [ ⁇ ] of the element formation layer 124 grown during a predetermined time
  • the horizontal axis represents the length [ ⁇ m] of one side of the covered region.
  • the film thickness of the element formation layer 124 is a film thickness grown for a fixed time. Therefore, an approximate value of the growth rate of the element formation layer 124 can be obtained by dividing the film thickness by the time.
  • a rhombus plot indicates experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m
  • a quadrangular plot indicates experimental data when the bottom shape of the opening is a square having a side of 20 ⁇ m.
  • a triangular plot shows experimental data when the bottom shape of the opening is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • FIG. 26 shows that the growth rate monotonously increases as the size of the covered region increases. Further, it can be seen that the growth rate increases almost linearly when the length of one side of the covering region is 400 ⁇ m or less, and there is little variation due to the bottom shape of the opening. On the other hand, when the length of one side of the covering region is 500 ⁇ m, the growth rate increases rapidly compared to the case where the length of one side of the covering region is 400 ⁇ m or less, and the variation due to the bottom shape of the opening is large.
  • FIG. 27 shows the relationship between the variation coefficient of the growth rate of the element formation layer 124 and the distance between two adjacent coating regions.
  • the variation coefficient is a ratio of the standard deviation to the average value, and can be calculated by dividing the standard deviation of the film thickness at the three measurement points by the average value of the film thickness.
  • the vertical axis represents the variation coefficient of the film thickness [ ⁇ ] of the element formation layer 124 grown during a certain time
  • the horizontal axis represents the distance [ ⁇ m] between the adjacent covered regions.
  • FIG. 27 shows experimental data when the distance between two adjacent coating regions is 0 ⁇ m, 20 ⁇ m, 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, and 450 ⁇ m.
  • a rhombus plot shows experimental data in the case where the bottom shape of the opening is a square having a side of 10 ⁇ m.
  • the experimental data in which the distance between two adjacent coating regions is 0 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, and 450 ⁇ m indicate that the length of one side of the coating region in FIG. 26 is 500 ⁇ m, 400 ⁇ m, and 300 ⁇ m, respectively. , 200 ⁇ m, 100 ⁇ m and 50 ⁇ m.
  • the same procedure as that for other experimental data is performed, and the element forming layer 124 of the case where the length of one side of the coating region is 480 ⁇ m and 450 ⁇ m, respectively It was obtained by measuring the film thickness.
  • FIG. 27 shows that the growth rate of the element formation layer 124 is very stable when the distance is 20 ⁇ m, compared to the case where the distance between two adjacent coating regions is 0 ⁇ m. From the above results, it can be seen that the growth rate of the crystal growing inside the opening is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is arranged between two adjacent coating regions. In addition, even when the distance between two adjacent coating regions is 0 ⁇ m, it can be seen that the variation in the growth rate of the crystal can be suppressed by arranging a plurality of openings at equal intervals.
  • Example 2 The length of one side of the covering region is set to 200 ⁇ m, 500 ⁇ m, 700 ⁇ m, 1000 ⁇ m, 1500 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and in each case, a semiconductor substrate is manufactured in the same procedure as in Example 1, The thickness of the element formation layer 124 formed inside the opening was measured.
  • the SiO 2 layer was formed so that a plurality of SiO 2 layers having the same size were arranged on the Si wafer 102. Further, the SiO 2 layer was formed so that the plurality of SiO 2 layers were separated from each other.
  • the bottom shape of the opening was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the growth conditions of the Ge layer 120 and the element formation layer 124 were set to the same conditions as in Example 1.
  • Example 3 The film thickness of the element formation layer 124 formed inside the opening was measured in the same manner as in Example 2 except that the supply amount of trimethylgallium was halved and the growth rate of the element formation layer 124 was halved. did.
  • the length of one side of the covering region was set to 200 ⁇ m, 500 ⁇ m, 1000 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and the experiment was performed when the bottom shape of the opening was a square with a side of 10 ⁇ m.
  • Example 2 and Example 3 The experimental results of Example 2 and Example 3 are shown in FIG. 28, FIG. 29 to FIG. 33, FIG. 34 to FIG. In FIG. 28, the average value of the film thickness of the element formation layer 124 in each case of Example 2 is shown. 29 to 33 show electron micrographs of the element formation layer 124 in each case of Example 2. FIG. 34 to 38 show electron micrographs of the element formation layer 124 in each case of Example 3. FIG. Table 1 shows the growth rate and Ra value of the element formation layer 124 in each case of Example 2 and Example 3.
  • FIG. 28 shows the relationship between the growth rate of the element formation layer 124 and the size of the covered region and the size of the opening.
  • the vertical axis represents the film thickness of the element formation layer 124 grown during a certain time
  • the horizontal axis represents the length [ ⁇ m] of one side of the covered region.
  • the film thickness of the element formation layer 124 is a film thickness grown for a fixed time. Therefore, an approximate value of the growth rate of the element formation layer 124 can be obtained by dividing the film thickness by the time.
  • the rhombus plot shows experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m
  • the square plot shows experimental data when the bottom shape of the opening is a square having a side of 20 ⁇ m.
  • a triangular plot shows experimental data when the bottom shape of the opening is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • FIG. 28 shows that the growth rate stably increases as the size of the covered region increases until the length of one side of the covered region reaches 4250 ⁇ m. From the result shown in FIG. 26 and the result shown in FIG. 28, it can be seen that the growth rate of the crystal growing inside the opening is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is arranged between two adjacent coating regions.
  • FIG. 29, FIG. 30, FIG. 31, FIG. 32, and FIG. 33 show the results when the length of one side of the covered region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively. From FIG. 29 to FIG. 33, it can be seen that the surface state of the element formation layer 124 deteriorates as the size of the covering region increases.
  • FIG. 34 to 38 show the results of observing the surface of the element formation layer 124 with an electron microscope in each case of Example 3.
  • FIG. FIG. 34, FIG. 35, FIG. 36, FIG. 37, and FIG. 38 show the results when the length of one side of the covering region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively.
  • 34 to 38 it can be seen that the surface state of the element formation layer 124 deteriorates as the size of the covering region increases. Further, it can be seen that the surface state of the element formation layer 124 is improved as compared with the results of Example 2.
  • Table 1 shows the growth rate [ ⁇ / min] and the Ra value [ ⁇ m] of the element formation layer 124 in each case of Example 2 and Example 3.
  • the film thickness of the element formation layer 124 was measured with a needle-type step gauge.
  • Ra value was computed based on the observation result by a laser microscope apparatus. From Table 1, it can be seen that the smaller the growth rate of the element formation layer 124, the better the surface roughness. It can also be seen that when the growth rate of the element formation layer 124 is 300 nm / min or less, the Ra value is 0.02 ⁇ m or less.
  • Example 4 In the same manner as in Example 1, a semiconductor substrate including the Si wafer 102, the inhibition layer 104, the Ge layer 120, and a GaAs crystal as an example of the element formation layer 124 was manufactured.
  • the inhibition layer 104 was formed on the (100) plane of the surface of the Si wafer 102.
  • 39 to 41 show electron micrographs of the surface of the GaAs crystal formed on the semiconductor substrate.
  • FIG. 39 shows the results when a GaAs crystal is grown inside an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 010> direction of the Si wafer 102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 300 ⁇ m.
  • the bottom shape of the opening was a square having a side of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • FIG. 39 shows that the (10-1) plane, the (1-10) plane, the (101) plane, and the (110) plane appear on the four side surfaces of the GaAs crystal, respectively.
  • the (11-1) plane appears in the upper left corner of the GaAs crystal
  • the (1-11) plane appears in the lower right corner of the GaAs crystal in the figure. Recognize.
  • the (11-1) plane and the (1-11) plane are equivalent planes to the (-1-1-1) plane and are stable planes.
  • FIG. 40 shows a result when a GaAs crystal is grown in an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 010> direction of the Si wafer 102 are substantially parallel to each other. .
  • FIG. 40 shows the results when observed from obliquely above 45 °.
  • the planar shape of the covering region was a square having a side length of 50 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • FIG. 41 shows a result when a GaAs crystal is grown in an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 011> direction of the Si wafer 102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 400 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 011> direction.
  • a crystal with a disordered shape was obtained as compared with FIGS.
  • As a result of the appearance of a relatively unstable (111) plane on the side surface of the GaAs crystal it is considered that the shape of the crystal is disturbed.
  • Example 5 In the same manner as in Example 1, a semiconductor substrate including the Si wafer 102, the inhibition layer 104, the Ge layer 120, and a GaAs layer as an example of the element formation layer 124 was manufactured. In this example, an intermediate layer was formed between the Ge layer 120 and the element formation layer 124. In this example, the planar shape of the covering region was a square having a side length of 200 ⁇ m. The bottom shape of the opening was a square having a side of 10 ⁇ m. A Ge layer 120 having a film thickness of 850 nm was formed inside the opening by a CVD method, and then annealed at 800 ° C.
  • the temperature of the Si wafer 102 on which the Ge layer 120 was formed was set to 550 ° C., and an intermediate layer was formed by MOCVD.
  • the intermediate layer was grown using trimethylgallium and arsine as source gases.
  • the film thickness of the intermediate layer was 30 nm.
  • the temperature of the Si wafer 102 on which the intermediate layer was formed was raised to 640 ° C., and then a GaAs layer as an example of the element formation layer 124 was formed by MOCVD.
  • the thickness of the GaAs layer was 500 nm.
  • a semiconductor substrate was fabricated under the same conditions as in Example 1.
  • FIG. 42 shows a result of observing a cross section of the manufactured semiconductor substrate with a transmission electron microscope. As shown in FIG. 42, no dislocation was observed in the Ge layer 120 and the GaAs layer. Thus, it can be seen that, by adopting the above configuration, a high-quality Ge layer and a compound semiconductor layer lattice-matched or pseudo-lattice-matched to the Ge layer can be formed on the Si substrate.
  • Example 6 In the same manner as in Example 5, the semiconductor substrate including the Si wafer 102, the inhibition layer 104, the Ge layer 120, the intermediate layer, and the GaAs layer as an example of the element formation layer 124 is manufactured and then obtained.
  • An HBT element structure was fabricated using the prepared semiconductor substrate.
  • the HBT element structure was fabricated by the following procedure. First, a semiconductor substrate was produced in the same manner as in Example 5.
  • the planar shape of the covering region was a square having a side length of 50 ⁇ m.
  • the bottom shape of the opening was a square having a side of 20 ⁇ m.
  • the semiconductor substrate was formed under the same conditions as in Example 5.
  • a semiconductor layer was stacked on the surface of the GaAs layer of the semiconductor substrate by MOCVD.
  • an HBT element structure was obtained in which an n-type GaAs layer having a thickness of 120 nm and an n-type InGaAs layer having a thickness of 60 nm were arranged in this order
  • An electrode was arranged on the obtained HBT element structure to produce an HBT element as an example of an electronic element or an electronic device.
  • Si was used as an n-type impurity.
  • C was used as a p-type impurity.
  • FIG. 43 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • three electrodes are arranged in the opening region arranged near the center of the square covering region.
  • the three electrodes respectively indicate a base electrode, an emitter electrode, and a collector electrode of the HBT element from the left in the figure.
  • transistor operation was confirmed. Further, when the cross section of the HBT element was observed with a transmission electron microscope, no dislocation was observed.
  • Example 7 In the same manner as in Example 6, three HBT elements having the same structure as in Example 6 were produced. The three manufactured HBT elements were connected in parallel. In this example, the planar shape of the covering region was a rectangle having a long side of 100 ⁇ m and a short side of 50 ⁇ m. Moreover, three openings were provided inside the covering region. All of the bottom shapes of the openings were squares having a side of 15 ⁇ m. Regarding other conditions, an HBT element was manufactured under the same conditions as in Example 6.
  • FIG. 44 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode. 44 that three HBT elements are connected in parallel.
  • Example 8 An HBT element was manufactured by changing the bottom area of the opening, and the relationship between the bottom area of the opening and the electrical characteristics of the obtained HBT element was examined. An HBT element was fabricated in the same manner as in Example 6. As electrical characteristics of the HBT element, a base sheet resistance value R b [ ⁇ / ⁇ ] and a current amplification factor ⁇ were measured. The current amplification factor ⁇ was obtained by dividing the collector current value by the base current value.
  • the shape of the bottom of the opening is a square with a side of 20 ⁇ m, a rectangle with a short side of 20 ⁇ m and a long side of 40 ⁇ m, a square with a side of 30 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m, or a short
  • An HBT element was manufactured for each of the rectangles having a side of 20 ⁇ m and a long side of 80 ⁇ m.
  • the bottom shape of the opening is a square
  • one of two orthogonal sides of the bottom shape of the opening is parallel to the ⁇ 010> direction of the Si wafer 102, and the other is parallel to the ⁇ 001> direction of the Si wafer 102.
  • An opening was formed so that When the bottom shape of the opening is rectangular, the long side of the bottom shape of the opening is parallel to the ⁇ 010> direction of the Si wafer 102, and the short side is parallel to the ⁇ 001> direction of the Si wafer 102.
  • An opening was formed.
  • the planar shape of the covering region was mainly tested in the case of a square having a side of 300 ⁇ m.
  • FIG. 45 shows the relationship between the ratio of the current amplification factor ⁇ to the base sheet resistance value Rb of the HBT element and the bottom area [ ⁇ m 2 ] of the opening.
  • the vertical axis represents a value obtained by dividing the current amplification factor ⁇ by the base sheet resistance value Rb
  • the horizontal axis represents the bottom area of the opening.
  • FIG. 45 does not show the value of the current amplification factor ⁇ , but a high value of about 70 to 100 was obtained for the current amplification factor.
  • the current amplification factor ⁇ was 10 or less.
  • the HBT element structure by forming the HBT element structure locally on the surface of the Si wafer 102, a device having excellent electrical characteristics can be manufactured.
  • the length of one side of the bottom shape of the opening is 80 ⁇ m or less, or the bottom area of the opening is 1600 ⁇ m 2 or less, a device having excellent electrical characteristics can be manufactured.
  • a step of forming an inhibition layer that inhibits crystal growth on the main surface of the Si substrate, and an opening that penetrates in a direction substantially perpendicular to the main surface of the substrate and exposes the substrate is formed in the inhibition layer.
  • a semiconductor substrate could be produced by a method for producing a semiconductor substrate including the step of crystal-growing a functional layer on the buffer layer.
  • a step of forming an inhibition layer having an opening on the Si substrate to inhibit crystal growth a step of forming a Ge layer in the opening, and a buffer layer after forming the Ge layer
  • a step of forming the functional layer after forming the buffer layer and a semiconductor substrate manufacturing method including the step of forming the functional layer.
  • a step of forming an inhibition layer having an opening on the Si substrate and inhibiting crystal growth, a step of forming a buffer layer including a GaAs layer in the opening, and a buffer layer are formed.
  • a semiconductor substrate could be produced by a method for producing a semiconductor substrate including the step of forming a functional layer.
  • a semiconductor substrate could be produced by a method for producing a semiconductor substrate including a step of forming a layer.
  • an inhibition layer that inhibits crystal growth is formed on the principal surface of the Si substrate, and an opening that penetrates in a direction substantially perpendicular to the principal surface of the substrate and exposes the substrate is formed in the inhibition layer.
  • a Ge layer is grown in contact with the substrate inside the opening, a buffer layer made of a Group 3-5 compound semiconductor layer containing P is grown on the Ge layer, and a functional layer is grown on the buffer layer.
  • An electronic device was obtained by forming an electronic element in the functional layer.
  • a Si substrate an inhibition layer provided on the substrate and having an opening to inhibit crystal growth, a Ge layer formed in the opening, and a buffer layer formed after the Ge layer is formed
  • an electronic device including the functional layer formed after the buffer layer is formed and the electronic element formed in the functional layer.
  • an electronic device including the functional layer formed and the electronic element formed in the functional layer could be manufactured.
  • the substrate includes an Si substrate, an inhibition layer provided on the substrate, having an opening and inhibiting crystal growth, a functional layer formed in the opening, and an electronic device formed in the functional layer.
  • the surface of the substrate in the opening was surface-treated with a gas containing P before the functional layer was formed, and an electronic device could be fabricated.
  • a crystal thin film having excellent crystallinity can be formed on an inexpensive silicon substrate, and a semiconductor substrate, an electronic device, or the like can be formed using the crystal thin film.

Abstract

　安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。当該半導体基板において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよい。

Description

半導体基板、半導体基板の製造方法および電子デバイス
　本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板、半導体基板の製造方法および電子デバイスに関する。
　ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
　なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０６ｃｍ－２になることが記載されている。
Ｈｓｉｎ－Ｃｈｉａｏ　Ｌｕａｎ　ｅｔ．ａｌ．、「Ｈｉｇｈ－ｑｕａｌｉｔｙ　Ｇｅ　ｅｐｉｌａｙｅｒｓ　ｏｎ　Ｓｉ　ｗｉｔｈ　ｌｏｗ　ｔｈｒｅａｄｉｎｇ－ｄｉｓｌｏｃａｔｉｏｎ　ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ　７５，　ＮＵＭＢＥＲ　１９、８　ＮＯＶＥＭＢＥＲ　１９９９．
　ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。そこで本発明の１つの側面においては、上記の課題を解決することのできる「半導体基板、半導体基板の製造方法および電子デバイス」を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。
　また本発明の第２の形態においては、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに阻害層の開口領域に５００℃以下の温度で結晶成長されたＧａＡｓ層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、を備える半導体基板を提供する。
　さらに本発明の第３の形態においては、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに阻害層の開口領域に結晶成長された機能層と、を備え、阻害層の開口領域における基板の表面は、Ｐを含むガスにより表面処理された、半導体基板を提供する。
　前記第１の形態において、Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成されてよく、アニールは、複数回繰り返されてよい。機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層であってよく、たとえば機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含んでもよい。
　前記第１から第３の形態において、阻害層は、電気的に絶縁性であってよく、たとえば阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層であってよい。開口領域の面積は、１ｍｍ２以下であってよい。
　本発明の第４の形態において、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、前記Ｇｅ層の上にＰを含む３－５族化合物半導体層からなるバッファ層を結晶成長させ、前記バッファ層の上に機能層を結晶成長させて、得られる、半導体基板を提供する。また、本発明の第５の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成されたＧｅ層と、前記Ｇｅ層が形成された後に形成されるバッファ層と、前記バッファ層が形成された後に形成される機能層とを含む半導体基板を提供する。
　上記半導体基板において、前記バッファ層は、前記Ｇｅ層に格子整合または擬格子整合し、前記機能層は、前記バッファ層に格子整合または擬格子整合していてもよい。上記半導体基板において、前記バッファ層は、前記開口内に形成されていてもよい。上記半導体基板において、前記機能層は、前記開口内に形成されていてもよい。上記半導体基板において、前記バッファ層は、Ｐを含む３－５族化合物半導体層を含んでもよい。上記半導体基板において、前記Ｇｅ層は、水素を含む雰囲気中でアニールされてなるものであってよい。上記半導体基板において、前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長されてなるものであってもよい。
　本発明の第６の形態において、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板に接して、６００℃以下の温度で結晶成長させたＧａＡｓ層を形成し、前記バッファ層の上に機能層を結晶成長させて得られる半導体基板を提供する。また、本発明の第７の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成されたＧａＡｓ層を含むバッファ層と、前記バッファ層の形成後に形成された機能層とを含む半導体基板を提供する。
　上記半導体基板において、前記機能層は、前記バッファ層に格子整合または擬格子整合してよい。上記半導体基板において、前記機能層は、前記開口内に形成されてよい。上記半導体基板において、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなるものであってよい。
　本発明の第８の形態において、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板の表面を、Ｐを含むガスにより表面処理し、前記開口の内部の前記基板に接して機能層を結晶成長させて、得られる、半導体基板を提供する。また本発明の第９の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成された機能層と、を含み、前記開口内の前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、半導体基板を提供する。
　上記半導体基板において、前記機能層は、３－５族化合物層または２－６族化合物層であってよい。前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含んでよい。上記半導体基板において、前記機能層の算術平均粗さは、０．０２μｍ以下であってよい。前記阻害層は、電気的に絶縁性であってもよい。上記半導体基板において、前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層および酸化アルミニウム層からなる群から選択された１以上の層であってもよい。
　上記半導体基板において、前記阻害層は、前記開口を複数有し、複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記阻害層の上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含んでもよい。上記半導体基板において、前記阻害層を複数有し、前記複数の阻害層のうち一の阻害層と、前記一の阻害層に隣接する他の阻害層との間に、前記複数の阻害層の何れの上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含んでもよい。上記半導体基板において、前記原料吸着部は、前記基板に達する溝であってもよい。上記半導体基板において、前記溝の幅は、２０μｍ以上、５００μｍ以下であってもよい。上記半導体基板において、前記原料吸着部を複数有し、前記複数の原料吸着部の各々は、等間隔に配置されていてもよい。
　上記半導体基板において、前記開口の底面積は、１ｍｍ2以下であってよい。上記半導体基板において、前記開口の底面積は、１６００μｍ2以下であってよい。上記半導体基板において、前記開口の底面積は、９００μｍ2以下であってよい。上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってもよい。上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってもよい。上記半導体基板において、前記基板の主面が（１００）面であり、前記開口の底面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。上記半導体基板において、前記基板の主面が（１１１）面であり、前記開口の底面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、－２および３で交わる面は、（１－２３）面と表記する。方向のミラー指数についても同様である。
　本発明の第１０の形態において、Ｓｉの基板の上に、結晶成長を阻害する阻害層を形成する段階と、阻害層をパターニングして、基板の一部を覆う被覆領域および被覆領域の内部に基板を覆わない開口領域を形成する段階と、少なくとも阻害層の開口領域に、Ｇｅ層を結晶成長する段階と、Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、バッファ層の上に機能層を結晶成長する段階と、を備えた半導体基板の製造方法を提供する。第１０の形態において、結晶成長されたＧｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに備えてもよく、アニールを、複数回繰り返す段階、をさらに備えてもよい。
　本発明の第１１の形態において、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を、前記阻害層に形成する段階と、少なくとも前記阻害層の前記開口の内部に、Ｇｅ層を結晶成長する段階と、前記Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、前記バッファ層の上に機能層を結晶成長する段階と、を含む半導体基板の製造方法を提供する。また、本発明の第１２の形態において、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、前記開口内に、Ｇｅ層を形成する段階と、前記Ｇｅ層を形成した後に、バッファ層を形成する段階と、前記バッファ層を形成した後に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。
　上記半導体基板の製造方法において、前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させてもよい。上記半導体基板の製造方法において、前記バッファ層を形成する段階は、前記バッファ層を、前記開口内に形成してもよい。上記半導体基板の製造方法において、前記機能層を形成する段階は、前記機能層を、前記開口内に形成してもよい。上記半導体基板の製造方法において、前記バッファ層は、Ｐを含む３－５族化合物半導体層を含んでもよい。
　上記半導体基板の製造方法において、前記Ｇｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含んでもよい。上記半導体基板の製造方法において、前記アニールする段階は、前記Ｇｅ層を、６８０℃以上９００℃未満の温度でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記アニールする段階を、複数含んでもよい。
　上記半導体基板の製造方法において、前記Ｇｅ層を形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅ層を形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成する段階、をさらに含んでもよい。上記半導体基板の製造方法において、前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、前記Ｇｅ層の表面を、Ｐを含むガスにより処理する段階、をさらに含んでもよい。
　本発明の第１３の形態において、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、前記開口内に、ＧａＡｓ層を含むバッファ層を形成する段階と、前記バッファ層が形成された後に、機能層を形成する段階と、を含む半導体基板の製造方法を提供する。前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させてもよい。前記機能層を形成する段階は、前記機能層を、前記開口内に形成してもよい。
　本発明の第１４の形態において、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、前記開口内の前記基板の表面を、Ｐを含むガスにより表面処理する段階と、前記開口内に機能層を形成する段階と、を含む半導体基板の製造方法を提供する。上記半導体基板の製造方法において、前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
　本発明の第１５の形態において、Ｓｉの基板と、基板の上に形成され、結晶成長を阻害する阻害層とを備え、阻害層は、基板の一部を覆う被覆領域と、被覆領域の内部に基板を覆わない開口領域とを有し、さらに開口領域に結晶成長されたＧｅ層と、Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、バッファ層の上に結晶成長された機能層と、機能層に形成された電子素子と、を備える電子デバイスを提供する。第１５の形態において、電子素子は、ヘテロジャンクションバイポーラトランジスタであってよく、電子素子は、開口領域ごとに一つ形成されてよい。電子素子が、相互に接続されてよく、電子素子が、並列に接続されてよい。電子素子に接続する配線または配線のボンディングパッドが、被覆領域に形成されてよく、被覆領域および開口領域は、基板の上に複数形成され、複数の被覆領域および開口領域は、等間隔に配置されてよい。
　本発明の第１６の形態において、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、前記Ｇｅ層の上にＰを含む３－５族化合物半導体層からなるバッファ層を結晶成長させ、前記バッファ層の上に機能層を結晶成長させ、前記機能層に電子素子を形成して、得られる、電子デバイスを提供する。また、本発明の第１７の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成されたＧｅ層と、前記Ｇｅ層が形成された後に形成されるバッファ層と、前記バッファ層が形成された後に形成される機能層と、前記機能層に形成された電子素子とを含む電子デバイスを提供する。
　上記電子デバイスにおいて、前記バッファ層は、前記Ｇｅ層に格子整合または擬格子整合しており、前記機能層は、前記バッファ層に格子整合または擬格子整合していてもよい。上記電子デバイスにおいて、前記バッファ層は、前記開口内に形成されていてもよい。上記電子デバイスにおいて、前記機能層は、前記開口内に形成されていてもよい。上記電子デバイスにおいて、前記バッファ層は、Ｐを含む３－５族化合物半導体層を含んでもよい。
　本発明の第１８の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成され、ＧａＡｓ層を含むバッファ層と、前記バッファ層の形成後に形成された機能層と、前記機能層に形成された電子素子と、を含む電子デバイスを提供する。上記電子デバイスにおいて、前記機能層は、前記バッファ層に格子整合または擬格子整合していてもよい。上記電子デバイスにおいて、前記機能層は、前記開口内に形成されていてもよい。上記電子デバイスにおいて、前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなるものであってもよい。
　本発明の第１９の形態において、Ｓｉの基板と、前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、前記開口内に形成された機能層と、前記機能層に形成された電子素子と、を含み、前記開口内の前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、電子デバイスを提供する。
　上記電子デバイスにおいて、前記阻害層は、前記開口を複数有し、前記電子素子は、前記開口毎に一つずつ形成されていてもよい。上記電子デバイスにおいて、前記電子素子は、配線またはボンディングパッドに接続され、前記配線または前記ボンディングパッドが、前記阻害層の上に形成されていてもよい。上記電子デバイスにおいて、前記阻害層を複数有し、前記複数の阻害層の各々は、互いに等間隔に配置されていてもよい。上記電子デバイスにおいて、前記電子素子は、ヘテロジャンクションバイポーラトランジスタであってもよい。上記電子デバイスにおいて、前記電子素子を複数有し、複数の電子素子の各々が、相互に接続されていてもよい。上記電子デバイスにおいて、前記電子素子を複数有し、複数の電子素子の各々が、並列に接続されていてもよい。
本実施形態の半導体基板１０１の平面例を示す。 領域１０３を拡大して示す。 半導体基板１０１の断面例を、阻害層１０４で被覆される被覆領域の開口領域１０６に形成されるＨＢＴと共に示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 開口領域１０６の面積に対する一定のエピタキシャル成長時間における素子形成層１２４の膜厚を被覆領域の面積のシリーズで示したグラフである。 素子形成層１２４がＧａＡｓ層である場合の表面を観察したＳＥＭ（二次電子顕微鏡）像を示す。 バッファ層１２２を形成しない場合のＧａＡｓ層表面を観察したＳＥＭ像を比較例として示す。 バッファ層１２２としてのＩｎＧａＰ層の膜厚を変化させたときのＸ線回折ピークの半値幅をプロットしたグラフを示す。 他の実施形態の半導体基板２０１における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 半導体基板２０１の製造過程における断面例を示す。 バッファ層２０２を形成した後の表面を観察したＳＥＭ像を示す。 さらに他の実施形態の半導体基板３０１における断面例を示す。 半導体基板３０１の製造過程における断面例を示す。 素子形成層１２４がＧａＡｓ層である場合の表面を観察したＳＥＭ像を示す。 アニール処理をしていないＧｅ層１２０の断面形状を示す。 ７００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８５０℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ９００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 実施例１における素子形成層１２４の膜厚の平均値を示す。 実施例１における素子形成層１２４の膜厚の変動係数を示す。 実施例２における素子形成層１２４の膜厚の平均値を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例２における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例３における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例４における素子形成層１２４の電子顕微鏡写真を示す。 実施例５における半導体基板の電子顕微鏡写真を示す。 実施例６におけるＨＢＴ素子のレーザー顕微鏡像を示す。 実施例７における電子素子のレーザー顕微鏡像を示す。 ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。
符号の説明
　１０１　半導体基板、１０２　Ｓｉウェハ、１０３　領域、１０４　阻害層、１０６　開口領域、１０８　コレクタ電極、１１０　エミッタ電極、１１２　ベース電極、１２０　Ｇｅ層、１２２　バッファ層、１２４　素子形成層、１３０　酸化シリコン膜、１４０　領域、１４２　括弧書、２０１　半導体基板、２０２　バッファ層、２０４　形成物、３０１　半導体基板、３０２　Ｇｅ層
　以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図１は、本実施形態の半導体基板１０１の平面例を示す。本実施形態の半導体基板１０１は、Ｓｉウェハ１０２上に素子が形成される領域１０３を備える。領域１０３は、図示するとおり、Ｓｉウェハ１０２の表面に複数形成され、等間隔に配置される。Ｓｉウェハ１０２は、Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。
　図２は、領域１０３を拡大して示す。領域１０３には阻害層１０４が形成される。阻害層１０４は、Ｓｉウェハ１０２の上に形成され、結晶成長を阻害する。結晶成長としてエピタキシャル成長が例示できる。阻害層１０４は、電気的に絶縁性であってよい。阻害層１０４として、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層が例示できる。
　阻害層１０４は、Ｓｉウェハ１０２の一部を覆う被覆領域と、被覆領域の内部にＳｉウェハ１０２を覆わない開口領域１０６とを有する。すなわち、Ｓｉウェハ１０２の一部が阻害層１０４で覆われた領域は被覆領域の一例であってよく、阻害層１０４の中央部にはＳｉウェハ１０２を覆わない開口領域１０６が形成される。１つの開口領域１０６の面積として、１ｍｍ２以下が例示でき、好ましくは０．２５ｍｍ２未満が例示できる。
　阻害層１０４は、開口領域１０６に開口を有する。なお、本明細書において、開口の「底面形状」とは、開口が形成された層の基板側の面における開口の形状を意味する。開口の底面形状を、開口の底面と称する場合がある。また、被覆領域の「平面形状」とは、被覆領域を基板の主面に投影した場合の形状を意味する。被覆領域の平面形状の面積を、被覆領域の面積と称する場合がある。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。
　開口の底面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってよい。上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、開口の底面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
　開口の底面積が１６００μｍ２以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを製造できる。上記面積が９００μｍ２以下である場合には、上記デバイスを歩留まりよく製造できる。
　一方、開口の底面積は、２５μｍ２以上であってよい。上記面積が２５μｍ２より小さくなると、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。また、被覆領域の面積に対する開口の底面積の割合は、０．０１％以上であってよい。上記割合が０．０１％より小さくなると、開口の内部に結晶を成長させる場合に、当該結晶の成長速度が不安定になる。上記の割合を求めるときに、１つの被覆領域の内部に複数の開口が形成されている場合には、開口の底面積とは、当該被覆領域の内部に含まれる複数の開口の底面積の総和を意味する。
　開口の底面形状が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。上記底面形状の一辺の長さが１００μｍ以下である場合には、上記底面形状の一辺の長さが１００μｍより大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。
　開口の底面形状の一辺の長さが８０μｍ以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを形成できる。上記底面形状の一辺の長さが４０μｍ以下である場合には、上記デバイスを歩留まりよく製造できる。ここで、開口の底面形状が長方形である場合には、上記一辺の長さは、長辺の長さであってよい。
　１つの被覆領域の内部には、１つの開口が形成されてよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。また、１つの被覆領域の内部には、複数の開口が形成されてもよい。この場合、複数の開口が等間隔に配されることが好ましい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。
　開口の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。上記結晶学的方位は、開口の内部に成長する結晶の側面に安定な面が形成されるように選択されてよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、上記結晶の乱れを抑制でき、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。
　基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
　一例として、Ｓｉウェハ１０２の表面の（１００）面に阻害層１０４を形成して、阻害層１０４に正方形または長方形の底面形状を有する開口領域１０６を形成して、開口領域１０６の内部に、Ｇｅ層１２０および素子形成層１２４の一例としてのＧａＡｓ結晶を形成する場合について説明する。この場合、開口領域１０６の底面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。
　別の例として、Ｓｉウェハ１０２の表面の（１１１）面に阻害層１０４を形成して、阻害層１０４に六角形の底面形状を有する開口領域１０６を形成して、開口領域１０６の内部に、Ｇｅ層１２０および素子形成層１２４の一例としてのＧａＡｓ結晶を形成する場合を例として説明する。この場合、開口領域１０６の底面形状の少なくとも１辺は、Ｓｉウェハ１０２の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、開口領域１０６の平面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。
　Ｓｉウェハ１０２には、複数の阻害層１０４が形成されてよい。これにより、Ｓｉウェハ１０２には、複数の被覆領域が形成される。複数の阻害層１０４のうち、一の阻害層１０４と、当該一の阻害層１０４に隣接する他の阻害層１０４との間に、複数の阻害層１０４の何れの上面よりも高い吸着速度で、Ｇｅ層１２０または素子形成層１２４の原料を吸着する原料吸着部が配されてよい。複数の阻害層１０４の各々は、原料吸着部に囲まれてもよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。Ｇｅ層または機能層は、上記結晶の一例であってよい。
　また、各々の阻害層１０４は、複数の開口を有してよい。複数の開口のうち一の開口と、当該一の開口に隣接する他の開口との間に、原料吸着部を含んでよい。原料吸着部は、上記複数の原料吸着部の各々は、等間隔に配置されてよい。
　原料吸着部は、Ｓｉウェハ１０２の表面であってよい。原料吸着部は、Ｓｉウェハ１０２に達する溝であってよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってよい。原料吸着部は、等間隔に配置されてよい。原料吸着部は、結晶成長が生じる領域であってよい。
　化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。
　隣接する２つの阻害層１０４の間に原料吸着部が配される、または、阻害層１０４が原料吸着部に囲まれることで、被覆領域の表面を拡散している上記前駆体が、例えば、原料吸着部に捕捉、吸着または固着される。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。上記前駆体は、結晶の原料の一例であってよい。
　本実施形態においては、Ｓｉウェハ１０２の表面に所定の大きさの被覆領域が配されており、被覆領域はＳｉウェハ１０２の表面に囲まれている。例えば、ＭＯＣＶＤ法により、開口領域１０６の内部に結晶を成長させる場合、Ｓｉウェハ１０２の表面まで到達した前駆体の一部がＳｉウェハ１０２の表面で結晶成長する。このように、上記前駆体の一部がＳｉウェハ１０２の表面で消費されることで、開口の内部に形成される結晶の成長速度が安定化する。
　原料吸着部の別の例としては、Ｓｉ、ＧａＡｓ等の半導体部が挙げられる。例えば、阻害層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、半導体多結晶を堆積することで原料吸着部とすることができる。原料吸着部は、阻害層１０４と、隣接する阻害層１０４との間に配されてもよく、阻害層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配される、または、被覆領域が、前駆体の拡散が阻害される領域に囲まれることでも、同様の効果が得られる。
　隣接する２つの阻害層１０４がわずかでも離れていれば、上記結晶の成長速度は安定化する。隣接する２つの阻害層１０４の間の距離は、２０μｍ以上であってよい。これにより、上記結晶の成長速度がより安定化する。ここで、隣接する２つの阻害層１０４の間の距離とは、ある阻害層１０４の外周上の点と、当該阻害層１０４に隣接する他の阻害層１０４の外周上の点との最短距離を示す。複数の阻害層１０４は、等間隔に配されてよい。特に、隣接する２つの阻害層１０４の間の距離が１０μｍ未満である場合には、複数の阻害層１０４を等間隔に配することで、開口における結晶の成長速度を安定化させることができる。
　なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。
　本実施形態の半導体基板１０１では、図２に示す開口領域１０６に電子素子としてＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）を形成する例を示す。開口領域１０６を囲む被覆領域の阻害層１０４上には、ＨＢＴのコレクタに接続されるコレクタ電極１０８、エミッタに接続されるエミッタ電極１１０およびベースに接続されるベース電極１１２が各々形成される。
　すなわち、電子素子の一例であるＨＢＴに接続する電極が、被覆領域に形成される。なお、電極は、配線または配線のボンディングパッドに代えることもできる。また、電子素子の一例であるＨＢＴは、開口領域１０６ごとに一つ形成されてよい。ＨＢＴとして例示する電子素子は、相互に接続されてよく、また、並列に接続されてもよい。
　図３は、半導体基板１０１の断面例を、阻害層１０４で被覆される被覆領域の開口領域１０６に形成されるＨＢＴと共に示す。半導体基板１０１は、Ｓｉウェハ１０２、阻害層１０４、Ｇｅ層１２０、バッファ層１２２、素子形成層１２４を備える。素子形成層１２４には、電子素子としてＨＢＴが形成される。なお、素子形成層１２４に形成される電子素子として、本実施形態ではＨＢＴを例示するが、これには限られない。たとえば、発光ダイオード、ＨＥＭＴ（高電子移動度トランジスタ）、太陽電池、薄膜センサ等の電子素子が形成されてもよい。
　素子形成層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。素子形成層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
　コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ－３、膜厚５００ｎｍのｎ－ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ－３、膜厚５０ｎｍのｐ－ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ－３、膜厚３０ｎｍのｎ－ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ－３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。
　Ｓｉウェハ１０２および阻害層１０４は、前記した通りであってよい。Ｇｅ層１２０は、阻害層１０４の開口領域１０６に結晶成長される。結晶成長は選択的に為されてもよい。結晶成長の一例としてエピタキシャル成長が例示できる。すなわち、Ｇｅ層１２０がたとえばエピタキシャル成長される場合、阻害層１０４がエピタキシャル成長を阻害するから、Ｇｅ層１２０は阻害層１０４の上面には形成されず、阻害層１０４で覆われない、開口領域１０６のＳｉウェハ１０２の上面にエピタキシャル成長される。Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間でアニールすることができ、アニールは、複数回繰り返すことができる。
　Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。
　図２１から図２５は、アニール温度と、Ｇｅ層１２０の平坦性との関係示す。図２１は、アニールしていないＧｅ層１２０の断面形状を示す。図２２、図２３、図２４および図２５は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層１２０の断面形状を示す。Ｇｅ層１２０の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハ１０２の主面に垂直な方向における距離を示し、Ｇｅ層１２０の膜厚を示す。各図の横軸は、Ｓｉウェハ１０２の主面に平行な方向における距離を示す。
　各図において、Ｇｅ層１２０は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハ１０２の表面にＳｉＯ２層の阻害層１０４を形成して、阻害層１０４に被覆領域および開口領域１０６を形成した。Ｓｉウェハ１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口領域１０６の内部に、Ｇｅ層１２０を選択的に成長させた。
　図２１から図２５より、アニール温度が低いほど、Ｇｅ層１２０の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層１２０の表面が優れた平坦性を示すことがわかる。
　Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。
　Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０と阻害層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０と阻害層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。
　欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。
　なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００～９００℃で２～１０分間の高温アニールと、６８０～７８０℃で２～１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。
　Ｇｅ層１２０は、開口領域１０６に選択的に結晶成長してよい。Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。これにより、Ｇｅ層１２０の成長速度が開口領域１０６の面積の影響を受けにくくなる。その結果、例えば、Ｇｅ層１２０の膜厚の均一性が向上する。また、この場合、阻害層１０４の表面におけるＧｅ結晶の堆積を抑制できる。
　Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ層１２０を形成する場合であっても、阻害層１０４の表面へのＧｅ結晶の堆積を抑制できる。
　なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
　Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。
　バッファ層１２２は、Ｇｅ層１２０と素子形成層１２４との間に形成される。バッファ層１２２として、本実施形態では結晶成長されたＰを含む３－５族化合物半導体層、たとえばＩｎＧａＰ層を例示する。結晶成長として、たとえばエピタキシャル成長が例示できる。ＩｎＧａＰ層はエピタキシャル成長されるから、阻害層１０４の上面には形成されず、Ｇｅ層１２０の上面に選択的に成長される。
　素子形成層１２４は、機能層の一例であってよい。素子形成層１２４には前記した通り電子素子の一例であってよいＨＢＴが形成できる。素子形成層１２４は、Ｇｅ層１２０に接して形成されてもよい。すなわち、素子形成層１２４は、Ｇｅ層１２０に接してまたはバッファ層１２２を挟んで結晶成長される。結晶成長として、たとえばエピタキシャル成長が例示できる。
　素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層であってよい。あるいは素子形成層１２４は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含むものであってよい。たとえば素子形成層１２４として、ＧａＡｓ層が例示できる。擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。
　素子形成層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、素子形成層１２４を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ　Ｂ０６０１－２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
　素子形成層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、素子形成層１２４のＲａ値を０．０２μｍ以下にできる。一方、素子形成層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質な素子形成層１２４が得られる。例えば、素子形成層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
　なお、本実施形態において、Ｇｅ層１２０の表面に素子形成層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
　素子形成層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、素子形成層１２４を形成してよい。
　図４から図９は、半導体基板１０１の製造過程における断面例を示す。図４に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に阻害層となる、たとえば酸化シリコン膜１３０を形成する。酸化シリコン膜１３０は、たとえば熱酸化法を用いて形成できる。酸化シリコン膜１３０の膜厚は、たとえば１μｍとすることができる。
　図５に示すように、酸化シリコン膜１３０をパターニングして、阻害層１０４を形成する。阻害層１０４の形成により、開口領域１０６が形成される。パターニングには、たとえばフォトリソグラフィ法を用いることができる。
　図６に示すように、開口領域１０６にＧｅ層１２０をたとえばエピタキシャル成長する。Ｇｅ層１２０のエピタキシャル成長には、たとえばＭＯＣＶＤ法（有機金属化学気相成長法）あるいはＭＢＥ法（分子線エピタキシ法）を用いることができる。原料ガスにはＧｅＨ４を用いることができる。
　図７に示すように、エピタキシャル成長させたＧｅ層１２０に熱アニールを施す。熱アニールは、たとえばＧｅの融点に達しない温度での高温アニールを実施した後、高温アニールの温度より低い温度での低温アニールを実施する２段階アニールとすることができる。そして、２段階アニールは複数回繰り返すことができる。高温アニールの温度および時間として９００℃、１０分が例示でき、低温アニールの温度および時間として７８０℃、１０分が例示できる。繰り返しの回数として１０回が例示できる。
　本実施形態では、Ｇｅ層１２０をたとえばエピタキシャル成長させた後、２段階のアニールを複数回繰り返す。このため、エピタキシャル成長の段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するたとえばエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果として素子形成層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。
　図８に示すように、バッファ層１２２として、たとえばＩｎＧａＰ層をたとえばエピタキシャル成長させる。ＩｎＧａＰ層のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＴＭ－Ｉｎ（トリメチルインジウム）、ＰＨ３（フォスフィン）を用いることができる。ＩｎＧａＰ層のエピタキシャル成長では、たとえば６５０℃の高温雰囲気で結晶薄膜を形成するから、阻害層１０４がエピタキシャル成長を阻害して、阻害層１０４の上にはＩｎＧａＰ層は形成されない。すなわち、ＩｎＧａＰ層はＧｅ層１２０の上に選択的に形成される。
　なお、本実施形態では、図７に示す、Ｇｅ層１２０を形成した段階でアニールする例を示している。しかし、アニールは、図８に示す、バッファ層１２２を形成した段階で施すこともできる。すなわち、Ｇｅ層１２０を形成した後、アニールすることなく、続けてバッファ層１２２を形成して、バッファ層１２２およびＧｅ層１２０にアニールを施すことができる。
　図９に示すように、バッファ層１２２の上に素子形成層１２４をたとえばエピタキシャル成長させる。素子形成層１２４としてたとえばＧａＡｓ層またはＩｎＧａＡｓ等を含むＧａＡｓ系積層膜を例示できる。ＧａＡｓ層またはＧａＡｓ系積層膜のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。
　原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。ＧａＡｓ層等のエピタキシャル成長では、阻害層１０４が成長を阻害するから、阻害層１０４の上にはＧａＡｓ層等は形成されず、ＩｎＧａＰ層の上に選択的に形成される。
　その後、素子形成層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図３に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できる。以下、上記した方法で実際に作成した半導体基板１０１の実験結果を説明する。
　図１０は、開口領域１０６の面積に対する一定のエピタキシャル成長時間における素子形成層１２４の膜厚を、５００μｍ間隔で形成した被覆領域の面積のシリーズで示した実験グラフである。縦軸は素子形成層１２４の膜厚を示すが、一定の成長時間における膜厚であるから素子形成層１２４の成長速度に置き換えることができる。同図において被覆領域が大きくなるに従い成長速度が増加したことがわかる。これは被覆領域に結晶が成長せず、開口領域１０６に原料が集中することで成長速度が増加、つまり原料効率が高まったことを示している。
　同図において領域１４０で囲んだプロットは被覆領域が５００μｍ□の場合を示しており、素子形成層１２４の成長速度が安定しなかったことを示している。上述の通り、被覆領域は５００μｍの間隔で形成されているから、被覆領域が５００μｍ□の場合では隣接する被覆領域がつながることになる。このような場合は成長速度が安定しないから、好ましくない。被覆領域は間隔をおいて配置されることが好ましい。一方、括弧書１４２で囲んだ、被覆領域が５０μｍ□から４００μｍ□の場合は、素子形成層１２４の成長速度が安定していたことを示しており、被覆領域の面積依存性があることを示唆している。
　なお、開口領域１０６の面積依存性は余り大きくはなかったが、開口領域１０６が大きくなるに従って成長速度が低下する傾向にあった。一方被覆領域が大きくなるに従って成長速度が大きくなる傾向は比較的明確に読み取れ、当該結果は、被覆領域において成長が阻害された結晶の前駆体が開口領域１０６まで泳動して、開口領域１０６に達した結晶の前駆体が薄膜成長に寄与していたと考察できる。
　図１１は、素子形成層１２４としてＧａＡｓ層を形成した場合の表面を観察したＳＥＭ（二次電子顕微鏡）像を示す。表面にμｍオーダーの凹凸は観察されず、結晶欠陥は極めて低いレベルであったことが推認できる。一方、図１２は、バッファ層１２２を形成しなかった場合のＧａＡｓ層表面を観察したＳＥＭ像を比較例として示す。図１１の場合と比較して多数の凹凸が観察され、多くの結晶欠陥が存在していたことが推認される。図１１に示す均一成長の効果は、バッファ層１２２としてのＩｎＧａＰ層を、Ｇｅ層１２０と素子形成層１２４との間に挿入したことにより得られた。
　ＧａＡｓ層の結晶性をＸ線回折により評価した結果、ＩｎＧａＰバッファ層とＧａＡｓ層の成長温度を６５０℃とした場合、ＧａＡｓピークの半値幅は７２ａｒｃｓｅｃになった。ＩｎＧａＰバッファ層とＧａＡｓ層の成長温度を６２０℃とした場合は、ＧａＡｓピークの半値幅が６１ａｒｃｓｅｃになり、ＩｎＧａＰバッファ層とＧａＡｓ層の成長温度を５９０℃とした場合は、ＧａＡｓピークの半値幅は測定不能であった。ピーク波形の半値幅が小さいほど結晶性は高いと考えられるから、最適な成長温度が存在することが示唆される。
　図１３は、バッファ層１２２としてのＩｎＧａＰ層の膜厚を変化させたときのＸ線回折ピークの半値幅をプロットした実験グラフを示す。ＩｎＧａＰ層の膜厚が薄いほど素子形成層１２４としてのＧａＡｓ層の結晶性がよくなったことを示唆している。
　以上説明した通り、阻害層１０４によって区画する開口領域１０６にＧｅ層１２０を選択成長させ、Ｇｅ層１２０に２段階のアニールを複数回施すことによりＧｅ層１２０の結晶性を高めることができた。さらにバッファ層１２２としてＩｎＧａＰ層を形成することにより、結晶性の優れた素子形成層１２４としてのＧａＡｓ層を有する半導体基板１０１を得ることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、素子形成層１２４に形成する電子素子が発する熱を効率よく排熱できた。
　なお、図７において説明したＧｅ層１２０へのアニール処理は必須ではない。Ｇｅ層１２０をアニール処理しない場合であっても、バッファ層１２２による結晶性向上の効果はある程度得られる。
　図１４は、他の実施形態の半導体基板２０１における断面例を示す。半導体基板２０１は、半導体基板１０１とほぼ同様であるが、バッファ層２０２として５００℃以下の温度で形成されたＧａＡｓ層を適用する点が半導体基板１０１の場合と相違する。またＧｅ層１２０を備えない点で半導体基板１０１の場合と相違する。以下の説明では、半導体基板１０１の場合と相違する点について説明する。
　図１５および図１６は、半導体基板２０１の製造過程における断面例を示す。半導体基板２０１に阻害層１０４を形成するまでの製造過程は、半導体基板１０１における図５までの製造過程と同様であってよい。
　図１５に示すように、阻害層１０４を形成した後にバッファ層２０２を形成する。バッファ層２０２は、前記した通り５００℃以下の温度で形成されたＧａＡｓ層であってよい。バッファ層２０２としてのＧａＡｓ層の形成には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＥ－Ｇａ（トリエチルガリウム）、ＡｓＨ３（アルシン）を用いることができる。成長温度として、たとえば４５０℃が例示できる。
　バッファ層２０２としてのＧａＡｓ層は、当該実施形態においては低温で形成する。よって、阻害層１０４の機能は完全には働かず、開口領域１０６にバッファ層２０２としてのＧａＡｓ膜が形成されるとともに、ＧａＡｓの形成物２０４を阻害層１０４の表面に析出する。形成物２０４は、適宜エッチング等により除去することが可能であり、図１６に示すように、形成物２０４を除去する。その後の工程は、半導体基板１０１の場合と同様であってよい。
　図１７は、バッファ層２０２を形成した後の表面を観察したＳＥＭ像を示す。中央部分の開口領域にはバッファ層２０２が形成されており、周辺の阻害層の表面には形成物が析出していた。ただし、析出した形成物は前記の通りエッチング等により除去できる。
　半導体基板２０１においては、バッファ層２０２として５００℃以下の温度で形成されたＧａＡｓ層を適用した。低温成長されたＧａＡｓ層によるバッファ層２０２であっても、素子形成層１２４の結晶性はある程度向上された。よって、半導体基板２０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
　図１８は、さらに他の実施形態の半導体基板３０１における断面例を示す。半導体基板３０１は、半導体基板１０１とほぼ同様であるが、Ｇｅ層１２０およびバッファ層１２２を備えない点が相違する。また、阻害層１０４で覆われないＳｉウェハ１０２の表面が、Ｐを含むガスにより表面処理されている点が異なる。以下の説明では、半導体基板１０１の場合と相違する点について説明する。
　図１９は、半導体基板３０１の製造過程における断面例を示す。半導体基板３０１の阻害層１０４の形成までの製造過程は、半導体基板１０１における図５までの製造過程と同様であってよい。図１９に示すように、阻害層１０４を形成したＳｉウェハ１０２の表面にたとえばＰＨ３の曝露処理を施す。曝露処理は、高温雰囲気で実施してもよく、プラズマ等によってＰＨ３を活性化してもよい。その後の工程は、半導体基板１０１の場合と同様の工程であってよい。
　なお、半導体基板３０１においても、半導体基板１０１の場合と同様、Ｇｅ層３０２と、素子形成層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、素子形成層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。中間層は、４００℃以上で形成されてよい。この場合、Ｇｅ層３０２の中間層に対向する面が、Ｐを含むガスにより表面処理されてよい。
　図２０は、素子形成層１２４としてＧａＡｓ層を形成した場合の表面を観察したＳＥＭ像を示す。表面にμｍオーダーの凹凸はほとんど観察されず、結晶欠陥は極めて低いレベルであったことが推認できる。半導体基板３０１の場合のように、Ｐを含む原料ガスでＳｉウェハ１０２の表面を処理した場合であっても、素子形成層１２４としてのＧａＡｓ層の結晶性を良好にすることができた。よって、半導体基板３０１を安価に提供でき、素子形成層１２４に形成される電子素子を高性能化できるという、半導体基板１０１の場合と同様な効果が得られた。
（実施例１）
　Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４とを備えた半導体基板を作製して、阻害層１０４に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、阻害層１０４に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長する素子形成層１２４の膜厚を測定することで実施した。
　まず、以下の手順で、Ｓｉウェハ１０２の表面に、被覆領域および開口を形成した。Ｓｉウェハ１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉウェハ１０２の表面に、阻害層１０４の一例としてＳｉＯ２層を形成した。
　上記ＳｉＯ２層をエッチングして、所定の大きさのＳｉＯ２層を形成した。所定の大きさのＳｉＯ２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ２層の中心に、所定の大きさの開口を形成した。このとき、上記正方形のＳｉＯ２層の中心と、上記開口の中心とが一致するよう設計した。上記正方形のＳｉＯ２層の１つにつき、１つの開口を形成した。なお、本明細書において、上記正方形のＳｉＯ２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。
　次に、ＭＯＣＶＤ法により、上記開口に、Ｇｅ層１２０を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、素子形成層１２４の一例として、ＧａＡｓ結晶を形成した。ＧａＡｓ結晶は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層１２０の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
　素子形成層１２４を形成した後、素子形成層１２４の膜厚を測定した。素子形成層１２４の膜厚は、針式段差計（ＫＬＡ　Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ　Ｐｒｏｆｉｌｅｒ　Ｐ－１０）により、素子形成層１２４の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、素子形成層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
　以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口の底面形状を変えて、素子形成層１２４の膜厚を測定した。開口の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。
　なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。
　実施例１の実験結果を、図２６および図２７に示す。図２６は、実施例１のそれぞれの場合における素子形成層１２４の膜厚の平均値を示す。図２７は、実施例１のそれぞれの場合における素子形成層１２４の膜厚の変動係数を示す。
　図２６は、素子形成層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図２６において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、素子形成層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、素子形成層１２４の成長速度の近似値が得られる。
　図２６において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図２６より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口の底面形状によるばらつきも大きくなることがわかる。
　図２７は、素子形成層１２４の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図２７において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図２７は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図２７において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。
　図２７において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図２６における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合について素子形成層１２４の膜厚を測定して得られた。
　図２７より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、素子形成層１２４の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。
（実施例２）
　被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例１の場合と同様の手順で半導体基板を作製して、開口の内部に形成された素子形成層１２４の膜厚を測定した。本実施例では、Ｓｉウェハ１０２の上に同一の大きさのＳｉＯ２層が複数配されるように、当該ＳｉＯ２層を形成した。また、上記複数のＳｉＯ２層が互いに離間するよう、当該ＳｉＯ２層を形成した。開口の底面形状は、実施例１と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ層１２０および素子形成層１２４の成長条件は実施例１と同一の条件に設定した。
（実施例３）
　トリメチルガリウムの供給量を半分にして、素子形成層１２４の成長速度を約半分にした以外は実施例２の場合と同様にして、開口の内部に形成された素子形成層１２４の膜厚を測定した。なお、実施例３では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。
　実施例２および実施例３の実験結果を、図２８、図２９～図３３、図３４～図３８、および、表１に示す。図２８に、実施例２のそれぞれの場合における素子形成層１２４の膜厚の平均値を示す。図２９～図３３に、実施例２のそれぞれの場合における素子形成層１２４の電子顕微鏡写真を示す。図３４～図３８に、実施例３のそれぞれの場合における素子形成層１２４の電子顕微鏡写真を示す。表１に、実施例２および実施例３のそれぞれの場合における、素子形成層１２４の成長速度と、Ｒａ値とを示す。
　図２８は、素子形成層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図２８において、縦軸は一定時間の間に成長した素子形成層１２４の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、素子形成層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、素子形成層１２４の成長速度の近似値が得られる。
　図２８において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図２８より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。図２６に示した結果および図２８に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。
　図２９から図３３に、実施例２のそれぞれの場合について、素子形成層１２４の表面を電子顕微鏡で観察した結果を示す。図２９、図３０、図３１、図３２、図３３は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図２９から図３３より、被覆領域の大きさが大きくなるにつれて、素子形成層１２４の表面状態が悪化していることがわかる。
　図３４から図３８に、実施例３のそれぞれの場合について、素子形成層１２４の表面を電子顕微鏡で観察した結果を示す。図３４、図３５、図３６、図３７、図３８は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図３４から図３８より、被覆領域の大きさが大きくなるにつれて、素子形成層１２４の表面状態が悪化していることがわかる。また、実施例２の結果と比較すると、素子形成層１２４の表面状態が改善されていることがわかる。
　表１に、実施例２および実施例３のそれぞれの場合における、素子形成層１２４の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、素子形成層１２４の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、素子形成層１２４の成長速度が小さいほど、表面粗さが改善することがわかる。また、素子形成層１２４の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
Figure JPOXMLDOC01-appb-T000001
（実施例４）
　実施例１と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４の一例としてのＧａＡｓ結晶とを備えた半導体基板を作製した。本実施例では、Ｓｉウェハ１０２の表面の（１００）面に阻害層１０４を形成した。図３９から図４１に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
　図３９は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図３９において、図中の矢印は＜０１０＞方向を示す。図３９に示すとおり、形状の整った結晶が得られた。
　図３９より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０－１）面、（１－１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１－１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１－１１）面が現れていることがわかる。（１１－１）面および（１－１１）面は、（－１－１－１）面と等価な面であり、安定な面である。
　一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
　図４０は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図４０は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図４０において、図中の矢印は＜０１０＞方向を示す。図４０に示すとおり、形状の整った結晶が得られた。
　図４１は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１１＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図４１において、図中の矢印は＜０１１＞方向を示す。図４１に示すとおり、図３９および図４０と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
（実施例５）
　実施例１と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、素子形成層１２４の一例としてのＧａＡｓ層とを備えた半導体基板を作製した。本実施例においては、Ｇｅ層１２０と、素子形成層１２４との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口の内部に、膜厚が８５０ｎｍのＧｅ層１２０を形成した後、８００℃でアニール処理を実施した。
　Ｇｅ層１２０をアニール処理した後、Ｇｅ層１２０が形成されたＳｉウェハ１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉウェハ１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法により素子形成層１２４の一例としてのＧａＡｓ層を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例１と同一の条件で半導体基板を作製した。
　図４２に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図４２に示すとおり、Ｇｅ層１２０およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。
（実施例６）
　実施例５と同様にして、Ｓｉウェハ１０２と、阻害層１０４と、Ｇｅ層１２０と、中間層と、素子形成層１２４の一例としてのＧａＡｓ層とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例５の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例５の場合と同一の条件で半導体基板をした。
　次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉウェハ１０２と、膜厚が８５０ｎｍのＧｅ層１２０と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。
　図４３は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図４３より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実施例７）
　実施例６と同様にして、実施例６と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例６の場合と同一の条件でＨＢＴ素子を作製した。
　図４４は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図４４より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
（実施例８）
　開口の底面積を変えてＨＢＴ素子を作製して、開口の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例６と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
　開口の底面形状が正方形である場合には、開口の底面形状の直交する２つの辺の一方がＳｉウェハ１０２の＜０１０＞方向と平行となり、他方がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、開口の底面形状の長辺がＳｉウェハ１０２の＜０１０＞方向と平行となり、短辺がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
　図４５は、上記ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の底面積［μｍ２］との関係を示す。図４５において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂで除した値を示し、横軸は開口の底面積を示す。なお、図４５には電流増幅率βの値を示していないが、電流増幅率は７０～１００程度の高い値が得られた。一方、Ｓｉウェハ１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
　これより、Ｓｉウェハ１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口の底面形状の一辺の長さが８０μｍ以下、または、開口の底面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
　図４５より、開口の底面積が９００μｍ２以下の場合には、開口の底面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口の底面形状の一辺の長さが４０μｍ以下、または、開口の底面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
　上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を、阻害層に形成する段階と、少なくとも阻害層の開口の内部に、Ｇｅ層を結晶成長する段階と、Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、バッファ層の上に機能層を結晶成長する段階と、を含む半導体基板の製造方法により半導体基板を作製できた。また、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内に、Ｇｅ層を形成する段階と、Ｇｅ層を形成した後に、バッファ層を形成する段階と、バッファ層を形成した後に、機能層を形成する段階と、を含む半導体基板の製造方法により半導体基板を作製できた。
　上記のとおり、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内に、ＧａＡｓ層を含むバッファ層を形成する段階と、バッファ層が形成された後に、機能層を形成する段階と、を含む半導体基板の製造方法により半導体基板を作製できた。また、Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、開口内の基板の表面を、Ｐを含むガスにより表面処理する段階と、開口内に機能層を形成する段階と、を含む半導体基板の製造方法により半導体基板を作製できた。
　上記のとおり、Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、基板の主面に対し略垂直な方向に貫通して基板を露出させてなる開口を阻害層に形成し、開口の内部の基板に接してＧｅ層を結晶成長させ、Ｇｅ層の上にＰを含む３－５族化合物半導体層からなるバッファ層を結晶成長させ、バッファ層の上に機能層を結晶成長させ、機能層に電子素子を形成して、得られる、電子デバイスが作製できた。また、Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成されたＧｅ層と、Ｇｅ層が形成された後に形成されるバッファ層と、バッファ層が形成された後に形成される機能層と、機能層に形成された電子素子と、を含む電子デバイスが作製できた。
　上記のとおり、Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成され、ＧａＡｓ層を含むバッファ層と、バッファ層の形成後に形成された機能層と、機能層に形成された電子素子と、を含む電子デバイスが作製できた。また、Ｓｉの基板と、基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、開口内に形成された機能層と、機能層に形成された電子素子と、を含み、開口内の基板の表面は、機能層の形成前に、Ｐを含むガスにより表面処理されている、電子デバイスが作製できた。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　安価なシリコン基板上に結晶性の優れた結晶薄膜を形成でき、当該結晶薄膜を利用して、半導体基板、電子デバイス等を形成できる。

Claims (85)

  1. 　Ｓｉの基板と、
    　前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
    　前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
    　さらに前記開口領域に結晶成長されたＧｅ層と、
    　前記Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　を備える半導体基板。
  2. 　Ｓｉの基板と、
    　前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
    　前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
    　さらに前記阻害層の前記開口領域に５００℃以下の温度で結晶成長されたＧａＡｓ層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　を備える半導体基板。
  3. 　Ｓｉの基板と、
    　前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
    　前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
    　さらに前記阻害層の前記開口領域に結晶成長された機能層と、
    　を備え、
    　前記阻害層の前記開口領域における前記基板の表面は、Ｐを含むガスにより表面処理された、半導体基板。
  4. 　前記Ｇｅ層は、結晶欠陥が移動できる温度および時間でアニールされることにより形成された、
    　請求項１に記載の半導体基板。
  5. 　前記アニールは、複数回繰り返される、
    　請求項４に記載の半導体基板。
  6. 　前記機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層または２－６族化合物層である、
    　請求項１、請求項４または請求項５の何れか一項に記載の半導体基板。
  7. 　前記機能層は、Ｇｅに格子整合または擬格子整合する、３－５族化合物層であり、３族元素としてＡｌ、Ｇａ、Ｉｎのうち少なくとも１つを含み、５族元素としてＮ、Ｐ、Ａｓ、Ｓｂのうち少なくとも１つを含む、
    　請求項１、請求項４または請求項５の何れか一項に記載の半導体基板。
  8. 　前記阻害層は、電気的に絶縁性である、
    　請求項１から請求項７までの何れか一項に記載の半導体基板。
  9. 　前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層もしくは酸化アルミニウム層またはこれらを積層した層である、
    　請求項８に記載の半導体基板。
  10. 　前記開口領域の面積は、１ｍｍ2以下である、
    　請求項１から請求項９までの何れか一項に記載の半導体基板。
  11. 　Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    　前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
    　前記Ｇｅ層の上にＰを含む３－５族化合物半導体層からなるバッファ層を結晶成長させ、
    　前記バッファ層の上に機能層を結晶成長させて、
    　得られる、半導体基板。
  12. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成されたＧｅ層と、
    　前記Ｇｅ層が形成された後に形成されるバッファ層と、
    　前記バッファ層が形成された後に形成される機能層と、
    　を含む半導体基板。
  13. 　前記バッファ層は、Ｐを含む３－５族化合物半導体層を含む、
    　請求項１２に記載の半導体基板。
  14. 　前記バッファ層は、前記Ｇｅ層に格子整合または擬格子整合し，
    　前記機能層は、前記バッファ層に格子整合または擬格子整合している、
    　請求項１１から請求項１３までの何れか一項に記載の半導体基板。
  15. 　前記バッファ層は、前記開口内に形成されている、
    　請求項１１から請求項１４までの何れか一項に記載の半導体基板。
  16. 　前記機能層は、前記開口内に形成されている、
    　請求項１１から請求項１５までの何れか一項に記載の半導体基板。
  17. 　前記Ｇｅ層は、水素を含む雰囲気中でアニールされてなる、
    　請求項１１から請求項１６までの何れか一項に記載の半導体基板。
  18. 　前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長されてなる、
    　請求項１１から請求項１７までの何れか一項に記載の半導体基板。
  19. 　Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    　前記開口の内部の前記基板に接して、６００℃以下の温度で結晶成長させたＧａＡｓ層を形成し、
    　前記バッファ層の上に機能層を結晶成長させて、
    　得られる、半導体基板。
  20. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成されたＧａＡｓ層を含むバッファ層と、
    　前記バッファ層の形成後に形成された機能層と、
    　を含む半導体基板。
  21. 　前記機能層は、前記バッファ層に格子整合または擬格子整合している、
    　請求項２０に記載の半導体基板。
  22. 　前記機能層は、前記開口内に形成された、
    　請求項２０または請求項２１に記載の半導体基板。
  23. 　前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなる、
    　請求項２０から請求項２２までの何れか一項に記載の半導体基板。
  24. 　Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    　前記開口の内部の前記基板の表面を、Ｐを含むガスにより表面処理し、
    　前記開口の内部の前記基板に接して機能層を結晶成長させて、
    　得られる、半導体基板。
  25. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成された機能層と、を含み、
    　前記開口内の前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、半導体基板。
  26. 　前記機能層は、３－５族化合物層または２－６族化合物層である、
    　請求項１１から請求項２５までの何れか一項に記載の半導体基板。
  27. 　前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含む、
    　請求項１１から請求項２５までの何れか一項に記載の半導体基板。
  28. 　前記機能層の算術平均粗さは、０．０２μｍ以下である、
    　請求項２７に記載の半導体基板。
  29. 　前記阻害層は、電気的に絶縁性である、
    　請求項１１から請求項２８までの何れか一項に記載の半導体基板。
  30. 　前記阻害層は、酸化シリコン層、窒化シリコン層、酸窒化シリコン層および酸化アルミニウム層からなる群から選択された１以上の層である、
    　請求項２９に記載の半導体基板。
  31. 　前記阻害層は、前記開口を複数有し、
    　複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記阻害層の上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
    　請求項１１から請求項３０までの何れか一項に記載の半導体基板。
  32. 　前記阻害層を複数有し、
    　前記複数の阻害層のうち一の阻害層と、前記一の阻害層に隣接する他の阻害層との間に、前記複数の阻害層の何れの上面よりも高い吸着速度で前記機能層の原料を吸着する原料吸着部を含む、
    　請求項１１から請求項３１までの何れか一項に記載の半導体基板。
  33. 　前記原料吸着部は、前記基板に達する溝である、
    　請求項３１または請求項３２に記載の半導体基板。
  34. 　前記溝の幅は、２０μｍ以上、５００μｍ以下である、
    　請求項３３に記載の半導体基板。
  35. 　前記原料吸着部を複数有し、
    　前記複数の原料吸着部の各々は、等間隔に配置されている、
    　請求項３１から請求項３４までの何れか一項に記載の半導体基板。
  36. 　前記開口の底面積は、１ｍｍ2以下である、
    　請求項１１から請求項３５までの何れか一項に記載の半導体基板。
  37. 　前記開口の底面積は、１６００μｍ2以下である、
    　請求項３６に記載の半導体基板。
  38. 　前記開口の底面積は、９００μｍ2以下である、
    　請求項３７に記載の半導体基板。
  39. 　前記開口の底面は、長方形であり、
    　前記長方形の長辺は、８０μｍ以下である、
    　請求項３６に記載の半導体基板。
  40. 　前記開口の底面は、長方形であり、
    　前記長方形の長辺は、４０μｍ以下である、
    　請求項３７に記載の半導体基板。
  41. 　前記基板の主面が（１００）面であり、
    　前記開口の底面は、正方形または長方形であり、
    　前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項１１から請求項４０までの何れか一項に記載の半導体基板。
  42. 　前記基板の主面が（１１１）面であり、
    　前記開口の底面は、六角形であり、
    　前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項１１から請求項４０までの何れか一項に記載の半導体基板。
  43. 　Ｓｉの基板の上に、結晶成長を阻害する阻害層を形成する段階と、
    　前記阻害層をパターニングして、前記基板の一部を覆う被覆領域および前記被覆領域の内部に前記基板を覆わない開口領域を形成する段階と、
    　少なくとも前記阻害層の前記開口領域に、Ｇｅ層を結晶成長する段階と、
    　前記Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、
    　前記バッファ層の上に機能層を結晶成長する段階と、
    　を備えた半導体基板の製造方法。
  44. 　結晶成長された前記Ｇｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、
    　をさらに備える請求項４３に記載の半導体基板の製造方法。
  45. 　前記アニールを、複数回繰り返す段階、
    　をさらに備える請求項４４に記載の半導体基板の製造方法。
  46. 　Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成する段階と、
    　前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を、前記阻害層に形成する段階と、
    　少なくとも前記阻害層の前記開口の内部に、Ｇｅ層を結晶成長する段階と、
    　前記Ｇｅ層の上に、Ｐを含む３－５族化合物半導体層からなるバッファ層を結晶成長する段階と、
    　前記バッファ層の上に機能層を結晶成長する段階と、
    　を含む半導体基板の製造方法。
  47. 　Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
    　前記開口内に、Ｇｅ層を形成する段階と、
    　前記Ｇｅ層を形成した後に、バッファ層を形成する段階と、
    　前記バッファ層を形成した後に、機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  48. 　前記バッファ層は、Ｐを含む３－５族化合物半導体層を含む、
    　請求項４７に記載の半導体基板の製造方法。
  49. 　前記バッファ層を形成する段階において、前記バッファ層を前記Ｇｅ層に格子整合または擬格子整合させ、
    　前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させる、
    　請求項４６から請求項４８までの何れか一項に記載の半導体基板の製造方法。
  50. 　前記バッファ層を形成する段階は、前記バッファ層を、前記開口内に形成する、
    　請求項４６から請求項４９までの何れか一項に記載の半導体基板の製造方法。
  51. 　前記機能層を形成する段階は、前記機能層を、前記開口内に形成する、
    　請求項４６から請求項４９までの何れか一項に記載の半導体基板の製造方法。
  52. 　前記Ｇｅ層を、結晶欠陥が移動できる温度および時間でアニールする段階、をさらに含む、
    　請求項４６から請求項５１までの何れか一項に記載の半導体基板の製造方法。
  53. 　前記アニールする段階は、前記Ｇｅ層を、６８０℃以上９００℃未満の温度でアニールする、
    　請求項５２に記載の半導体基板の製造方法。
  54. 　前記アニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
    　請求項５２または請求項５３に記載の半導体基板の製造方法。
  55. 　前記アニールする段階を、複数含む、
    　請求項５２から請求項５４までの何れか一項に記載の半導体基板の製造方法。
  56. 　前記Ｇｅ層を形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項４６から請求項５５までの何れか一項に記載の半導体基板の製造方法。
  57. 　前記Ｇｅ層を形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項４６から請求項５６までの何れか一項に記載の半導体基板の製造方法。
  58. 　前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、６００℃以下の温度でＧａＡｓ層を形成する段階、をさらに含む、
    　請求項４６から請求項５７までの何れか一項に記載の半導体基板の製造方法。
  59. 　前記Ｇｅ層を形成した後、前記機能層を形成するまでの間に、前記Ｇｅ層の表面を、Ｐを含むガスにより処理する段階、をさらに含む、
    　請求項４６から請求項５８までの何れか一項に記載の半導体基板。
  60. 　Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
    　前記開口内に、ＧａＡｓ層を含むバッファ層を形成する段階と、
    　前記バッファ層が形成された後に、機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  61. 　前記機能層を形成する段階において、前記機能層を前記バッファ層に格子整合または擬格子整合させる、
    　請求項６０に記載の半導体基板の製造方法。
  62. 　前記機能層を形成する段階は、前記機能層を、前記開口内に形成する、
    　請求項６０または請求項６１に記載の半導体基板の製造方法。
  63. 　Ｓｉの基板の上に、開口を有し、結晶成長を阻害する阻害層を形成する段階と、
    　前記開口内の前記基板の表面を、Ｐを含むガスにより表面処理する段階と、
    　前記開口内に機能層を形成する段階と、
    　を含む半導体基板の製造方法。
  64. 　前記機能層は、３－５族化合物層であり、３族元素としてＡｌ、ＧａおよびＩｎからなる群から選択された１以上の元素を含み、５族元素としてＮ、Ｐ、ＡｓおよびＳｂからなる群から選択された１以上の元素を含み、
    　前記機能層を形成する段階は、前記機能層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
    　請求項４６から請求項６３までの何れか一項に記載の半導体基板の製造方法。
  65. 　Ｓｉの基板と、
    　前記基板の上に形成され、結晶成長を阻害する阻害層とを備え、
    　前記阻害層は、前記基板の一部を覆う被覆領域と、前記被覆領域の内部に前記基板を覆わない開口領域とを有し、
    　さらに前記開口領域に結晶成長されたＧｅ層と、
    　前記Ｇｅ層の上に結晶成長され、Ｐを含む３－５族化合物半導体層からなるバッファ層と、
    　前記バッファ層の上に結晶成長された機能層と、
    　前記機能層に形成された電子素子と、
    　を備える電子デバイス。
  66. 　前記電子素子は、前記開口領域ごとに一つ形成されている、
    　請求項６５に記載の電子デバイス。
  67. 　前記電子素子に接続する配線または前記配線のボンディングパッドが、前記被覆領域に形成される、
    　請求項６５または請求項６６に記載の電子デバイス。
  68. 　前記被覆領域および前記開口領域は、前記基板の上に複数形成され、複数の前記被覆領域および前記開口領域は、等間隔に配置される、
    　請求項６５から請求項６７までの何れか一項に記載の電子デバイス。
  69. 　Ｓｉの基板の主面に結晶成長を阻害する阻害層を形成し、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口を前記阻害層に形成し、
    　前記開口の内部の前記基板に接してＧｅ層を結晶成長させ、
    　前記Ｇｅ層の上にＰを含む３－５族化合物半導体層からなるバッファ層を結晶成長させ、
    　前記バッファ層の上に機能層を結晶成長させ、
    　前記機能層に電子素子を形成して、
    　得られる、電子デバイス。
  70. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成されたＧｅ層と、
    　前記Ｇｅ層が形成された後に形成されるバッファ層と、
    　前記バッファ層が形成された後に形成される機能層と、
    　前記機能層に形成された電子素子と、
    　を含む電子デバイス。
  71. 　前記バッファ層は、Ｐを含む３－５族化合物半導体層を含む、
    　請求項７０に記載の電子デバイス。
  72. 　前記バッファ層は、前記Ｇｅ層に格子整合または擬格子整合しており、
    　前記機能層は、前記バッファ層に格子整合または擬格子整合している、
    　請求項６９から請求項７１までの何れか一項に記載の電子デバイス。
  73. 　前記バッファ層は、前記開口内に形成されている、
    　請求項６９から請求項７２までの何れか一項に記載の電子デバイス。
  74. 　前記機能層は、前記開口内に形成されている、
    　請求項６９から請求項７３までの何れか一項に記載の電子デバイス。
  75. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成され、ＧａＡｓ層を含むバッファ層と、
    　前記バッファ層の形成後に形成された機能層と、
    　前記機能層に形成された電子素子と、
    　を含む電子デバイス。
  76. 　前記機能層は、前記バッファ層に格子整合または擬格子整合している、
    　請求項７３に記載の電子デバイス。
  77. 　前記機能層は、前記開口内に形成されている、
    　請求項７５または請求項７６に記載の電子デバイス。
  78. 　前記ＧａＡｓ層は、６００℃以下の温度で結晶成長されてなる、
    　請求項７５から請求項７７までの何れか一項に記載の電子デバイス。
  79. 　Ｓｉの基板と、
    　前記基板の上に設けられ、開口を有し、結晶成長を阻害する阻害層と、
    　前記開口内に形成された機能層と、
    　前記機能層に形成された電子素子と、を含み、
    　前記開口内の前記基板の表面は、前記機能層の形成前に、Ｐを含むガスにより表面処理されている、電子デバイス。
  80. 　前記阻害層は、前記開口を複数有し、
    　前記電子素子は、前記開口毎に一つずつ形成されている、
    　請求項６９から請求項７９までの何れか一項に記載の電子デバイス。
  81. 　前記電子素子は、配線またはボンディングパッドに接続され、
    　前記配線または前記ボンディングパッドが、前記阻害層の上に形成されている、
    　請求項６９から請求項８０までの何れか一項に記載の電子デバイス。
  82. 　前記阻害層を複数有し、
    　前記複数の阻害層の各々は、互いに等間隔に配置されている、
    　請求項６９から請求項８１までの何れか一項に記載の電子デバイス。
  83. 　前記電子素子は、ヘテロジャンクションバイポーラトランジスタである、
    　請求項６５から請求項８２までの何れか一項に記載の電子デバイス。
  84. 　前記電子素子を複数有し、
    　複数の電子素子の各々が、相互に接続されている、
    　請求項６５から請求項８３までの何れか一項に記載の電子デバイス。
  85. 　前記電子素子を複数有し、
    　複数の電子素子の各々が、並列に接続されている、
    　請求項６５から請求項８４までの何れか一項に記載の電子デバイス。
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