TWI471910B - 半導體晶圓、電子裝置及半導體晶圓之製造方法 - Google Patents

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Description

半導體晶圓、電子裝置及半導體晶圓之製造方法
本發明係關於半導體晶圓(Semiconductor Wafer)、電子裝置(device)及半導體晶圓之製造方法。本發明尤其關於使用廉價的SOI(Silicon On Insulator，絕緣上覆矽)晶圓，在絕緣膜上形成結晶性優異之化合物半導體結晶薄膜之半導體晶圓、電子裝置及半導體晶圓之製造方法。
以使用GaAs系等化合物半導體結晶之電子裝置而言，已開發一種利用異質(hetero)接合之各種高功能電子裝置。由於化合物半導體結晶之結晶性會影響電子裝置之性能，因此要求品質良好的結晶薄膜。在製造使用GaAs系化合物半導體結晶之電子裝置時，由於在異質界面之晶格匹配等的要求，乃使薄膜成長在GaAs或晶格常數極接近GaAs之Ge等底板晶圓(base wafer)上。
在專利文獻1中記載有一種半導體裝置，其具有成長在具有晶格不匹配之晶圓上或差排缺陷密度較大之晶圓上之磊晶區域之限定區域。在非專利文獻1中記載有一種藉由側向磊晶過成長(Lateral Epitaxial Overgrowth)法成長在以Ge覆蓋之Si晶圓上之低差排密度GaAs磊晶層。在非專利文獻2中記載有一種在Si晶圓上形成高品質Ge磊晶成長層(以下亦有稱為Ge磊晶層之情形)之技術。在該技術中，係於將Ge磊晶層限定區域形成於Si晶圓上之後，對Ge磊晶層施行循環熱退火，而使Ge磊晶層之平均差排密度成為2.3×106 cm-2 。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平4-233720號公報
[非專利文獻]
非專利文獻1：B. Y. Tsaur et. al.「Low-dislocation-density GaAs epilayers grown on Ge-coated Si substrates by means of lateral epitaxial overgrowth」、Appl. Phys. Lett. 41(4)347-349、15 August 1982.
非專利文獻2：Hsin-Chiao Luan et. al.「High-quality Ge epilayers on Si with low threading-dislocation densities」、APPLIED PHYSICS LETTERS、VOLUME 75,NUMBER 19,8 NOVEMBER 1999.
GaAs系之電子裝置係以形成在GaAs晶圓、或Ge晶圓等可晶格匹配於GaAs之晶圓上為較佳。然而，GaAs晶圓或可晶格匹配於GaAs的Ge晶圓等晶圓之價格昂貴。再者，此等晶圓之散熱特性不佳，若要作成具有餘裕的熱設計，需抑制裝置的形成密度。因而要求一種具有使用廉價的Si晶圓所形成之GaAs系等化合物半導體之結晶薄膜的良質半導體晶圓。再者，亦要求一種可藉由GaAs系之電子裝置而實現高速開關之半導體晶圓。
為了解決上述問題，在本發明之第1形態中，係提供一種半導體晶圓，係依序具備底板晶圓、絕緣層、Si結晶層者；且於Si結晶層上設有用以阻礙化合物半導體之成長之阻礙層，阻礙層係具有貫通至Si結晶層之開口，而在開口之內部具備種晶，化合物半導體係晶格匹配或虛擬晶格匹配於種晶。此外，化合物半導體之開口中所包含之部分具有(√3)/3以上之深寬(aspect)比。
此外，種晶與化合物半導體之界面係藉由氣態之P化合物進行表面處理。種晶係例如包含經成長之Six Ge1-x (0≦x＜1)結晶或在500℃以下溫度成長之GaAs。化合物半導體係為3-5族化合物半導體或2-6族化合物半導體。化合物半導體為3-5族化合物半導體時，可包含Al、Ga、In中之至少一種作為3族元素，及包含N、P、As、Sb中之至少一種作為5族元素。
開口之底面積係在1mm2 以下。開口之底面積亦可在1600μm2 以下。開口之底面積亦可為900μm2 以下。開口之底面之最大寬度係為80μm以下。開口底面之最大寬度可為40μm以下，亦可為5μm以下。阻礙層之外形之最大寬度為4250μm以下。阻礙層之外形之最大寬度亦可為400μm以下。
底板晶圓係具有從(100)面或結晶學上與(100)面等效之面傾斜之傾斜角之主面，開口之底面係為長方形，長方形之一邊係與底板晶圓之＜010＞方向、＜0-10＞方向、＜001＞方向、及＜00-1＞方向之任一方向實質地平行。底板晶圓係具有從(111)面或結晶學上與(111)面等效之面傾斜之傾斜角之主面，開口之底面係為六角形，六角形之一邊係與底板晶圓之＜1-10＞方向、＜-110＞方向、＜0-11＞方向、＜01-1＞方向、＜10-1＞方向、及＜-101＞方向之任一方向實質地平行亦可。
本發明亦可提供一種半導體晶圓，其化合物半導體係具有：晶種化合物半導體結晶，其係在種晶上成長為較阻礙層之表面凸出；及側向成長化合物半導體結晶，其係以晶種化合物半導體結晶為晶核，沿著阻礙層側向成長。側向成長化合物半導體結晶係具有：第1化合物半導體結晶，其係以晶種化合物半導體結晶為晶核，沿著阻礙層側向成長；及第2化合物半導體結晶，其係以第1化合物半導體結晶為晶核，沿著阻礙層朝與第1化合物半導體結晶不同方向側向成長。側向成長化合物半導體結晶例如，為3-5族化合物半導體或2-6族化合物半導體。
此外，阻礙層係具有複數個開口，晶格匹配或虛擬晶格匹配於在複數個開口之各個內部所設之種晶的化合物半導體，亦可不與晶格匹配或虛擬晶格匹配鄰接之開口內部所設之種晶的化合物半導體相接觸。例如，複數個開口係設成等間隔。
半導體晶圓之化合物半導體係包含由含P之3-5族化合物半導體所構成之緩衝層；緩衝層係晶格匹配或虛擬晶格匹配於種晶亦可。此外，半導體晶圓亦可具備在Si結晶層中未為種晶所覆蓋之部分所設之Si半導體裝置。再者，半導體晶圓之底板晶圓係為單結晶之Si，亦可復具備設置在底板晶圓中未設有種晶之部分之Si半導體裝置。
Si結晶層之形成種晶之面，係具有從選自(100)面、(110)面、(111)面、結晶學上與(100)面等效之面、結晶學上與(110)面等效之面、及結晶學上與(111)面等效之面任一者之結晶面傾斜之傾斜(off)角。傾斜角係為2°以上6°以下。
在本發明之第2形態中，係提供一種電子裝置，係具備：基體(substrate)；絕緣層，設於基體上；Si結晶層，設於絕緣層上；阻礙層，設於Si結晶層上，用以阻礙化合物半導體之成長，且具有貫通至Si結晶層之開口；種晶，設於開口之內部；化合物半導體，晶格匹配或虛擬晶格匹配於種晶；及半導體裝置，使用化合物半導體所形成。化合物半導體係可具有：晶種化合物半導體結晶，在種晶上，成長為較阻礙層之表面凸出；及側向成長化合物半導體結晶，以晶種化合物半導體結晶為晶核，沿著阻礙層側向成長。
在本發明之第3形態中，係提供一種半導體晶圓之製造方法，係具備：準備依序具有底板晶圓、絕緣層、Si結晶層之SOI晶圓的階段；在Si結晶層上，設置用以阻礙化合物半導體之成長之阻礙層的階段；於阻礙層形成貫通至Si結晶層之開口的階段；使種晶在開口之內部成長之階段；及使晶格匹配或虛擬晶格匹配於種晶之化合物半導體成長之階段。形成開口之階段係可包含等間隔地形成複數個開口之階段。
[發明之實施形態]
以下雖將透過發明實施形態說明本發明，惟以下實施形態並非用以限定申請專利範圍之發明。此外，實施形態中所說明之特徵之所有組合並非限定為發明之解決方法的必要條件。
第1圖係概略性顯示一實施形態之半導體晶圓10之剖面之一例。如第1圖所示，半導體晶圓10係至少在其一部份中依序具備底板晶圓12、絕緣層13、及Si結晶層14。藉此，即可由絕緣層13將Si結晶層14與底板晶圓12絕緣，而抑制洩漏電流流通至底板晶圓12。在此，本說明書中所謂「大致垂直之方向」，非僅指嚴謹地垂直之方向，而是考慮到晶圓及各構件之製造誤差，亦包含稍從垂直傾斜之方向。
阻礙層15係用以阻礙成長。阻礙層15係設於Si結晶層14上。在阻礙層15係形成有在與底板晶圓12之主面11大致垂直之方向貫通阻礙層15而露出Si結晶層14之開口17。換言之，開口17係貫通至Si結晶層14。藉此，結晶就不會在阻礙層15之表面成長，而是選擇性地成長於開口17之內部。此外，半導體晶圓10係具備種晶16。種晶16係設於開口17之內部。藉此，可獲得結晶性優異之種晶16。另外，絕緣層13之面積亦可較底板晶圓12之面積小。Si結晶層14之面積亦可較絕緣層13之面積小。阻礙層15之面積亦可較Si結晶層14之面積小。
底板晶圓12係例如為矽晶圓。絕緣層13係例如為藉由將底板晶圓12之主面11氧化所形成之氧化矽層。Si結晶層14係例如為形成在絕緣層13上之單晶矽層。底板晶圓12、絕緣層13、及Si結晶層14亦可為市售之SOI晶圓。
種晶16係藉由使用CVD法(化學氣相成長法)、MOCVD法(有機金屬氣相成長法)或使用有機金屬作為原料之MBE法(分子束磊晶法)之磊晶成長法而形成於Si結晶層14上。種晶16係包含例如Six Ge1-x 結晶(0≦x＜1)、或在500℃以下溫度所形成之GaAs結晶。
阻礙層15係可為SiO2 ，例如可使用CVD法形成。開口17係例如可藉由光微影(photolithography)法形成。
在本實施形態中，雖係說明底板晶圓12與絕緣層13相接觸之情形，惟底板晶圓12與絕緣層13之位置關係並不限定於兩者相接觸之情形。例如，在底板晶圓12與絕緣層13之間，亦可形成有其他層。在本實施形態中，雖係說明Si結晶層14與種晶16相接觸之情形，惟Si結晶層14與種晶16之位置關係並不限定於兩者相接觸之情形。例如，在Si結晶層14與種晶16之間，亦可形成有其他層。此外，種晶16亦可藉由複數層結晶層來形成。
第2圖係概略性顯示半導體晶圓20之剖面之一例。半導體晶圓20除了復具備化合物半導體28以外，係具有與半導體晶圓10相同之構成。阻礙層15係用以阻礙化合物半導體28之成長。化合物半導體28係晶格匹配或虛擬晶格匹配於種晶16。藉此，即可使用結晶性優異之種晶16而獲得結晶性優異之化合物半導體28。
化合物半導體28係可藉由使用MOCVD法(有機金屬氣相成長法)或使用有機金屬作為原料之MBE法之磊晶成長法來形成。化合物半導體28係例如為3-5族化合物半導體或2-6族化合物半導體。化合物半導體28為3-5族化合物半導體時，化合物半導體28係可包含Al、Ga、In中之至少一種作為3族元素，且包含N、P、As、Sb中之至少一種作為5族元素。化合物半導體28亦可藉由複數層結晶層形成。化合物半導體28係形成為至少一部份區域較阻礙層15之表面突出。
第3圖係顯示本實施形態之電子裝置100之平面例。第4圖係顯示第3圖中之A-A線剖面。第5圖係顯示第3圖中之B-B線剖面。本實施形態之電子裝置100係具備SOI晶圓102及阻礙層104。電子裝置100具備Ge結晶層106、晶種化合物半導體結晶108、第1化合物半導體結晶110、及第2化合物半導體結晶112。此外，電子裝置100係具備閘極絕緣膜114、閘極電極116、及源極-汲極電極118。
阻礙層104與阻礙層15係同等。Ge結晶層106與種晶16係同等。晶種化合物半導體結晶108、第1化合物半導體結晶110及第2化合物半導體結晶112與化合物半導體28係同等。因此，關於同等之構件，有省略重複說明之情形。
在本例中，係以設在開口105之Ge結晶層106為晶核，使晶種化合物半導體結晶108成長到從開口105突出。然後，以晶種化合物半導體結晶108為晶核，使第1化合物半導體結晶110在阻礙層104之表面中之第1方向成長。然後，以第1化合物半導體結晶110為晶核，使第2化合物半導體結晶112在阻礙層104之表面中之第2方向成長。第1方向及第2方向係例如為彼此正交之方向。
電子裝置100係可包含複數個MISFET(metal-Insulator-semiconductor field-effort transistor，金屬絕緣半導體體場效電晶體)或HEMT(high-electron-mobility transistor，高電子移動率電晶體)。另外，在本說明書中，依據圖式之顯示，有將依序疊層各要素之疊層方向記載為上方向之情形。然而，上述記載並非限定電子裝置100等之疊層方向在使用電子裝置100等時要成為上方的方向。在本說明書中所謂「形成於…上」，係指形成於疊層方向。而且，「形成於…上」非僅與對象相接觸而形成之情形，亦包含隔介其他層而形成之情形。
SOI晶圓102係在至少一部份依序具有Si底板晶圓162、絕緣層164、及Si結晶層166。主面SOI晶圓102係在Si底板晶圓162之主面172之側，具有絕緣層164與Si結晶層166。Si底板晶圓162亦可為單結晶Si晶圓。Si底板晶圓162係發揮作為電子裝置100之基體功能。
絕緣層164係用以將Si底板晶圓162與Si結晶層166電性絕緣。絕緣層164係與Si底板晶圓162之主面172相接觸而形成。Si結晶層166亦可包含Si之單結晶。Si結晶層166係與絕緣層164相接而形成。Si底板晶圓162、絕緣層164及Si結晶層166、與底板晶圓12、絕緣層13及Si結晶層14係同等。因此，關於同等之構件，有省略重複說明之情形。
在SOI晶圓102上，形成有屬於主動元件之MISFET或HEMT等。藉由在SOI晶圓102形成電子裝置100，將會減低電子裝置100之寄生電容，因此電子裝置100之動作速度提昇。此外，藉由絕緣層164具有較高之絕緣電阻，即可抑制洩漏電流從電子裝置100流通至Si底板晶圓162。
阻礙層104係與Si結晶層166相接而形成於SOI晶圓102之主面172側。阻礙層104與阻礙層15係同等。此外，在阻礙層104係在與Si底板晶圓162之主面172大致垂直之方向形成有貫通阻礙層104之開口105。此外，阻礙層104係用以阻礙晶種化合物半導體結晶108、第1化合物半導體結晶110、及第2化合物半導體結晶112之結晶之磊晶成長。
開口105係在形成晶種化合物半導體結晶108前之狀態下使Si結晶層166露出。換言之，在阻礙層104係形成有從阻礙層104之表面至Si結晶層166之開口105。因此，在露出Si結晶層166之開口105係選擇性地成長磊晶膜。例如，使Ge結晶層106選擇性成長於開口105之內部。此外，在開口105之內部，係以Ge結晶層106為晶核，使晶種化合物半導體結晶108選擇性成長。另一方面，由於阻礙層104之表面之成長被阻礙，因此在阻礙層104之表面不會成長磊晶膜。阻礙層104可包含氧化矽或氮化矽。
在此，在本說明書中，所謂「開口之深寬比」係指「開口之深度」除以「開口之寬度」之值。例如，依據電子資訊通訊學會編「電子資訊通訊手冊第1分冊」第751頁(1988年Ohmsha發行)記載為深寬比(蝕刻深度/圖案寬度)。在本說明書中，亦以相同意義使用深寬比之用語。另外，「開口之深度」係在晶圓上疊層薄膜時，在疊層方向之開口之深度。「開口之寬度」係在與疊層方向呈垂直之方向之開口寬度。開口之寬度非固定時，「開口之寬度」係指開口之最小寬度。例如，從疊層方向觀看之開口形狀為長方形時，「開口之寬度」係指長方形之短邊之長度。
Ge結晶層106成長於開口105之內部時，「開口105之深度」係等於Ge結晶層106之表面與阻礙層104之表面之距離。此外，以Ge結晶層106為核，使晶種化合物半導體結晶108選擇性成長時，「開口105之深度」係等於晶種化合物半導體結晶108包含於開口105之部分。在此，所謂晶種化合物半導體結晶108包含於開口105之部分，係指從Ge結晶層106之表面之高度至阻礙層104之表面之高度之晶種化合物半導體結晶108之垂直方向之寬度。因此，本說明書中之「開口105之深寬比」係為「晶種化合物半導體結晶108包含於開口105之部分之高度」除以「開口之寬度」之值。
不將形成於開口105之Ge結晶層106加熱到600至900℃左右時，例如，開口105係以具有(√3)/3以上之深寬比為較佳。更具體而言，Si結晶層166在開口105之底面之面方位為(100)時，開口105亦可具有1以上之深寬比。Si結晶層166在開口105之底面之面方位為(111)時，開口105亦可具有√2(=約1.414)以上之深寬比。Si結晶層166在開口105之底面之面方位為(110)時，開口105亦可具有(√3)/3(=約0.577)以上之深寬比。
當在深寬比為(√3)/3以上之開口105內部形成Ge結晶層106時，Ge結晶層106中所含之缺陷會被收尾(terminate)在開口105之壁面。結果，在開口105之壁面未被覆蓋而露出之Ge結晶層106之表面之缺陷會減少。亦即，開口105具有(√3)/3以上之深寬比時，即使是未對形成於開口105之Ge結晶層106施加退火之狀態，亦可將在開口105中所露出之Ge結晶層106之表面之缺陷密度縮小至預定之容許範圍。藉由使用在開口105中所露出之Ge結晶層106之表面作為晶種化合物半導體結晶108之晶核，即可提高晶種化合物半導體結晶108之結晶性。
另外，在可將形成於開口105之Ge結晶層106加熱到600至900℃左右而施行退火時，開口105之深寬比未達√2亦可。此係由於即使開口105之深寬比未達√2時，藉由施行退火亦可降低Ge結晶層106之缺陷之故。更具體而言，Si結晶層166在開口105之底面之面方位為(100)時，開口105亦可具有未達1之深寬比。Si結晶層166在開口105之底面之面方位為(111)時，開口105亦可具有未達√2(=約1.414)之深寬比。Si結晶層166在開口105之底面之面方位為(110)時，開口105亦可具有未達(√3)/3(=約0.577)之深寬比。Ge結晶層106亦可在使化合物半導體成長在Ge結晶層106上之前進行退火。
此外，開口105之底面積係可為1mm2 以下，較佳為未達0.25mm2 。此時，晶種化合物半導體結晶108之底面積亦成為1mm2 以下或0.25mm2 。藉由將晶種化合物半導體結晶108之尺寸設為預定值以下，即可以預定條件之退火，使晶種化合物半導體結晶108之任意點的缺陷，移動至晶種化合物半導體結晶108之端部。因此，可易於降低晶種化合物半導體結晶108之缺陷密度。
此外，開口105之底面積係可為0.01mm2 以下，較佳為1600μm2 以下，尤佳為900μm2 以下。此等情形中，形成於開口105內部之晶種化合物半導體結晶108之底面積亦成為0.01mm2 以下、1600μm2 以下、或900μm2 以下。
晶種化合物半導體結晶108及化合物半導體層等之功能層、與SOI晶圓102之熱膨脹係數之差較大時，會因為熱退火而易於在功能層產生局部性的翹曲。相對於此，上述面積為0.01mm2 以下時，相較於上述面積比0.01mm2 大之情形，可將形成於開口105內部之Ge結晶層106之退火所需之時間縮短。因此，藉由將開口105之底面積設為0.01mm2 以下，即可抑制由於該翹曲而在功能層產生結晶缺陷。
開口105之底面積較1600μm2 大時，由於無法充分抑制結晶缺陷，因此難以獲得具有製造裝置所需預定特性之半導體晶圓。相對於此，開口105之底面積為1600μm2 以下時，結晶缺陷之數量會有降低至預定值以下之情形。結果，可使用形成於開口內部之功能層來製造高性能之裝置。再者，上述面積為900μm2 以下時，由於結晶缺陷之數量成為預定值以下之機率變高，因此可以良好良率製造上述裝置。
開口105之底面積為1600μm2 以下時，可使用形成於開口內部之功能層來製造高性能之裝置。上述面積為900μm2 以下時，可以良好良率製造上述裝置。
另一方面，開口105之底面積可為25μm2 以上。若上述面積較25μm2 小，則使結晶磊晶成長於開口105之內部時，該結晶之成長速度會不穩定，結晶形狀易於產生混亂。再者，若上述面積較25μm2 小，則難以將所形成之化合物半導體進行加工而形成裝置，而有良率降低之情形。
此外，開口105之底面積相對於被覆區域之面積之比例，係以0.01%以上為較佳。被覆區域係為由阻礙層104所覆蓋之Si結晶層166之區域。當上述比例較0.01%小時，結晶在開口105內部之成長速度就會不穩定。另外，在1個被覆區域形成有複數個開口105時，所謂開口105之底面積係指該被覆區域中所含複數個開口105之底面積之總和。
開口105之底面形狀之最大寬度係可為100μm以下，較佳為80μm以下。開口105之底面形狀之最大寬度，係指將開口105之底面形狀中所含任意2點連結之各直線之長度之中最大長度。開口105為正方形或長方形時，該底面形狀之一邊長度係可為100μm以下，較佳為80μm以下。上述底面形狀之最大寬度為100μm以下時，相較於上述底面形狀之最大寬度較100μm大之情形，可在短時間內將形成於開口105內部之Ge結晶層106進行退火。
此外，Ge結晶層106之大小係可形成為：即使是因為Ge結晶層106與Si結晶層166由於在退火溫度條件下之熱膨脹係數不同所產生之應力(stress)作用之情形下，亦不會在Ge結晶層106產生缺陷之程度。例如，與主面172大致平行之方向之Ge結晶層106之最大寬度係可為40μm以下，較佳為20μm以下。由於Ge結晶層106之最大寬度係由開口105之底面形狀之最大寬度所決定，因此開口105之底面形狀係以具有預定值以下之最大寬度為較佳。例如，開口105之底面形狀之最大寬度係可為40μm以下，尤佳為30μm以下。
1個阻礙層104中可形成1個開口105。藉此，在開口105之內部，即可以穩定之成長速度使結晶磊晶成長。此外，亦可在1個阻礙層104形成複數個開口105。此時，係以等間隔配置各開口105為較佳。藉此，在開口105之內部，即可以穩定之成長速度使結晶磊晶成長。
開口105之底面形狀為多角形時，該多角形之至少1邊方向，係以與SOI晶圓102之主面之1個結晶學面方位實質上平行為較佳。開口105之底面形狀、與SOI晶圓102之主面之結晶學面方位之關係，係以成長於開口105內部之結晶之側面成為穩定之面的關係為較佳。在此，所謂「實質上平行」係包含上述多角形之一邊方向、與晶圓之1個結晶學面方位從平行狀態稍微傾斜之情形。上述傾斜之大小，係例如為5°以下。藉此，即可抑制結晶成長之混亂，而使上述結晶穩定形成。結果，獲得結晶易於成長，形狀整齊的種晶。
SOI晶圓102之主面係可為(100)面、(110)面或(111)面、或是在結晶學上與此等等效之面。此外，SOI晶圓102之主面，係以從上述結晶學面方位稍微傾斜為較佳。亦即，SOI晶圓102係以具有傾斜角為較佳。上述傾斜之大小係可為10°以下。此外，上述傾斜之大小亦可為0.05°以上6°以下，亦可為0.3°以上6°以下，亦可為2°以上6°以下。在使方形結晶成長於開口之內部時，晶圓之主面係可為(100)面或(110)面或是與在結晶學上與此等等效之面。藉此，即易於在上述結晶顯現4次對稱之側面。
茲舉例說明阻礙層104形成於SOI晶圓102之表面之(100)面，開口105具有正方形或長方形之底面形狀，而晶種化合物半導體結晶108為GaAs結晶之情形。此時，開口105之底面形狀之至少1邊方向，係可為實質上與SOI晶圓102之＜010＞方向、＜0-10＞方向、＜001＞方向及＜00-1＞方向中任一方向平行。藉此，使GaAs結晶之側面成為穩定之面。
茲舉另一例說明阻礙層104形成於SOI晶圓102之表面之(111)面，開口105具有六角形之底面形狀，而晶種化合物半導體結晶108為GaAs結晶之情形。此時，開口105之底面形狀之至少1邊，係可為與SOI晶圓102之＜1-10＞方向、＜-110＞方向、＜0-11＞方向、＜01-1＞方向、＜10-1＞方向及＜-101＞方向中任一方向實質上平行。藉此，使GaAs結晶之側面成為穩定之面。另外，開口105之開口形狀亦可為正六角形。
在SOI晶圓102中可形成複數個阻礙層104。藉此，在SOI晶圓102形成複數個被覆區域。例如，在SOI晶圓102中，係可將第3圖所示之阻礙層104形成在第19圖所示之各區域803。
開口105內部之晶種化合物半導體結晶108，係以化學氣相成長法(CVD法)或氣相磊晶成長法(VPE法)形成。在此等成長法中，係將包含欲形成之薄膜結晶之構成元素之原料氣體供給至晶圓上，以藉由原料氣體之氣相或在晶圓表面的化學反應而形成薄膜。供給至反應裝置內之原料氣體，係藉由氣相反應而產生反應中間體(以下亦稱為前驅體)。所產生之反應中間體係擴散於氣相中而吸附於晶圓表面。吸附於晶圓表面之反應中間體，係表面擴散於晶圓表面而析出為固體膜。
因此，在SOI晶圓102中，亦可在鄰接之2個阻礙層104之間設置犧牲成長部。該犧牲成長部係以較該2個阻礙層104任一者上面更高的吸附速度吸附Ge結晶層106或晶種化合物半導體結晶108之原料而形成薄膜。成膜於該犧牲成長部之薄膜不需為具有與Ge結晶層106或晶種化合物半導體結晶108同等結晶品質之結晶薄膜，亦可為多結晶體或非晶質體。此外，成膜於犧牲成長部之薄膜亦可不用於製造裝置。
犧牲成長部係個別將各個阻礙層104分別包圍。藉此，即可在開口105之內部，以穩定的成長速度使結晶磊晶成長。
此外，各個阻礙層104係可具有複數個開口105。電子裝置100可在鄰接之2個開口105之間包含犧牲成長部。各犧牲成長部可等間隔配置。
SOI晶圓102之表面附近區域可發揮作為犧牲成長部功能。此外，犧牲成長部可為形成於阻礙層104且達到SOI晶圓102之溝。上述溝之寬度係可為20μm以上500μm以下。另外，在犧牲成長部，亦可產生成長。
如上所述，犧牲成長部係配置於鄰接之2個阻礙層104之間。或者，犧牲成長部係以包圍各阻礙層104之方式設置。藉此，使犧牲成長部捕捉、吸附或固定擴散於被覆區域之表面之上述前驅體。因此，在開口105之內部，可使結晶以穩定之成長速度成長。上述前驅體可為晶種化合物半導體結晶108之原料之一例。
舉例而言，在SOI晶圓102之表面配置預定大小之被覆區域之被覆區域以外之區域，係露出有SOI晶圓102之表面。藉由MOCVD法在開口105之內部成長時，到達SOI晶圓102表面之前驅體之一部份係在SOI晶圓102之表面成長。如此，上述前驅體之一部份在SOI晶圓102之表面被消耗，由此使得形成於開口105內部之結晶之成長速度穩定化。
以犧牲成長部之另一例而言，可列舉有由Si、GaAs等所形成之半導體區域。例如，在阻礙層104之表面，以離子鍍覆(ion plating)法、濺鍍(sputtering)法等之方法，沉積非晶半導體或多晶半導體而形成犧牲成長部。犧牲成長部係可配置於鄰接之2個阻礙層104之間，亦可包含於阻礙層104。此外，在鄰接之2個被覆區域之間，亦可配置用於阻礙前驅體之擴散之區域。此外，被覆區域亦可包圍在用於阻礙前驅體擴散之區域。
鄰接之2個阻礙層104只要稍稍分離，結晶在開口105之內部的成長速度就會穩定化。鄰接之2個阻礙層104係可設為離開20μm以上。鄰接之2個阻礙層104係可設為夾著犧牲成長部而隔開20μm以上。藉此，以更穩定之成長速度在開口105之內部成長。在此，鄰接之2個阻礙層104間之距離，係表示鄰接之2個阻礙層104之外周上之點彼此間的最短距離。各阻礙層104係可等間隔配置。尤其，鄰接之2個阻礙層104之間之距離未達10μm時，藉由將複數個阻礙層104配置為等間隔，即可使結晶以穩定的成長速度在開口105之內部成長。
另外，SOI晶圓102可為不含雜質之高電阻晶圓，亦可為含p型或n型雜質之低電阻晶圓。Ge結晶層106可由不含雜質之Ge形成，亦可為由含p型或n型雜質之Ge形成。
從開口105之疊層方向所觀看之形狀，係為正方形、長方形、圓形、橢圓形、及長圓形等任意之形狀。從開口105之疊層方向所觀看之形狀為圓形或橢圓形時，開口105之寬度係分別為直徑及短徑。再者，在與開口105之疊層方向平行之面之剖面形狀，亦可為矩形、梯形拋物線形狀、及雙曲線形狀等任意之形狀。在與開口105之疊層方向平行之面之剖面形狀為梯形時，開口105之寬度係為在開口105之底面或入口之最短之寬度。
從開口105之疊層方向所觀看之形狀為長方形或正方形，而在與疊層方向平行之面之開口105之剖面形狀為矩形時，開口105內部之立體形狀係成為長方體。然而，開口105內部之立體形狀係為任意形狀。以任意之立體形狀的深寬比而言，可使用近似開口105內部之立體形狀之長方體之深寬比。
Ge結晶層106係可具有捕捉移動於Ge結晶層106內部之缺陷之缺陷捕捉部。該缺陷係可包含Ge結晶層106形成時所存在之缺陷。缺陷捕捉部係可為Ge結晶層106之結晶界面(boundray)或結晶表面，亦可為形成於Ge結晶層106之物理性傷痕。例如，缺陷捕捉部係為結晶界面或結晶表面，非與Si底板晶圓162大致平行之方向之面。舉例而言，藉由將Ge結晶層106蝕刻成線狀或孤立島狀而於Ge結晶層106形成結晶界面，以形成缺陷捕捉部。此外，藉由以機械性刮痕、摩擦、或離子注入等在Ge結晶層106形成物理性傷痕亦可形成缺陷捕捉部。缺陷捕捉部在Ge結晶層106中係形成於未由開口105所露出之區域。此外，缺陷捕捉部係亦可為Ge結晶層與阻礙層104之界面。
缺陷捕捉部係配置成其與Ge結晶層106中所含之任意點之距離，在退火溫度及時間條件下缺陷可移動之距離以下。上述缺陷可移動之距離L[μm]，於退火溫度為700至950℃時可為3μm至20μm。缺陷捕捉部可針對Ge結晶層106中所含所有缺陷而配置在上述距離內。結果，Ge結晶層106內部之貫通缺陷密部(亦稱為貫通差排密度)可藉由上述退火降低。例如，屬於種晶層例之Ge結晶層106之貫通差排密度，係降低至1×106 /cm2 以下。
另外，Ge結晶層106亦可在Ge結晶層106形成時所存在之缺陷可移動至Ge結晶層106之上述缺陷捕捉部之溫度及時間的條件下退火。例如，Ge結晶層106之外緣發揮作為缺陷捕捉部功能時，係可在Ge結晶層106中所含任意位置之缺陷可移動於Ge結晶層106之外緣之溫度及時間下退火。Ge結晶層106亦可藉由Ge結晶層106形成時所存在之缺陷以退火來移動，而形成為降低Ge結晶層106內部之缺陷密度的大小。Ge結晶層106亦可以在預定條件的退火中不超過缺陷移動之距離2倍的最大寬度來形成。
藉由採用以上構成，即可降低Ge結晶層106之缺陷捕捉部以外區域之缺陷密度。例如，Ge結晶層106於磊晶成長時，會有產生晶格缺陷等之情形。上述缺陷係可移動於Ge結晶層106之內部，Ge結晶層106之溫度愈高，則移動速度亦愈增加。此外，上述缺陷係在Ge結晶層106之表面及界面等處被捕捉。
上述缺陷係藉由以上述溫度及時間對Ge結晶層106施行退火而移動於Ge結晶層106之內部，例如在Ge結晶層106與阻礙層104之界面被捕捉。如此，Ge結晶層106內部所存在之缺陷即藉由退火而集中於上述界面，因此降低Ge結晶層106內部之缺陷密度。結果，相較於退火前，開口105所露出之Ge結晶層106之表面之結晶性提昇。
藉此，降低磊晶薄膜中之缺陷，而提昇電子裝置100之性能。例如，在以開口105所露出之Ge結晶層106之表面為晶核，使晶種化合物半導體結晶108成長時，會提高晶種化合物半導體結晶108之結晶性。此外，藉由將結晶性優異之Ge結晶層106作為晶圓材料，即可將因為晶格不匹配而無法直接成長於Si結晶層166之種類的薄膜形成為良好品質。
Ge結晶層106係可局部形成於第2化合物半導體結晶112、與Si結晶層166之間之一部份，而晶格匹配或虛擬晶格匹配於第2化合物半導體結晶112。藉此，即可獲得缺陷密度較小的Ge結晶層106。
另外，在本說明書中，所謂缺陷密度較小，係指預定大小之結晶層內部中所含之貫通差排個數的平均值為0.1個以下之情形。所謂貫通差排係指以貫通Ge結晶層106之方式所形成之缺陷。此外，所謂貫通差排之平均值為0.1個，係相當於檢查10個活性層部分之面積為10μm×10μm左右之裝置，發現1個具有貫通差排之裝置之情形。所謂貫通差排之平均值為0.1個，係指若換算為差排密度，經由以蝕刻坑(etch pit)法或穿透型電子顯微鏡(以下亦稱為TEM)之平面剖面觀察所測量之平均差排密度大約為1.O×105 cm-2 以下之情形。
Ge結晶層106之與晶種化合物半導體結晶108對向之面，亦可藉由含P之氣體進行表面處理。藉此，即可提高形成於Ge結晶層106之膜的結晶性。含P之氣體係可為含PH3 (phosphine，磷化氫)之氣體。
Ge結晶層106係可藉由例如CVD法或MBE法(分子束磊晶法)而形成。原料氣體係可為GeH4 。Ge結晶層106亦可在0.1Pa以上100Pa以下之壓力下藉由CVD法形成。藉此，Ge結晶層106之成長速度即不易受到開口105面積的影響。結果，例如Ge結晶層106之膜厚的均勻性即提昇。此外，此時，可抑制阻礙層104表面中Ge結晶的沉積。
Ge結晶層106亦可在以含有含鹵素元素之氣體作為原料氣體之至少一部份的氣體環境中藉由CVD法形成。含鹵素元素之氣體亦可為氯化氫氣體或氯氣。藉此，即使在100Pa以上之壓力下藉由CVD法形成Ge結晶層106時，亦可抑制Ge結晶沉積於阻礙層104之表面。
另外，在本實施形態中，雖已說明Ge結晶層106與SOI晶圓102之表面相接所形成之情形，惟Ge結晶層106及SOI晶圓102之配置並不限定於此。例如，在Ge結晶層106與SOI晶圓102之間亦可配置其他層。上述其他層可為單一層，亦可包含複數層。
Ge結晶層106係例如依以下順序形成。首先，以低溫形成種晶。種晶係可為Six Ge1-x (式中，0≦x＜1)。種晶之成長溫度係可為330℃以上450℃以下。之後，可在將形成有種晶之SOI晶圓102之溫度升溫至預定溫度之後，形成Ge結晶層106。
晶種化合物半導體結晶108可以其上部較阻礙層104表面突出之方式以Ge結晶層106為晶核成長。例如，晶種化合物半導體結晶108係在開口105之內部成長至較阻礙層104表面突出。
晶種化合物半導體結晶108係例如為晶格匹配或虛擬晶格匹配於Ge結晶層106之4族、3-5族或2-6族化合物半導體。更具體而言，晶種化合物半導體結晶108係可為GaAs、InGaAs、Six Ge1-x (0≦x＜1)。此外，亦可在晶種化合物半導體結晶108與Ge結晶層106之間形成緩衝層。緩衝層係晶格匹配或虛擬晶格匹配於Ge結晶層106。舉例而言，緩衝層係具有含P之3-5族化合物半導體層。
晶種化合物半導體結晶108係為功能層之一例。晶種化合物半導體結晶108係與Ge結晶層106相接而形成。亦即，晶種化合物半導體結晶108係成長於Ge結晶層106上。舉一例而言，晶種化合物半導體結晶108係以磊晶成長方式成長。
晶種化合物半導體結晶108之算術平均粗度(以下亦稱為Ra值)係例如為0.02μm以下，較佳為0.01μm以下。藉此，即可使用晶種化合物半導體結晶108形成高性能的裝置。在此，Ra值係為表示表面粗度的指標，可根據JIS B0601-2001而算出。Ra值係可從中心線折回一定長度之粗度曲線，將藉由該粗度曲線與該中心線所獲得之面積除以所測量之長度來算出。
晶種化合物半導體結晶108之成長速度係可為300nm/min以下，較佳為200nm/min以下，尤佳為60nm/min以下。藉此，可將晶種化合物半導體結晶108之Ra值作成0.02μm以下。另一方面，晶種化合物半導體結晶108之成長速度係可為1nm/min以上，較佳為5nm/min以上。藉此，不需犧牲生產力，即可獲得品質優良之晶種化合物半導體結晶108。例如，可使晶種化合物半導體結晶108以1nm/min以上、300nm/min以下的成長速度成長。
另外，在本實施形態中雖已說明在Ge結晶層106之表面形成晶種化合物半導體結晶108之情形，惟不限定於此。例如，在Ge結晶層106、與晶種化合物半導體結晶108之間亦可配設中間層。中間層係可為單一層，亦可包含複數層。中間層係可在600℃以下，較佳為550℃以下形成。藉此，可使晶種化合物半導體結晶108之結晶性提昇。另一方面，中間層亦可在400℃以上形成。中間層亦可在400℃以上600℃以下形成。藉此，可使晶種化合物半導體結晶108之結晶性提昇。中間層例如為在600℃以下，較佳為550℃以下溫度所形成之GaAs層。
晶種化合物半導體結晶108係可依以下順序形成。首先，在Ge結晶層106之表面形成中間層。中間層之成長溫度係例如為600℃以下。之後，亦可在將形成有中間層之SOI晶圓102之溫度升溫至預定溫度之後，形成晶種化合物半導體結晶108。
第1化合物半導體結晶110係可將較阻礙層104之表面突出之晶種化合物半導體結晶108之預定面作為晶核的晶種面，沿著阻礙層104側向成長而形成。SOI晶圓102之面方位為(100)，在＜001＞方向形成開口105時，晶種化合物半導體結晶108之晶種面係為(110)面及與此面等效之面。在＜011＞方向形成開口105時，晶種化合物半導體結晶108之晶種面係為(111)A面及與此面等效之面。由於晶種化合物半導體結晶108之結晶性係藉由退火等而提昇，因此可形成結晶性良好之第1化合物半導體結晶110。
第1化合物半導體結晶110係可為晶格匹配或虛擬晶格匹配於晶種化合物半導體結晶108之4族、3-5族或2-6族化合物半導體。例如，第1化合物半導體結晶110係為GaAs、InGaAs、Six Ge1-x (0≦x＜1)。
第2化合物半導體結晶112係以第1化合物半導體結晶110之預定面作為晶種面，沿著阻礙層104側向成長而形成。如上所述，第2化合物半導體結晶112亦可在與第1化合物半導體結晶110不同的方向側向成長。
第2化合物半導體結晶112亦可晶格匹配或虛擬晶格匹配於Ge結晶層106。由於第2化合物半導體結晶112係以結晶性優異之第1化合物半導體結晶110之特定面作為晶種面而成長，因此形成結晶性優異之第2化合物半導體結晶112。藉此，第2化合物半導體結晶112即具有不含缺陷之無缺陷區域。
第2化合物半導體結晶112係可包含晶格匹配或虛擬晶格匹配於Ge結晶層106之2-6族化合物半導體或3-5族化合物半導體。第2化合物半導體結晶112係包含例如GaAs或InGaAs層。
在SOI晶圓102與Ge結晶層106相接觸之部分，係可於SOI晶圓102與Ge結晶層106之界面相接觸，而於SOI晶圓102內包含Si1-x Gex 層(0＜x＜1)。亦即，Ge結晶層106內之Ge原子亦可擴散於SOI晶圓102，形成SiGe層。此時，可提升Ge結晶層106層之上所形成之磊晶層之結晶性。另外，Si1-x Gex 層中Ge之平均組成x，係可設為在離SOI晶圓102及Ge結晶層106之界面之距離為5nm以上10nm以下之區域中為60%以上。此時，尤其可提升Ge結晶層106上所形成之磊晶層之結晶性。
另外，在本實施形態中，第2化合物半導體結晶112雖係以第1化合物半導體結晶110之特定面作為晶種面，而沿著阻礙層104側向成長之化合物半導體，惟晶種化合物半導體結晶108及第1化合物半導體結晶110亦可為一體形成之化合物半導體結晶。第2化合物半導體結晶112亦可以上述一體形成之化合物半導體結晶之特定面作為晶種面，而在阻礙層104上側向成長之化合物半導體。上述一體形成之晶種化合物半導體結晶，係可為以Ge結晶層106為晶核所成長之化合物半導體結晶，亦可形成為較阻礙層104之表面更凸出之晶種化合物半導體結晶。藉此，阻礙層104之至少一部份即形成於第2化合物半導體結晶112與SOI晶圓102之絕緣層164之間。
在第2化合物半導體結晶112之無缺陷區域上，亦可形成具有活性區域之主動元件。主動元件係例如為具備閘極絕緣膜114、閘極電極116、源極-汲極電極118之MISFET。MISFET係可為MOSFET(metal-oxide-semiconductor field-effect transistor，金屬氧化物半導體場效電晶體)。主動元件係可為HEMT。
閘極絕緣膜114係用以使閘極電極116與第2化合物半導體結晶112電性絕緣。以閘極絕緣膜114而言，係例如有AlGaAs膜、AlInGaP膜、氧化矽膜、氮化矽膜、氧化鋁膜、氧化鎵膜、氧化釓膜、氧化鉿膜、氧化鋯膜、氧化鑭膜、及此等絕緣膜之混合物或疊層膜。
閘極電極116係可為控制電極之一例。閘極電極116係用以控制以源極及汲極所例示之輸出入電極間之電流或電壓。以閘極電極116而言，係例如為鋁、銅、金、銀、鉑、鎢及其他之金屬、或高濃度摻雜之矽等半導體、氮化鉭、或金屬矽化物等。
源極-汲極電極118係可為輸出入電極之一例。源極-汲極電極118係與各個源極區域及汲極區域接觸。以源極-汲極電極118而言，係例如為鋁、銅、金、銀、鉑、鎢及其他之金屬、或以高濃度摻雜之矽等半導體、氮化鉭、或金屬矽化物等。
另外，在源極-汲極電極118之下部雖形成有源極及汲極之各區域，惟圖式中予以省略。此外，在閘極電極116之下部且為源極及汲極區域之間供形成通道區域之活性層，係可為第2化合物半導體結晶112本身，亦可為形成於第2化合物半導體結晶112上之層。在第2化合物半導體結晶112與活性層之間，係可形成緩衝層。以活性層或緩衝層而言，係例如為GaAs層、InGaAs層、AlGaAs層、InGaP層、ZnSe層等。
如第3圖所示，電子裝置100係具有6個MISFET。6個MISFET中，各3個MISFET係藉由閘極電極116及源極-汲極電極118之配線彼此連接。此外，以在SOI晶圓102之上形成有複數個Ge結晶層106之各個為晶核而成長之第2化合物半導體結晶112，係形成為在阻礙層104之上而未彼此相接觸。
由於複數個第2化合物半導體結晶112係形成為未彼此相接觸，因此在與鄰接之第2化合物半導體結晶112之間不會形成界面。因此，不會因該界面而產生缺陷。形成在第2化合物半導體結晶112上之主動元件，只要在其活性層實現優異之結晶性即可，而不會產生因第2化合物半導體結晶112形成為不相接觸所引起之缺失。
欲增加各主動元件中之驅動電流時，係例如將各主動元件並聯連接。另外，在第3至第5圖所例示之電子裝置中，係夾著開口105形成有2個MISFET。2個MISFET係可藉由化合物半導體層之蝕刻等而去除或離子植入等之非活性化，形成為彼此分離。
在本實施形態中，雖已說明種晶層包含藉由成長所形成之Ge結晶之情形，惟種晶層係可包含Six Ge1-x (0≦x＜1)。種晶層亦可包含Si含有率較低的Six Ge1-x 。種晶層亦可包含在500℃以下溫度所形成之GaAs。此外，種晶層亦可包含複數層。
在本實施形態中，雖係說明Si底板晶圓162、絕緣層164、Si結晶層166、Ge結晶層106、及晶格匹配或虛擬晶格匹配於經退火之Ge結晶層106之化合物半導體，係在與Si底板晶圓162之主面172大致垂直之方向依上述順序配置之情形，惟各部之位置關係並不限定於此情形。例如，化合物半導體係可與Ge結晶層106中與Si底板晶圓162之主面172大致垂直之面之至少1面相接，而晶格匹配或虛擬晶格匹配於Ge結晶層106。此時，Ge結晶層106與化合物半導體係在與Si底板晶圓162之主面172大致平行之方向並列配置。
在本實施形態中，雖係說明阻礙層104係形成於Si結晶層166之上，Ge結晶層106係形成於在阻礙層104所形成之開口105之內部之情形，惟不限定於此情形。阻礙層104亦可在形成Ge結晶層106之後，形成於形成有Ge結晶層106之區域以外之區域。例如，亦可依序具備Si底板晶圓162、絕緣層164、Si結晶層166、及經退火之Ge結晶層106，且具備將經退火之Ge結晶層106作為遮罩，藉由Si結晶層166之熱氧化所獲得之阻礙層104，或具備晶格匹配或虛擬晶格匹配於經退火之Ge結晶層106之化合物半導體。
此時，阻礙層104係沿著Ge結晶層106之側面，而且形成為較Ge結晶層106為厚。結果，形成以Ge結晶層106為中心之凹部。上述凹部係可為開口105之一例。此時，開口105之深寬比，係可藉由將Ge結晶層106之寬度設為「開口寬度」、且將從Ge結晶層106之上面至阻礙層104之上面之距離設為「開口深度」來算出。
第6圖至第10圖係顯示電子裝置100之製程中之剖面例。第6圖係顯示第3圖之A-A線剖面之製程之一部份之剖面例。如第6圖所示，準備依序具備Si底板晶圓162、絕緣層164、及Si結晶層166的SOI晶圓102。SOI晶圓102係可使用市售的SOI晶圓。接著，用以阻礙成長之阻礙層104係形成於SOI晶圓102之Si結晶層166上。阻礙層104係可藉由例如CVD(Chemical Vapor Deopsition)法、濺鍍法形成。在阻礙層104形成有到達SOI晶圓102之開口105。開口105係可藉由例如光微影法形成。另外，阻礙層104亦可藉由對Si結晶層166之一部分施行熱氧化而形成。
第7圖係顯示第3圖之A-A線剖面之製程中之剖面例。如第7圖所示，在開口105形成有Ge結晶層106。藉此，準備至少在一部分依序具備Si底板晶圓162、絕緣層164、Si結晶層166、Ge結晶層106的SOI晶圓102。Ge結晶層106係可進行退火。
第8圖係顯示接續第3圖之A-A線剖面圖之製程之剖面例。如第8圖所示，以Ge結晶層106為晶核，使晶種化合物半導體結晶108形成為較阻礙層104之表面凸出。亦即，晶種化合物半導體結晶108係形成為從阻礙層104之表面突出。
以晶種化合物半導體結晶108之預定面為晶種面，形成第1化合物半導體結晶110。在此階段中之剖面，係成為與第5圖相同。以晶種化合物半導體結晶108及第1化合物半導體結晶110之一例而言，於形成GaAs時，可利用MOCVD法或使用以有機金屬作為原料之MBE法之磊晶成長法。此時，在原料氣體係可利用TM-Ga(trimethyl gallium，三甲基鎵)、AsH3 (arsine，氫化砷)及其他的氣體。以成長溫度而言，係例如600℃以上700℃以下。
第9圖係顯示接續第3圖之A-A線剖面圖之製程之剖面圖。如第9圖所示，以第1化合物半導體結晶110之預定面為晶種面，在阻礙層104上側向成長第2化合物半導體結晶112。以第2化合物半導體結晶112之一例而言，於形成GaAs時，係可利用MOCVD法或使用以有機金屬為原料之MBE法之磊晶成長法。此時，在原料氣體係可利用TM-Ga、AsH3 及其他的氣體。
例如，若要促進在(001)面上之側向成長，係以在低溫成長條件下側向成長為較佳。具體而言，亦可在700℃以下之溫度條件，尤佳為650℃以下之溫度條件下成長。例如，在<110>方向側向成長時，係以在AsH3 之分壓較高之 條件下成長為較佳。更具體而言，係以在AsH3 之分壓在1×10-3 atm以上條件下成長為較佳。藉此，即可將<110>方向之成長率設為較<-110>方向之成長率大。
第10圖係顯示接續第3圖之A-A線剖面圖之製程之剖面圖。如第10圖所示，在第2化合物半導體結晶112之上，依序形成作為閘極絕緣膜114之絕緣膜、及作為閘極電極116之導電膜。所形成之該導電膜及絕緣膜係藉由例如光微影法進行圖案化。藉此而形成閘極絕緣膜114及閘極電極116。之後，形成作為源極-汲極電極118之導電膜。所形成之該導電膜係藉由例如光微影法進行圖案化，而獲得第4圖所示之電子裝置100。
第11及第12圖係顯示電子裝置100之其他製程之剖面例。如第11圖所示，準備在至少一部份區域中依序具備Si底板晶圓162、絕緣層164、Si結晶層166、Ge結晶層106之SOI晶圓102。Ge結晶層106係藉由蝕刻等進行圖案化，形成為單一或彼此分離。
例如，在SOI晶圓102形成結晶性之Ge膜之後，將該Ge膜蝕刻並保留一部分，藉此在SOI晶圓102之Si結晶層166之上形成Ge結晶層106。在上述蝕刻中，係可利用例如光微影法。另外，Ge結晶層106之最大寬度尺寸係可為5μm以下，較佳為2μm以下。在本說明書中，「寬度」係表示與SOI晶圓102之一方主面大致平行之方向之長度。
如第12圖所示，在SOI晶圓102中，於形成有Ge結晶層106之區域以外之區域形成阻礙層104。阻礙層104係使用例如利用Ge結晶層106作為防氧化遮罩之局部(local)氧化法而形成。之後的步驟，係與第8圖以後的步驟相同。
第13圖係顯示電子裝置200之平面例。另外，在第13圖中，係省略閘極電極及源極-汲極電極。電子裝置200中之第2化合物半導體結晶112係可具有捕捉缺陷之缺陷捕捉部120。缺陷捕捉部120係可以形成有Ge結晶層106及晶種化合物半導體結晶108之開口105為起點，形成至第2化合物半導體結晶112之端部。
缺陷捕捉部120之配置係藉由例如以預定配置形成開口105來控制。在此，上述預定配置係依據電子裝置200之目的而適當設計。開口105係可形成複數個。此外，上述複數個開口105係可等間隔形成。複數個開口105係可規則性形成，亦可例如週期性形成。在複數個開口105各個之內部係形成晶種化合物半導體結晶108。
第14圖係顯示電子裝置300之平面例。另外，在第14圖中，係省略閘極電極及源極-汲極電極。電子裝置300中之第2化合物半導體結晶112中，除了電子裝置200中之缺陷捕捉部120之外，尚具有缺陷捕捉部130。缺陷捕捉部130係以在第1化合物半導體結晶110之晶種面或阻礙層104以預定間隔所形成之缺陷中心為起點，形成至第2化合物半導體結晶112之端部。
缺陷中心係可藉由將物理性傷痕等形成於晶種面或阻礙層104而產生。物理性傷痕係例如藉由機械性刮痕、摩擦、離子植入等而形成。在此，上述預定間隔係依據電子裝置300之目的而適當設計。上述缺陷中心係可形成複數個。上述複數個缺陷中心係可等間隔形成。此外，上述複數個缺陷中心係可規則性形成，亦可例如週期性形成。
缺陷捕捉部120及缺陷捕捉部130係可在第2化合物半導體結晶112之成長階段形成。藉由形成缺陷捕捉部120及缺陷捕捉部130，可使第2化合物半導體結晶112之內部所存在之缺陷，集中於缺陷捕捉部120或缺陷捕捉部130。結果，可降低第2化合物半導體結晶112中非缺陷捕捉部120及缺陷捕捉部130之區域之應力(stress)等，而提高結晶性。因此，可降低在第2化合物半導體結晶112中形成電子裝置之區域之缺陷。
在使化合物半導體側向成長於SOI晶圓102之(100)面上時，係以矽晶圓之＜011＞方向較SOI晶圓102之＜0-11＞方向更易於使化合物半導體成長。在使化合物半導體成長於SOI晶圓102之＜0-11＞方向時，在側向成長之化合物半導體之端面會出現化合物半導體之(111)B面。由於此(111)B面穩定，因此易於形成平坦的面。故可在化合物半導體之(111)B面上形成閘極絕緣膜、源極電極、閘極電極及汲極電極而形成電子裝置。
另一方面，在使化合物半導體側向成長於SOI晶圓102之＜011＞方向時，在側向成長之化合物半導體之端面，會於反方向出現化合物半導體之(111)B面。此時，由於上側之(100)面可取得較寬，因此在(100)面上可形成電子裝置。此外，亦可使化合物半導體於SOI晶圓102之＜010＞方向及＜001＞方向在較高之氫化砷分壓條件下側向成長。在此等方向成長時，於側向成長之化合物半導體之端面，易於出現化合物半導體之(110)面或(101)面。亦可在化合物半導體之此等(110)面或(101)面上，形成閘極絕緣膜、源極電極、閘極電極及汲極電極而形成電子裝置。
第15圖係顯示電子裝置400之剖面例。第15圖之剖面例與第3圖中之A-A線剖面係同等。電子裝置400除具有緩衝層402之外，亦可具有與電子裝置100相同之構成。
緩衝層402係晶格匹配或虛擬晶格匹配於Ge結晶層106。緩衝層402係形成於Ge結晶層106與晶種化合物半導體結晶108之間。緩衝層402係可為含P之3-5族化合物半導體層。緩衝層402亦可為例如InGaP層。InGaP層係例如可藉由磊晶成長法而形成。
InGaP層係以例如MOCVD或使用有機金屬作為原料之MBE法形成。在此等成長法之原料氣體中，係使用例如TM-Ga、TM-In(trimethylindium，三甲基銦)、PH3 (phosphine，氫化磷)。使InGaP層磊晶成長時，例如，以650℃之溫度形成結晶薄膜。藉由形成緩衝層402，進一步提昇晶種化合物半導體結晶108之結晶性。
以PH3 處理之較佳處理溫度而言，係為例如500℃以上900℃以下。若較500℃低則不會顯現處理的效果，若較900℃高則Ge結晶層106會變質，故不佳。以更佳之處理溫度而言，係為例如600℃以上800℃以下。曝露處理係可藉由電漿等將PH3 活性化。
緩衝層402可為單一層，亦可包含複數層。緩衝層402係可在600℃以下，較佳為550℃以下形成。藉此而提昇晶種化合物半導體結晶108之結晶性。緩衝層402係可為在600℃以下，較佳為550℃以下之溫度所形成之GaAs層。緩衝層402係可在400℃以上形成。此時，在Ge結晶層106之與緩衝層402相對向之面，亦可藉由氣態的P化合物進行表面處理。
第16圖係顯示電子裝置500之剖面例。第16圖之剖面例係與第3圖中之A-A線剖面同等。電子裝置500之構成，除源極-汲極電極502之配置不同外，可與電子裝置100之構成相同。在電子裝置500中，MISFET係具有源極-汲極電極118及源極-汲極電極502。
源極-汲極電極502係為第1輸出入電極之一例。源極-汲極電極118係為第2輸出入電極之一例。如第16圖所示，第2化合物半導體結晶112之成長面係由源極-汲極電極502所覆蓋。亦即，源極-汲極電極502係亦形成於第2化合物半導體結晶112之側面。
藉由源極-汲極電極502亦形成於第2化合物半導體結晶112之側面，即可在與第2化合物半導體結晶112或形成於第2化合物半導體結晶112上之活性層(亦稱為載子移動層)的載子移動方向之延長線交叉的位置配置輸出入電極。藉此，載子移動變得容易，而提昇電子裝置500之性能。
第17圖係顯示電子裝置600之剖面例。第17圖之剖面例係與第3圖中之A-A線剖面同等。電子裝置600之構成，除源極-汲極電極602之配置不同之外，可與電子裝置500之構成相同。在電子裝置600中，MISFET係具有源極-汲極電極602及源極-汲極電極502。
第2化合物半導體結晶112在開口105上的區域，係藉由例如蝕刻而去除。如第17圖所示，藉由上述蝕刻所露出之第2化合物半導體結晶112之側面，係由源極-汲極電極602所覆蓋。藉此，載子在電子裝置600的移動變得更為容易，而電子裝置600之性能更為提昇。另外，在將Ge膜蝕刻而形成Ge結晶層106之後，於Ge結晶層106之形成區域以外之區域形成阻礙層104時，開口105係可掌握作為Ge結晶層106之形成區域。
此外，源極-汲極電極602係經由藉由蝕刻所露出之開口105之晶種化合物半導體結晶108或Ge結晶層106而與Si結晶層166連接。藉此，可將例如MISFET之一方輸出入端子維持於基板電位而降低雜訊。
第18圖係顯示電子裝置700之剖面例。第18圖之剖面例係與第3圖中之A-A線剖面同等。電子裝置700之構成，除具備下部閘極絕緣膜702及下部閘極電極704以外，係與電子裝置100之情形相同。
下部閘極電極704係隔著第2化合物半導體結晶112與閘極電極116相對向配置。下部閘極電極704係可形成於在阻礙層104之表面所形成之溝部。在下部閘極電極704 及第2化合物半導體結晶112之間，係形成有下部閘極絕緣膜702。
藉由在電子裝置700中以上述方式配置閘極電極116及下部閘極電極704，可容易實現雙閘極構造。藉此，即可提高閘極之控制性，甚至提昇電子裝置700之開關性能等。
第19圖係顯示半導體晶圓801之平面例。半導體晶圓801係在SOI晶圓802之上具備用於形成元件之區域803。區域803係如圖所示地在SOI晶圓802之表面配置複數個。此外，區域803係等間隔配置。
SOI晶圓802與SOI晶圓102係同等。換言之，複數個Ge結晶層106係在Si結晶層166之上等間隔設置。
第20圖係顯示區域803之一例。在區域803係形成有阻礙層804。阻礙層804與電子裝置100之阻礙層104係同等。阻礙層804係絕緣性。阻礙層804係為例如氧化矽層、氮化矽層、氮氧化矽層或氧化鋁層或將此等疊層之層。開口806與電子裝置100之開口105係同等。亦即，開口806係具有與開口105相同深寬比及面積。阻礙層804係在SOI晶圓802之上形成複數個。複數個阻礙層804係分別隔開間隔配置。例如，阻礙層804係形成為1邊為50μm以上400μm以下之正方形。此外，各阻礙層804係可隔開50μm以上500μm以下之間隔而等間隔地形成。
在本實施形態之半導體晶圓801中，係於第20圖所示之開口806，形成異質接合(junction)雙極電晶體(以下亦稱為HBT)作為電子元件。在以包圍開口806之方式形成之阻礙層804之上，係分別形成與HBT之集極(collector)連接之集極電極808，與射極(emitter)連接之射極電極810、及與基極(base)連接之基極電極812。另外，電極亦可取代為配線或配線之焊墊(bonding pad)。此外，電子元件之一例的HBT亦可依每一開口806形成一個。電子元件係可彼此連接，亦可並聯連接。
第21圖係半導體晶圓801之剖面圖之一例，且與屬於由阻礙層804所被覆之區域之被覆區域之開口806所形成之HBT一同顯示。半導體晶圓801係具備SOI晶圓802、阻礙層804、Ge結晶層820、緩衝層822、及化合物半導體功能層824。
SOI晶圓802在至少一部份區域依序具有Si底板晶圓862、絕緣層864、Si結晶層866。Si底板晶圓862、絕緣層864、Si結晶層866、與電子裝置100之Si底板晶圓162、絕緣層164、Si結晶層166係同等。Si底板晶圓862係包含主面872。主面872與Si底板晶圓162之主面172係同等。
阻礙層804係形成於Si結晶層866之上，用以阻礙化合物半導體功能層824之成長。阻礙層804係用以阻礙化合物半導體功能層824之磊晶成長。阻礙層804與阻礙層104係同等。
阻礙層804係以覆蓋Si結晶層866之一部份之方式設置。此外，在阻礙層804中係形成有貫通至Si結晶層866之開口806。阻礙層804之表面之形狀係可為正方形，阻礙層804係可在表面之中心具有開口806。阻礙層804係可與Si結晶層866相接而形成。
Ge結晶層820係具有與Ge結晶層106相同之構成。例如，Ge結晶層820係在阻礙層804之開口806之內部成長而形成。Ge結晶層820係選擇性在開口806之內部成長。
阻礙層804係用以阻礙在阻礙層804之表面之磊晶成長。結果，在阻礙層804之表面不會形成Ge結晶層820。另一方面，在開口806所露出之Si結晶層866未被阻礙層804所覆蓋，因此在開口806中，於Si結晶層866之上形成Ge結晶層820。Ge結晶層820係可與Si結晶層866相接而形成，亦可隔著中間層而形成。
緩衝層822係晶格匹配或虛擬晶格匹配於Ge結晶層820。緩衝層822係具有與緩衝層402相同之構成。緩衝層822係形成於Ge結晶層820與化合物半導體功能層824之間。緩衝層822係可為包含P之3-5族化合物半導體。緩衝層822係例如為InGaP層。InGaP層係例如藉由磊晶成長法而形成。
InGaP層與Si結晶層866相接而磊晶成長時，InGaP層不會形成於阻礙層804之表面，而選擇成長於Ge結晶層820之表面。以緩衝層822之其他例而言，係可為在Si結晶層866之上，於500℃以下溫度成長所形成之GaAs層。另外，半導體晶圓801係可不包含緩衝層822。此時，Ge結晶層820之與化合物半導體功能層824相對向之面，係可用包含P之氣體進行表面處理。
化合物半導體功能層824係晶格匹配或虛擬晶格匹配於Ge結晶層820。在化合物半導體功能層824中係形成例如HBT。HBT係為電子元件之一例。化合物半導體功能層824係可與Ge結晶層820相接而形成。亦即，化合物半導體功能層824係可與Ge結晶層820相接，或是隔著緩衝層822而形成。化合物半導體功能層824係可藉由成長而形成。例如，化合物半導體功能層824係藉由磊晶成長而形成。
化合物半導體功能層824係可為晶格匹配或虛擬晶格匹配於Ge結晶層820之3-5族化合物層或2-6族化合物層。化合物半導體功能層824係可為晶格匹配或虛擬晶格匹配於Ge結晶層820之3-5族化合物層，且包含Al、Ga、In中之至少一種作為3族元素、及包含N、P、As、Sb中之至少一種作為5族元素。例如化合物半導體功能層824係為GaAs層、或InGaAs層。
在化合物半導體功能層824中係形成HBT作為電子元件。另外，以形成於化合物半導體功能層824之電子元件而言，在本實施形態中雖係例示HBT，惟電子元件並不限定於HBT，亦可為例如發光二極體、高電子移動度電晶體(以下亦稱為HEMT)、太陽電池、薄膜感測器(sensor)。
在化合物半導體功能層824之表面係分別形成HBT之集極平台(mesa)、射極平台及基極平台。在集極平台、射極平台及基極平台之表面，係利用接觸孔(contact hole)形成集極電極808、射極電極810及基極電極812。化合物半導體功能層824係包含HBT之集極層、射極層及基極層。亦即，集極層係形成於緩衝層822之上，射極層係形成於緩衝層822與集極層之間，基極層係形成於緩衝層822與射極層之間。
集極層可為將載子濃度為3.0×1018 cm-3 、膜厚500nm之n+ GaAs層、及載子濃度為1.0×1018 cm-3 、膜厚500nm之n- GaAs層依序疊層的疊層膜。射極層可為將載子濃度為3.0×1017 cm-3 、膜厚30nm之n- InGaP層、載子濃度為3.0×1018 cm-3 、膜厚100nm之n+ GaAs層、及載子濃度為1.0×1019 cm-3 、膜厚100nm之n+ InGaAs依序疊層之疊層膜。基極層可為將載子濃度為5.0×1019 cm-3 、膜厚50nm之p- GaAs層。在此，載子濃度、膜厚之值係表示設計值。
在化合物半導體功能層824以外之Si層之至少一部份，係可形成MISFET880。如該圖所示，MISFET880係可具有井區(well)882、與閘極電極888。圖式雖未顯示，惟在井區882中亦可形成源極區域及汲極區域。此外，在井區882與閘極電極888之間，亦可形成閘極絕緣膜。
化合物半導體功能層824以外之Si層係可為Si底板晶圓862或Si結晶層866。MISFET880在Si結晶層866中，可形成於未由Ge結晶層820所覆蓋之區域。
此外，Si底板晶圓862可為單晶Si晶圓。此時，MISFET880可在單晶Si晶圓形成於未由Ge結晶層820及絕緣層864所覆蓋之區域。此外，在Si底板晶圓862或Si結晶層866中，不僅可形成由Si加工而形成之主動元件、功能元件之類的電子元件，亦可為形成於Si層上的配線、包含Si之配線、以及將該等組合所形成之電子電路、及MEMS(Micro Electronic Mechanical System，微機電系統)之至少一種。
另外，在本實施形態中，雖已說明包含種晶層藉由成長所形成之Ge結晶之情形，惟不限定於此情形。例如，種晶層與電子裝置100之情形相同，亦可為Six Ge1-x (0≦x＜1)。種晶層係可為Si之含有率較低的Six Ge1-x 。此外，種晶層係可包含在500℃以下溫度所形成之GaAs或InGaAs層。
實施例 (實施例1)
依據第6圖至第7圖所示之順序製作半導體晶圓，該半導體晶圓係在SOI晶圓102之上具備形成有開口105之阻礙層104、及在開口105之內部成長之Ge結晶層106。在SOI晶圓102上製作了25000個Ge結晶層106。此外，依據第6圖至第10圖所示之順序，依上述各Ge結晶層106製作電子裝置100。電子裝置係製造25000個。
在SOI晶圓102之Si底板晶圓162中係使用單結晶Si晶圓。以阻礙層104而言，係藉由CVD法形成SiO2 之後，利用光微影法，於阻礙層104形成開口105。開口105之深寬比係設為1。Ge結晶層106係使用GeH4 作為原料氣體藉由CVD法而形成。在Ge結晶層106之與SOI晶圓102之表面大致平行之方向的最大寬度係設為2μm。於形成Ge結晶層106之後，重複進行在800℃下進行10分鐘的高溫退火及在680℃下進行10分鐘的低溫退火而實施2階段退火。將上述2階段退火實施10次，藉此而獲得上述半導體晶圓。
在上述半導體晶圓之Ge結晶層106之上形成GaAs結晶作為晶種化合物半導體結晶108、第1化合物半導體結晶110及第2化合物半導體結晶112。GaAs結晶係使用TM-Ga及AsH3 作為原料氣體，且設成長溫度為650℃，藉由MOCVD法而形成。將AsH3 之分壓設為1×10-3 atm以成長第2化合物半導體結晶112。在第2化合物半導體結晶112之上形成高電阻AlGaAs之閘極絕緣膜114、Pt之閘極電極116、及W之源極-汲極電極118而獲得電子裝置100。
針對形成有Ge結晶層106之半導體晶圓，檢查在Ge結晶層106之表面是否有形成缺陷。檢查係藉由蝕刻坑法(etching pit)實施。結果，在Ge結晶層106之表面未發現缺陷。此外，針對10個電子裝置100檢查是否有貫通缺陷。檢查係藉由以TEM之面內剖面觀察來實施。結果，發現貫通缺陷之電子裝置100為0個。
依據本實施形態，由於在深寬比為(√3)/3以上之開口105形成Ge結晶層106，因此在形成有Ge結晶層106之時點，可形成具有結晶性優異之表面的Ge結晶層106。此外，依據本實施形態，係藉由對Ge結晶層106施行退火，而可使Ge結晶層106之結晶性更為提高。由於Ge結晶層106之結晶性提昇，因此以Ge結晶層106為晶核之晶種化合物半導體結晶108、以晶種化合物半導體結晶108之特定面為晶種面之第1化合物半導體結晶110、及以第1化合物半導體結晶110之特定面為晶種面之第2化合物半導體結晶112之結晶性提昇。
藉由以上之構成，即可提高形成在第2化合物半導體結晶112上的電子裝置100之活性層的結晶性，而可提高形成在屬於廉價晶圓之SOI晶圓102之上的電子裝置100之性能。此外，依據本實施形態之電子裝置100，由於係在SOI晶圓102之上所形成之第2化合物半導體結晶112形成電子元件，因此降低電子裝置100之寄生電容，而使電子裝置100之動作速度提昇。此外，得以降低洩漏至Si底板晶圓162的洩漏電流。
(實施例2)
繼製作具有2500個區域803之半導體晶圓801如下。在SOI晶圓802之Si底板晶圓862係使用單結晶Si晶圓。在藉由CVD法形成氧化矽之阻礙層804之後，利用光微影法形成開口806。開口806之深寬比係設為1。開口806之形狀係設1邊為100μm之正方形，而鄰接之開口806彼此係隔開500μm之間隔配置。在開口806之內部形成Ge結晶層820。Ge結晶層820係使用GeH4 作為原料氣體藉由MOCVD法而形成。在Ge結晶層820之與SOI晶圓802之表面大致平行方向之最大寬度係設為2μm。在形成Ge結晶層820之後，重複進行在800℃下進行2分鐘之高溫退火及在680℃下進行2分鐘之低溫退火而實施2階段退火。將上述2階段退火實施10次。
針對形成有Ge結晶層820之半導體晶圓801，檢查在Ge結晶層820表面是否有形成缺陷。檢查係藉由蝕刻坑法實施。結果，在Ge結晶層之表面，未發現缺陷。依上述方式，藉使Ge結晶層820選擇成長在藉由阻礙層804所分隔之開口806之內部，且對Ge結晶層820實施複數次2階段退火，而使Ge結晶層820之結晶性提昇。再者，藉由形成InGaP層作為緩衝層822，而可獲得具有呈結晶性優異之化合物半導體功能層824之GaAs層的半導體晶圓801。
接著，使用以同樣方式形成之半導體晶圓801來製作電子裝置。電子裝置係依以下方式製作。在區域803各個Ge結晶層820之上，形成InGaP之緩衝層822。緩衝層822係使用TM-Ga、TM-In及PH3 作為原料氣體，且設成長溫度為650℃，藉由MOCVD法而形成。
在緩衝層822之上依序形成載子濃度為3.0×1018 cm-3 、膜厚500nm之n+ GaAs層、及位在其上而載子濃度為2.0×1016 cm-3 、膜厚500nm之n- GaAS層作為HBT之集極層。在集極層之上，形成載子濃度為5.0×1019 cm-3 、膜厚50nm之p+ GaAs層作為HBT之基極層。在基極層之上，形成載子濃度為3.0×1017 cm-3 、膜厚30nm之n-InGaP層、載子濃度為3.0×1018 cm-3 、膜厚100nm之n+ GaAs層、及載子濃度為1.0×1019 cm-3 、膜厚100nm之n+ InGaAs層作為HBT之射極層。在此，載子濃度、膜厚之值係表示設計值。
藉此，即可形成包含基極層、射極層、集極層之化合物半導體功能層824。基極層、射極層、集極層之GaAs層係使用TM-Ga及AsH3 作為原料氣體，且設成長溫度為650℃，藉由MOCVD法而形成。之後，分別藉由預定的蝕刻形成基極層、射極層、集極層電極連接部。在化合物半導體功能層824之表面，形成集極電極808、射極電極810及基極電極812而製作HBT。關於射極層及集極層係藉由真空蒸鍍法形成AuGeNi層。至於基極層則係藉由真空蒸鍍法形成AuZn層。之後，在氫氣環境中於420℃下實施10分鐘熱處理而形成各電極。將各電極與上述驅動電路電性連接而製作電子裝置。
藉此，即可製作小型且耗電較少之電子裝置。此外，以二次電子顯微鏡(以下亦稱為SEM)觀察化合物半導體功能層824之表面，並未觀察到μm量級(order)之凹凸。
(實施例3)
製作半導體晶圓801該半導體晶圓801係在Si結晶層866與Ge結晶層820之間具備有在500℃以下之溫度所形成之GaAs層之緩衝層。上述半導體晶圓801除在Si結晶層866與Ge結晶層820之間形成緩衝層以外，均以與實施例2相同之方式製作。作為緩衝層之GaAs層，係使用TM-Ga及AsH3 作為原料氣體，且設成長溫度為450℃，藉由MOCVD而形成。藉此，即可使化合物半導體功能層824之結晶性提昇某種程度。
(實施例4)
製作Ge結晶層820之表面經PH3 氣體處理之半導體晶圓801。上述半導體晶圓801除未使用InGaP之緩衝層822之點、及在將Ge結晶層820之與化合物半導體功能層824相對向之面以PH3 氣體處理之後形成化合物半導體功能層824之點以外，均係以與實施例2相同之方式製作。藉此，即可使化合物半導體功能層824之結晶性提昇某種程度。
(實施例5)
第22圖係為實施例5至實施例13所使用之半導體晶圓之剖面示意圖。該半導體晶圓係具備Si晶圓2102、阻礙層2104、Ge結晶層2106、及化合物半導體2108。化合物半導體2108係例如包含晶種化合物半導體結晶108。
第23圖至第27圖係顯示退火溫度與Ge結晶層2106之平坦性之關係。第23圖係顯示未退火之Ge結晶層2106之剖面形狀。第24圖、第25圖、第26圖及第27圖係分別顯示在700℃、800℃、850℃、900℃下實施退火時之Ge結晶層2106之剖面形狀。Ge結晶層2106之剖面形狀係藉由雷射顯微鏡進行觀察。各圖之縱軸係顯示在與Si晶圓2102之主面垂直之方向之距離，且顯示Ge結晶層2106之膜厚。各圖之橫軸係顯示與Si晶圓2102之主面平行方向之距離。
在各圖中，Ge結晶層2106係依以下順序形成。首先，藉由熱氧化法在Si晶圓2102之表面形成SiO2 層之阻礙層2104，且在阻礙層2104形成被覆區域及開口。阻礙層2104之外形係與被覆區域之外形相等。Si晶圓2102係使用市售之單結晶Si晶圓。被覆區域之平面形狀係為一邊長度為400μm之正方形。接著，藉由CVD法使Ge結晶層2106選擇性地成長於開口之內部。
由第23圖至第27圖可得知，退火溫度愈低，Ge結晶層2106表面之平坦性愈良好。尤其是，退火溫度未達900℃時，Ge結晶層2106之表面顯示出優異之平坦性。
(實施例6)
製作具備Si晶圓2102、阻礙層2104、Ge結晶層2106、及發揮元件形成層功能之化合物半導體2108的半導體晶圓，並就形成在阻礙層2104之開口105之內部成長之結晶的成長速度與被覆區域之大小以及開口105之大小的關係進行調查。實驗之實施係改變形成在阻礙層2104之被覆區域之平面形狀及開口105之底面形狀，並測量一定時間中所成長之化合物半導體2108之膜厚。
首先，按以下順序，在Si晶圓2102之表面形成被覆區域及開口105。使用市售之單結晶Si晶圓作為Si晶圓2102之一例。藉由熱氧化法，在Si晶圓2102之表面形成SiO2 層作為阻礙層2104之一例。
將上述SiO2 層進行蝕刻，形成預定大小之SiO2 層。預定大小的SiO2 層係形成3個以上。此時，係以預定大小之SiO2 層之平面形狀成為相同大小之正方形之方式設計。此外，藉由蝕刻，在上述正方形之SiO2 層之中心，形成預定大小之開口105。此時，係以上述正方形之SiO2 層之中心、與上述開口105之中心一致之方式設計。按上述正方形之每一SiO2 層，各形成1個開口105。另外，在本說明書中，有將上述正方形之SiO2 層之一邊長度稱為被覆區域之一邊長度之情形。
接著，藉由MOCVD法，使Ge結晶層2106選擇性成長於上述開口105。原料氣體中係使用GeH4 。原料氣體之流量及成膜時間係分別設定為預定值。接著，藉由MOCVD法形成GaAs結晶作為化合物半導體2108之一例。GaAs結晶係在620℃、8MPa之條件下，磊晶成長於開口105之內部之Ge結晶層2106之表面。在原料氣體中係使用三甲基鎵及氫化砷。原料氣體之流量及成膜時間係分別設定為預定值。
形成化合物半導體2108之後，測量化合物半導體2108之膜厚。化合物半導體2108之膜厚係藉由針式段差儀(KLA Tencor公司製、Surface Profiler P-10)測量化合物半導體2108之3處位置之測量點的膜厚，再將該3處位置的膜厚予以平均來算出。此時，亦算出該3處位置之測量點之膜厚的標準偏差。另外，上述膜厚亦可藉由以穿透型電子顯微鏡或掃描型電子顯微鏡之剖面觀察法，直接測量化合物半導體2108之3處位置之測量點的膜厚，再將該3處位置之膜厚予以平均來算出。
藉由以上順序，針對將被覆區域之一邊長度設定為50μm、100μm、200μm、300μm、400μm或500μm等各種情形，改變開口105之底面形狀，而測量化合物半導體2108之膜厚。開口105之底面形狀係針對一邊為10μm之正方形、一邊為20μm之正方形、短邊為30μm而長邊為40μm之長方形等3種情形進行實驗。
另外，被覆區域之一邊長度為500μm時，複數個上述正方形之SiO2 層係一體形成。此時，一邊長度為500μm之被覆區域雖並未以500μm間隔配置，惟為方便起見，係表示成被覆區域之一邊長度為500μm之情形。此外，為方便起見，將鄰接之2個被覆區域之間的距離表示為0μm。
茲將實施例6之實驗結果顯示於第28圖及第29圖。第28圖係顯示實施例6各情形之化合物半導體2108之膜厚之平均值。第29圖係顯示實施例各情形之化合物半導體2108之膜厚之變動係數。
第28圖係顯示化合物半導體2108之成長速度與被覆區域之大小以及開口105之大小的關係。在第28圖中，縱軸係顯示在一定時間中成長之化合物半導體2108之膜厚[]，橫軸係顯示被覆區域之一邊長度[μm]。在本實施例中，化合物半導體2108之膜厚係為在一定時間中成長之膜厚，因此以該時間除該膜厚，獲得化合物半導體2108之成長速度之近似值。
在第28圖中，菱形之標記(plot)係顯示開口105之底面形狀之一邊為10μm之正方形時之實驗資料，而四角形之標記係顯示開口105之底面形狀之一邊為20μm之正方形時之實驗資料。在該圖中，三角形之標記係顯示開口105之底面形狀之長邊為40μm、短邊為30μm之長方形時之實驗資料。
從第28圖可得知上述成長速度係隨著被覆區域之大小變大而單調增加。此外，亦可得知上述成長速度在被覆區域之一邊長度為400μm以下時，大致為線形增加，且由於開口105之底面形狀所產生之參差不均情形較少。另一方面，可得知被覆區域之一邊長度為500μm時，相較於被覆區域之一邊長度為400μm以下時，成長速度急遽增加，且由於開口105之底面形狀所產生之參差不均較大。因此，阻礙層之與Si結晶層平行之面的最大寬度，係以400μm以下為較佳。
第29圖係顯示化合物半導體2108之成長速度之變動係數與相鄰接之2個被覆區域間之距離的關係。在此，所謂變動係數係指相對於平均值之標準偏差之比，可藉由以該膜厚之平均值除上述3處位置之測量點之膜厚的標準偏差來算出。在第29圖中，縱軸係顯示在一定時間中成長之化合物半導體2108之膜厚[]之變動係數、橫軸係顯示相鄰接之被覆區域間的距離[μm]。第29圖係顯示相鄰接之2個被覆區域間之距離為0μm、20μm、50μm、100μm、200μm、300μm、400μm及450μm時之實驗資料。在第29圖中，菱形之標記係顯示開口105之底面形狀之一邊為10μm之正方形時之實驗資料。
在第29圖中，鄰接之2個被覆區域間之距離為0μm、100μm、200μm、300μm、400μm及450μm之實驗資料，係分別與第28圖中之被覆區域之一邊長度為500μm、400μm、300μm、200μm、100μm及50μm時之實驗資料對應。至於相鄰接之2個被覆區域間之距離為20μm及50μm之資料，係按照與其他實驗資料相同之順序，分別就被覆區域之一邊長度為480μm及450μm之情形測量化合物半導體2108之膜厚而獲得。
從第29圖可得知，相較於相鄰接之2個被覆區域間之距離為0μm之情形，上述距離為20μm時，化合物半導體2108之成長速度極為穩定。從上述結果可得知，相鄰接之2個被覆區域只要稍稍分離，在開口105之內部成長之結晶成長速度就會穩定化。或是只要在鄰接之2個被覆區域間配置成長產生的區域，則上述結晶之成長速度就會穩定化。此外亦可得知，即使相鄰接之2個被覆區域間之距離為0μm，藉由將複數個開口105作等間隔配置，即可抑制上述結晶之成長速度之參差不均。
(實施例7)
將被覆區域之一邊長度設定為200μm、500μm、700μm、1000μm、1500μm、2000μm、3000μm或4250μm，並就各個情形以與實施例6之情形相同之順序製作半導體晶圓，並測量形成在開口105內部之化合物半導體2108之膜厚。在本實施例中，係以在Si晶圓2102上配置複數個相同大小之SiO2 層之方式形成該SiO2 層。此外，以使上述複數個SiP2 層彼此分離之方式形成該SiO2 層。開口105之底面形狀係與實施例6相同，並針對一邊為10μm之正方形、一邊為20μm之正方形、短邊為30μm而長邊為40μm之長方形等三種情形進行實驗。Ge結晶層2106及化合物半導體2108之成長條件係設定為與實施例6相同條件。
(實施例8)
除將三甲基鎵之供給量減半，使化合物半導體2108之成長速度為約一半以外，其餘均與實施例7之情形相同，並測量形成在開口105內部之化合物半導體2108之膜厚。另外，在實施例8中，係將被覆區域之一邊長度設定為200μm、500μm、1000μm、2000μm、3000μm或4250μm，並就開口105之底面形狀之一邊為10μm之正方形之情形進行實驗。
將實施例7及實施例8之實驗結果顯示於第30圖、第31圖至第35圖、第36圖至第40圖、及第1表。第30圖係顯示實施例7各情形之化合物半導體2108之膜厚平均值。第31圖至第35圖係顯示實施例7各情形之化合物半導體2108之電子顯微鏡相片。第36圖至第40圖係顯示實施例8各情形之化合物半導體2108之電子顯微鏡相片。第1表係顯示實施例7及實施例8各情形之化合物半導體2108之成長速度、及Ra值。
第30圖係顯示化合物半導體2108之成長速度、與被覆區域大小及開口105大小之關係。在第30圖中，縱軸係顯示在一定時間中成長之化合物半導體2108之膜厚，橫軸係顯示被覆區域之一邊長度[μm]。在本實施例中，由於化合物半導體2108之膜厚係為在一定時間中成長之膜厚，因此以該時間除該膜厚，獲得化合物半導體2108之成長速度之近似值。
在第30圖中，菱形之標記係顯示開口105之底面形狀之一邊為10μm之正方形時之實驗資料，而四角形之標記係顯示開口105之底面形狀之一邊為20μm之正方形時之實驗資料。在該圖中，三角形標記係顯示開口105之底面形狀之長邊為40μm、短邊為30μm之長方形時之實驗資料。
從第30圖可得知，被覆區域之一邊長度到4250μm之前，上述成長速度都會隨著被覆區域之大小變大而穩定增加。因此，阻礙層之與Si結晶層平行之面的最大寬度，係以4250μm以下為較佳。而由第28圖所示之結果及第30圖所示之結果可得知，相鄰接之2個被覆區域只要稍稍分離時，在開口105之內部成長之結晶的成長速度就會穩定化。或是，只要在鄰接之2個被覆區域間配置結晶成長產生區域，上述結晶之成長速度就會穩定化。
第31圖至第35圖係顯示針對實施例7之各情形，以電子顯微鏡觀察化合物半導體2108之表面之結果。第31圖、第32圖、第33圖、第34圖、第35圖係分別表示被覆區域之一邊長度為4250μm、2000μm、1000μm、500μm、200μm時之結果。由第31圖至第35圖可得知，化合物半導體2108之表面狀態會隨著被覆區域之大小變大而惡化。
在第36圖至第40圖中係顯示針對實施例8之各情形，以電子顯微鏡觀察化合物半導體2108之表面之結果。第36圖、第37圖、第38圖、第39圖、第40圖係分別顯示被覆區域之一邊長度為4250μm、2000μm、1000μm、500μm、200μm時之結果。從第36圖至第40圖可得知化合物半導體2108之表面狀態會隨著被覆區域之大小變大而惡化。此外，若與實施例7之結果比較，可得知化合物半導體2108之表面狀態已獲得改善。
第1表係顯示實施例7及實施例8各情形中化合物半導體2108之成長速度[/min]、及Ra值[μm]。另外，化合物半導體2108之膜厚係藉由針式段差儀來測量。此外，Ra值係根據由雷射顯微鏡裝置所作的觀察結果來算出。從第1表可得知，化合物半導體2108之成長速度愈小，表面粗度愈獲得改善。此外，可得知化合物半導體2108之成長速度為300nm/min以下時，Ra值為0.02μm以下。
(實施例9)
與實施例6相同方式製作具備：Si晶圓2102、阻礙層2104、Ge結晶層2106、及作為化合物半導體2108之一例之GaAs結晶之半導體晶圓。在本實施例中，係在Si晶圓2102之表面之(100)面形成阻礙層2104。第41圖至第43圖中係顯示在上述半導體晶圓上所形成之GaAs結晶之表面之電子顯微鏡相片。
第41圖係顯示使GaAs結晶在開口105之底面形狀之一邊方向與Si晶圓2102之＜010＞方向實質上平行之方式配置之開口105內部成長時之結果。在本實施例中，被覆區域之平面形狀係一邊長度為300μm之正方形。開口105之底面形狀係一邊為10μm之正方形。在第41圖中，圖中之箭頭係表示＜010＞方向。如第41圖所示，獲得形狀整齊之結晶。
從第41圖可得知，在GaAs結晶之4個側面出現有(10-1)面、(1-10)面、(101)面及(110)面。此外可得知，圖中，在GaAs結晶之左上角係出現(11-1)面，在GaAs結晶之右下角係出現(1-11)面。(11-1)面及(1-11)面係為與(-1-1-1)面等效之面，且為穩定之面。
另一方面可得知，圖中，在GaAs結晶之左下角及右上角未出現此種面。例如，圖中，左下角儘管可出現(111)面，然未出現(111)面。此可認為係由於圖中左下角被比(111)面更穩定之(110)面及(101)面夾持之故。
第42圖係顯示使GaAs結晶成長在以開口105之底面形狀之一邊方向與Si晶圓2102之＜010＞方向實質上平行之方式配置之開口105內部時之結果。第42圖係顯示從上方傾斜45°觀察時之結果。在本實施例中，被覆區域之平面形狀係一邊長度為50μm之正方形。開口105之底面形狀係一邊長度為10μm之正方形。在第42圖中，圖中之箭頭係顯示＜010＞方向。如第42圖所示，可獲得形狀整齊之結晶。
第43圖係顯示使GaAs結晶成長在以開口105之底面形狀之一邊方向與Si晶圓2102之＜011＞方向實質上平行之方式配置之開口105內部時之結果。在本實施例中，被覆區域之平面形狀係一邊長度為400μm之正方形。開口105之底面形狀係一邊長度為10μm之正方形。在第43圖中，圖中之箭頭係顯示＜011＞方向。如第43圖所示，相較於第41圖及第42圖，獲得形狀混亂之結晶。此可推測係由於在GaAs結晶之側面，出現相對較不穩定之(111)面之結果，而產生結晶形狀混亂之故。
(實施例10)
以與實施例6相同之方式製作具備：Si晶圓2102、阻礙層2104、Ge結晶層2106、及作為化合物半導體2108之一例之GaAs層的半導體晶圓。在本實施例中，係在Ge結晶層2106與化合物半導體2108之間形成中間層。在本實施例中，被覆區域之平面形狀係一邊長度為200μm之正方形。開口105之底面形狀係一邊為10μm之正方形。藉由CVD法在開口105之內部形成膜厚為850nm之Ge結晶層2106之後，在800℃下實施退火。
將Ge結晶層2106進行退火之後，將形成有Ge結晶層2106之Si晶圓2102之溫度設定成550℃，並藉由MOCVD法形成中間層。中間層係以三甲基鎵及氫化砷作為原料氣體成長。中間層之膜厚係為30nm。之後，將形成有中間層之Si晶圓2102之溫度升溫至640℃，然後藉由MOCVD形成作為化合物半導體2108之一例之GaAs層。GaAs層之膜厚係為500nm。至於除此以外的條件，均係以與實施例6相同之條件製作半導體晶圓。
第44圖中係顯示以穿透型電子顯微鏡觀察所製造之半導體晶圓之剖面之結果。如第44圖所示，在Ge結晶層2106及GaAs層並未觀察到差排。由此可得知，藉由採用上述構成，在Si晶圓上，可形成良質之Ge層、以及晶格匹配或虛擬晶格匹配於該Ge層之化合物半導體層。
(實施例11)
與實施例10相同之方式，在製作具備：Si晶圓2102、阻礙層2104、Ge結晶層2106、中間層、及作為化合物半導體2108之一例之GaAs層之半導體晶圓之後，使用所獲得之半導體晶圓製作HBT元件構造。HBT元件構造係依以下順序製作。首先，與實施例10之情形相同方式製作半導體晶圓。另外，在本實施例中，被覆區域之平面形狀係一邊長度為50μm之正方形。開口105之底面形狀係一邊為20μm之正方形。除此以外之條件，均係以與實施例10之情形相同之條件製作半導體晶圓。
接著，藉由MOCVD法，在上述半導體晶圓之GaAs層表面疊層半導體層。藉此，獲得依照Si晶圓2102、膜厚為850nm之Ge結晶層2106、膜厚為30nm之中間層、膜厚為500nm之無摻雜GaAs層、膜厚為300nm之n型GaAs層、膜厚為20nm之n型InGaP層、膜厚為3nm之n型GaAs層、膜厚為300nm之GaAs層、膜厚為50nm之p型GaAs層、膜厚為20nm之n型InGaP層、膜厚為120nm之n型GaAs層、膜厚為60nm之n型InGaAs層之順序配置之HBT元件構造。在所獲得之HBT元件構造配置電極，作成電子元件或電子裝置之一例之HBT元件。在上述半導體層中，使用Si作為n型雜質。在上述半導體層中，使用C作為p型雜質。
第45圖係顯示所獲得之HBT元件之雷射顯微鏡像。圖中，淡灰色部分係顯示電極。從第45圖可得知，在正方形被覆區域之中央附近所配置之開口105區域，並排有3個電極。上述3個電極由圖中左起分別顯示HBT元件之基極電極、射極電極及集極電極。經測量上述HBT元件之電性特性後，可確認電晶體動作。此外，針對上述HBT元件，藉由穿透型電子顯微鏡觀察剖面後，並未觀察到差排。
(實施例12)
與實施例11相同方式製作3個具有與實施例11相同構造之HBT元件。將所製作之3個HBT元件並聯連接。在本實施例中，被覆區域之平面形狀係長邊為100μm、短邊為50μm之長方形。此外，在上述被覆區域之內部設置3個開口105。開口105之底面形狀均係一邊為15μm之正方形。除此以外之條件，均係以與實施例11之情形相同之條件製作HBT元件。
第46圖係顯示所獲得之HBT元件之雷射顯微鏡像。圖中，淡灰色部分係顯示電極。從第46圖可得知並聯連接有3個HBT元件。測量上述電子元件之電性特性後，可確認電晶體動作。
(實施例13)
改變開口105之底面積而製作HBT元件，以檢查開口105之底面積與所獲得之HBT元件之電性特性之關係。以與實施例11相同之方式製作HBT元件。測量基極薄膜(base sheet)電阻值Rb[Ω/□]及電流放大率β作為HBT元件之電性特性。電流放大率β係以基極電流之值除集極電流之值而求出。在本實施例中，係針對開口105之底面形狀之一邊為20μm之正方形、短邊為20μm而長邊為40μm之長方形、一邊為30μm之正方形、短邊為30μm而長邊為40μm之長方形、或短邊為20μm而長邊為80μm之長方形之各情形來製作HBT元件。
開口105之底面形狀為正方形時，係以開口105之底面形狀之正交之2個邊之一邊為與Si晶圓2102之＜010＞方向平行，而另一邊與Si晶圓2102之＜001＞方向平行之方式形成開口105。開口105之底面形狀為長方形時，係以開口105之底面形狀之長邊與Si晶圓2102之＜010＞方向平行，而短邊與Si晶圓2102之＜001＞方向平行之方式形成開口105。被覆區域之平面形狀主要係針對1邊為300μm之正方形之情形進行實驗。
第47圖係顯示上述HBT元件相對於基極薄膜電阻值Rb之電流放大率β之比、與開口105之底面積[μm2 ]之關係。在第47圖中，縱軸係顯示以基極薄膜電阻值Rb除電流放大率β之值，而橫軸係顯示開口105之底面積。另外，在第47圖中雖未顯示電流放大率β之值，惟獲得電流放大率為70至100左右之較高值。另一方面，在Si晶圓2102整面形成相同的HBT元件構造，而形成有HBT元件時之電流放大率β係為10以下。
由此可得知，藉由在Si晶圓2102之表面局部地形成上述HBT元件構造，即可製作電性特性優異之裝置。尤其是開口105之底面形狀之一邊長度為80μm以下，或開口105之底面積為1600μm2 以下時，可製作電性特性優異之裝置。此時，關於在開口105之內部所設之種晶之底面，最大寬度亦為80μm以下，或面積為1600μm2 以下。在此，種晶之底面之最大寬度係指連結種晶之底面之任意2點之各直線長度中最大長度。
從第47圖可得知，開口105之底面積為900μm2 以下時，相較於開口105之底面積1600μm2 時，電流放大率β相對於基極薄膜電阻值Rb之比之參差不均較小。由此可得知，開口105之底面形狀之一邊長度為40μm以下，或開口105之底面積為900μm2 以下時，能以良好良率製造上述裝置。此時，關於在開口105內部所設之種晶之底面，最大寬度亦為40μm以下，或面積為900μm2 以下。
如上所述，藉由半導體晶圓之製造方法可製作下列半導體晶圓，而該半導體晶圓之製造方法係包括以下製造步驟：在Si晶圓之主面形成阻礙成長之阻礙層之步驟；將阻礙層圖案化，且將貫通相對於晶圓主面大致垂直之方向以使晶圓露出而成之開口105形成於阻礙層之步驟；與開口105內部之晶圓相接而使Ge層成長之步驟；及使功能層在Ge層上成長之步驟。藉由半導體晶圓之製造方法可製作下列半導體晶圓，而該半導體晶圓之製造方法係包括以下製造步驟：在Si晶圓上形成具有開口105並用以阻礙成長之阻礙層之步驟；在開口105內形成Ge層之步驟；及在形成Ge層之後，形成功能層之步驟。
依上所述，即可製作半導體晶圓，而該半導體晶圓係在Si晶圓之主面形成阻礙成長之阻礙層，且將開口105形成於阻礙層，而該開口105係貫通在相對於晶圓主面大致垂直方向以使晶圓露出，且使Ge層與開口105內部之晶圓相接而成長，並使功能層在Ge層上成長而獲得半導體晶圓，該半導體晶圓係包括：Si晶圓；阻礙層，設於晶圓上，具有開口105，用以阻礙成長；Ge層，形成於開口105內；及功能層，在形成Ge層後所形成。
依上所述，即可製作電子裝置，該電子裝置係在Si晶圓之主面形成阻礙成長之阻礙層，且將開口105形成於阻礙層，而該開口105係貫通在相對於晶圓主面大致垂直方向以使晶圓露出，且使Ge層與開口105內部之晶圓相接而成長，且使功能層在Ge層上成長，並在功能層形成電子元件而獲得電子裝置，該電子裝置係包括：Si晶圓；阻礙層，設於晶圓上，具有開口105，用以阻礙成長；Ge層，形成於開口105內；功能層，在形成Ge層後所形成；及電子元件，形成於功能層。
(實施例14)
第48圖係顯示所製作之半導體晶圓中結晶剖面之掃描型電子顯微鏡相片。第49圖係為顯示以易於觀看第48圖之相片為目的所示之示意圖。該半導體晶圓係依以下方法製作。準備以(100)面為主面之Si晶圓2202，在Si晶圓2202上形成SiO2 膜2204作為絕緣膜。在SiO2 膜2204形成到達Si晶圓2202主面之開口105，且在露出於該開口105內部之Si晶圓2202之主面，藉由使用四氫化鍺(monogermane)為原料之CVD法形成Ge結晶2206。Si晶圓2202、SiO2 膜2204、及Ge結晶2206係分別與Si結晶層166、阻礙層104、Ge結晶層106等同。
再者，藉由使用三甲基鎵及氫化砷為原料之MOCVD法，使成為晶種化合物半導體之GaAs結晶2208成長於Ge結晶2206之上。GaAs結晶2208係與晶種化合物半導體結晶108等同。在GaAs結晶2208之成長中，首先係在550℃下進行低溫成長，之後在640℃之溫度下成長。在640℃溫度下之成長時之氫化砷分壓係為0.05kPa。可確認GaAs結晶2208成長於Ge結晶2206之上。以GaAs結晶2208之晶種面而言，可確認(110)面已出現。
接下來，進一步使屬於側向成長化合物半導體層之GaAs結晶2208成長。側向成長時之成長溫度係為640℃，氫化砷分壓係為0.43kPa。
第50圖係顯示所獲得之結晶之剖面之掃描型電子顯微鏡相片。第51圖係為以易於觀看第50圖之相片為目的而繪示之示意圖。由該圖可確認GaAs結晶2208在SiO2 膜2204之上具有側向成長面，而GaAs結晶2208亦在SiO2 膜2204之上側向成長。由於側向成長之部分係成為無缺陷區域，因此藉由在該側向成長之部分形成電子裝置，即可形成性能優異之電子裝置。
(實施例15)
與實施例14同樣地使Ge結晶2206選擇成長於Si晶圓2202之上而形成半導體晶圓。對該半導體晶圓實施800℃與680℃溫度之退火重復10次之循環退火。將所獲得之半導體晶圓(以下稱為試料A)在Ge結晶2206與Si晶圓2202之界面的Si及Ge之元素濃度，藉由能量分散型螢光X線分析裝置(以下亦稱為EDX)進行評估。此外以相同方式，針對在Si晶圓2202上選擇成長Ge結晶之半導體晶圓，形成不實施循環退火之半導體晶圓(以下稱為試料B)，同樣藉由EDX進行評估。
第52圖係顯示關於試料A之Si元素之分布圖。第53圖係顯示關於試料A之Ge元素之分布圖。第54圖係顯示關於試料B之Si元素之分布圖。第55圖係顯示關於試料B之Ge元素之分布圖。第56圖係為以易於觀看第52圖至第55圖為目的而繪示之示意圖。在試料B中，Si晶圓2202與Ge結晶之間之界面較陡峭，相對於此，在試料A中，界面呈模糊不清之狀態，可確認Ge擴散至Si晶圓2202之中之情形。Si晶圓2202、SiO2 膜2204、及Ge結晶2206係分別與Si晶圓2102、阻礙層2104、及Ge結晶層2106等同。
關於試料A及試料B，限定在Si晶圓2202與Ge結晶2206之界面中之測量區域進行測量Si及Ge之元素強度積分值。第57圖係為顯示關於試料A之測量區域之SEM相片。前述元素強度積分值之測量區域，在第57圖(SEM相片)中，係設為Ge結晶2206存在於Si晶圓2202上之位置，且為從該Si晶圓2202與Ge結晶2206之界面(在前述SEM相片中所觀察之界面)進入Si晶圓2202側10至15nm之位置。
第58圖係顯示關於第57圖所示之測量區域之Si及Ge之元素強度積分值。第59圖係為顯示關於試料B之測量區域之SEM相片。第60圖係顯示關於第59圖所示之測量區域之Si及Ge之元素強度積分值。在試料B中，幾乎未檢測出Ge之信號，完全是Si之信號，相對於此，在試料A中，Ge信號之檢測量相對較大。由此可得知，在試料A中，Ge係擴散於Si晶圓2202中。
在Si晶圓2202與SiO2 膜2204相接之區域，繪製Si元素之深度方向分布圖時，將Si晶圓2202中之Si之強度與SiO2 膜2204中之Si之強度之合計成為50%之位置定為Si晶圓2202與Ge結晶之界面，以測量從該界面起進入Si晶圓2202側5nm至10nm之範圍之Ge及Si各個元素強度比。從各元素強度比，算出關於各元素之深度方向之積分值，而算出各元素積分值之比(Ge/Si)。
結果，在試料A中為3.33，而在試料B中為1.10。藉此可算出從Si晶圓2202與Ge結晶2206之界面進入Si晶圓2202側5nm至10nm之範圍中之Ge之平均濃度在試料A為77%、在試料B中為52%。就試料A及試料B，藉由穿透型電子顯微鏡進行差排觀察結果發現，在試料A中並不存在到達Ge結晶2206表面之差排。另一方面，在試料B中，可確認以1×109 cm-2 左右密度到達結晶表面之差排的存在。從以上結果確認，循環退火之實施具有降低Ge結晶2206之差排之效果。
(實施例16)
藉由MOCVD法使GaAs結晶2208成長在與實施例15之試料A同樣施行循環退火之Ge結晶2206上，且進一步將由GaAs層及InGaP層所構成之多層構造膜疊層在該GaAs結晶2208上而作成試料C。此外，除未對Ge結晶2206施行後期退火(post anneal)以外，均以與上述相同之方式形成GaAs結晶2208及多層構造膜而作成試料D。
關於試料C及試料D，係施以與實施例15相同的EDX測量，以測量從Si晶圓2202與Ge結晶之界面進入Si晶圓2202側5nm至10nm之範圍之Ge及Si各元素強度比。再者，算出深度方向之積分值，並算出Ge及Si各積分值之比(Ge/Si)。試料C係為2.28，試料D係為0.60。藉此而算出從Si晶圓2202與Ge結晶之界面進入Si晶圓2202側5nm至10nm之範圍中之Ge之平均濃度，在試料C係為70%，在試料D係為38%。
關於試料C及試料D，進行藉由穿透型電子顯微鏡所作差排之觀察後，觀察到在試料C中未存在到達由GaAs層及InGaP層所構成之多層構造膜之差排，相對於此，在試料D中則有到達由GaAs層及InGaP層所構成之多層構造膜之差排。由以上可得知，從Si晶圓2202與Ge結晶之界面進入Si晶圓2202側5nm至10nm之範圍中之Ge之平均濃度為60%以上時，可於Ge結晶上形成更高品質之化合物半導體層。再者，較佳之Ge之平均濃度係為70%以上。
(實施例17)
在實施例17中，係根據本發明人等之實驗資料來說明藉由改變阻礙層之寬度而使裝置用薄膜之成長速度變化。所謂裝置用薄膜係指裝置用薄膜經加工成為半導體裝置之一部份之薄膜。例如在矽結晶上依序疊層複數個化合物半導體薄膜，且將所疊層之化合物半導體薄膜加工而形成半導體裝置時，所疊層之化合物半導體薄膜係包含於裝置用薄膜。此外，在所疊層之化合物半導體薄膜與矽結晶之間所形成之緩衝層亦包含於裝置用薄膜，而成為緩衝層或化合物半導體薄膜成長之核之晶種層亦包含於裝置用薄膜。
裝置用薄膜之成長速度會影響平坦性、結晶性等裝置用薄膜之特性。再者，裝置用薄膜之特性對於在該裝置用薄膜所形成之半導體裝置之性能有很大影響。因此，為了滿足從半導體裝置之要求規格所導出之裝置用薄膜之要求特性，需適當控制裝置用薄膜之成長速度。以下說明之實驗資料係顯示裝置用薄膜之成長速度因為阻礙層之寬度等而變化之情形。藉由使用該實驗資料，可設計阻礙層之形狀，而使裝置用薄膜之成長速度成為從裝置用薄膜之要求規格所導出之適當成長速度。
第61圖係顯示在實施例17所作成之半導體裝置用晶圓3000之平面圖案。半導體裝置用晶圓3000係在底板晶圓上具有阻礙層3002、裝置用薄膜3004及犧牲成長部3006。以阻礙層3002包圍裝置用薄膜3004、及犧牲成長部3006包圍阻礙層3002之方式形成阻礙層3002、裝置用薄膜3004及犧牲成長部3006。
阻礙層3002係形成為具有大致正方形之外形，且於正方形之中心部分形成大致正方形之開口部。開口部之一邊a係設為30μm或50μm。從阻礙層3002之外周邊至內周邊之距離，即阻礙層3002之寬度b係在5μm至20μm之範圍變化。以阻礙層3002而言，係使用二氧化矽(SiO2 )。二氧化矽在作為選擇MOCVD之磊晶成長條件下，其表面不會磊晶成長結晶。阻礙層3002係使用乾式熱氧化法在底板晶圓上形成二氧化矽膜，且藉由光微影法將該二氧化矽膜進行圖案化所形成。
藉由MOCVD法使化合物半導體結晶選擇磊晶成長在阻礙層3002以外之底板晶圓上。在由阻礙層3002所包圍之開口部磊晶成長之化合物半導體結晶係為裝置用薄膜3004，而包圍阻礙層3002之外側之阻礙層3002之化合物半導體結晶係為犧牲成長部3006。使GaAs結晶、InGaP結晶或經P型摻雜之GaAs結晶(p-GaAs結晶)成長作為化合物半導體結晶。使用三甲基鎵(Ga(CH3 )3 )作為Ga原料，且使用氫化砷(AsH3 )作為As原料。使用三甲基銦(Trimethylindium)(In(CH3 )3 )作為In原料，且使用氫化磷(PH3 )作為P原料。P型雜質之碳(C)摻雜係藉由調整溴三氯甲烷(bromotrichloromethane)(CBrCl3 )之添加量作為摻雜劑來控制。磊晶成長時之反應溫度係設為610℃。
第62圖係為顯示使GaAs磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004成長速度與阻礙層3002寬度之關係的曲線圖。第63圖係為顯示使GaAs磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004之成長速度與面積比之關係的曲線圖。第64圖係為使InGaP磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004成長速度與阻礙層3002寬度之關係的曲線圖。
第65圖係為使InGaP磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004之成長速度與面積比之關係的曲線圖。第66圖係為使p-GaAs磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004成長速度與阻礙層3002寬度之關係的曲線圖。第67圖係為使p-GaAs磊晶成長作為裝置用薄膜3004及犧牲成長部3006時之裝置用薄膜3004之成長速度與面積比之關係的曲線圖。
在第62圖至第67圖各圖中，縱軸係顯示化合物半導體結晶之成長速度比。成長速度比係為將在無阻礙層3002之平坦平面之成長速度設為1時，相較於在該平坦平面之成長速度之比值。面積比係為形成裝置用薄膜3004之區域面積，相對於將形成裝置用薄膜3004之區域面積與形成阻礙層3002之區域面積相加之總面積的比。
在各圖中，黑四角或黑菱形所示之標記係顯示實際之測量點。實線係顯示實驗線。實驗線係為1變數之2次函數，藉由最小二乘法求出各多項式之係數。為了比較，以虛線顯示無犧牲成長部3006時之裝置用薄膜3004之成長速度比。L1係為阻礙層3002之開口部面積為50μm□之情形，L2係為阻礙層3002之開口部面積為30μm□之情形。所謂無犧牲成長部3006之情形，係為相當於犧牲成長部3006之區域為由阻礙層3002所覆蓋之情形。
如第62圖至第67圖各圖所示，阻礙層3002之寬度愈大則成長速度愈大，而面積比愈小則成長速度愈大。此外，實驗線與測量點極為一致。因此可得知，可使用實驗線之2次函數來設計阻礙層3002以實現所希望之成長速度。
另外，此種實驗結果係可藉由思考以下之結晶成長機制來說明。亦即成膜中之結晶原料之Ga及As之原子，一般認為係由空間所飛來之分子或表面泳動之分子所供給。本發明人等認為像在選擇磊晶成長之MOCVD之反應環境下，結晶原料絕大多數係由表面泳動之分子所供給。此時，飛至阻礙層3002之原料分子(前驅體)，除從表面脫離者以外，均係泳動於阻礙層3002之表面，而供給至裝置用薄膜3004或犧牲成長部3006。在此，阻礙層3002之寬度愈大，則藉由表面泳動所供給之原料分子之絕對數就愈大，且裝置用薄膜3004之成長速度愈大。此外，相對於總面積之裝置用薄膜3004面積比愈小，則從阻礙層3002供給至裝置用薄膜3004之原料分子即相對變多。因此裝置用薄膜3004之成長速度變大。
只要以上述之成長機制為基礎，可掌握犧牲成長部3006之功能如下。亦即，若無犧牲成長部3006，則過剩之原料分子即供給至裝置用薄膜3004，而導致裝置用薄膜3004之表面混亂或結晶性之降低。換言之，藉由存在有犧牲成長部3006，將飛至阻礙層3002之原料分子適當取入至犧牲成長部3006，而適當控制原料分子供給至裝置用薄膜3004。犧牲成長部3006可謂具有藉由使原料分子犧牲成長並消耗，而抑制過剩之原料分子供給至裝置用薄膜3004之功能。
第68圖及第69圖係為觀察底板晶圓之傾斜角設為2°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。第68圖係為觀察磊晶成長後之狀態之電子顯微鏡相片，第69圖係為觀察退火後之狀態之電子顯微鏡相片。第70圖及第71圖係為觀察底板晶圓之傾斜角設為6°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。第70圖係為觀察磊晶成長後之狀態之電子顯微鏡相片，第71圖係為觀察退火後之狀態之電子顯微鏡相片。在此所謂傾斜角係指屬於底板晶圓之矽之表面從屬於結晶學上面方位之(100)面傾斜之角度。
如第68圖及第70圖所示，傾斜角為2°時之結晶表面，相較於傾斜角為6°時之結晶表面，表面之混亂較小。因此，相較於傾斜角6°，係以傾斜角2°為較佳。如第69圖及第71圖所示，退火後之結晶表面在任何傾斜角均良好。因此可得知，只要傾斜角為2°至6°之範圍，則可成長良好之結晶。
(實施例18)
第72圖係顯示由本發明人等所製造之異質接合雙極電晶體(HBT)3100之平面圖。HBT3100係具有將20個HBT元件3150並聯連接之構造。另外，在第72圖中係顯示底板晶圓之一部份，且僅顯示1個HBT3100之部分。在相同底板晶圓上雖亦形成測試圖案及其他半導體元件，惟在此省略說明。
20個HBT元件3150各個集極係以集極配線3124並聯連接，而各射極係以射極配線3126並聯連接，各基極係以基極配線3128並聯連接。另外，20個基極係區分為4個群組，且將各群組之5個基極分別並聯連接。集極配線3124係連接於集極墊3130，射極配線3126係連接於射極墊3132，基極配線3128係連接於基極墊3134。集極配線3124、集極墊3130、射極配線3126及射極墊3132係形成於相同之第1配線層，基極配線3128及基極墊3134係形成於較第1配線層上層之第2配線層。
第73圖係為顯示在第72圖以虛線所包圍之部分之顯微鏡相片。第74圖係為將在第73圖中以虛線所包圍之3個HBT元件3150之部分放大所顯示之平面圖。集極配線3124係連接於集極電極3116，射極配線3126係經由射極延伸配線3122而連接於射極電極3112，基極配線3128係經由基極延伸配線3120而連接於基極電極3114。在集極配線3124、射極延伸配線3122及基極延伸配線3120之下層係形成場(field)絕緣膜3118，藉由場絕緣膜3118將HBT元件3150及犧牲成長部與集極配線3124、射極延伸配線3122及基極延伸配線3120之間予以絕緣。在場絕緣膜3118之下層係形成阻礙層3102。在由阻礙層3102所包圍之區域形成HBT元件3150。第75圖係為觀察HBT元件3150之區域之雷射顯微鏡相片。
第76圖至第80圖係為依HBT3100之製程順序所示之平面圖。準備矽晶圓作為底板晶圓，藉由乾式熱氧化法在該底板晶圓上形成二氧化矽膜。之後，如第76圖所示，使用光微影法將二氧化矽膜進行圖案化而形成阻礙層3102。
如第77圖所示，使用選擇磊晶法，在由阻礙層3102所包圍之區域形成裝置用薄膜3108，且在包圍阻礙層3102之周圍區域形成犧牲成長部3110。裝置用薄膜3108係在屬於底板晶圓之矽晶圓上，依序疊層形成Ge晶種層、緩衝層、次(sub)集極層、集極層、基極層、射極層、次射極層。在裝置用薄膜3108疊層中、於射極層成長後、次射極層成長前，一度使氫化砷流量為零，在氫氣環境下，以670℃、3分鐘之條件進行退火。
如第78圖所示，在裝置用薄膜3108形成射極電極3112，且以射極電極3112為遮罩而在裝置用薄膜3108形成射極平台。在形成射極平台之階段，將裝置用薄膜3108蝕刻到露出基極層的深度。接著在形成集極電極3116之區域形成集極平台。在形成集極平台之階段，將裝置用薄膜3108蝕刻到露出次集極層之深度。再者，將裝置用薄膜3108之周邊部進行蝕刻而形成隔離(isolation)平台。
如第79圖所示，使二氧化矽膜成膜於整面而形成場絕緣膜3118，且在場絕緣膜3118開口連接於基極層之連接孔而形成基極電極3114。再者，在場絕緣膜3118開口連接於次集極層之連接孔而形成集極電極3116。另外，射極電極3112、基極電極3114及集極電極3116係採用鎳(Ni)及金(Au)之疊層膜。射極電極3112、基極電極3114及集極電極3116係藉由剝離(lift off)法而形成。以此方式形成HBT元件3150。
如第80圖所示，形成與射極電極3112連接之射極延伸配線3122、與射極延伸配線3122連接之射極配線3126、與基極電極3114連接之基極延伸配線3120、與集極電極3116連接之集極配線3124。射極延伸配線3122、射極配線3126、基極延伸配線3120及集極配線3124係採用鋁。再者，全面形成覆蓋射極延伸配線3122、射極配線3126、基極延伸配線3120及集極配線3124之聚醯亞胺膜作為層間絕緣層。在層間絕緣層之上，形成經由連接孔而與基極延伸配線3120連接之基極配線3128，而形成第74圖所示之HBT3100。
第81圖至第85圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。第81圖係顯示使基極-射極間之電壓變化時之集極電流及基極電流。四角之標記係為集極電流，三角之標記係為基極電流。第82圖係顯示使基極-射極間之電壓變化時之電流放大率。電流放大率係從基極-射極間電壓大約為1.15V之附近增加，而最大電流放大率在基極-射極間電壓達1.47V時達到106。第83圖係顯示相對於集極電壓之集極電流。該圖係顯示4個系列使基極電壓變化時之資料。藉由該圖，顯示集極電流在較廣之集極電壓之範圍下穩定流通。第84圖係顯示用以求出電流放大率成為1之截斷(cut off)頻率之實驗資料。在基極-射極間電壓為1.5V時獲得截斷頻率15GHz之值。第85圖係顯示用以求出電流放大率成為1之最大振盪頻率之實驗資料。在基極-射極間電壓為1.45V時獲得最大振盪頻率9GHz之值。
第86圖係為測量形成裝置用薄膜3108之階段中，藉由2次離子質量分析法所得深度分布圖之資料。As之原子濃度、C之原子濃度、InGaAs中之Si之原子濃度、及GaAs中之Si之原子濃度值係與各深度對應地顯示。範圍3202係為屬於次射極層及射極層之GaAs及InGaP。範圍3204係為屬於基極層之p-GaAs。範圍3206係為屬於集極層之n-GaAs。範圍3208係為屬於次集極層之n+GaAs及屬於蝕刻擋止(etch stop)層之InGaP。範圍3210係為屬於緩衝層之GaAs及AlGaAs。範圍3212係為屬於晶種層之Ge。
第87圖係為顯示與HBT3100同時形成之HBT之剖面之TEM相片。在矽晶圓3220之上依序形成有Ge層3222、緩衝層3224、次集極層3226、集極層3228、基極層3230、次射極層及射極層3232。而且，顯示與次集極層3226接觸形成集極電極3234、與基極層3230接觸形成基極電極3236、與射極層3232接觸形成射極電極3238。
第88圖係為用以比較之TEM相片，其中顯示在無阻礙層之全部晶圓上形成有裝置用薄膜之HBT。在3240所示之區域觀察到許多結晶缺陷，缺陷係到達屬於HBT之活性區域之射極-基極-集極區域。另一方面，在第87圖所示之HBT中，結晶缺陷極少。在第87圖所示之HBT中，雖獲得最大電流放大率為123，惟在第88圖之HBT中，最大電流放大率僅只30。
在以上說明中雖係例示以MISFET(metal-insulator-semiconductor field-effect transistor)作為電子裝置之一例。惟電子裝置並不限於MISFET，除MISFET以外，尚可例示MOSFET(金屬氧化物半導體場效電晶體)、HEMT(High Electron Mobility Transistor，高電子移動率電晶體)、(pseudomorphic-HEMT，假晶式高電子移動率電晶體)。再者，亦可例示MESFET(Metal-Semiconductor Field Effect Transistor，金屬半導體場效電晶體)等作為電子裝置100。
以上雖使用實施形態來說明本發明，惟本發明之技術範圍並不限定於上述實施形態所記載之範圍。在上述實施形態中，當然可由該行業業者進行各種變更及加以改良。由申請專利範圍之記載可明瞭，施加該種變更或改良之形態亦包含於本發明之技術範圍。
申請專利範圍、說明書、及圖式中所示裝置、系統、程式、及方法之動作、順序、步驟、及階段等各處理之執行順序，應注意只要非特別明示「之前」、「之先」等，且未在後處理使用前處理之輸出，即可以任意順序來實現。申請專利範圍、說明書、及圖式中之動作流程，為了方便雖使用「首先」、「接著」等，惟並非指應以此順序實施。
另外，在本說明書中，有時將依序疊層各要素之疊層方向稱為上方向。然而，上述記載並非限定電子裝置100等之疊層方向，在使用電子裝置100時要為上的方向。在本說明書中所謂「形成於…上」係指形成於疊層方向。此外，所謂「形成於…上」亦包括隔著其他層而形成之情形，而不僅為與對象接觸而形成之情形。
10．．．半導體晶圓
11．．．主面
12．．．底板晶圓
13．．．絕緣層
14．．．Si結晶層
15．．．阻礙層
16．．．種晶
17．．．開口
20．．．半導體晶圓
28．．．化合物半導體
100．．．電子裝置
102．．．SOI晶圓
104．．．阻礙層
105．．．開口
106．．．Ge結晶層
108．．．晶種化合物半導體結晶
110．．．第1化合物半導體結晶
112．．．第2化合物半導體結晶
114．．．閘極絕緣膜
116．．．閘極電極
118．．．源極-汲極電極
120．．．缺陷捕捉部
130．．．缺陷捕捉部
162．．．Si底板晶圓
164．．．絕緣層
166．．．Si結晶層
172．．．主面
200．．．電子裝置
300．．．電子裝置
400．．．電子裝置
402．．．緩衝層
500．．．電子裝置
502．．．源極-汲極電極
600．．．電子裝置
602．．．源極-汲極電極
700．．．電子裝置
702．．．下部閘極絕緣膜
704．．．下部閘極電極
801．．．半導體晶圓
802．．．SOI晶圓
803．．．區域
804．．．阻礙層
806．．．開口
808．．．集極電極
810．．．射極電極
812．．．基極電極
820．．．Ge結晶層
822．．．緩衝層
824．．．化合物半導體功能層
862．．．Si底板晶圓
864．．．絕緣層
866．．．Si結晶層
872．．．主面
880．．．MISFET
882．．．井區
888．．．閘極電極
2102．．．Si晶圓
2104．．．阻礙層
2106．．．Ge結晶層
2108．．．化合物半導體
2202．．．Si晶圓
2204．．．SiO2 膜
2206．．．Ge結晶
2208．．．GaAs結晶
3000．．．半導體裝置用晶圓
3002．．．阻礙層
3004．．．裝置用薄膜
3006．．．犧牲成長部
3100．．．HBT
3102．．．阻礙層
3108．．．裝置用薄膜
3110．．．犧牲成長部
3112．．．射極電極
3114．．．基極電極
3116．．．集極電極
3118．．．場絕緣膜
3120．．．基極延伸配線
3122．．．射極延伸配線
3124．．．集極配線
3126．．．射極配線
3128．．．基極配線
3130．．．集極墊
3132．．．射極墊
3134．．．基極墊
3150．．．HBT元件
3202．．．範圍
3204．．．範圍
3206．．．範圍
3208．．．範圍
3210．．．範圍
3212．．．範圍
3220．．．矽晶圓
3224．．．緩衝層
3226．．．次集極層
3230．．．基極層
3232．．．射極層
3234．．．集極電極
3236．．．基極電極
3238．．．射極電極
第1圖係概略性顯示半導體晶圓10之剖面之一例。
第2圖係概略性顯示半導體晶圓20之剖面之一例。
第3圖係顯示一實施形態的電子裝置100之平面例。
第4圖係顯示第3圖中之A-A線剖面。
第5圖係顯示第3圖中之B-B線剖面。
第6圖係顯示電子裝置100之製程中之剖面例。
第7圖係顯示電子裝置100之製程中之剖面例。
第8圖係顯示電子裝置100之製程中之剖面例。
第9圖係顯示電子裝置100之製程中之剖面例。
第10圖係顯示電子裝置100之製程中之剖面例。
第11圖係顯示電子裝置100之其他製程中之剖面例。
第12圖係顯示電子裝置100之其他製程中之剖面例。
第13圖係為顯示電子裝置200之平面例。
第14圖係為顯示電子裝置300之平面例。
第15圖係為顯示電子裝置400之平面例。
第16圖係為顯示電子裝置500之平面例。
第17圖係為顯示電子裝置600之平面例。
第18圖係為顯示電子裝置700之平面例。
第19圖係為顯示本實施形態之半導體晶圓801之平面例。
第20圖係放大顯示區域803。
第21圖係與形成在由阻礙層804所覆蓋之被覆區域之開口806之HBT一同顯示之半導體晶圓801之剖面例。
第22圖係顯示所作成之半導體晶圓之剖面之示意圖。
第23圖係顯示未進行退火之Ge結晶層2106之剖面形狀。
第24圖係顯示以700℃退火之Ge結晶層2106之剖面形狀。
第25圖係顯示以800℃退火之Ge結晶層2106之剖面形狀。
第26圖係顯示以850℃退火之Ge結晶層2106之剖面形狀。
第27圖係顯示以900℃退火之Ge結晶層2106之剖面形狀。
第28圖係顯示實施例6中化合物半導體2108之膜厚之平均值。
第29圖係顯示實施例6中化合物半導體2108之膜厚之變動係數。
第30圖係顯示實施例7中化合物半導體2108之膜厚之平均值。
第31圖係顯示實施例7中化合物半導體2108之電子顯微鏡相片。
第32圖係顯示實施例7中化合物半導體2108之電子顯微鏡相片。
第33圖係顯示實施例7中化合物半導體2108之電子顯微鏡相片。
第34圖係顯示實施例7中化合物半導體2108之電子顯微鏡相片。
第35圖係顯示實施例7中化合物半導體2108之電子顯微鏡相片。
第36圖係顯示實施例8中化合物半導體2108之電子顯微鏡相片。
第37圖係顯示實施例8中化合物半導體2108之電子顯微鏡相片。
第38圖係顯示實施例8中化合物半導體2108之電子顯微鏡相片。
第39圖係顯示實施例8中化合物半導體2108之電子顯微鏡相片。
第40圖係顯示實施例8中化合物半導體2108之電子顯微鏡相片。
第41圖係顯示實施例9中化合物半導體2108之電子顯微鏡相片。
第42圖係顯示實施例9中化合物半導體2108之電子顯微鏡相片。
第43圖係顯示實施例9中化合物半導體2108之電子顯微鏡相片。
第44圖係顯示實施例10中半導體晶圓之電子顯微鏡相片。
第45圖係顯示實施例11中HBT元件之雷射顯微鏡像。
第46圖係顯示實施例12中電子元件之雷射顯微鏡像。
第47圖係顯示HBT元件之電特性與開口區域面積之關係。
第48圖係顯示結晶剖面之掃描型電子顯微鏡相片。
第49圖係顯示以易於觀看第48圖之相片為目的而繪示之示意圖。
第50圖係顯示結晶剖面之掃描型電子顯微鏡相片。
第51圖係顯示以易於觀看第50圖之相片為目的而繪示之示意圖。
第52圖係顯示關於試料A之Si元素之分布圖(profile)。
第53圖係顯示關於試料A之Ge元素之分布圖。
第54圖係顯示關於試料B之Si元素之分布圖。
第55圖係顯示關於試料B之Ge元素之分布圖。
第56圖係顯示以易於觀看第52至55圖為目的而繪示之示意圖。
第57圖係顯示用以顯示關於試料A之測量區域之SEM相片。
第58圖係顯示關於第57圖所示測量區域之Si及Ge之元素強度積分值。
第59圖係顯示用以顯示關於試料B之測量區域之SEM相片。
第60圖係顯示關於第59圖所示測量區域之Si及Ge之元素強度積分值。
第61圖係顯示在實施例2所作成之半導體裝置用晶圓3000之平面圖案。
第62圖係為顯示裝置用薄膜3004之成長速度與阻礙層3002寬度之關係的曲線圖。
第63圖係為顯示裝置用薄膜3004之成長速度與面積比之關係之曲線圖。
第64圖係為顯示裝置用薄膜3004成長速度與阻礙層3002寬度之關係的曲線圖。
第65圖係為顯示裝置用薄膜3004之成長速度與面積比之關係的曲線圖。
第66圖係為顯示裝置用薄膜3004成長速度與阻礙層3002寬度之關係的曲線圖。
第67圖係為顯示裝置用薄膜3004之成長速度與面積比之關係的曲線圖。
第68圖係為觀察以底板晶圓之傾斜角為2°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。
第69圖係為觀察以底板晶圓之傾斜角為2°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。
第70圖係為觀察以底板晶圓之傾斜角為6°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。
第71圖係為觀察以底板晶圓之傾斜角為6°時之半導體裝置用晶圓3000之表面之電子顯微鏡相片。
第72圖係顯示異質雙極電晶體(HBT)3100之平面圖。
第73圖係為顯示在第20圖由虛線所包圍之部分之顯微鏡相片。
第74圖係為放大顯示在第21圖中由虛線所包圍之3個HBT元件3150之部分之平面圖。
第75圖係為觀察HBT元件3150之區域之雷射顯微鏡相片。
第76圖係為依HBT3100之製程順序而繪示之平面圖。
第77圖係為依HBT3100之製程順序而繪示之平面圖。
第78圖係為依HBT3100之製程順序而繪示之平面圖。
第79圖係為依HBT3100之製程順序而繪示之平面圖。
第80圖係為依HBT3100之製程順序而繪示之平面圖。
第81圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。
第82圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。
第83圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。
第84圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。
第85圖係為顯示所製造之HBT3100之各種特性之測量資料之曲線圖。
第86圖係為以2次離子質量分析法測量深度分布圖之資料。
第87圖係為顯示與HBT3100同時形成之HBT之剖面之TEM相片。
第88圖係顯示在無阻礙層之全部晶圓上形成有裝置用薄膜之HBT。
11．．．主面
12．．．底板晶圓
13．．．絕緣層
14．．．Si結晶層
15．．．阻礙層
16．．．種晶
17．．．開口
20．．．半導體晶圓
28．．．化合物半導體

Claims (31)

  1. 一種半導體晶圓，係依序具備底板晶圓、絕緣層、Si結晶層者，其特徵在具備：阻礙層，設於前述Si結晶層上，用以阻礙化合物半導體之成長，且具有貫通至前述Si結晶層之開口；種晶，設於前述開口之內部，且包含成長之Six Ge1-x (0≦x<1)結晶或在500℃以下溫度成長之GaAs；及化合物半導體，晶格匹配或虛擬晶格匹配於前述種晶。
  2. 如申請專利範圍第1項之半導體晶圓，其中，包含於前述化合物半導體之前述開口中之部分具有(√3)/3以上之深寬(aspect)比。
  3. 如申請專利範圍第1項之半導體晶圓，其中，前述化合物半導體係具有：晶種化合物半導體結晶，在前述種晶上，成長為較前述阻礙層之表面凸出；及側向成長化合物半導體結晶，以前述晶種化合物半導體結晶為晶核，沿著前述阻礙層側向成長。
  4. 如申請專利範圍第3項之半導體晶圓，其中，前述側向成長化合物半導體結晶係具有：第1化合物半導體結晶，以前述晶種化合物半導體結晶為晶核，沿著前述阻礙層側向成長；及第2化合物半導體結晶，以前述第1化合物半導體結晶為晶核，沿著前述阻礙層朝與前述第1化合物半導體結晶不同方向側向成長。
  5. 如申請專利範圍第3項之半導體晶圓，其中，前述側向成長化合物半導體結晶係為3-5族化合物半導體或2-6族化合物半導體。
  6. 如申請專利範圍第3項之半導體晶圓，其中，前述阻礙層係具有複數個前述開口；晶格匹配或虛擬晶格匹配於在前述複數個開口之各個內部所設之種晶的前述化合物半導體，係不與晶格匹配或虛擬晶格匹配於鄰接之前述開口之內部所設之種晶的前述化合物半導體相接。
  7. 如申請專利範圍第6項之半導體晶圓，其中，前述複數個開口係設成等間隔。
  8. 如申請專利範圍第1項之半導體晶圓，其中，前述種晶之與前述化合物半導體的界面，係藉由氣體之P化合物進行表面處理。
  9. 如申請專利範圍第1項之半導體晶圓，其中，前述化合物半導體係為3-5族化合物半導體或2-6族化合物半導體。
  10. 如申請專利範圍第9項之半導體晶圓，其中，前述化合物半導體係為3-5族化合物半導體，且包含Al、Ga、In中之至少一種作為3族元素、及包含N、P、As、Sb中之至少一種作為5族元素。
  11. 如申請專利範圍第1項之半導體晶圓，其中，前述化合物半導體係包含由含P之3-5族化合物半導體所構成之緩衝層； 前述緩衝層係晶格匹配或虛擬晶格匹配於前述種晶。
  12. 如申請專利範圍第1項之半導體晶圓，其中，復具備設置在前述Si結晶層中未由前述種晶所覆蓋之部分的Si半導體裝置。
  13. 如申請專利範圍第1項之半導體晶圓，其中，前述底板晶圓係為單結晶之Si；復具備設置在前述底板晶圓中未設有前述種晶之部分的Si半導體裝置。
  14. 如申請專利範圍第1項之半導體晶圓，其中，前述Si結晶層之形成前述種晶之面，係具有從選自(100)面、(110)面、(111)面、結晶學上與(100)面等效之面、結晶學上與(110)面等效之面、及結晶學上與(111)面等效之面任一者之結晶面傾斜之傾斜(off)角。
  15. 如申請專利範圍第14項之半導體晶圓，其中，前述傾斜角係為2°以上6°以下。
  16. 如申請專利範圍第1項之半導體晶圓，其中，前述開口之底面積係為1mm2 以下。
  17. 如申請專利範圍第16項之半導體晶圓，其中，前述底面積係為1600μm2 以下。
  18. 如申請專利範圍第17項之半導體晶圓，其中，前述底面積係為900μm2 以下。
  19. 如申請專利範圍第1項之半導體晶圓，其中，前述開口之底面之最大寬度係為80μm以下。
  20. 如申請專利範圍第19項之半導體晶圓，其中，前述開口之底面之最大寬度係為40μm以下。
  21. 如申請專利範圍第20項之半導體晶圓，其中，前述開口之底面之最大寬度係為5μm以下。
  22. 如申請專利範圍第1項之半導體晶圓，其中，前述底板晶圓係具有從(100)面或結晶學上與(100)面等效之面傾斜之傾斜角之主面；前述開口之底面係為長方形；前述長方形之一邊係與前述底板晶圓之<010>方向、<0-10>方向、<001>方向、及<00-1>方向中之任一方向實質平行。
  23. 如申請專利範圍第22項之半導體晶圓，其中，前述傾斜角係為2°以上6°以下。
  24. 如申請專利範圍第1項之半導體晶圓，其中，前述底板晶圓係具有從(111)面或結晶學上與(111)面等效之面傾斜之傾斜角之主面；前述開口之底面係為六角形；前述六角形之一邊係與前述底板晶圓之<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向、及<-101>方向中之任一方向實質平行。
  25. 如申請專利範圍第24項之半導體晶圓，其中，前述傾斜角係為2°以上6°以下。
  26. 如申請專利範圍第1項之半導體晶圓，其中，前述阻礙 層之外形之最大寬度係為4250μm以下。
  27. 如申請專利範圍第26項之半導體晶圓，其中，前述阻礙層之外形之最大寬度係為400μm以下。
  28. 一種電子裝置，係具備：基板(substrate)；絕緣層，設於前述基板上；Si結晶層，設於前述絕緣層上；阻礙層，設於前述Si結晶層上，用以阻礙化合物半導體之成長，且具有貫通至前述Si結晶層之開口；種晶，設於前述開口之內部，且包含成長之Six Ge1-x (0≦x<1)結晶或在500℃以下溫度成長之GaAs；化合物半導體，晶格匹配或虛擬晶格匹配於前述種晶；及半導體裝置，使用前述化合物半導體所形成。
  29. 如申請專利範圍第28項之電子裝置，其中，前述化合物半導體係具有：晶種化合物半導體結晶，在前述種晶上，成長為較前述阻礙層之表面凸出；及側向成長化合物半導體結晶，以前述晶種化合物半導體結晶為晶核，沿著前述阻礙層側向成長。
  30. 一種半導體晶圓之製造方法，係具備：準備依序具有：底板晶圓、絕緣層、Si結晶層之SOI晶圓的步驟；在前述Si結晶層上，設置用以阻礙化合物半導體 之成長之阻礙層的步驟；形成貫通至前述Si結晶層之開口於前述阻礙層的步驟；使種晶在前述開口之內部成長之步驟，該種晶係包含成長之Six Ge1-x (0≦x<1)結晶或在500℃以下溫度成長之GaAs；及使晶格匹配或虛擬晶格匹配於前述種晶之前述化合物半導體成長之步驟。
  31. 如申請專利範圍第30項之製造方法，其中，形成前述開口之步驟係包含等間隔形成複數個前述開口之步驟。
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