KR102167518B1 - 비고유 반도체 기판들 상의 넓은 밴드 갭 트랜지스터들 및 그 제조 방법들 - Google Patents

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Abstract

반도체 기판 상에 GaN 트랜지스터를 형성하는 기법들이 개시된다. 절연 층이 반도체 기판의 상부 상에 형성된다. Ⅲ-Ⅴ족 반도체 재료를 포함하는 트렌치 재료로 채워진 트렌치가 절연 층을 통해 형성되고, 반도체 기판 내로 연장된다. 트렌치 재료보다 낮은 결함 밀도를 갖는 Ⅲ-Ⅴ족 재료를 포함하는 채널 구조체가 트렌치에 인접하여 절연 층의 상부 상에 바로 형성된다. 소스 및 드레인이 채널 구조체의 반대측들 상에 형성되고, 게이트가 채널 구조체 상에 형성된다. 반도체 기판은 GaN 트랜지스터들 및 다른 트랜지스터들 모두가 형성될 수 있는 평면을 형성한다.

Description

비고유 반도체 기판들 상의 넓은 밴드 갭 트랜지스터들 및 그 제조 방법들{WIDE BAND GAP TRANSISTORS ON NON-NATIVE SEMICONDUCTOR SUBSTRATES AND METHODS OF MANUFACTURE THEREOF}
본 발명의 실시예들은 일반적으로 반도체 기판들 상의 넓은 밴드 갭 트랜지스터들 및 그들의 제조 방법들에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예들은 실리콘 기판들 상의 갈륨 질화물 트랜지스터들 및 그들의 제조 방법들에 관한 것이다.
전력 관리(PM) 및 무선 주파수(RF) 증폭은 스마트폰들, 태블릿들, 및 랩탑/노트북들과 같은 현대의 모바일 컴퓨팅 플랫폼들의 동작에서 수행되는 중요한 디바이스 프로세스들이다. 전력 관리 집적 회로들(PMIC) 및 무선 주파수 집적 회로들(RFIC)과 같이, 시스템 온 칩 제품들에 포함되고 이들 동작들을 수행하도록 설계된 집적 회로들(IC)은 높은 전압들 및 전계들을 견딜 수 있는 트랜지스터들을 요구한다. 구동 회로들에서 뿐만 아니라 출력 필터에서 DC-DC 변환을 위해 고전압 스위칭을 수행하는 PMIC들 및 RFIC들에 의해 직면되는 통상의 전압들은 예를 들어 통상의 리튬 배터리들에 의해 출력될 때 3.7V만큼 높을 수 있다. 그러나, 이러한 고전압들에서 수행하기 위해 실리콘 트랜지스터들을 이용하는 것은 실리콘의 낮은 밴드 갭(즉, 1.12eV)으로 인해 어려운 것으로 판명되었다. 예를 들어, 실리콘 기반 PMIC에서의 실리콘 트랜지스터가 3.7V의 전압들을 견디기 위해서, 트랜지스터 사이즈는 수십 밀리미터의 치수일 필요가 있을 것이다. 대안의 솔루션에서, PMIC에서의 실리콘 트랜지스터들은 직렬로 형성될 수 있다. 그러나, 이러한 구성들은 상당한 전력 손실들 및 높은 저항들을 갖고, 이는 짧은 배터리 수명 및 냉각 문제들을 초래한다. 그 결과, 현재의 솔루션들은 더 넓은 밴드 갭들을 갖는 대안의 반도체 재료들을 이용한다. 하나의 이러한 재료가 갈륨 질화물(GaN)이다.
GaN은, 트랜지스터들, 발광 다이오드들(LED), 및 고전력 집적 회로들을 포함하지만 이에 제한되지 않는 마이크로-전자 디바이스들에 관한 그것의 유익한 특성들에 대해 광범위하게 연구된 넓은 밴드 갭(즉, 3.4eV) 반도체 재료이다. GaN은 실리콘의 격자 상수보다 작은 격자 상수를 갖는 우르츠광(wurtzite) 결정질 구조를 갖고, 대략 1300cm2(vㆍs)-1인 실리콘의 전자 이동도와 유사한 전자 이동도를 갖는다.
현재, GaN은 브루트 포스(brute force)에 의해 넌-GaN 기판들 상에 헤테로에피택셜 성장된다(예를 들어, 넌-GaN 기판들 상의 에피택셜 GaN의 직접 성장). 비고유 기판들 상의 GaN의 브루트 포스 성장은 그들의 격자 구조들 및/또는 격자 상수들에서의 차이에 의해 야기되는 기판과 에피택셜 층 사이의 상당한 격자 부정합을 발생시킨다. 넌-GaN 기판과 GaN 에피택셜 층 사이의 격자 부정합은 쓰레딩 전위 결함들(threading dislocation defects)이 GaN 에피택셜 층과 넌-GaN 기판 사이의 계면으로부터 모든 방향들로 전파되게 한다.
이들 결함들의 양을 감소시키려는 노력으로, 종래의 솔루션들은 다수의 쓰레딩 전위들이 성장 도중에 어딘가에서 발생이 중지될 것이라는 희망으로 비고유 기판(예를 들어, 실리콘, 사파이어, 또는 실리콘 탄화물) 상에 GaN의 두꺼운 버퍼 층(예를 들어, 1㎛ 초과)을 성장시킨다. 그러나, 수 마이크로미터의 버퍼 GaN 성장으로도, 결과적인 GaN의 결함 밀도는 2E7 cm-2 미만의 결함 밀도를 달성할 수 없다. 또한, 버퍼 층은 상보성 금속 산화물 반도체들(CMOS)과 같이 실리콘 기판 상에 형성된 다른 트랜지스터들과 버퍼 층의 상부에 형성된 GaN 트랜지스터들 사이에 큰 높이 차이를 생성한다. 그 결과, 이러한 높이 차이는 동일한 기판 평면 상에서의 실리콘 CMOS 트랜지스터들과의 공동 집적(co-integration)을 위한 실리콘 기판들 상의 GaN 트랜지스터들의 직접적인 이종 집적을 방해한다.
도 1은 본 발명의 실시예에 따른 실리콘 기판 상에 실리콘 기반 finFET 트랜지스터와 공동 집적된 넓은 밴드 갭 트랜지스터의 등축도를 예시한다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 실리콘 기판 상에 실리콘 기반 finFET 트랜지스터와 공동 집적된 넓은 밴드 갭 트랜지스터를 형성하는 방법의 등축도들을 예시한다.
도 3은 본 발명의 일 구현으로 구현된 컴퓨팅 시스템을 예시한다.
비고유 반도체 기판들 상에 형성된 넓은 밴드 갭 트랜지스터들 및 그들의 제조 방법들이 개시된다. 본 발명의 실시예들은 본 발명의 철저한 이해를 제공하기 위해 특정 상세들과 관련하여 설명된다. 본 기술분야의 통상의 기술자라면, 본 발명의 실시예들이 이들 특정 상세들 없이 실시될 수 있다는 것을 이해할 것이다. 다른 경우들에서, 잘 알려진 반도체 프로세스들 및 장비는 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록 특정하게 상세히 설명되지 않는다. 추가로, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 일정한 비율로 그려지지 않는다.
본 발명의 실시예들은 반도체 기판들 상에 형성된 넓은 밴드 갭 트랜지스터들에 관한 것이다. 넓은 밴드 갭 트랜지스터들은 인접한 트렌치로부터 측방향 에피택셜 과성장(lateral epitaxial overgrowth)(LEO)에 의해 형성된다. 넓은 밴드 갭 트랜지스터를 위한 채널 구조체를 형성하기 위해 LEO를 이용하는 것은 큰 버퍼 층에 대한 필요성을 배제한다. 실시예들에서, 넓은 밴드 갭 트랜지스터들은 단결정질 실리콘 기판의 동일한 웨이퍼 평면 상에 실리콘 트랜지스터들과 공동 집적된다.
본 발명의 일 실시예에서, 단결정질 실리콘 기판이 제공된다. 실리콘 기판은 상부 실리콘 이산화물 절연 층을 포함한다. 채널 구조체가 실리콘 기판의 상부 실리콘 이산화물 절연 층의 상부에 바로 형성된다. 채널 구조체는 넓은 밴드 갭 반도체 재료로 이루어진다. 게이트 전극, 게이트 유전체 및 선택적인 게이트 스페이서들이 채널 구조체의 상부에 형성된다. 소스와 드레인이 채널 구조체에 바로 인접하여 배치된다. 소스와 드레인은 채널 구조체의 반대측들에 배치된다. 소스 바로 아래에서, 트렌치가 실리콘 기판의 상부 표면으로부터 실리콘 이산화물 절연 층을 통해 실리콘 기판 내로 연장된다. 따라서, 채널 구조체는 트렌치에 인접한다. 트렌치는 결함성 넓은 밴드 갭 반도체 재료로 이루어진 트렌치 재료를 포함한다. 트렌치 재료 및 채널 구조체는 동일한 반도체 재료로 이루어진다. 그러나, 채널 구조체는 트렌치 재료보다 현저하게 더 적은 결함들을 갖는다. 트렌치 재료는 소스와 열적으로 결합되어, 그에 따라 기판에 대해 직접적인 히트 싱크를 제공한다. 실리콘 이산화물 절연 층의 상부에 바로 채널 구조체를 형성하는 것은 넓은 밴드 갭 트랜지스터가 동일한 반도체 기판 상에서 트랜지스터와 공동 집적되는 것을 허용한다.
도 1은 본 발명의 실시예에 따른 실리콘 반도체 기판(102) 상에 finFET 트랜지스터와 공동 집적된 넓은 밴드 갭 트랜지스터의 등축도를 예시한다. 제1 콘택들(예를 들어, 소스 및 드레인 콘택들)과 같은 넓은 밴드 갭 트랜지스터 및 finFET 디바이스의 부분들 및 층간 유전체는 명확화를 위해 도시되지 않았다. 도 1의 영역 A에서의 예시는 반도체 기판(102) 상에 형성된 넓은 밴드 갭 트랜지스터들을 도시한다. 추가로, 도 1의 영역 B에서의 예시는 넓은 밴드 갭 트랜지스터들과 동일한 웨이퍼 평면에서 반도체 기판(102) 상에 형성된 finFET 트랜지스터를 도시한다. 도 1에 도시된 바와 같이, 넓은 밴드 갭 및 finFET 트랜지스터들은 서로와 공동 집적된다. 즉, 넓은 밴드 갭 트랜지스터 및 finFET 트랜지스터는 동일한 웨이퍼 평면 내에 나란히 형성된다. 2개의 구조체들 사이의 점선들은, 넓은 밴드 갭 트랜지스터가 finFET 트랜지스터에 인접하는지 또는 그것으로부터 멀리 떨어져 있는지에 관계없이 finFET 트랜지스터가 넓은 밴드 갭 트랜지스터와 동일한 웨이퍼 평면 상에 형성된다는 것을 나타낸다.
반도체 기판(102)은 벌크 단결정질 실리콘 기판과 같이 반도체 디바이스 제조를 위한 임의의 적합한 기판으로 이루어질 수 있다. 반도체 기판(102)은 반도체 기판(102)의 상부 표면 상에 형성된 유전체 층(104)을 포함한다. 이와 같이, 유전체 층(104)은 반도체 기판(102)을 전기적으로 격리시킨다. 실리콘 이산화물과 같은 임의의 적합한 유전체 재료가 유전체 층(104)을 형성하기 위해 이용될 수 있다.
도 1의 영역 A에 도시된 바와 같이, 채널 구조체(106)가 실리콘 기판(102)의 유전체 층(104) 상에 배치된다. 채널 구조체(106)는 넓은 밴드 갭 반도체 재료로 이루어진다. 일부 실시예들에서, 채널 구조체(106)는 2.0eV보다 큰 밴드 갭을 갖는 반도체 재료로 이루어진다. 다른 실시예들에서, 채널 구조체는 Ⅲ-Ⅴ족 재료로 이루어진다. 하나의 특정한 실시예에서, 채널 구조체(106)는 GaN으로 이루어진다. 유전체 층(104)은 채널 구조체(106)를 실리콘 기판(102)으로부터 전기적으로 격리시킨다. 기판(102)으로부터 채널 구조체(106)를 전기적으로 격리시키는 것은 트랜지스터 바디 누설 및 기생 커패시턴스를 유리하게 감소시킨다. 또한, 유전체 층(104)을 갖는 실리콘 기판(102)을 이용하는 것은 고가의 SOI(silicon-on-insulator) 기판에 대한 필요성을 유리하게 배제한다.
채널 구조체(106)는 그것의 결정질 구조 내에서 소량의 결함들을 가질 수 있다. 채널 구조체(106)의 결정질 구조 내의 결함들은 넓은 밴드 갭 트랜지스터가 턴 온될 때 채널 저항을 증가시킨다. 증가된 채널 저항은 트랜지스터가 비효율적으로 동작하게 한다. 이와 같이, 낮은 결함 밀도를 갖는 채널 구조체(106)가 소망된다. 하나의 특정한 실시예에서, 채널 구조체(106)의 결함 밀도는 측방향 에피택셜 과성장(LEO)의 이용으로 인해 1E9 cm-2보다 낮다. 대안의 실시예에서, 채널 구조체(106)의 결함 밀도는 2E7cm-2보다 낮다.
소스(108)와 드레인(110)이 채널 구조체(106)에 바로 인접하여 그리고 채널 구조체의 반대측들 상에 배치된다. 소스(108) 및 드레인(110)은 채널 구조체(106)로부터 에피택셜 성장될 수 있는 임의의 적합한 반도체 재료로 이루어진다. 예를 들어, 적합한 반도체 재료는 채널 구조체(106)의 합금이다. 실시예에서, 소스 영역(108) 및 드레인 영역(110)은 채널 구조체(106)보다 좁은 밴드 갭을 갖는 재료로 이루어진다. 이와 같이, 소스(108) 및 드레인(110)과 제1 콘택 사이의 접촉 저항이 최소화될 수 있다. 하나의 특정한 실시예에서, 채널 구조체(106)는 GaN으로 이루어지고, 소스(108) 및 드레인(110)은 인듐 갈륨 질화물(InGaN)로 이루어진다. 인듐 질화물은 0.9eV의 밴드 갭을 갖는다. 따라서, 인듐이 GaN과 합금으로 될 때, InGaN의 결과적인 전체 유효 밴드 갭은 3.4eV보다 낮다. 더욱이, InGaN은 GaN의 합금이기 때문에, InGaN은 채널 구조체(106)로부터 에피택셜 성장될 수 있다.
일부 실시예들에서, 드레인(110)은 유전체 층(104)의 상부 표면(105) 상에 바로 형성된다. 따라서, 소스(108)는 트렌치(107) 내에 형성된 트렌치 재료(115)의 상부 표면(123) 상에 바로 형성된다. 이와 같이, 트렌치 재료(115)는 채널 구조체(106)에 또한 인접한다. 트렌치 재료(115)의 상부 표면(123) 상에 바로 소스(108)를 형성하는 것은 소스(108)를 기판(102)과 열적으로 결합시킨다. 소스(108)와 기판(102) 사이의 열적 결합은 기판(102)에 대해 직접적인 히트 싱크를 유리하게 제공한다. 소스(108)가 일부 실시예들에서는 트렌치 재료(115) 상에 형성되지만, 다른 실시예들은 드레인(110)이 기판(102)과 열적으로 결합되도록 소스(108) 및 드레인(110)의 위치들을 스위칭할 수 있다.
실시예들에서, 트렌치 재료(115)는 채널 구조체(106)와 동일한 반도체 재료로 이루어진다. 예를 들어, 채널 구조체(106) 및 트렌치 재료(115) 모두는 GaN과 같은 Ⅲ-Ⅴ족 재료를 포함한다. 채널 구조체(106) 및 트렌치 재료(115)가 동일한 반도체 재료들로 이루어질 수 있지만, 채널 구조체(106) 내의 쓰레딩 전위 결함들(117)의 양은 트렌치 재료(115) 내의 쓰레딩 전위 결함들(117)의 양보다 현저하게 더 적다. 예를 들어, 채널 구조체(106) 및 트렌치 재료(115) 양자는 GaN으로 이루어질 수 있지만, 채널 구조체(106)는 1E9 cm-2 미만의 결함 밀도를 갖는 한편, 트렌치 재료(115)는 1E9 cm-2 초과의 결함 밀도를 갖는다. 채널 구조체(106)는 채널 구조체(106) 내의 결함들의 존재가 트랜지스터 효율 및 신뢰도를 감소시킬 수 있기 때문에 트렌치 재료(115)보다 낮은 결함 밀도를 갖는다. 트렌치 재료(115)는 채널 구조체(106)보다 현저하게 많은 결함들을 가질 수 있다. 통상의 트랜지스터 동작 조건들 하에서, 기판(102) 및 소스(108)는 등전위(equipotential)이다. 따라서, 트렌치(115) 및 소스(108)도 또한 등전위이다. 따라서, 전류가 트렌치 재료(115)를 통과하지 않는다. 이와 같이, 트렌치 재료(115)에서의 쓰레딩 전위들(117)의 높은 결함 밀도는 트랜지스터 동작에 대해 거의 영향을 미치지 않을 수 있다. 다른 실시예들에서, 트렌치 재료(115)는 채널 구조체(106)와 상이한 반도체 재료로 이루어진다. 예를 들어, 채널 구조체(106)는 GaN으로 이루어질 수 있고, 트렌치 재료(115)는 InGaN으로 이루어질 수 있다.
트렌치 재료(115)는 실리콘 기판(102)의 상부 표면(103) 상에 형성될 수 있다. 임의의 적합한 에피택셜 성장 프로세스가 실리콘 기판(102)의 상부 표면(103) 상에 트렌치 재료(115)를 형성할 수 있다. 일부 실시예들에서, 실리콘 기판(102)의 상부 표면(103)은 트렌치 재료(115)의 에피택셜 성장을 돕기 위한 수정된 표면일 수 있다. 제한이 아닌 예로서, 실리콘 기판(102)의 상부 표면(103)은 V-홈 프로파일을 갖도록 수정될 수 있다. V-홈 프로파일은, 글로벌 <100> 실리콘 기판 내에서 <111> 평면을 노출시키고 최저 포인트에 수렴하는 수정된 상부 표면들(103)을 갖는다. 평탄 표면 프로파일과 비교하여, V-홈 프로파일은 에피택셜 성장 동안 양호한 결정질 정합을 허용하는 배향으로 상부 표면(103)에서 실리콘 입방 결정들을 배열한다.
게이트 전극(112)이 채널 구조체(106) 상에 형성된다. 일부 실시예들에서, 게이트 전극(112)은 폴리실리콘 게이트 전극이다. 다른 실시예들에서, 게이트 전극(112)은 금속 게이트 전극이다. 유전체 층(113)이 게이트 전극(112)과 채널 구조체(106) 사이에 배치된다. 또한, 한 쌍의 게이트 스페이서들(114)이 게이트 전극(112)의 반대측들 상에 선택적으로 형성될 수 있다.
도 1의 영역 B에 도시된 바와 같이, finFET 트랜지스터와 같은 반도체 디바이스가 넓은 밴드 갭 트랜지스터와 동일한 웨이퍼 평면 상에 형성될 수 있다. finFET 트랜지스터는 실리콘 기반 트랜지스터일 수 있다. finFET 트랜지스터는 기판(102) 상에 형성된다. 기판(102)은 실리콘 기판(102)을 전기적으로 격리시키기 위해 실리콘 기판(102)의 상부 표면(105)에 위치된 유전체 층(104)을 포함한다. 핀(101)이 핀(101)의 상부 표면(143) 및 반도체 측벽들(144 및 145)의 부분들을 노출시키기 위해 실리콘 기판(102)으로부터 유전체 층(104)을 통해 연장된다. 게이트 전극(140)이 핀(101)의 3개의 노출된 표면들을 둘러싼다. 게이트 유전체(142)가 핀(101)과 게이트 전극(140) 사이에 배치된다.
본 발명의 특정한 실시예들은 도 2a 내지 도 2k와 관련하여 설명된 프로세스들에 따라 제조될 수 있다. 도 2a 내지 도 2d는 프로세스들이 수행될 때의 넓은 밴드 갭 트랜지스터 영역 A 및 finFET 트랜지스터 영역 B를 도시한다. 도 2e 내지 도 2k는 프로세스들이 계속 수행될 때의 넓은 밴드 갭 트랜지스터 영역 A만을 도시한다.
도 2a에서, 패터닝된 포토레지스트 마스크(226)를 갖는 반도체 기판(202)이 제공된다. 반도체 기판(202)은 반도체 디바이스 제조에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 반도체 기판(202)은 단결정질 반도체 기판이다. 반도체 기판(202)은 또한 실리콘(Si), 사파이어(Al2O3), 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 및 갈륨 인화물(GaP)일 수 있지만 이에 제한되지 않는다. 하나의 특정한 실시예에서, 기판은 글로벌 <100> 배향된 단결정질 실리콘 기판이다. 포토레지스트 마스크(226)는 반도체 기판(202)의 덮여지지 않은 영역들이 에칭되게 하기 위해 반도체 기판(202) 상에서 패터닝될 수 있다. 포토레지스트 마스크(226) 이외에, 개재 하드 마스크가 반도체 기판(202)의 에칭 동안 마스크 열화에 양호하게 저항하기 위해 먼저 패터닝될 수 있다. 실시예에서, 포토레지스트 마스크(226)는, finFET 트랜지스터들을 위한 핀들이 형성될 위치들을 정의하기 위해 finFET 트랜지스터 영역 B에서 패터닝된다. 다른 실시예에서, 포토레지스트 마스크(226)는, 트렌치들이 형성되고 넓은 밴드 갭 반도체 재료가 후속하여 성장될 위치들을 정의하기 위해 넓은 밴드 갭 트랜지스터 영역 A에서 패터닝된다.
다음으로, 도 2b에서, 핀들(201)이 반도체 기판(202)의 덮여지지 않은 영역들을 에칭함으로써 형성된다. 저부 표면(227)이 핀들(201) 사이에 놓여 있다. 각각의 핀(201)은 상부 표면(243), 및 제1 및 제2 반도체 측벽(244 및 245)을 갖는다. 핀들(201A) 및 저부 표면들(227A)이 넓은 밴드 갭 트랜지스터 영역 A에 형성되는 한편, 핀들(201B) 및 저부 표면들(227B)이 finFET 트랜지스터 영역 B에 형성된다. 3개의 핀들(201)이 도 2b에 도시되어 있지만, 다수의 더 많은 핀들(201)이 본 발명의 추가의 실시예들에 따라 형성될 수 있다는 것에 유의한다. 핀들(201)은 실질적으로 직사각형일 수 있지만, 다른 실시예들은 이에 제한되지 않는다. 핀들(201)은 Cl2 기반 프로세스 가스 혼합물을 이용하는 플라즈마 에칭 프로세스와 같은 임의의 적합한 이방성 에칭 프로세스에 의해 형성될 수 있다. 포토레지스트 마스크(226)는 핀들(201)의 형성 동안 제거될 수 있다. 일부 실시예들에서, 핀들(201A 및 201B)이 하나의 에칭 프로세스로 동시에 형성된다. 이와 같이, 핀들(201A 및 201B)은 형상 및 사이즈 양자에서 서로 실질적으로 유사할 수 있다. 대안의 실시예들에서, 핀들(201A 및 201B)은 적어도 2개의 상이한 에칭 프로세스들로 개별적으로 형성된다. 이와 같이, 저부 표면들(227A)이 저부 표면들(227B)보다 더 깊어, 넓은 밴드 갭 트랜지스터 디바이스 높이를 보상할 수 있다.
도 2c에 도시된 바와 같이, 그 후, 얕은 트렌치 격리(STI) 층(204)이 핀들(201)의 어느 측 상에 위치된 저부 표면(227) 상에 형성된다. STI 층(204)은 실리콘 이산화물과 같은 임의의 적합한 유전체 재료일 수 있다. STI 층(204)을 형성하기 위해, 하나의 퇴적 프로세스가 넓은 밴드 갭 트랜지스터 영역 A 및 finFET 영역 B에서 유전체 재료를 동시에 블랭킷 퇴적할 수 있다. 화학 기상 증착(CVD) 또는 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition)(PECVD)과 같지만 이에 제한되지 않는 임의의 잘 알려진 퇴적 프로세스가 유전체 재료를 블랭킷 퇴적할 수 있다. 유전체 재료를 블랭킷 퇴적한 이후에, 유전체 재료는 평탄화되고 후속하여 리세스되어 STI 층(204)을 형성할 수 있다. 화학적-기계적 연마(CMP) 프로세스와 같은 임의의 적합한 평탄화 프로세스가 유전체 재료를 평탄화하기 위해 이용될 수 있고, HF 습식 에칭 프로세스와 같은 임의의 적합한 에칭 프로세스가 유전체 재료를 리세스하여 STI 층(204)을 형성하기 위해 이용될 수 있다. STI 층(204)의 형성 이후에, 반도체 측벽들(244 및 245)의 일부만이 노출된다. STI 층(204)은, 개별 트랜지스터들 사이의 격리를 제공할 뿐만 아니라 기판으로부터 게이트 전극을 격리하기 위해 이용될 수 있는 격리 층을 제공한다.
다음으로, 도 2d에서, 넓은 밴드 갭 트랜지스터 영역 A에서의 핀들(201A)이 STI 층(204)에 대해 선택적으로 에칭된다. 실리콘을 에칭하지만 실리콘 이산화물을 실질적으로 에칭하지 않는 임의의 적합한 에칭 프로세스가 핀들(201A)을 제거하기 위해 이용될 수 있다. 트렌치들(207)이 선택적 에칭 프로세스를 수행한 이후에 반도체 기판(202) 내에 형성된다. 트렌치들(207)은 반도체 기판(202)의 상부 표면들(203)을 노출시키기 위해 STI 층(204)을 통해 반도체 기판(202) 내로 연장된다. 도 2d에 도시된 바와 같이, 추가의 에칭 프로세스가 반도체 기판(202)의 수정된 상부 표면(203)을 형성할 수 있다. 수정된 상부 표면(203)은 임의의 통상의 결정학적 에칭 프로세스에 의해 형성되는 V-홈 프로파일을 포함할 수 있다. 일 실시예에서, 수정된 상부 표면(203)은 수산화 칼륨(KOH) 또는 TMAH(tetramethyl ammonium hydroxide)과 같지만 이에 제한되지 않는 활성 용액(active solution)을 이용한 습식 에칭 프로세스에 의해 형성될 수 있다.
일부 실시예들이 넓은 밴드 갭 영역 A에서 STI 층(204)을 형성하기 위해 핀들(201A)을 이용하지만, 대안의 실시예들은 대신에 퇴적, 연마 및 에칭 기법을 이용할 수 있다. 예를 들어, 유전체 재료가 반도체 기판(202) 상에 초기에 블랭킷 퇴적될 수 있다. 그 후, 퇴적된 유전체 재료가 평탄화되어 유전체 층을 형성할 수 있다. 이어서, 트렌치(207)가 형성될 유전체 층의 영역들이 에칭되어 반도체 기판(202)을 드러낼 수 있다. 그 결과, 패터닝된 STI 층(204)이 형성된다. 패터닝된 유전체 층을 형성하는 임의의 다른 방법이 본 발명의 실시예들에 의해 구상될 수 있다는 것이 이해되어야 한다.
넓은 밴드 갭 트랜지스터 영역 A에서의 핀들(201A)이 선택적으로 에칭되지만, finFET 트랜지스터 영역 B에서의 핀들(201B)은 finFET 트랜지스터 구조체의 일부로서 남아 있을 수 있다. 일 실시예에서, finFET 트랜지스터는 CMOS 회로의 일부이다. 게이트 유전체(242)가 핀(201B)의 노출된 표면들의 일부 상에 배치된다. 게이트 전극(240)이 게이트 유전체(242)의 상부에 바로 형성된다. 이와 같이, 게이트 유전체(242)는 게이트 전극(240)과 핀(201B) 사이에 배치된다. 임의의 잘 알려진 퇴적 및 에칭 프로세스들이 게이트 유전체(242) 및 게이트 전극(240)을 형성하기 위해 이용될 수 있다. 도 2d에 완전한 구조체로서 도시되어 있지만, 영역 B에서의 finFET 트랜지스터는 영역 A에서의 넓은 밴드 갭 트랜지스터의 형성 이전에, 형성 동안에 또는 형성 이후에 프로세스들에 의해 형성될 수 있다. finFET 트랜지스터들을 형성하기 위한 임의의 잘 알려진 프로세스들이 영역 B에서 finFET 트랜지스터를 형성하기 위해 이용될 수 있다.
다음으로, 도 2e에서, 반도체 재료(216)가 기상 에피택시(vapor-phase epitaxy)(VPE), 분자 빔 에피택시(MBE), 또는 화학 기상 증착(CVD)과 같은 임의의 적합한 에피택셜 성장 프로세스에 의해 반도체 기판(202)의 상부 표면(203)으로부터 에피택셜 성장된다. 실시예에서, 반도체 재료(216)는 넓은 밴드 갭 재료(예를 들어, 2.0eV보다 큰 밴드 갭을 갖는 임의의 재료), Ⅲ-Ⅴ족 재료, 또는 비고유 기판 상의 에피택셜 성장 동안 그것의 결정 구조에서 전위들 및 적층 결함들로부터 손상을 받는 임의의 재료로 이루어진다. 일 실시예에서, 반도체 재료(216)는 GaN이다. 하나의 특정한 실시예에서, 반도체 재료(216)는 GaN이고, 비고유 기판(202)은 실리콘이다.
반도체 재료(216)는 초기에는 트렌치 재료(215)를 형성하는 트렌치(207)의 한정된 경계들 내에서 에피택셜 성장된다. 따라서, 반도체 재료(216)는 측방향으로 성장될 수 없다. 이와 같이, 반도체 재료(216)는 트렌치(207) 내에서 실질적으로 수직으로(즉, <0001> 방향으로) 성장된다. 쓰레딩 전위 결함들(217)이 에피택셜 성장 동안 반도체 재료(216)에 형성될 수 있다. 이들 결함들은 반도체 재료(216)와 비고유 기판(202) 사이의 격자 부정합에 의해 야기된다. 비고유 기판은 그것으로부터 반도체 재료가 에피택셜 성장되는 부정합 격자 구조 및/또는 부정합 격자 상수를 갖는 임의의 기판이다. 쓰레딩 전위 결함들(217)은 반도체 기판(202)의 상부 표면(203)으로부터 발생하여, 반도체 재료(216)를 통해 대부분 수직 방향으로 전파된다. 수평으로 그리고 대각으로 전파되는 쓰레딩 전위 결함들이 트렌치(207)의 측벽(209)에 대하여 종단된다. 이와 같이, 매우 적은 수평으로 그리고 대각으로 전파되는 쓰레딩 전위 결함들이 반도체 기판(202)의 상부 표면(205) 위로 계속 전파된다. 오히려, 수직으로 전파되는 결함들만이 상부 표면(205) 위로 계속 전파된다. 실시예들에서, 트렌치 재료(215)의 결함 밀도는 1E9 cm-2 초과이다.
기판(202)의 상부 표면(203)의 수정된 V-홈 프로파일은 반도체 재료(216)의 에피택셜 성장을 돕는다. 평탄한 <100> 표면 프로파일과 비교하여, V-홈 프로파일은 에피택셜 성장 동안 GaN 우르츠광 결정들과의 양호한 결정질 정합을 허용하는 배향으로 상부 표면(103)에서 실리콘 입방 결정들을 배열한다. 양호한 결정질 정합은 2개의 결정질 구조체들 사이의 격자 부정합의 부정적인 영향들을 유리하게 감소시킨다. 일 실시예에서, V-홈 프로파일은 평탄한 <100> 표면 프로파일 상에서의 성장에서 보여지는 바와 같이 41%로부터 17%로 격자 부정합을 감소시킨다.
반도체 재료(216)가 STI 층(204)의 상부 표면(205) 위에 성장될 때, 반도체 재료(216)는 측방향 에피택셜 과성장(LEO)에 의해 상부 표면(205) 상에 측방향으로(즉, <100> 방향으로) 성장된다. 측방향으로 성장된 반도체 재료(206)는, 수평으로 그리고 대각으로 전파되는 결함들(217) 대부분이 트렌치(207)의 측벽(209)에서 이미 종단되었기 때문에 쓰레딩 전위 결함들(217)을 거의 갖지 않을 수 있다. 이와 같이, STI 층(204)의 상부 표면(205) 상에 배치된 측방향으로 성장된 반도체 재료(206)는 현저하게 무결함("무결함(defect-free)")인 실질적으로 고품질 재료이다. 일 실시예에서, 측방향으로 성장된 무결함 반도체 재료(206)의 결함 밀도는 1E9 cm-2 미만이다. 대안의 실시예에서, 측방향으로 성장된 무결함 반도체 재료(206)의 결함 밀도는 2E7 cm-2 미만이다.
측방향으로 성장된 반도체 재료(206)는 그것의 LEO에서의 하나의 포인트에서 상부 표면(205) 위에서 거리(218)만큼 연장된다. 측방향으로 성장된 반도체 재료(206)가 계속 LEO함에 따라, 측부 표면들(219)은 <100> 방향으로 전파되고, 인접한 반도체 재료의 측부 표면들(219)이 합체하여 반도체 재료(216 및 206)의 블랭킷 층을 형성할 때까지 인접한 측방향으로 성장하는 반도체 재료(206)를 향해 연장된다.
이제 도 2f를 참조하면, 인접한 반도체 재료의 2개의 측부 표면들(219)이 합체되는 포인트에 심(seam)(224)이 형성된다. 인접한 측방향으로 오버플로우하는 재료들로부터 심(224)에 가해지는 압력은 심(224) 주위의 영역(222)에서 결함들을 형성하게 한다. 이와 같이, 반도체 재료(216 및 206)의 블랭킷 층은 결함성 영역들(221 및 222) 및 무결함 영역들(220)을 포함한다. 일부 실시예들에서, 결함성 영역들(221 및 222)에서의 반도체 재료(216)의 결함 밀도는 1E9 cm-2 초과인 한편, 무결함 영역들(220)에서의 무결함 반도체 재료(206)의 결함 밀도는 1E9 cm-2 미만이다. 따라서, 무결함 반도체 재료(206)는 트렌치 재료(215)보다 현저하게 더 낮은 결함 밀도를 갖는다. 반도체 재료(216 및 206)의 블랭킷 층을 형성한 이후에, 반도체 재료(216 및 206)의 블랭킷 층은 후속하여 평탄화된다. CMP와 같은 임의의 적합한 평탄화 프로세스가 원하는 경우에 반도체 재료(216 및 206)의 블랭킷 층을 평탄화하기 위해 수행될 수 있다.
도 2g에 도시된 바와 같이, 절연 층(228)이 반도체 재료(216 및 206)의 블랭킷 층의 상부에 바로 형성된다. 절연 층(228)은 실리콘 이산화물과 같은 임의의 적합한 유전체로 이루어질 수 있다. 임의의 잘 알려진 퇴적 기법이 절연 층(228)을 형성하기 위해 이용될 수 있다. 절연 층(228)은 후속 프로세스 조건에 대한 노출로부터 반도체 재료(216 및 206)의 블랭킷 층의 상부 표면을 격리한다.
다음으로, 도 2h에 도시된 바와 같이, 영역들(221 및 222)에서의 반도체 재료(216 및 206)의 블랭킷 층의 결함성 부분들이 에칭되어 채널 구조체들(206) 및 트렌치 재료(215)를 포함하는 트렌치들(207)을 형성한다. 그 결과, STI 층(204)의 상부 표면(205), 채널 구조체들(206)의 측부 표면들(211)뿐만 아니라 트렌치 재료(215)의 상부 표면들(223)이 노출된다. 트렌치 재료(215)의 상부 표면들(223) 및 채널 구조체들(206)의 측부 표면들(211)은 반도체 재료의 후속 에피택셜 성장을 위한 핵생성(nucleation) 표면들을 제공할 수 있다. 일부 실시예들에서, 트렌치 재료(215)의 상부 표면(223)은 도 2h에 도시된 바와 같이 STI 층(204)의 상부 표면(205)과 실질적으로 공면이다. 그러나, 대안의 실시예들에서, 트렌치 재료(215)의 상부 표면(223)은 STI 층(204)의 상부 표면(205)과 실질적으로 공면이 아니다. 이와 같이, 트렌치 재료(215)의 상부 표면(223)은 STI 층(204)의 상부 표면(205)보다 더 낮거나 더 높을 수 있다. 트렌치 재료(215)의 상부 표면(223)이 STI 층(204)의 상부 표면(205)보다 높은 실시예에서, 트렌치 재료(215)는 채널 구조체(206)에 바로 인접한다. 트렌치 재료(215)의 상부 표면(223)이 STI 층(204)의 상부 표면(205)보다 낮은 대안의 실시예에서, 트렌치(207)는 트렌치 재료(215)와 상이한 반도체 재료를 포함한다. 예를 들어, GaN으로 이루어진 트렌치 재료(215)는 트렌치(207) 외부로 에칭될 수 있고 이어서 InGaN으로 채워질 수 있다. 임의의 경우에, 트렌치(207)에서의 반도체 재료는 반도체 재료의 에피택셜 성장을 위한 핵생성 표면을 제공한다. 블랭킷 층(216)의 결함성 부분들을 제거하기 위해 임의의 적합한 마스킹 및 에칭 프로세스가 이용될 수 있다. 일 실시예에서, Cl2 플라즈마를 이용하는 건식 에칭 프로세스가 블랭킷 층(216 및 206)의 결함성 부분들을 제거하기 위해 이용된다.
그 후, 도 2i에 도시된 바와 같이, 소스(208) 및 드레인(210)을 위한 반도체 재료가 블랭킷 층(216 및 206)에 형성된 개구들 내에 에피택셜 성장된다. 이와 같이, 소스(208) 및 드레인(210)은 채널 구조체(206)에 대해 자체 정렬될 수 있다. 트렌치 재료(215)의 노출된 상부 표면(223) 및 채널 구조체(206)의 측부 표면들(211)은 소스(208) 및 드레인(210)이 에피택셜 성장할 수 있는 핵생성 표면들의 역할을 한다. 또한, 절연 층(228)은 채널 구조체(206)의 상부로부터의 반도체 재료의 에피택셜 성장을 방지한다. 이와 같이, 소스(208) 및 드레인(210)은 채널 구조체(206)의 반대측들 상에 형성된다. 드레인(210)은 STI 층(204)의 상부 표면(205) 상에 바로 배치될 수 있고, 소스(208)는 트렌치 재료(215)의 상부 표면(223) 상에 바로 형성되어 소스-인-트렌치 구조(source-in-trench structure)를 형성할 수 있다. 트렌치 재료(215) 상에서의 소스(208)의 핵생성은 소스(208)를 트렌치 재료(215)를 통해 기판(202)과 열적으로 결합시킬 수 있다. 소스(208)와 기판(202) 사이의 직접적인 열적 연통은 기판(202)에 대해 직접적인 히트 싱크를 제공하여, 유리하게는 트랜지스터 동작 동안 열 소산을 증대시킬 수 있다. 소스(208)가 일부 실시예들에서는 트렌치 재료(215) 상에 형성되지만, 대안의 실시예들은 소스(208) 및 드레인(210)의 위치들을 반전시킬 수 있다.
소스(208) 및 드레인(210)은 채널 구조체(206)와는 상이한 반도체 재료로 이루어질 수 있다. 그들의 반도체 재료들이 상이할 수 있지만, 소스(208) 및 드레인(210)의 격자 구조는 에피택셜 성장이 가능하도록 채널 구조체(206)와 유사할 수 있다. 실시예에서, 소스(208) 및 드레인(210)은 제1 콘택(미도시)과의 접촉 저항을 최소화하기 위해 채널 구조체(206)보다 좁은 전체 유효 밴드 갭을 갖는 반도체 재료로 이루어질 수 있다. 본 발명의 실시예에서, 채널 구조체(206)는 GaN으로 이루어지고, 소스(208) 및 드레인(210)은 InGaN과 같은 GaN 합금으로 이루어진다. 소스(208) 및 드레인(210)은 VPE, MBE 및 CVD와 같은 임의의 잘 알려진 에피택셜 성장 기법에 의해 형성될 수 있다.
실시예에 따르면, 소스(208) 및 드레인(210)을 형성하기 위해 이용된 반도체 재료의 더 좁은 밴드 갭이 더욱 전도성인 원소의 양을 증가시킴으로써 획득된다. 예를 들어, 실시예에서, InN은 소스(208) 및 드레인(210)을 위한 InGaN 합금을 형성하기 위해 GaN과 합금으로 된다. InN이 0.9eV의 밴드 갭을 갖기 때문에, InGaN 합금에서의 In의 양이 증가함에 따라, InGaN의 전체 유효 밴드 갭은 감소한다. 특정한 실시예에서, In의 농도는, InGaN의 전체 유효 밴드 갭이 1.5eV 내지 3.2eV의 범위이도록 되어 있다. 또한, InGaN의 결정질 구조는 GaN과 유사하다. 이와 같이, InGaN 합금은 제1 콘택(미도시)과의 접촉 저항을 최소화하기 위해 좁은 밴드 갭을 유지하면서 GaN을 포함하는 채널 구조체(206)의 측부 표면들(211)로부터 에피택셜 성장될 수 있다. 소스(208) 및 드레인(210)은 그들의 전체 유효 밴드 갭을 추가로 감소시키기 위해 고도핑된 N+ 반도체 재료로 또한 이루어질 수 있다. 실리콘과 같은 임의의 적합한 N+ 도펀트가 고도핑된 N+ 반도체 재료를 형성하기 위해 소스(208) 및 드레인(210)의 에피택셜 성장 동안 도입될 수 있다. 실리콘 도펀트들이 5E19 cm-3을 훨씬 넘는 농도들로 증가함에 따라, 소스(208) 및 드레인(210)을 형성하는 프로세스는 에피택셜 성장보다는 블랭킷 퇴적에 더 가깝게 된다는 것이 이해되어야 한다. 이와 같이, 본 기술분야의 통상의 기술자라면, 소스(208) 및 드레인(210)의 에피택셜 성장을 유지하면서 N+ 도펀트 농도를 최대화하도록 도펀트 농도를 조절할 수 있다. 일 실시예에서, 고도핑된 N+ 반도체 재료의 도핑 농도는 5E19 cm-3만큼 높다. 대안의 실시예에서, 고도핑된 N+ 반도체 재료의 도핑 농도는 40 내지 50 옴/sq의 시트 저항을 갖는 반도체 재료를 생성한다.
채널 구조체(206)와 달리, 소스(208) 및 드레인(210)은 전류 흐름을 위한 노드들의 역할을 할 뿐이다. 이와 같이, 소스(208) 및 드레인(210)은 채널 구조체(206)와 같은 낮은 결함 밀도들을 요구하지 않을 수 있다. 실시예들에서, 소스(208) 및 드레인(210)은 1E9 cm-2 초과의 결함 밀도를 갖는다.
다음으로, 도 2j에 도시된 바와 같이, 게이트 유전체(213) 및 게이트 전극(212)을 포함하는 게이트 스택이 채널 구조체(206)의 상부 상에 형성된다. 실리콘 이산화물과 같은 임의의 적합한 재료가 게이트 유전체(213)를 형성하기 위해 이용될 수 있다. 실시예에서, 절연 층(228)은 게이트 유전체(213)로서 이용된다. 대안의 실시예들에서, 유전체 층(228)이 제거되고 게이트 유전체(213)가 형성된다. 게이트 전극(212)은 폴리실리콘과 같은 임의의 적합한 재료로 이루어질 수 있다. 게이트 전극(212) 및 게이트 유전체(213)는 본 기술분야에 잘 알려진 임의의 퇴적 및 에칭 기법에 의해 형성될 수 있다.
도 2k에서, 게이트 스페이서들(214)이 게이트 스택(212 및 213)의 반대측들 상에 후속하여 형성될 수 있다. 게이트 스페이서들(214)은 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 탄화물과 같은 임의의 적합한 스페이서 재료로 이루어질 수 있다. 또한, 임의의 적합한 스페이서 에칭 프로세스가 게이트 스페이서(214)를 형성하기 위해 이용될 수 있다.
도 3은 본 발명의 일 구현으로 구현된 컴퓨팅 시스템(300)을 예시한다. 컴퓨팅 디바이스(300)는 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)은 보드(302)에 물리적으로 그리고 전기적으로 또한 결합된다. 추가 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
그 애플리케이션들에 의존하여, 컴퓨팅 디바이스(300)는 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되지 않는다.
통신 칩(306)은 컴퓨팅 디바이스(300)로 그리고 컴퓨팅 디바이스로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 이용될 수 있다. 이 용어는 일부 실시예들에서는 연관된 디바이스들이 어떠한 와이어도 포함하지 않을 수도 있지만, 연관된 디바이스들이 어떠한 와이어들도 포함하지 않는다는 것을 암시하지는 않는다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라 3G, 4G, 5G 및 그 이상의 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩들(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 비고유 반도체 기판들 상에 형성된 넓은 밴드 갭 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(306)은 통신 칩(306) 내에 패키징된 집적 회로 다이를 또한 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 후드 층들을 갖는 에어갭 인터커넥트들과 같은 하나 이상의 디바이스들을 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(300) 내에 수용된 다른 컴포넌트가 본 발명의 구현들에 따라 형성되는, 후드 층들을 갖는 에어갭 인터커넥트들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(300)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
실시예에서, 반도체 트랜지스터 구조체는 반도체 기판; 실리콘 기판의 상부 상에 형성된 절연 층; 절연 층을 통해 실리콘 기판 내로 연장되는 트렌치 - 상기 트렌치는 제1 Ⅲ-Ⅴ족 반도체 재료를 포함하는 트렌치 재료를 포함함 -; 트렌치에 인접하여 절연 층의 상부 상에 바로 형성된 채널 구조체 - 상기 채널 구조체는 트렌치 재료의 결함 밀도보다 낮은 결함 밀도를 갖는 제2 Ⅲ-Ⅴ족 반도체 재료를 포함하는 채널 재료로 형성됨 -; 채널 구조체의 반대측들 상에 형성된 소스 및 드레인 - 소스는 트렌치 재료의 상부 상에 형성됨 -; 및 채널 구조체 위에 형성된 게이트 전극을 포함한다. 다른 실시예에서, 트렌치 재료 및 채널 재료는 갈륨 질화물을 포함한다. 또 다른 실시예에서, 채널 재료는 1E9 cm-2 미만의 결함 밀도를 갖는다. 대안의 실시예에서, 트렌치 재료는 1E9 cm-2 초과의 결함 밀도를 갖는다. 다른 실시예에서, 소스는 트렌치 재료의 상부 상에 형성되고, 드레인은 절연 층의 상부 상에 형성된다. 또 다른 실시예에서, 소스는 트렌치 재료와 열적으로 결합된다. 대안의 실시예에서, 소스는 실리콘 기판과 열적으로 결합된다. 일 실시예에서, 소스 및 드레인은 인듐 갈륨 질화물을 포함한다. 하나의 다른 실시예에서, 인듐 갈륨 질화물은 5E19 cm-3보다 높은 N+ 도핑 농도를 갖는다. 또 다른 실시예에서, 반도체 기판은 실리콘을 포함하고, 트렌치 재료 및 채널 구조체는 GaN을 포함하며, 소스 및 드레인은 InGaN을 포함한다.
일 실시예에서, 반도체 트랜지스터 구조체를 형성하는 방법은 반도체 기판 상에 패터닝된 절연 층을 형성하는 단계 - 패터닝된 절연 층은 반도체 기판의 덮여지지 않은 부분을 노출시킴 -; 반도체 기판의 덮여지지 않은 부분에서 반도체 기판에 트렌치를 형성하는 단계; 반도체 재료가 패터닝된 절연 층 상에 측방향으로 오버플로우하고 블랭킷 층을 형성하도록 트렌치 내에 반도체 재료를 성장시키는 단계 - 이 재료는 Ⅲ-Ⅴ족 반도체 재료를 포함함 -; 채널 구조체 및 트렌치 재료가 남아 있도록 블랭킷 층의 일부를 에칭하는 단계 - 채널 구조체는 트렌치 재료보다 낮은 결함 밀도를 가짐 -; 채널 구조체의 반대측들 상에 소스 및 드레인을 형성하는 단계; 및 채널 구조체의 상부 상에 게이트 전극을 형성하는 단계를 포함한다. 대안의 실시예에서, 블랭킷 층은, 재료가 인접한 측방향으로 오버플로우하는 재료와 합체하는 것에 의해 형성된다. 다른 실시예에서, 반도체 기판에 트렌치를 형성하는 단계는 반도체 기판의 덮여지지 않은 부분의 선택적인 에칭이다. 또 다른 실시예에서, Ⅲ-Ⅴ족 반도체 재료를 포함하는 재료는 갈륨 질화물이다. 일 실시예에서, 블랭킷 층의 일부는 채널 구조체의 결함 밀도보다 큰 결함 밀도를 갖는 결함성 부분이다. 하나의 다른 실시예에서, 결함성 부분은 1E9 cm-2 초과의 결함 밀도를 포함한다. 대안의 실시예에서, 채널 구조체의 결함 밀도는 1E9 cm-2 미만이다. 다른 실시예에서, 트렌치 재료는 1E9 cm-2 초과의 결함 밀도를 갖는다. 또 다른 실시예에서, 소스 및 드레인은 에피택셜 성장에 의해 형성된다. 일 실시예에서, 에피택셜 성장은 인듐 갈륨 질화물 구조체를 형성한다. 하나의 다른 실시예에서, 인듐 갈륨 질화물 구조체는 5E19 cm-3보다 높은 N+ 도핑 농도로 형성된다.
실시예에서, 시스템 온 칩은 반도체 기판; 반도체 기판 상에 형성된 금속 산화물 반도체 트랜지스터; 및 금속 산화물 반도체 트랜지스터에 인접하여 반도체 기판 상에 형성된 넓은 밴드 갭 반도체 트랜지스터를 포함하고, 넓은 밴드 갭 반도체 트랜지스터는 반도체 기판의 상부 상에 형성된 절연 층; 절연 층을 통해 반도체 기판 내로 연장되는 트렌치 - 트렌치는 Ⅲ-Ⅴ족 반도체 재료를 포함하는 트렌치 재료로 채워짐 -; 트렌치에 인접하여 절연 층의 상부 상에 바로 형성된 채널 구조체 - 상기 채널 구조체는 트렌치 재료의 결함 밀도보다 낮은 결함 밀도를 갖는 Ⅲ-Ⅴ족 반도체 재료를 포함하는 채널 재료로 형성됨 -; 채널 구조체의 반대측들 상에 형성된 소스 및 드레인; 및 채널 구조체의 상부 상에 형성된 게이트 전극을 포함한다. 대안의 실시예에서, 트렌치 재료 및 채널 재료는 갈륨 질화물을 포함한다. 다른 실시예에서, 채널 재료는 1E9 cm-2 미만의 결함 밀도를 갖는다. 또 다른 실시예에서, 트렌치 재료는 1E9 cm-2 초과의 결함 밀도를 갖는다. 일 실시예에서, 소스는 트렌치 재료의 상부 상에 형성되고, 드레인은 절연 층의 상부 상에 형성된다. 하나의 다른 실시예에서, 소스는 트렌치 재료와 열적으로 결합된다. 상이한 실시예에서, 소스는 반도체 기판과 열적으로 결합된다. 다른 실시예에서, 소스 및 드레인은 인듐 갈륨 질화물을 포함한다. 또 다른 실시예에서, 인듐 갈륨 질화물은 5E19 cm-3보다 높은 N+ 도핑 농도를 갖는다.
본 발명의 다양한 양태들을 이용하는데 있어서, 상기 실시예들의 조합들 또는 변형들이 비고유 반도체 기판 상에 넓은 밴드 갭 트랜지스터를 형성하기 위해 가능하다는 것이 본 기술분야의 통상의 기술자에게 명백해질 것이다. 본 발명의 실시예들은 구조적 특징들 및/또는 방법적 동작들에 특정된 언어로 설명되었지만, 첨부 청구항들에서 정의된 본 발명은 설명된 특정한 특징들 또는 동작들에 반드시 제한되지 않는다는 것을 이해해야 한다. 대신에, 개시된 특정한 특징들 및 동작들은 본 발명의 실시예들을 예시하는데 유용한 청구 발명의 특히 적절한 구현들로서 이해되어야 한다.

Claims (25)

  1. 반도체 트랜지스터 구조체로서,
    실리콘 기판;
    상기 실리콘 기판의 상부 상에 형성된 절연 층;
    상기 절연 층을 통해 상기 실리콘 기판 내로 연장되는 트렌치 - 상기 트렌치는 제1 Ⅲ-Ⅴ족 반도체 재료를 포함하는 트렌치 재료를 포함함 -;
    상기 트렌치에 인접하여 상기 절연 층의 상부 상에 바로 형성된 채널 구조체 - 상기 채널 구조체는 상기 트렌치 재료의 결함 밀도보다 낮은 결함 밀도를 갖는 제2 Ⅲ-Ⅴ족 반도체 재료를 포함하는 채널 재료로 형성됨 -;
    상기 채널 구조체의 반대측들 상에 형성된 소스 및 드레인 - 상기 소스는 상기 트렌치 재료의 상부 상에 형성됨 -; 및
    상기 채널 구조체 위에 형성된 게이트 전극
    을 포함하고,
    상기 소스는 상기 트렌치 재료의 상부 상에 형성되고, 상기 드레인은 상기 절연 층의 상부 상에 형성되고, 상기 소스는 상기 실리콘 기판과 열적으로 결합되는 반도체 트랜지스터 구조체.
  2. 제1항에 있어서,
    상기 트렌치 재료 및 상기 채널 재료는 갈륨 질화물을 포함하는 반도체 트랜지스터 구조체.
  3. 제1항에 있어서,
    상기 채널 재료는 1E9 cm-2 미만의 결함 밀도를 갖는 반도체 트랜지스터 구조체.
  4. 제1항에 있어서,
    상기 트렌치 재료는 1E9 cm-2 초과의 결함 밀도를 갖는 반도체 트랜지스터 구조체.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 소스 및 상기 드레인은 인듐 갈륨 질화물을 포함하는 반도체 트랜지스터 구조체.
  8. 제7항에 있어서,
    상기 인듐 갈륨 질화물은 5E19 cm-3보다 높은 N+ 도핑 농도를 갖는 반도체 트랜지스터 구조체.
  9. 제1항에 있어서,
    상기 트렌치 재료 및 상기 채널 구조체는 GaN을 포함하고, 상기 소스 및 상기 드레인은 InGaN을 포함하는 반도체 트랜지스터 구조체.
  10. 반도체 트랜지스터 구조체를 형성하는 방법으로서,
    실리콘 기판 상에 패터닝된 절연 층을 형성하는 단계 - 상기 패터닝된 절연 층은 상기 실리콘 기판의 덮여지지 않은 부분을 노출시킴 -;
    상기 실리콘 기판의 덮여지지 않은 부분에서 상기 실리콘 기판에 트렌치를 형성하는 단계;
    반도체 재료가 상기 패터닝된 절연 층 상에 측방향으로 오버플로우하고 블랭킷 층(blanket layer)을 형성하도록 상기 트렌치 내에 상기 반도체 재료를 성장시키는 단계 - 상기 재료는 Ⅲ-Ⅴ족 반도체 재료를 포함함 -;
    채널 구조체 및 트렌치 재료가 남아 있도록 상기 블랭킷 층의 일부를 에칭하는 단계 - 상기 채널 구조체는 상기 트렌치 재료보다 낮은 결함 밀도를 가짐 -;
    상기 채널 구조체의 반대측들 상에 소스 및 드레인을 형성하는 단계; 및
    상기 채널 구조체의 상부 상에 게이트 전극을 형성하는 단계
    를 포함하고,
    상기 소스는 상기 트렌치 재료의 상부 상에 형성되고, 상기 드레인은 상기 절연 층의 상부 상에 형성되고, 상기 소스는 상기 실리콘 기판과 열적으로 결합되는 반도체 트랜지스터 구조체를 형성하는 방법.
  11. 제10항에 있어서,
    상기 블랭킷 층은, 상기 재료가 인접한 측방향으로 오버플로우하는 재료(adjacent laterally overflowing material)와 합체하는 것에 의해 형성되는, 반도체 트랜지스터 구조체를 형성하는 방법.
  12. 제10항에 있어서,
    상기 실리콘 기판에 트렌치를 형성하는 단계는 상기 실리콘 기판의 덮여지지 않은 부분의 선택적인 에칭인, 반도체 트랜지스터 구조체를 형성하는 방법.
  13. 제10항에 있어서,
    Ⅲ-Ⅴ족 반도체 재료를 포함하는 상기 재료는 갈륨 질화물인, 반도체 트랜지스터 구조체를 형성하는 방법.
  14. 제10항에 있어서,
    상기 블랭킷 층의 일부는 상기 채널 구조체의 결함 밀도보다 큰 결함 밀도를 갖는 결함성 부분인, 반도체 트랜지스터 구조체를 형성하는 방법.
  15. 제14항에 있어서,
    상기 결함성 부분은 1E9 cm-2 초과의 결함 밀도를 포함하는, 반도체 트랜지스터 구조체를 형성하는 방법.
  16. 제14항에 있어서,
    상기 채널 구조체의 결함 밀도는 1E9 cm-2 미만인, 반도체 트랜지스터 구조체를 형성하는 방법.
  17. 제10항에 있어서,
    상기 소스 및 상기 드레인은 에피택셜 성장에 의해 형성되는, 반도체 트랜지스터 구조체를 형성하는 방법.
  18. 제17항에 있어서,
    상기 에피택셜 성장은 인듐 갈륨 질화물 구조체를 형성하는, 반도체 트랜지스터 구조체를 형성하는 방법.
  19. 시스템 온 칩(system-on-chip)으로서,
    실리콘 기판;
    상기 실리콘 기판 상에 형성된 금속 산화물 반도체 트랜지스터; 및
    상기 금속 산화물 반도체 트랜지스터에 인접하여 상기 실리콘 기판 상에 형성된 넓은 밴드 갭 반도체 트랜지스터(wide band gap semiconductor transistor)
    를 포함하고,
    상기 넓은 밴드 갭 반도체 트랜지스터는,
    상기 실리콘 기판의 상부 상에 형성된 절연 층;
    상기 절연 층을 통해 상기 실리콘 기판 내로 연장되는 트렌치 - 상기 트렌치는 Ⅲ-Ⅴ족 반도체 재료를 포함하는 트렌치 재료로 채워짐 -;
    상기 트렌치에 인접하여 상기 절연 층의 상부 상에 바로 형성된 채널 구조체 - 상기 채널 구조체는 상기 트렌치 재료의 결함 밀도보다 낮은 결함 밀도를 갖는 Ⅲ-Ⅴ족 반도체 재료를 포함하는 채널 재료로 형성됨 -;
    상기 채널 구조체의 반대측들 상에 형성된 소스 및 드레인; 및
    상기 채널 구조체의 상부 상에 형성된 게이트 전극
    을 포함하고,
    상기 소스는 상기 트렌치 재료의 상부 상에 형성되고, 상기 드레인은 상기 절연 층의 상부 상에 형성되고, 상기 소스는 상기 실리콘 기판과 열적으로 결합되는 시스템 온 칩.
  20. 제19항에 있어서,
    상기 트렌치 재료 및 상기 채널 재료는 갈륨 질화물을 포함하는 시스템 온 칩.
  21. 제19항에 있어서,
    상기 채널 재료는 1E9 cm-2 미만의 결함 밀도를 갖는 시스템 온 칩.
  22. 제19항에 있어서,
    상기 트렌치 재료는 1E9 cm-2 초과의 결함 밀도를 갖는 시스템 온 칩.
  23. 삭제
  24. 삭제
  25. 제19항에 있어서,
    상기 소스 및 상기 드레인은 인듐 갈륨 질화물을 포함하는 시스템 온 칩.
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