CN105745759B - 非同质半导体衬底上的宽带隙晶体管及其制造方法 - Google Patents

非同质半导体衬底上的宽带隙晶体管及其制造方法 Download PDF

Info

Publication number
CN105745759B
CN105745759B CN201380081129.3A CN201380081129A CN105745759B CN 105745759 B CN105745759 B CN 105745759B CN 201380081129 A CN201380081129 A CN 201380081129A CN 105745759 B CN105745759 B CN 105745759B
Authority
CN
China
Prior art keywords
trench
semiconductor
channel structure
source
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380081129.3A
Other languages
English (en)
Other versions
CN105745759A (zh
Inventor
H·W·田
R·S·周
S·达斯古普塔
M·拉多萨夫列维奇
B·舒-金
S·H·H·宋
S·K·加德纳
R·皮拉里塞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN105745759A publication Critical patent/CN105745759A/zh
Application granted granted Critical
Publication of CN105745759B publication Critical patent/CN105745759B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

公开了用于在半导体衬底上形成GaN晶体管的技术。将绝缘层形成到半导体衬底的顶部上。采用包含III‑V族半导体材料的沟槽材料进行填充的沟槽是穿过绝缘层形成的并且延伸到半导体衬底内。含有缺陷密度低于沟槽材料的缺陷密度的III‑V族材料的沟道结构直接形成于绝缘层的顶部上并且与沟槽相邻。源极和漏极形成于沟道结构的相对两侧，栅极形成于沟道结构上。所述半导体衬底形成了能够在其上既形成GaN晶体管又形成其他晶体管的平面。

Description

非同质半导体衬底上的宽带隙晶体管及其制造方法
技术领域
本发明的实施例总体上涉及半导体衬底上的宽带隙晶体管及其制造方法。更具体而言，本发明的实施例涉及硅衬底上的氮化镓晶体管及其制造方法。
背景技术
电源管理(PM)和射频(RF)放大是在现代化的移动计算平台的操作当中执行的关键器件过程，例如，所述移动计算平台是智能电话、平板电脑以及膝上型电脑/笔记本电脑。片上系统产品内包含的被设计为执行这些操作的集成电路(IC)，例如，电源管理基础电路(PMIC)和射频集成电路(RFIC)需要能够承受高电压和电场的晶体管。针对(例如)输出滤波器以及驱动电路中的DC到DC转换执行高压切换的PMIC和RFIC遇到的典型电压差不多可以是普通锂电池输出的3.7V的电压。但是，经证明难以采用硅晶体管在这些高压上工作，其原因在于硅的低带隙(即，1.12eV)。例如，为了使基于硅的PMIC中的硅晶体管承受3.7V的电压，晶体管尺寸必须处于数十毫米的量级内。在一种替代解决方案中，PMIC中的硅晶体管可以是按照串联形式形成的。但是，这样的构造具有显著的功率损失和高电阻，从而导致电池寿命短的问题和冷却问题。因此，当前解决方案利用具有更宽带隙的替代半导体材料。一种这样的材料是氮化镓(GaN)。
GaN是一种受到了广泛应用的宽带隙(即3.4eV)半导体材料，其受到广泛应用的原因在于其具有与包括但不限于晶体管、发光二极管(LED)和高功率集成电路的微电子器件相关的有益特性。GaN具有晶格常数小于硅的晶格常数的纤锌矿晶体结构，并且具有与硅类似的约为1300cm2(v·s)-1的电子迁移率。
当前，是通过强力将GaN异质外延生长到非GaN衬底上的(例如，直接将外延的GaN生长到非GaN衬底上)。GaN在非同质衬底上的强力生长导致了衬底和外延层之间的显著晶格失配，所述的显著的晶格失配是由他们的晶格结构和/或晶格常数的差异导致的。非GaN衬底和GaN外延层之间的晶格失配使得线位错缺陷从GaN外延层和非GaN衬底之间的界面朝各个方向传播。
在降低这些缺陷的量的尝试当中，常规的解决方案是在非同质衬底(例如，硅、蓝宝石或碳化硅)上生长厚缓冲层(例如，大于1μm)，从而线位错会在生长中在某处停止发生。但是，即使借助于几微米的缓冲GaN生长，所得到的GaN的缺陷密度也无法取得低于2E7cm-2的缺陷密度。此外，缓冲层在形成于缓冲层上面的GaN晶体管和形成于硅衬底上的其他晶体管(例如，互补金属氧化物半导体(CMOS))之间建立了大的高度差。因此，这一高度差妨碍了将GaN晶体管直接异质集成到硅衬底上以实现在同一衬底平面上与硅CMOS晶体管共集成。
附图说明
图1示出了根据本发明的实施例的与基于硅的finFET晶体管共集成到硅衬底上的宽带隙晶体管的等角视图。
图2A-2K示出了根据本发明的实施例的与基于硅的finFET晶体管共集成到硅衬底上的宽带隙晶体管的形成方法的等尺度图。
图3示出了采用本发明的一种实施方式实施的计算系统。
具体实施方式
公开了形成于非同质(non-native)半导体衬底上的宽带隙晶体管及其制造方法。将联系具体细节描述本发明的实施例，以提供对本发明的透彻理解。本领域技术人员将认识到可以在无需这些具体细节的情况下实践本发明的实施例。在其他情况下，在具体的细节当中没有描述公知的半导体工艺和设备，从而避免对本发明的实施例造成不必要的模糊。此外，附图所示的各种实施例只是说明性的表示，其未必是按比例绘制的。
本发明的实施例涉及形成于半导体衬底上的宽带隙晶体管。宽带隙晶体管是通过从相邻沟槽横向外延过生长(LEO)而形成的。采用LEO形成宽带隙晶体管的沟道结构排除了对大缓冲层的需求。在实施例中，将宽带隙晶体管与硅晶体管共集成到单晶硅衬底的同一晶片平面上。
在本发明的一个实施例中，提供单晶硅衬底。所述硅衬底包括顶部二氧化硅绝缘层。直接在硅衬底的顶部二氧化硅绝缘层的顶部上形成沟道结构。所述沟道结构由宽带隙半导体材料构成。将栅极电极、栅极电介质和任选的栅极间隔体形成到沟道结构的顶部上。将源极和漏极设置为与沟道结构直接相邻。将源极和漏极设置到沟道结构的相对两侧上。直接位于源极下面的是从硅衬底的顶部表面通过二氧化硅绝缘层延伸到硅衬底内的沟槽。相应地，沟道结构与所述沟槽相邻。所述沟槽含有由有缺陷的宽带隙半导体材料构成的沟槽材料。所述沟槽材料和沟道结构由相同的半导体材料构成。但是，沟道结构的缺陷明显比沟槽材料的缺陷少。沟槽材料与源极热耦合，从而向衬底提供直接热沉。直接在二氧化硅绝缘层的顶部上形成沟道结构允许使所述宽带隙晶体管与晶体管共集成到同一半导体衬底上。
图1示出了根据本发明的实施例的与finFET晶体管共集成到硅半导体衬底102上的宽带隙晶体管的等角视图。出于清楚的目的，未示出宽带隙晶体管和finFET的一些部分，例如，第一接触(例如，源极和漏极接触)和层间电介质。图1中的区域A中的图示描绘了形成于半导体衬底102上的宽带隙晶体管。此外，图1的区域B中的图示描绘了在与宽带隙晶体管相同的晶片平面内形成于半导体衬底102上的finFET晶体管。如图1所示，所述宽带隙晶体管和finFET相互共集成。也就是说，将宽带隙晶体管和finFET晶体管并排形成到同一晶片平面内。两个结构之间的虚线表示finFET晶体管与宽带隙晶体管形成于同一晶片平面上而不管宽带隙晶体管是与finFET晶体管相邻还是远离。
半导体衬底102可以由任何适于半导体器件制造的衬底构成，例如，体块单晶硅衬底。半导体衬底102包括形成于半导体衬底102的顶部表面上的电介质层104。因而，电介质层104对半导体衬底102进行电隔离。可以采用诸如二氧化硅的任何适当电介质材料形成电介质层104。
如图1的区域A中所示，将沟道结构106设置到硅衬底102的电介质层104上。沟道结构106由宽带隙半导体材料构成。在一些实施例中，沟道结构106由具有大于2.0eV的带隙的半导体材料构成。在其他实施例中，所述沟道结构由III-V族材料构成。在一个具体实施例中，沟道结构106由GaN构成。电介质层104使沟道结构106与硅衬底102电隔离。使沟道结构106与衬底102电隔离有利地降低了晶体管管身漏电和寄生电容。此外，采用具有电介质层104的硅衬底102有利地排除了对昂贵的绝缘体上硅(SOI)衬底的需求。
沟道结构106可以在其晶体结构内可以具有少量缺陷。在宽带隙晶体管导通时，沟道结构106的晶体结构内的缺陷提高了沟道电阻。提高的沟道电阻使得晶体管运行效率低。因而，希望获得具有低缺陷密度的沟道结构106。在一个具体实施例中，由于采用横向外延过生长(LEO)，因而沟道结构106的缺陷密度低于1E9cm-2。在备选实施例中，沟道结构106的缺陷密度低于2E7cm-2。
将源极108和漏极110设置为处于沟道结构106的相对两侧并与之直接相邻。源极108和漏极110由任何能够从沟道结构106外延生长的适当半导体材料构成。例如，适当的半导体材料是沟道结构106的合金。在实施例中，源极区108和漏极区110由带隙比沟道结构106窄的材料构成。因而，能够使源极108和漏极110之间的接触电阻降至最低。在一个具体实施例中，沟道结构106由GaN构成，源极108和漏极110由氮化铟镓(InGaN)构成。氮化铟具有0.9eV的带隙。因而，在使铟与GaN形成合金时，所得到的InGaN的总的有效带隙低于3.4eV。此外，由于InGaN是GaN的合金，因而能够从沟道结构106外延生长InGaN。
在一些实施例中，将漏极110直接形成到电介质层104的顶部表面105上。相应地，将源极108直接形成到形成于沟槽107内的沟槽材料115的顶部表面123上。因而，沟槽材料115也与沟道结构106相邻。将源极直接形成到沟槽材料115的顶部表面123上将使源极108与衬底102热耦合。源极108和衬底102的热耦合有利地为衬底102提供了直接热沉。尽管在一些实施例中源极108形成于沟槽材料115上，但是其他实施例可以切换源极108和漏极110的位置，从而使漏极110与衬底102热耦合。
在实施例中，沟槽材料115由与沟道结构106相同的半导体材料构成。例如，沟道结构106和沟槽材料115两者均包含诸如GaN的III-V族材料。尽管沟道结构106和沟槽材料115可以由相同的半导体材料构成，但是沟道结构106内的线位错缺陷117的量显著低于沟槽材料115内的线位错缺陷117的量。例如，沟道结构106和沟槽材料115均可以由GaN构成，但是沟道结构106具有低于1E9cm-2的缺陷密度，而沟槽材料115则具有大于1E9cm-2的缺陷密度。沟道结构106具有比沟槽材料115低的缺陷密度，因为沟道结构106内的缺陷的存在将降低晶体管效率和可靠性。沟槽材料115所具有的缺陷可能显著多于沟道结构106。在典型的晶体管运行条件下，衬底102和源极108是等电势的。相应地，沟槽115和源极108也是等电势的。因而，电流不通过沟槽材料115。因而，沟槽材料115内的高缺陷密度的线位错117对晶体管运行造成的影响可以是微乎其微的。在其他实施例中，沟槽材料115由不同于沟道结构106的半导体材料构成。例如，沟道结构106可以由GaN构成，沟槽材料115可以由InGaN构成。
可以将沟槽材料115形成到硅衬底102的顶部表面103上。可以通过任何适当的外延生长工艺将沟槽材料115形成到硅衬底102的顶部表面上。在一些实施例中，硅衬底102的顶部表面103可以是辅助沟槽材料115的外延生长的修改表面。作为例子而非限制，可以将硅衬底102的顶部表面103修改为具有V槽轮廓。所述V槽轮廓对顶部表面103进行修改，从而使其在全局<100>硅衬底内暴露<111>平面，并且收敛于最低点。与平表面轮廓相比，所述V槽轮廓将硅立方晶体按照一定取向安排到了顶部表面103处，该取向将允许在外延生长过程中获得更好的晶体匹配。
栅极电极112形成于沟道结构106上。在一些实施例中，栅极电极112是多晶硅栅极电极。在其他实施例中，栅极电极112是金属栅极电极。将电介质层113设置到栅极电极112和沟道结构106之间。此外，可以任选将一对栅极间隔体114形成到栅极电极112的相对两侧上。
如图1的区域B中所示，可以将诸如finFET晶体管的半导体器件与宽带隙晶体管形成到同一晶片平面上。所述finFET晶体管可以是基于硅的晶体管。将finFET晶体管形成到衬底102上。衬底102包括位于硅衬底102的顶部表面105处的用以对硅衬底102电隔离的电介质层104。鳍状物101从硅衬底102通过电介质层104延伸，从而暴露出鳍状物101的顶部表面143以及半导体侧壁144和145的部分。栅极电极140包围鳍状物101的三个暴露表面。将栅极电介质142设置到鳍状物101和栅极电极140之间。
可以根据参考图2A-2K描述的过程制造本发明的某些实施例。图2A-2D描绘了随着过程的执行的宽带隙晶体管区域A和finFET晶体管区域B。图2E-2K只描绘了随着过程的继续执行的宽带隙晶体管区域A。
在图2A中，提供具有图案化光致抗蚀剂掩膜226的半导体衬底202。半导体衬底202可以由适于半导体器件制造的材料构成。在一个实施例中，半导体衬底202是单晶半导体衬底。半导体衬底202还可以是但不限于硅(Si)、蓝宝石(Al2O3)、碳化硅(SiC)、砷化镓(GaAs)和磷化镓(GaP)。在一个具体实施例中，衬底是全局<100>取向单晶硅衬底。可以在半导体衬底202上对光致抗蚀剂掩模226构图，从而允许将半导体衬底202的未受覆盖的区域蚀刻掉。除了光致抗蚀剂掩模226之外，可以首先对居间的硬掩模构图，从而在蚀刻半导体衬底202的过程中更好地对抗掩模劣化。在实施例中，在finFET晶体管区域B内对光致抗蚀剂掩模226构图，以定义将在哪里形成finFET晶体管的鳍状物。在另一实施例中，在宽带隙晶体管区域A内对光致抗蚀剂掩模226构图，以定义将在哪里形成沟槽以及接下来将在哪里生长宽带隙半导体材料。
接下来，在图2B中，通过蚀刻掉半导体衬底202的未受覆盖区域而形成鳍状物201。底部表面227位于鳍状物201之间。每一鳍状物201具有顶部表面243以及第一和第二半导体侧壁244和245。将鳍状物201A和底部表面227A形成到宽带隙晶体管区域A内，而鳍状物201B和底部表面227B则形成于finFET晶体管区域B内。尽管在图2B中示出了三个鳍状物201，但是应当指出根据本发明的其他实施例可以形成更多的鳍状物201。鳍状物201可以基本上呈矩形，但是其他实施例不限于此。可以通过任何适当的各向异性蚀刻工艺形成鳍状物201，例如，采用基于Cl2的工艺气体混合物的等离子体蚀刻工艺。可以在鳍状物201的形成过程中去除光致抗蚀剂掩模226。在一些实施例中，鳍状物201A和201B是采用一个蚀刻过程同时形成的。因而，鳍状物201A和201B在形状和尺寸上都充分地彼此相似。在替代实施例中，鳍状物201A和201B是采用至少两个不同的蚀刻过程单独形成的。因而，底部表面227A可以比底部表面227B深，以补偿宽带隙晶体管器件的高度。
如图2C所示，之后，在位于鳍状物201的任一侧的底部表面227上形成浅沟槽隔离(STI)层204。STI层204可以是任何适当的电介质材料，例如二氧化硅。为了形成STI层204，一个淀积过程可以同时将电介质材料毯式淀积到宽带隙晶体管区域A和finFET区域B内。任何公知的淀积工艺都可以对所述电介质材料进行均厚淀积，例如，所述工艺可以是但不限于化学气相淀积(CVD)或等离子体增强化学气相淀积(PECVD)。在对电介质材料进行均厚淀积之后，可以使电介质材料平面化，接下来使其凹陷，以形成STI层204。可以采用任何适当的平面化工艺，例如，化学机械抛光(CMP)工艺对所述电介质材料进行平面化处理，并且可以采用任何适当的蚀刻工艺，例如，HF湿法蚀刻工艺使电介质材料凹陷，以形成STI层204。在形成STI层204之后，半导体侧壁244和245只有一部分暴露出。STI层204提供了可以用于将栅极电极与衬底隔离开并且在各个晶体管之间提供隔离的隔离层。
接下来，在图2D中，相对于STI层204对宽带隙晶体管区域A内的鳍状物201A进行选择性蚀刻。可以采用任何蚀刻硅但不显著蚀刻二氧化硅的适当蚀刻工艺去除鳍状物201A。在执行选择性蚀刻工艺之后，沟槽207形成于半导体衬底202内。沟槽207穿过STI层204延伸到半导体衬底202内，从而暴露半导体衬底202的顶部表面203。如图2D所示，额外的蚀刻工艺可以形成半导体衬底202的经修改的顶部表面203。经修改的顶部表面203可以包括通过任何典型的晶体蚀刻工艺形成的V槽轮廓。在一个实施例中，可以采用活性溶液通过湿法蚀刻工艺形成经修改的顶部表面203，例如，所述溶液可以是但不限于氢氧化钾(KOH)或氢氧化四甲基铵(TMAH)。
尽管一些实施例采用鳍状物201A在宽带隙区域A内形成STI层204，但是替代实施例可以采用淀积、抛光和蚀刻技术作为替代。例如，最初可以将电介质材料毯式淀积到半导体衬底202上。而后，可以对所淀积的电介质材料平面化，以形成电介质层。接下来，可以对电介质层的将形成沟槽207的区域进行蚀刻，以暴露出半导体衬底202。因此，形成了图案化STI层204。应当认识到，本发明的实施例可以设想任何其他形成图案化电介质层的方法。
尽管有选择地蚀刻掉了宽带隙晶体管区域A内的鳍状物201A，但是finFET晶体管区域B内的鳍状物201B可以作为finFET晶体管结构的部分予以保留。在一个实施例中，finFET晶体管是CMOS电路的部分。将栅极电介质242设置到鳍状物201B的暴露表面的部分上。将栅极电极240直接形成到栅极电介质242的顶部上。因而，将栅极电介质242设置到栅极电极240和鳍状物201B之间。可以采用任何公知的淀积和蚀刻工艺形成栅极电介质242和栅极电极240。尽管在图2D中被示为完整结构，但是可以区域B内的finFET晶体管可以是在区域A内的宽带隙晶体管形成之前、形成过程中和形成之后通过处理形成的。可以采用任何公知的形成finFET晶体管的工艺形成区域B内的finFET晶体管。
接下来，在图2E中，通过任何适当的外延生长工艺，例如，气相外延(VPE)、分子束外延(MBE)或化学气相淀积(CVD)从半导体衬底202的顶部表面203外延生长半导体材料216。在实施例中，半导体材料216由宽带隙材料(例如，任何具有大于2.0eV的带隙的材料)、III-V组族材料或者任何其他的当在非同质衬底上生长时遭受其晶体结构内的位错和堆垛层错的影响的材料构成。在一个实施例中，所述半导体材料216是GaN。在一个具体实施例中，所述半导体材料是GaN，所述非同质衬底202是硅。
半导体材料216最初在沟槽207的受限边界内外延生长，从而形成了沟槽材料215。因此，半导体材料216不能横向生长。照此，半导体材料216基本上在沟槽207内纵向生长(即，在<0001>方向内)。在外延生长过程中，可能在半导体材料216内形成线位错缺陷217。这些缺陷是由半导体材料216和非同质衬底202之间的晶格失配导致的。非同质衬底是指所具有的晶格结构和/或晶格常数与由其外延生长的半导体材料不匹配的任何衬底。线位错缺陷217源自于半导体衬底202的顶部表面203，并且主要沿竖直方向穿过半导体材料216传播。水平和对角传播的线位错缺陷碰到沟槽207的侧壁209而终止。因而，只有很少的水平和对角传播线位错缺陷继续延伸到半导体衬底202的顶部表面205之上。相反，只有竖直传播的缺陷才继续传播到顶部表面205之上。在实施例中，沟槽材料215的缺陷密度高于1E9cm-2。
衬底202的顶部表面的经修改的V槽轮廓有助于半导体材料216的外延生长。与平的<100>表面轮廓相比，V槽轮廓将硅立方晶体按照一定取向布置到顶部表面103处，该取向允许在外延生长过程中与GaN纤锌矿晶体更好地晶体匹配。更好的晶体匹配将有利地降低两种晶体结构之间的晶格失配的不利影响。在一个实施例中，所述的V槽轮廓使晶格失配从平<100>表面轮廓上的生长中出现的41％的晶格失配降至17％。
当半导体材料216在STI层204的顶部表面205之上生长时，通过横向外延过生长(LEO)使半导体材料216横向(即，沿<100>方向)生长到顶部表面205上。横向生长的半导体材料206可以具有非常少的线位错缺陷217，缺点217中的大部分沿横向和对角方向延伸的缺陷已经终止到了沟槽207的侧壁209内。因而，设置在STI层204的顶部表面205上的横向生长的半导体材料206基本上是没有缺陷(无缺陷)的高质量材料。在一个实施例中，无缺陷横向生长半导体材料206的缺陷密度低于1E9cm-2。在备选实施例中，无缺陷横向生长半导体材料206的缺陷密度低于2E7cm-2。
横向生长的半导体材料206在其LEO中的某一点上在顶部表面205之上延伸距离218。随着横向生长半导体材料206继续LEO，侧表面219沿<100>方向传播，并且朝相邻的横向生长半导体材料206延伸直到相邻半导体材料的侧表面219合并形成了半导体材料216和206的均厚层为止。
现在参考图2F，在相邻半导体材料的两个侧表面219合并的位点上形成了接缝224。相邻横向溢流材料在接缝224处施加的压力导致在接缝224周围的区域内形成缺陷。因而，半导体材料216和206的均厚层含有缺陷区域221和222以及无缺陷区域220。在一些实施例中，缺陷区域221和222内的半导体材料216的缺陷密度高于1E9cm-2，而无缺陷区域220内的无缺陷半导体材料206的缺陷密度低于1E9cm-2。相应地，无缺陷半导体206具有显著低于沟槽材料215的缺陷密度。在形成半导体材料216和206的均厚层之后，接下来对半导体材料216和206的均厚层进行平面化处理。如果希望的话，可以执行任何适当的平面化处理，例如，CMP，从而使半导体材料216和206的均厚层平面化。
如图2G所示，直接在半导体材料216和206的均厚层上形成绝缘层228。绝缘层228可以由任何适当的电解质，例如，二氧化硅构成。可以采用任何公知的淀积技术形成绝缘层228。绝缘层228对半导体材料216和206的均厚层的顶部表面隔离开，避免其接触接下来的工艺条件。
接下来，如图2H所示，对区域221和222内的半导体材料216和206的均厚层的缺陷部分进行蚀刻，以形成沟道结构206和含有沟槽材料215的沟槽207。因此，使STI层204的顶部表面205、沟道结构206的侧表面211以及沟槽材料215的顶部表面223暴露。沟槽材料215的顶部表面223和沟道结构206的侧表面211可以为接下来的半导体材料的外延生长提供成核表面。在一些实施例中，沟槽材料215的顶部表面223基本上与STI层204的顶部表面205共平面，如图2H所示。不过，在替代实施例中，沟槽材料215的顶部表面223基本上不与STI层204的顶部表面205共平面。因而，沟槽材料215的顶部表面223可以低于或者高于STI层204的顶部表面205。在沟槽材料215的顶部表面223高于STI层204的顶部表面205的实施例中，沟槽材料215与沟道结构206直接相邻。在沟槽材料215的顶部表面223低于STI层204的顶部表面的替代实施例中，沟槽207含有不同于沟槽材料215的半导体材料。例如，可以将有GaN构成的沟槽材料215从沟槽207中蚀刻出去，接下来采用InGaN进行填充。在任何情况下，沟槽207内的半导体材料均为半导体材料的外延生长提供成核表面。可以采用任何适当的掩模遮蔽和蚀刻工艺去除均厚层216的缺陷部分。在一个实施例中，采用干法蚀刻工艺去除均厚层216和206的缺陷部分，所述干法蚀刻工艺采用Cl2等离子体。
而后，如图2I所示，在形成于均厚层216和206内的开口内外延生长源极208和漏极210的半导体材料。因而，可以使源极208和漏极210与沟道结构206自对准。所暴露出的沟槽材料215的顶部表面223和沟道结构206的侧表面充当成核表面，源极208和漏极210可以由其进行外延生长。此外，绝缘层228将避免半导体材料从沟道结构206的顶部外延生长。因而，使源极208和漏极210形成于沟道结构206的相对两侧。可以将漏极210直接设置到STI层204的顶部表面205上，可以将源极208直接形成到沟槽材料215的顶部表面223上，以形成沟槽内源极结构。沟槽材料215上的源极208的成核可以使源极208经由沟槽材料215与衬底202热耦合。源极208和衬底202之间的直接热耦合可以为衬底202提供直接热汇，从而有利地增强晶体管运行过程中的热散逸。尽管在一些实施例中源极208形成于沟槽材料215上，但是替代实施例可以颠倒源极208和漏极210的位置。
源极208和漏极210可以由与沟道结构206不同的半导体材料构成。尽管源极208和漏极210的半导体材料可以是不同的，但是它们的晶格结构可以与沟道结构206类似，从而使外延生长成为可能。在实施例中，源极208和漏极210可以由总有效带隙比沟道结构206窄的半导体材料构成，从而使与第一接触(未示出)之间的接触电阻降至最低。在本发明的实施例中，沟道结构206由GaN构成，源极208和漏极210由GaN合金，例如，InGaN构成。可以通过诸如VPE、MBE和CVD的任何公知外延生长技术形成源极208和漏极210。
根据实施例，通过提高更具导电性的元素的量，获得用于形成源极208和漏极210的半导体材料的较窄带隙。例如，在实施例中，使InN与GaN形成合金，以形成用于源极208和漏极210的InGaN合金。由于InN具有0.9eV的带隙，因而随着InGaN中的In的量的提高，InGaN的总的有效带隙下降。在具体实施例中，In的浓度使得InGaN的总有效带隙处于1.5eV到3.2eV的范围内。此外，InGaN的晶体结构与GaN类似。因而，可以在保持窄带隙从而将与第一接触(未示出)的接触电阻将至最低的同时，从包含GaN的沟道结构206的侧表面211外延生长InGaN合金。源极208和漏极210也可以由高度掺杂的N+半导体材料构成，从而进一步降低他们的总有效带隙。可以在源极208和漏极210的外延生长过程中引入任何适当的N+掺杂剂，例如，硅，以形成高度掺杂的N+半导体材料。应当认识到，随着硅掺杂剂提高到远超过5E19cm-3的浓度，形成源极208和漏极210的过程将变得更近似于毯式淀积而非外延生长。因而，本领域技术人员可以在保持源极208和漏极210的外延生长的同时调整掺杂剂浓度，从而使N+掺杂剂浓度最大化。在一个实施例中，高度掺杂N+半导体材料的产值浓度高达5E19cm-3。在备选实施例中，高度掺杂N+半导体材料的掺杂浓度将产生具有40到50ohm/sq的薄层电阻的半导体材料。
与沟道结构206不同，源极208和漏极210只是充当电流的节点。因而，源极208和漏极210可以不要求像沟道结构206那样低的缺陷密度。在实施例中，源极208和漏极210可以具有高于1E9cm-2的缺陷密度。
接下来，如图2J所示，在沟道结构206的顶部上形成包括栅极电介质213和栅极电极212的栅极堆叠。可以采用任何适当的材料，例如，二氧化硅形成栅极电介质213。在实施例中，绝缘层228被用作栅极电介质213。在替代实施例中，去除电介质层228并形成栅极电介质213。栅极电极212可以由任何适当的材料，例如，多晶硅构成。可以通过本领域公知的任何淀积和蚀刻技术形成栅极电极212和栅极电介质213。
在图2K中，接下来可以在栅极堆叠212和213的相对两侧形成栅极间隔体214。栅极间隔体214可以由任何适当的间隔体材料构成，例如，二氧化硅、氮化硅或碳化硅。此外，可以采用任何适当的间隔体蚀刻工艺形成栅极间隔体214。
图3示出了采用本发明的一种实施方式实施的计算系统300。计算装置300包括板302。板302可以包括多个部件，包括但不限于，处理器304和至少一个通信芯片306。处理器304物理和电耦合至板302。在一些实施方式中，至少一个通信芯片306也物理和电耦合至板302。在其他实施方式中，通信芯片306是处理器304的一部分。
根据其应用，计算装置300可以包括其他部件，这些部件可以物理和电耦合至板302，也可以不存在这样的耦合。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、紧致磁盘(CD)、数字通用盘(DVD)等)。
通信芯片306能够实现无线通信，从而进行往返于计算装置300的数据转移。术语“无线”及其派生词可用于描述可通过非固体媒介使用调制电磁辐射传送数据的电路、装置、系统、方法、技术、通信信道等。该词并非暗示相关装置不含有任何布线，但是在一些实施例中它们可能不含有。通信芯片306可以实施很多无线标准或协议中的任何标准或协议，其包括但不限于Wi-Fi(IEEE 802。11系列)、WiMAX(IEEE 802。16系列)、IEEE802。20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算装置300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于更短距离的无线通信，例如Wi-Fi和蓝牙，第二通信芯片306可以专用于更长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置300的处理器304包括封装在处理器304之内的集成电路裸片。在本发明的一些实施方式中，处理器的集成电路裸片包括根据本发明的实施方式形成的一个或多个器件，例如，形成于非同质半导体衬底上的宽带隙晶体管。“处理器”一词可以指任何对来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器内的其他电子数据的装置或装置的部分。
通信芯片306还包括封装在通信芯片306之内的集成电路裸片。根据本发明的另一实施方式，通信芯片的集成电路裸片包括根据本发明的实施方式形成的一个或多个器件，例如，具有罩层的空气隙互连。
在其他实施方式中，计算装置300内包含的另一部件可以含有集成电路裸片，所述集成电路裸片包括根据本发明的实施方式形成的一个或多个器件，例如，具有罩层的空气隙互连。
在各实施方式中，计算装置300可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照射机、便携式音乐播放器或者数字视频记录仪。在其他实施方式中，计算装置300可以是处理数据的任何其他电子装置。
在实施例中，一种半导体晶体管结构包括：半导体衬底；形成于硅衬底的顶部上的绝缘层；穿过所述绝缘层延伸到硅衬底内的沟槽，所述沟槽含有包括第一III-V族半导体材料的沟槽材料；直接形成于绝缘层的顶部上并与沟槽相邻的沟道结构，所述沟道结构是采用包括第二III-V族半导体材料的沟道材料形成的，所述第二III-V族半导体材料具有比沟槽材料的缺陷密度低的缺陷密度；形成于沟道结构的相对两侧的源极和漏极，所述源极形成于沟槽材料的顶部上；以及形成于沟道结构之上的栅极电极。在另一实施例中，所述沟槽材料和所述沟道材料包括氮化镓。在又一实施例中，所述沟道材料具有低于1E9cm-2的缺陷密度。在备选实施例中，沟槽材料具有高于1E9cm-2的缺陷密度。在另一实施例中，将源极形成到沟槽材料的顶部上，将漏极形成到绝缘层的顶部上。在又一实施例中，使源极与沟槽材料热耦合。在备选实施例中，使源极与硅衬底热耦合。在一个实施例中，所述源极和漏极包括氮化铟镓。在一个其他实施例中，所述氮化铟镓具有高于5E19cm-3的N+掺杂浓度。在又一实施例中，所述半导体衬底包括硅，所述沟槽材料和沟道结构包括GaN，所述源极和漏极包括InGaN。
在一个实施例中，一种形成半导体晶体管结构的方法包括：在半导体衬底上形成图案化绝缘层，所述图案化绝缘层使半导体衬底的未受覆盖部分暴露出；在半导体衬底内未受覆盖的部分处形成沟槽；在沟槽内形成半导体材料，从而使所述材料横向溢流到图案化绝缘层上，并形成均厚层，所述材料包括III-V族半导体材料；蚀刻掉均厚层的部分，从而保留沟道结构和沟槽材料，所述沟道结构具有比所述沟槽材料低的缺陷密度；将源极和漏极设置到沟道结构的相对两侧上；以及在沟道结构的顶部上形成栅极电极。在备选实施例中，所述均厚层是通过使所述材料与相邻的横向溢流材料合并而形成的。在另一实施例中，在半导体衬底内形成沟槽是对半导体衬底的未受覆盖部分的选择性蚀刻。在又一实施例中，所述的包括III-V族半导体材料的材料是氮化镓。在一个实施例中，所述的均厚层的部分是缺陷密度比沟道结构的缺陷密度大的有缺陷部分。在一个其他实施例中，所述有缺陷部分具有高于1E9cm-2的缺陷密度。在备选实施例中，沟道结构的缺陷密度低于1E9cm-2。在另一实施例中，沟槽材料具有高于1E9cm-2的缺陷密度。在又一实施例中，源极和漏极是通过外延生长形成的。在一个实施例中，所述外延生长形成了氮化铟镓结构。在一个其他实施例中，所述氮化铟镓是采用高于5E19cm-3的N+掺杂浓度形成的。
在实施例中，一种芯片上系统包括：半导体衬底；形成于半导体衬底上的金属氧化物半导体晶体管；以及形成于半导体衬底上并与金属氧化物半导体晶体管相邻的宽带隙半导体晶体管，所述晶体管包括形成于半导体衬底的顶部上的绝缘层；穿过绝缘层形成并且延伸到半导体衬底内的沟槽，采用包含III-V族半导体材料的沟槽材料填充所述沟槽；直接形成于绝缘层的顶部上并与沟槽相邻的沟道结构，所述沟道结构是采用包括III-V族半导体材料的沟道材料形成的，所述III-V族半导体材料具有比沟槽材料的缺陷密度低的缺陷密度；形成于沟道结构的相对两侧的源极和漏极；以及形成到沟道结构的顶部上的栅极电极。在备选实施例中，所述沟槽材料和所述沟道材料包括氮化镓。在另一实施例中，沟道材料具有低于1E9cm-2的缺陷密度。在又一实施例中，沟槽材料具有高于1E9cm-2的缺陷密度。在一个实施例中，将源极形成到沟槽材料的顶部上，将漏极形成到绝缘层的顶部上。在一个其他实施例中，使源极与沟槽材料热耦合。在不同的实施例中，使源极与半导体衬底热耦合。在另一实施例中，所述源极和漏极包括氮化铟镓。在又一实施例中，所述氮化铟镓具有高于5E19cm-3的N+掺杂浓度。
在利用本发明的各个方面的过程中，本领域技术人员显然可以认识到上述实施例的组合和变化都可能用来在非同质半导体衬底上形成宽带隙晶体管。尽管已经通过结构特征和/或方法特有的措辞描述了本发明的实施例，但是应当理解所附权利要求中界定的本发明未必局限于所描述的具体特征和操作。相反，所描述的特征和操作应当被理解为所要求保护的发明的尤为得体的实施方式，其用于对本发明的实施例进行举例说明。

Claims (25)

1.一种半导体晶体管结构，包括：
半导体衬底；
形成于所述半导体衬底的顶部上的绝缘层；
穿过所述绝缘层延伸到所述半导体衬底中的沟槽，所述沟槽包含纵向生长的沟槽材料，所述沟槽材料包括第一III-V族半导体材料；
直接形成于所述绝缘层的顶部上并与所述沟槽相邻的沟道结构，所述沟道结构被形成为具有包括第二III-V族半导体材料的沟道材料，所述第二III-V族半导体材料的缺陷密度比所述沟槽材料的缺陷密度低；
形成于所述沟道结构的相对侧上的源极和漏极，所述源极形成在所述沟槽材料的顶部上；以及
形成于所述沟道结构上方的栅极电极，
其中，所述源极和所述漏极包括总有效带隙比所述沟道结构窄的半导体材料。
2.根据权利要求1所述的半导体晶体管结构，其中，所述沟槽材料和所述沟道材料包括氮化镓。
3.根据权利要求1所述的半导体晶体管结构，其中，所述沟道材料具有低于1E9cm-2的缺陷密度。
4.根据权利要求1所述的半导体晶体管结构，其中，所述沟槽材料具有高于1E9cm-2的缺陷密度。
5.根据权利要求1所述的半导体晶体管结构，其中，所述源极被形成在所述沟槽材料的顶部上，所述漏极被形成在所述绝缘层的顶部上。
6.根据权利要求5所述的半导体晶体管结构，其中，所述源极与所述半导体衬底热耦合。
7.根据权利要求1所述的半导体晶体管结构，其中，所述源极和所述漏极包括氮化铟镓。
8.根据权利要求7所述的半导体晶体管结构，其中，所述氮化铟镓具有高于5E19cm-3的N+掺杂浓度。
9.根据权利要求1所述的半导体晶体管结构，其中，所述半导体衬底包括硅，所述沟槽材料和所述沟道结构包括GaN，所述源极和所述漏极包括InGaN。
10.一种形成半导体晶体管结构的方法，包括：
在半导体衬底上形成图案化绝缘层，所述图案化绝缘层使所述半导体衬底的未受覆盖部分暴露出；
在所述半导体衬底中所述半导体衬底的所述未受覆盖部分处形成沟槽；
在所述沟槽内纵向生长半导体材料，从而使所述材料横向溢流到所述图案化绝缘层上，并形成均厚层，所述材料包括III-V族半导体材料；
蚀刻掉所述均厚层的部分，从而保留沟道结构和沟槽材料，所述沟道结构的缺陷密度比所述沟槽材料的缺陷密度低；
在所述沟道结构的相对侧上形成源极和漏极，其中，所述源极和所述漏极包括总有效带隙比所述沟道结构窄的半导体材料；以及
在所述沟道结构的顶部上形成栅极电极。
11.根据权利要求10所述的形成半导体晶体管结构的方法，其中，通过使横向溢流的所述材料与相邻的横向溢流材料合并来形成所述均厚层。
12.根据权利要求10所述的形成半导体晶体管结构的方法，其中，在所述半导体衬底内形成沟槽是对所述半导体衬底的所述未受覆盖部分的选择性蚀刻。
13.根据权利要求10所述的形成半导体晶体管结构的方法，其中，包括III-V族半导体材料的所述材料是氮化镓。
14.根据权利要求10所述的形成半导体晶体管结构的方法，其中，所述均厚层的所述部分是缺陷密度比所述沟道结构的缺陷密度大的有缺陷部分。
15.根据权利要求14所述的形成半导体晶体管结构的方法，其中，所述有缺陷部分具有高于1E9cm-2的缺陷密度。
16.根据权利要求14所述的形成半导体晶体管结构的方法，其中，所述沟道结构的缺陷密度低于1E9cm-2。
17.根据权利要求10所述的形成半导体晶体管结构的方法，其中，通过外延生长来形成所述源极和所述漏极。
18.根据权利要求17所述的形成半导体晶体管结构的方法，其中，所述外延生长形成了氮化铟镓结构。
19.一种芯片上系统，包括：
半导体衬底；
形成于所述半导体衬底上的金属氧化物半导体晶体管；以及
形成于所述半导体衬底上并与所述金属氧化物半导体晶体管相邻的宽带隙半导体晶体管，所述宽带隙半导体晶体管包括：
形成于所述半导体衬底的顶部上的绝缘层；
被形成为穿过所述绝缘层并且延伸到所述半导体衬底内的沟槽，所述沟槽被填充有包括III-V族半导体材料的纵向生长的沟槽材料；
直接形成于所述绝缘层的顶部上并与所述沟槽相邻的沟道结构，所述沟道结构被形成为具有包括III-V族半导体材料的沟道材料，所述III-V族半导体材料的缺陷密度比所述沟槽材料的缺陷密度低；
形成于所述沟道结构的相对侧上的源极和漏极，其中，所述源极和所述漏极包括总有效带隙比所述沟道结构窄的半导体材料；以及
形成于所述沟道结构的顶部上的栅极电极。
20.根据权利要求19所述的芯片上系统，其中，所述沟槽材料和所述沟道材料包括氮化镓。
21.根据权利要求19所述的芯片上系统，其中，所述沟道材料具有低于1E9cm-2的缺陷密度。
22.根据权利要求19所述的芯片上系统，其中，所述沟槽材料具有高于1E9cm-2的缺陷密度。
23.根据权利要求19所述的芯片上系统，其中，所述源极被形成在所述沟槽材料的顶部上，所述漏极被形成在所述绝缘层的顶部上。
24.根据权利要求19所述的芯片上系统，其中，所述源极与所述半导体衬底热耦合。
25.根据权利要求19所述的芯片上系统，其中，所述源极和所述漏极包括氮化铟镓。
CN201380081129.3A 2013-12-23 2013-12-23 非同质半导体衬底上的宽带隙晶体管及其制造方法 Active CN105745759B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077621 WO2015099688A1 (en) 2013-12-23 2013-12-23 Wide band gap transistors on non-native semiconductor substrates and methods of manufacture thereof

Publications (2)

Publication Number Publication Date
CN105745759A CN105745759A (zh) 2016-07-06
CN105745759B true CN105745759B (zh) 2020-03-10

Family

ID=53479359

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380081129.3A Active CN105745759B (zh) 2013-12-23 2013-12-23 非同质半导体衬底上的宽带隙晶体管及其制造方法

Country Status (7)

Country Link
US (1) US9660085B2 (zh)
EP (1) EP3087612A4 (zh)
JP (1) JP6315852B2 (zh)
KR (1) KR102167518B1 (zh)
CN (1) CN105745759B (zh)
TW (1) TWI565054B (zh)
WO (1) WO2015099688A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013103602A1 (de) * 2013-04-10 2014-10-16 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zu seiner Herstellung
US9478708B2 (en) 2015-03-11 2016-10-25 International Business Machines Corporation Embedded gallium—nitride in silicon
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
US9570300B1 (en) * 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
WO2017146676A1 (en) * 2016-02-22 2017-08-31 Intel Corporation Apparatus and methods to create an active channel having indium rich side and bottom surfaces
US9793113B2 (en) * 2016-03-21 2017-10-17 Globalfoundries Inc. Semiconductor structure having insulator pillars and semiconductor material on substrate
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
JP7147416B2 (ja) * 2018-09-26 2022-10-05 信越半導体株式会社 エピタキシャルウェーハの製造方法、エピタキシャル成長用シリコン系基板及びエピタキシャルウェーハ
KR102254858B1 (ko) * 2018-09-27 2021-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 기반의 전계 효과 트랜지스터
US11257818B2 (en) 2018-09-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based field effect transistors
WO2020245695A1 (ja) * 2019-06-07 2020-12-10 株式会社半導体エネルギー研究所 半導体装置
FR3102005B1 (fr) * 2019-10-15 2022-04-22 Commissariat Energie Atomique Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium
TWI715311B (zh) * 2019-11-26 2021-01-01 國立交通大學 具有寬能隙三五族汲極之金屬氧化物矽半導體場效電晶體及其製造方法
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
US11355493B2 (en) * 2020-03-13 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method to embed planar FETs with finFETs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300663A (zh) * 2005-05-17 2008-11-05 琥珀波系统公司 具有降低了的位错缺陷密度的晶格失配的半导体结构和相关的器件制造方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891325B2 (ja) * 1994-09-01 1999-05-17 日本電気株式会社 Ｓｏｉ型半導体装置およびその製造方法
JP4667556B2 (ja) * 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
JP2004055943A (ja) * 2002-07-23 2004-02-19 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
FR2842832B1 (fr) * 2002-07-24 2006-01-20 Lumilog Procede de realisation par epitaxie en phase vapeur d'un film de nitrure de gallium a faible densite de defaut
JP2006173241A (ja) * 2004-12-14 2006-06-29 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP4542912B2 (ja) * 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
US20070090456A1 (en) * 2005-08-29 2007-04-26 Jin-Yuan Lee Soi device and method for fabricating the same
US7566913B2 (en) * 2005-12-02 2009-07-28 Nitronex Corporation Gallium nitride material devices including conductive regions and methods associated with the same
US7435639B2 (en) * 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
US7687364B2 (en) 2006-08-07 2010-03-30 Intel Corporation Low-k isolation spacers for conductive regions
JP2008159691A (ja) * 2006-12-21 2008-07-10 Rohm Co Ltd 窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法
CN101611479B (zh) * 2007-02-16 2012-05-02 住友化学株式会社 氮化镓系外延结晶、其制造方法及场效应晶体管
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
WO2009110207A1 (ja) 2008-03-01 2009-09-11 住友化学株式会社 半導体基板、半導体基板の製造方法および電子デバイス
US8030666B2 (en) * 2008-04-16 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Group-III nitride epitaxial layer on silicon substrate
CN102171790A (zh) * 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
JP5132524B2 (ja) * 2008-11-04 2013-01-30 キヤノン株式会社 窒化ガリウム系化合物半導体層の移設方法、及び窒化ガリウム系化合物半導体層が接合された基板
US9601328B2 (en) * 2009-10-08 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Growing a III-V layer on silicon using aligned nano-scale patterns
US9112085B2 (en) * 2009-11-30 2015-08-18 The Royal Institution For The Advancement Of Learning/Mcgill University High efficiency broadband semiconductor nanowire devices
JP5505698B2 (ja) * 2010-02-01 2014-05-28 日本電信電話株式会社 半導体装置
US8278179B2 (en) 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8592292B2 (en) * 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US8835988B2 (en) * 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
JP5757195B2 (ja) * 2011-08-23 2015-07-29 セイコーエプソン株式会社 半導体装置、電気光学装置、電力変換装置及び電子機器
KR20130047813A (ko) * 2011-10-31 2013-05-09 삼성전자주식회사 Ｉｉｉ-ｖ족 화합물 반도체층을 포함하는 반도체 소자 및 그 제조방법
US8772831B2 (en) * 2011-11-07 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. III-nitride growth method on silicon substrate
US9105571B2 (en) 2012-02-08 2015-08-11 International Business Machines Corporation Interface engineering to optimize metal-III-V contacts
US20130299895A1 (en) * 2012-05-09 2013-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Iii-v compound semiconductor device having dopant layer and method of making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300663A (zh) * 2005-05-17 2008-11-05 琥珀波系统公司 具有降低了的位错缺陷密度的晶格失配的半导体结构和相关的器件制造方法
CN103199019A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 具有垂直鳍状件的鳍式场效应晶体管及其形成方法

Also Published As

Publication number Publication date
EP3087612A1 (en) 2016-11-02
KR102167518B1 (ko) 2020-10-19
KR20160100925A (ko) 2016-08-24
EP3087612A4 (en) 2017-07-26
JP6315852B2 (ja) 2018-04-25
TWI565054B (zh) 2017-01-01
TW201535714A (zh) 2015-09-16
CN105745759A (zh) 2016-07-06
US9660085B2 (en) 2017-05-23
JP2017501562A (ja) 2017-01-12
US20160308041A1 (en) 2016-10-20
WO2015099688A1 (en) 2015-07-02

Similar Documents

Publication Publication Date Title
CN105745759B (zh) 非同质半导体衬底上的宽带隙晶体管及其制造方法
US10475888B2 (en) Integration of III-V devices on Si wafers
US10580895B2 (en) Wide band gap transistors on non-native semiconductor substrates
CN105874587B (zh) Si沟槽中的ⅲ-n器件
KR101669375B1 (ko) 트랜치-구속 에피택셜 성장 디바이스 층(들)
US10453679B2 (en) Methods and devices integrating III-N transistor circuitry with Si transistor circuitry
US10461082B2 (en) Well-based integration of heteroepitaxial N-type transistors with P-type transistors
US9698222B2 (en) Method of fabricating semiconductor structures on dissimilar substrates
US20220392896A1 (en) Integrated circuit structures with backside gate cut or trench contact cut
US20240105801A1 (en) Integrated circuit structures with gate volume reduction
US20220415925A1 (en) Substrate-less lateral diode integrated circuit structures
US20230290825A1 (en) Integrated circuit structures with backside self-aligned conductive source or drain contact
US10204989B2 (en) Method of fabricating semiconductor structures on dissimilar substrates

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant