TW201535714A - 非同質半導體基材上之寬能隙電晶體及其製造方法 - Google Patents

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Abstract

用於在半導體基材上形成GaN電晶體之技術被揭露。絕緣層形成在半導體基材頂部上。凹溝，填充包含III-V族半導體材料之凹溝材料，形成穿過絕緣層並延伸至半導體基材內。通道結構，包含具有比凹溝材料之缺陷密度低的III-V族半導體材料，直接形成在絕緣層頂部上且與凹溝相鄰。源極和汲極形成在通道結構的相對側，且閘極形成在通道結構上。半導體基材可形成一平面其上可形成GaN電晶體和其它電晶體。

Description

非同質半導體基材上之寬能隙電晶體及其製造方法
本發明實施方式大體上係有關半導體基材上之寬能隙電晶體及其製造方法。特別是，本發明之實施方式係有關於矽基材上之氮化鎵(gallium nitride)電晶體及其製造方法。
功率管理(power management、PM)及射頻(radio frequency、RF)放大為執行現代移動式運算平台，如智能電話、平板電腦和筆記型電腦(laptop/notebooks)的操作中為關鍵的裝置處理流程。積體電路(Integrated circuits，IC)包含於系統晶片(system-on-chip)產品中及被設計來執行這些操作，如功率管理積體電路(power management integrated circuits，PMIC)、射頻積體電路(radio frequency integrated circuits，RFIC)，需要電晶體可以承受高電壓和電場。當PMICs和RFICs遇到一般電壓時其輸出濾波器以及驅動電路中執行高電壓直流 -直流(DC-DC)轉換，例如，可以像一般鋰電池輸出高達3.7伏。由於矽為低能隙(band-gap)(即，1.12eV)證明了使用矽電晶體於這種高壓下執行是困難的。例如，為了使矽基PMIC中的矽電晶體可以承受3.7伏的電壓，該電晶體的尺寸則需要幾十毫米。替代的解決方法中，PMIC內的矽電晶體形成串聯。然而，此種設置具有顯著的功率損耗及較高的電阻從而導致短電池壽命及冷卻問題。結果，目前之解決方案為利用具有較寬能隙的替代半導體材料。一種這樣的材料是氮化鎵(gallium nitride，GaN)。
GaN為一寬能隙(即，3.4eV)半導體材料，其已被廣泛的探索應用於微電子(micro-electronic)裝置包括，但不限制於，電晶體、發光二極體(light emitting diodes，LED)及之高功率(high-power)積體電路之有利特性。GaN具有纖維鋅礦(wurtzite)的晶體結構，且其晶格常數比矽的晶格常數還小，並且具有類似於矽的電子移動率，大約1300cm2(v˙s)-1。
目前，GaN為透過蠻力(如，直接成長磊晶GaN在非GaN基材上)異質磊晶成長在於非GaN基材上。蠻力成長GaN在非同質基材上導致了基材和磊晶層之間實質的晶格不匹配，晶格不匹配是由於晶格結構和/或晶格常數的差異所造成。非GaN基材和GaN磊晶層之間的晶格不匹配將導致穿透差排(threading dislocation)缺陷從GaN磊晶層和非GaN基材之間的介面朝各方向擴散。
在致力減少這些缺陷量中，習知的解決方法 為成長GaN的厚緩衝層(例如，大於1μm)在非同質基材上(例如，矽、藍寶石(sapphire)或碳化矽)以希望穿透差排的數量能在成長過程中的某個地方不再出現。即使緩衝GaN成長幾微米，然而，所得的GaN的缺陷密度還是無法達到小於2E7cm-2。此外，緩衝層產生大的高度差介於形成在緩衝層頂部上的GaN電晶體和形成在矽基材上的其它電晶體之間，例如互補式金屬氧化物半導體(complementary metal oxide semiconductors，CMOS)。結果，此高度差排除直接異質集成(heterogeneous integration)GaN電晶體於矽基材上用於與矽CMOS電晶體於同一基材平面上共集成。
101、201A、201B‧‧‧鰭片
102、202‧‧‧半導體基板
103、105、143、203、205‧‧‧頂表面
104、113‧‧‧介電層
106‧‧‧通道結構
107、207‧‧‧凹溝
108‧‧‧源極
110‧‧‧汲極
112、140‧‧‧閘極電極
114‧‧‧閘極間隔物
115‧‧‧凹溝材料
117‧‧‧穿透差排缺陷
142、242‧‧‧閘極介電質
144、145、244、245‧‧‧半導體側壁
204‧‧‧淺凹溝絕緣
209‧‧‧側壁
215‧‧‧凹溝材料
216‧‧‧半導體材料
217‧‧‧缺陷
218‧‧‧距離
219‧‧‧側表面
224‧‧‧接縫
226‧‧‧光阻遮罩
227、227A、227B‧‧‧底表面
228‧‧‧絕緣層
300‧‧‧運算裝置
302‧‧‧電路板
304‧‧‧處理器
306‧‧‧通訊晶片
第1圖係繪示根據本發明一實施方式之寬能隙電晶體與矽基finFET電晶體共集成在矽基材上的等角視圖。
第2A-2K圖係根據本發明一實施方式之形成寬能隙電晶體與矽基finFET電晶體共集成於矽基材之方法的等視角圖。
第3圖繪示實現本發明一實施例之運算系統。
【發明內容及實施方式】
非本質半導體基材上形成寬能隙電晶體及其製造方法被揭露。本發明實施方式描述相關具體細節以提 供本發明的徹底了解。本領域具通常知識者將理解本發明實施方式可以在沒有這些具體細節的情況下實施。於其他實例中，熟知的半導體製程或設備未具體描述細節，係為了非必要的敘述模糊本發明的實施方式。此外，圖式中各種實施方式為說明性表示且沒有必要按比例繪示。
本發明實施方式係有關寬能隙電晶體形成於半導體基材上。寬能隙電晶體從相鄰凹溝利用磊晶側向成長法(lateral epitaxial overgrowth，LEO)形成。利用LEO形成寬能隙電晶體的通道結構排除大型緩衝層(buffer layer)的需要。實施方式中，寬能隙電晶體與矽電晶體共集成在單晶矽基材的相同晶圓平面上。
本發明一實施方式中，單晶矽基材被提供。矽基材上包括一二氧化矽絕緣頂層。通道結構直接形成在矽基材之二氧化矽絕緣頂層頂部上。通道結構係由寬能隙半導體材料組成。閘極電極、閘極介電質以及可選閘極間隔物形成在通道結構頂部上。直接設置於緊鄰通道結構旁的為源極和汲極。源極和汲極設置於通道結構的相對側。位於源極正下方為從矽基材之頂表面延伸之凹溝，其穿過二氧化矽絕緣層且到矽基材中。因此，通道結構緊鄰凹溝。凹溝包含具有缺陷的寬能隙半導體材料所組成的凹溝材料。凹溝材料及通道結構係由相同半導體材料所組成。然而，通道結構具有比凹溝材料顯著少的缺陷。由於凹溝材料與源極熱耦合，因此提供一直接散熱至基材。直接於二氧化矽絕緣層頂部上形成通道結構允許了寬能隙電晶體 與電晶體共集成在相同半導體基材上。
第1圖係繪示根據本發明一實施方式之寬能隙電晶體與鰭狀場效電晶體(finFET transistor)共集成在矽半導體基材102上的等角視圖。寬能隙電晶體及finFET裝置的部分，如第一接觸(例如，源極和汲極接觸)以及層間介電質(interlayer dielectric)為了能清楚呈現而未示出。第1圖區域A之繪圖描述寬能隙電晶體形成於半導體基材102上。此外，第1圖區域B繪示finFET電晶體形成於與寬能隙電晶體相同晶圓平面之半導體基材102上。如第1圖所示，寬能隙以及finFET電晶體彼此間共集成。也就是，寬能隙電晶體和finFET電晶體並排形成於相同晶圓平面上。兩結構間的虛線表示finFET電晶體形成在與寬能隙電晶體相同的晶圓平面上，無論寬能隙電晶體與finFET電晶體間為相鄰或遠離。
半導體基材102可以為任何適合半導體裝置製程之基材所組成，例如大塊單晶矽基材。半導體基材102包括介電層104形成於半導體基材102之頂面上。如此，介電層104與半導體基材102電性絕緣。任何適合的介電材料，如二氧化矽，可以用來形成介電層104。
如第1圖區域A所示，通道結構106設置在矽基材102之介電層104上。通道結構106係由寬能隙半導體材料所組成。一些實施方式中，通道結構106係由具有能隙大於2.0eV之半導體材料所組成。在其他實施方式中，通道結構由III-V族材料所組成。在一具體實施方式 中，通道結構106由GaN所組成。介電層104電性絕緣通道結構106與矽基材102。電性絕緣通道結構106與矽基材102能有效降低電晶體本體之漏電及寄生電容。除此之外，使用具有介電層104之矽基材102能有效排除使用昂貴的絕緣層上矽晶(silicon-on-insulator，SOI)基材之需要。
通道結構106可具有少量缺陷在其晶體結構內。當寬能隙電晶體導通時，通道結構106之晶體結構中的缺陷增加了通道電阻。增加的通道電阻將導致電晶體沒效率的操作。因此，具有低缺陷密度的通道結構106是需要的。在一具體實施方式中，通道結構106之缺陷密度小於1E9 cm-2是因為使用磊晶側向成長法(lateral epitaxial overgrowth，LEO)。於一替代實施方式，通道結構106之缺陷密度小於2E7cm-2。
直接設置相鄰於通道結構106且在通道結構106相對側為源極108和汲極110。源極108和汲極110係由任何適合從通道結構106磊晶成長之半導體材料所組成。例如，合適半導體材料為通道結構106之合金。一實施方式中，源極108和汲極110係由具有能隙窄於通道結構106能隙之材料所組成。因此，源極108和汲極110與第一接觸間的接觸電阻可被減至最小。於一具體實施方式中，通道結構106係由GaN所組成，而源極108和汲極110係由氮化銦鎵(InGaN)所組成。氮化銦具有0.9eV的能隙。因此，當銦與GaN合金時，其導致InGaN整體有 效能隙小於3.4eV。此外，InGaN為GaN的合金，因此InGaN可以從通道結構106磊晶成長。
一些實施方式中，汲極110直接形成於介電層104之頂表面105上。因此，源極108直接形成在形成於凹溝107之凹溝材料115之頂表面123上。因此，凹溝材料115也相鄰於通道結構106。形成源極108於凹溝材料115之頂表面123之正上方使源極108與基材102熱耦合。源極108與基材102之間熱耦合能有效提供直接散熱至基材102。雖然於一些實施方式中源極108形成在凹溝材料115上，其他實施方式可轉換源極108和汲極110的位置，使得汲極110與基材102熱耦合。
實施方式中，凹溝材料115係由相同於通道結構106之半導體材料所組成。例如，通道結構106和凹溝材料115皆包含III-V族材料如GaN。雖然通道結構106和凹溝材料115可以由相同半導體材料所組成，但通道結構106之穿透差排缺陷117的量顯著地小於凹溝材料115之穿透差排缺陷117的量。例如，通道結構106和凹溝材料115皆可由GaN所組成，但通道結構106具有小於1E9 cm-2之缺陷密度而凹溝材料115具有大於1E9 cm-2之缺陷密度。通道結構106具有低於凹溝材料115的缺陷密度，係因為當通道結構106存在缺陷時可能降低電晶體效率及可靠度。凹溝材料115可以比通道結構106具有更多缺陷。於一般電晶體操作條件下，基材102和源極108為等電位。因此，凹溝115和源極108也等電位。因此， 電流不通過凹溝材料115。因此，凹溝材料115內之高缺陷密度的穿透差排117可對電晶體操作具有較小影響。在其他實施方式中，凹溝材料115可由不同於通道結構106之半導體材料所組成。例如，通道結構106可由GaN所組成，而凹溝材料115可由InGaN所組成。
凹溝材料115可形成於矽基材102之頂表面103上。任何合適磊晶成長製程可形成凹溝材料115在矽基材102之頂表面103上。一些實施方式中，矽基材102之頂表面103可表面修飾(modified surface)以幫助凹溝材料115的磊晶成長。舉例來說，但不是作為限制，矽基材102之頂表面103可修飾以具有V形槽輪廓(V-groove profile)。V形槽輪廓修飾頂表面103使<111>面露出於全域性<100>的矽基材內並匯聚一最低點。相較於表面平坦輪廓，V形槽輪廓以允許磊晶成長過程中較好結晶匹配之方向排列矽立方晶體(cubic crystals)於頂表面103上。
閘極電極112形成在通道結構106上。於一些實施方式中，閘極電極112為多晶矽閘極電極。於其他實施方式中，閘極電極112為金屬閘極電極。介電層113設置於閘極電極112和通道結構106之間。此外，一對閘極間隔物114可任選形成於閘極電極112之相對側上。
如第1圖區域B所示，一半導體裝置，如finFET電晶體，可形成於與寬能隙電晶體同一晶圓平面上。finFET電晶體可為矽基電晶體。finFET電晶體形成於基材102上。基材102包括介電層104位於矽基材102 之頂表面105上以電性絕緣矽基材102。鰭片101從矽基材102延伸穿過介電層104，以露出鰭片101之頂表面143和部分半導體側壁144和145。閘極電極140環繞鰭片101之三個露出的表面。閘極介電質142設置於鰭片101和閘極電極140之間。
本發明一些實施方式可根據第2A-2K圖所繪示的製程來製造。第2A-2D圖繪示寬能隙電晶體區域A及finFET電晶體區域B所執行之流程。第2E-2K圖僅繪示寬能隙電晶體區域A所執行之接續流程。
第2A圖中，半導體基材202具有圖形化光阻遮罩226被提供。半導體基材202可以由任何適合半導體裝置製程之材料所組成。一實施方式中，半導體基材202為單晶半導體基材。半導體基材202也可以為，但不限制於，矽、藍寶石(sapphire，Al2O3)、碳化矽(SiC)、砷化鎵(GaAs)及磷化鎵(GaP)。於一具體實施方式中，基材為全域性<100>方向之單晶矽基材。光阻遮罩226可在半導體基材202上圖形化，以允許半導體基材202上未覆蓋區域被蝕刻掉。除了光阻遮罩226，一中間硬遮罩(intervening hard mask)可首先被圖形化得到於蝕刻掉半導體基材202過程中有較好抵抗遮罩劣化。一實施方式中，光阻遮罩226圖形化於finFET電晶體區域B中，以定義finFET電晶體之鰭片形成於哪個位置。於其他實施方式中，光阻遮罩226圖形化於寬能隙電晶體區域A中，以定義凹溝形成於哪個位置以及寬能隙半導體材料隨後之成長位置。
接著，第2B圖中，藉由蝕刻掉半導體基材202上未覆蓋區域形成鰭片201。底表面227位於鰭片201之間。每一鰭片201具有一頂表面243以及第一和第二半導體側壁244和245。鰭片201A以及底表面227A形成於寬能隙電晶體區域A中，而鰭片201B以及底表面227B形成於finFET電晶體區域B中。儘管第2B圖所示為三個鰭片201，應該注意到根據本發明其他實施方式可形成更多鰭片201。鰭片201基本上可以為矩形，但其他實施方式不如此限制。鰭片201可以由任何適合的各向異性蝕刻製程來形成，例如利用氯氣(Cl2)基底之氣體混合物的電漿蝕刻(plasma etching)製程。光阻遮罩226於形成鰭片201過程中被去除。於一些實施方式，鰭片201A和201B於一個蝕刻製程同時被形成。因此，鰭片201A和201B彼此間之形狀及大小可大致相同。於一其他實施方式中，鰭片201A和201B係由兩個不同之蝕刻製程所分開形成。因此，底表面227A可深於底表面227B以補償寬能隙電晶體裝置高度。
如第2C圖所示，淺凹溝絕緣(shallow trench isolation，STI)層204接著形成位在鰭片201任一側的底表面227。STI層204可以為任何合適之介電材料，例如二氧化矽。為了形成STI層204，一沉積製程可同時整面沉積介電材料於寬能隙電晶體區域A及finFET電晶體區域B中。任何已知可整面沉積介電材料之沉積製程，例如，但不限制於，化學氣相沉積(chemical vapor deposition，CVD)或電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)。整面沉積介電材料後，介電材料可被平坦化並隨後被凹陷以形成STI層204。任何合適之平坦化製程，如化學機械研磨(chemical-mechanical polishing，CMP)製程，可以用來平坦化介電材料，任何適合之蝕刻製程，例如氫化氟濕式蝕刻製程(HF wet etch process)，可以用來凹陷介電材料以形成STI層204。形成STI層204後，僅一部分的半導體側壁244和245露出。STI層204提供一隔離層用於隔離閘極電極及基材，以及提供個別電晶體之間的隔離。
接著，第2D圖中，寬能隙電晶體區域A之鰭片201A被選擇性蝕刻至STI層204。任何用以蝕刻掉矽但實質上不蝕刻二氧化矽之合適的蝕刻製程可以用來去除鰭片201A。執行選擇性蝕刻製程後，凹溝207形成於半導體基材202中。凹溝207延伸穿通STI層204且進入半導體基材202內以露出半導體基材202之頂表面203。如第2D圖所示，一其他蝕刻製程可形成半導體基材202之修飾頂表面203。修飾頂表面203包括由任何典型晶體學(crystallographic)蝕刻製程形成之V形槽輪廓。一實施方式中，修飾頂表面203可透過具有活性溶液如，但不限制於，氫氧化鉀(potassium hydroxide，KOH)或四甲基氫氧化銨(tetramethyl ammonium hydroxide，TMAH)之濕式蝕刻製程所形成。
當一些實施方式中於寬能隙電晶體區域A中 使用鰭片201A形成STI層204，其他實施方式可使用沉積、拋光和蝕刻技術替換。例如，介電材料可於一開始整面沉積在半導體基材202上。其後，沉積之介電材料可被平坦化以形成介電層。隨後，介電層將形成凹溝207的區域可被蝕刻以露出半導體基材202。結果，圖形化STI層204被形成。理應可理解透過本發明的實施方式，可以想像其它任何形成圖案化介電層的方法。
雖然寬能隙電晶體區域A之鰭片201A被選擇性蝕刻，finFET電晶體區域B之鰭片201B可被留下做為finFET電晶體結構的一部分。一實施方式中，finFET電晶體為CMOS電路的一部分。閘極介電質242被設置於鰭片201B之露出表面的部分。閘極電極240直接形成於閘極介電質242上。因此，閘極介電質242被設置於介於閘極電極240和鰭片201B之間。任何已知沉積和蝕刻製程可以被用來形成閘極介電質242和閘極電極240。儘管第2D圖所示之完整結構，區域B中的finFET電晶體可以於形成區域A之寬能隙電晶體的製程前、中或後被形成。任何已知形成finFET電晶體之製程可被用來形成區域B之finFET電晶體。
接著，第2E圖中，半導體材料216從半導體基材202之頂表面203磊晶成長，藉由任何合適的磊晶成長製程，如氣相磊晶(vapor-phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)或化學氣相沉積(chemical vapor deposition，CVD)。一實施方式中，半導 體材料216由寬能隙材料(例如，任何能隙大於2.0eV之材料)、III-V族材料或其本身晶體結構在磊晶於非同質基材上的過程中遭受差排(dislocations)和堆疊錯誤(stacking faults)之任何材料所組成。一實施方式中，半導體材料216為GaN。一具體實施方式中，半導體材料216為GaN以及非同質基材202為矽。
一開始磊晶成長在形成了凹溝材料215的凹溝207的限制邊界中之半導體材料216。因此，半導體材料216無法橫向成長。因此，在凹溝207中的半導體材料216基本上垂直成長(例如，在<0001>方向)。穿透差排缺陷217於磊晶成長過程中可形成在半導體材料216內。這些缺陷係由半導體材料216與非同質基材202之間的晶格常數不匹配所引起的。非同質基材為與從其磊晶成長之半導體材料具有不匹配晶體結構和/或不匹配晶格常數的任何基材。穿透差排缺陷217源起於半導體基材202之頂表面203並主要在垂直方向上擴散穿過半導體材料216。橫向和對角之擴散穿透差排缺陷終止於凹溝207之側壁209。因此，很少橫向和對角之擴散穿透差排缺陷在半導體基材202之頂表面205之上持續擴散。相反，只有垂直擴散缺陷於頂表面205上持續擴散。一實施方式中，凹溝材料215之缺陷密度大於1E9cm-2。
基材202頂表面203的修飾V形槽輪廓幫助半導體材料216的磊晶成長。相較於平坦<100>表面輪廓，V形槽輪廓排列矽立方晶在頂表面103朝一方向，其 允許於磊晶成長過程中與GaN纖維鋅礦晶格有良好晶格匹配。良好晶格匹配有利於減少兩個晶體結構之間的晶格不匹配的負面影響。一實施方式中，V形槽輪廓減少晶格不匹配從成長在平坦<100>表面輪廓的41%至17%。
當半導體材料216成長至STI層204之頂表面205之上時，半導體材料216藉由磊晶側向成長法(lateral epitaxial overgrowth，LEO)在頂表面205上橫向成長(例如，<100>方向)。橫向成長半導體材料206可具有較小的穿透差排缺陷217係因為大部分擴散於橫向和對角之缺陷217已終止於凹溝207之側壁209。因此，設置於STI層204頂表面205上之橫向成長半導體材料206基本上為高品質材料，其顯著的無缺陷(“defect-free”)。一實施方式中，無缺陷橫向成長半導體材料206之缺陷密度小於1E9cm-2。一其他實施方式中，無缺陷橫向成長半導體材料206之缺陷密度小於2E7cm-2．
橫向成長半導體材料206從其LEO的一個點延伸至頂表面205上一距離218。當橫向成長半導體材料206持續LEO，側表面219朝<100>方向擴散且朝鄰近橫向成長半導體材料206延伸，直到相鄰半導體材料之側表面219合併(coalesce)並形成半導體材料216和206之覆蓋層。
請參閱第2F圖，接縫224形成在相鄰半導體材料之兩側表面219合併的點。來自於橫向過溢材料施加於接縫224的壓力導致接縫224周圍區域222形成缺陷。 因此，半導體材料216和206之覆蓋層包含缺陷區221和222以及無缺陷區220。一些實施方式中，半導體材料216在缺陷區221和222之缺陷密度大於1E9cm-2，而無缺陷半導體材料206在無缺陷區220之缺陷密度小於1E9cm-2。因此，無缺陷半導體206具有比凹溝材料215較低的缺陷密度。形成半導體材料216和206之覆蓋層後，半導體材料216和206之覆蓋層隨後被平坦化。當有需要時，任何合適的平坦化製程，如CMP將用來進行平坦化半導體材料216、206之覆蓋層。
如第2G圖所示，絕緣層228直接形成於半導體材料216和206之覆蓋層上。絕緣層228可由任何合適之介電質如二氧化矽所組成。任何已知沉積製程可用來形成絕緣層228。絕緣層228隔離半導體材料216和206之覆蓋層的頂表面以防止於後續製程條件下露出。
接著，如第2H圖所示，半導體材料216、206之覆蓋層在區域211和222的缺陷部分被蝕刻掉以形成通道結構206以及包含凹溝材料215的凹溝207。結果，STI層204之頂表面205、通道結構206之側表面211以及凹溝材料215之頂表面223被露出。凹溝材料215之頂表面223及通道結構206之側表面211提供後續半導體材料磊晶成長之晶核表面(nucleation surfaces)。一些實施方式中，凹溝材料215之頂表面223基本上與第2H圖所示STI層204之頂表面205共平面。替代實施方式中，然而，凹溝材料215之頂表面223基本上不與STI 層204之頂表面205共平面。因此，凹溝材料215之頂表面223可低於或高於STI層204之頂表面205。一實施方式中，凹溝材料215之頂表面223高於STI層204之頂表面205，凹溝材料215直接相鄰於通道結構206。一替代實施方式中，凹溝材料215之頂表面223低於STI層204之頂表面205，凹溝207包含與凹溝材料215不同的半導體材料。例如，由GaN所組成凹溝材料215可以被蝕刻出凹溝207並接著填充InGaN。在任何情況下，凹溝207內之半導體材料提供晶核表面給半導體材料磊晶成長。任何合適的遮罩和蝕刻製程可被用來去除覆蓋層216之缺陷部分。一實施方式中，Cl2電漿乾式蝕刻製程被用來去除覆蓋層216和206之缺陷部分。
其後，如第2I圖所示，源極208和汲極210的半導體材料磊晶成長於形成於覆蓋層216、206中之開口內。因此，源極208和汲極210與通道結構206自對準。所露出之凹溝材料215之頂表面223及通道結構206之側表面211當作晶核表面使源極208和汲極210可以磊晶成長。此外，絕緣層228防止半導體材料從通道結構206之頂部磊晶成長。因此，源極208和汲極210形成在通道結構206之相對側。汲極210可直接設置於STI層204之頂表面205上且源極208可直接形成在凹溝材料215之頂表面223上以形成源極在凹溝內結構。在凹溝材料215上成核之源極208可透過凹溝材料215將源極208與基材202熱耦合。直接熱連通源極208和基材202之間 可提供直接散熱到基材202，有利於提升電晶體於操作過程中的熱散失。雖然一些實施方式之源極208形成於凹溝材料215上，替代實施方式可顛倒源極208和汲極210的位置。
源極208和汲極210可以由不同於通道結構206之半導體材料所組成。雖然它們的半導體材料不同，源極208和汲極210之晶體結構相似於通道結構206使其可以磊晶成長。一實施方式中，源極208和汲極210可以由整體有效能隙窄於通道結構206之半導體材料所組成，以減少與第一接點(未圖示)之接觸電阻。本發明一實施方式，通道結構206由GaN所組成以及源極208和汲極210由GaN合金所組成，如InGaN。源極208和汲極210可由任何已知磊晶成長技術形成，如VPE、MBE和CVD。
根據一實施方式，用於形成源極208和汲極210之窄能隙半導體材料可藉由增加更多導電元素的量所獲得。例如，一實施方式，InN與GaN合金以形成用於源極208和汲極210之InGaN合金。因為InN具有0.9eV能隙，當增加InGaN合金中In的量，降低InGaN之整體有效能隙。一具體實施方式中，In的濃度使得InGaN之整體有效能隙範圍從1.5eV至3.2eV。此外，InGaN之晶體結構相似於GaN。因此，InGaN合金可由通道結構206之側表面211磊晶成長，通道結構206之側表面211包含GaN，同時為了最小化與第一接觸(未圖示)的接觸電阻維持窄能隙。源極208和汲極210可為了更進一步降低整體 有效能隙而由高摻雜N+半導體材料組成。可於源極208和汲極210之磊晶成長過程中引入任何合適的如矽的N+摻雜物以形成高摻雜N+半導體材料。可以理解的當矽摻雜物濃度增加到超過5E19cm-3，形成源極208和汲極210的製程變得更類似於整面沉積而不是磊晶成長。因此，本領域具通常知識者可藉由調整摻雜劑的濃度以得到最大N+摻雜物濃度同時維持源極208和汲極210的磊晶成長。一實施方式中，高摻雜N+半導體材料之摻雜物濃度高達5E19cm-3。一替代實施方式，高摻雜N+半導體材料之摻雜物濃度產生具有片電阻為40至50ohm/sq之半導體材料。
不同於通道結構206，源極208和汲極210僅做為電流流動的節點。因此，源極208和汲極210可不要求像通道結構206的低缺陷密度。一實施方式中，源極208和汲極210具有大於1E9cm-2之缺陷密度。
接著，如第2J圖所示，包括閘極介電質213的閘極堆疊及形成於通道結構206頂部上的閘極電極212。任何合適的材料，如二氧化矽，可被用來形成閘極介電質213。一實施方式中，絕緣層228被用作閘極介電質213。一替代實施方式中，介電層228被去除且形成閘極介電質213。閘極電極212可以由任何合適材料所組成，例如多晶矽。閘極電極212及閘極介電質213可用任何本領域習知的沉積和蝕刻製程來形成。
第2K圖中，閘極間隔物214可隨後形成於閘 極堆疊212和213的相對側。閘極間隔物214可由任何合適間隔物材料所組成，例如二氧化矽、氮化矽或碳化矽。此外，任何合適間隔物蝕刻製程可以用來形成閘極間隔物214。
第3圖繪示出根據本發明一實施例之運算裝置300。運算裝置300容納一電路板302。電路板302可以包括多個組件，包括但不限制於一處理器304以及至少一通訊晶片306。處理器304透過物理和電性耦合至電路板302。一些實施例中至少一通訊晶片306也透過物理和電性耦合至電路板302。於進一步實施方式中，通訊晶片306為處理器304的一部分。
根據其應用，運算裝置300可以包括其他組件透過或沒透過物理和電性耦合至電路板302。這些其他組件包括，但不限制於，動態隨機存取記憶體(例如：DRAM)、唯讀記憶體(例如：ROM)、快閃記憶體(flash memory)、圖形處理器(graphics processor)、數位訊號處理器(digital signal processor)、密碼處理器(crypto processor)、晶片組(chipset)、天線(antenna)、顯示器(display)、觸控螢幕顯示器(touchscreen display)、觸控螢幕控制器(touchscreen controller)、電池(battery)、音頻編解碼器(audio codec)、視頻編解碼器(video codec)、功率放大器(power amplifier)、一個全球定位系統(global positioning system，GPS)裝置，羅盤(compass)、加速度計(accelerometer)、陀螺儀(gyroscope)、揚聲器 (speaker)、相機(camera)、以及一個大容量存儲裝置(mass storage device)(例如：硬碟機(hard disk drive)、光碟(CD)、數位影音光碟(DVD)等等)。
通訊晶片306可以透過無線通訊從另一台運算裝置300傳送資料和接收資料。用語"無線"及其衍生用於描述電路、裝置、系統、方法、技術、通訊通道等，通過調製電磁波傳送資料於非固體介質。該用語不是暗示相關裝置不包含有線，儘管一些實施方式可能沒有包含有線。通訊晶片306可以實現任何數目的無線標準或協議，包括但不限制於無線網絡(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、長期演進(long term evolution，LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽(Bluetooth)、它們的衍生物、以及被指定為3G、4G、5G和超越任何其它無線協議。運算裝置300可包括複數個通訊晶片306。例如，第一通訊晶片306可專用於短距離無線通訊例如Wi-Fi和藍芽以及一第二通訊晶片306可專用於長範圍的無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、和其他。
運算裝置300的處理器304包括積體電路晶粒封裝在處理器304內。本發明一些實施例中，處理器之積體電路晶粒包括一個或多個裝置，例如根據本發明實施例之寬能隙電晶體形成在非同質半導體基材上。用語"處理器"可以指任何裝置或裝置的一部分用來處理來自暫存 器和/或記憶體電子資料，轉換該電子資料成可儲存於暫存器和/或記憶體的其他電子資料。
通訊晶片306可以包括積體電路晶粒封裝在通訊晶片306內。根據本發明另一實施例，通訊晶片之積體電路晶粒包括一個或多個裝置，例如根據本發明實施例之具有罩層之氣隙互連。
進一步實施例中，容納於運算裝置300內之其他組件可包含包括一個或多個裝置的積體電路晶粒，例如根據本發明實施例形成之與罩層互連之氣隙。
其他各種實施方式中，運算裝置300可以為筆記型電腦(laptop)、筆記型電腦(notebook)、網路書(netbook)、輕薄電腦(ultrabook)、智慧型手機(smartphone)、平板電腦(tablet)、個人數位助理(personal digital assistant，PDA)、ultra mobile PC、行動電話(mobile phone)、桌上型電腦(desktop computer)、伺服器(server)、印表機(printer)、掃描器(scanner)、螢幕(monitor)、機頂盒(set-top box)、娛樂控制單元(entertainment control unit)、數位相機(digital camera)、隨身音樂撥放器(portable music player)、或數位視訊記錄器(digital video recorder)。進一步實施例中，運算裝置300可以為用於處理資料的任何其它電子裝置。
一實施方式中，半導體電晶體結構包含，一半導體基材；一絕緣層形成在該矽基材上；一凹溝延伸穿過該絕緣層且進入該矽基材，該凹溝包含一凹溝材料，該 凹溝材料包含一第一III-V族半導體材料；一通道結構直接形成在該絕緣層頂部上且鄰近該凹溝，該通道結構由包含一第二III-V族半導體材料之一通道材料形成，該第二III-V族半導體材料具有一缺陷密度小於該凹溝材料的一缺陷密度；一源極和汲極形成在該通道結構的相對側，該源極形成在該凹溝材料頂部上；以及一閘極電極形成在該通道結構上。其他實施方式中，該凹溝材料和該通道材料包含氮化鎵。又一其他實施方式中，該通道材料具有一缺陷密度小於1E9cm-2。一替代實施方式中，該凹溝材料具有一缺陷密度大於1E9 cm-2。其他實施方式中，該源極形成在該凹溝材料頂部上且該汲極形成在該絕緣層頂部上。又一其他實施方式中，該源極與該凹溝材料熱耦合。一替代實施方式中，該源極與該矽基材熱耦合。一實施方式中，該源極及該汲極包含氮化銦鎵。在一其他實施方式中，該氮化銦鎵具有一N+摻雜濃度大於5E19cm-3。又一其他實施方式中，該半導體基材包含矽，該凹溝材料和該通道結構包含GaN，以及該源極和汲極包含InGaN。
一實施方式中，一種形成半導體電晶體結構的方法，包含：形成一圖形化絕緣層在一半導體基材上，該圖形化絕緣層露出該半導體基材之一未覆蓋部分；形成一凹溝在該半導體基材內之該半導體基材之該未覆蓋部分；成長一半導體材料在該凹溝中，使得該材料橫向溢流至該圖形化絕緣層上並形成一覆蓋層，該材料包含一III-V族半導體材料；蝕刻該覆蓋層的部分使得留下一通道結 構和一凹溝材料，該通道結構具有比該凹溝材料較低的一缺陷密度；形成一源極和汲極在該通道結構的相對側；以及形成一閘極電極在該通道結構上。一替代實施方式中，該覆蓋層是由該材料合併鄰近橫向溢流材料形成。其他實施方式中，在該半導體基材內形成該凹溝是由選擇性蝕刻該半導體基材之該未覆蓋部分。又一實施方式中，該材料包含的該III-V族半導體材料為氮化鎵。一實施方式中，該覆蓋層的部分為一缺陷部分具有一缺陷密度大於該通道結構之一缺陷密度。一其他實施方式中，該缺陷部分包含缺陷密度大於1E9cm-2。一替代實施方式中，該通道結構之缺陷密度小於1E9cm-2。一其他實施方式中，該凹溝材料之缺陷密度大於1E9cm-2。又一實施方式中，該源極及該汲極係由磊晶成長所形成。一實施方式中，該磊晶成長形成一氮化銦鎵結構。一其他實施方式中，該氮化銦鎵結構由一N+摻雜濃度大於5E19cm-3所形成。
一實施方式中，一種系統晶片，包含一半導體基材；一金屬氧化物半導體電晶體形成於該半導體基材上；以及，一寬能隙半導體電晶體形成於該半導體基材上且相鄰該金屬氧化物半導體電晶體，該寬能隙半導體電晶體包含一絕緣層形成於該半導體基材上；一凹溝形成穿過該絕緣層且延伸至該半導體基材內，該凹溝填充包含一凹溝材料，該凹溝材料包含一III-V族半導體材料；一通道結構直接形成於該絕緣層上且相鄰該凹溝，該通道結構由一通道材料具有缺陷密度小於該凹溝材料之缺陷密度之一 III-V族半導體材料所形成；一源極和汲極形成於該通道結構之相對側；及一閘極電極形成於該通道結構頂部上。一替代實施方式中，該凹溝材料和該通道材料包含氮化鎵。一其他實施方式中，該通道材料具有小於1E9cm-2之缺陷密度。另一實施方式中，該凹溝材料具有大於1E9cm-2之缺陷密度。一實施方式中，該源極形成於該凹溝材料頂部上以及該汲極形成在該絕緣層上。一其他實施方式中，該源極與該凹溝材料熱耦合。一不同實施方式中，該源極與該半導體基材熱耦合。一其他實施方式，該源極與該汲極包含氮化銦鎵。另一實施方式中，該氮化銦鎵具有一N+摻雜濃度大於5E19cm-3。
在利用本發明的各方面中，這將變得顯而易見對於本領域具通常知識者透過結合或變化上述實施方式是可能形成寬能隙電晶體於非同質半導體基材上。儘管本發明實施方式已經以特定於結構特徵和/或方法動作的語言進行描述，但是因該可理解在所附申請專利範圍中本發明之限定不必受限於所描述的具體特徵或動作。所揭示的具體特徵和動作替代應被理解為對於說明本發明實施方式中所欲要求保護的發明之有用的特別得體實現例。
101‧‧‧鰭片
102‧‧‧半導體基板
103、105、143‧‧‧頂表面
104、113‧‧‧介電層
106‧‧‧通道結構
107‧‧‧凹溝
108‧‧‧源極
110‧‧‧汲極
112、140‧‧‧閘極電極
114‧‧‧閘極間隔物
115‧‧‧凹溝材料
117‧‧‧穿透差排缺陷
123‧‧‧頂表面
142‧‧‧閘極介電質
144、145‧‧‧半導體側壁

Claims (25)

  1. 一種半導體電晶體結構，包含：一半導體基材；一絕緣層形成在該矽基材頂部上；一凹溝延伸穿過該絕緣層且進入該矽基材，該凹溝包含一凹溝材料，該凹溝材料包含一第一III-V族半導體材料；一通道結構直接形成在該絕緣層頂部上且鄰近該凹溝，該通道結構由包含一第二III-V族半導體材料之一通道材料形成，該第二III-V族半導體材料具有一缺陷密度小於該凹溝材料的一缺陷密度；一源極和汲極形成在該通道結構的相對側，該源極形成在該凹溝材料頂部上；以及一閘極電極形成在該通道結構上方。
  2. 如申請專利範圍第1項所述之半導體電晶體結構，其中該凹溝材料和該通道材料包含氮化鎵(gallium nitride)。
  3. 如申請專利範圍第1項所述之半導體電晶體結構，其中該通道材料具有一缺陷密度小於1E9cm-2。
  4. 如申請專利範圍第1項所述之半導體電晶體結構，其中該凹溝材料具有一缺陷密度大於1E9cm-2。
  5. 如申請專利範圍第1項所述之半導體電晶體結構，其中該源極形成在該凹溝材料頂部上且該汲極形成在該絕緣層上。
  6. 如申請專利範圍第5項所述之半導體電晶體結構，其中該源極與該矽基材熱耦合。
  7. 如申請專利範圍第1項所述之半導體電晶體結構，其中該源極及該汲極包含氮化銦鎵(indium gallium nitride)。
  8. 如申請專利範圍第7項所述之半導體電晶體結構，其中該氮化銦鎵具有一N+摻雜濃度大於5E19cm-3。
  9. 如申請專利範圍第1項所述之半導體電晶體結構，其中該半導體基材包含矽，該凹溝材料和該通道材料包含GaN，以及該源極和汲極包含InGaN。
  10. 一種形成半導體電晶體結構的方法，包含：形成一圖形化絕緣層在一半導體基材上，該圖形化絕緣層露出該半導體基材之一未覆蓋部分；形成一凹溝在該半導體基材內之該半導體基材之該未覆蓋部分；成長一半導體材料在該凹溝中，使得該材料橫向溢流至該圖形化絕緣層上並形成一覆蓋層，該材料包含一III-V族半導體材料；蝕刻該覆蓋層的一部分使得留下一通道結構和一凹溝材料，該通道結構具有比該凹溝材料較低的一缺陷密度；形成一源極和汲極在該通道結構的相對側；以及形成一閘極電極在該通道結構頂部上。
  11. 如申請專利範圍第10項所述之形成半導體電晶體結構的方法，其中該覆蓋層是由該材料合併一鄰近橫向 溢流材料形成。
  12. 如申請專利範圍第10項所述之形成半導體電晶體結構的方法，其中在該半導體基材內形成該凹溝是選擇性蝕刻該半導體基材之該未覆蓋部分。
  13. 如申請專利範圍第10項所述之形成半導體電晶體結構的方法，其中該材料包含的該III-V族半導體材料為氮化鎵。
  14. 如申請專利範圍第10項所述之形成半導體電晶體結構的方法，其中該覆蓋層的該部分為一缺陷部分具有缺陷密度大於該通道結構之缺陷密度。
  15. 如申請專利範圍第14項所述之形成半導體電晶體結構的方法，其中該缺陷部分包含缺陷密度大於1E9cm-2。
  16. 如申請專利範圍第14項所述之形成半導體電晶體結構的方法，其中該通道結構之該缺陷密度小於1E9cm-2。
  17. 如申請專利範圍第10項所述之形成半導體電晶體結構的方法，其中該源極及該汲極係由磊晶成長所形成。
  18. 如申請專利範圍第17項所述之形成半導體電晶體結構的方法，其中該磊晶成長形成一氮化銦鎵結構。
  19. 一種系統晶片，包含：一半導體基材；一金屬氧化物半導體電晶體形成於該半導體基材上；以及 一寬能隙半導體電晶體形成於該半導體基材上且相鄰該金屬氧化物半導體電晶體，該寬能隙半導體電晶體包含：一絕緣層形成於該半導體基材頂部上；一凹溝形成穿過該絕緣層且延伸至該半導體基材內，該凹溝填充包含一凹溝材料，該凹溝材料包含一III-V族半導體材料；一通道結構直接形成於該絕緣層頂部上且相鄰該凹溝，該通道結構由一通道材料所形成，該通道材料包含具有缺陷密度小於該凹溝材料之缺陷密度之一III-V族半導體材料；一源極和汲極形成於該通道結構之相對側；及一閘極電極形成於該通道結構頂部上。
  20. 如申請專利範圍第19項所述之半導體電晶體結構，其中該凹溝材料和該通道材料包含氮化鎵。
  21. 如申請專利範圍第19項所述之半導體電晶體結構，其中該通道材料具有小於1E9cm-2之缺陷密度。
  22. 如申請專利範圍第19項所述之半導體電晶體結構，其中該凹溝材料具有大於1E9cm-2之缺陷密度。
  23. 如申請專利範圍第19項所述之半導體電晶體結構，其中該源極形成於該凹溝材料頂部上以及該汲極形成在該絕緣層頂部上。
  24. 如申請專利範圍第19項所述之半導體電晶體結構，其中該源極與該半導體基材熱耦合。
  25. 如申請專利範圍第19項所述之半導體電晶體結構，其中該源極與該汲極包含氮化銦鎵。
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