TWI582912B - 半導體結構以及形成半導體結構之方法 - Google Patents

半導體結構以及形成半導體結構之方法 Download PDF

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Description

半導體結構以及形成半導體結構之方法
本發明之實施例係大致有關在不相似的基板上製造半導體結構的方法。更具體而言，本發明之實施例係有關在介電層上製造氮化鎵結構之方法。
氮化鎵(Gallium Nitride；簡稱GaN)是一種已針對其與其中包括但不限於電晶體、發光二極體(Light Emitting Diode；簡稱LED)、及大功率電晶體裝置之微電子裝置相關的有利特性而被廣泛地研究之寬能帶間隙(band gap)半導體材料。目前，在諸如矽基板等的非原生基板上直接生長GaN。當在非原生基板上生長GaN時，將發生相當大的晶格失配(lattice mismatch)。晶格失配導致在磊晶生長的GaN材料內傳播之穿透位錯(threading dislocation)缺陷。目前，傳統的解決方案利用橫向磊晶再生長(Lateral Epitaxial Overgrowth；簡稱LEO)法生長高品質的GaN層，其中係自一鄰近的溝槽而在一非GaN基板之上橫向地(<100>方向)生長高品質的 GaN。
102‧‧‧基板
103,105,107,109,122,154‧‧‧上表面
104‧‧‧第一層
117,119,121‧‧‧厚度
106‧‧‧第二層
108‧‧‧第三層
110‧‧‧共同中央軸
124‧‧‧第一側壁
126‧‧‧第二側壁
128‧‧‧第三側壁
132‧‧‧深度
130,144‧‧‧寬度
129‧‧‧長度
114‧‧‧第一開口
116‧‧‧第二開口
118‧‧‧第三開口
120‧‧‧延伸區
152‧‧‧吹出區
142‧‧‧半導體材料
140‧‧‧穿透位錯缺陷
113‧‧‧無缺陷的半導體材料
111,149‧‧‧下表面
146‧‧‧高度
112‧‧‧半導體結構
136‧‧‧內半導體側壁
138‧‧‧外半導體側壁
112A,112B‧‧‧鰭
150‧‧‧淺溝槽隔離材料
150A,150B‧‧‧淺溝槽隔離結構
160‧‧‧閘極電極
162‧‧‧閘極介電質
168‧‧‧源極區
164‧‧‧汲極區
170‧‧‧初始開口
300‧‧‧計算裝置
302‧‧‧電路板
304‧‧‧處理器
306‧‧‧通訊晶片
第1A、1B、1C、1D、1E、1E-1、1F、1G、1H、1I、1I-1、1I-2、1J、1K及1L圖示出用於根據本發明的實施例而在一不同的基板上形成一半導體結構的一方法之橫斷面圖、俯視圖、及等角視圖。
第2A圖示出根據本發明的一實施例而具有在一不同的基板上形成的一半導體源極、汲極、及通道區的一平面裝置之一等角視圖。
第2B圖示出根據本發明的一實施例而具有由在一不同的基板上配置的一半導體材料形成的一鰭的一finFET裝置之一等角視圖。
第3圖示出以本發明的一實施例實施之一計算系統。
【發明內容及實施方式】
本發明說明了一種在不同的基板上製造半導體結構之方法。將以與特定細節有關之方式說明本發明之實施例，以便提供對本發明之徹底了解。對此項技術具有一般知識者當可了解：可在沒有這些特定細節之情形下實施本發明。在其他的情形中，並不以特定細節說明習知的半導體製程及設備，以便不會非必要地模糊了本發明之實施例。此外，圖式中示出之各實施例是例示的表示法，且不必然按照比例繪製各實施例。
本發明之實施例係有關在不同的基板上製造半導體結構。在一實施例中，開始時在一半導體基板上形成一遮罩。該遮罩可以是包含三個垂直堆疊的介電層之一多層遮罩。然後形成通過所有三層之一初始開口。每一層有一開口，且使所有三個開口相互對準，因而露出該半導體基板。然後橫向延伸該第二開口，使該第二開口比該第一及該第三開口寬。然後，自該基板的一上表面以磊晶方式生長一半導體材料。當該半導體材料生長到高於該第一層時，利用LEO法使該半導體材料開始橫向地生長到該較寬的第二開口。然後，使用該第三層作為一自我對準的(self-aligned)蝕刻遮罩，而蝕刻掉該以磊晶方式生長的半導體材料之缺陷部分。然後使該以磊晶方式生長的半導體材料中實質上無缺陷的部分留在該第一層上。該剩餘之無缺陷的半導體材料形成不同於該基板之一半導體結構，且係在該基板之上形成該半導體結構。
第1A-1L圖示出用於根據本發明的實施例而在一不同的基板上形成一半導體結構的一方法之橫斷面圖、俯視圖、及等角視圖。
在第1A圖中，該方法開始時提供具有一上表面103之一基板102。該基板可以是諸如一單晶基板或一絕緣層上覆矽(Silicon-On-Insulator；簡稱SOI)基板等的任何適當的基板。此外，可由諸如但不限於矽(Si)、藍寶石(Al2O3)、碳化矽(SiC)、砷化鎵(GaAs)、及磷化鎵(GaP)之任何適當的材料構成該基板。在一實施例中， 該基板是一整體方向<100>的單晶矽基板。
如第1B圖所示，然後在基板102的上表面103上配置一第一層104。第一層104具有一厚度117及一上表面105。可由諸如但不限於氮化矽(Si3N4)、二氧化矽(SiO2)、碳摻雜氧化物(carbon-doped oxide)、或低k值介電材料之任何適當的介電材料或絕緣材料構成第一層104。在一實施例中，第一層104是由二氧化矽構成之一介電層。此外，可由諸如但不限於氮化鈦、鎢、或氮化鉭之任何適當的金屬構成第一層104。第一層104可被用來作為一深寬比捕獲(Aspect Ratio Trapping；簡稱ART)層，用以在半導體材料的磊晶生長期間捕獲缺陷。因此，第一層104可具有用於捕獲所需量的缺陷之一厚度117。在一實施例中，第一層104之厚度117小於2000埃。在一特定實施例中，第一層104之厚度117範圍係自200埃至2000埃。
然後，如第1C圖所示，在第一層104的上表面105上形成一第二層106。第二層106具有一厚度119及一上表面107。可由諸如但不限於氮化矽(Si3N4)、二氧化矽(SiO2)、碳摻雜氧化物、或低k值介電材料之任何適當的介電材料或絕緣材料構成第二層106。此外，可由諸如但不限於氮化鈦、鎢、或氮化鉭之任何適當的金屬構成第二層106。第二層106之材料不同於第一層104之材料，因而可以比對第一層104更有選擇性之方式蝕刻第二層106。亦即，第二層106被蝕刻，且第一層104實質上未 被蝕刻。例如，對第二層106之蝕刻速率(etch rate)實質上高於對第一層104之蝕刻速率，例如，在一實施例中之5：1的選擇性比(selectivity ratio)，或在一替代實施例中之10：1的選擇性比。在一實施例中，該第一層是二氧化矽層，且該第二層是氮化矽層。可將該第二層加寬，而容許LEO的一半導體材料被配置在第一層104上。
然後，如第1D圖所示，在第二層106上形成一第三層108。第三層108具有一厚度121及一上表面109。可由諸如但不限於氮化矽(Si3N4)、二氧化矽(SiO2)、碳摻雜氧化物、或低k值介電材料之任何適當的介電材料或絕緣材料構成第三層108。此外，可由諸如但不限於氮化鈦、鎢、或氮化鉭之任何適當的金屬構成第三層108。在一實施例中，第三層108之材料不同於第二層106之材料，因而可以比對第三層108更有選擇性之方式蝕刻第二層106。此外，可由與第一層104相同的材料構成第三層108。在一實施例中，該第一及第三層是二氧化矽層，且該第二層是氮化矽層。在另一實施例中，可由不同的材料構成所有三層，因而任一層可以比對任何其他層更有選擇性之方式被蝕刻。第三層108可被用來作為一自我對準的遮罩層，用以去除該該第一及第二層內之缺陷半導體材料。因此，第三層108之厚度121可以是用於蝕刻第一層104及第二層106內之所需量的材料之任何適當的厚度。 一般而言，第三層108之厚度121大於第一層104之厚度117及第二層106之厚度119。在某些實施例中，厚度 121大於厚度117及119之合併厚度。在一實施例中，第三層108之厚度121小於1微米。在一特定實施例中，第三層108之厚度121範圍係自200埃至1微米。
可以諸如但不限於化學氣相沉積(Chemical Vapor Deposition；簡稱CVD)及電漿氣相沉積(Plasma Vapor Deposition；簡稱PVD)之任何適當的毯覆式沉積(blanket deposition)技術形成該第一、第二、及第三層。此外，一化學機械研磨(Chemical-Mechanical Polishing；簡稱CMP)製程可被用於將介電材料的一上表面或任一上表面平坦化，因而於需要時形成了一均勻且平坦的層。
請參閱第1E圖，在形成了第三層108之後，一第一蝕刻製程形成通過所有三層之一初始開口170。初始開口170具有代表該開口的中心之一共同中央軸110。該第一蝕刻製程產生具有在第一、第二、及第三層內之垂直對準的側壁124、126、及128之初始開口170。初始開口170自第三層108之上表面109延伸一深度132到基板102之上表面122，以便露出基板102之上表面122。在一實施例中，深度132範圍係自600埃至2微米。此外，如第1E-1圖所示，初始開口170也具有一寬度130及一長度129。長度129可顯著大於寬度130，而形成一溝槽。在某些實施例中，該初始開口是具有範圍自1：1至1：20的寬長比(width to length ratio)之一溝槽。
可以通常被用於形成多層介電質遮罩中之垂直開口之 任何適當的乾式蝕刻(dry etch)製程形成該初始開口。在一實施例中，可以使用氯為主的反應氣體(reactant gas)之一非等向性乾式蝕刻(anisotropic dry etch)製程形成該初始開口。在另一實施例中，以使用氟為主的反應氣體之一非等向性乾式蝕刻製程形成該初始開口。
亦如第1E圖所示，可進一步蝕刻基板102之上表面122，而形成一修改表面。在一實施例中，進一步蝕刻上表面122，而形成一V形槽輪廓。該V形槽輪廓具有露出了一整體方向<100>的矽基板內之<111>面且覆蓋於一最低點之修改上表面122。V形槽輪廓的一優點在於：可得到磊晶生長材料與非原生基板間之較佳晶格匹配(lattice matching)。在另一實施例中，上表面122是第1E圖中並未示出之一深V形槽輪廓。深V形槽輪廓是一種在該矽基板內形成的一溝槽的底部上形成之一V形槽輪廓。該基板具有自該修改上表面122向上延伸到第一層104之垂直側壁。
可以任何典型的結晶蝕刻(crystallographic etch)製程形成該等修改上表面122。在一實施例中，係以一濕式蝕刻(wet etch)製程形成該等修改上表面122。舉例但並非限制地，可以諸如但不限於氫氧化鉀(potassium hydroxide(KOH))或氫氧化四甲基銨(tetramethyl ammonium hydroxide；簡稱TMAH)之一活性溶液(active solution)蝕刻矽基板。可以任何典型的非等向性乾式蝕刻製程及一接續之任何典型的結晶蝕刻製程形成 該深V形槽輪廓。在一實施例中，係以使用氯為主的反應氣體之一非等向性乾式蝕刻製程及一接續之使用包含KOH的一活性溶液之一濕式蝕刻製程形成該深V形槽輪廓。
然後，如第1F圖所示，在一第二開口116中形成一橫向延伸120。橫向延伸120使第二層106的第二開口116比第一層104的第一開口114及第三層108的第三開口118寬。較寬的第二開口116在第二層106內形成一吹出區152。因此，形成了一多深寬比遮罩。吹出區152可容許隨後在第一層104的上表面105上配置一半導體結構。如根據本發明之揭示而將可了解的，橫向延伸120之距離可取決於意圖在吹出區152內配置的該半導體結構之尺寸。
一第二等向性(isotropic)蝕刻製程可藉由以比對第一層104及第三層108更有選擇性之方式蝕刻第二層106，而形成橫向延伸120。例如，如果該第二層是氮化矽且該第一及第三層是二氧化矽，則可利用熱磷酸(H3PO4)而以濕式蝕刻之方式蝕刻該氮化矽層。在攝氏160-165度的製程溫度下使用磷酸濕式蝕刻劑溶液時，可觀測到大於80：1的選擇性。可使用取代磷酸之諸如四氟化碳(carbon tetrafluoride；簡稱CF4)及氧氣等的一選擇性乾式蝕刻。在使用四氟化碳作為蝕刻劑氣體，且氧氣在大約30sccm(sccm：標準狀態下之立方公分/分鐘)的流量下流動時，可觀測到大於40：1的選擇性。也可使用 取代四氟化碳及氧氣之三氟化氮(nitrogen trifluoride；簡稱NF3)而以選擇性蝕刻之方式蝕刻該氮化矽層。在使用三氟化氮作為蝕刻劑氣體，且氧氣在大約45sccm的流量下流動時，可觀測到大於100：1的選擇性。這些製程氣體主要去除氮化矽材料，同時使二氧化矽材料實質上保持完整。
不包括剛才在第1E-1F圖中提到之其他適當的製程流程可被用於形成根據本發明的一實施例的該多深寬比遮罩中之該等三個開口。例如，可將一初始非等向性蝕刻製程用於形成該第三層中之一開口。在該初始蝕刻之後，可將一選擇性等向性蝕刻用於橫向地延伸該第二開口，且同時使該第一及第三層實質上保持完整。然後，可將另一非等向性蝕刻用於形成該第一層中之一開口，而露出該基板之上表面。然後，可將一可供選擇採用的結晶蝕刻用於修改該半導體基板之該上表面。無論如何，形成具有一較寬的中間開口的一多深寬比遮罩之任何方法都可以是本發明的一實施例中預想到之適當的方法。
如第1G圖所示，在以比對第一及第三層104及108更有選擇性之方式蝕刻第二層106之後，在半導體基板102的上表面122上以磊晶方式生長一半導體材料142。在一實施例中，由寬能帶間隙材料(例如，能帶間隙大於2.0電子伏特(eV)之任何材料、III-V族材料、鍺、矽、或晶體結構在非原生基板上磊晶生長期間遭受位錯及堆疊錯誤(stacking fault)之任何材料構成表面122上以磊晶 方式生長半導體材料142。在一特定實施例中，半導體材料142是氮化鎵(GaN)。在一特定實施例中，半導體材料142是氮化鎵，且半導體基板102是矽。在一替代實施例中，由矽鍺(SiGe)構成半導體材料142。
半導體材料142開始時在第一開口114的局限邊界內以磊晶方式生長。因為第一側壁124，所以半導體材料142無法橫向生長。因此，半導體材料142在第一開口114內實質上垂直地生長。在磊晶生長期間，穿透位錯缺陷140可能在半導體材料142中形成。可能由半導體材料142與非原生基板102間之晶格失配導致這些缺陷。非原生基板可能是與基板頂部上以磊晶方式生長的半導體材料之間有失配的晶格結構及/或失配的晶格常數(lattice constant)之任何基板。穿透位錯缺陷140源自於半導體基板102之上表面122，且傳播通過半導體材料142。垂直及對角線傳播的穿透位錯缺陷終止於第一層104之第一側壁124。因此，極少的水平及對角線傳播的穿透位錯缺陷繼續傳播到第一層104之上。而是只有垂直傳播的缺陷繼續傳播到第一層104之上。因此，第一層104的厚度117直接影響到水平及對角線傳播的穿透位錯缺陷140傳播到第一層104之上的量。例如，較大的第一層厚度117提供了用於捕獲位錯缺陷之較大的第一側壁124，因而顯著地減少了可傳播到第一層104之上的水平及對角線缺陷的量。在一實施例中，使第一層104形成到用於捕獲缺陷的一充分厚度117。在一實施例中，第一層104之厚度 117小於2000埃。在一特定實施例中，第一層104之厚度117範圍係自200埃至2000埃。
當半導體材料142生長到第一層104之上時，半導體材料142橫向生長到第二層106的吹出區152中。半導體材料142橫向延伸一距離144而進入吹出區152中。橫向生長到吹出區152中之該半導體材料可能有極小的穿透位錯缺陷140，這是因為水平及對角線傳播的大部分缺陷140已經終止於第一層104之第一側壁124。此外，垂直傳播的缺陷將不會橫向傳播到吹出區152中。此外，橫向生長到吹出區152中之該半導體材料是顯然無缺陷的("無缺陷")實質上高品質的材料。
因此，在該多深寬比遮罩的吹出區152內形成了無缺陷的半導體材料113。在一實施例中，吹出區152的尺寸包含不限制無缺陷的半導體材料113生長之一延伸區120及一厚度119。在製程時間終止之前，無缺陷的半導體材料113可在該吹出區內橫向生長。因此，該橫向生長可在無缺陷的半導體材料113抵達第二側壁126之前停止。因此，無缺陷的半導體材料113可不與第二側壁126接合。此外，在製程時間終止之前，無缺陷的半導體材料113亦可垂直生長。因此，該垂直生長可在無缺陷的半導體材料113抵達第三層108的下表面111之前停止。因此，無缺陷的半導體材料113可不與第三層108的下表面111接合。
在一替代實施例中，延伸區120被設計成限制無缺陷 的半導體材料113之橫向生長。例如，一自限式製程(self-limiting process)可在吹出區152內生長無缺陷的半導體材料113。該自限式製程可生長無缺陷的半導體材料113，使該無缺陷的半導體材料與第二側壁126接合。然後，不論製程氣體是否持續流動，該橫向生長都將停止。因此，延伸區120之寬度可決定無缺陷的半導體材料113之精確寬度144。
在又一替代實施例中，厚度119被設計成限制無缺陷的半導體材料113之垂直生長。例如，一自限式製程可生長無缺陷的半導體材料113，使該無缺陷的半導體材料與第三層108之下表面111接合。然後，不論製程氣體是否持續流動，該垂直生長都將停止。因此，第二層106之厚度119可決定無缺陷的半導體材料113之精確高度146。此外，厚度119亦可被設計成限制無缺陷的半導體材料113之橫向生長。例如，一自限式製程可生長無缺陷的半導體材料113，使該無缺陷的半導體材料與第三層108之下表面111接合。因此，製程氣體停止流入吹出區152，且防止無缺陷的半導體材料113之進一步的橫向生長。因此，一薄的第二層106可導致一窄的寬度144。在一實施例中，第二層106之厚度119小於2000埃。在一特定實施例中，第二層106之厚度119範圍係自200埃至2000埃。
然後，如第1H圖所示，以一非等向性第三蝕刻製程蝕刻掉包含缺陷140之半導體材料142。該第三蝕刻製程 使用第三層108作為一蝕刻遮罩。根據本發明的一實施例，第三層108是先前形成初始開口170的該非等向性蝕刻製程產生之一自我對準的遮罩。自我對準的第三層108具有一第三開口118、以及實質上垂直對準第一側壁124的一第三側壁128。因此，第三層108可被用來作為去除第三開口118內及垂直下方的缺陷半導體材料142之一蝕刻遮罩。在一實施例中，第三開口118比第一開口114寬。因此，第一側壁124及第三側壁128不是實質上垂直對準的。因此，可去除缺陷半導體材料142、以及無缺陷的半導體材料113之一部分。任何適當的非等向性蝕刻製程可被用來作為去除缺陷半導體材料142之該第三蝕刻製程。在一實施例中，該第三蝕刻製程是將氯氣電漿用於去除缺陷氮化鎵材料的一非等向性乾式蝕刻製程。
因為該多深寬比遮罩具有自我對準的第三層108，所以不需要用於去除缺陷半導體材料142之一單獨的微影步驟。先前技術的方法不利地需要用於蝕刻掉半導體結構的缺陷部分之一單獨的微影步驟。此種微影步驟需要很容易受到未對準問題影響的嚴格之關鍵性對準。然而，本發明之實施例由於不需要這些嚴格的微影步驟，因而可降低製造成本。此外，該多深寬比遮罩之自我對準特性由於限制較少的對準要求，而亦可得到IC裝置中之半導體結構112的高密度整合。
如第1H圖所示，無缺陷的半導體結構112具有一對相對的半導體側壁136及138。更具體而言，半導體結構 112具有一內半導體側壁136及一外半導體側壁138。內半導體側壁136係實質上垂直對準第一層104之第一側壁124。無缺陷的半導體結構112具有一寬度144及一高度146。如前文所述，可根據吹出區152之沉積時間或設計而決定寬度144及高度146。
在自該遮罩蝕刻出缺陷氮化鎵材料之後，現在已完成了在一不同的基板上形成一半導體結構之該方法。然而，隨後可執行用於將該等結構112形成為更實際的結構之各種製程。例如，如第1I圖所示，可將一第四蝕刻製程用於去除該多深寬比遮罩的第二層106及第三層108。該第四蝕刻製程可以是通常被業界用於去除介電材料層之任何適當的製程。在該第四蝕刻製程之後，只有無缺陷的半導體結構112遺留在第一層104的上表面105。無缺陷的半導體結構112具有一寬度144及一高度146。在一實施例中，遺留的無缺陷的半導體結構112之內半導體側壁136係實質上垂直對準第一層104之第一側壁124。
對應的第1I-1圖示出去除了第二及第三層106及108之後的該多深寬比遮罩之一上透視圖。一第一開口114露出基板102之上表面122。無缺陷的半導體結構112遺留在第一層104之上表面105。無缺陷的半導體結構112之內半導體側壁136係垂直對準位於內半導體側壁136正下方的第一層104之第一側壁124。在一實施例中，無缺陷的半導體結構112具有大約在第一開口114的周圍附近形成之一寬度144。根據本發明的一實施例，無缺陷的半導 體結構112之較長面可被用於形成半導體裝置之主動區。在一實施例中，無缺陷的半導體結構112之較長面被用於形成鰭式場效電晶體(finFET)裝置之鰭。
請參閱第1I-2圖，該圖式示出在裝置切割之後的無缺陷的半導體結構112之一上透視圖。根據本發明的一實施例，一組鰭112A及112B被配置在第一層104之上表面105上。可以任何適當的遮蔽及蝕刻技術執行裝置切割。如第1I-2圖所示，一實施例可具有所形成的鰭112A及112B，鰭112A及112B具有長度129及寬度144。此種鰭結構可以諸如用於積體電路晶片裝置中之電晶體應用(例如，平面電晶體及finFET電晶體)的鰭結構之方式操作。鰭112A及112B之內半導體側壁136係垂直對準第一層104之第一側壁124。第一開口114露出基板102之上表面122。雖然形成根據本發明的一實施例的一半導體結構之該方法可能需要一裝置切割蝕刻製程，但是用於裝置切割的微影製程中之關鍵性尺寸要求顯然比用於形成去除窄開口內之缺陷材料的遮罩的微影製程中之要求較不嚴格。因此，以一較不嚴格的微影製程取代較嚴格的微影製程不只是有利於諸如降低成本等的經濟理由，而且也有利於諸如增加產量及減少處理時間等的生產理由。
請參閱第1J圖，在裝置切割之後，在第一層104、基板102、及無缺陷的半導體結構112之露出表面之上以毯覆式沉積法沉積一淺溝槽隔離(Shallow Trench Isolation；簡稱STI)材料150。STI 150可以是諸如二氧 化矽等的任何適當的絕緣層。可以化學氣相沉積(CVD)、電漿氣相沉積(PVD)、電漿增強式化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition；簡稱PECVD)、原子層沉積(Atomic Layer Deposition；簡稱ALD)、或被用於在具有溝槽的基板上形成低k值介電材料的毯覆式沉積之任何其他適當的技術沉積STI層150。在一實施例中，沉積STI材料150之該方法是利用CVD。
如第1K圖所示，在沉積了STI 150之後，可以諸如CMP等的任何適當的平坦化製程(planarization process)將STI 150平坦化到無缺陷的半導體結構112之上表面154。在該平坦化製程之後，無缺陷的半導體結構112具有一平坦的上表面154。無缺陷的半導體結構112具有由無缺陷的半導體材料113之LEO形成之一寬度144。在一實施例中，吹出區152之尺寸決定了無缺陷的半導體結構112之寬度144。在某些實施例中，STI 150之平坦化導致形成了STI結構的兩個部分：STI 150A及STI 150B。STI 150A及STI 150B之上表面152與無缺陷的半導體結構112之上表面154實質上共平面(coplanar)。STI 150B被沉積在基板102之頂部，且直接鄰接第一層104之第一側壁124及無缺陷的半導體結構112之內半導體側壁136。此外，STI 150A被沉積在第一層104之上表面105，且直接鄰接無缺陷的半導體結構112之外半導體側壁138。因此，無缺陷的半導體結構112具有用於形成諸 如平面金屬氧化物半導體場效電晶體(MOSFET)等的裝置之一露出上表面154。
第2A圖示出在根據本發明的一實施例的一無缺陷的半導體結構112上形成的一平面MOSFET裝置之一等角視圖。第1K圖所示的虛線長方形框示出第2A圖之橫斷面圖面。
如第2A圖所示，由一無缺陷的半導體結構112的上表面154的一部分之上配置的一閘極電極160形成該平面MOSFET裝置。無缺陷的半導體結構112具有一寬度144。在一實施例中，無缺陷的半導體結構112之寬度144被選擇成提供用於形成一平面MOSFET電晶體之一所需閘極寬度。此外，無缺陷的半導體結構112延伸了該MOSFET裝置的一距離129。可由任何適當的材料構成閘極電極160，且可由通常被用於此項技術的任何適當的技術形成閘極電極160。一閘極介電質162被直接配置在無缺陷的半導體結構112與閘極電極160之間。閘極介電質162可以是諸如二氧化矽等的以此項技術中習知的任何技術形成之氧化物材料。此外，被配置在閘極電極160之下以及閘極介電質162正下方之無缺陷的半導體結構112的一部分形成一通道區。被配置在直接鄰接該通道區的相對面及該等相對面上之無缺陷的半導體結構112的一部分形成一源極區168及一汲極區164。
此外，該平面MOSFET裝置包含一第一介電質104及一第二介電質150。第一介電質104被配置在無缺陷的 半導體結構112之正下方。第一介電質104使無缺陷的半導體結構112之下表面149在電氣上絕緣。第二介電質150包含兩部分：一第一部分150A及一第二部分150B。第一部分150A被直接配置在第一介電層104之上表面105上，且鄰接無缺陷的半導體結構112之外半導體側壁138。第二部分150B被直接配置在半導體基板102之上表面122上，且鄰接無缺陷的半導體結構112之內半導體側壁136及第一層104之第一側壁124。第二介電質150使無缺陷的半導體結構112之相對的半導體側壁136及138在電氣上絕緣。在一實施例中，內半導體側壁136及第一側壁124係實質上相互垂直對準。第三層遮罩108之自我對準特性使內半導體側壁136及第一側壁124實質上相互垂直對準。此外，在一實施例中，STI 150之上表面152與無缺陷的半導體結構112之上表面154實質上共平面。
請參閱第1L圖所示之一替代實施例，在將STI 150平坦化之後，諸如一氫氟酸(HF)濕式蝕刻製程等的一單獨的蝕刻製程進一步去除STI 150，以便形成一非平面裝置(例如，三閘極或finFET電晶體)。在該單獨的蝕刻製程之後，STI 150之上表面152是在無缺陷的半導體結構112的上表面154之下，且在第一介電層104的上表面105之上。因此，露出了無缺陷的半導體結構112的內半導體側壁136及外半導體側壁138之上表面154及一部分。STI 150B被配置在基板102之頂部上，且鄰接第一側壁124。在一實施例中，STI 150B進一步只鄰接無缺陷的 半導體結構112的內半導體側壁136之一部分。STI 150A形成於第一介電層104之頂部上，且只鄰接無缺陷的半導體結構112的內半導體側壁136之一部分。露出之上表面154以及內半導體側壁136及外半導體側壁138可因而形成用於形成一finFET電晶體之一鰭結構。
如所周知，finFET是一種在通常被稱為鰭之一薄條的半導體材料周圍建構之電晶體。該電晶體包括標準場效電晶體(Field Effect Transistor；簡稱FET)，該標準場效電晶體包含一閘極、一閘極介電質、一源極區、及一汲極區。該裝置之導電通道位於閘極介電質之下的鰭之外側面。具體而言，電流沿著鰭的兩側面(垂直於基板表面之面)以及鰭的頂部(平行於基板表面之面)流動。因為此種組態之導電通道實質上沿著鰭的三個不同之外平面區而分佈，所以此種finFET設計有時被稱為三閘極finFET。
第2B圖示出在根據本發明的一實施例的一無缺陷的半導體結構112上形成的此種finFET電晶體之一等角視圖。第1L圖所示之虛線長方形框示出第2B圖之橫斷面圖面。
如第2B圖所示，由環繞一無缺陷的半導體結構112的三個露出表面的一部分之一閘極電極160形成該非平面finFET裝置。該無缺陷的半導體結構112是具有一寬度144之一鰭。在一實施例中，鰭112之寬度144被選擇成提供用於形成一finFET電晶體之一所需閘極寬度。此外，無缺陷的半導體結構112延伸了該finFET裝置的一 距離129。一閘極介電質162被直接配置在鰭112與閘極電極160之間。閘極介電質162接觸鰭112的內半導體側壁136及外半導體側壁138之上表面154及一部分。此外，被配置在閘極介電質162的正下方且鄰接閘極介電質162之鰭112之一部分形成一通道區。被配置在鄰接該通道區且在該通道區的相對側面之鰭112之一部分形成一源極區168及一汲極區164。在一實施例中，無缺陷的半導體結構112之寬度144被選擇成提供用於形成一finFET電晶體之一所需閘極寬度。
該非平面finFET裝置進一步包含被配置在鰭112的正下方之一第一介電質104。一第二介電質150包含兩部分：一第一部分150A及一第二部分150B。第一部分150A被直接配置在第一介電層104之上表面105，且鄰接鰭112的外半導體側壁138之一部分。第二部分150B被直接配置在半導體基板102之上表面122，且鄰接第一層104之第一側壁124及鰭112的內半導體側壁136之一部分。在一實施例中，內半導體側壁136及第一側壁124係實質上相互垂直對準。第三層遮罩108之自我對準特性使內半導體側壁136及第一側壁124實質上相互垂直對準。在一實施例中，第二介電質150之上表面152是在鰭112的上表面之下，且在第一介電質104的上表面105之上。
第3圖示出以本發明的一實施例實施之一計算系統300。計算裝置300中安裝了一電路板302。電路板302可包含其中包括但不限於一處理器304以及至少一通訊晶 片306的一些組件。處理器304在實體上及電氣上被耦合到電路板302。在某些實施例中，該至少一通訊晶片306也在實體上及電氣上被耦合到電路板302。在進一步的實施例中，通訊晶片306是處理器304的一部分。
計算裝置300根據其應用，可包含可在或可不在實體上及電氣上被耦合到電路板302之其他組件。這些其他的組件包括但不限於揮發性記憶體(例如，動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器(crypto processor)、晶片組、天線、顯示器、觸控式螢幕顯示器、觸控式螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球衛星定位系統(Global Positioning System；簡稱GPS)裝置、羅盤、加速度計(accelerometer)、陀螺儀(gyroscope)、喇叭、相機、以及大量儲存裝置(諸如硬碟機、光碟(Compact Disk；簡稱CD)、及數位多功能光碟(Digital Versatile Disk；簡稱DVD)等的大量儲存裝置)。
通訊晶片306能夠執行無線通訊，而將資料傳輸進出計算裝置300。術語"無線"及其派生詞可被用來描述可利用通過非固體介質之調變電磁輻射而傳送資料之電路、裝置、系統、方法、技術、通訊通道等的術語。該術語並不意味著相關聯的裝置不包含任何導線，但是在某些實施例中，該等相關聯的裝置可能不包含任何導線。通訊晶片 306可實施其中包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進技術(Long Term Evolution；簡稱LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、以上各項的衍生標準或協定、以及被稱為3G、4G、5G、及更新的世代之任何其他無線協定的一些無線標準或協定中之任何標準或協定。計算裝置300可包含複數個通訊晶片306。例如，一第一通訊晶片306可被專用於諸如Wi-Fi及藍牙等的較短距離之無線通訊，且一第二通訊晶片306可被專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他無線通訊標準等的較長距離之無線通訊。
計算裝置300之處理器304包含被封裝在該處理器304內之一積體電路晶粒。在本發明的某些實施例中，該處理器之積體電路晶粒包含諸如具有根據本發明的實施例而形成的遮罩層之氣隙互連等的一或多個裝置。術語"處理器"可意指用來處理來自暫存器及/或記憶體的電子資料而將該電子資料轉換為可被儲存在暫存器及/或記憶體的其他電子資料之任何裝置或裝置的一部分。
通訊晶片306也包含被封裝在通訊晶片306內之一積體電路晶粒。根據本發明的另一實施例，該通訊晶片的該積體電路晶粒包含諸如自根據本發明的實施例而形成的一不同的基板上的一半導體結構形成之電晶體等的一或多個裝置。
在進一步的實施例中，被安裝在計算裝置300內之另一組件可含有一積體電路晶粒，該積體電路晶粒包含諸如具有根據本發明的實施例而形成的遮罩層之氣隙互連等的一或多個裝置。
在各實施例中，計算裝置300可以是膝上型電腦、簡易筆記型電腦、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(Personal Digital Assistant；簡稱PDA)、超級行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施例中，計算裝置300可以是用來處理資料的任何其他電子裝置。
在一實施例中，一種形成半導體結構之方法包含下列步驟：在一基板上形成包含一第一、一第二、及一第三層之一遮罩；該第一層有一第一開口，該第一開口具有一第一寬度及一第一側壁，且露出該基板之一上表面；該第二層有一第二開口，該第二開口具有一第二寬度及一第二側壁，且露出該基板之該上表面及該第一層之一上表面，該第二寬度大於該第一寬度；以及該第三層有一第三開口，該第三開口具有一第三寬度及一第三側壁，且露出該基板之該上表面，其中該第一、第二、及第三開口的中心對準一共同中央軸；自該基板之該上表面生長一半導體材料，且使該半導體材料橫向生長到該第一層之該上表面之上；以及使用該第三層作為一蝕刻遮罩，而蝕刻被配置在該第 三開口之內以及在該第三開口垂直下方之該半導體材料，因而橫向溢流到該第一層的該上表面之上的該半導體材料形成了一剩餘結構。在一替代實施例中，在一基板上形成包含一第一、一第二、及一第三層之一遮罩之該步驟進一步包含下列步驟：在該基板上沉積該第一、第二、及第三層，係在該第一層之上且在該第三層之下形成該第二層；形成通過該第一、第二、及第三層之一初始開口；以及利用比對該第一及第三層更有選擇性之一蝕刻製程自該初始開口內蝕刻該第二層。在另一實施例中，形成半導體結構之該方法進一步包含下列步驟：去除該第二及第三層；在該基板之該上表面上、該第一層之該上表面上、該第一側壁上、及該剩餘結構之該露出表面上以毯覆式沉積法沉積一介電材料；以及將該介電材料平坦化到該剩餘結構之一上表面。在又一實施例中，形成半導體結構之該方法進一步包含下列步驟：去除該介電材料之一部分，而露出該剩餘結構之一上表面以及該剩餘結構的兩個相對的側壁之一部分。
在一替代實施例中，該平坦化步驟在該剩餘結構上形成一平坦的上表面。在另一實施例中，該半導體材料包含其中包含III-V族半導體材料、鎵、氮化物、鍺、及矽的一組中之至少一元素。在又一實施例中，該半導體材料包含氮化鎵(GaN)。在一實施例中，該半導體材料包含矽鍺(SiGe)。在一其他實施例中，該基板包含矽。在另一實施例中，該第一、第二、及第三層是金屬層。在又一實 施例中，該第一、第二、及第三層是介電層。在一實施例中，該第二層包含不同於該第一及第三層的材料之一材料。在一替代實施例中，可以比對該第一及第三層更有選擇性之方式蝕刻該第二層。在另一實施例中，該第二層包含氮化矽，且該第一及第三層包含二氧化矽。在又一實施例中，蝕刻該半導體材料之該步驟是一非等向性蝕刻製程。在一實施例中，該第三寬度等於該第一寬度。在一替代實施例中，該第三寬度大於該第一寬度。在另一實施例中，該基板之該上表面是一修改表面。在又一實施例中，該修改表面包含一V形槽輪廓。在一其他實施例中，該V形槽輪廓露出該基板中之<111>面。
在一實施例中，一半導體結構包含：被配置在一基板上之一第一層，該第一層有一開口，該開口具有一第一側壁，且露出該基板之一上表面；被配置在該第一層的一上表面上之一半導體結構，該半導體結構有一對相對的內及外半導體側壁，其中該內半導體側壁及該第一側壁係相互垂直對準；以及被配置成鄰接該內半導體側壁且鄰接該介電質側壁且被配置在該基板的該上表面上之一第二層。在另一實施例中，該第二層被進一步配置成鄰接該外半導體側壁，且被配置在該第一層上。在一實施例中，該第二層之一上表面及該半導體結構之一上表面是共平面的。在一其他實施例中，該第二層係低於該半導體結構之一上表面，且係高於該第一層之一上表面。在另一實施例中，該半導體結構有一露出之上表面、以及該內及外半導體側壁 之一露出部分。在又一實施例中，該半導體結構包含自其中包含III-V族半導體材料、鎵、氮化物、鍺、及矽的一組中之至少一元素選出之一材料。在一實施例中，該半導體材料包含氮化鎵(GaN)。在一替代實施例中，該半導體材料包含矽鍺(SiGe)。在另一實施例中，該基板包含矽。在又一實施例中，該基板之該上表面是一修改表面。
於利用本發明之各種觀點時，熟悉此項技術者將易於了解：亦可將該等上述實施例之組合或變形用於自一不同的基板上之一半導體結構形成一電晶體。雖然已以結構特徵及/或方法行動之特定語文說明了本發明之實施例，但是我們應可了解：最後的申請專利範圍中界定之本發明無須被限定於所述之特定特徵或行動。理解所揭示之該等特定特徵及行動只是作為用於解說本發明的實施例之申請專利範圍所述的本發明之特優實施方式。
102‧‧‧基板
104‧‧‧第一層
105,109,122‧‧‧上表面
106‧‧‧第二層
108‧‧‧第三層
110‧‧‧共同中央軸
112‧‧‧半導體結構
114‧‧‧第一開口
116‧‧‧第二開口
118‧‧‧第三開口
119‧‧‧厚度
120‧‧‧延伸區
124‧‧‧第一側壁
126‧‧‧第二側壁
128‧‧‧第三側壁
136‧‧‧內半導體側壁
138‧‧‧外半導體側壁
144‧‧‧寬度
146‧‧‧高度

Claims (25)

  1. 一種形成半導體結構之方法，包含：在一半導體基板上形成包含一第一層、一第二層、及一第三層之一遮罩；該第一層有一第一開口，該第一開口具有一第一寬度及一第一側壁，且露出該半導體基板之一上表面；該第二層有一第二開口，該第二開口具有一第二寬度及一第二側壁，且露出該半導體基板之該上表面及該第一層之一上表面，該第二寬度大於該第一寬度；以及該第三層有一第三開口，該第三開口具有一第三寬度及一第三側壁，且露出該半導體基板之該上表面，其中該第一開口、該第二開口、及該第三開口的中心對準一共同中央軸；自該半導體基板之該上表面生長一半導體材料，且使該半導體材料橫向生長到該第一層之該上表面之上；以及使用該第三層作為一蝕刻遮罩，而蝕刻被配置在該第三開口之內以及在該第三開口垂直下方之該半導體材料，因而橫向溢流到該第一層的該上表面之上的該半導體材料形成了一剩餘結構。
  2. 如申請專利範圍第1項之方法，其中在該半導體基板上形成包含一第一層、一第二層、及一第三層之一遮罩之該步驟包含：在該半導體基板上沉積該第一層、該第二層、及該第三層，係在該第一層之上且在該第三層之下形成該第二 層；形成通過該第一層、該第二層、及該第三層之一初始開口；以及利用比對該第一層及該第三層更有選擇性之一蝕刻製程自該初始開口內蝕刻該第二層。
  3. 如申請專利範圍第1項之方法，進一步包含：去除該第二層及該第三層；在該半導體基板之該上表面上、該第一層之該上表面上、該第一側壁上、及該剩餘結構之露出表面上以毯覆式沉積法沉積一介電材料；以及將該介電材料平坦化到該剩餘結構之一上表面。
  4. 如申請專利範圍第3項之方法，進一步包含：去除該介電材料之一部分，而露出該剩餘結構之一上表面以及該剩餘結構的兩個相對的側壁之一部分。
  5. 如申請專利範圍第3項之方法，其中該平坦化在該剩餘結構上形成一平坦的上表面。
  6. 如申請專利範圍第1項之方法，其中該半導體材料包含其中包含III-V族半導體材料、鎵、氮化物、鍺、及矽的一組中之至少一元素。
  7. 如申請專利範圍第6項之方法，其中該半導體材料包含氮化鎵(GaN)。
  8. 如申請專利範圍第6項之方法，其中該半導體材料包含矽鍺(SiGe)。
  9. 如申請專利範圍第1項之方法，其中該半導體基板 包含矽。
  10. 如申請專利範圍第1項之方法，其中該第一層、該第二層、及該第三層是金屬層。
  11. 如申請專利範圍第1項之方法，其中該第一層、該第二層、及該第三層是介電層。
  12. 如申請專利範圍第11項之方法，其中該第二層包含不同於該第一層及該第三層的材料之一材料。
  13. 如申請專利範圍第12項之方法，其中可以比對該第一層及該第三層更有選擇性之方式蝕刻該第二層。
  14. 如申請專利範圍第13項之方法，其中該第二層包含氮化矽，且該第一層及該第三層包含二氧化矽。
  15. 如申請專利範圍第1項之方法，其中蝕刻該半導體材料之該步驟是一非等向性蝕刻製程。
  16. 如申請專利範圍第1項之方法，其中該第三寬度等於該第一寬度。
  17. 如申請專利範圍第1項之方法，其中該第三寬度大於該第一寬度。
  18. 一種半導體結構，包含：被配置在一基板上之一第一層，該第一層有一開口，該開口具有一第一側壁，且露出該基板之一上表面；被配置在該第一層的一上表面上之一半導體結構，該半導體結構有一對相對的內及外半導體側壁，其中該內半導體側壁及該第一側壁係相互垂直對準；以及被配置成鄰接該內半導體側壁且鄰接該第一側壁且被 配置在該基板的該上表面上之一第二層。
  19. 如申請專利範圍第18項之半導體結構，其中該第二層被進一步配置成鄰接該外半導體側壁，且被配置在該第一層上。
  20. 如申請專利範圍第18項之半導體結構，其中該第二層之一上表面及該半導體結構之一上表面是共平面的。
  21. 如申請專利範圍第18項之半導體結構，其中該第二層之一上表面係低於該半導體結構之一上表面，且係高於該第一層之一上表面。
  22. 如申請專利範圍第18項之半導體結構，其中該半導體結構包含自其中包含III-V族半導體材料、鎵、氮化物、鍺、及矽的一組中之至少一元素選出之一材料。
  23. 如申請專利範圍第22項之半導體結構，其中該半導體材料包含氮化鎵(GaN)。
  24. 如申請專利範圍第22項之半導體結構，其中該半導體材料包含矽鍺(SiGe)。
  25. 如申請專利範圍第18項之半導體結構，其中該基板之該上表面是一修改表面。
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