KR102133428B1 - 이종의 기판들 상에 반도체 구조체들을 제조하는 방법 - Google Patents

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Abstract

멀티-애스펙트비 마스크로 이종의 기판 상에 무결함 반도체 구조체를 형성하는 기법들이 개시된다. 멀티-애스펙트비 마스크는 기판 상에 형성된 제1 층, 제2 층, 및 제3 층을 포함한다. 제2 층은 제1 층 및 제3 층에서의 제1 개구부 및 제3 개구부보다 넓은 제2 개구부를 갖는다. 모든 3개의 개구부들은 공통 중심축을 따라 중심을 둔다. 반도체 재료가 기판의 상면으로부터 그리고 제2 개구부 내의 제1 층의 상면 쪽으로 측방향으로 성장된다. 제3 개구부 내에 그리고 제3 개구부에 수직으로 아래에 배치된 반도체 재료는 제1 층의 상면 위에서 측방향으로 넘친 남아있는 재료가 남아있는 구조체를 형성하도록 제3 층을 에칭 마스크로서 사용함으로써 에칭된다.

Description

이종의 기판들 상에 반도체 구조체들을 제조하는 방법{METHOD OF FABRICATING SEMICONDUCTOR STRUCTURES ON DISSIMILAR SUBSTRATES}
본 발명의 실시예들은 일반적으로 이종의 기판들 상에 반도체 구조체들을 제조하는 방법들에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예들은 유전체층들 상에 질화 갈륨 구조체들을 제조하는 방법들에 관한 것이다.
질화 갈륨(GaN)은 트랜지스터들, 발광 다이오드들(LED), 및 고전력 트랜지스터 디바이스들을 포함하지만 이에 제한되지 않는 마이크로-전자 디바이스들에 관하여 유익한 특성들이 널리 연구된 광대역 갭 반도체 재료이다. 현재, GaN은 실리콘 기판들과 같은 비천연(non-native) 기판들 상에 직접 성장된다. GaN이 비천연 기판들 상에 성장될 때 실질적인 격자 부정합이 발생한다. 격자 부정합은 쓰레딩 전위 결함들(threading dislocation defects)이 에피택셜하게 성장된 GaN 재료 내에서 퍼지게 한다. 현재, 종래의 솔루션들이 측방향 에피택셜 과성장(lateral epitaxial overgrowth: LEO)에 의해 고품질 GaN 층들을 성장시키고, 여기서, 고품질 GaN은 인접한 트렌치로부터 넌-GaN 기판 상에서 측방향으로(<100> 방향) 성장된다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른, 이종의 기판 상에 반도체 구조체를 형성하는 방법의 단면도, 하향식(top-down) 도면, 및 등축도를 예시한다.
도 2a는 본 발명의 실시예에 따른, 이종의 기판 상에 형성된 반도체 소스, 드레인, 채널 영역을 갖는 평면 디바이스의 등축도를 예시한다.
도 2b는 본 발명의 실시예에 따른, 이종의 기판 상에 배치된 반도체 재료에 의해 형성된 핀(fin)을 갖는 finFET 디바이스의 등축도를 예시한다.
도 3은 본 발명의 일 구현으로 구현된 컴퓨팅 시스템을 예시한다.
이종의 기판 상에 반도체 구조체를 제조하는 방법이 설명된다. 본 발명의 실시예들은 본 발명의 완전한 이해를 제공하기 위해 특정한 상세사항들에 관하여 설명되었다. 관련 기술분야의 통상의 기술자는 본 발명이 이들 특정한 상세사항들 없이 실시될 수 있다는 것을 이해할 것이다. 다른 경우들에서, 널리 공지된 반도체 공정들 및 장비는 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 특정한 상세사항에 설명되지 않았다. 추가로, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며 반드시 일정한 비율로 그려지지 않는다.
본 발명의 실시예들은 이종의 기판들 상에 반도체 구조체들을 제조하는 것에 관한 것이다. 실시예에서, 마스크가 반도체 기판 상에 초기에 형성된다. 마스크는 3개의 수직 적층된 유전체층들로 이루어진 다층 마스크일 수 있다. 그 후, 초기 개구부가 모든 3개의 층들을 통해 형성된다. 각각의 층은 개구부를 갖고, 모든 3개의 개구부들은 반도체 기판이 노출되도록 서로 정렬된다. 다음으로, 제2 개구부가 제1 및 제3 개구부들보다 넓도록 제2 개구부가 측방향으로 연장된다. 그 후, 반도체 재료가 기판의 상면으로부터 에피택셜하게 성장된다. 반도체 재료가 제1 층 상에 성장될 때, 반도체 재료는 LEO에 의해 더 넓은 제2 개구부로 측방향으로 성장을 시작한다. 다음으로, 에피택셜하게 성장된 반도체 재료의 결함 부분이 자체 정렬 에칭 마스크로서 제3 층을 사용함으로써 에칭된다. 그 후에, 실질적으로 결함이 없는 에피택셜하게 성장된 반도체 재료의 부분이 다층 마스크의 제1 층 상에 남는다. 남아있는 무결함 반도체 재료는 형성시의 기판과 이종인 반도체 구조체를 형성한다.
도 1a 내지 도 1l은 본 발명의 실시예들에 따른, 이종의 기판 상에 반도체 구조체를 형성하는 방법의 단면도, 하향식 도면, 및 등축도를 예시한다.
도 1a에서, 방법은 상면(103)을 갖는 기판(102)을 제공함으로써 시작한다. 기판은 단결정 기판 또는 실리콘-온-절연체(SOI) 기판과 같은 임의의 적합한 구조일 수 있다. 더욱이, 기판은 실리콘(Si), 사파이어(Al2O3), 실리콘 탄화물(SiC), 비화 갈륨(GaAs), 및 갈륨 인(GaP)과 같지만 이에 제한되지 않는 임의의 적합한 재료로 이루어질 수 있다. 일 실시예에서, 기판은 글로벌 <100> 배향된 단결정 실리콘 기판이다.
그 후, 도 1b에 도시되어 있는 바와 같이, 제1 층(104)이 기판(102)의 상면(103) 상에 배치된다. 제1 층(104)은 두께(117) 및 상면(105)을 갖는다. 제1 층(104)은 실리콘 질화물(Si3N4), 실리콘 이산화물(SiO2), 탄소-도핑된 산화물, 또는 저-k 유전체 재료와 같지만 이에 제한되지 않는 임의의 적합한 유전체 또는 절연 재료로 이루어질 수 있다. 일 실시예에서, 제1 층(104)은 SiO2로 이루어진 유전체층이다. 추가로, 제1 층(104)은 질화 티타늄, 텅스텐, 또는 질화 탄탈륨과 같지만 이에 제한되지 않는 임의의 적합한 금속으로 이루어질 수 있다. 제1 층(104)은 반도체 재료들의 에피택셜 성장 동안 결함들을 트랩(trap)하기 위해 애스펙트비 트랩핑(ART) 층으로서 사용될 수 있다. 따라서, 제1 층(104)은 원하는 결함들의 양을 트랩하는 두께(117)를 가질 수 있다. 일 실시예에서, 제1 층(104)의 두께(117)는 2000Å 미만이다. 일 특정한 실시예에서, 제1 층(104)의 두께(117)는 200Å 내지 2000Å의 범위이다.
다음으로, 도 1c에 도시되어 있는 바와 같이, 제2 층(106)이 제1 층(104)의 상면(105) 상에 형성된다. 제2 층(106)은 두께(119) 및 상면(107)을 갖는다. 제2 층(106)은 Si3N4, SiO2, 탄소-도핑된 산화막, 또는 저-k 유전체 재료와 같지만 이에 제한되지 않는 임의의 적합한 유전체 또는 절연 재료로 이루어질 수 있다. 추가로, 제2 층(106)은 질화 티타늄, 텅스텐, 또는 질화 탄탈륨과 같지만 이에 제한되지 않는 임의의 적합한 금속으로 이루어질 수 있다. 제2 층(106)의 재료는 제1 층(104)의 재료와 상이해서, 제2 층(106)은 제1 층(104)에 대해 선택적으로 에칭될 수 있다. 즉, 제2 층(106)이 에칭되고 제1 층(104)은 실질적으로 에칭되지 않는다. 예를 들어, 제2 층(106)에 대한 에칭 레이트는 일 실시예에서 5:1, 또는 대안의 실시예에서 10:1과 같이, 제1 층(104)에 대한 에칭 레이트보다 실질적으로 높다. 일 실시예에서, 제1 층(104)은 SiO2 층이고, 제2 층은 Si3N4 층이다. 제2 층은 반도체 재료의 LEO가 제1 층(104) 상에 배치되게 하기 위해 넓혀질 수 있다.
그 후에, 도 1d에 도시되어 있는 바와 같이, 제3 층(108)이 제2 층(106) 상에 형성된다. 제3 층(108)은 두께(121) 및 상면(109)을 갖는다. 제3 층(108)은 Si3N4, SiO2, 탄소-도핑된 산화막, 또는 저-k 유전체 재료와 같지만 이에 제한되지 않는 임의의 적합한 유전체 또는 절연 재료로 이루어질 수 있다. 또한, 제3 층(108)은 질화 티타늄, 텅스텐, 또는 질화 탄탈륨과 같지만 이에 제한되지 않는 임의의 적합한 금속으로 이루어질 수 있다. 실시예에서, 제3 층(108)의 재료는 제2 층(106)의 재료와 상이해서, 제2 층(106)은 제3 층(108)에 대해 선택적으로 에칭될 수 있다. 추가로, 제3 층(108)은 제1 층(104)과 동일한 재료로 이루어질 수 있다. 일 실시예에서, 제1 및 제3 층들은 SiO2 층이고, 제2 층은 Si3N4 층이다. 다른 실시예에서, 모든 3개의 층들은 상이한 재료들로 이루어져서, 임의의 하나의 층이 임의의 다른 층에 대해 선택적으로 에칭될 수 있다. 제3 층(108)은 제1 및 제2 층들내의 결함 반도체 재료를 제거하기 위한 자체 정렬 마스크 층으로서 사용될 수 있다. 따라서, 제3 층(108)의 두께(121)는 제1 및 제2 층들(104 및 106)내에서 원하는 재료의 양을 에칭하기 위한 임의의 적합한 두께일 수 있다. 일반적으로, 제3 층(108)의 두께(121)는 제1 층(104)의 두께(117) 및 제2 층(106)의 두께(119)보다 크다. 일부 실시예들에서, 두께(121)는 조합된 두께들(117 및 119)보다 크다. 일 실시예에서, 제3 층(108)의 두께(121)는 1㎛ 미만이다. 일 특정한 실시예에서, 제3 층(108)의 두께(121)는 200Å 내지 1㎛의 범위이다.
제1, 제2, 및 제3 층들은 화학 기상 증착(CVD) 및 플라즈마 기상 증착(PVD)과 같지만 이에 제한되지 않는 임의의 적합한 블랭킷 퇴적 기법에 의해 형성될 수 있다. 추가로, 화학-기계적 연마(CMP) 공정이 유전체 재료의 상면 중 하나 또는 어느 하나를 평탄화하기 위해 사용될 수 있어서, 원하는 경우에 균일하고 평탄한 층을 형성한다.
도 1e를 참조하면, 제3 층(108)을 형성한 이후에, 제1 에칭 공정이 모든 3개의 층들을 통해 초기 개구부(150)를 형성한다. 초기 개구부(150)는 개구부의 중심을 나타내는 공통 중심축(110)을 갖는다. 제1 에칭 공정은 제1, 제2, 및 제3 층들내에서 수직으로 정렬된 측벽들(124, 126, 및 128)을 갖는 초기 개구부(150)를 작성한다. 초기 개구부(150)는 기판(102)의 상면(122)을 노출시키기 위해 제3 층(108)의 상면(109)으로부터 기판(102)의 상면(122)까지 깊이(132)를 연장시킨다. 일 실시예에서, 깊이(132)는 600Å 내지 2㎛의 범위이다. 더욱이, 초기 개구부(150)는 도 1ee에 도시되어 있는 바와 같이 폭(130) 및 길이(129)를 또한 가질 수 있다. 길이(129)는 트렌치를 형성하기 위해 폭(130)보다 현저하게 길 수 있다. 일부 실시예들에서, 초기 개구부는 1:1 내지 1:20의 범위의 폭 대 길이 비율을 갖는 트렌치이다.
초기 개구부는 다층 유전체 마스크에서 수직 개구부들을 형성하기 위해 통상적으로 사용되는 임의의 적합한 이방성 건식 에칭 공정에 의해 형성될 수 있다. 일 실시예에서, 초기 개구부는 Cl2계 반응 가스를 사용하는 이방성 건식 에칭 공정에 의해 형성된다. 다른 실시예에서, 초기 개구부는 불소계 반응 가스를 사용하는 이방성 건식 에칭 공정에 의해 형성된다.
도 1e에 또한 도시되어 있는 바와 같이, 기판(102)의 상면(122)은 개질된 표면을 갖도록 더 에칭될 수 있다. 일 실시예에서, 상면(122)은 V-홈 프로파일을 갖도록 더 에칭된다. V-홈 프로파일은 글로벌 <100> 실리콘 기판 내에서 <111> 평면을 노출시키고 최저 포인트에 수렴하는 개질된 상면들(122)을 갖는다. V-홈 프로파일의 하나의 장점은, 에피택셜하게 성장된 재료와 비천연 기판 사이에서 더 양호한 격자 정합을 허용한다는 것이다. 다른 실시예에서, 상면(122)은 깊은 V-홈 프로파일이고, 이것은 도 1e에 도시되어 있지 않다. 깊은 V-홈 프로파일은 실리콘 기판내에 형성된 트렌치의 저면에 형성된 V-홈 프로파일이다. 기판은 개질된 상면들(122)로부터 제1 층(104)까지 연장하는 수직 측벽들을 갖는다.
개질된 상면들(122)은 임의의 통상의 결정 에칭 공정에 의해 형성될 수 있다. 일 실시예에서, 개질된 상면들(122)은 습식 에칭 공정에 의해 형성된다. 제한이 아닌 예로서, 실리콘 기판은 수산화 칼륨(KOH) 또는 테트라메틸 수산화 암모늄(TMAH)과 같지만 이에 제한되지 않는 활성 용액으로 에칭될 수 있다. 깊은 V-홈 프로파일은 임의의 통상의 이방성 건식 에칭 공정과 그 후에 임의의 통상의 결정 에칭 공정에 의해 형성될 수 있다. 일 실시예에서, 깊은 V-홈 프로파일은 Cl2계 반응 가스를 사용하는 이방성 건식 에칭 공정과 그 후에 KOH를 포함하는 활성 용액을 이용한 습식 에칭 공정에 의해 형성된다.
다음으로, 도 1f에 도시되어 있는 바와 같이, 측방향 연장부(120)가 제2 개구부(116)에 형성된다. 측방향 연장부(120)는 제2 층(106)의 제2 개구부(116)를 제1 층(104)의 제1 개구부(114) 및 제3 층(108)의 제3 개구부(118)보다 넓게 만든다. 더 넓은 제2 개구부(116)는 제2 층(106)내에 블론-아웃(blown-out) 영역(152)을 형성한다. 그 결과, 멀티-애스펙트비 마스크가 형성된다. 블론-아웃 영역(152)은 반도체 구조체가 제1 층(104)의 상면(105) 상에 그 후에 배치되게 한다. 본 개시내용의 관점에서 이해되는 바와 같이, 측방향 연장부(120)의 거리는 블론-아웃 영역(152)내에 배치되도록 추구되는 반도체 구조체의 치수들에 의존할 수 있다.
등방성의 제2 에칭 공정이 제1 및 제3 층들(104 및 108)에 대해 선택적으로 제2 층(106)을 에칭함으로써 측방향 연장부(120)를 형성할 수 있다. 예를 들어, 제2 층이 Si3N4이고 제1 및 제3 층들이 SiO2인 경우에, Si3N4 층은 핫 인산(hot phosphoric acid)(H3PO4)으로 습식 에칭될 수 있다. 80:1보다 큰 선택도가 160 내지 165℃의 공정 온도에서 H3PO4 습식 에천트 용액으로 관찰될 수 있다. H3PO4 대신에, 사플루오르화 탄소(CF4) 및 O2와 같은 선택적 건식 에칭이 사용될 수 있다. 약 40:1의 선택도가 약 30seem의 O2 흐름을 갖는 에천트 가스로서 CF4로 관찰될 수 있다. Si3N4 층이 CF4 및 O2 대신에 삼불화 질소(NF3) 및 O2로 또한 선택적으로 에칭될 수 있다. 100:1의 선택도가 약 45seem의 O2 흐름을 갖는 에천트 가스로서 NF3로 관찰될 수 있다. 이들 공정 가스들은 SiO2 재료를 실질적으로 그대로 두면서 Si3N4를 주로 제거한다.
도 1e 내지 도 1f에 방금 언급된 것을 포함하지 않는 다른 적합한 공정 흐름들이 본 발명의 실시예에 따라 멀티-애스펙트비 마스크에서 3개의 개구부들을 형성하기 위해 사용될 수 있다. 예를 들어, 초기 이방성 에칭 공정이 제3 층에서 개구부를 형성하기 위해 사용될 수 있다. 이러한 초기 에칭에 후속하여, 선택적 등방성 에칭이 제1 및 제3 층들을 실질적으로 그대로 두면서 제2 개구부를 측방향으로 연장시키기 위해 사용될 수 있다. 그 후에, 다른 이방성 에칭이 기판의 상면을 노출시키는 제1 층에서의 개구부를 형성하기 위해 사용될 수 있다. 그 후, 임의의 결정 에칭이 반도체 기판의 상면을 개질하기 위해 사용될 수 있다. 여하튼, 더 넓은 중간 개구부를 갖는 멀티-애스펙트비 마스크를 형성하는 방법이 본 발명의 실시예에 고려되는 적합한 방법일 수 있다.
도 1g에 도시되어 있는 바와 같이, 제1 및 제3 층들(104 및 108)에 대해 선택적으로 제2 층(106)을 에칭한 이후에, 반도체 재료(142)는 반도체 기판(102)의 상면(122) 상에 에피택셜하게 성장된다. 실시예에서, 면(122) 상에 에피택셜하게 성장된 반도체 재료(142)는 광대역 갭 재료(예를 들어, 2.0eV보다 큰 대역 갭을 갖는 임의의 재료), Ⅲ-Ⅴ족 재료, 게르마늄, 실리콘, 또는 비천연 기판 상의 에피택셜 성장 동안 그것의 결정 구조에서 전위들 및 적층 결함들로부터 손상을 받는 임의의 재료로 이루어진다. 일 특정한 실시예에서, 반도체 재료(142)는 GaN이다. 특정한 실시예에서, 반도체 재료(142)는 GaN이고, 반도체 기판(102)은 실리콘이다. 대안의 실시예에서, 반도체 재료(142)는 실리콘 게르마늄(SiGe)이다.
반도체 재료(142)는 초기에는 제1 개구부(114)의 한정된 경계들내에서 에피택셜하게 성장된다. 제1 측벽(124)으로 인해, 반도체 재료(142)는 측방향으로 성장될 수 없다. 따라서, 반도체 재료(142)는 제1 개구부(114)내에서 실질적으로 수직으로 성장된다. 쓰레딩 전위 결함들(140)이 에피택셜 성장 동안 반도체 재료(142)내에 형성된다. 이들 결함들은 반도체 재료(142)와 비천연 기판(102) 사이의 격자 부정합에 의해 초래될 수 있다. 비천연 기판은 반도체 재료가 그 위에 에피택셜하게 성장되는 부정합 격자 구조 및/또는 부정합 격자 상수를 갖는 임의의 기판일 수 있다. 쓰레딩 전위 결함들(140)은 반도체 기판(102)의 상면(122)으로부터 기인하여 반도체 재료(142)를 통해 전파된다. 수평으로 그리고 대각으로 전파하는 쓰레딩 전위 결함들이 제1 층(104)의 제1 측벽(124)에 부딪쳐 종료된다. 이와 같이, 매우 적은 수평으로 그리고 대각으로 전파하는 쓰레딩 전위 결함들은 제1 층(104) 위에서 계속 전파한다. 오히려, 수직으로 전파하는 결함들만이 제1 층(104) 위에서 계속 전파한다. 이에 따라, 제1 층(104)의 두께(117)는 제1 층(104) 위에서 전파하는 수평으로 그리고 대각으로 전파하는 쓰레딩 전위 결함들(140)의 양에 직접 영향을 미친다. 예를 들어, 더 큰 제1 층 두께(117)가 전위 결함들을 트랩하기 위해 더 큰 제1 측벽(124)을 제공하여, 제1 층(104) 위에서 전파할 수 있는 수평 및 대각 결함들의 양을 현저하게 감소시킨다. 일 실시예에서, 제1 층(104)은 결함들을 트랩하기 위해 충분한 두께(117)로 형성된다. 실시예에서, 제1 층(104)의 두께(117)는 2000Å 미만이다. 특정한 실시예에서, 제1 층(104)의 두께(117)는 200Å 내지 2000Å의 범위이다.
반도체 재료(142)가 제1 층(104) 위에 성장됨에 따라, 반도체 재료(142)는 제2 층(106)의 블론-아웃 영역(152)으로 측방향으로 성장된다. 반도체 재료(142)는 블론-아웃 영역(152)으로 거리(144)만큼 측방향으로 연장된다. 블론-아웃 영역(152)으로 측방향으로 성장되는 반도체 재료는, 수평으로 그리고 대각으로 전파하는 대부분의 결함들(140)이 제1 층(104)의 제1 측벽(124)으로 이미 종료되었기 때문에 쓰레딩 전위 결함들(140)을 거의 갖지 않을 수 있다. 더욱이, 수직으로 전파하는 결함들은 블론-아웃 영역(152)으로 측방향으로 전파하지 않는다. 따라서, 블론-아웃 영역(152)으로 측방향으로 성장하는 반도체 재료는 결함으로부터 상당히 벗어난("무결함") 실질적으로 고품질 재료이다.
이에 따라, 무결함 반도체 재료(113)가 멀티-애스펙트비 마스크의 블론-아웃 영역(152)내에 형성된다. 일 실시예에서, 블론-아웃 영역(152)의 치수들은 무결함 반도체 재료(113) 성장을 제한하지 않는 연장된 영역(120) 및 두께(119)를 포함한다. 무결함 반도체 재료(113)는 공정 시간의 종료 전까지 블론-아웃 영역내에 측방향으로 성장될 수 있다. 이에 따라, 측방향 성장은 무결함 반도체 재료(113)가 제2 측벽(126)에 도달하기 이전에 정지할 수 있다. 이와 같이, 무결함 반도체 재료(113)는 제2 측벽(126)과 합체되지 않을 수 있다. 또한, 무결함 반도체 재료(113)는 공정 시간의 종료 전까지 수직으로 또한 성장될 수 있다. 이에 따라, 수직 성장은 무결함 반도체 재료(113)가 제3 층(108)의 저면(111)에 도달하기 이전에 정지할 수 있다. 이와 같이, 무결함 반도체 재료(113)는 제3 층(108)의 저면(111)과 합체되지 않을 수 있다.
대안의 실시예에서, 연장된 영역(120)은 무결함 반도체 재료(113)의 측방향 성장을 제한하도록 설계된다. 예를 들어, 자체-제한 공정이 블론-아웃 영역(152)내에서 무결함 반도체 재료(113)를 성장시킬 수 있다. 자체-제한 공정은 무결함 반도체 재료(113)가 제2 측벽(126)과 합체하도록 무결함 반도체 재료(113)를 성장시킬 수 있다. 그 후, 측방향 성장은 공정 가스가 계속 흐르는지 여부에 관계없이 중지된다. 그 결과, 연장된 영역(120)의 폭은 무결함 반도체 재료(113)의 정확한 폭(144)을 결정할 수 있다.
또 다른 대안의 실시예에서, 두께(119)는 무결함 반도체 재료(113)의 수직 성장을 제한하도록 설계된다. 예를 들어, 자체-제한 공정은 무결함 반도체 재료(113)가 제3 층(108)의 저면(111)과 합체하도록 무결함 반도체 재료(113)를 성장시킬 수 있다. 그 후, 수직 성장은 공정 가스가 계속 흐르는지 여부에 관계없이 중지된다. 이와 같이, 제2 층(106)의 두께(119)는 무결함 반도체 재료(113)의 정확한 높이(146)를 결정할 수 있다. 또한, 두께(119)는 무결함 반도체 재료(113)의 측방향 성장을 제한하도록 또한 설계될 수 있다. 예를 들어, 자체-제한 공정은 무결함 반도체 재료(113)가 제3 층(108)의 저면(111)과 합체하도록 무결함 반도체 재료(113)를 성장시킬 수 있다. 이와 같이, 공정 가스는 블론-아웃 영역(152)으로의 흐름을 중지하고 무결함 반도체 재료(113)의 추가의 측방향 성장을 방지한다. 이에 따라, 얇은 제2 층(106)이 좁은 폭(144)을 발생시킨다. 일 실시예에서, 제2 층(106)의 두께(119)는 2000Å 미만이다. 일 특정한 실시예에서, 제2 층(106)의 두께(119)는 200Å 내지 2000Å의 범위이다.
다음으로, 도 1h에 예시되어 있는 바와 같이, 결함들(140)을 포함하는 반도체 재료(142)는 이방성의 제3 에칭 공정에 의해 에칭된다. 제3 에칭 공정은 에칭 마스크로서 제3 층(108)을 사용한다. 본 발명의 실시예에 따르면, 제3 층(108)은 초기 개구부(150)를 형성한 이방성 에칭 공정에 의해 작성된 자체 정렬된 마스크이다. 자체 정렬된 제3 층(108)은 제3 개구부(118) 및 제1 측벽(124)에 대해 실질적으로 수직으로 정렬된 제3 측벽(128)을 갖는다. 이와 같이, 제3 층(108)은 제3 개구부(118)내의 그리고 제3 개구부(118)의 수직으로 아래의 결함 반도체 재료(142)를 제거하기 위한 에칭 마스크로서 사용될 수 있다. 대안의 실시예에서, 제3 개구부(118)는 제1 개구부(114)보다 넓다. 이와 같이, 제1 측벽(124) 및 제3 측벽(128)은 실질적으로 수직으로 정렬되지 않는다. 따라서, 결함 반도체 재료(142) 뿐만 아니라 무결함 반도체 재료(113)의 일부가 제거될 수 있다. 임의의 적합한 이방성 에칭 공정이 결함 반도체 재료(142)를 제거하기 위한 제3 에칭 공정으로서 사용될 수 있다. 일 실시예에서, 제3 에칭 공정은 결함 GaN 재료를 제거하기 위해 Cl2 플라즈마를 사용하는 이방성 건식 에칭 공정이다.
멀티-애스펙트비 마스크가 자체 정렬된 제3 층(108)을 갖기 때문에, 결함 반도체 재료(142)를 제거하기 위해 개별 리소그래피 단계가 요구되지 않는다. 종래 기술의 방법들은 반도체 구조체의 결함 부분들을 에칭하기 위해 개별 리소그래피 단계를 바람직하지 않게 요구한다. 이러한 리소그래피 단계들은 오정렬 문제들에 매우 영향을 받기 위한 엄격한 임계 정렬을 요구한다. 그러나, 이들 엄격한 리소그래피 단계들을 제거함으로써, 본 발명의 실시예들은 생산비를 감소시킬 수 있다. 또한, 멀티-애스펙트비 마스크의 자체 정렬된 특성은 덜 제한된 등록 요건들로 인해 IC 디바이스들에서 반도체 구조체들(112)의 밀집한 집적을 또한 허용할 수 있다.
도 1h에 도시되어 있는 바와 같이, 무결함 반도체 구조체(112)는 반도체 측벽들(136 및 138)의 대향하는 쌍을 갖는다. 더욱 구체적으로, 반도체 구조체(112)는 내부 반도체 측벽(136) 및 외부 반도체 측벽(138)을 갖는다. 내부 반도체 측벽(136)은 제1 층(104)의 제1 측벽(124)과 실질적으로 수직으로 정렬된다. 무결함 반도체 구조체(112)는 폭(144) 및 높이(146)를 갖는다. 위에서 논의한 바와 같이, 폭(144) 및 높이(146)는 블론-아웃 영역(152)의 퇴적 시간 또는 설계에 기초하여 결정될 수 있다.
결함 GaN 재료가 마스크로부터 에칭된 이후에, 이종의 기판 상에 반도체 구조체를 형성하는 방법이 이제 완료된다. 그러나, 다양한 공정들이 구조체들(112)을 더욱 실질적인 구조체들로 형성하기 위해 후속하여 수행될 수 있다. 예를 들어, 도 1i에 도시되어 있는 바와 같이, 제4 에칭 공정이 멀티-애스펙트비 마스크의 제2 및 제3 층들(106 및 108)을 제거하기 위해 사용될 수 있다. 제4 에칭 공정은 유전체 재료들의 층들을 제거하기 위해 산업에서 통상적으로 사용되는 임의의 적합한 공정이다. 제4 에칭 공정 이후에는 무결함 반도체 구조체들(112)만이 제1 층(104)의 상면(105) 상에 남아있는다. 무결함 반도체 구조체(112)는 폭(144) 및 높이(146)를 갖는다. 실시예에서, 남아있는 무결함 반도체 구조체들(112)의 내부 반도체 측벽들(136)은 제1 층(104)의 제1 측벽(124)과 실질적으로 수직으로 정렬된다.
대응하는 도 1ii는 제2 및 제3 마스크 층들(106 및 108)을 제거한 이후의 멀티-애스펙트비 마스크의 상면 사시도를 도시한다. 제1 개구부(114)가 기판(102)의 상면(122)을 노출시킨다. 무결함 반도체 구조체(112)는 제1 층(104)의 상면(105) 상에 남아있는다. 무결함 반도체 구조체(112)의 내부 반도체 측벽(136)은 내부 반도체 측벽(136) 바로 아래에 위치한 제1 층(104)의 제1 측벽(124)과 수직으로 정렬된다. 실시예에서, 무결함 반도체 구조체(112)는 제1 개구부(114)의 주변에 인접하게 형성된 폭(144)을 갖는다. 본 발명의 실시예에 따르면, 무결함 반도체 구조체(112)의 장변들이 반도체 디바이스들에 대한 활성 영역들을 형성하기 위해 사용될 수 있다. 일 실시예에서, 무결함 반도체 구조체(112)의 장변들은 finFET 트랜지스터 디바이스들에 대한 핀들을 형성하기 위해 사용된다.
도 1iii를 참조하면, 예시는 디바이스 크로핑(cropping) 이후에 무결함 반도체 구조체(112)의 상면 사시도를 도시한다. 핀들(112A 및 112B)의 세트가 본 발명의 실시예에 따라 제1 층(104)의 상면(105) 상에 배치된다. 디바이스 크로핑은 임의의 적합한 마스킹 및 에칭 기법에 의해 수행될 수 있다. 도 1iii에 도시되어 있는 바와 같이, 실시예는 길이(129) 및 폭(144)을 갖는 결과적인 핀들(112A 및 112B)을 가질 수 있다. 이러한 핀 구조체들은 예를 들어, 평면 트랜지스터들 및 finFET 트랜지스터들과 같은 집적 회로(IC) 디바이스들에서의 트랜지스터 애플리케이션들에 대한 핀 구조체들로서 동작할 수 있다.
핀(112A 및 112B)의 내부 반도체 측벽(136)은 제1 층(104)의 제1 측벽(124)과 수직으로 정렬된다. 제1 개구부(114)는 기판(102)의 상면(122)을 노출시킨다. 본 발명의 실시예에 따른 반도체 구조체를 형성하는 방법이 디바이스 크로핑 에칭 공정을 요구할 수 있지만, 디바이스 크로핑을 위한 포토리소그래피에서의 임계 치수 요건들은 좁은 개구부 내의 결함 재료를 제거하기 위해 마스크를 형성하는 포토리소그래피에서의 요건들보다 상당히 덜 엄격하다. 따라서, 더욱 엄격한 포토리소그래피 공정을 덜 엄격한 포토리소그래피 공정으로 대체하는 것이 비용을 저감하는 것과 같은 경제적 이유 뿐만 아니라 쓰루풋을 증가시키고 총처리 시간(turnaround time)을 저감시키는 것과 같은 생산 이유로 바람직하다.
도 1j를 참조하면, 얕은 트렌치 격리(STI) 재료(150)가 제1 층(104)의 노출된 표면, 기판(102), 및 디바이스 크로핑 이후의 무결함 반도체 구조체들(112) 위에 블랭킷 퇴적된다. STI(150)는 실리콘 이산화물과 같은 임의의 적합한 절연층일 수 있다. STI 층(150)은 화학 기상 증착(CVD), 플라즈마 기상 증착(PVD), 플라즈마 강화 화학 기상 증착(PECVD), 원자층 퇴적(ALD), 또는 트렌치들을 갖는 기판들 상에 저-k 유전체 재료들의 블랭킷 퇴적을 형성하기 위해 사용된 임의의 다른 적합한 기법에 의해 퇴적될 수 있다. 일 실시예에서, STI 재료(150)를 퇴적하는 방법은 CVD에 의해서이다.
도 1k에 예시되어 있는 바와 같이, STI(150)를 퇴적한 이후에, STI(150)는 CMP와 같은 임의의 적합한 평탄화 공정에 의해 무결함 반도체 구조체(112)의 상면(154)에 대해 평탄화될 수 있다. 무결함 반도체 구조체(112)는 평탄화 공정에 후속하여 평탄한 상면(154)을 갖는다. 무결함 반도체 구조체(112)는 무결함 반도체 재료(113)의 LEO에 의해 형성된 폭(144)을 갖는다. 실시예에서, 블론-아웃 영역(152)의 치수들이 무결함 반도체 구조체(112)의 폭(144)을 결정한다. 일부 실시예들에서, STI(150)의 평탄화는 STI 구조체들 중 2개의 부분들: STI(150A) 및 STI(150B)를 형성하는 것을 발생시킨다. STI(150A 및 150B)의 상면들(152)은 무결함 반도체 구조체(112)의 상면(154)과 실질적으로 공면이다. STI(150B)는 기판(102)의 위에 배치되고 제1 층(104)의 제1 측벽(124) 및 무결함 반도체 구조체(112)의 내부 반도체 측벽(136)에 바로 인접한다. 또한, STI(150A)는 제1 층(104)의 상면(105) 상에 배치되고 무결함 반도체 구조체(112)의 외부 반도체 측벽(138)에 바로 인접한다. 그 결과, 무결함 반도체 구조체들(112)은 평면 MOSFET 트랜지스터와 같은 디바이스들을 형성하기 위한 노출된 상면(154)을 갖는다.
도 2a는 본 발명의 실시예에 따른, 무결함 반도체 구조체(112) 상에 형성된 평면 MOSFET 디바이스의 등축도를 예시한다. 도 1k에 도시된 점선 직사각형 프레임은 도 2a의 단면도 평면을 도시한다.
도 2a에 예시되어 있는 바와 같이, 평면 MOSFET 디바이스는 무결함 반도체 구조체(112)의 상면(154)의 일부 위에 배치된 게이트 전극(160)에 의해 형성된다. 무결함 반도체 구조체(112)는 폭(144)을 갖는다. 실시예에서, 무결함 반도체 구조체(112)의 폭(144)은 평면 MOSFET 트랜지스터를 형성하기 위한 원하는 게이트 폭을 제공하기 위해 선택된다. 또한, 무결함 반도체 구조체(112)는 MOSFET 디바이스의 거리(129)를 연장시킨다. 게이트 전극(160)은 임의의 적합한 재료로 이루어질 수 있고, 본 기술분야에서 통상적으로 사용되는 임의의 적합한 기법에 의해 형성될 수 있다. 게이트 유전체(162)가 무결함 반도체 구조체(112)와 게이트 전극(160) 사이에 직접 배치된다. 게이트 유전체(162)는 본 기술분야에 널리 공지된 임의의 기법에 의해 형성된 실리콘 이산화물과 같은 산화물 재료일 수 있다. 또한, 채널 영역이 게이트 전극(160) 아래 그리고 게이트 유전체(162) 바로 아래에 배치된 무결함 반도체 구조체(112)의 일부에 의해 형성된다. 소스 영역(168) 및 드레인 영역(164)이 채널 영역의 반대측들에 바로 인접하여 그리고 채널 영역의 반대측들 상에 배치된 무결함 반도체 구조체(112)의 일부에 의해 형성된다.
또한, 평면 MOSFET 디바이스는 제1 유전체(104) 및 제2 유전체(150)를 포함한다. 제1 유전체(104)는 무결함 반도체 구조체(112) 바로 아래에 배치된다. 제1 유전체(104)는 무결함 반도체 구조체(112)의 저면(149)을 전기적으로 절연시킨다. 제2 유전체(150)는 2개의 부분들: 제1 부분(150A) 및 제2 부분(150B)을 포함한다. 제1 부분(150A)은 제1 유전체층(104)의 상면(105) 바로 위에 그리고 무결함 반도체 구조체(112)의 외부 반도체 측벽(138)에 바로 인접하여 배치된다. 제2 부분(150B)은 반도체 기판(102)의 상면(122) 바로 위에 그리고 무결함 반도체 구조체(112)의 내부 반도체 측벽(136) 및 제1 층(104)의 제1 측벽(124)에 바로 인접하여 배치된다. 제2 유전체(150)는 무결함 반도체 구조체(112)의 대향하는 반도체 측벽들(136 및 138)을 전기적으로 절연시킨다. 일 실시예에서, 내부 반도체 측벽(136) 및 제1 측벽(124)은 서로 실질적으로 수직으로 정렬된다. 제3 층 마스크(108)의 자체 정렬된 특성들은 내부 반도체 측벽(136) 및 제1 측벽(124)이 서로 실질적으로 수직으로 정렬되게 한다. 또한, 일 실시예에서, STI(150)의 상면(152)은 무결함 반도체 구조체(112)의 상면(154)과 실질적으로 공면이다.
도 1l에 도시된 대안의 실시예를 참조하면, STI(150)를 평탄화한 이후에, HF 습식 에칭 공정과 같은 개별 에칭 공정이 비평면 디바이스(예를 들어, 3중 게이트 또는 finFET 트랜지스터)를 형성하기 위해 STI(150)를 더 제거한다. 개별 에칭 공정 이후에, STI(150)의 상면(152)은 무결함 반도체 구조체(112)의 상면(154) 아래에 있고 제1 유전체층(104)의 상면(105) 위에 있다. 이와 같이, 무결함 반도체 구조체(112)의 상면(154) 및 내부 및 외부 반도체 측벽들(136 및 138)의 일부가 노출된다. STI(150B)는 기판(102) 위에 그리고 제1 측벽(124)에 바로 인접하여 배치된다. 일 실시예에서, STI(150B)는 무결함 반도체 구조체(112)의 내부 반도체 측벽(136)의 일부에만 더 인접한다. STI(150A)는 제1 유전체층(104) 위에 그리고 무결함 반도체 구조체(112)의 내부 반도체 측벽(136)의 일부에만 바로 인접하여 배치된다. 따라서, 노출된 상면(154) 및 내부 및 외부 반도체 측벽들(136 및 138)은 finFET 트랜지스터를 형성하는 핀 구조체를 형성할 수 있다.
공지되어 있는 바와 같이, finFET는 핀으로 일반적으로 지칭하는 반도체 재료의 얇은 스트립 주위에 구축된 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는, 표준 전계 효과 트랜지스터(FET)를 포함한다. 디바이스의 도전 채널이 게이트 유전체 아래의 핀의 외부 측면들 상에 상주한다. 구체적으로, 전류는 핀의 양 측면들(기판 표면에 수직인 측면들) 뿐만 아니라 핀의 상면(기판 표면에 평행한 측면)을 따라 흐른다. 이러한 구성들의 도전 채널이 핀의 3개의 상이한 외부 평면 영역들을 따라 본질적으로 상주하기 때문에, 이러한 finFET 설계를 때때로 3중 게이트 finFET라 지칭한다.
도 2b는 본 발명의 실시예에 따른 무결함 반도체 구조체(112) 상에 형성된 이러한 finFET 트랜지스터의 등축도를 예시한다. 도 1l에 도시된 점선 직사각형 프레임은 도 2b의 단면도 평면을 도시한다.
도 2b에 예시되어 있는 바와 같이, 비평면 finFET 디바이스는 무결함 반도체 구조체(112)의 3개의 노출된 표면들의 일부 주위에 감싸진 게이트 전극(160)에 의해 형성된다. 무결함 반도체 구조체(112)는 폭(144)을 갖는 핀이다. 실시예에서, 핀(112)의 폭(144)은 finFET 트랜지스터를 형성하기 위한 원하는 게이트 폭을 제공하기 위해 선택된다. 또한, 무결함 반도체 구조체(112)는 finFET 디바이스의 거리(129)를 연장시킨다. 게이트 유전체(162)가 핀(112)과 게이트 전극(160) 사이에 직접 배치된다. 게이트 유전체(162)는 핀(112)의 상면(154)과 내부 및 외부 측벽들(136 및 138)의 일부를 접촉시킨다. 또한, 채널 영역이 유전체층(162) 바로 아래에 그리고 유전체층(162)에 인접하여 배치된 핀(112)의 일부에 의해 형성된다. 소스 영역(168) 및 드레인 영역(164)이 채널 영역의 반대측들에 바로 인접하여 그리고 채널 영역의 반대측들 상에 배치된 핀(112)의 일부에 의해 형성된다. 실시예에서, 무결함 반도체 구조체(112)의 폭(144)은 finFET 트랜지스터를 형성하기 위한 원하는 게이트 폭을 제공하기 위해 선택된다.
비평면 finFET 디바이스는 핀(112) 바로 아래에 배치된 제1 유전체(104)를 더 포함한다. 제2 유전체(150)는 2개의 부분들: 제1 부분(150A) 및 제2 부분(150B)을 포함한다. 제1 부분(150A)은 제1 유전체층(104)의 상면(105) 바로 위에 그리고 핀(112)의 외부 반도체 측벽(138)의 일부에 바로 인접하여 배치된다. 제2 부분(150B)은 반도체 기판(102)의 상면(122) 바로 위에 그리고 제1 층(104)의 제1 측벽(124) 및 핀(112)의 내부 반도체 측벽(136)의 일부에 바로 인접하여 배치된다. 일 실시예에서, 내부 반도체 측벽(136) 및 제1 측벽(124)은 서로 실질적으로 수직으로 정렬된다. 제3 층 마스크(108)의 자체 정렬된 특성들은 내부 반도체 측벽(136) 및 제1 측벽(124)이 서로 실질적으로 수직으로 정렬되게 한다. 실시예에서, 제2 유전체(150)의 상면(152)은 핀(112)의 상면 아래에 있고 제1 유전체(104)의 상면(105) 위에 있다.
도 3은 본 발명의 일 구현으로 구현된 컴퓨팅 시스템(300)을 예시한다. 컴퓨팅 디바이스(300)가 보드(302)를 수용한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(306)이 보드(302)에 물리적으로 그리고 전기적으로 또한 결합된다. 다른 구현들에서, 통신 칩(306)은 프로세서(304)의 일부이다.
그 애플리케이션들에 의존하여, 컴퓨팅 디바이스(300)는 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이에 제한되지 않는다.
통신 칩(306)은 컴퓨팅 디바이스(300)로 그리고 컴퓨팅 디바이스(300)로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 일부 실시예들에서는 연관된 디바이스들이 어떠한 와이어도 포함하지 않을 수도 있지만, 연관된 디바이스들이 어떠한 와이어들도 포함하지 않는다는 것을 암시하지는 않는다. 통신 칩(306)은 Wi-Fi (IEEE 802.11 패밀리), WiMAX (IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들, 뿐만 아니라 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩들(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는 후드 층들을 갖는 에어갭 인터커넥트들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(306)은 통신 칩(306)내에 패키징된 집적 회로 다이를 또한 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 형성되는, 이종의 기판 상의 반도체 구조체로부터 형성된 트랜지스터들과 같은 하나 이상의 디바이스들을 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(300)내에 수용된 다른 컴포넌트가 본 발명의 구현들에 따라 형성되는, 후드 층들을 갖는 에어갭 인터커넥트들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(300)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 휴대 정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
일 실시예에서, 반도체 구조체를 형성하는 방법은 제1 층, 제2 층, 및 제3 층을 포함하는 마스크를 기판 상에 형성하는 단계 - 제1 층은 기판의 상면을 노출시키는 제1 폭 및 제1 측벽을 갖는 제1 개구부를 갖고, 제2 층은 기판의 상면 및 제1 층의 상면을 노출시키는 제2 폭 및 제2 측벽을 갖는 제2 개구부를 갖고, 제2 폭은 제1 폭보다 크며, 제3 층은 기판의 상면을 노출시키는 제3 폭 및 제3 측벽을 갖는 제3 개구부를 갖고, 제1 개구부, 제2 개구부, 및 제3 개구부는 공통 중심 축을 따라 중심을 둠 -; 기판의 상면으로부터 그리고 제1 층의 상면 쪽으로 측방향으로 반도체 재료를 성장시키는 단계; 및 제1 층의 상면 위에서 측방향으로 넘친 반도체 재료가 남아있는 구조체를 형성하도록 제3 층을 에칭 마스크로서 사용함으로써 제3 개구부 내에 그리고 제3 개구부에 수직으로 아래에 배치된 반도체 재료를 에칭하는 단계를 포함한다. 대안의 실시예에서, 제1 층, 제2 층, 및 제3 층을 포함하는 마스크를 기판 상에 형성하는 단계는 제1 층, 제2 층, 및 제3 층을 기판 상에 퇴적하는 단계 - 제2 층은 제1 층 위에 형성되고 제3 층 아래에 형성됨 -; 제1 층, 제2 층, 및 제3 층을 통하는 초기 개구부를 형성하는 단계; 및 제1 층 및 제3 층에 대해 선택적인 에칭 공정으로 초기 개구부 내부로부터 제2 층을 에칭하는 단계를 더 포함한다. 다른 실시예에서, 반도체 구조체를 형성하는 방법은 제2 층 및 제3 층을 제거하는 단계; 기판의 상면, 제1 층의 상면, 제1 측벽, 및 남아있는 구조체의 노출된 표면들 상에 유전체 재료를 블랭킷 퇴적하는 단계; 및 유전체 재료를 남아있는 구조체의 상면까지 평탄화하는 단계를 더 포함한다. 또 다른 실시예에서, 반도체 구조체를 형성하는 방법은 남아있는 구조체의 상면 및 남아있는 구조체의 2개의 대향하는 측벽들의 일부를 노출시키기 위해 유전체 재료의 일부를 제거하는 단계를 더 포함한다.
대안의 실시예에서, 평탄화하는 것은 남아있는 구조체 상에 평탄한 상면을 형성한다. 다른 실시예에서, 반도체 재료는 Ⅲ-Ⅴ족 반도체 재료, 갈륨, 질화물, 게르마늄, 및 실리콘으로 이루어진 그룹 중 적어도 하나의 원소를 포함한다. 또 다른 실시예에서, 반도체 재료는 GaN을 포함한다. 일 실시예에서, 반도체 재료는 SiGe를 포함한다. 하나의 다른 실시예에서, 기판은 실리콘을 포함한다. 다른 실시예에서, 제1 층, 제2 층, 및 제3 층은 금속 층들이다. 또 다른 실시예에서, 제1 층, 제2 층, 및 제3 층은 유전체층들이다. 일 실시예에서, 제2 층은 제1 층 및 제3 층의 재료와 상이한 재료를 포함한다. 대안의 실시예에서, 제2 층은 제1 층 및 제3 층에 대해 선택적으로 에칭될 수 있다. 다른 실시예에서, 제2 층은 실리콘 질화물을 포함하고, 제1 층 및 제3 층은 실리콘 이산화물을 포함한다. 또 다른 실시예에서, 반도체 재료를 에칭하는 것은 이방성 에칭 공정이다. 실시예에서, 제3 폭은 제1 폭과 동일하다. 대안의 실시예에서, 제3 폭은 제1 폭보다 크다. 다른 실시예에서, 기판의 상면은 개질된 표면이다. 또 다른 실시예에서, 개질된 표면은 V-홈 프로파일을 포함한다. 하나의 다른 실시예에서, V-홈 프로파일은 기판에서 <111> 평면을 노출시킨다.
실시예에서, 반도체 구조체는 기판 상에 배치되고 기판의 상면을 노출시키는 제1 측벽을 갖는 개구부를 갖는 제1 층; 제1 층의 상면 상에 배치되고, 대향하는 내부 반도체 측벽 및 외부 반도체 측벽의 쌍을 갖는 반도체 구조체 - 내부 반도체 측벽 및 제1 측벽은 서로 수직으로 정렬됨 -; 및 내부 반도체 측벽에 인접하고, 유전체 측벽에 인접하며, 기판의 상면 상에 배치된 제2 층을 포함한다. 다른 실시예에서, 제2 층은 외부 반도체 측벽에 인접하여 그리고 제1 층 상에 더 배치된다. 일 실시예에서, 제2 층의 상면 및 반도체 구조체의 상면은 동일 평면이다. 하나의 다른 실시예에서, 제2 층은 반도체 구조체의 상면보다 낮고 제1 층의 상면 위에 있다. 다른 실시예에서, 반도체 구조체는 노출된 상면 및 내부 및 외부 반도체 측벽의 노출된 부분을 갖는다. 또 다른 실시예에서, 반도체 구조체는 Ⅲ-Ⅴ족 반도체 재료, 갈륨, 질화물, 게르마늄, 및 실리콘으로 이루어진 그룹 중 적어도 하나의 원소로부터 선택된 재료를 포함한다. 실시예에서, 반도체 구조체는 GaN을 포함한다. 대안의 실시예에서, 반도체 구조체는 SiGe를 포함한다. 다른 실시예에서, 기판은 실리콘을 포함한다. 또 다른 실시예에서, 기판의 상면은 개질된 표면이다.
본 발명의 다양한 양태들을 활용하는데 있어서, 다양한 실시예들의 조합들 또는 변형들이 이종의 기판 상에 반도체 구조체로부터 형성된 트랜지스터를 형성하기 위해 가능하다는 것이 본 기술분야의 통상의 기술자에게 명백해질 것이다. 본 발명의 실시예들을 구조적 특징들 및/또는 방법적 작용들에 특정된 언어로 설명하였지만, 첨부한 청구항들에서 정의된 본 발명이 설명한 특정한 특징들 또는 작용들에 반드시 제한되지 않는다는 것을 이해해야 한다. 대신에, 개시된 특정한 특징들 및 작용들은 본 발명의 실시예들을 예시하기 위해 유용한 발명의 특히 적절한 구현들로서 이해되어야 한다.

Claims (25)

  1. 반도체 구조체를 형성하는 방법으로서,
    제1 층, 제2 층, 및 제3 층을 포함하는 마스크를 기판 상에 형성하는 단계 -
    상기 제1 층은 상기 기판의 상면을 노출시키는 제1 폭 및 제1 측벽을 갖는 제1 개구부를 갖고;
    상기 제2 층은 상기 기판의 상면 및 상기 제1 층의 상면을 노출시키는 제2 폭 및 제2 측벽을 갖는 제2 개구부를 갖고, 상기 제2 폭은 상기 제1 폭보다 크며;
    상기 제3 층은 상기 기판의 상면을 노출시키는 제3 폭 및 제3 측벽을 갖는 제3 개구부를 갖고, 상기 제1 개구부, 제2 개구부, 및 제3 개구부는 공통 중심 축을 따라 중심을 둠(centered along) -;
    상기 기판의 상면으로부터 그리고 상기 제1 층의 상면 쪽으로 측방향으로 반도체 재료를 성장시키는 단계;
    상기 제1 층의 상면 위에서 측방향으로 넘친(overflowed) 반도체 재료가 남아있는 구조체(remaining structure)를 형성하도록 상기 제3 층을 에칭 마스크로서 사용함으로써 상기 제3 개구부 내에 그리고 상기 제3 개구부에 수직으로 아래에 배치된 반도체 재료를 에칭하는 단계;
    상기 제2 층 및 제3 층을 제거하는 단계;
    상기 기판의 상면, 상기 제1 층의 상면, 상기 제1 측벽, 및 상기 남아있는 구조체의 노출된 표면들 상에 유전체 재료를 블랭킷 퇴적(blanket depositing)하는 단계; 및
    상기 유전체 재료를 상기 남아있는 구조체의 상면까지 평탄화하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 층, 제2 층, 및 제3 층을 포함하는 마스크를 기판 상에 형성하는 단계는:
    상기 제1 층, 제2 층, 및 제3 층을 상기 기판 상에 퇴적하는 단계 - 상기 제2 층은 상기 제1 층 위에 형성되고 상기 제3 층 아래에 형성됨 -;
    상기 제1 층, 제2 층, 및 제3 층을 통하는 초기 개구부를 형성하는 단계; 및
    상기 제1 층 및 제3 층에 대해 선택적인 에칭 공정으로 상기 초기 개구부 내부로부터 상기 제2 층을 에칭하는 단계를 포함하는, 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 남아있는 구조체의 상면 및 상기 남아있는 구조체의 2개의 대향하는 측벽들의 일부를 노출시키기 위해 상기 유전체 재료의 일부를 제거하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서, 상기 평탄화하는 단계는 상기 남아있는 구조체 상에 평탄한 상면을 형성하는, 방법.
  6. 제1항에 있어서, 상기 반도체 재료는 Ⅲ-Ⅴ족 반도체 재료, 갈륨, 질화물, 게르마늄, 및 실리콘으로 이루어진 그룹 중 적어도 하나의 원소를 포함하는, 방법.
  7. 제6항에 있어서, 상기 반도체 재료는 GaN을 포함하는, 방법.
  8. 제6항에 있어서, 상기 반도체 재료는 SiGe을 포함하는, 방법.
  9. 제1항에 있어서, 상기 기판은 실리콘을 포함하는, 방법.
  10. 제1항에 있어서, 상기 제1 층, 제2 층, 및 제3 층은 금속 층들인, 방법.
  11. 제1항에 있어서, 상기 제1 층, 제2 층, 및 제3 층은 유전체층들인, 방법.
  12. 제11항에 있어서, 상기 제2 층은 상기 제1 층 및 제3 층의 재료와 상이한 재료를 포함하는, 방법.
  13. 제12항에 있어서, 상기 제2 층은 상기 제1 층 및 제3 층에 대해 선택적으로 에칭될 수 있는, 방법.
  14. 제13항에 있어서, 상기 제2 층은 실리콘 질화물을 포함하고, 상기 제1 층 및 제3 층은 실리콘 이산화물을 포함하는, 방법.
  15. 제1항에 있어서, 상기 반도체 재료를 에칭하는 단계는 이방성 에칭 공정인, 방법.
  16. 제1항에 있어서, 상기 제3 폭은 상기 제1 폭과 동일한, 방법.
  17. 제1항에 있어서, 상기 제3 폭은 상기 제1 폭보다 큰, 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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