KR20160101900A - 트랜지스터 채널 적용들을 위한 클래딩 이전의 Si 핀 엘리먼트들의 프리-스컬프팅 - Google Patents

트랜지스터 채널 적용들을 위한 클래딩 이전의 Si 핀 엘리먼트들의 프리-스컬프팅 Download PDF

Info

Publication number
KR20160101900A
KR20160101900A KR1020167013242A KR20167013242A KR20160101900A KR 20160101900 A KR20160101900 A KR 20160101900A KR 1020167013242 A KR1020167013242 A KR 1020167013242A KR 20167013242 A KR20167013242 A KR 20167013242A KR 20160101900 A KR20160101900 A KR 20160101900A
Authority
KR
South Korea
Prior art keywords
sidewalls
wide
top surfaces
etching
narrower
Prior art date
Application number
KR1020167013242A
Other languages
English (en)
Other versions
KR102175547B1 (ko
Inventor
글렌 에이. 글래스
아난드 에스. 머티
다니엘 비. 오버타인
섭하쉬 엠. 조쉬
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160101900A publication Critical patent/KR20160101900A/ko
Application granted granted Critical
Publication of KR102175547B1 publication Critical patent/KR102175547B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

트랜지스터 핀 엘리먼트들(예를 들어, 핀 또는 트라이 게이트)은 치수 스컬프팅(dimensional sculpting)의 목적을 위해 RF(radio frequency) 플라즈마 및/또는 열 처리에 의해 수정될 수 있다. 에칭된, 얇은 핀들은, 더 넓은 단결정 핀들을 먼저 형성하고, 더 넓은 핀들 사이에 트렌치 산화물을 퇴적한 이후, 활성 채널 재료를 에피택셜 성장시키기 위해 손상되지 않은 상단 및 측벽들을 갖는 더 좁은 단결정 핀들을 형성하기 위한 제2 에칭을 이용하여 더 넓은 핀들을 에칭하는 것에 의해 형성될 수 있다. 이러한 제2 에칭은 더 넓은 핀들의 1 nm 내지 15 nm 두께의 상단 표면들 및 측벽들을 제거할 수 있다. 이것은 (1) 저 이온 에너지 플라즈마 처리를 이용하는 염소 또는 불소계 화학물질이나, 또는 (2) 활성 이온 충돌, 산화를 통해 또는 제2 재료의 에피택셜 성장 품질에 지장을 줄 수 있는 에칭 잔류물을 뒤에 남겨둠으로써 핀들에 손상을 주지 않는 저온 열처리를 이용하여 두께를 제거할 수 있다.

Description

트랜지스터 채널 적용들을 위한 클래딩 이전의 Si 핀 엘리먼트들의 프리-스컬프팅{PRE-SCULPTING OF SI FIN ELEMENTS PRIOR TO CLADDING FOR TRANSISTOR CHANNEL APPLICATIONS}
회로 디바이스들, 및 핀 기반 회로 디바이스들의 제조와 구조.
기판 상의 회로 디바이스들(예를 들어, 반도체(예를 들어, 실리콘) 기판 상의 IC(integrated circuit) 트랜지스터들, 저항기들, 커패시터들 등)에서의 향상된 성능 및 그들의 향상된 수율은 통상적으로 이러한 디바이스들의 설계, 제조 및 동작 동안 고려되는 주요 인자이다. 예를 들어, CMOS(Complementary Metal Oxide Semiconductor)에 이용되는 것들과 같은, 핀 기반 MOS(Metal Oxide Semiconductor) 트랜지스터 디바이스들의 설계 및 제조 또는 형성 중에, N-형 MOS 디바이스(n-MOS) 채널들에서 전자들(캐리어들)의 이동을 증가시키고, P-형 MOS 디바이스(p-MOS) 채널들에서 양으로 대전된 정공들(캐리어들)의 이동을 증가시키는 것이 종종 요구된다.
FinFET는 반도체 재료의 얇은 스트립(일반적으로 핀(fin)이라 지칭됨) 주위에 구축되는 트랜지스터일 수 있다. 이러한 트랜지스터는, 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는, 표준 전계 효과 트랜지스터(FET) 노드들을 포함한다. 이러한 디바이스의 도전성 채널은 게이트 유전체 아래의 핀의 외부 사이드들 상에 존재한다. 구체적으로, 전류는 핀의 상단(기판 표면에 평행한 사이드)을 따라서 뿐만 아니라 핀의 양쪽 측벽들(기판 표면에 수직인 사이드들)을 따라서/그 내에서 흐른다. 이러한 구성들의 도전성 채널은 본질적으로 핀의 3개의 상이한 외부, 평탄 영역들을 따라서 존재하기 때문에, 이러한 FinFET 설계는 때때로 트라이게이트(trigate) FinFET이라 지칭된다. 도전성 채널이 (핀의 상단을 따라서는 아니고) 핀의 2개의 측벽들을 따라서만 주로 존재하는, 소위 더블 게이트 FinFET들과 같은, 다른 타입들의 FinFET 구성들이 또한 이용 가능하다. 이러한 핀 기반 트랜지스터를 제조하는 것과 관련되는 사소하지 않은 다수의 쟁점들이 존재한다.
도 1은 전자 디바이스 핀들이 요구되는 제1 상단 표면 영역들 상에 하드마스크 패턴들을 형성한 이후의 반도체 기판 베이스의 일부의 개략 단면도이다.
도 2는 하드마스크들 사이에 전자 디바이스 핀들의 측벽들 및 트렌치들을 형성하기 위해 하드마스크들 사이에서 기판의 일정 두께를 에칭한 이후의 도 1의 반도체 기판을 도시한다.
도 3은 핀들의 상단 표면들을 형성하기 위해 하드마스크들을 제거하고 트렌치들 내에 일정 두께의 트렌치 산화물 재료를 퇴적한 이후의 도 1의 반도체 기판을 도시한다.
도 4는 전자 디바이스 핀들의 단결정 측벽들을 노출시키기 위해 핀들의 상단 표면들까지 트렌치 산화물 재료를 폴리싱하고 트렌치들 내의 트렌치 산화물 재료의 일정 두께를 에칭한 이후의 도 1의 반도체 기판을 도시한다.
도 5는 더 좁게 에칭된 전자 디바이스 핀들의 더 좁게 에칭된 단결정 상단 표면들 및 측벽들을 형성하기 위해 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭한 이후의 도 1의 반도체 기판을 도시한다.
도 6은 더 좁게 에칭된 핀들의 에칭된 상단 및 측벽 표면들 상에 제2 단결정 재료를 퇴적한 이후의 도 1의 반도체 기판을 도시한다.
도 7은 더 좁게 에칭된 핀들 중 하나의 에칭된 상단 및 측벽 표면들 상에 형성된 제2 단결정 재료 상에 게이트 전자 디바이스를 형성한 이후의 도 1의 반도체 기판의 개략 사시도이다.
도 8은 더 좁게 에칭된 전자 디바이스 핀의 더 좁게 에칭된 단결정 상단 및 측벽 표면들 상에 형성된 제2 단결정 재료 상에 게이트 전자 디바이스를 형성하기 위한 예시적인 프로세스이다.
도 9는 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
핀 기반 트랜지스터에서의 캐리어 이동은 다양한 크기의 결정 격자 구조들을 갖는 2가지 재료들 사이의 계면에 야기되는 도전성 채널에서의 스트레인에 의해 증가될 수 있다. 그러나, 캐리어들의 성능 및 이동은 핀들의 물리적 크기 제한들뿐만 아니라; 핀들 또는 채널들을 형성하는데 이용되는 재료들의 층들 사이에서의 계면들에 생성되는 격자 부정합들 및 격자 결함들에 의해 둔화될 수 있다.
SiGe 합금 및 Ge 채널 트랜지스터들의 제조를 위한 Si 핀 상의 Ge 함유 클래딩 층들의 정황에서는, 일부 경우들에서, 실리콘 핀 층의 폭을, 가능한 많이, 최소화하는 것이 바람직하다. 실리콘 핀은 클래딩 층이 그 상에 퇴적될 또는 그로부터 성장될(예를 들어, 에피택셜하게) 템플릿(예를 들어, 코어)일 수 있다. 일부 경우들에서는, 전체 핀 폭(실리콘 코어 플러스 임의의 클래딩 층들)의 향상된 성능 속성들을 위해, 전체 핀의 폭이 20 nm 폭, 또는 30 nm 폭 미만일 수 있다. 실시예에서, 단지 핀 폭을 감소시키는 행위는, 감소된 임계값 게이트 전압 및 더 낮은 오프 상태 전류 누설의 면에서 MOS 트랜지스터의 정전 속성에서의 상당한 향상을 제공하기에 충분하다. 이러한 실시예에서는, 어떠한 추가적 클래딩 층들도 필요하지 않다.
또한, 클래딩 층들의 품질(예를 들어, 결정질 구조 및 이에 따른 채널 클래딩 층의 성능)질은 성장을 위한 시작 템플릿으로서 이용되는 실리콘 핀의 품질(예를 들어, 그것의 상단 표면 및 측벽들과 같은, 그것의 결정질 구조)에 의존할 수 있다. SiGe 합금 및 Ge 채널 핀 기반 트랜지스터들의 제조를 위한 실리콘 핀 상의 Ge 함유 클래딩 층들의 정황에서는, 실리콘 핀 표면들 상의 고 에너지 이온 충격, 산화, 및 에칭 잔류물들을 회피하거나 감소시키는 것이 바람직한데, 그 이유는 이들이 후속하여 클래딩되거나 또는 퇴적되는 층들의 품질에 손상을 주기 때문이다. 예를 들어, 이러한 충돌, 산화, 및 에칭 잔류물들은 그 상에 후속하여 클래딩되거나 또는 퇴적되는 층들이 성장되는 실리콘 핀 상단 및 측벽 표면들의 결정질 구조에 결함들을 생성하거나 또는 그 상에 추가적인 재료를 형성할 수 있다. 결과적으로, 후속하여 클래딩되거나 또는 퇴적되는 층 성장의 결정질 구조는 실리콘 핀 상단 및 측벽 표면들의 결정질 구조에서의 결함들 또는 그 상의 추가적인 재료를 포함할 것이다. 따라서, 이러한 충돌, 산화 및 잔류물들을 회피하거나 또는 감소시키는 것은 트랜지스터 성능을 증가시킨다.
실리콘 핀 층의 폭을 최소화하고 클래딩 층들의 품질을 향상시키기 위해서, 본 명세서에서의 실시예들은 에칭된, 얇은 제1 결정 재료 핀들의 표면들 상에 제2 결정 재료를 에피택셜 성장시키는 것에 의해 핀 트랜지스터들(예를 들어, 트라이 게이트)를 형성할 수 있다. 에칭된, 얇은 핀들은 (예를 들어, 단결정 재료의 제1 에칭을 이용하여) 제1 폭을 갖는 더 넓은 단결정 핀들을 먼저 형성하는 것에 의해 형성될 수 있고, 그것은 제2 단결정 재료를 에피텍셜 성장시키기 위해 동일한 결정 격자, 손상되지 않은 상단 및 측벽들을 갖는 더 좁은 단결정 핀들을 형성하도록 (예를 들어, 제2 에칭을 이용하여) 후속하여 에칭될 것이다. 일부 경우들에서는 더 넓은 단결정 핀들이 리소그래피 방법들 및 건식 에칭을 통한 산업 표준 방식들로 제조된다. 후속하여, 더 좁은 Si 핀을 SiGe 채널 재료로 클래딩하는 것에 의해 PMOS 디바이스가 형성될 수 있다.
보다 구체적으로, 본 명세서에서의 실시예들에 따르면, 넓은 실리콘 핀들은 리소그래피 방법들 및 건식 에칭(예를 들어, 제1 에칭)을 통한 산업 표준 방식들로 제조될 수 있다 . 다음으로, 제2 에칭은 핀(예를 들어, 에칭된, 더 좁은 핀들의 상단 및 측벽 표면들)에 대한 과도한 손상을 회피하면서 핀 폭을 감소시키는(더 좁은 핀들을 형성하는) 인-시튜(in-situ) 방법들을 이용하여 수행될 수 있다. 이것은 핀 표면들에 대한 추가적 손상을 회피하고 (예를 들어, 상단 및 측벽 표면들 상의 클래딩 채널 층의) 고 품질 에피택셜 퇴적에 순응하는 청결한 표면들을 유지하면서 성취될 수 있다. 예를 들어, 일부 경우들에서, 제2 에칭은 후속하여 퇴적되는 층들의 품질에 모두 손상을 주는 고 에너지 이온 충격, 산화, 및 에칭 잔류물들을 포함할 수 있는 건식 에칭에 통상적으로 의존하는 에피택셜 퇴적 툴셋(익스-시튜(ex-situ))의 외의 것인(예를 들어, 포함하지 않는) 핀 폭 트림 에칭일 수 있다.
일부 실시예들에 따르면, 제2 에칭은, (1) 더 좁은 폭 핀을 형성하고, (2) 이온 손상, 산화 및 잔류물들이 없는 핀 상단 표면 및 측벽들을 제공하기 위해서, 이미 형성된 실리콘 핀의 폭을 더욱 감소시키도록 수행될 수 있다. 일부 경우들에서, 이온 충격은 프로세스 장비에서 발생하는 물리적 프로세스이다. 이온 손상은 웨이퍼 상의 결과이고, 이것은 원자들이 제거되는 것을 의미하며, 결정에서 원자들의 정규의 주기적 배열이 방해를 받거나 또는 손상되는 것을 의미하다. 이러한 제2 에칭은 STI 평면 위에 삼출되는(exuded) 핀들의 부분들을 더욱 좁히기 위해 기존 실리콘 핀들 상에 수행될 수 있다. 이러한 제2 에칭은 고 에너지 이온 충격, 산화 또는 에칭 잔류물들을 포함하지 않은 전자 디바이스 핀들의 상단 표면들 및 측벽들의 동시 등방성 에칭일 수 있다. 이것은, 전자 디바이스 핀들의 상단 표면들 및 측벽들의 1 nm와 15 nm 사이의 두께를 제거하는 에칭에 의해서, 전자 디바이스 에칭된 핀들의 단결정(예를 들어, 에칭된 표면들과 동일한 결정 격자) 에칭된 상단 표면들 및 에칭된 측벽들을 형성할 수 있다. 이것은 임의 수의 방법들을 이용하여 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것일 수 있거나 또는 이를 포함할 수 있다. 우리는 본 명세서에서 (1) 저 이온 에너지 플라즈마 처리를 이용하는 수소, 염소 또는 불소계 화학물질, 또는 (2) 후속 퇴적되는 층들의 품질에 손상을 줄 수 있는, 활성 이온들, 산화를 회피하거나 또는 포함하지 않고, 에칭 잔류물을 생성하지 않는 열 처리를 포함하는 예들을 제공한다. 이것은 전자 디바이스 핀들의 상단 및 측벽 표면들의 단결정 구조를 유지하면서 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭할 수 있다. 이러한 열 처리는 각각 900℃ 또는 700℃ 아래의 온도의 수소 환경에서의 HCl 또는 Cl2 함유 가스 스트림들을 포함할 수 있다.
일부 실시예들에 따르면, 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭한 이후 클래딩 층의 인-시튜 성장을 수행하기 위해서, 제2 단결정 재료는, 처리 챔버의 에어 브레이크(air break) 없이, 에칭된 핀들의 상단 및 측벽 표면들 상에 퇴적된다(예를 들어, 성장되거나 또는 형성된다). 제2 단결정 재료는 핀 단결정 재료의 격자 간격과 상이한(예를 들어, 더 큰) 격자 간격을 가질 수 있다.
도 1은 전자 디바이스 핀들이 요구되는 제1 상단 표면 영역들 상에 하드마스크 패턴들을 형성한 이후의 반도체 기판 베이스의 일부의 개략 단면도이다. 도 1은 상단 표면(103)을 갖는 재료(102)의 반도체 기판 또는 베이스(101)를 도시한다. 기판(101)은, 실리콘, 다결정질 실리콘, 단결정 실리콘, 또는, 실리콘 단결정 웨이퍼와 같은, 실리콘 베이스 또는 기판을 형성하는데 적합한 다양한 다른 기술들을, 포함하거나, 이들로부터 형성되거나, 이들에 의해 퇴적되거나, 또는 이들로부터 성장될 수 있다. 예를 들어, 실시예들에 따르면, 기판(101)은, 순수 실리콘의 100 옹스트롬과 1000 옹스트롬 사이의 두께를 갖는 단결정 실리콘 기판 재료를 성장시키는 것에 의해 형성되는 SOI, 벌크 Si, 부유 구역(float zone) 또는 epi Si일 수 있다. 대안적으로, 기판(101)은, 2 마이크로미터의 두께를 두께로 형성하는 CVD에 의해서와 같이, 1 내지 3 마이크로미터 사이의 두께를 두께로 갖는 재료의 층을 형성하는데 적절한 다양한 실리콘 또는 실리콘 합금 재료들(102)의 충분한 CVD(Chemical Vapor Deposition)에 의해 형성될 수 있다. 기판(101)은, 릴렉스형(relaxed), 비-릴렉스형(non-relaxed), 분류형(graded), 및/또는 비-분류형(non-graded) 실리콘 합금 재료(102)일 수 있다는 점이 또한 고려된다. 재료(102)는 표면(103)에서의 릴렉스형 재료(예를 들어, 비-스트레인형(non-strained) 격자) 일 수 있다. 재료(102)는 단결정 실리콘 재료일 수 있다. 기판(102)은, 실리콘으로 만들어질 수 있고, (예를 들어, 밀러 지수(Miller Index)에 따라서) (100) 결정 배향된 재료를 갖는 상단 표면(103)을 가질 수 있다. 기판(101)은 "미스컷(miscut)" 기판일 수 있다.
도 1은 상단 표면(103)의 영역들(111) 상에 형성되는 패턴들 또는 마스크들(160)을 도시한다. 마스크들(160)은 전자 디바이스 핀들의 상단 표면들이 요구되는 단결정(예를 들어, Si) 기판의 제1 상단 표면 영역들 또는 위치들(111) 상에 형성되는 하드마스크 패턴들일 수 있다. 일부 경우들에서, 마스크(160)는, 포토레지스트 단독, 또는 포토레지스트/산화물 조합; 또는 포토레지스트/질화물 조합에 의해 또는 이들로 형성된다. 마스크(160)는 표면(103) 위의 측벽들(166 및 170)을 가질 수 있다. 측벽들(166 및 170)은 표면(103)에 수직인 평탄한 표면들일 수 있다.
도 1은 마스크들(160) 사이의 상단 표면(103)의 영역들(119)을 도시한다. 영역들(119)은, 전자 디바이스 핀들이 요구되는 영역들(111) 사이의 또는 이를 제외한, 단결정(예를 들어, Si) 기판의 상단 표면들의 제2 상단 표면 영역들 또는 위치들일 수 있다. 영역들(119)은, 제1 상단 표면 영역들(111) 사이의, 또는, 제1 상단 표면 영역들(111) 사이에서 트렌치들이 요구되거나 또는 기판(101)에(예를 들어, 표면(103)에) 형성될, 하드마스크들(160) 사이의, 기판의 제2 상단 표면 영역들일 수 있다. 트렌치들은, 전자 디바이스 핀들의 상단 표면들이 요구되는 기판의 위치들 또는 영역들(111) 사이와 같이, 제2 상단 표면 영역들(119) 아래에 형성될 수 있다.
영역들(111)은 폭 W1 및 페이지 내측으로의 길이 L1(도시되지 않음)을 가질 수 있다. 일부 경우들에서는, 영역들(111) 및 마스크(160)가 폭 W1 및 길이 L1(도시되진 않았지만 도 1의 페이지 내측으로 향하게 됨)을 가질 수 있다. 영역들(119)은 폭 W2 일 수 있고, 페이지 내측으로의 길이 L1(도시되지 않음)일 수 있다. 트렌치들(105 및 106)은, 전자 디바이스 핀들의 영역들(111) 또는 상단 표면들이 요구되는 위치들 사이에서, 상단 표면 영역들(119) 아래에 형성된다.
도 2는 하드마스크들 사이에 전자 디바이스 핀들의 측벽들 및 트렌치들을 형성하기 위해 하드마스크들 사이에서 기판의 일정 두께를 에칭한 이후의 도 1의 반도체 기판을 도시한다. 도 2는, 전자 디바이스 핀들(107, 108 및 110)의 단결정 측벽들(113 및 115)을 형성하기 위해, 그리고 핀들(107, 108 및 110) 사이에 트렌치들(105 및 106)을 형성하기 위해 하드 마스크들(160) 또는 영역들(111) 사이에서 재료(102)의 일정 두께를 에칭한 이후의 기판(101)을 도시한다. 일부 경우들에서, 이러한 에칭은 전자 디바이스 핀들(107, 108 및 110)의 단결정 실리콘 상단 표면(103) 및 측벽들(113 및 115)을 생성하거나 또는 형성하기 위해 하드 마스크들(160) 또는 영역들(111) 사이에서 재료(102)의 일정 두께를 에칭하는 것을 포함할 수 있다. 재료(102)를 에칭하는 것은 트렌치들을 형성하기 위해 영역들(119)에서 표면(103)을 에칭하는 것을 포함할 수 있다. 트렌치들(105 및 106)을 형성하기 위해 에칭하는 것은, 영역들(119)에서 또는 그 아래에서, 재료(102)의 높이 H1을 에칭하는 것, 및 트렌치들의 바닥 표면들과 같은, 표면들(203)을 형성하는 것을 포함할 수 있다. 핀들(107, 108 및 110)은, 적어도 도 5 및 블록 850에 대해서와 같이, 본 명세서에 기재되는 바와 같이 "좁은(narrow)" 또는 "더 좁은(narrower)" 핀들을 형성하기 위해 더욱 에칭될 것인 핀들과 같은, "넓은(wide)" 또는 "더 넓은(wider)" 핀들로서 설명될 수 있다. 핀들(107, 108 및 110)을 형성하기 위한 에칭은, 도 5(또는 블록 850)에서의 에칭이 (예를 들어, 제1 에칭 이후) 더 좁은 핀들을 형성하기 위한 "제2(second)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 두꺼운 핀들을 형성하기 위한) "제1(first)" 에칭으로서 설명될 수 있다.
재료(102)를 에칭하는 것은 트렌치들 및 단결정 측벽들을 형성하기 위해 높이 H1의 재료(102) 또는 기판(101)을 에칭하는 것을 포함할 수 있다. 핀들(107, 108 및 110)은 높이 H1, 폭 W1, 및 페이지 내로의 길이 L1(도시되지 않음)을 가질 수 있다. 이러한 에칭은, 높이 H1의 재료(102)를 제거하는 것으로 알려진 일정 기간 동안의 에칭과 같은, "시간 설정된(timed)" 에칭을 이용할 수 있거나; 또는 이러한 에칭을 수행하는 것으로 알려진 다른 프로세스를 이용할 수 있다. 핀들은 표면(203)을 확장시키거나 또는 이에 배치되는 "노출된(exposed)" 디바이스 웰 또는 채널 영역일 수 있거나 또는 이를 포함할 수 있다. 에칭 이후, 측벽들(113 및 115)는 마스크(160)의 측벽들에 인접할 수 있다. 일부 경우들에서, 내부 측벽들(113 및 115)은 마스크(160)의 평면에 평행하고 이와 정렬되는(예를 들어, 바로 아래에) 평탄한 표면들일 수 있다.
일부 경우들에서, 핀들(407, 408 및 410)을 형성하는 것은, 기판의 에칭된 상단 표면들(203) 위로 확장되는 기판의 높이(예를 들어, H1)로부터 전자 디바이스 핀들을 형성하기 위해, 단결정 기판(예를 들어, 기판(103))의 상단 표면을 패터닝하는 것 및 패턴(예를 들어, 마스크들(160)) 사이에서 기판을 에칭하는 것을 포함한다.
폭 W1은 영역(107)의 측벽(113)과 영역(108)의 측벽(115)에서의 사이드 사이의 수평 거리에 의해 정의될 수 있다. 폭 W1은 10 내지 100 나노미터(㎚)의 폭일 수 있다. 일부 경우들에서 Wl은 대략 25 nm이다. 폭 W2는 100 내지 1000 나노미터(㎚)의 폭일 수 있다. 트렌치(105)는 상단 표면(103)과 상단 표면(117 또는 116) 사이의 수직 거리에 의해 정의되는 높이 H1을 가질 수 있다. 높이 H1은 30 내지 400 나노미터(nm)의 높이일 수 있다. 일부 경우들에서 H1은 대략 200 nm이다. 길이 L1은 페이지 내로 들어가고 측벽(113) 또는 측벽(115)를 따르는 길이로서 정의될 수 있다. 길이(L1)는 50 나노미터(nm) 내지 100 마이크로미터(um)의 길이일 수 있다. 일부 경우들에서 L1은 대략 500 nm이다. 일부 경우들에서 L1은 Wl과 동일하다(또는 대략 동일함). 일부 실시예들에 따르면, Wl은 10 내지 15 나노미터(nm)일 수 있고 H1은 350 나노미터(nm)일 수 있다.
트렌치들(105 및 106)은 본 기술분야에 알려진 바와 같은 패터닝 및 에칭에 의해 형성될 수 있다. 이것은 트렌치들을 형성하기 위해 재료(102)를 패터닝하고 에칭하는 것을 포함할 수 있다. 일부 경우들에서, 재료(102)를 패터닝하고 에칭하는 것은, 재료들을 패터닝하기 위한 레지스트 밑의 레지스트 또는 하드 마스크(예를 들어, 160)를 이용하는 것을 포함한다. 일부 경우들에서는, 1, 2 또는 3개의 레지스트 층들이 재료들을 패터닝하기 위해 이용될 수 있다. 일부 경우들에서, 트렌치들을 형성하기 위해 재료(102)를 패터닝하고 에칭하는 것은 10 내지 100 mTorr 범위의 압력에서 그리고 실온에서 O2 또는 O2/Ar 플라즈마 에칭을 이용하는 것을 포함한다. 이러한 패터닝 및 에칭은 또한 10 내지 100 mTorr 범위의 압력에서 그리고 실온에서 플루오르화 탄소들(fluorocarbons)(예를 들어, CF4 및/또는 C4F8), O2 및 Ar로 에칭하는 것에 의해, STI 재료를 포함하는 산화물들을 에칭하는 것을 포함할 수 있다.
도 2는, 기판(101)에 자체로 형성되는 핀들(107, 108 및 110); 및 트렌치들(105 및 106)을 도시한다. 그러나, (예를 들어, 적어도 수백 개 또는 수백만 개와 같이) 더 많은, 유사한 핀들 및 트렌치들이 기판(101) 상에 존재할 수 있다는 점이 고려된다.
측벽들(113 및 115) 및 표면들(203)은 재료(102)를 에칭하는데 이용되는 기술에 따라서 고 에너지 이온 충격, 산화 및/또는 에칭 잔류물들의 대상이 될 수 있다. 일부 경우들에서, 측벽들 및 바닥 표면들은 결정성 결함들을 포함하는데, 이는 자신들 상에 에피택셜 성장된 단결정 재료로 하여금, 에피택셜 성장된 단결정 재료가 디바이스 채널로서 이용된다면, 결합들 및 감소된 트랜지스터 성능을 갖게 야기할 것이다. 이러한 결함들이 채널 재료 전반적으로 전파되면, 이들은 트렌치 위에 확장되는 에피택셜 성장으로부터 형성된 디바이스 층 상에 구축되는 디바이스에서 수율(yield) 및 변동들 쟁점들을 초래할 수 있다.
도 3은 트렌치들 내에 일정 두께의 트렌치 산화물 재료를 퇴적한 이후의 도 1의 반도체 기판을 도시한다. 도 3은 또한 트렌치들(105 및 106)에; 및 마스크들(160) 상에 일정 두께의 트렌치 산화물 재료(307)를 퇴적한 이후의 기판(101)을 도시한다. 재료(307)는 높이 H1에 또는 그 위에 표면(303)을 가질 수 있다. 재료(307)를 형성하는 것은, 핀들(107, 108 및 110)의 상단 표면들(103)까지 또는 그 위로, 트렌치들(105 및 106)에; 및 마스크들(160) 상에 일정 두께의 재료(307)를 퇴적하거나 또는 형성하는 것을 포함할 수 있다.
일부 경우들에서, 재료(307)는 기판(101)의 상단 표면들(103, 203)(및 선택적으로 측벽들(113 및 115)) 상에 형성되거나 또는 성장된 STI(shallow trench isolation) 재료의 층이다. 재료(307)는 산화물 또는 질화물 또는 이들의 조합으로 형성될 수 있다. 재료(307)는 SiC 또는 본 기술분야에 알려진 다른 재료로 형성될 수 있다. 재료(307)는 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)에 의해 형성될 수 있다. 재료(307)는 일반적으로 PECVD(Plasma Enhanced Chemical Deposition)를 통해 퇴적된다. 일부 경우들에서는, 본 기술분야에 알려진 바와 같이, 재료(307)를 형성하는 프로세스(예를 들어, PECVD) 동안 다양한 산소 전구체들, 실란 전구체들, 또는 일반적 전구체들 중 임의의 것이 이용될 수 있다. 일부 경우들에서, 재료(307)는 400℃에서 TEOS + 02 + RF를 이용하는 프로세스에 의해 형성될 수 있다.
도 4는 전자 디바이스 핀들의 단결정 측벽들을 노출시키기 위해 핀들의 상단 표면들까지 트렌치 산화물 재료 및 하드마스크들을 폴리싱하고 트렌치들 내의 트렌치 산화물 재료의 일정 두께를 에칭한 이후의 도 1의 반도체 기판을 도시한다. 도 4는 핀들(407, 408 및 410)의 상단 표면들(403)을 형성하기 위해 표면들(103)의 소정 높이까지 또는 그 아래로 산화물 재료(307)를 폴리싱한 이후의 기판(101)을 도시한다. 표면들(403)을 형성하기 위해 재료(307)를 폴리싱하거나 또는 제거하는 것은, 표면(103)의 높이 H1까지, 또는 그 아래로, 일정 두께의 재료(307)를 폴리싱하거나 또는 제거하는 것을 포함할 수 있다. 표면들(403)을 형성하기 위해 재료(307)를 폴리싱하거나 또는 제거하는 것은, 표면들(103)로부터 하드 마스크들(160)을 제거하는 것, 이에 따라서, 상단 표면들(103)에서 또는 그로부터, 높이 H2에서, 핀들(407, 408 및 410)의 상단 표면들(403)을 형성하거나 노출시키는 것을 포함할 수 있다.
도 4는 또한, 높이 H1 대신에 높이 H2를 갖는다는 점을 제외하고(여기서, 높이 H2는 높이 H1 이하임), 핀들(107, 108 및 110)과 유사할 수 있는 핀들(407, 408 및 410)의 단결정 측벽들(113 및 115)을 노출시키기 위해, 트렌치들(105 및 106) 내의 산화물 재료(307)의 일정 두께를 에칭한 이후의 기판(101)을 도시한다. 재료(417)는 트렌치들 내의 상단 표면들(413) 및 높이 H3일 수 있다. 재료(417)는 폭 W2 및 길이 L1일 수 있다.
일부 경우들에서, 트렌치들에서 트렌치 산화물 재료의 일정 두께를 에칭하는 것은, 리세스되거나 또는 전자 디바이스 핀들의 상단 표면들(403) 아래에 존재하는 트렌치 산화물의 상단 표면들(413)을 형성하기 위해, 트렌치들에서 트렌치 산화물의 두께 H2 - H3을 제거하고, 전자 디바이스 핀들(407, 408 및 410)의 단결정 측벽들(113 및 115)의 높이 H2 - H3을 노출시킨다. 두께 H2 - H3는 두께 또는 높이 H21로서 도시되고, 이 높이는 핀이 STI 평면(예를 들어, 표면(413)) 위로 삼출되는 높이이고, 이는 일단 디바이스가 완전히 제조되면 채널이 될 수 있는 영역이다. 핀들(407, 408 및 410)은, 적어도 도 5 및 블록 850에 대해서와 같이, 본 명세서에 기재되는 바와 같이 "좁은(narrow)" 또는 "더 좁은(narrower)" 핀들을 형성하기 위해 더욱 에칭될 것인 핀들과 같은, "넓은(wide)" 또는 "더 넓은(wider)" 핀들로서 설명될 수 있다. 핀들(407, 408 및 410)을 형성하거나 또는 노출시키기 위한 에칭은, 도 5(또는 블록 850)에서의 에칭이 (예를 들어, 제1 에칭 이후) 더 좁은 핀들을 형성하기 위한 "제2(second)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 두꺼운 핀들을 형성하기 위한) "제1(first)" 에칭으로서 설명될 수 있다.
도 4는 트렌치들(105 및 106)에 잔류하는 트렌치 산화물 재료(417)를 도시한다. 재료(417)는 트렌치들에서 재료(307)의 소정 높이를 제거하기 위한 에칭 이후의 재료(307)의 나머지일 수 있다. 재료(307)를 에칭하는 것은 영역들(119)에서 또는 그 내에서 재료(307)를 에칭하는 것을 포함할 수 있다. 재료(417)를 형성하기 위해 재료(307)를 에칭하는 것은, 재료(307) 및 트렌치들(105 및 106)의 해당 두께를 제거하기 위해, 두께 H21의 재료(307)를 에칭하는 것을 포함할 수 있다. 이러한 에칭은 또한 리세스되거나 또는 핀들(407, 408 및 410)의 상단 표면들(403) 아래에 존재하는 재료(417)의 상단 표면들(413)을 형성할 수 있다. 일부 경우들에서, 도 4는 단결정 실리콘 핀들(407, 408 및 410)을 갖는 기판(101)을 그 핀들 사이의 STI 재료(417)와 함께 도시한다. 일부 경우들에서, 도 4는, 트렌치 산화물(307)을 퇴적하고, H1에 있는 핀들의 상단의 레벨까지 산화물(307) 및 하드마스크(160)를 폴리싱하고, 높이 H3까지 핀들의 레벨 아래로 산화물(307)을 리세스하기 위해 이를 에칭하는 Si 웨이퍼(101)를 도시할 수 있다. 일부 경우들에서, 도 4는, 단결정 실리콘 핀들(407, 408 및 410)을 갖는 기판(101)을 그 핀들 사이의 STI 재료(417)와 함께 도시한다. 이러한 에칭은 재료(307)를 선택적으로 에칭하지만, 재료(102)는 에칭하지 않는 선택적 에칭일 수 있다.
일부 실시예들에 따르면, 핀들(407, 408 및 410)은 다른 프로세스들에 의해서 형성되거나, 성장되거나 또는 생산될 수 있다. 일부 경우들에서, 핀들(407, 408 및 410)은 기판(101)의 표면 상에 형성된 트렌치 산화물 재료의 층에 형성된 트렌치들에서 재료(102)의 표면으로부터 성장될 수 있다. 일부 경우들에서, 핀들(407, 408 및 410)은 본 기술분야에 알려진 다른 프로세스들에 의해서 형성되거나, 성장되거나 또는 생산될 수 있다. 일부 경우들에서, 핀들(407, 408 및 410)은 통상적으로 패터닝된 Si 핀들일 수 있다.
도 5는 더 좁게 에칭된 전자 디바이스 핀들의 더 좁게 에칭된 단결정 상단 표면들 및 측벽들을 형성하기 위해 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭한 이후의 도 1의 반도체 기판을 도시한다. 도 5는 더 좁게 에칭된 전자 디바이스 핀들(507, 508 및 510)의 "더 좁게(narrower)" 에칭된 단결정 상단 표면들(503) 및 측벽들(513 및 515)을 형성하기 위해 두께 TH2의 재료(102)를 제거하도록 핀들(407, 408 및 410)의 상단 표면들(403) 및 측벽들(113 및 115)을 에칭한 이후의 기판(101)을 도시한다. 이러한 에칭은, (예를 들어, 폭이 확장되는) 폭 W1 미만인 폭 W3을 갖고 길이 L1을 갖는 핀들(507, 508 및 510)을 형성하는 것을 포함할 수 있다. 일부 경우들에서 이러한 핀들은 LI 미만의 길이를 갖는다. 상단 표면(503)은 표면(203) 위의 높이 H4에 있을 수 있고, 핀들(507, 508 및 510)은 표면(203) 위의 높이 H4를 가질 수 있다. 높이 H4는 높이 H2 이하일 수 있다. 예를 들어, 표면들(503)은 표면들(403)의 높이에 또는 아래에 있을 수 있다. 핀들(507, 508 및 510)은 트렌치 산화물 재료(417) 표면(413) 위의 그리고 기판(101)의 재료(102)의 표면(523) 위의 높이 H5를 갖는다는 것이 도시된다. 핀들(507, 508 및 510)을 형성하기 위한 에칭은, 표면(523)이 표면(413)과 평탄하거나 또는 그 레벨이도록, 높이 H5와 동일하게 핀들(407, 408 및 410)의 높이를 에칭할 수 있다. 일부 경우들에서, 표면(523)은 표면(413) 위 또는 아래이다. 핀들(507, 508 및 510)을 형성하기 위한 에칭은, 도 2 또는 4(또는 블록 820 또는 845)에서의 에칭이 (예를 들어, 제2 에칭 이전에) 더 좁은 핀들을 형성하기 위한 "제1(first)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 좁은 핀들을 형성하기 위한) "제2(second)" 에칭으로서 설명될 수 있다.
핀들(507, 508 및 510)을 형성하기 위한 에칭은 핀들의 각각의 측벽 및 상단 표면의 1 내지 15 nm의 트림 에칭일 수 있다(예를 들어, TH1). 이러한 에칭은, 더 큰 Wl에 대해 더 많이 제거하는 것에 의해서와 같이, 본래 W1에 의존할 수 있다. 일부 경우들에서는, 폭이 트리밍됨에 따라, 높이 또한 동일하거나 더 큰 양만큼 감소될 것이다. 실시예들에 따르면, 핀 높이에서의 이러한 축소는 바람직하지 않을 수 있고, 따라서 일부 경우들에서는, 핀 폭 트리밍에 대해 1 내지 5 nm 사이의 범위에 있도록 이러한 에칭이 핀들(507, 508 및 510)을 형성하는 것이 유리하다.
핀들(507, 508 및 510)을 형성하기 위한 에칭은 재료(417)는 에칭하지 않고 재료(102)를 선택적으로 에칭하기 위한 선택적 에칭일 수 있다. 이러한 에칭은 표면들(403) 및 측벽들(113 및 115)을 동시에 에칭하는 것을 포함할 수 있다. 일부 경우들에서, 이러한 에칭은 비등방성 에칭이다. 실시예들에 따르면 더 좁은 핀들(507, 508 및 510)을 형성하기 위한 에칭은 핀들(407, 408 및 410)의 상단 표면들(403)의 그리고 측벽 표면들(113 및 115)의 1 nm 내지 15 nm의 두께 TH1을 제거한다. 일부 경우들에서 이러한 에칭은 이러한 표면들 및 측벽들의 5 내지 15 nm의 두께 TH1을 제거한다. 일부 경우들에서 이러한 에칭은 이러한 표면들 및 측벽들의 1 내지 5 nm의 두께 TH1을 제거한다. 일부 경우들에서 이러한 에칭은 이러한 표면들 및 측벽들의 8, 10, 또는 15 nm의 두께 TH1을 제거한다. 일부 경우들에서, 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것은, 디바이스 핀들의 폭을 10 nm 내지 30 nm보다 더 큰 것으로부터 7 nm 내지 15 nm 미만의 에칭된 핀들의 폭으로 트리밍하는 것에 의해 에칭된 핀들을 형성하는 것을 포함한다.
이러한 에칭은, 핀들(107, 108 및 110)을 형성하기 위한 에칭에 비해서; 또는 (예를 들어, 물리적 에칭으로서 본 기술분야에 알려진 바와 같은) 고 에너지 이온 충격 에칭을 채택하는 건식 에칭에 비해서와 같이, 과도한 고 에너지 충돌, 산화, 또는 에칭 잔류물들로 인해 손상된 영역들을 포함하지 않는, 표면들(503) 및 측벽들(513 및 515)을 형성할 수 있다. 이러한 에칭은, 건식 에칭, 고 에너지 이온 충격 에칭을 배제하거나 또는 포함하지 않을 수 있거나; 또는 표면들(503) 및 측벽들(513 및 515) 상에 산화, 산소에 대한 노출, 또는 잔류물을 허용하는 것을 배제하거나 또는 포함하지 않을 수 있다. 따라서 이러한 에칭은 표면(503) 및 측벽들(513 및 515) 상에 후속하여, 에피택셜 성장되는 단결정 재료에서의 결함들 또는 손상을 감소시키거나 또는 제거할 수 있다. 이러한 결함들이 채널 재료 전반적으로 존재하거나 전파된다면, 이들은 핀 상의 에피택셜 성장으로부터 형성된 디바이스 층 상에 구축되는 디바이스에서 수율(yield) 및 구동 전류 감소 쟁점들을 초래할 수 있다. 일부 경우들에서, STI 평면 위로 삼출되는 비트들(예를 들어, 표면(413 또는 523) 위로 확장되는 부분(582))은 더 좁은 핀이다. 일부 경우들에서, STI 평면 아래의 부분(예를 들어, 부분(584_)은 이용가능하거나 또는 적절한 양의 캐리어들을 도통시키지 않고 서브핀(subfin)으로서 정의되는데, 이는 채널의 기능에 대한 어떠한 전자적 관련성도 갖지 않는다.
이러한 에칭은, 표면들(406) 및 측벽들(113 및 115)로부터 두께 TH1의 재료(102)를 제거하는 것으로 알려진 일정 기간 동안의 에칭과 같은, "시간 설정된(timed)" 에칭을 이용할 수 있다. 핀들은 표면(413 또는 523)을 확장시키거나 또는 그 위에 배치되는 "노출된(exposed)" 디바이스 웰 또는 채널 영역일 수 있거나 또는 이를 포함할 수 있다. 핀들(507, 508 및 510)은, 적어도 도 5 및 블록 850에 대해서와 같이, 본 명세서에 기재되는 바와 같이 "넓은(wide)" 또는 "더 넓은(wider)" 핀들이 더욱 에칭된 이후 발생하는 핀들과 같은, "좁은(narrow)" 또는 "더 좁은(narrower)" 핀들로서 설명될 수 있다.
실시예들에 따르면, 더 넓은 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것은, (1) 저 이온 에너지 플라즈마 처리를 이용하는 염소계 또는 불소계 화학물질, 또는 (2) 열 처리 중 하나를 이용하는 것을 포함한다. 일부 경우들에서는, 염소계 화학물질을 이용한다. 실시예들에 따르면, 더 넓은 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것은 저 에너지 염소 함유 플라즈마를 이용하는 것과 같은 저 이온 에너지 플라즈마 처리를 이용하는 것을 포함할 수 있다. 일부 경우들에서, 염소계 또는 불소계 화학물질을 이용하는 것은 10 내지 40초 동안과 같이 1 kW 미만의 무선 주파수 에너지를 이용하는 것을 포함할 수 있다. 일부 경우들에서, HCl이 존재하는 열 처리를 이용하는 것은 에피택셜 퇴적 반응기에서 에칭하는 것을 포함할 수 있다. 일부 경우들에서, 열 처리를 이용하는 것은 30 내지 120초 동안과 같이 웨이퍼 처리 챔버에서 섭씨 900도 미만의 열을 이용하는 것을 포함할 수 있다. 다른 예는 60초 동안 섭씨 700도 아래의 온도에서 Cl2가 존재하는 어닐링이다.
일부 경우들에서, 도 5는 단결정 실리콘 핀들(407, 408 및 410)을 갖는 기판(101)을, 이러한 핀들을 에칭 다운하여 단결정 실리콘은 핀들(507, 508 및 510)을 형성하기 위해서, 에피택셜 퇴적 툴 안으로 또는 에피택셜 반응기 안에 도입시키는 것에 의해 트리밍된 핀들(507, 508 및 510) 형성한 이후의 기판(101)을 도시한다. 이러한 툴은 핀 폭(예를 들어, 핀들(407, 408 및 410)의 폭 W1)을 10 nm보다 더 큰 것(예를 들어, 30, 20 또는 15nm)으로부터 15 nm 이하(예를 들어, 15, 10, 7 nm)의 폭(예를 들어, 핀들(507, 508 및 510)의 폭 W3)으로 트리밍하기 위해 저 이온 에너지 플라즈마 처리 또는 열 처리를 이용하는 Cl계 화학물질을 이용할 수 있다. 일부 경우들에서, 저 이온 에너지 플라즈마 처리는 트림 에칭을 달성하기 위해 저 이온 에너지 플라즈마 처리를 이용하는 에피택셜 퇴적 툴 및 Cl계 화학물질을 이용할 수 있다. 이러한 에칭의 일 예는, 예를 들어, 저 에너지 Cl 함유 플라즈마를 이용하는 것, 200 mT를 이용하는 것, 10 sccm Cl2를 이용하는 것, 100 sccm H2를 이용하는 것, 300 sccm Ar을 이용하는 것, 500W의 무선 주파수 에너지를 이용하는 것, 이온 에너지 2 eV를 이용하는 것, 및 20초 동안 에칭하는 것을 포함한다. 일부 경우들에서, 열 처리는 트림 에치를 달성하기 위해 저 열 처리를 이용하는 에피택셜 반응기를 이용할 수 있다. 이러한 에칭을 일 예는, 예를 들어, epi 반응기를 이용하는 것, 섭씨 750도를 이용하는 것, 100 sccm HCl을 이용하는 것, 10000 sccm H2를 이용하는 것, 20 T를 이용하는 것, 및 60초 동안 에칭하는 것을 포함할 수 있다.
이러한 핀들(507, 508 및 510)은, 반도체(예를 들어, 실리콘) 기판 또는 다른 재료로부터 성장되거나 또는 그 위에 확장되는 "핀들"의 측벽들 내에 또는 그 상에 형성되는 핀 집적 회로(IC) 트랜지스터들, 저항기들, 커패시터들 등을 포함하는 핀 디바이스들을 형성하는데 이용될 수 있다. 이러한 디바이스들은, N-형(예를 들어, 전자 전하 캐리어들을 갖도록 도핑됨) MOS 디바이스(n-MOS) 채널들에서의 전자들의 이동 및 P-형(예를 들어, 정공 전하 캐리어들을 갖도록 도핑됨) MOS 디바이스(p-MOS) 채널들에서의 양으로 대전된 정공들의 이동에 기초하여 CMOS(complementary metal oxide semiconductor)에 이용되는 것들과 같은, 핀 MOS(metal oxide semiconductor) 트랜지스터 디바이스들을 포함할 수 있다.
실시예들에 따르면, 핀들(507, 508 및 510)의 상단 표면들 및 측벽들은 핀들(407, 408 및 410)의 것과 동일한 원자 격자와 결정 구조를 갖거나 또는 유지하지만, 핀들(407, 408 및 410)의 것보다 더 적은 표면 결정 결함들, 더 덜한 이온 손상, 더 덜한 산화 및 더 적은 에칭 잔류물들을 포함한다. 그 결과, (예를 들어, 핀들(407, 408 및 410)의 것에 비하여) 핀들(507, 508 및 510)의 상단 표면들 및 측벽들로부터 성장되는, 후속하여 클래딩되거나 또는 퇴적되는 층들의 결정질 구조에 결함들 또는 원하지 않는 원자들 또는 재료들이 더 적게 존재할 수 있다. 따라서, 핀들(407, 408 및 410)로부터 후속하여 클래딩되거나 또는 퇴적되는 층 성장의 결정질 구조는, 핀들(507, 508 및 510)로부터의 성장에 존재하지 않을, 실리콘 핀 상단 및 측벽 표면들의 결정질 구조에서의 결함들 또는 그 상에서의 추가적인 재료로 인한 결함들을 포함할 것이다. 따라서, 이러한 이온 손상, 산화된 표면들 및 에칭 잔류물들을 회피하거나 또는 감소시키는 것은 트랜지스터 성능을 향상시킨다.
일부 경우들에서, 더 적은 에너지, 더 적은 이온 충격 에너지를 이용하여 에칭하는 것은 에칭 동안 원자들을 제거하면서 핀들의 상단 표면 및 측벽들의 결정질 구조에 대한 손상을 회피한다. 이러한 타입의 에칭은 감소된 결함 결정 격자(예를 들어, 핀(407)으로부터 핀(507)을 형성하기 위한 에칭으로 인한 결함들이 없음)의 청결한 상단 및 측벽 표면들을 갖는 더 좁은 핀들을 제공하거나 또는 생성할 수 있다. 이러한 에칭은 핀(407)의 상단 및 측벽 표면들 아래에 존재하는 순수한 결정 격자를 유지할 수 있고; "물리적 에칭" 즉, 이온 손상이라고 고려되는 것을 제외하거나 또는 회피하는 것에 의해서와 같이, 핀(507)의 상단 및 측벽 표면들 상에, 비정질 재료를 생성하는 것을 회피할 수 있으며, 베이컨시(vacancy) 또는 격자간 원자들(interstitial atoms)을 회피할 수 있다. 예를 들어, 플라즈마에서의 염소 이온들은, 실리콘 핀을 물리적으로보다는 화학적으로 에칭하고, 결정 격자 손상을 회피하는 2 eV 이하의 충돌 에너지를 가질 수 있다.
열 처리는, 예를 들어, 처리 동안 챔버 밖으로 펌핑되는 SiCl4를 형성하기에 충분한, 염소가 실리콘 원자들과 상호작용할 때 표면들 상의 실리콘 원자들을 변환하는, 높은 온도에서 HCL 또는 Cl2를 이용하지만, 에칭된 핀(507)의 노출된 표면들의 결정 격자에 손상을 주거나 또는 이를 비정질화하기에 충분한 높은 온도를 이용하지 않는, 모든 화학물질, 무 플라즈마 에칭일 수 있거나 또는 이를 포함할 수 있다. 열 에칭은 플라즈마가 없는 다이나믹 처리일 수 있거나 또는 이를 포함할 수 있고, 섭씨 900도 미만에서일 수 있다. 일부 경우들에서는, 이러한 레시피에서 어떠한 물리적 스퍼터링도 발생하지 않지만 염소는 실리콘 표면들로부터 증발되어 나가고, 밖으로 펌핑되는 SiC14 가스를 형성하도록 반응한다.
일부 실시예들에 따르면, 핀들(507, 508 및 510)은 넓은 하부 핀 부분(584) 상에 및 그로부터 형성되는 더 좁은 상부 핀 부분(582)을 갖는 전자 디바이스 핀들이다. 상부 및 하부 부분들은 제1 단결정 재료(102)의 기판(101)으로부터 형성될 수 있다. 상부 및 하부 부분들은 제1 상단 표면 영역(111) 아래에 형성될 수 있다. 넓은 하부 핀 부분(584)은 제1 상단 표면 영역들 사이에 형성되는 트렌치들 내의 트렌치 산화물 재료(417)의 제1 두께 H3 사이에 폭 W1을 갖는 넓은 단결정 상단 표면들 및 넓은 측벽들을 가질 수 있다. 더 좁은 상부 핀 부분(582)은, 폭 W3를 갖고 넓은 단결정 상단 표면들 및 넓은 측벽들과 동일한 단결정을 갖는, 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 가질 수 있다. 폭 W1을 갖는 넓은 단결정 상단 표면들 및 넓은 측벽들은, 폭 W3을 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들의 두께보다 5 nm 내지 15 nm 더 큰 두께를 가질 수 있다. 더 좁은 상부 핀 부분(582)은 트렌치들 내의 트렌치 산화물 재료(417)의 제1 두께 H3 위에 노출될 수 있다. 일부 경우들에서, 부분(584)은 서브-채널로서 설명될 수 있다. 일부 경우들에서는, 부분(582)이 그러한 채널이고, 따라서 부분(584)이 게이트 전극으로부터 멀리 떨어져 있고 채널의 부분이 아닐 동안 대부분의 캐리어들을 도통시킬 수 있다.
일부 실시예들에 따르면, 도 5는 핀들이 트리밍되고 어떠한 추가적 클래딩 층도 추가되지 않는 실시예들을 제공한다. 일부 경우들에서, 이러한 더 좁은 핀들은 넓은 핀을 갖는 동등한 디바이스 대비 좁은 핀의 더 우수한 정전(electrostatics)에 의해서 향상될 트랜지스터들을 생성하는데 이용될 수 있다.
도 6은 더 좁게 에칭된 핀들의 에칭된 상단 및 측벽 표면들 상에 제2 단결정 재료를 퇴적한 이후의 도 1의 반도체 기판을 도시한다. 일부 경우들에서는, 핀들(507, 508 및 510)을 형성하기 위한 에칭 이후, 즉시 그리고 에어 브레이크 없이, 도 6에 도시된 바와 같이 재료(620)의 SiGe 또는 Ge 퇴적이 기판(101) 상에(예를 들어, 핀들(507, 508 및 510) 상에) 수행된다. 일부 경우들에서, 도 6은 트리밍된 핀들(507, 508 및 510) 상에 퇴적되는 에피택셜 층(620)을 도시한다. 층(620)은 상단 표면(503)에서 그리고 측벽들(513 및 515)로부터 재료(102)의 단결정 결정 구조로부터 성장되는 제2 결정 구조일 수 있다.
도 6은 핀들(507, 508 및 510) 상에 단결정 재료 또는 층(620)을 퇴적하거나 성장시킨 이후의 기판(101)을 도시한다. 재료(620)는 표면들(503) 및 측벽들(513 및 515)로부터 또는 그 상에 에피택셜 성장될 수 있다. 재료(620)는 표면(503) 및 측벽들(513 및 515)에서 두께 TH2 일 수 있다. 재료(620)는 표면(503) 및 측벽들(513 및 515) 상의 "블랭킷(blanket)" 층으로서 에피택셜 성장될 수 있다. 재료(620)는 상단 표면(655) 및 측벽들(666 및 676)을 가질 수 있다. 표면(655)은 표면(413)의 높이 H6의 것일 수 있다. 재료(620)는 기판(101)의 단결정 재료(202)와 동일하거나 또는 이와 상이한 단결정 재료일 수 있다. 일부 경우들에서 재료(202)는 단결정 실리콘이고, 재료(620)는 단결정 게르마늄이다. 일부 경우들에서 재료(202)는 단결정 실리콘이고, 재료(620)는 30 내지 70 퍼센트의 게르마늄의 퍼센트를 갖는 단결정 실리콘 게르마늄이다. 일부 경우들에서 게르마늄의 퍼센트는 0 내지 100%이다. 일부 경우들에서 게르마늄의 퍼센트는 10%, 30%, 50%, 또는 70% 이다.
핀들(507, 508 및 510) 상의 재료(620)는, 폭 W4, 표면(413) 위의 높이 H6, 및 페이지 안으로의 길이 L1(도시되지 않음)을 갖는, 클래딩된 핀들(680)을 형성할 수 있다. 핀들(680)은 실리콘 게르마늄의 사이드-클래딩 층들(예를 들어, 재료(620))을 갖는 에칭 실리콘 핀들로서 설명될 수 있다.
일부 경우들에서 폭 W4는 폭 W1보다 더 작지만, 폭 W3보다 더 크다. 일부 경우들에서 폭 W4는 폭 W1보다 더 크다. 일부 경우에서 폭 W4는 20 nm 이하이다. 일부 경우들에서 폭 W4는 15 nm, 18 nm, 20 nm, 22 nm, 또는 24 nm이다.
재료(620)는 재료(102)(예를 들어, 표면들(503) 및 측벽들(513 및 515)) 상에 형성될 수 있고, 이로부터 성장될 수 있으며, 이와 접촉할 수 있다. 재료(620)는 핀들(507, 508 및 510) 위에 등각 두께(예를 들어, 상단 표면 상의 "높이" 및 측벽들 상의 "폭"을 증가시키는 두께)로 형성될 수 있다. 이러한 등각 두께 TH2는 1 내지 5 나노미터(nm)일 수 있다. 일부 경우들에서 등각 두께 TH2는 1 내지 10 나노미터(nm)이다. 일부 경우들에서 등각 두께 TH2는 대략 2 nm이다. 일부 경우들에서 등각 두께 TH2는 대략 5 nm이다. 일부 실시예들에 따르면, 재료(620)를 형성하는 것은, 전자 디바이스 핀(507)의 측벽 표면들 및 상단 표면을 따라서, 이를 가로질러, 이와 접촉하여 또는 이에 대하여 재료(620)을 에피택셜 클래딩하거나 또는 성장시키는 것을 포함한다.
재료(620)는 ALE(atomic layer epitaxy), CVD(chemical vapor deposition), MOCVD(Metal-Organic Chemical Vapour Deposition) 또는 MOVPE(Metal-Organic Chemical vapour phase epitaxy)를 이용하는 에피택셜 성장(예를 들어, 헤테로에피틱시 성장)에 의해 형성될 수 있으며, 산화물(417)로부터 성장하지는 않고, 재료(102)의 "시드(seed)" 상단 표면(503) 및 측벽들(113 및 115)로부터만 성장할 수 있다. 일부 경우들에서, 재료(620)는 에피택셜 성장(예를 들어, 헤테로에피틱시)에 의해 형성될 수 있다. 일부 경우들에서, 재료(620)는, GS-MBE(gas source-molecular beam epitaxy), RT(rapid thermal) CVD, 또는 UHV(ultra high vacuum)-CVD와 같은 CVD 타입의 성장에 의해서와 같이, 선택적 성장에 의해 형성될 수 있다. 성장 온도, 가스 플럭스의 압력 등과 같은 성장 조건들의 선택은 에피택셜 성장의 선택도를 정의할 수 있다. 일부 경우들에서, 재료(620)의 성장은, 재료(620)가 재료(102)로부터 성장하지만, 산화물 표면들의 재료로부터 성장하거나 또는 이 상에서 착수되지 않는 것으로 알려진 바와 같이, 미리결정된 성장 온도 범위, 압력, 가스 플럭스 범위 등을 선택하거나 또는 이용하는 것에 의해서, 재료(102)로부터 선택적으로 성장된다.
일부 경우들에서, 재료(620)는, 본 기술분야에 알려진 바와 같이, 회로 디바이스들이 그 상에 또는 내부에 형성되는 층과 같은, "디바이스" 층일 수 있다. 따라서, 재료(620)로부터 형성되는 핀들은 무결함 핀 기반의 디바이스들이 그 상에 도는 내부에 형성될 수 있는 전자 디바이스 채널 재료를 제공할 수 있다.
재료(620)는, 표면(103)으로부터 성장되는 (100) 결정 배향 재료를 갖는 바닥 표면, 및 측벽들(113 및 115)을 따르는 또는 이에 인접하는 (110) 결정 배향 재료를 갖는 사이드 표면들을 가질 수 있다. 재료(620)는 표면(503) 및 측벽들(513 및 515)을 따라 이러한 표면들과 동일한 결정 배향을 갖는 바닥 표면을 가질 수 있다. 일부 경우들에서, 표면(655) 및 측벽들(666 및 676)은, 이러한 표면들로부터 성장되는 재료인 것에 기인하는 바와 같이, 표면(503) 및 측벽들(513 및 515)과 동일한 결정 방위를 갖는다.
일부 경우들에서, 재료(620)는, 다른 다결정, 유전체, 산화물, 질화물 또는 비결정질 노출된 재료들(예를 들어, 원하지 않거나 또는 단결정이 아닌 재료)로부터는 아니고 원하는 단결정 재료(예를 들어, 표면들(503) 및 측벽들(513 및 515))로부터만 "선택적으로" 성장되는 "클래딩(cladding)" 재료일 수 있다. 일부 경우들에서, "클래딩" 재료(예를 들어, 재료(620))는, "피복" 재료 형태 또는 성장 형태를 갖는 것이 바람직하지 않은 재료들을 마스킹하거나 그 위에 산화물 층들을 형성하는 것에 의해 바람직한 단결정 재료(예를 들어, 표면들(503) 및 측벽들(513 및 515))로부터만 "선택적으로" 성장될 수 있다.
일부 경우들에서, 재료(620)는 선택적으로 성장된 에피택셜 층이다. 일부 경우들에서, 재료(102)는 단결정 실리콘 재료이고; 재료(620)는 핀(245)으로부터 형성되는 P-타입 디바이스을 위한 것과 같은 단결정 SiGe 재료(예를 들어, 70 퍼센트 Si, 및 30 퍼센트 Ge)의 층이다. 일부 경우들에서, 재료(620)는 핀(245)로부터 형성되는 P-타입 디바이스를 위한 것과 같은 단결정 SiGe 재료(예를 들어, 30 퍼센트 Si, 및 70 퍼센트 Ge)의 층이다.
일부 경우들에서, 재료(620)는 재료(620)를 따라 또는 이를 통해 전하들을 대부분 도통시키는 채널을 갖는 트라이-게이트 디바이스를 위한 채널 재료 또는 층이다. 이것은 상단 표면(655) 및 측벽들(666 및 676)을 따라 도는 이를 통해 전하들을 대부분 도통시키는 것을 포함할 수 있다.
핀들(680)(예를 들어, 재료(620)로 클래딩됨)은, 반도체(예를 들어, 실리콘) 기판 또는 다른 재료로부터 성장하거나 또는 그 위에서 확장되는 "핀들(fins)"의 측벽들 내에 또는 그 상에 형성되는 핀 집적 회로(IC) 트랜지스터들, 저항기들, 커패시터들 등을 포함하는 핀 디바이스들을 형성하는데 이용될 수 있다. 이러한 디바이스들은, N-형(예를 들어, 전자 전하 캐리어들을 갖도록 도핑됨) MOS 디바이스(n-MOS) 채널들에서의 전자들의 이동 및 P-형(예를 들어, 정공 전하 캐리어들을 갖도록 도핑됨) MOS 디바이스(p-MOS) 채널들에서의 양으로 대전된 정공들의 이동에 기초하여 CMOS(complementary metal oxide semiconductor)에 이용되는 것들과 같은, 핀 MOS(metal oxide semiconductor) 트랜지스터 디바이스들을 포함할 수 있다.
일부 실시예들에 따르면, (예를 들어, 표면들(503) 및 측벽들(513 및 515)에서) 실리콘 재료(102)의 격자 간격은 이러한 표면들로부터 성장되거나 또는 이들에 접촉하는 SiGe 또는 Ge 재료(620)의 것보다 더 작기 때문에, 채널 바디에 압축 스트레인을 제공하는 것에 의해, p-채널(예를 들어, 핀(680)에 의해 형성되는 PMOS 디바이스의 채널)에서의 정공들(예를 들어, 캐리어들)의 이동도를 핀들(680)이 더욱 향상시킨다. 이것은 대부분의 캐리어들이 채널을 통해 흐르는 재료(620)에서의 압축 스트레인을 초래한다. 일부 경우들에서, 재료(620)는 적어도 10% 게르마늄; 적어도 30% 게르마늄; 30% 내지 50% 게르마늄; 30% 내지 100% 게르마늄; 또는 50% 내지 100% 게르마늄을 갖는다. 일부 경우들에서는, 채널에서의 대부분의 캐리어들이 클래딩(620)의 외부 표면들 또는 외부 에지들에 있다. 일부 경우들에서는, 채널에서의 대부분의 캐리어들이 클래딩(620)의 내부 표면들 또는 내부 에지들에 있다.
W3의 폭을 갖는 실리콘 또는 W4의 폭을 갖는 재료(620)를 갖는 핀들의 이짐은, 이러한 감소된 폭 핀들은, 게이트 바이어스의 인가에 의해 채널을 전기적으로 반전시키는 것 및 게이트가 바이어스되지 않을 때 캐리어 누설을 감소시키는 것을 더 용이하게 한다는 점을 포함한다. 이것은 더 좁은 핀들보다 더 나쁜 전자적 속성들을 가질 수 있는 더 넓은 핀들(예를 들어, 핀들(107)과 반대이다.
일부 실시예들에서, 핀들(107, 407, 507 및 680)을 형성하기 위한 장비는, 진공 실링된 환경을 갖는 다양한 챔버들 및 용기들, 및 다양한 챔버들 사이에서 웨이퍼들을 이동하기 위한 로봇을 포함하는 시스템 내에 구성되는, 공급자들로부터의 장비를 포함할 수 있다. 본 명세서에서의 "인-시튜(in-situ)" 방법들은, 챔버들 사이에서의 기판의 이동 동안 챔버들의 진공 밀봉을 깨뜨리는 것 없이, 또는 "에어 브레이크" 없이 동일 장비 세트의 챔버들에 이동되는 것에 의해서와 같이, 기판 및 핀들이 시스템의 상이한 챔버들 내로 이동되더라도 이들이 공기에 노출되지 않도록, 이러한 용기들 내에 또는 이러한 진공 환경(예를 들어, 시스템) 내에 기판(101) 및 핀들을 유지하는 것 또는 보유하는 것을 포함할 수 있다.
도 7은 더 좁게 에칭된 핀들 중 하나의 에칭된 상단 및 측벽 표면들 상에 형성된 제2 단결정 재료 상에 게이트 전자 디바이스를 형성한 이후의 도 1의 반도체 기판의 개략 사시도이다. 도 7은 도 1-6의 사시도일 수 있는 단면 사시도 A-A를 도시한다. 도 7은 일부 실시예들에 따른 트랜지스터 디바이스(700)의 사시도를 개략적으로 도시한다.
도 7은 더 좁게 에칭된 핀들(507, 508 및 510)의 표면들(503) 및 측벽들(513 및 515) 상에 형성된 재료(620) 상에 게이트 전자 디바이스(700)를 형성한 이후의 기판(101)을 도시한다. 디바이스(700)는 핀(680)이거나 또는 이를 포함하는 좁은 채널(702)을 가질 수 있다. 핀(680)은 길이 L1, 폭 W4 및 표면(413 또는 523) 위의 높이 H6을 갖는다. 좁은 채널(702)은 상단 표면(655) 및 측벽들(666 및 676)을 가질 수 있다. 게이트 유전체(도시되지 않음)는 게이트 전극(704) 아래의 표면(655) 및 측벽들(666 및 676) 위에 형성될 수 있고, 스페이서들(706)은 게이트 전극(704) 상에 또는 그 옆에 형성될 수 있다. 마스크(708)는 게이트 전극(704)의 상단 표면 상에 형성될 수 있다. 마스크(708)는 금속 게이트 콘택트를 형성하기 위해 제거될 수 있는 하드 마스크일 수 있다. 디바이스(700)는 핀(680)을 포함하고, 재료(417) 상에 형성될 수 있다. 일부 경우들에서, 디바이스(700)는 클래딩된 전자 디바이스 핀(680)으로부터 형성되는 PMOS 디바이스이고, 여기서 PMOS 디바이스는 제2 단결정 재료(620) 상의 게이트(701); 및 양쪽 사이드들 상의 및 게이트에 인접하며 제2 단결정 재료 내의 접합 영역들(도시되지 않음)을 포함한다.
일부 실시예들에 따르면, 도 7은, 일부 실시예들에 따른, 트랜지스터 디바이스(700)의 사시도를 개략적으로 도시한다. 일부 실시예들에서, 트랜지스터 디바이스(700)는, 도시된 바와 같이 연결되는, 반도체 기판(101), SiGe 합금(이하 "SiGe 재료(620)")으로 구성된 부분 및 Si(이하 "Si 핀(507)"으로)로 구성된 부분을 포함하는 핀 구조(680), 전기적으로 절연성인 재료(417), (도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이에서) 게이트 유전체를 포함하는 게이트(701), 및 게이트 전극(704)를 포함한다.
트랜지스터 디바이스(700)는 다양한 실시예들에서 트랜지스터 또는 트랜지스터의 일부를 나타낼 수 있다. 예를 들어, 핀 구조(680)는 반도체 기판(101)의 표면을 따라(예를 들어, 게이트(701) 재료를 통하여) 확장될 수 있다. 소스 및 드레인(도시되지 않음)은, 핀 구조(680)로부터 형성되는 채널 바디를 통해 흐를 수 있는 이동성 전하 캐리어들(예를 들어, 정공들 또는 전자들)을 위한 소스 및 드레인을 제공하기 위해, 게이트(701)에 의해 분리되는 핀 구조(680)의 부분들(710 및 711) 상에 또는 그 내에 형성될 수 있다. 게이트(701)는, 예를 들어, 게이트 전극(704)으로의 임계 전압의 인가에 의해 채널 바디를 통해 이동성 전하 캐리어들의 흐름을 제어하도록 구성될 수 있다. 채널 바디는 반도체 기판(101)의 Si로부터 형성되는 핀 구조(680)의 부분을 포함할 수 있다. 일부 실시예들에서, 채널 바디는 핀 구조(680)의 SiGe 재료(620)의 부분들을 포함할 수 있고, 소스와 드레인 사이의 게이트 영역에 배치될 수 있다.
반도체 기판(101)은 일부 실시예들에서 Si로 구성될 수 있다. 예를 들어, 반도체 기판(101)은 n-형 또는 p-형 (100) 오프-배향된(off-oriented) Si를 포함할 수 있고, 반도체 기판(101)의 결정 방향들은 관례에 의해 심볼화되며(xyz), 여기서 x, y 및 z는 서로 수직인 3차원의 각각의 결정학적 평면들을 나타낸다. 반도체 기판(101)은, 예를 들어, (110) 방향을 향해 약 2도 내지 약 8도 범위인 (100) 방향 오프-컷(off-cut)의 재료를 포함할 수 있다. 다른 오프-컷 배향들 또는 오프-컷 배향이 없는 반도체 기판(101)이 이용될 수 있다. 반도체 기판(101)은 약 1 Ω-cm 내지 약 50 kΩ-cm의 높은 저항률을 가질 수 있다. 반도체 기판(101)은 다른 실시예들에서 다른 재료들을 포함할 수 있다. 일부 실시예들에서, 반도체 기판(101)은 웨이퍼의 싱귤레이션된(cingulated) 다이의 일부이다. 일 실시예에서, 반도체 기판은 p-형 기판이다.
다양한 실시예들에 따르면, 핀 구조(680)의 SiGe 재료(620)는, 더 좁은 핀(507)을 형성하기 위해 핀(407)(또는 107)을 에칭하는 것, 및 본 명세서에 설명되는 기술들을 이용하여, 예를 들어, 재료(620)와 같은 트랜지스터 엘리먼트를 퇴적하는 것에 의해 형성될 수 있다. 일부 실시예들에서는, 핀 구조(680)의 일부만이 재료(620)로 덮힌다. 핀 구조(680)의 Si 핀(507)은 일부 실시예들에서 무-결함 단결정으로 구성될 수 있다. 다른 실시예들에서는, 대부분의 또는 모든 트랜지스터 엘리먼트(예를 들어, 핀 구조(680))는 재료(620)로 덮힐 수 있다.
트랜지스터 디바이스(700)는 p-형 또는 n-형일 수 있다. SiGe 재료(620)를 이용하여 형성된 채널 바디는 p-형에 대해 이동성 전하 캐리어들의 더 큰 이동도를 제공할 수 있다. 예를 들어, 채널 바디에서의 게르마늄(Ge)의 농도를 증가시키는 것은 재료의 속성에 의해 전자들 또는 정공들의 이동도를 증가시킬 수 있다. 제2 메커니즘은, 실리콘 재료(102)의 격자 간격이 SiGe 또는 Ge 재료(620)의 것보다 더 작기 때문에 압축 스트레인을 채널 바디에 제공하는 것에 의해 p-채널(예를 들어, PMOS 디바이스의 채널)에서의 정공들의 이동도의 추가적 증가를 초래할 수 있고, 따라서 대부분의 캐리어들이 채널을 통해 흐르는 재료(620)에서의 압축 스트레인을 초래한다.
SiGe 재료(620)의 압축 스트레인은 n-채널(예를 들어, NMOS 디바이스의 채널)에 대한 전자들의 이동도를 감소시킬 것이다. 따라서, n-채널에서의 Ge 농도를 증가시키는 것은 전자들의 이동도 향상을 거의 내지는 전혀 초래하지 않을 수 있다. 일 실시예에서, 트랜지스터 디바이스(700)는 p-형(예를 들어, PMOS 디바이스)이다. PMOS 디바이스는 n-형으로 도핑되는 p-채널을 가질 수 있고, NMOS 디바이스는 p-형으로 도핑되는 n-채널을 가질 수 있다.
도시된 바와 같이, 전기 절연성 재료(417)가 반도체 기판(101) 상에 퇴적될 수 있고, 핀 구조(680)에 인접할 수 있다. 전기 절연성 재료(417)는 STI(shallow trench isolation)에 적합한 임의의 재료를 포함할 수 있다. 일부 실시예들에서, 전기 절연성 재료(417)는 저-유전율(low-k) 유전체 재료들과 같은, 집적 회로 구조체들에 적용가능한 것으로 알려진 유전체 재료들을 포함할 수 있다. 이용될 수 있는 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘 산화물, CDO(carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FSG(fluorosilicate glass)과 같은 유기 폴리머들, 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 오가노실리케이트 글래스(organosilicate glass)와 같은 오가노실리케이트들(organosilicates)을 포함한다.
(도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이의) 게이트 유전체가 채널 바디 상에 형성될 수 있고, 실리콘 이산화물(Si02)과 같은 재료 또는 고-유전률(high-k) 재료로 구성될 수 있다. (도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이의) 게이트 유전체를 형성하는데 이용될 수 있는 고유전율 재료들의 예들은, 이에 제한되는 것은 아니지만, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 일부 실시예들에서는, 고-유전률 재료가 이용될 때 그 품질을 향상시키기 위해 (도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이의) 게이트 유전체 상에 어닐링 프로세스가 수행될 수 있다. 일부 실시예들에서, (도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이의) 게이트 유전체는, 잘 알려진 기술들에 따라, 프로세스 흐름에서 더미 게이트 전극과 함께 후속하여 제거되고, 고유전율 게이트 유전체 및 금속 게이트로 대체되는 더미 산화물을 포함할 수 있다.
게이트 전극(704)은 (도시되진 않았지만, 전극(704)과 표면(655) 및 측벽들(666 및 676) 사이의) 게이트 유전체 상에 형성될 수 있으며, 트랜지스터가 PMOS(예를 들어, p-형)가 될 것인지 또는 NMOS(예를 들어, n-형) 트랜지스터가 될 것인지 여부에 따라서, 적어도 하나의 p-형 일함수 금속 또는 n-형 일함수 금속으로 구성될 수 있다. 일부 실시예들에서, 게이트 전극(704)은 2개 이상의 금속 층으로 구성될 수 있으며, 여기서 적어도 하나의 금속 층은 일함수 금속 층이고, 적어도 하나의 금속 층은 채움 금속 층이다. 일부 실시예들에서, 게이트 전극(704)은 폴리실리콘 게이트 전극이다. 다른 실시예들에서, 게이트 전극(704)은, 잘 알려진 기술들에 따라, 프로세스 흐름에서 후속하여 제거되고, 금속 게이트 전극으로 대체되는 더미 폴리실리콘 게이트 전극이다.
PMOS 트랜지스터에 대하여, 게이트 전극으로 이용될 수 있는 금속들은, 이에 제한되는 것은 아니지만, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함한다. p-형 금속 층은 일함수가 약 4.9 eV 내지 약 5.2 eV인 PMOS 게이트 전극의 형성을 가능하게 할 수 있다. NMOS 트랜지스터에 대하여, 게이트 전극(704)으로 이용될 수 있는 금속들은, 이에 제한되는 것은 아니지마, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속들의 합금, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물과 같은 이들 금속들의 탄화물들을 포함한다. n-형 금속 층은 일함수가 약 3.9 eV 내지 약 4.2 eV인 NMOS 게이트 전극의 형성을 가능하게 할 수 있다.
일부 실시예들에서는, 한 쌍의 스페이서들(706)이 게이트(701)를 브라켓(bracket)할 수 있다. 예를 들어, 스페이서들은 게이트 전극(704)의 대향 표면들 상에 배치될 수 있다. 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 스페이서들을 형성하기 위한 프로세스들은 일반적으로 퇴적 및 에칭 프로세스들 및/또는 다른 잘 알려진 기술들을 포함할 수 있다.
도 7의 트랜지스터 디바이스(700)는 트라이-게이트 구성을 묘사한다. 다른 실시예들에서는, 예를 들어, 평면형, 듀얼-게이트, 올 어라운드 게이트(AAG: all around gate)(게이트-올-어라운드(gate all around)로도 지칭됨), 와이어(예를 들어, 나노와이어), 및 다른 적합한 트랜지스터 구성들을 포함하는 다른 트랜지스터 구성들에 대해, 트랜지스터 엘리먼트를 Si로부터 SiGe로 변환시키기 위한 본 명세서에 설명된 것과 유사한 원리들 및 기술들이 이용될 수 있다.
도 8은 더 좁게 에칭된 전자 디바이스 핀의 더 좁게 에칭된 단결정 상단 및 측벽 표면들 상에 형성된 제2 단결정 재료 상에 게이트 전자 디바이스를 형성하기 위한 예시적인 프로세스이다. 도 8은 핀들(507, 508 및 510)을 형성하기 위한 프로세스(800)를 도시할 수 있다. 일부 경우들에서 프로세스(800)는 클래딩된 핀들(680)을 수행하는 프로세스이다. 일부 경우들에서, 이러한 프로세스는 800이거나 또는 디바이스(700)를 형성하기 위한 프로세스의 부분을 포함한다.
도 8은, 일부 선택적인 경우들에서, 전자 디바이스 핀들의 상단 표면들이 요구되는 단결정 기판의 제1 상단 표면 영역들 상에 하드마스크 패턴들이 형성되는 블록 810으로 시작하는 프로세스(800)를 도시한다. 이것은 본 명세서에 설명되는 바와 같이 영역들(111)에 마스크들(160)을 형성하는 것을 포함할 수 있다. 블록 810은 도 1에 대한 본 명세서에서의 설명들을 포함할 수 있다.
블록 820에서는, 일부 선택적 경우들에서, 전자 디바이스 핀들의 단결정 측벽들을 형성하고 제1 상단 표면 영역들 사이에 트렌치들을 형성하기 위해 제1 상단 영역들 사이의 기판의 제2 상단 표면 영역의 일정 두께가 에칭된다. 이것은 본 명세서에 설명되는 바와 같이 트렌치들(105 및 106); 및 측벽들(113 및 115)를 형성하는 것을 포함할 수 있다. 블록 820은 도 2에 대한 본 명세서에서의 설명들을 포함할 수 있다. 블록 820에서의 에칭은, 도 5(또는 블록 850)에서의 에칭이 (예를 들어, 제1 에칭 이후) 더 좁은 핀들을 형성하기 위한 "제2(second)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 두꺼운 핀들을 형성하기 위한) "제1(first)" 에칭으로서 설명될 수 있다.
블록 835에서는, 일부 선택적 경우들에서, 일정 두께의 트렌치 산화물 재료가 트렌치들 내에 그리고 마스크들 위에 퇴적된다. 이것은 본 명세서에 설명되는 바와 같이 재료(307)를 퇴적하는 것을 포함할 수 있다. 블록 835는 도 3에 대한 본 명세서에서의 설명들을 포함할 수 있다.
블록 840에서는, 일부 선택적 경우들에서, 전자 디바이스 핀들의 상단 표면들을 형성하기 위해 트렌치 산화물 재료 및 하드마스크들의 일정 두께가 폴리싱된다. 이것은 본 명세서에 설명되는 바와 같이 표면들(403)을 노출시키기 위해 재료(370) 및 하드마스크들(160)의 일정 두께를 제거하는 것을 포함할 수 있다. 이것은 본 명세서에 설명되는 바와 같이 (예를 들어, 블록 810의) 하드마스크들(160) 전부를 제거하 것을 포함할 수 있다. 블록 840은 도 4에 대한 본 명세서에서의 설명들을 포함할 수 있다.
블록 845에서는, 일부 선택적 경우들에서, 전자 디바이스 핀들의 단결정 측벽들을 노출시키고 전자 디바이스 핀들의 상단 표면들 아래에 존재하는 트렌치 산화물의 상단 표면들을 형성하기 위해 트렌치들 내의 트렌치 산화물 재료의 일정 두께가 에칭된다. 이것은, 본 명세서에 설명되는 바와 같이, 트렌치 산화물(417)을 형성하고; 전자 디바이스 핀들의 단결정 측벽들(113 및 115)을 노출시키고; 전자 디바이스 핀들의 상단 표면들(403) 아래인 트렌치 산화물의 상단 표면들(413)을 형성하기 위해서, 트렌치들(105 및 106)에서의 재료(307)의 일정 두께를 표면(413) 아래로 에칭하는 것을 포함할 수 있다. 블록 845는 도 3에 대한 본 명세서에서의 설명들을 포함할 수 있다. 블록 845에서의 에칭은, 도 5(또는 블록 850)에서의 에칭이 (예를 들어, 제1 에칭 이후) 더 좁은 핀들을 형성하기 위한 "제2(second)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 두꺼운 핀들을 형성하기 위한) "제1(first)" 에칭으로서 설명될 수 있다.
블록 850에서는, 전자 디바이스 에칭된 핀들의 단결정 무결함 에칭된 상단 표면들 및 에칭된 측벽들을 형성하기 위해 전자 디바이스 핀들의 상단 표면들 및 측벽들이 (예를 들어, 동시에) 에칭된다. 이것은 전자 다비이스 핀들의 상단 표면들 및 측벽들의 5 nm 내지 15 nm의 두께를 제거하기 위한 에칭을 포함할 수 있다. 이것은 본 명세서에 설명되는 바와 같이 더 좁은 전자 디바이스 핀들(507 및 508)의 단결정 무결함 에칭된 상단 표면들(503) 및 측벽들(513 및 515)을 (예를 들어, 동시에) 형성하기 위해 전자 디바이스 핀들(407 및 408)의 상단 표면들(403) 및 측벽들(113 및 115)을 동시에 에칭하는 것을 포함할 수 있다. 블록 850은 도 5에 대한 본 명세서에서의 설명들을 포함할 수 있다. 블록 850은 더 좁게 에칭된 전자 디바이스 핀들의 더 좁게 에칭된 단결정 상단 표면들 및 측벽들을 형성하기 위해 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것을 포함할 수 있다. 일부 경우들에서, 블록 850은 에칭된 상단 표면들(503) 및 측벽들(513 및 515)의 디바이스 핀들의 상단 및 측벽 표면들의 단결정 구조를 (예를 들어, 그 안에 결함을 생성하지 않고) 유지하는 것을 포함할 수 있다. 핀들(507 및 508)을 형성하기 위한 에칭은, 도 2 또는 4(또는 블록 820 또는 845)에서의 에칭이 (예를 들어, 제2 에칭 이전에) 더 좁은 핀들을 형성하기 위한 "제1(first)" 에칭으로 상정되는 경우에서와 같이, (예를 들어, 더 좁은 핀들을 형성하기 위한) "제2(second)" 에칭으로서 설명될 수 있다.
일부 경우들에서, 블록 850은, (1) 저 이온 에너지 플라즈마 처리를 이용하는 염소계 화학물질, 또는 (2) 열 처리 중 하나를 이용하여 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것을 포함한다. 일부 경우들에서, 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭하는 것은 디바이스 핀들의 폭을 10 nm 내지 30 nm보다 더 큰 것으로부터 7 nm 내지 15 nm 미만의 에칭된 핀들의 폭으로 트리밍하는 것에 의해 에칭된 핀들을 형성하는 것을 포함한다.
블록 860에서는, 일부 선택적 경우들에서, 제2 단결정 재료가, (예를 들어, 블록 850의) 에칭된 좁은 핀들의 상단 및 측벽 표면들 상에 퇴적되거나 또는 이로부터 성장된다. 이것은 블록 850에서 전자 디바이스 핀들의 상단 표면들 및 측벽들을 에칭한 이후 처리 챔버의 에어 브레이크 없이, 제2 단결정 재료가 퇴적되거나 또는 성장되는 것을 포함할 수 있다. 제2 단결정 재료는 제1 단결정 재료의 격자 간격과 상이한(예를 들어, 더 큰) 격자 간격을 가질 수 있다. 이것은, 더 좁은 핀들(507 및 508)을 형성하기 위한 에칭 이후 처리 챔버의 에어 브레이크 없이, 에칭된 더 좁은 핀들의 상단 표면들(503) 및 측벽들(513 및 515) 상에 제2 단결정 재료(620)를 퇴적하는 것을 포함하는데, 여기서 제2 단결정 재료는 본 명세서에 설명된 바와 같이 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 갖는다. 블록 860은 도 6에 대한 본 명세서에서의 설명들을 포함할 수 있다.
블록 870에서는, 일부 선택적 경우들에서, 제2 단결정 재료 위에 게이트가 형성되고, 게이트에의 어느 한 사이드에 인접하는 그리고 그 상의 제2 단결정 재료 내에 접합 영역들이 형성된다. 이것은 본 명세서에 설명되는 바와 같이 제2 단결정 재료(620)의 위에 게이트(701)를 형성하는 것, 제2 단결정 재료(620)에 접합 영역들을 형성하는 것을 포함할 수 있다. 이것은 본 명세서에 설명되는 바와 같이 Si 핀(507)을 형성하기 위해 핀(407)(또는 107)을 에칭하고, 예를 들어, 재료(620)과 같은 트랜지스터 엘리먼트를 퇴적하는 것에 의해서와 같이 핀 구조(680)의 SiGe 재료(620)의 클래딩이 형성될 수 있는 형성을 포함할 수 있다. 이것은 본 명세서에 설명되는 바와 같이 디바이스(700)의 일부 또는 전부를 형성하는 것을 포함할 수 있다. 블록 870은 도 7에 대한 본 명세서에서의 설명들을 포함할 수 있다.
따라서, 본 명세서에 설명되는 프로세스들은, 후속하여 클래딩되거나 또는 퇴적되는 층들의 품질에 손상을 주는, 실리콘 핀 표면들 상의 고 에너지 이온 충격, 산화 및 에칭 잔류물들을 회피하거나 또는 감소시킬 수 있다. 결과적으로, 후속하여 클래딩되거나 또는 퇴적되는 층 성장의 결정 구조는 실리콘 핀 상단 및 측벽 표면들의 결정 구조에서의 결함들 또는 그 상의 추가적 재료로 인한 결함들을 포함하지 않을 것이다. 그러한 성장은 그 내에 무결함 핀 기반의 디바이스들 및 트랜지스터들이 형성될 수 있는 전자 디바이스 재료(예를 들어, 웰들 및/또는 채널들)을 제공할 수 있다. 따라서, 이러한 충돌, 산화 및 잔류물들을 회피하거나 또는 감소시키는 것은 트랜지스터 성능을 향상시킬 수 있다.
이러한 트랜지스터들은 핀펫들, Ge 클래딩, SiGe 채널들, SiGe 클래딩, 트라이 게이트 트랜지스터들을 포함할 수 있다. 이러한 트랜지스터들은 High Volume Architecture에 의해 생산될 수 있고, 대량으로 만들어지는 컴퓨터 시스템 아키텍처 피처들과 인터페이스들에서 구현될 수 있다. 이러한 트랜지스터들은 VLSI(very large scale integration) 로직 프로세스들에 포함될 수 있거나 또는 이에 의해 형성될 수 있다.
도 9는 일 구현에 따른 컴퓨팅 디바이스(900)을 도시한다. 컴퓨팅 디바이스(900)는 보드(902)를 수용한다. 보드(902)는 이에 제한되는 것은 아니지만 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 그리고 전기적으로 접속된다. 일부 구현예들에서, 적어도 하나의 통신 칩(906)도 또한 보드(902)에 물리적으로 그리고 전기적으로 접속된다. 추가 구현들에서, 통신 칩(906)은 프로세서(904)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(900)는, 보드(902)에 물리적으로 그리고 전기적으로 접속될 수도 있고 접속되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함한다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의 및 이것으로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이러한 용어는 관련된 디바이스들이 임의의 배선도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 이들이 포함하지 않을 수도 있다. 통신 칩(906)은 이에 제한되는 것은 아니지만 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 이상으로서 설계되는 임의의 다른 무선 프로토콜들도 포함하는 다수한 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩들(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징되는 집적 회로 다이를 포함한다. 일부 구현들에서, 집적 회로 다이는, 도 1-8과 관련하여 설명된 것과 같은, 제1 결정 재료의 더 넓은 핀들을 에칭하는 것에 의해 형성되는 에칭된, 얇은 제1 결정 재료 핀들(예를 들어, 507, 508 및 510)의 표면들 상에 제2 결정 재료(620)를 에피텍셜 성장시키는 것에 의해 형성되는 트랜지스터들을 포함한다. 일부 구현들에서, 집적 회로 다이는, 도 1-8과 관련하여 설명된 것과 같은, 넓은 하부 핀 부분(584) 상에 그리고 그로부터 형성되는 더 좁은 상부 핀 부분(582)을 갖는 전자 디바이스 핀들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징되는 집적 회로 다이를 포함한다. 다른 구현에 따르면, 통신 칩을 포함하는 패키지는, 위에 설명된 것과 같이 제1 결정 재료의 더 넓은 핀들을 에칭하는 것에 의해 형성되는 에칭된, 얇은 제1 결정 재료 핀들의 표면들 상에 제2 결정 재료를 에피텍셜 성장시키는 것에 의해 형성되는 트랜지스터들을 갖는 하나 이상의 핀 디바이스들을 통합한다. 추가 구현들에서, 컴퓨팅 디바이스(900) 내에 수용되는 다른 컴포넌트는, 위에 설명된 바와 같은 클래딩 디바이스 층들을 갖는 핀 디바이스를 포함하는 마이크로전자 패키지를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
이하의 예들은 실시예들에 관련된다.
예 1은 전자 디바이스 핀들을 형성하는 방법으로서, 제1 상단 표면 영역들 아래에 넓은 전자 디바이스 핀들을 형성하고 제1 상단 표면 영역들 사이에 트렌치들을 형성하기 위해 제1 단결정 재료의 기판의 제1 상단 표면 영역들 사이의 기판의 일정 두께를 에칭해내는 단계- 넓은 전자 디바이스 핀들은 넓은 단결정 상단 표면들 및 넓은 측벽들을 가짐 -; 트랜치들에 및 제1 상단 표면 영역들 아래에 제1 두께의 트렌치 산화물 재료를 형성하는 단계; 및 넓은 핀들로부터 더 좁은 전자 디바이스 핀들을 형성하기 위해 넓은 전자 디바이스 핀들의 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭하는 단계- 더 좁은 전자 디바이스 핀들은 넓은 단결정 상단 표면들 및 넓은 측벽들과 동일한 결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭하는 단계는 넓은 단결정 상단 표면들 및 넓은 측벽들의 1 nm와 15 nm 사이의 두께를 제거하는 단계를 포함함 -를 포함한다.
예 2에서는, 예 1의 대상이, 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭한 이후, 처리 챔버의 에어 브레이크 없이, 클래딩된 전자 디바이스 핀들을 형성하기 위해 얇아진 상단 표면들 및 얇아진 측벽들 상에 제2 단결정 재료를 퇴적하는 단계 - 제2 단결정 재료는 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 가짐 - 를 옵션으로서 더 포함할 수 있다.
예 3에서는, 예 1의 대상이, 기판의 일정 두께를 에칭해내는 단계 이전에, 전자 디바이스 핀들의 상단 표면들이 요구되는 단결정 기판의 제1 상단 표면 영역들 상에 하드마스크 패턴들을 형성하는 단계; 기판의 일정 두께를 에칭해내는 단계 이후, 하드마스크들을 제거하는 단계; 제1 상단 표면 영역들 사이의 기판의 일정 두께를 에칭해내는 단계에 의해 형성되는 트렌치들 내에 제2 두께의 트렌치 산화물 재료를 퇴적하는 단계; 제1 상단 표면 영역들 위에서 제3 두께의 트렌치 산화물 재료를 제거하기 위해 폴리싱하는 단계; 및 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭하는 단계 이전에, 넓은 전자 디바이스 핀들의 넓은 단결정 측벽들을 노출시키고 제1 두께의 트렌치 산화물 재료를 형성하기 위해서 트렌치들에서 제4 두께의 트렌치 산화물 재료를 에칭해내는 단계를 옵션으로서 더 포함할 수 있다.
예 4에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들에서 넓은 상단 표면들 및 넓은 측벽들의 단결정 결자 구조를 유지하는 단계를 포함하는 것을 옵션으로서 더 포함할 수 있다.
예 5에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, (1) 저 이온 에너지 플라즈마 처리를 이용하는 염소계 화학물질을 이용하는 에칭, 또는 (2) 열 처리를 이용하는 에칭 중 하나를 포함하는 것을 옵션으로 포함할 수 있다.
예 6에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, 염소계 화학물질을 이용하고 또한 10 내지 40초 동안 5 kW 미만의 무선 주파수 에너지를 이용하는 에칭을 포함하는 것을 옵션으로 포함할 수 있다.
예 7에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, 염소계 화학물질을 이용하고 또한 10 내지 40초 동안 1 kW 미만의 무선 주파수 에너지를 이용하는 에칭을 포함하는 것을 옵션으로 포함할 수 있다.
예 8에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, 열 처리를 이용하고 또한 에피택셜 퇴적 챔버 내에서 HCl의 존재 하에서 30 내지 120초 동안 섭씨 900도 미만의 열을 이용하여 에칭하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 9에서는, 예 1의 대상이, 넓은 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, 열 처리를 이용하고 또한 에피택셜 퇴적 챔버 내에서 Cl2의 존재 하에서 30 내지 120초 동안 섭씨 700도 미만의 열을 이용하여 에칭하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 10에서는, 예 1의 대상이, 넓은 단결정 상단 표면들 및 넓은 측벽들을 에칭하는 단계는, (1) 넓은 단결정 상단 표면들 및 넓은 측벽들의 8 nm 내지 10 nm 두께를 제거하는 단계, 또는 (2) 넓은 핀들의 폭을 10 nm 내지 30 nm보다 더 큰 것으로부터 7 nm 내지 15 nm 미만의 더 좁은 핀들의 폭으로 트리밍하는 것에 의해 에칭된 핀들을 형성하는 단계 중 하나를 포함하는 것을 옵션으로 포함할 수 있다.
예 11에서는, 예 1의 대상이, 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭한 이후, 처리 챔버의 에어 브레이크 없이, 클래딩된 전자 디바이스 핀들을 형성하기 위해 얇아진 상단 표면들 및 얇아진 측벽들 상에 제2 단결정 재료를 퇴적하는 단계- 제2 단결정 재료는 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 가짐 -를 더 포함하는 것을 옵션으로 포함할 수 있다.
예 12에서는, 예 11의 대상이, 제1 단결정 재료는 실리콘이고, 제2 단결정 재료는 SiGe이며, 제2 단결정 재료를 퇴적하는 단계는 얇아진 상단 표면 및 얇아진 측벽들 상에 5 nm와 15 nm 사이의 두께의 제2 단결정 재료를 퇴적하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 13에서는, 예 11의 대상이, 클래딩된 전자 디바이스 핀들의 폭은 20 nm 이하인 것을 옵션으로 포함할 수 있다.
예 14에서는, 예 11의 대상이, 클래딩된 전자 디바이스 핀들로부터 PMOS 디바이스를 형성하는 단계를 더 포함하고, PMOS 디바이스를 형성하는 단계는, 제2 단결정 재료 상에 게이트를 형성하는 단계; 및 게이트에 인접하여 그리고 제2 단결정 재료 내에 접합 영역들을 형성하는 단계를 포함하는 것을 옵션으로 포함할 수 있다.
예 15는 전자 디바이스 핀으로서, 넓은 하부 핀 부분 상에 그리고 그로부터 형성되는 더 좁은 상부 핀 부분- 상부 및 하부 부분들은 제1 단결정 재료의 기판으로부터 형성되고, 상부 및 하부 부분들은 기판의 제1 상단 표면 영역 아래에 형성됨 -을 포함하고, 넓은 하부 핀 부분은 제1 상단 표면 영역들 사이에 형성되는 트렌치들 내의 제1 두께의 트렌치 산화물 재료 사이에 넓은 단결정 상단 표면들 및 넓은 측벽들을 갖고, 더 좁은 상부 핀 부분은 넓은 단결정 상단 표면들 및 넓은 측벽들과 동일한 단결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 넓은 단결정 상단 표면들 및 넓은 측벽들은 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들의 두께보다 1 nm 내지 15 nm 더 큰 두께를 가지며, 더 좁은 상부 핀 부분은 트렌치들 내의 제1 두께의 트렌치 산화물 재료 위로 노출되는 전자 디바이스 핀이다.
예 16에서는, 예 15의 대상이, 더 좁은 상단 표면들 및 더 좁은 측벽들은 넓은 단결정 상단 표면들 및 넓은 측벽들의 단결정 격자 구조를 유지하는 것을 옵션으로 포함할 수 있다.
예 17에서는, 예 15의 대상이, 넓은 단결정 상단 표면들 및 넓은 측벽들의 두께는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들의 두께보다 8 nm 내지 10 nm 더 두꺼운 것을 옵션으로 포함할 수 있다.
예 18에서는, 예 15의 대상이, 넓은 단결정 상단 표면들 및 넓은 측벽들의 두께는 10 nm 내지 30 nm이고, 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들의 두께는 7 nm 내지 15 nm인 것을 옵션으로 포함할 수 있다.
예 19에서는, 예 15의 대상이, 클래딩된 전자 디바이스 핀들을 생성하기 위해 얇아진 상단 표면들 및 얇아진 측벽들 상의 제2 단결정 재료- 제2 단결정 재료는 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 가짐 -를 더 포함하는 것을 옵션으로 포함할 수 있다.
예 20에서는, 예 19의 대상이, 제1 단결정 재료는 실리콘이고, 제2 단결정 재료는 SiGe이며, 제2 단결정 재료는 얇아진 상단 표면 및 얇아진 측벽들 상의 5 nm와 15 nm 사이의 두께의 제2 단결정 재료를 포함하는 것을 옵션으로 포함할 수 있다.
예 21에서는, 예 16의 대상이, 클래딩된 전자 디바이스 핀들의 폭은 20 nm 이하인 것을 옵션으로 포함할 수 있다.
예 22에서는, 예 19의 대상이, 클래딩된 전자 디바이스 핀들로부터 형성되는 PMOS 디바이스를 더 포함하고, PMOS 디바이스는, 제2 단결정 재료 상의 게이트; 및 게이트에 인접하고 그리고 제2 단결정 재료 내의 접합 영역들을 포함하는 것을 옵션으로 포함할 수 있다.
예 23은 컴퓨팅을 위한 시스템으로서, 메모리에 연결되는 마이크로프로세서- 마이크로프로세서는 적어도 하나의 전자 디바이스 핀을 가짐 -를 포함하고, 전자 디바이스 핀은, 넓은 하부 핀 부분 상에 그리고 그로부터 형성되는 더 좁은 상부 핀 부분- 상부 및 하부 부분들은 제1 단결정 재료의 기판으로부터 형성되고, 상부 및 하부 부분들은 기판의 제1 상단 표면 영역 아래에 형성됨 -을 포함하고, 넓은 하부 핀 부분은 제1 상단 표면 영역들 사이에 형성되는 트렌치들 내의 제1 두께의 트렌치 산화물 재료 사이에 넓은 단결정 상단 표면들 및 넓은 측벽들을 갖고, 더 좁은 상부 핀 부분은 넓은 단결정 상단 표면들 및 넓은 측벽들과 동일한 단결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 넓은 단결정 상단 표면들 및 넓은 측벽들은 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들의 두께보다 1 nm 내지 15 nm 더 큰 두께를 가지며, 더 좁은 상부 핀 부분은 트렌치들 내의 제1 두께의 트렌치 산화물 재료 위로 노출되는 것인 시스템이다.
예 24에서는, 예 23의 대상이, 더 좁은 상단 표면들 및 더 좁은 측벽들은 넓은 단결정 상단 표면들 및 넓은 측벽들의 단결정 격자 구조를 유지하며, 클래딩된 전자 디바이스 핀들을 생성하기 위한 얇아진 상단 표면들 및 얇아진 측벽들 상의 제2 단결정 재료- 제2 단결정 재료는 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 가짐 -를 더 포함하는 것을 옵션으로 포함할 수 있다.
예 25는 제1항 내지 제14항 중 어느 한 항의 방법을 수행하기 위한 수단을 포함하는 장치이다.
위 설명에서는, 설명의 목적들로, 실시예들의 완전한 이해를 제공하기 위해 복수의 구체적인 상세사항들이 제시되었다. 그러나, 하나 이상의 기타 실시예가 이들 구체적인 상세사항들 중 일부 없이 실시될 수 있다는 점이 본 분야의 숙련된 자에게 명백할 것이다. 설명된 특정 실시예들은 본 발명의 실시예들을 제한하기 위한 것이 아니라 이를 예시하기 위해 제공된다. 본 발명의 실시예들의 범위는 위에 제공된 구체적인 예들에 의해서가 아니라 이하의 청구항들에 의해서만 결정되어야 한다. 다른 경우들에서, 설명의 이해를 불명료하게 하지 않도록 하기 위해, 공지된 구조들, 디바이스들, 및 동작들은 블록도 형태로 도시되거나 상세사항 없이 도시되었다. 적절한 것으로 간주될 경우, 참조 번호들 또는 참조 번호들의 말단 부분들은 옵션으로 유사한 특성들을 가질 수 있는 대응하거나 유사한 엘리먼트들을 나타내기 위해 도면들 사이에서 반복되었다.
본 명세서 전반에 걸쳐, 예를 들어 "일 실시예(one embodiment)", "실시예(an embodiment)", "하나 이상의 실시예(one or more embodiments)" 또는 "상이한 실시예들(different embodiments)"에 대한 언급은, 실시예들의 실시에 특정 피처가 포함될 수 있다는 것을 의미한다고 또한 인식되어야 한다. 유사하게, 본 개시내용을 간소화하고 다양한 본 발명의 양태들의 이해를 도울 목적으로, 설명에서는 다양한 특징들이 때때로 단일 실시, 도면, 또는 그의 설명에서 함께 그룹화된다는 것을 이해해야 한다. 그러나, 이러한 개시의 방법은 각각의 청구항에 명백히 기재된 것보다 많은 특징들을 요구하는 일 실시예를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 이하의 청구항들이 반영하는 바와 같이, 실시예들의 진보적 양상들은 단일의 개시된 실시예의 모든 특징보다 적게 놓일 수 있다. 예를 들어, 위 설명들 및 도면들은 Si의 핀들(507) 및 Ge 또는 SiGe의 핀들(680)을 형성하는 것을 설명하지만, 위 설명들 및 도면들은 InP 또는 InAlAs의 핀들(507) 및 InAlAs 또는 InGaAs의 핀들(680)을 형성하는 것과 같이 다른 재료이 핀들(507 및 680)을 형성하는데 적용될 수 있다. 따라서, 발명을 실시하기 위한 구체적인 내용에 뒤따르는 청구범위는 이로써 본 발명을 실시하기 위한 구체적인 내용에 명백히 포함되고, 각각의 청구항은 자체로 본 발명의 개별 실시예로서 자립한다.

Claims (25)

  1. 전자 디바이스 핀들을 형성하는 방법으로서,
    제1 상단 표면 영역들 아래에 넓은 전자 디바이스 핀들을 형성하고 상기 제1 상단 표면 영역들 사이에 트렌치들을 형성하기 위해 제1 단결정 재료의 기판의 상기 제1 상단 표면 영역들 사이의 기판의 일정 두께를 에칭해내는 단계- 상기 넓은 전자 디바이스 핀들은 넓은 단결정 상단 표면들 및 넓은 측벽들을 가짐 -;
    상기 트랜치들 내에 그리고 상기 제1 상단 표면 영역들 아래에 제1 두께의 트렌치 산화물 재료를 형성하는 단계; 및
    상기 넓은 핀들로부터 더 좁은 전자 디바이스 핀들을 형성하기 위해 상기 넓은 전자 디바이스 핀들의 넓은 단결정 상단 표면들 및 넓은 측벽들의 일정 두께를 에칭하는 단계- 상기 더 좁은 전자 디바이스 핀들은 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들과 동일한 단결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 일정 두께를 에칭하는 단계는 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 1 nm와 15 nm 사이의 두께를 제거하는 단계를 포함함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 일정 두께를 에칭한 이후, 처리 챔버의 에어 브레이크 없이, 클래딩된 전자 디바이스 핀들을 형성하기 위해 얇아진 상단 표면들 및 얇아진 측벽들 상에 제2 단결정 재료를 퇴적하는 단계를 더 포함하고, 상기 제2 단결정 재료는 상기 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 갖는, 방법.
  3. 제1항에 있어서,
    상기 기판의 일정 두께를 에칭해내는 단계 이전에, 상기 전자 디바이스 핀들의 상단 표면들이 요구되는 상기 단결정 기판의 상기 제1 상단 표면 영역들 상에 하드마스크 패턴들을 형성하는 단계;
    상기 기판의 일정 두께를 에칭해내는 단계 이후, 상기 하드마스크들을 제거하는 단계;
    상기 제1 상단 표면 영역들 사이의 상기 기판의 일정 두께를 에칭해내는 단계에 의해 형성되는 트렌치들 내에 제2 두께의 트렌치 산화물 재료를 퇴적하는 단계;
    상기 제1 상단 표면 영역들 위에서 제3 두께의 상기 트렌치 산화물 재료를 제거하기 위해 폴리싱하는 단계; 및
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 일정 두께를 에칭하는 단계 이전에, 상기 넓은 전자 디바이스 핀들의 상기 넓은 단결정 측벽들을 노출시키고 또한 상기 제1 두께의 트렌치 산화물 재료를 형성하기 위해서 상기 트렌치들 내의 제4 두께의 상기 트렌치 산화물 재료를 에칭해내는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, 상기 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들에서 상기 넓은 상단 표면들 및 상기 넓은 측벽들의 단결정 격자 구조를 유지하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, (1) 저 이온 에너지 플라즈마 처리를 이용하여 염소계 화학물질을 이용하여 에칭하는 단계, 또는 (2) 열 처리를 이용하여 에칭하는 단계 중 하나를 포함하는 방법.
  6. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, 염소계 화학물질을 이용하고 또한 10 내지 40초 동안 5 kW 미만의 무선 주파수 에너지를 이용하여 에칭하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, 염소계 화학물질을 이용하고 또한 10 내지 40초 동안 1 kW 미만의 무선 주파수 에너지를 이용하여 에칭하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, 열 처리를 이용하고 또한 에피택셜 퇴적 챔버 내에서 HCl의 존재 하에서 30 내지 120초 동안 섭씨 900도 미만의 열을 이용하여 에칭하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    상기 넓은 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, 열 처리를 이용하고 또한 에피택셜 퇴적 챔버 내에서 Cl2의 존재 하에서 30 내지 120초 동안 섭씨 700도 미만의 열을 이용하여 에칭하는 단계를 포함하는 방법.
  10. 제1항에 있어서,
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들을 에칭하는 단계는, (1) 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 8 nm 내지 10 nm 두께를 제거하는 단계, 또는 (2) 상기 넓은 핀들의 폭을 10 nm 내지 30 nm보다 더 큰 것으로부터 7 nm 내지 15 nm 미만의 더 좁은 핀들의 폭으로 트리밍하는 것에 의해 에칭된 핀들을 형성하는 단계 중 하나를 포함하는 방법.
  11. 제1항에 있어서,
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 일정 두께를 에칭한 이후, 처리 챔버의 에어 브레이크 없이, 클래딩된 전자 디바이스 핀들을 형성하기 위해 얇아진 상단 표면들 및 얇아진 측벽들 상에 제2 단결정 재료를 퇴적하는 단계를 더 포함하고, 상기 제2 단결정 재료는 상기 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 갖는, 방법.
  12. 제11항에 있어서,
    상기 제1 단결정 재료는 실리콘이고, 상기 제2 단결정 재료는 SiGe이며, 상기 제2 단결정 재료를 퇴적하는 단계는 상기 얇아진 상단 표면 및 상기 얇아진 측벽들 상에 5 nm와 15 nm 사이의 두께의 상기 제2 단결정 재료를 퇴적하는 단계를 포함하는 방법.
  13. 제11항에 있어서,
    상기 클래딩된 전자 디바이스 핀들의 폭은 20 nm 이하인 방법.
  14. 제11항에 있어서,
    상기 클래딩된 전자 디바이스 핀들로부터 PMOS 디바이스를 형성하는 단계를 더 포함하고,
    상기 PMOS 디바이스를 형성하는 단계는,
    상기 제2 단결정 재료 상에 게이트를 형성하는 단계; 및
    상기 게이트에 인접하여 그리고 상기 제2 단결정 재료 내에 접합 영역들을 형성하는 단계
    를 포함하는 방법.
  15. 전자 디바이스 핀으로서,
    넓은 하부 핀 부분 상에 그리고 상기 넓은 하부 핀 부분으로부터 형성되는 더 좁은 상부 핀 부분- 상기 상부 및 하부 부분들은 제1 단결정 재료의 기판으로부터 형성되고, 상기 상부 및 하부 부분들은 상기 기판의 제1 상단 표면 영역 아래에 형성됨 -
    을 포함하고,
    상기 넓은 하부 핀 부분은 상기 제1 상단 표면 영역들 사이에 형성되는 트렌치들 내의 제1 두께의 트렌치 산화물 재료 사이에 넓은 단결정 상단 표면들 및 넓은 측벽들을 갖고,
    상기 더 좁은 상부 핀 부분은 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들과 동일한 단결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들은 상기 더 좁은 단결정 상단 표면들 및 상기 더 좁은 측벽들의 두께보다 5 nm 내지 15 nm 더 큰 두께를 가지며, 상기 더 좁은 상부 핀 부분은 상기 트렌치들 내의 상기 제1 두께의 트렌치 산화물 재료 위로 노출되는
    전자 디바이스 핀.
  16. 제15항에 있어서,
    상기 더 좁은 상단 표면들 및 상기 더 좁은 측벽들은 상기 넓은 단결정 상단 표면들 및 넓은 측벽들의 단결정 격자 구조를 유지하는 전자 디바이스 핀.
  17. 제15항에 있어서,
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 두께는 상기 더 좁은 단결정 상단 표면들 및 상기 더 좁은 측벽들의 두께보다 8 nm 내지 10 nm 더 두꺼운, 전자 디바이스 핀.
  18. 제15항에 있어서,
    상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들의 두께는 10 nm 내지 30 nm이고, 상기 더 좁은 단결정 상단 표면들 및 상기 더 좁은 측벽들의 두께는 7 nm 내지 15 nm인, 전자 디바이스 핀.
  19. 제15항에 있어서,
    클래딩된 전자 디바이스 핀들을 생성하기 위한 얇아진 상단 표면들 및 얇아진 측벽들 상의 제2 단결정 재료를 더 포함하고, 상기 제2 단결정 재료는 상기 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 갖는, 전자 디바이스 핀.
  20. 제19항에 있어서,
    상기 제1 단결정 재료는 실리콘이고, 상기 제2 단결정 재료는 SiGe이며, 상기 제2 단결정 재료는 상기 얇아진 상단 표면 및 상기 얇아진 측벽들 상의 5 nm 내지 15 nm 두께의 상기 제2 단결정 재료를 포함하는 전자 디바이스 핀.
  21. 제19항에 있어서,
    상기 클래딩된 전자 디바이스 핀들의 폭은 20 nm 이하인 전자 디바이스 핀.
  22. 제19항에 있어서,
    상기 클래딩된 전자 디바이스 핀들로부터 형성되는 PMOS 디바이스를 더 포함하고,
    상기 PMOS 디바이스는,
    상기 제2 단결정 재료 상의 게이트; 및
    상기 게이트에 인접하고 상기 제2 단결정 재료 내의 접합 영역들을 포함하는 전자 디바이스 핀.
  23. 컴퓨팅을 위한 시스템으로서,
    메모리에 연결되는 마이크로프로세서- 상기 마이크로프로세서는 적어도 하나의 전자 디바이스 핀을 가짐 -
    를 포함하고,
    상기 전자 디바이스 핀은,
    넓은 하부 핀 부분 상에 그리고 상기 넓은 하부 핀 부분으로부터 형성되는 더 좁은 상부 핀 부분- 상기 상부 및 하부 부분들은 제1 단결정 재료의 기판으로부터 형성되고, 상기 상부 및 하부 부분들은 상기 기판의 제1 상단 표면 영역들 아래에 형성됨 -을 포함하고,
    상기 넓은 하부 핀 부분은 상기 제1 상단 표면 영역들 사이에 형성되는 트렌치들 내의 제1 두께의 트렌치 산화물 재료 사이에 넓은 단결정 상단 표면들 및 넓은 측벽들을 갖고,
    상기 더 좁은 상부 핀 부분은 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들과 동일한 단결정 격자를 갖는 더 좁은 단결정 상단 표면들 및 더 좁은 측벽들을 갖고, 상기 넓은 단결정 상단 표면들 및 상기 넓은 측벽들은 상기 더 좁은 단결정 상단 표면들 및 상기 더 좁은 측벽들의 두께보다 5 nm 내지 15 nm 더 큰 두께를 가지며, 상기 더 좁은 상부 핀 부분은 상기 트렌치들 내의 상기 제1 두께의 트렌치 산화물 재료 위로 노출되는 것인 시스템.
  24. 제23항에 있어서,
    상기 더 좁은 상단 표면들 및 상기 더 좁은 측벽들은 상기 넓은 단결정 상단 표면들 및 넓은 측벽들의 단결정 격자 구조를 유지하며,
    클래딩된 전자 디바이스 핀들을 생성하기 위한 얇아진 상단 표면들 및 얇아진 측벽들 상의 제2 단결정 재료- 상기 제2 단결정 재료는 상기 제1 단결정 재료의 격자 간격과는 상이한 격자 간격을 가짐 -
    를 더 포함하는 시스템.
  25. 장치로서,
    제1항 내지 제14항 중 어느 한 항의 방법을 수행하기 위한 수단을 포함하는 장치.
KR1020167013242A 2013-12-23 2013-12-23 트랜지스터 채널 적용들을 위한 클래딩 이전의 Si 핀 엘리먼트들의 프리-스컬프팅 KR102175547B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077593 WO2015099680A1 (en) 2013-12-23 2013-12-23 Pre-sculpting of si fin elements prior to cladding for transistor channel applications

Publications (2)

Publication Number Publication Date
KR20160101900A true KR20160101900A (ko) 2016-08-26
KR102175547B1 KR102175547B1 (ko) 2020-11-06

Family

ID=53479355

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167013242A KR102175547B1 (ko) 2013-12-23 2013-12-23 트랜지스터 채널 적용들을 위한 클래딩 이전의 Si 핀 엘리먼트들의 프리-스컬프팅

Country Status (6)

Country Link
US (3) US9653584B2 (ko)
EP (1) EP3087590A4 (ko)
KR (1) KR102175547B1 (ko)
CN (1) CN105874573B (ko)
TW (3) TWI703641B (ko)
WO (1) WO2015099680A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
TWI671819B (zh) * 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US9698225B2 (en) * 2015-07-07 2017-07-04 International Business Machines Corporation Localized and self-aligned punch through stopper doping for finFET
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9997615B2 (en) * 2015-11-30 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with epitaxial growth structure
US9431486B1 (en) 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices
US10109739B2 (en) * 2016-04-15 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
CN108878525A (zh) * 2017-05-09 2018-11-23 中芯国际集成电路制造(上海)有限公司 鳍式结构的制作方法
US9991262B1 (en) 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
CN111052348A (zh) * 2017-09-28 2020-04-21 英特尔公司 具有成分和尺寸截然不同的沟道区和亚沟道区的晶体管
EP3718142A4 (en) * 2017-11-30 2021-09-22 Intel Corporation STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
US10332999B1 (en) * 2018-03-09 2019-06-25 International Business Machines Corporation Method and structure of forming fin field-effect transistor without strain relaxation
US11004852B2 (en) * 2018-10-30 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10998311B2 (en) 2019-06-28 2021-05-04 International Business Machines Corporation Fabricating gate-all-around transistors having high aspect ratio channels and reduced parasitic capacitance
KR20210035449A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252816A1 (en) * 2009-04-01 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. High-Mobility Multiple-Gate Transistor with Improved On-to-Off Current Ratio
WO2013095550A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US20130270641A1 (en) * 2012-04-12 2013-10-17 Globalfoundries Inc. Methods of forming finfet semiconductor devices so as to tune the threshold voltage of such devices
US20130334606A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US7250645B1 (en) 2004-01-22 2007-07-31 Advanced Micro Devices, Inc. Reversed T-shaped FinFET
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8492235B2 (en) 2010-12-29 2013-07-23 Globalfoundries Singapore Pte. Ltd. FinFET with stressors
TW201335986A (zh) * 2012-02-23 2013-09-01 United Microelectronics Corp 鰭狀結構及其形成方法
US9627245B2 (en) * 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100252816A1 (en) * 2009-04-01 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. High-Mobility Multiple-Gate Transistor with Improved On-to-Off Current Ratio
WO2013095550A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
US20130270641A1 (en) * 2012-04-12 2013-10-17 Globalfoundries Inc. Methods of forming finfet semiconductor devices so as to tune the threshold voltage of such devices
US20130334606A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel

Also Published As

Publication number Publication date
TW201535527A (zh) 2015-09-16
CN105874573A (zh) 2016-08-17
TWI657507B (zh) 2019-04-21
US20160308032A1 (en) 2016-10-20
TW201735173A (zh) 2017-10-01
US20190006508A1 (en) 2019-01-03
TWI703641B (zh) 2020-09-01
WO2015099680A1 (en) 2015-07-02
CN105874573B (zh) 2020-04-28
US10396203B2 (en) 2019-08-27
TW201907485A (zh) 2019-02-16
US9653584B2 (en) 2017-05-16
EP3087590A4 (en) 2017-11-22
TWI597781B (zh) 2017-09-01
US20170222035A1 (en) 2017-08-03
KR102175547B1 (ko) 2020-11-06
US10014412B2 (en) 2018-07-03
EP3087590A1 (en) 2016-11-02

Similar Documents

Publication Publication Date Title
US10396203B2 (en) Pre-sculpting of Si fin elements prior to cladding for transistor channel applications
US10249490B2 (en) Non-silicon device heterolayers on patterned silicon substrate for CMOS by combination of selective and conformal epitaxy
EP3314644B1 (en) Replacement channel etch for high quality interface
KR102397178B1 (ko) 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
TWI688041B (zh) 使用犧牲次鰭部層而被形成於矽基板上的奈米線通道、使用犧牲次鰭部層以形成奈米線通道於矽基板上之方法、及計算系統
KR102252224B1 (ko) 트랜지스터 채널 응용예들에 대한 대체 게이트 프로세스 동안의 핀 스컬프팅 및 클래딩
KR20160051685A (ko) 선택적 에피택셜 성장에 의한 vlsi 호환가능 핀 구조들 집적화 및 그 상에 디바이스들 제조
KR102133428B1 (ko) 이종의 기판들 상에 반도체 구조체들을 제조하는 방법
JP6555624B2 (ja) マイクロ電子トランジスタ内の漏洩を低減するバッファを作成するための装置及び方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant