TWI657507B - 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統 - Google Patents

用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統 Download PDF

Info

Publication number
TWI657507B
TWI657507B TW106119474A TW106119474A TWI657507B TW I657507 B TWI657507 B TW I657507B TW 106119474 A TW106119474 A TW 106119474A TW 106119474 A TW106119474 A TW 106119474A TW I657507 B TWI657507 B TW I657507B
Authority
TW
Taiwan
Prior art keywords
fin
fins
single crystal
semiconductor material
sidewalls
Prior art date
Application number
TW106119474A
Other languages
English (en)
Other versions
TW201735173A (zh
Inventor
葛蘭 葛雷斯
安拿 莫希
丹尼爾 奧伯庭
薩哈遜 喬許
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201735173A publication Critical patent/TW201735173A/zh
Application granted granted Critical
Publication of TWI657507B publication Critical patent/TWI657507B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

電晶體鰭元件(例如，鰭或三閘極)可藉由射頻(RF)電漿及/或熱處理而被修改，以供尺寸造形之目的。已蝕刻的、薄化的鰭可藉由下列方式而被形成：首先形成較寬單晶鰭；以及在沈積溝槽氧化物材料於該些較寬鰭之間後，使用第二蝕刻以蝕刻該些較寬鰭來形成具有未受損的頂部和側壁之較窄單晶鰭，以供外延地生長主動通道材料。第二蝕刻可移除較寬鰭之頂部表面及側壁的介於1nm與15nm之間的厚度。可使用下列方式來移除該厚度：(1)使用低離子能量電漿處理之氯或氟基的化學、或(2)低溫熱處理，其不會經由能量離子轟擊、氧化或藉由留下其可能破壞第二材料之外延生長品質的蝕刻殘餘而損害鰭。

Description

用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統
本發明係有關電路裝置以及鰭基的電路裝置之製造和結構。
基底上之電路裝置(例如，半導體(例如，矽)基底上之積體電路(IC)電晶體、電阻、電容等等)的增加性能及產量通常是那些裝置之設計、製造、及操作期間所考量的主要因素。例如，於鰭基的金氧半導體(MOS)電晶體裝置(諸如那些於互補金氧半導體(CMOS)中所使用者)之設計和製造或形成期間，常希望增加N型MOS裝置(n-MOS)通道中之電子(載子)的移動以及增加P型MOS裝置(p-MOS)通道中之正電洞(載子)的移動。
FinFET可為建立於半導體材料之細帶周圍的電晶體(通常稱為鰭)。電晶體包括標準的場效電晶體(FET)節點，包括閘極、閘極電介質、源極區、和汲極區。裝置 之導電通道係駐存在閘極電介質底下之鰭的外側上。明確地，電流係運行沿著鰭之兩側壁(垂直於基底表面之側)/於鰭之兩側壁內以及沿著鰭之頂部(平行於基底表面之側)。因為此類組態之導電通道基本上駐存沿著鰭之三個不同的外、平坦區，所以此一FinFET設計有時被稱為三閘極FinFET。其他類型的FinFET組態亦為可得的，諸如所謂的雙閘極FinFET，其中導電通道主要地僅駐存沿著鰭之兩側壁(而非沿著鰭之頂部)。有數個與製造此類鰭基電晶體關聯的重要議題。
101‧‧‧基底
102‧‧‧材料
103‧‧‧表面
105,106‧‧‧溝槽
107,108,110‧‧‧電子裝置鰭
111‧‧‧區域
113,115‧‧‧單晶側壁
116,117‧‧‧頂部表面
119‧‧‧區域
160‧‧‧遮罩
166,170‧‧‧側壁
203‧‧‧表面
303‧‧‧表面
307‧‧‧溝槽氧化物材料
403‧‧‧頂部表面
407,408,410‧‧‧鰭
413‧‧‧頂部表面
417‧‧‧材料
503‧‧‧頂部表面
507,508,510‧‧‧鰭
513,515‧‧‧側壁
523‧‧‧表面
582‧‧‧較窄上鰭部
584‧‧‧寬下鰭部
620‧‧‧材料
655‧‧‧頂部表面
666,676‧‧‧側壁
680‧‧‧包覆鰭
700‧‧‧電晶體裝置
701‧‧‧閘極
702‧‧‧窄通道
706‧‧‧間隔物
708‧‧‧遮罩
710,711‧‧‧部分
900‧‧‧計算裝置
902‧‧‧主機板
904‧‧‧處理器
906‧‧‧通訊晶片
圖1是半導體基底基礎之一部分的概略橫斷面視圖，在形成硬遮罩圖案於其中希望有電子裝置鰭之第一頂部表面區域上以後。
圖2顯示圖1之半導體基底，在蝕刻基底之厚度於硬遮罩之間以形成電子裝置鰭之側壁及溝槽於硬遮罩之間以後。
圖3顯示圖1之半導體基底，在移除硬遮罩以形成鰭之頂部表面並沈積溝槽氧化物材料之厚度於溝槽中以後。
圖4顯示圖1之半導體基底，在拋光溝槽氧化物材料至鰭之頂部表面並蝕刻溝槽氧化物材料之厚度於溝槽中以暴露電子裝置鰭之單晶側壁以後。
圖5顯示圖1之半導體基底，在蝕刻電子裝置鰭之頂部表面及側壁以形成較窄的已蝕刻電子裝置鰭之較窄的已 蝕刻單晶頂部表面及側壁以後。
圖6顯示圖1之半導體基底，在沈積第二單晶材料於較窄的已蝕刻鰭之已蝕刻頂部及側壁表面上以後。
圖7是圖1之半導體基底的概略透視圖，在形成閘極電子裝置於其形成於較窄的已蝕刻鰭之一的已蝕刻頂部及側壁表面上之第二單晶材料上以後。
圖8是範例製程，用以形成閘極電子裝置於其形成於較窄的已蝕刻電子裝置鰭之較窄的已蝕刻單晶頂部及側壁表面上之第二單晶材料上。
圖9闡明一計算裝置，依據一實施方式。
【發明內容及實施方式】
鰭基電晶體之載體移動可藉由介於兩個具有不同尺寸晶體晶格結構的材料之間的介面所造成的導電通道中之應變而被增加。然而，載子之性能及移動可藉由鰭之物理尺寸限制；以及用以形成鰭或通道之材料的層之間的介面上所產生之晶格失配和晶格缺陷而被減慢。
於用以製造矽鍺合金及鍺通道電晶體之矽鰭上的含鍺包覆層之背景中，希望(於某些情況下，盡可能地)將矽鰭層之寬度減至最小。矽鰭可為用於包覆層之模板(例如，核心)，該包覆層將被沈積於上或者被生長自(例如，外延地)。於某些情況下，為了總鰭寬度(矽核心加上任何包覆層)之增進的性能性質，總鰭之寬度可小於20nm寬、或30nm寬。於一實施例中，僅僅減少鰭寬度 之動作即足以提供MOS電晶體之靜電性質的顯著增進，針對減少的臨限閘極電壓及較低的關狀態電流洩漏。於此實施例中，不需要額外的包覆層。
此外，包覆層之品質(例如，通道包覆層之晶體結構及因此其性能)可取決於其被使用為生長之開始模板的矽鰭之品質(例如，其晶體結構，諸如於其頂部表面及側壁上)。於用以製造矽鍺合金及鍺通道鰭基電晶體之矽鰭上的含鍺包覆層之背景中，希望避免或減少矽鰭表面上之高能量離子轟擊、氧化及蝕刻殘餘，因為這些會損害後續包覆或沈積層之品質。例如，此轟擊、氧化及蝕刻殘餘可能產生缺陷或額外材料於矽鰭頂部及側壁表面的晶體結構，包覆或沈積層係後續地生長於該晶體結構上。因此，由於矽鰭頂部及側壁表面之晶體結構上的缺陷或額外材料，後續包覆或沈積層生長之晶體結構將包括缺陷。因此，避免或減少此轟擊、氧化及殘餘會增加電晶體性能。
為了將矽鰭層之寬度減至最小並增加包覆層之品質，文中之實施例可藉由外延地生長第二晶體材料於已蝕刻、薄化的第一晶體材料鰭之表面上以形成鰭電晶體(例如，三閘極)。已蝕刻、薄化的鰭可藉由以下方式而被形成：首先形成具有第一寬度之較寬的單晶鰭(例如，使用單晶材料之第一蝕刻)，其將後續地被蝕刻(例如，使用第二蝕刻)以形成具有相同的晶格、未損害的頂部及側壁之較窄的單晶鰭以供外延地生長第二單晶材料。於某些情況下，較寬的單晶鰭係經由微影方法及乾式蝕刻而被製造以 工業標準方式。之後，PMOS裝置可藉由以矽鍺通道材料包覆較窄的矽鰭而被形成。
更明確地，依據文中之實施例，寬矽鰭可經由微影方法及乾式蝕刻(例如，第一蝕刻)而被製造以工業標準方式。第二蝕刻可使用原位方法而被執行以減少鰭寬度(例如，形成較窄鰭)而同時避免對於鰭之過度損害(例如，已蝕刻、較窄鰭之頂部及側壁表面)。此可被完成而同時避免對於鰭表面之額外損害並維持其可承受高品質外延沈積之清潔表面(例如，頂部及側壁表面上之包覆通道層的高品質外延沈積)。例如，於某些情況下，第二蝕刻可為鰭寬度修剪蝕刻，其位於(例如，不包括)外延沈積工具集之外部(原位之外)，該工具集通常仰賴其涉及均會損害後續沈積層之品質的高能量離子轟擊、氧化及蝕刻殘餘之乾式蝕刻。
依據某些實施例，第二蝕刻可被執行以進一步減少其已被形成之矽鰭的寬度，以(1)形成窄寬度鰭；及(2)提供鰭頂部表面及側壁而無離子損害、氧化及殘餘。於某些情況下，離子轟擊是發生於製程設備中之物理程序。離子損害是晶圓上之結果且其表示原子被擊打移位，表示其晶體中之原子的規律週期性陣列被破壞或損害。此第二蝕刻可被執行於現存的矽鰭上以進一步窄化其滲出於STI平面上方的鰭之部分。此第二蝕刻可為其不包括高能量離子轟擊、氧化或蝕刻殘餘之電子裝置鰭的頂部表面及側壁的同時等向蝕刻。藉由蝕刻以移除電子裝置鰭之頂部表面及 側壁的介於1nm與15nm間之厚度，其可形成電子裝置已蝕刻鰭之單晶(例如，與已蝕刻表面相同的晶格)已蝕刻頂部表面及已蝕刻側壁。其可為或者包括使用任何數目的方法以蝕刻電子裝置鰭之頂部表面及側壁。我們於此提供包括下述的範例(1)使用低離子能量電漿處理之氫、氯或氟為基的化學，或者(2)避免或不包括能量離子、氧化且不產生其可能損害後續沈積層之品質的蝕刻殘餘之熱處理。其可蝕刻電子裝置鰭之頂部表面及側壁而同時維持裝置鰭之頂部及側壁表面的單晶結構。此熱處理可包括在氫環境中之含HCl或Cl2的氣體流，於個別低於900度C或700度C之溫度。
依據某些實施例，為了執行在蝕刻電子裝置鰭之頂部表面及側壁後的包覆層之原位生長，第二單晶材料被沈積(例如，生長或形成)於已蝕刻鰭之頂部及側壁表面上，而不破壞處理室之真空(without air break of the treatment chamber)。第二單晶材料可具有不同於(例如，大於)鰭單晶材料之晶格間隔的晶格間隔。
圖1是半導體基底基礎之一部分的概略橫斷面視圖，在形成硬遮罩圖案於其中希望有電子裝置鰭之第一頂部表面區域上以後。圖1顯示具有頂部表面103之材料102的半導體基底101。基底101可包括、被形成自、被沈積以、或者被生長自：矽、多晶矽、單晶矽、或各種其他適當技術，以形成矽基礎或基底，諸如矽單晶晶圓。例如，依據實施例，基底101可為SOI、大塊矽、浮區或外延 矽，其係藉由生長具有介於純矽的100埃與1000埃之間的厚度之單晶矽基底基礎材料而形成。替代地，基底101可藉由各種適當矽或矽合金材料102之足夠化學氣相沈積(CVD)來形成，以形成具有厚度介於一與三微米之間的厚度之材料層，諸如具有CVD，以形成厚度二微米的厚度。亦考量其基底101可為鬆弛的、非鬆弛的、漸變的、及/或非漸變的矽合金材料102。材料102可為鬆弛的材料(例如，具有非應變晶格)於表面103之上。材料102可為單晶矽材料。基底102可由矽所製並具有(100)晶體定向材料(例如，依據米勒指數)之頂部表面103。基底101可為「偏切」基底。
圖1顯示頂部表面103之區域111上所形成的圖案或遮罩160。遮罩160可為其中希望有電子裝置鰭之頂部表面的單晶(例如，矽)基底之第一頂部表面區域或位置111上所形成的硬遮罩圖案。於某些情況下，遮罩160為單獨由光抗蝕劑、或由光抗蝕劑/氧化物組合；或者由光抗蝕劑/氮化物組合所形成。遮罩160可具有側壁166及170於表面103之上。側壁166及170可為垂直於表面103之平坦表面。
圖1顯示介於遮罩160之間的頂部表面103之區域119。區域119可為介於或排除其中希望有電子裝置鰭之區域111間的單晶(例如，矽)基底之頂部表面的第二頂部表面區域或位置。區域119可為介於第一頂部表面區域111之間或介於硬遮罩160之間的基底之第二頂部表面區 域，其中希望有溝槽或者將被形成基底101(例如，於表面103中)於第一頂部表面區域111之間。溝槽可被形成於第二頂部表面區域119底下，諸如介於其中希望有電子裝置鰭之頂部表面的基底之位置或區域111之間。
區域111可具有寬度W1、及進入頁面之長度L1(未顯示)。於某些情況下，區域111及遮罩160可具有寬度W1及長度L1(未顯示但指向圖1之頁面)。區域119可具有寬度W2、及進入頁面之長度L1(未顯示)。溝槽105及106被形成於頂部表面區域119底下，介於其中希望有電子裝置鰭之區域111或頂部表面的位置之間。
圖2顯示圖1之半導體基底，在於硬遮罩之間蝕刻基底之厚度以於硬遮罩之間形成電子裝置鰭的側壁及溝槽以後。圖2顯示基底101，在蝕刻介於硬遮罩160或區域111之間的材料102之厚度以形成電子裝置鰭107、108及110之單晶側壁113及115；並形成介於鰭107、108及110之間的溝槽105及106以後。於某些情況下，此蝕刻可包括蝕刻介於硬遮罩160或區域111之間的材料102之厚度以產生或形成電子裝置鰭107、108及110之單晶矽頂部表面103及側壁113和115。蝕刻材料102可包括蝕刻區域119上之表面103以形成溝槽。蝕刻以形成溝槽105及106可包括蝕刻材料102之高度H1並形成表面203，諸如溝槽之底部表面，於區域119中或底下。鰭107、108及110可被描述為「寬」或「較寬」鰭，諸如其將被進一步蝕刻以形成文中所述之「窄」或「較窄」 鰭，諸如至少針對圖5及區塊850。用以形成鰭107、108及110之蝕刻可被描述為「第一」蝕刻(例如，用以形成較厚鰭)，諸如其中於圖5(或區塊850)上之蝕刻被視為用以形成較窄鰭之「第二」蝕刻(例如，在第一蝕刻之後)。
蝕刻材料102可包括蝕刻材料102或基底101之高度H1以形成溝槽及單晶側壁。鰭107、108及110可具有高度H1寬度W1、及進入頁面之長度L1(未顯示)。此蝕刻可使用一種「計時的」蝕刻，諸如針對一段已知用以移除材料102之高度H1的時間週期之蝕刻；或者可使用另一已知用以執行此蝕刻之製程。鰭可為或者包括一延伸或配置表面203之「暴露的」裝置井或通道區。在蝕刻之後，側壁113及115可鄰接於遮罩160之側壁。於某些情況下，內側壁113及115可為平行於且對準與(例如，直接於其下方)遮罩160之平面的平坦表面。
於某些情況下，形成鰭407、408及410包括圖案化單晶基底(例如基底103)之頂部表面並蝕刻介於圖案(例如，遮罩160)之間的基底，以從延伸於基底之已蝕刻頂部表面203上方的基底之高度(例如，H1)形成電子裝置鰭。
寬度W1可由介於區107的側壁113與區108的側壁115上的側之間的水平距離來界定。寬度W1可為介於10與100奈米(nm)之間的寬度。於某些情況下W1約為25nm。寬度W2可為介於100與1000奈米(nm)之間的 寬度。溝槽105可具有由介於頂部表面103與頂部表面203之間的垂直距離所界定的高度H1。高度H1可為介於30與400奈米(nm)之間的高度。於某些情況下H1約為200nm。長度L1可被界定為進入頁面並沿著側壁113或側壁115的長度。長度L1可為介於50奈米(nm)與100微米(um)之間的長度。於某些情況下L1約為500nm。於某些情況下L1係等於(或約相同於)W1。依據某些實施例，W1可介於10與15奈米(nm)之間而H1可為350奈米(nm)。
溝槽105及106可藉由圖案化及蝕刻(如本技術中已知者)而被形成。此可包括圖案化及蝕刻材料102以形成溝槽。於某些情況下，圖案化及蝕刻材料102包括使用抗蝕劑或硬遮罩(例如，160)，在一用於圖案化材料之抗蝕劑底下。於某些情況下，1、2或3個抗蝕劑層可被用於圖案化材料。於某些情況下，圖案化及蝕刻材料102以形成溝槽包括使用氧或氧/氬電漿蝕刻於10-100mTorr範圍中之壓力，以及於室溫。此圖案化及蝕刻亦可包括蝕刻其包括STI材料之氧化物，藉由以氟碳(例如，CF4及/或C4F8)、氧及氬來蝕刻，於10-100mTorr範圍中之壓力，以及於室溫。
圖2顯示鰭107、108和110；及溝槽105和106，其係形成於基底101中。然而，已考量其更多、類似的鰭及溝槽可存在於基底101上(例如，諸如至少數百或數百萬)。
側壁113和115、及表面203可接受高能量離子轟擊、氧化、及/或蝕刻殘餘，根據用以蝕刻材料102之技術。於某些情況下，側壁及底部表面包括晶體缺陷，其將造成外延地生長於其上之單晶鰭材料具有缺陷，以及減少的電晶體性能(假如該外延生長的材料被使用為裝置通道的話)。假如這些缺陷涵蓋通道材料，則其可能導致產量及變化問題，於一建立在裝置層上之裝置中，該裝置層係從延伸於溝槽上之外延生長所形成。
圖3顯示圖1之半導體基底，在沈積溝槽氧化物材料之厚度於溝槽中以後。圖3亦顯示基底101，在沈積溝槽氧化物材料307之厚度於溝槽105和106中；及於遮罩160上以後。材料307可具有表面303於高度H1之上或上方。形成材料307可包括沈積或形成材料307之厚度於溝槽105和106中；及於遮罩160上，高達或高於鰭107、108和110之頂部表面103。
於某些情況下，材料307為淺溝槽隔離(STI)材料之層，其係形成或生長於基底101之頂部表面103、203(及選擇性地側壁113和115)上。材料307可由氧化物或氮化物或其組合所形成。材料307可由SiC或其他材料(如本技術中已知者)所形成。材料307可藉由原子層沈積(ALD)或化學氣相沈積(CVD)而被形成。材料307通常係經由電漿增強的化學沈積(PECVD)而被沈積。於某些情況下，各種氧先質、矽烷先質、或同屬先質可被使用於一製程(例如，PECVD)期間以形成材料307，如本 技術中已知者。於某些情況下，材料307可藉由一種使用TEOS+O2+RF(於400℃)之製程來形成。
圖4顯示圖1之半導體基底，在拋光溝槽氧化物材料及硬遮罩至(例如，以形成)鰭之頂部表面並蝕刻溝槽氧化物材料之厚度於溝槽中以暴露電子裝置鰭之單晶側壁以後。圖4顯示基底101，在拋光氧化物材料307至或低於表面103之高度以形成鰭407、408及410之頂部表面403。拋光或移除材料307以形成表面403可包括拋光或移除材料307之厚度至(或低於)表面103之高度H1。拋光或移除材料307以形成表面403可包括從表面103移除硬遮罩160，因而形成或暴露鰭407、408及410之頂部表面403，於或自頂部表面103之高度H2上。
圖4亦顯示基底101，在蝕刻氧化物材料307之厚度於溝槽105和106內，以暴露其可類似於鰭107、108和110之鰭407、408和410之單晶側壁113和115，除了具有高度H2以取代高度H1，其中高度H2係少於或等於高度H1。材料417可為頂部表面413及高度H3於溝槽中。材料417可為寬度W2及長度L1。
於某些情況下，蝕刻溝槽中之溝槽氧化物材料係移除溝槽中之溝槽氧化物的厚度H2-H3並暴露電子裝置鰭407、408和410之單晶側壁113和115的高度H2-H3，以形成其被凹陷或低於電子裝置鰭之頂部表面403的溝槽氧化物的頂部表面413。厚度H2-H3被顯示為厚度或高度H21，該高度為鰭滲出STI平面(例如，表面413)上方 者，且此為可能變為通道(一旦裝置已完全製造)之區。鰭407、408及410可被描述為「寬」或「較寬」鰭，諸如其將被進一步蝕刻以形成文中所述之「窄」或「較窄」鰭，諸如至少針對圖5及區塊850。用以形成或暴露鰭407、408及410之蝕刻可被描述為「第一」蝕刻(例如，用以形成較厚鰭)，諸如其中於圖5(或區塊850)上之蝕刻被視為用以形成較窄鰭之「第二」蝕刻(例如，在第一蝕刻之後)。
圖4顯示留存於溝槽105及106中的溝槽氧化物材料417。材料417可為在蝕刻以移除溝槽中之材料307的高度後之材料307的剩餘物。蝕刻材料307可包括蝕刻區域119之上或之內的材料307。蝕刻材料307以形成材料417可包括蝕刻材料307之厚度H21，以移除材料307之該厚度及溝槽105和106。此蝕刻亦可形成其被凹陷或低於鰭407、408和410之頂部表面403的材料417之頂部表面413。於某些情況下，圖4顯示具有單晶矽鰭407、408和410之基底101，具有STI材料417介於那些鰭之間。於某些情況下，圖4可顯示矽晶圓101，沈積溝槽氧化物307、拋光氧化物307和硬遮罩160至於H1之鰭的頂部之位準，及蝕刻氧化物307以將其凹陷低於鰭之位準至高度H3。於某些情況下，圖4顯示具有單晶矽鰭407、408和410之基底101，具有STI材料417介於那些鰭之間。蝕刻可為選擇性蝕刻，諸如一種選擇性地蝕刻材料307、但不蝕刻材料102之蝕刻。
依據某些實施例，鰭407、408及410可藉由其他製程而被形成、生長或生產。於某些情況下，鰭407、408及410可被生長自基底101之表面上所形成的溝槽氧化物材料之層中所形成的溝槽中的材料102之表面。於某些情況下，鰭407、408及410可藉由本技術中已知的製程而被形成、生長或生產。於某些情況下，鰭407、408及410可為傳統地圖案化的矽鰭。
圖5顯示圖1之半導體基底，在蝕刻電子裝置鰭之頂部表面及側壁以形成較窄的已蝕刻電子裝置鰭之較窄的已蝕刻單晶頂部表面及側壁以後。圖5顯示基底101，在蝕刻鰭407、408和410之頂部表面403及側壁113和115以移除材料102之厚度TH2來形成較窄的已蝕刻電子裝置鰭507、508和510之「較窄的」已蝕刻單晶頂部表面503及側壁513和515以後。此蝕刻可包括形成具有寬度W3之鰭507、508及510，寬度W3為(例如，於寬度上延伸)小於寬度W1，並具有長度L1。於某些情況下，這些鰭具有小於L1之長度。頂部表面503可位於表面203之上，而鰭507、508及510可具有高度H4於表面203上方。高度H4可等於或小於高度H2。例如，表面503可於表面403的高度之上或之下。鰭507、508及510被顯示具有高度H5於溝槽氧化物材料417的表面413之上，以及於基底101之材料102的表面523之上。用以形成鰭507、508及510之蝕刻可蝕刻其等於高度H5之鰭407、408及410的高度，以致表面523與表面413同平面或位 準。於某些情況下，表面523位於表面413之上或之下。用以形成鰭507、508及510之蝕刻可被描述為「第二」蝕刻(例如，用以形成較窄鰭)，諸如其中於圖2或4(或區塊820或845)上之蝕刻被視為用以形成較窄鰭之「第一」蝕刻(例如，在第二蝕刻之前)。
用以形成鰭507、508和510之蝕刻可為鰭之各側壁及頂部表面的從1至15nm之修整蝕刻(例如，TH1)。 此蝕刻可取決於原始W1，諸如藉由移除更多以供較大的W1。於某些情況下，隨著寬度被修整，高度亦將被減少以相等或較大量。依據實施例，於鰭高度之此減少可能是不想要的，因此於某些情況下，有利的是針對蝕刻形成鰭507、508及510於1-5nm之範圍中以供鰭寬度修整。
用以形成鰭507、508及510之蝕刻可為選擇性蝕刻，用以選擇性地蝕刻材料102、但非材料417。此蝕刻可包括同時地蝕刻表面403及側壁113和115。於某些情況下，此蝕刻為各向異性蝕刻。依據實施例，用以形成較窄鰭507、508和510之蝕刻係移除鰭407、408和410之頂部表面403及側壁表面113和115的介於1nm與15nm之間的厚度TH1。於某些情況下，蝕刻係移除那些表面及側壁的介於5與15nm之間的厚度TH1。於某些情況下，蝕刻係移除那些表面及側壁的介於1與5nm之間的厚度TH1。於某些情況下，蝕刻係移除那些表面及側壁的8、10或15奈米之厚度TH1。於某些情況下，蝕刻電子裝置鰭之頂部表及側壁包括藉由修整從大於10至30nm 之裝置鰭的寬度到小於7nm至15nm之已蝕刻鰭的寬度來形成已蝕刻鰭。
此蝕刻可形成表面503及側壁513和515，其不含由於過量高能量轟擊、氧化、或蝕刻殘餘所致之受損區；諸如相較於用以形成鰭107、108及110之蝕刻；或者相較於利用高能量離子轟擊蝕刻之乾式蝕刻(例如，如本技術中已知的物理蝕刻)。此蝕刻可排除或不包括乾式蝕刻、高能量離子轟擊蝕刻；或者容許暴露至氧之氧化、或殘餘以形成於表面503及側壁513和515上。因而此蝕刻可減少或移除後續地、外延地生長於表面503及側壁513和515上的單晶材料中之缺陷或損害。假如這些缺陷將存在或涵蓋通道材料，則其可能導致產量及驅動電流減少問題，於一建立在從鰭上之外延生長所形成的裝置層上之裝置中。於某些情況下，滲出STI平面上方之少量(例如，延伸於表面413或523上方之部分582)為較窄鰭。於某些情況下，STI平面下方之部分(例如，部分584)不會傳導可用或相關量的載子且被定義為子鰭，其對於通道之功能不具有電子相關性。
此蝕刻可使用一種「計時的」蝕刻，諸如針對一段已知用以從表面406及側壁113和115移除材料102之厚度TH1的時間週期之蝕刻。鰭可為或者包括一延伸或配置於表面523上方之「暴露的」裝置井或通道區。鰭507、508及510可被描述為「窄」或「較窄」鰭，諸如其在「寬」或「較寬」鰭被進一步蝕刻如文中所述之後所得的 鰭，諸如至少針對圖5及區塊850。
依據實施例，蝕刻較寬電子裝置鰭之頂部表面及側壁包括使用下列之一者：(1)使用低離子能量電漿處理之氯或氟基的化學、或(2)熱處理。於某些情況下，使用氯基的化學。依據實施例，蝕刻較寬電子裝置鰭之頂部表面及側壁可包括使用低離子能量電漿處理，諸如使用低能量含氯電漿。於某些情況下，使用氯或氟基的化學可包括使用少於1kW的射頻能量，諸如於10與40秒之間。於某些情況下，使用存在HCl之熱處理可包括於外延沈積反應器中之蝕刻。於某些情況下，使用熱處理可包括使用少於攝氏900度的熱於晶圓處理室中，諸如於30與120秒之間。另一範例為存在Cl2之退火，在低於攝氏700度之溫度下60秒。
於某些情況下，圖5可顯示基底101，在藉由以下方式以形成已修整鰭507、508及510鰭之後：將具有單晶矽鰭407、408及410之基底101引入外延沈積工具或者於外延反應器中以向下蝕刻那些鰭來形成單晶矽鰭507、508及510。工具可使用Cl基的化學(使用低離子能量電漿處理熱處理)以修整鰭寬度(例如，鰭407、408及410之寬度W1)從大於10nm(例如，30、20或15nm)至15nm以下(例如15、10、7nm)之寬度(例如，鰭507、508及510之寬度W3)。於某些情況下，低離子能量電漿處理可使用外延沈積工具及Cl基的化學(使用低離子能量電漿處理)以達成修整蝕刻。此蝕刻之一範例包 括：使用低能量含Cl電漿、使用200mT、使用10sccm Cl2、使用100sccm H2、使用300sccm Ar、使用500W的射頻能量、使用離子能量2eV、及蝕刻20秒，舉例而言。於某些情況下，熱處理可使用一種外延反應器，其係使用低熱處理以達成修整蝕刻。此蝕刻之一範例包括：使用外延反應器、使用750攝氏(C)、使用100sccm HCl、使用10000sccm H2、使用20T及蝕刻60秒，舉例而言。
此等鰭507、508及510可被用以形成鰭裝置，包括在從半導體(例如，矽)基底或其他材料生長或者延伸於半導體(例如，矽)基底或其他材料之上的鰭之側壁中或上所形成的鰭積體電路(IC)電晶體、電阻、電容，等等。此等裝置可包括鰭金氧半導體(MOS)電晶體裝置，諸如那些根據N型(例如，摻雜以具有電子電荷載子)MOS裝置(n-MOS)通道中之電子的移動及P型(例如，摻雜以具有電洞電荷載子)MOS裝置(p-MOS)通道中之正電電洞的移動之互補金氧半導體(CMOS)中所使用的那些。
依據實施例，鰭507、508及510之頂部表面及側壁具有或維持如鰭407、408及410的相同原子晶格及晶體結構，但含有較鰭407、408及410更少的表面晶體缺陷、更少的離子損害、更少的氧化及更少的蝕刻殘餘。因此，於後續從鰭507、508及510(例如，相較於鰭407、408及410)之頂部表面及側壁所生長之包覆或沈積層的 晶體結構中，可能有較少的缺陷或者不想要的原子或材料。因此，從鰭407、408及410所生長之後續包覆或沈積層的晶體結構將包括缺陷，其係由於在從鰭507、508及510之生長時不會存在的矽鰭頂部及側壁表面之晶體結構中的缺陷或其上的額外材料。因此，避免或減少此離子損害、氧化表面及蝕刻殘餘會增加電晶體性能。
於某些情況下，使用較少能量、較低離子轟擊能量之蝕刻避免了當蝕刻期間移除原子時對於鰭之頂部表面及側壁的晶體結構之損害。此類型的蝕刻可提供具有已減少缺陷的晶格(例如，沒有由於用以從鰭407形成鰭507的蝕刻所致之缺陷)之乾淨的頂部及側壁表面之較窄鰭。此蝕刻可維持一存在鰭407之頂部及側壁表面底下的純晶格；可避免產生非晶化材料及避免鰭507之頂部及側壁表面上的空位或間隙原子，諸如藉由排除或避免其被視為「物理蝕刻」者，亦即，離子損害。例如，電漿中之氯離子可具有等於或小於2eV之衝擊能量，其係化學地(而非物理地)蝕刻矽鰭並避免損害晶格。
熱處置可以是或者包括全化學、無電漿的蝕刻，其係使用HCl或Cl2(例如)於足夠高的溫度，其在當氯與那些矽原子互作用以形成SiCl4氣體(其接著於處置期間被排出室之外)時轉變表面上之矽原子，但並未使用足夠高以損害或非晶化已蝕刻鰭507之暴露表面的晶格之溫度。熱蝕刻可為或者包括無電漿之動態處置，且為少於攝氏900度。於某些情況下，於配方中並無物理濺射發生，而 氯係反應以形成SiCl4氣體，其係蒸發自矽表面且被排出。
依據某些實施例，鰭507、508及510為具有形成於及自寬下鰭部584上之較窄上鰭部582的電子裝置鰭。該些上及下部可被形成自第一單晶材料102之基底101。該些上及下部可被形成於第一頂部表面區域111底下。寬下鰭部584可具有寬的單晶頂部表面及寬的側壁，其寬度W1係介於形成在第一頂部表面區域間的溝槽中之溝槽氧化物材料417的第一厚度H3之間。較窄上鰭部582可具有較窄的單晶頂部表面及較窄的側壁，其具有寬度W3且具有如寬單晶頂部表面及寬側壁之相同的單晶晶格。具有寬度W1之寬單晶頂部表面及寬側壁可具有介於5nm與15nm之間的厚度，其係大於具有寬度W3之較窄單晶頂部表面及較窄側壁的厚度。較窄上鰭部582可被暴露於溝槽中之溝槽氧化物材料417的第一厚度H3上方。於某些情況下，部584可被描述為子通道。於某些情況下，部582為通道而因此可導通大部分的載子而部584將遠離閘極電極且將不是通道之部分。
依據某些實施例，圖5提供其中鰭被修整且未附加額外包覆層之實施例。於某些情況下，這些較窄鰭可被用以產生電晶體，其將由於窄鰭之較佳靜電(相對於具有寬鰭之等效裝置)而被改良。
圖6顯示圖1之半導體基底，在沈積第二單晶材料於較窄的已蝕刻鰭之已蝕刻頂部及側壁表面上以後。於某些 情況下，緊接著且不破壞處理室之真空，在蝕刻以形成鰭507、508及510之後，材料620之SiGe或Ge沈積被執行於基底101上(例如，於鰭507、508及510上)，諸如圖6中所示者。於某些情況下，圖6顯示其沈積於已修整鰭507、508及510上之外延層620。層620可為從頂部表面503上之材料102的單晶晶體結構以及從側壁513和515所生長的第二晶體結構。
圖6顯示基底101，在沈積或生長單晶材料或層620於鰭507、508及510上以後。材料620可被外延地生長自或者於表面503及側壁513和515上。材料620可為在表面503及側壁513和515之上的厚度TH2。材料620可被外延地生長為於表面503及側壁513和515上「空白」層。材料620可具有頂部表面655及側壁666和676。表面655可為表面413之高度H6。材料620可為相同於或不同於基底101之單晶材料202的單晶材料。於某些情況下，材料202為單晶矽，而材料620為單晶鍺。於某些情況下，材料202為單晶矽而材料620為具有介於百分之30與70之間的鍺百分比之單晶矽鍺。於某些情況下，鍺之百分比為介於0與100%之間。於某些情況下，鍺之百分比為10%、30%、50%、或70%。
鰭507、508及510上之材料620可形成包覆鰭680，其具有寬度W4、表面413上方之高度H6、及進入頁面之長度L1(未顯示)。鰭680可被描述為具有矽鍺之側包覆層(例如，材料620)的已蝕刻矽鰭。
於某些情況下，寬度W4小於寬度W1，但大於寬度W3。於某些情況下，寬度W4大於寬度W1。於某些情況下，寬度W4小於或等於20nm寬。於某些情況下，寬度W4為15nm、18nm、20nm、22nm、或24nm。
材料620可被形成於(生長自)並接觸材料102上(例如，表面503及側壁513和515)。材料620可被形成至保角厚度(例如，增加頂部表面上之「高度」及側壁上之「寬度」的厚度)於鰭507、508及510之上。保角厚度TH2可介於1與5奈米(nm)之間。於某些情況下，保角厚度TH2係介於1與10奈米(nm)之間。於某些情況下，保角厚度TH2係約為2nm。於某些情況下，保角厚度TH2係約為5nm。依據某些實施例，形成材料620包括外延地包覆或生長材料620沿著、跨越、接觸或抵靠電子裝置鰭507之側壁表面及頂部表面。
材料620可藉由使用以下方式之外延生長而被形成：原子層外延(ALE)、化學氣相沈積(CVD)、金屬有機化學氣相沈積(MOCVD)或金屬有機氣相外延(MOVPE)，並且僅可生長自材料102之「種子」頂部表面503及側壁113和115，而非生長自氧化物417。於某些情況下，材料620可藉由外延生長(例如，異質外延)而被形成。於某些情況下，材料620可藉由選擇性生長而被形成，諸如藉由CVD類型的生長、氣體源分子光束外延(GS-MBE)、快速熱(RT)CVD、或超高真空(UHV)-CVD。生長條件(諸如生長溫度、氣體通量之 壓力等等)的選擇可界定外延生長之選擇性。於某些情況下，材料620之生長係藉由以下方式而被選擇性地生長自材料102：選擇或使用預定的生長溫度範圍、壓力、氣體通量範圍，等等(如已知者)，以供材料620生長自材料102，但不生長自或起始於氧化物表面之材料上。
於某些情況下，材料620可為「裝置」層，諸如其上或其中形成有電路裝置的層上，如本技術中已知者。因此，形成自材料620之鰭可提供於其上或其中可形成無缺陷的鰭基裝置之電子裝置通道材料。
材料620可具有底部表面及側表面，該底部表面具有生長自表面103之(100)晶體定向材料，而該側表面具有沿著或鄰接於側壁113和115之(110)晶體定向材料。材料620可具有一底部表面，沿著表面503及側壁513和515，其具有如那些表面之相同晶體定向。於某些情況下，表面655及側壁666和676具有如表面503及側壁513和515的相同晶體定向，諸如由於是生長自那些表面之材料。
於某些情況下，材料620可為「包覆」材料，其被「選擇性地」僅生長自所欲的單晶材料(例如，表面503及側壁513和515)而非自其他多晶、電介質、氧化物、氮化物或非晶暴露材料(例如，其非為所欲的或非為單晶材料)。於某些情況下，「包覆」材料(例如，材料620)可被「選擇性地」僅生長自所欲的單晶材料(例如，表面503及側壁513和515)，藉由遮蔽或形成氧化 物層於其不想要有「包覆」材料形成或生長自該處的材料之上。
於某些情況下，材料620為選擇性地生長的外延層。於某些情況下，材料102為單晶Si材料；而材料620為單晶SiGe材料(例如，百分之70的Si，及百分之30的Ge)之層，諸如針對形成自鰭680之P型裝置。於某些情況下，材料620為單晶SiGe材料(例如，百分之30的Si，及百分之70的Ge)之層，諸如針對形成自鰭680之P型裝置。
於某些情況下，材料620為用於三閘極裝置之通道材料或層，其具有大部分沿著或通過材料620之通道導電電荷。此可包括大部分沿著或通過頂部表面655及側壁666和676之導電電荷。
鰭680(例如，以材料620包覆)可被用以形成鰭裝置，包括在從半導體(例如，矽)基底或其他材料生長或者延伸於半導體(例如，矽)基底或其他材料之上的「鰭」之側壁中或上所形成的鰭積體電路(IC)電晶體、電阻、電容，等等。此等裝置可包括鰭金氧半導體(MOS)電晶體裝置，諸如那些根據N型(例如，摻雜以具有電子電荷載子)MOS裝置(n-MOS)通道中之電子的移動及P型(例如，摻雜以具有電洞電荷載子)MOS裝置(p-MOS)通道中之正電電洞的移動之互補金氧半導體(CMOS)中所使用的那些。
依據某些實施例，鰭680藉由將壓縮應變提供給通道 體以進一步增加p通道(例如，由鰭680所形成之PMOS裝置的通道)中之電洞(例如，載子)的移動率，因為Si材料102之晶格間隔(例如，於表面503及側壁513和515之上)係小於生長自或接觸那些表面之SiGe或Ge材料620的晶格間隔。此造成材料620中之壓縮應變，其中大部分載子流經通道。於某些情況下，材料620具有至少10%鍺；至少30%鍺；介於30%與50%之間的鍺；介於30%與100%之間的鍺；或介於50%與100%之間的鍺。於某些情況下，通道中之大部分載子位於包覆620之外表面或外邊緣上。於某些情況下，通道中之大部分載子位於包覆620之內表面或內邊緣上。
具有寬度W3之矽或寬度W4之材料620的鰭之優點包括其此等減少寬度的鰭使得易於藉由施加閘極偏壓以電子地反轉通道並減少載子洩漏(當閘極未被偏壓時)。此係相反於較寬的鰭(例如，鰭107)，其可能具有比較窄的鰭更差的電子性質。
於某些實施例中，用以形成鰭107、407、507及680之設備可包括來自其被組態成一種系統之供應器的設備，該系統包括具有真空密封環境之多個室和容器、及一用以移動晶圓於各個室之間的機器人。文中之「原位」(in-situ)方法可包括保持或維持基底101及鰭於這些容器內或者於此真空環境(例如，系統)內，以致基底及鰭不會暴露至空氣，雖然其可能被移入系統之不同室內，諸如藉由被移動至相同設備組之室而不破壞該些室之真空密封、 或者在基底移動於該些室之間期間無「空氣斷路」(air break)。
圖7是圖1之半導體基底的概略透視圖，在形成閘極電子裝置於其形成於較窄的已蝕刻鰭之一的已蝕刻頂部及側壁表面上之第二單晶材料上以後。圖7顯示橫斷面剖視圖透視A-A，其可為圖1-6之透視圖。圖7概略地闡明電晶體裝置700之透視圖，依據某些實施例。
圖7顯示基底101，在較窄的已蝕刻鰭507、508及510之表面503及側壁513和515上所形成的材料620上形成電子裝置700以後。裝置700可具有其為或者包括鰭680之窄通道702。鰭680具有長度L1、寬度W4及高度H6於表面413或523之上。窄通道702可具有頂部表面655及側壁666和676。閘極電介質(未顯示)可被形成於閘極701底下的表面655及側壁666和676之上，間隔物706可被形成於閘極701之上或旁邊。遮罩708可被形成於閘極701之頂部表面上。遮罩708可為硬遮罩，其可被移除以形成金屬閘極接點。裝置700包括鰭680且可被形成於材料417上。於某些情況下，裝置700為形成自包覆電子裝置鰭680之PMOS裝置，其中該PMOS裝置包括第二單晶材料620上之閘極701；以及於兩側上並鄰接該閘極且於該第二單晶材料中之接面區(未顯示)。
依據某些實施例，圖7概略地闡明電晶體裝置700之透視圖，依據某些實施例。於某些實施例中，電晶體裝置700包括半導體基底101、包括由SiGe合金所組成之部分 (於下文中稱為「SiGe材料620」)及由Si所組成之部分(於下文中稱為「Si鰭507」)的鰭結構680、電絕緣材料417、包括閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)及閘極701，其係耦合如圖所示。
電晶體裝置700可代表電晶體或電晶體之部分，於各個實施例中。例如，鰭結構680可延伸沿著半導體基底101之表面(例如，通過閘極701之材料)。源極和汲極(未顯示)可被形成於其由閘極701所分離之鰭結構680的部分710及711之上或之中，以提供用於其可流經形成自鰭結構680之通道體的移動電荷載子(例如，電洞或電子)之源極和汲極。閘極701可(例如)組態成藉由施加臨限電壓至閘極701以控制移動電荷載子之流動通過通道體。通道體可包括其形成自半導體基底101之矽的鰭結構680之部分。於某些實施例中，通道體可包括鰭結構680之SiGe材料620之部分且可被配置於源極與汲極之間的閘極區中。
半導體基底101可由矽所組成，於某些實施例中。例如，半導體基底101可包括n型或p型(100)偏導向矽，半導體基底101之晶體方向係由慣例(xyz)之符號表示，其中x、y及z代表彼此垂直之三維中的個別結晶平面。半導體基底101可(例如)包括(100)方向偏切的材料，於朝向(110)方向的約2度至約8度之間的範圍中。可使用其他偏切導向或者無偏切導向之其他半導體 基底101。半導體基底101可具有約1Ω-cm至約50kΩ-cm之高電阻率。半導體基底101可包括其他材料於其他實施例中。於某些實施例中，半導體基底101為晶圓之單切晶粒的部分。於一實施例中，半導體基底為p型基底。
依據各個實施例，鰭結構680之SiGe材料620可藉由下列方式而被形成：蝕刻鰭407(或107)以形成較窄的鰭507並使用文中所述之技術以沈積諸如(例如)材料620之電晶體元件。於某些實施例中，僅有鰭結構680之一部分被覆蓋以材料620。鰭結構680之矽鰭507可由無缺陷的單晶所組成，於某些實施例中。於其他實施例中，大部分或所有電晶體元件(例如，鰭結構680)可被覆蓋以材料620。
電晶體裝置700可為p型或n型。使用SiGe材料620所形成之通道體可提供移動電荷載子之較大的移動率給p型。例如，增加通道體中之鍺(Ge)的濃度可藉由材料之本質而增加電子或電洞之移動率。第二機制藉由提供壓縮應變至通道體以造成p通道(例如，PMOS裝置之通道)中之電洞的移動率之進一步增加，因為矽材料102之晶格間隔小於SiGe或Ge材料620之晶格間隔，因此造成材料620中之壓縮應變，其中大多數載子流經通道。
SiGe材料620之壓縮應變將減少n通道(例如，NMOS裝置之通道)之電子的移動率。因此，增加n通道中之Ge的濃度可導致針對電子之極少至無移動率增進。於一實施例中，電晶體裝置700為p型(例如，PMOS裝 置)。PMOS裝置可具有其被摻雜n型的p通道而NMOS裝置可具有其被摻雜p型之n通道。
電絕緣材料417可被沈積於半導體基底101上並可鄰接鰭結構680，如圖所見。電絕緣材料417可包括用於淺溝槽隔離(STI)之任何適當的材料。於某些實施例中，電絕緣材料417可包括已知其在積體電路結構中之可應用性的電介質材料，諸如低k電介質材料。可被使用之電介質材料的範例包括(但不限定於)氧化矽、碳摻雜的氧化物(CDO)、氮化矽、有機聚合物(諸如全氟環丁烷或聚四氟乙烯)、氟矽酸鹽玻璃(FSG)、及有機矽酸鹽(諸如半矽氧烷、矽氧烷、或有機矽酸鹽玻璃)。
閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)可被形成於通道體上並可由諸如二氧化矽(SiO2)等材料或高k材料所組成。可用以形成閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)之高k材料的範例包括(但不限定於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。於某些實施例中，退火程序可被執行於閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)上以增進其品質，當使用高k材料時。於某些實施例中，閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)可包括虛擬氧化物，其被後續地移除於製程流 中，連同虛擬閘極電極且取代以高k電介質及金屬閘極，依據熟知的技術。
閘極701可被形成於閘極電介質(未顯示，但介於閘極701與表面655及側壁666和676之間)上並可由至少一p型工作函數金屬或n型工作函數金屬所組成，取決於電晶體是否為PMOS(例如，p型)或NMOS(例如，n型)電晶體。於某些實施例中，閘極701可包括二或更多金屬層，其中至少一金屬層為工作函數金屬層且至少一金屬層為填充金屬層。於某些實施例中，閘極701為多晶矽閘極電極。於其他實施例中，閘極701為虛擬多晶矽閘極電極，其被後續地移除於製程流中且被取代以金屬閘極電極，依據熟知的技術。
針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層可致能一種具有介於約4.9eV與約5.2eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極701之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。n型金屬層可致能一種具有介於約3.9eV與約4.2eV間之工作函數的NMOS閘極電極之形成。
於某些實施例中，一對間隔物706可圍住閘極701。例如，間隔物可被配置於閘極701之相反表面上。間隔物可被形成自一種材料，諸如氮化矽、氧化矽、碳化矽、摻 雜碳之氮化矽及氧氮化矽。用以形成間隔物之製程通常可包括沈積和蝕刻製程及/或其他眾所周知的技術。
圖7之電晶體裝置700描繪一種三閘極組態。於其他實施例中，如文中所述用以將電晶體元件從Si轉換至SiGe之類似原理及技術可被用於其他電晶體組態，包括(例如)平坦、雙閘極、環繞閘極(AAG)(亦稱為環繞式閘極)、佈線(例如，奈米線)、及其他適當的電晶體組態。
圖8是範例製程，用以形成閘極電子裝置於其形成於較窄的已蝕刻電子裝置鰭之較窄的已蝕刻單晶頂部及側壁表面上之第二單晶材料上。圖8可顯示用以形成鰭507、508及510之製程800。於某些情況下，製程800為一種執行包覆鰭680之製程。於某些情況下，製程800是或者包括一種用以形成裝置700之製程的部分。
圖8顯示製程800開始於區塊810，其中(於某些可選的情況下)硬遮罩圖案被形成於其中希望有電子裝置鰭之頂部表面的單晶基底的第一頂部表面區域上。此可包括形成遮罩160於區域111上，如文中所述者。區塊810可包括針對圖1之文中的描述。
於區塊820，於某些可選的情況下，介於第一頂部表面區域之間的基底之第二頂部表面區域的厚度被蝕刻以形成電子裝置鰭之單晶側壁及形成溝槽於該些第一頂部表面區域之間。此可包括形成溝槽105和106；及側壁113和115，如文中所述者。區塊820可包括針對圖2之文中的 描述。於區塊820上之蝕刻可被描述為「第一」蝕刻(例如，用以形成較厚鰭)，諸如其中於圖5(或區塊850)上之蝕刻被視為用以形成較窄鰭之「第二」蝕刻(例如，在第一蝕刻之後)。
於區塊835上，於某些可選的情況下，溝槽氧化物材料之厚度被沈積於溝槽中以及於遮罩之上。此可包括沈積材料307，如文中所述者。區塊835可包括針對圖3之文中的描述。
於區塊840上，於某些可選的情況下，溝槽氧化物材料之厚度及硬遮罩被向下拋光以形成電子裝置鰭之頂部表面。此可包括移除材料370之厚度及硬遮罩160以暴露表面403，如文中所述者。此可包括移除所有硬遮罩160(例如，區塊810的)，如文中所述者。區塊840可包括針對圖4之文中的描述。
於區塊845上，於某些可選的情況下，溝槽中的溝槽氧化物材料之厚度被蝕刻以暴露電子裝置鰭之單晶側壁；以及形成電子裝置鰭之頂部表面下方的溝槽氧化物之頂部表面。此可包括向下蝕刻溝槽105和106中之材料307的厚度至表面413以形成溝槽氧化物417；暴露電子裝置鰭之單晶側壁113和115；及形成電子裝置鰭之頂部表面403下方的溝槽氧化物之頂部表面413，如文中所述者。區塊845可包括針對圖3之文中的描述。於區塊845上之蝕刻可被描述為「第一」蝕刻(例如，用以形成較厚鰭)，諸如其中於圖5(或區塊850)上之蝕刻被視為用 以形成較窄鰭之「第二」蝕刻(例如，在第一蝕刻之後)。
於區塊850上，電子裝置鰭之頂部表面及側壁被(例如，同時地)蝕刻以形成電子裝置已蝕刻鰭之單晶無缺陷的已蝕刻頂部表面及已蝕刻側壁。此可包括蝕刻以移除電子裝置鰭之頂部表面及側壁的介於5nm與15nm之間的厚度。此可包括同時地蝕刻電子裝置鰭407和408之頂部表面403及側壁113和115(例如，同時地)以形成較窄電子裝置鰭507和508之單晶無缺陷的已蝕刻頂部表面503及側壁513和515，如文中所述者。區塊850可包括針對圖5之文中的描述。區塊850可包括蝕刻電子裝置鰭之頂部表面及側壁以形成較窄的已蝕刻電子裝置鰭之較窄的已蝕刻單晶頂部表面及側壁。於某些情況下，區塊850包括維持(例如，不產生缺陷於)已蝕刻頂部表面503及側壁513和515之裝置鰭的頂部及側壁表面之單晶結構。用以形成鰭507及508之蝕刻可被描述為「第二」蝕刻(例如，用以形成較窄鰭)，諸如其中於圖2或4(或區塊820或845)上之蝕刻被視為用以形成較窄鰭之「第一」蝕刻(例如，在第二蝕刻之前)。
於某些情況下，區塊850包括使用下列之一者以蝕刻電子裝置鰭之頂部表面及側壁：(1)使用低離子能量電漿處理之氯基的化學、或(2)熱處理。於某些情況下，蝕刻電子裝置鰭之頂部表面及側壁包括藉由修整從大於10至30nm之裝置鰭的寬度到小於7nm至15nm之已蝕 刻鰭的寬度來形成已蝕刻鰭。
於區塊860上，於某些可選的情況下，第二單晶材料被沈積於或生長自已蝕刻窄鰭(例如，區塊850的)之頂部及側壁表面上。此可包括第二單晶材料被沈積或生長，而在區塊850中蝕刻電子裝置鰭之頂部表面及側壁以後，不破壞處理室之真空。第二單晶材料可具有不同於(例如，大於)第一單晶鰭材料之晶格間隔的晶格間隔。此可包括(在蝕刻以形成較窄鰭507和508之後不破壞處理室之真空)沈積第二單晶材料620於已蝕刻較窄鰭之頂部表面503及側壁513和515上，其中第二單晶材料具有不同於第一單晶鰭材料之晶格間隔的晶格間隔，如文中所述者。區塊860可包括針對圖6之文中的描述。
於區塊870上，於某些情況下，閘極被形成於第二單晶材料之上，且接面區被形成於鄰近且位於閘極之任一側上的第二單晶材料中。此可包括形成閘極701於第二單晶材料620之上，及形成接面區於第二單晶材料620中，如文中所述者。此可包括形成鰭結構680之SiGe材料620的包覆，可藉由下列方式而被形成：蝕刻鰭407(或107)以形成較窄的矽鰭507並沈積諸如(例如)材料620之電晶體元件，如文中所述者。此可包括形成裝置700之部分或所有，如文中所述者。區塊870可包括針對圖7之文中的描述。
因此，文中所述之製程可避免或減少矽鰭表面上之高能量離子轟擊、氧化及蝕刻殘餘，其會損害後續包覆或沈 積層之品質。因此，由於矽鰭頂部及側壁表面之晶體結構中的缺陷或其上的額外材料，後續包覆或沈積層生長之晶體結構將不包括缺陷。生長可提供其中可形成無缺陷的鰭基裝置及電晶體之電子裝置材料(例如，井及/或通道)。因此，避免或減少此轟擊、氧化及殘餘會增加電晶體性能。
此等電晶體可包括finfets、Ge包覆、SiGe通道、SiGe包覆、三閘極電晶體。此等電晶體可由高量架構來產生且可被實施以高量所製造之電腦系統架構特徵及介面。此等電晶體可被包括於或形成以超大型積體電路(VLSI)邏輯製程。
圖9闡明一計算裝置900，依據一實施方式。計算裝置900含有電路板902。電路板902可包括數個組件，包括(但不限定於)處理器904及至少一通訊晶片906。處理器904被實體地及電氣地連接至電路板902。於某些實施方式中，至少一通訊晶片906亦被實體地及電氣地連接至電路板902。於進一步實施方式中，通訊晶片906為處理器904之部分。
根據其應用，計算裝置900可包括其他組件，其可被或可不被實體地及電氣地連接至電路板902。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解 碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片906致能無線通訊，以供資料之轉移至及自計算裝置900。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片906可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置900可包括複數通訊晶片906。例如，第一通訊晶片906可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片906可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置900之處理器904包括封裝於處理器904內之積體電路晶粒。於某些實施方式中，積體電路晶粒包括其藉由外延地生長第二晶體材料620於已蝕刻的、薄化的第一晶體材料鰭(例如，507、508及510)之表面上所形 成的電晶體，該第一晶體材料鰭係藉由蝕刻第一晶體材料之較寬的鰭所形成，諸如參考圖1-8所描述者。於某些實施方式中，積體電路晶粒包括具有形成於且形成自寬的下鰭部584上之較窄的上鰭部582之電子裝置鰭，諸如參考圖1-8所描述者。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片906亦包括封裝於通訊晶片906內之積體電路晶粒。依據另一實施方式，一種包括通訊晶片之封裝係結合一或更多具有電晶體之鰭裝置，該些電晶體係藉由外延地生長第二晶體材料於已蝕刻的、薄化的第一晶體材料鰭之表面上來形成，該些第一晶體材料鰭係藉由蝕刻諸如上述的第一晶體材料之較寬鰭來形成。於進一步實施方式中，安裝於計算裝置900內之另一組件可含有微電子封裝，其包括具有諸如上述的包覆裝置層之鰭裝置。
於各種實施方式中，計算裝置900可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置900可為處理資料之任何其他電子裝置。
裝置
下列範例係有關於實施例。
範例1為一種用以形成電子裝置鰭之方法，包含：蝕刻掉介於第一單晶材料之基底的第一頂部表面區域之間的基底之厚度以形成在該些第一頂部表面區域底下之寬電子裝置鰭並形成介於該些第一頂部表面區域間之溝槽，該些寬電子裝置鰭具有寬單晶頂部表面及寬側壁；接著形成溝槽氧化物材料之第一厚度於該些溝槽中以及於該些第一頂部表面區域底下；及接著蝕刻該寬電子裝置鰭之該些寬單晶頂部表面及該些寬側壁之厚度以從該些寬鰭形成較窄的電子裝置鰭，該些較窄的電子裝置鰭具有與該些寬單晶頂部表面及該些寬側壁相同單晶晶格的較窄單晶頂部表面及較窄側壁，其中蝕刻該些寬單晶頂部表面及該些寬側壁之厚度包括移除該些寬單晶頂部表面及該些寬側壁之介於1nm與15nm間的厚度。
於範例2中，範例1之請求標的可選擇性地進一步包含：在蝕刻該些寬單晶頂部表面及該些寬側壁之厚度後，不破壞處理室之真空，沈積第二單晶材料於薄化的頂部表面及薄化的側壁上以形成包覆電子裝置鰭，其中該第二單晶材料具有不同於該第一單晶材料之晶格間隔的晶格間隔。
於範例3中，範例1之請求標的可選擇性地進一步包含：在蝕刻掉該基底之該厚度前，形成硬遮罩圖案於其中希望有該電子裝置鰭之頂部表面的該單晶基底之該些第一 頂部表面區域上；接著在蝕刻掉該基底之該厚度後，移除該些硬遮罩；接著沈積溝槽氧化物材料之第二厚度於其藉由蝕刻掉介於該些第一頂部表面區域間之該基底的該厚度所形成的該些溝槽中；接著拋光以移除該些第一頂部表面區域上方之該溝槽氧化物材料的第三厚度；接著在蝕刻該些寬單晶頂部表面及該些寬側壁之該厚度前，蝕刻掉該些溝槽中之該溝槽氧化物材料的第四厚度以暴露該些寬電子裝置鰭之該些寬單晶側壁並形成溝槽氧化物材料之該第一厚度。
於範例4中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含於該些較窄單晶頂部表面及較窄側壁中維持該些寬單晶頂部表面及該些寬側壁之單晶晶格結構。
於範例5中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含下列之一：(1)使用低離子能量電漿處理以使用氯基的化學來蝕刻、或(2)使用熱處理來蝕刻。
於範例6中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含使用氯基的化學及使用少於5kW的射頻能量來蝕刻介於10與40秒之間。
於範例7中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含使用氯基的化學及使用少於1kW的射頻能量來蝕刻介於10與40秒之 間。
於範例8中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含在HCl之存在下使用熱處理及使用少於攝氏900度的熱於外延沈積室中蝕刻介於30與120秒之間。
於範例9中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁包含在Cl2之存在下使用熱處理及使用少於攝氏700度的熱於外延沈積室中蝕刻介於30與120秒之間。
於範例10中，範例1之請求標的可選擇性地包括其中蝕刻該些寬單晶頂部表面及該些寬側壁之該厚度包括下列之一：(1)移除該些寬單晶頂部表面及該些寬側壁之介於8與10nm間的厚度，或者(2)藉由修整從大於10至30nm之該些寬鰭的寬度到小於7nm至15nm之該些較窄鰭的寬度來形成該些已蝕刻鰭。
於範例11中，範例1之請求標的可選擇性地進一步包含：在蝕刻該些寬單晶頂部表面及該些寬側壁之該厚度後，不破壞處理室之真空，沈積第二單晶材料於該些薄化的頂部表面及薄化的側壁上以形成包覆電子裝置鰭，其中該第二單晶材料具有不同於該第一單晶材料之晶格間隔的晶格間隔。
於範例12中，範例11之請求標的可選擇性地包括其中該第一單晶材料為矽而該第二單晶材料為矽鍺，及其中沈積該第二單晶材料包含沈積該第二單晶材料之介於5 nm與15nm間的厚度於該些薄化的頂部表面及薄化的側壁上。
於範例13中，範例11之請求標的可選擇性地包括其中包覆電子裝置鰭之寬度等於或小於20nm寬。
於範例14中，範例11之請求標的可選擇性地進一步包含從該些包覆電子裝置鰭形成PMOS裝置，其中形成該PMOS裝置包含：形成閘極於該第二單晶材料上；及鄰接於該閘極且以該第二單晶材料形成接面區。
範例15為一種電子裝置鰭，包含：形成於且自寬下鰭部上之較窄上鰭部，該些上和下部係形成自第一單晶材料之基底，該些上和下部係形成於該基底之第一頂部表面區域底下；該寬下鰭部具有寬單晶頂部表面及寬側壁於該些第一頂部表面區域間所形成的溝槽中之溝槽氧化物材料的第一厚度之間；及該較窄上鰭部具有與該些寬單晶頂部表面及該些寬側壁相同單晶晶格的較窄單晶頂部表面及較窄側壁，其中該些寬單晶頂部表面及該些寬側壁具有大於該些較窄單晶頂部表面及較窄側壁之厚度的介於1nm與15nm間的厚度，該較窄上鰭部暴露於該些溝槽中之溝槽氧化物材料的該第一厚度上方。
於範例16中，範例15之請求標的可選擇性地包括其中該些較窄頂部表面及較窄側壁係維持該些寬單晶頂部表面及該些寬側壁之單晶晶格結構。
於範例17中，範例15之請求標的可選擇性地包括其中該些寬頂部表面及該些寬側壁之厚度較該些較窄單晶頂 部表面及該些較窄側壁之厚度更寬8nm與10nm之間。
於範例18中，範例15之請求標的可選擇性地包括其中該些寬頂部表面及該些寬側壁之厚度係介於10nm與30nm之間，而該些較窄單晶頂部表面及該些較窄側壁之厚度係介於7nm與15nm之間。
於範例19中，範例15之請求標的可選擇性地進一步包含：第二單晶材料於該些薄化的頂部表面及薄化的側壁上以形成包覆電子裝置鰭，其中該第二單晶材料具有不同於該第一單晶材料之晶格間隔的晶格間隔。
於範例20中，範例19之請求標的可選擇性地包括其中該第一單晶材料為矽而該第二單晶材料為矽鍺，及其中該第二單晶材料包含該第二單晶材料之介於5nm與15nm間的厚度於該些薄化的頂部表面及該些薄化的側壁上。
於範例21中，範例16之請求標的可選擇性地包括其中包覆電子裝置鰭之寬度等於或小於20nm寬。
於範例22中，範例19之請求標的可選擇性地進一步包含形成自該些包覆電子裝置鰭之PMOS裝置，其中該PMOS裝置包含：於該第二單晶材料上之閘極；及鄰接於該閘極且以該第二單晶材料之接面區。
範例23為一種用以計算之系統，包含耦合至記憶體之微處理器，該微處理器具有至少一電子裝置鰭，其具有：形成於且自寬下鰭部上之較窄上鰭部，該些上和下部係形成自第一單晶材料之基底，該些上和下部係形成於該 基底之第一頂部表面區域底下；該寬下鰭部具有寬單晶頂部表面及寬側壁於該些第一頂部表面區域間所形成的溝槽中之溝槽氧化物材料的第一厚度之間；及該較窄上鰭部具有與該些寬單晶頂部表面及該些寬側壁相同單晶晶格的較窄單晶頂部表面及較窄側壁，其中該些寬單晶頂部表面及該些寬側壁具有大於該些較窄單晶頂部表面及較窄側壁之厚度的介於1nm與15nm間的厚度，該較窄上鰭部暴露於該些溝槽中之溝槽氧化物材料的該第一厚度上方。
於範例24中，範例23之請求標的可選擇性地包括其中較窄頂部表面及該些較窄側壁係維持該些寬單晶頂部表面及寬側壁之該單晶晶格結構；選擇性地進一步包含：第二單晶材料於該些薄化的頂部表面及薄化的側壁上以形成包覆電子裝置鰭，其中該第二單晶材料具有不同於該第一單晶材料之晶格間隔的晶格間隔。
範例25為一種包含用以執行申請專利範圍第1至14項的任一項之方法的機構之設備。
於以上說明中，為了解釋之目的，已提出數個特定細節以提供實施例之透徹瞭解。然而，熟悉此項技術人士將清楚一或更多其他實施例可被實施而無這些特定細節。所述之特定實施例不是被提供來限制本發明之實施例而是來闡明本發明之實施例。本發明之實施例的範圍並非由以上所提供的特定範例來決定而僅由底下的申請專利範圍來決定。於其他例子中，眾所周知的結構、裝置、及操作已被顯示於方塊圖形式或者無細節地，以避免妨礙對描述之瞭 解。在適當情況下，參考數字或參考數字之末端部已被重複於圖形中以指示相應的或類似的元件，其可選擇性地具有類似的特性。
亦應理解其涵蓋本說明書對於「一實施例」、「一個實施例」、「一或更多實施例」、或「不同實施例」(例如)之參考係表示特定特徵可被包括於實施例之實行中。類似地，應理解於說明書中各個特徵有時被組合在一起於單一實施例、圖形、或其描述中，以供解釋本發明及協助瞭解實施例之各個發明性形態的目的。然而，本發明之方法不應被解讀為反應一需要比各申請專利範圍中所明確記載之更多特徵的實施例。反之，如以下申請專利範圍所反應者，實施例之發明性形態可在於比單一所揭露實施例之所有特徵更少的特徵。例如，雖然以上說明及圖形係描述形成矽之鰭507及鍺或矽鍺之鰭680，但以上說明及圖形可應用於形成其他材料之鰭507和680，諸如形成InP或InAlAs之鰭507及InAlAs或InGaAs之鰭680。因此，接續著實施方式之申請專利範圍於此被清楚地併入此實施方式中，以各項申請專利範圍本身可獨立成為本發明之一分離的實施例。

Claims (20)

  1. 一種積體電路結構，包含：鰭部，具有下鰭部連續有上鰭部，該鰭部包含第一半導體材料，其中該上鰭部具有頂部與側壁，及其中該下鰭部具有頂部與側壁，該下鰭部的該頂部側向延伸超出該上鰭部的所述側壁；包覆層，於該上鰭部的所述頂部與側壁上，該包覆層包含與該第一半導體材料不同的第二半導體材料，及該包覆層在該下鰭部的該頂部上具有底部表面，其中該包覆層的最外表面與該下鰭部的所述側壁基本上共平面；閘極電極，在該包覆層的一部份之上並與之側向相鄰接；及閘極介電層，在該閘極電極與該包覆層之間，該閘極介電層在該包覆層上。
  2. 如申請專利範圍第1項之積體電路結構，更包含：隔離結構，側向鄰接該下鰭部，該隔離結構具有頂部大約與該下鰭部的該頂部共平面。
  3. 如申請專利範圍第1項之積體電路結構，其中該第一半導體材料包含矽，及該第二半導體材料包含矽與鍺。
  4. 如申請專利範圍第3項之積體電路結構，其中該第二半導體材料包含至少10%的鍺。
  5. 如申請專利範圍第3項之積體電路結構，其中該第二半導體材料包含至少30%的鍺。
  6. 如申請專利範圍第3項之積體電路結構，其中該第二半導體材料包含於30%與50%間的鍺。
  7. 如申請專利範圍第3項之積體電路結構，其中該第二半導體材料包含至少50%的鍺。
  8. 如申請專利範圍第1項之積體電路結構，其中該第一半導體材料包含矽，及該第二半導體材料包含鍺。
  9. 如申請專利範圍第8項之積體電路結構，其中該第二半導體材料包含100%的鍺。
  10. 如申請專利範圍第1項之積體電路結構，其中該包覆層被壓縮應變。
  11. 一種製造積體電路結構的方法，該方法包含：形成鰭部，其具有下鰭部連續有上鰭部，該鰭部包含第一半導體材料，其中該上鰭部具有頂部與側壁，及其中該下鰭部具有頂部與側壁，該下鰭部的該頂部側向延伸超出該上鰭部的所述側壁；在該上鰭部的所述頂部與側壁上，形成包覆層，該包覆層包含與該第一半導體材料不同的第二半導體材料，及該包覆層在該下鰭部的該頂部上具有底部表面，其中該包覆層的最外表面與該下鰭部的所述側壁基本上共平面；在該包覆層的一部份之上形成閘極電極並與之側向相鄰接；及在形成該閘極電極之前，在該包覆層之上形成閘極介電層，其中該閘極電極被形成在該閘極介電層之上。
  12. 如申請專利範圍第11項之方法，更包含：隔離結構，側向鄰接該下鰭部，該隔離結構具有頂部大約與該下鰭部的該頂部共平面。
  13. 如申請專利範圍第11項之方法，其中該第一半導體材料包含矽，及該第二半導體材料包含矽與鍺。
  14. 如申請專利範圍第13項之方法，其中該第二半導體材料包含至少10%的鍺。
  15. 如申請專利範圍第13項之方法，其中該第二半導體材料包含至少30%的鍺。
  16. 如申請專利範圍第13項之方法，其中該第二半導體材料包含於30%與50%間的鍺。
  17. 如申請專利範圍第13項之方法，其中該第二半導體材料包含至少50%的鍺。
  18. 如申請專利範圍第11項之方法，其中該第一半導體材料包含矽，及該第二半導體材料包含鍺。
  19. 如申請專利範圍第18項之方法，其中該第二半導體材料包含100%的鍺。
  20. 如申請專利範圍第11項之方法，其中該包覆層被壓縮應變。
TW106119474A 2013-12-23 2014-11-21 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統 TWI657507B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??PCT/US13/77593 2013-12-23
PCT/US2013/077593 WO2015099680A1 (en) 2013-12-23 2013-12-23 Pre-sculpting of si fin elements prior to cladding for transistor channel applications

Publications (2)

Publication Number Publication Date
TW201735173A TW201735173A (zh) 2017-10-01
TWI657507B true TWI657507B (zh) 2019-04-21

Family

ID=53479355

Family Applications (3)

Application Number Title Priority Date Filing Date
TW103140473A TWI597781B (zh) 2013-12-23 2014-11-21 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統
TW106119474A TWI657507B (zh) 2013-12-23 2014-11-21 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統
TW107120386A TWI703641B (zh) 2013-12-23 2014-11-21 電晶體及具有該電晶體的計算裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103140473A TWI597781B (zh) 2013-12-23 2014-11-21 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW107120386A TWI703641B (zh) 2013-12-23 2014-11-21 電晶體及具有該電晶體的計算裝置

Country Status (6)

Country Link
US (3) US9653584B2 (zh)
EP (1) EP3087590A4 (zh)
KR (1) KR102175547B1 (zh)
CN (1) CN105874573B (zh)
TW (3) TWI597781B (zh)
WO (1) WO2015099680A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
KR102274750B1 (ko) * 2015-01-27 2021-07-07 삼성전자주식회사 반도체 장치 제조 방법
TWI671819B (zh) * 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US9698225B2 (en) * 2015-07-07 2017-07-04 International Business Machines Corporation Localized and self-aligned punch through stopper doping for finFET
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9431486B1 (en) 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices
US9997615B2 (en) * 2015-11-30 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor structure with epitaxial growth structure
US10109739B2 (en) * 2016-04-15 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor
CN108878525A (zh) * 2017-05-09 2018-11-23 中芯国际集成电路制造(上海)有限公司 鳍式结构的制作方法
US9991262B1 (en) 2017-06-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device on hybrid substrate and method of manufacturing the same
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10818800B2 (en) * 2017-12-22 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
US10332999B1 (en) * 2018-03-09 2019-06-25 International Business Machines Corporation Method and structure of forming fin field-effect transistor without strain relaxation
US11004852B2 (en) * 2018-10-30 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10998311B2 (en) 2019-06-28 2021-05-04 International Business Machines Corporation Fabricating gate-all-around transistors having high aspect ratio channels and reduced parasitic capacitance
KR20210035449A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853882A (zh) * 2009-04-01 2010-10-06 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US20130334606A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US7250645B1 (en) 2004-01-22 2007-07-31 Advanced Micro Devices, Inc. Reversed T-shaped FinFET
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
JP5166458B2 (ja) 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8492235B2 (en) 2010-12-29 2013-07-23 Globalfoundries Singapore Pte. Ltd. FinFET with stressors
CN104137265B (zh) * 2011-12-22 2017-11-17 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
TW201335986A (zh) * 2012-02-23 2013-09-01 United Microelectronics Corp 鰭狀結構及其形成方法
US9012286B2 (en) * 2012-04-12 2015-04-21 Globalfoundries Inc. Methods of forming FinFET semiconductor devices so as to tune the threshold voltage of such devices
US9627245B2 (en) * 2014-03-05 2017-04-18 Globalfoundries Inc. Methods of forming alternative channel materials on a non-planar semiconductor device and the resulting device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853882A (zh) * 2009-04-01 2010-10-06 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US20130334606A1 (en) * 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with High Mobility and Strain Channel

Also Published As

Publication number Publication date
US20170222035A1 (en) 2017-08-03
US20160308032A1 (en) 2016-10-20
TW201535527A (zh) 2015-09-16
TWI703641B (zh) 2020-09-01
US10014412B2 (en) 2018-07-03
US20190006508A1 (en) 2019-01-03
EP3087590A1 (en) 2016-11-02
CN105874573A (zh) 2016-08-17
US9653584B2 (en) 2017-05-16
TW201907485A (zh) 2019-02-16
KR20160101900A (ko) 2016-08-26
US10396203B2 (en) 2019-08-27
WO2015099680A1 (en) 2015-07-02
TWI597781B (zh) 2017-09-01
EP3087590A4 (en) 2017-11-22
KR102175547B1 (ko) 2020-11-06
TW201735173A (zh) 2017-10-01
CN105874573B (zh) 2020-04-28

Similar Documents

Publication Publication Date Title
TWI657507B (zh) 用於形成電子裝置鰭的方法、電子裝置鰭以及具有電子裝置鰭的系統
US20230127985A1 (en) Techniques for achieving multiple transistor fin dimensions on a single die
TWI643342B (zh) 用於ｐｍｏｓ整合之第ｉｖ族電晶體
TWI675484B (zh) 形成鰭式場效電晶體半導體設備之低缺陷取代鰭部的方法及其所產生之設備
KR102252224B1 (ko) 트랜지스터 채널 응용예들에 대한 대체 게이트 프로세스 동안의 핀 스컬프팅 및 클래딩
EP3314644B1 (en) Replacement channel etch for high quality interface
TWI590337B (zh) 由增加有效閘極長度而增進閘極對電晶體通道的控制的技術
US20150115363A1 (en) Mechanisms for forming finfet device
KR20160136296A (ko) 핀 기반 nmos 트랜지스터를 위한 고 이동도 변형된 채널
TW201724351A (zh) 半導體裝置及其製造方法
TWI706475B (zh) 用以建立具有富含銦之側邊與底部表面的主動通道之設備及方法
TWI673872B (zh) 產生摻雜子結構用以減少微電子電晶體中的洩漏的裝置及方法
US10559683B2 (en) Apparatus and methods to create a buffer to reduce leakage in microelectronic transistors