CN105745769A - 在异质衬底上制造半导体结构的方法 - Google Patents

在异质衬底上制造半导体结构的方法 Download PDF

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Abstract

公开了一种用于在具有多深宽比掩模的异质衬底上形成无缺陷半导体结构的技术。多深宽比掩模包括形成在衬底上的第一层、第二层和第三层。第二层具有比分别在第一层中的第一开口和第三层中的第三开口要宽的第二开口。全部三个开口以公共中心轴为中心。从衬底的顶部表面生长半导体材料，并且横向地生长到第二开口内的第一层的顶部表面上。通过将第三层用作为蚀刻掩模，来蚀刻被布置在第三开口内并且位于第三开口的垂直下方的半导体材料，以使得横向地溢出到第一层的顶部表面上的保留材料形成保留结构。

Description

在异质衬底上制造半导体结构的方法
技术领域
本发明的实施例总体上涉及在异质衬底上制造半导体结构的方法。更具体而言，本发明的实施例涉及在电介质层上制造氮化镓结构的方法。
背景技术
氮化镓(GaN)是宽带隙半导体材料，该材料由于其与微电子器件(包括，但不限于，晶体管、发光二极管(LED)以及高功率晶体管器件)相关的有益特性而被广泛探索。当前，GaN直接地生长在诸如硅衬底之类的非原生(non-native)衬底上。当GaN生长在非原生衬底上时，会出现大幅的晶格失配。晶格失配导致线位错(threadingdislocation)缺陷在外延生长的GaN材料内传播。当前，常规的解决方案通过横向外延过生长(LEO)来生长高质量的GaN层，其中高质量的GaN横向地(<100>方向)生长在来自相邻沟槽的非GaN衬底上方。
附图说明
图1A-图1L示出了根据本发明的实施例的用于在异质衬底上形成半导体结构的方法的横截面视图、俯视图和等距视图。
图2A示出了根据本发明的实施例的具有形成在异质衬底上的半导体源极区、漏极区和沟道区的平面型器件的等距视图。
图2B示出了根据本发明的实施例的具有由被布置在异质衬底上的半导体材料形成的鳍部的finFET器件的等距视图。
图3示出了利用本发明的一种实施方式所实现的计算系统。
具体实施方式
描述了一种用于在异质衬底上制造半导体结构的方法。针对具体细节描述了本发明的实施例，以便提供对本发明的透彻理解。本领域技术人员将意识到，可以在没有这些具体细节的情况下实施本发明。在其它示例中，并未特别详细地描述公知的半导体工艺和装置，以免不必要地使本发明的实施例难以理解。另外，附图中所示出的各个实施例是说明性的表示，而并不一定按比例绘制。
本发明的实施例针对在异质衬底上制造半导体结构。在实施例中，初始地在半导体衬底上形成掩模。该掩模可以是由三层垂直堆叠的电介质层构成的多层掩模。然后形成通过全部三层的初始开口。每一层都具有开口，并且全部三个开口彼此对准，以使得半导体衬底被暴露。接着，第二开口横向地延伸，以使得第二开口宽于第一开口和第三开口。此后，半导体材料从衬底的顶部表面外延生长。当半导体材料生长到第一层上方时，其通过LEO开始横向地生长至较宽的第二开口中。接着，通过将第三层用作为自对准的蚀刻掩模，来蚀刻掉外延生长的半导体材料的缺陷部分。外延生长的半导体材料中的基本上没有缺陷的部分随后保留在多层掩模的第一层上。保留的无缺陷半导体材料形成与衬底(在该衬底之上形成半导体结构)异质的半导体结构。
图1A-图1L示出了根据本发明的实施例的用于在异质衬底上形成半导体结构的方法的横截面视图、俯视图和等距视图。
在图1A中，该方法以提供具有顶部表面103的衬底102而开始。衬底可以是任何适当的结构，例如单晶衬底或者绝缘体上硅(SOI)衬底。此外，衬底可以由任何适当的材料构成，例如，但不限于，硅(Si)、蓝宝石(Al2O3)、碳化硅(SiC)、砷化镓(GaAs)、以及磷化镓(GaP)。在一个实施例中，衬底是全局<100>定向的单晶硅衬底。
如图1B中所示出的，第一层104然后被布置在衬底102的顶部表面103上。第一层104具有厚度117和顶部表面105。第一层104可以由任何适当的电介质材料或绝缘材料构成，例如，但不限于，氮化硅(Si3N4)、二氧化硅(SiO2)、碳掺杂的氧化物或者低k电介质材料。在一个实施例中，第一层104是由SiO2构成的电介质层。另外，第一层104可以由任何适当的金属构成，例如，但不限于，氮化钛、钨或者氮化钽。第一层104可以用作为深宽比捕获(ART)层，以在半导体材料的外延生长期间捕获缺陷。因此，第一层104可以具有捕获期望数量的缺陷的厚度117。在一个实施例中，第一层104的厚度117小于在一个特定的实施例中，第一层104的厚度117的范围从至
接着，如图1C中所描绘的，第二层106形成在第一层104的顶部表面105上。第二层106具有厚度119和顶部表面107。第二层106可以由任何适当的电介质材料或绝缘材料构成，例如，但不限于，Si3N4、SiO2、碳掺杂的氧化物、或者低k电介质材料。另外，第二层106可以由任何适当的金属构成，例如，但不限于，氮化钛、钨或者氮化钽。第二层106的材料与第一层104的材料不同，以使得可以相对于第一层104选择性地蚀刻第二层106。即，蚀刻第二层106，并且基本上不蚀刻第一层104。例如，第二层106的蚀刻速率大幅高于第一层104的蚀刻速率，例如在一个实施例中为5:1的选择性比，或者在替代的实施例中为10:1的选择性比。在一个实施例中，第一层是SiO2层，第二层是Si3N4层。可以使第二层变宽，以允许半导体材料的LEO被布置在第一层104上。
随后，如图1D中所示出的，第三层108形成在第二层106上。第三层108具有厚度121和顶部表面109。第三层108可以由任何适当的电介质材料或绝缘材料构成，例如，但不限于，Si3N4、SiO2、碳掺杂的氧化物、或者低k电介质材料。此外，第三层108可以由任何适当的金属构成，例如，但不限于，氮化钛、钨或者氮化钽。在实施例中，第三层108的材料与第二层106的材料不同，以使得可以相对于第三层108选择性地蚀刻第二层106。另外，第三层108可以由与第一层104相同的材料构成。在一个实施例中，第一层和第三层是SiO2层，并且第二层是Si3N4层。在另一个实施例中，全部三层由不同的材料构成，以使得可以蚀刻任何一层而对任何其它层都具有选择性。第三层108可以用作为自对准的掩模层，以去除第一层和第二层内有缺陷的半导体材料。因此，第三层108的厚度121可以是任何适当的厚度，以蚀刻第一层104和第二层106内期望量的材料。通常，第三层108的厚度121大于第一层104的厚度117和第二层106的厚度119。在一些实施例中，厚度121大于组合的厚度117和119。在一个实施例中，第三层108的厚度121小于1μm。在一个特定的实施例中，第三层108的厚度121的范围从至1μm。
可以通过任何适当的均厚沉积(blanketdeposition)技术来形成第一层、第二层和第三层，例如，但不限于，化学气相沉积(CVD)和等离子体气相沉积(PVD)。另外，可以使用化学机械抛光(CMP)工艺来使电介质材料的顶部表面中的任何一个或多个顶部表面平坦化，从而形成均匀、平坦的层(如果期望的话)。
参照图1E，在形成第三层108之后，第一蚀刻工艺形成通过全部三层的初始开口150。初始开口150具有表示开口的中心的公共中心轴110。第一蚀刻工艺创建初始开口150，该初始开口150具有垂直对准的第一层内的侧壁124、第二层内的侧壁126和第三层内的侧壁128。初始开口150从第三层108的顶部表面109延伸深度132至衬底102的顶部表面122，以便暴露衬底102的顶部表面122。在一个实施例中，深度132的范围从至2μm。此外，初始开口150还可以具有宽度130和长度129，如图1E-1中所描绘的。长度129可以显著长于宽度130以形成沟槽。在一些实施例中，初始开口是具有从1:1至1:20的范围内的宽长比的沟槽。
可以通过通常用于形成多层电介质掩模中的垂直开口的任何适当的各向异性干法蚀刻工艺来形成初始开口。在一个实施例中，通过使用基于Cl2的反应气体的各向异性干法蚀刻工艺来形成初始开口。在另一个实施例中，通过使用基于氟的反应气体的各向异性干法蚀刻工艺来形成初始开口。
如图1E中还描绘的，衬底102的顶部表面122还可以被蚀刻为具有经改型的表面。在一个实施例中，顶部表面122还被蚀刻为具有V形凹槽轮廓。V形凹槽轮廓具有经改型的顶部表面122，该经改型的顶部表面122暴露全局<100>硅衬底内的<111>面并且会聚于最低点处。V形凹槽轮廓的一个优势是其允许外延生长的材料与非原生衬底之间更佳的晶格匹配。在另一个实施例中，顶部表面122是深V形凹槽轮廓，这在图1E中未示出。深V形凹槽轮廓是在形成于硅衬底内的沟槽的底部处形成的V形凹槽轮廓。衬底具有从经改型的顶部表面122的边缘向上延伸至第一层104的纵向侧壁。
可以通过任何典型的结晶蚀刻工艺来形成经改型的顶部表面122。在一个实施例中，通过湿法蚀刻工艺来形成经改型的顶部表面122。以举例而非限制的方式，可以利用活性溶液来蚀刻硅衬底，例如，但不限于，氢氧化钾(KOH)或者四甲基氢氧化铵(TMAH)。可以通过任何典型的各向异性干法蚀刻工艺、之后通过任何典型的结晶蚀刻工艺来形成深V形凹槽轮廓。在一个实施例中，通过使用基于Cl2的反应气体的各向异性干法蚀刻工艺、之后通过利用活性溶液(包括KOH)的湿法蚀刻工艺来形成深V形凹槽轮廓。
接着，如图1F中所示出的，横向延伸部120形成在第二开口116中。横向延伸部120使得第二层106的第二开口116宽于第一层104的第一开口114和第三层108的第三开口118。较宽的第二开口116形成第二层106内的吹出区域(blown-outregion)152。因此，形成多深宽比的掩模。吹出区域152允许半导体结构随后被布置在第一层104的顶部表面105上。如根据本公开内容将意识到的，横向延伸部120的距离可以取决于要被布置在吹出区域152内的半导体结构的尺寸。
各向同性的第二蚀刻工艺可以通过相对于第一层104和第三层108选择性地蚀刻第二层106来形成横向延伸部120。例如，如果第二层是Si3N4并且第一层和第三层是SiO2，则可以利用热磷酸(H3PO4)来湿法蚀刻Si3N4层。在160-165℃的工艺温度下的H3PO4湿法蚀刻剂溶液的情况下，可以观察到大于80:1的选择性。替代H3PO4，可以使用选择性干法蚀刻，例如四氟化碳(CF4)和O2。在CF4作为蚀刻剂气体(具有大约30sccm的O2流)的情况下，可以观察到大约40:1的选择性。还可以利用三氟化氮(NF3)和O2而非CF4和O2来选择性地蚀刻Si3N4层。在NF3作为蚀刻剂气体(具有大约45sccm的O2流)的情况下，可以观察到100:1的选择性。这些工艺气体主要去除Si3N4材料，同时保留SiO2材料基本上完整。
可以使用其它适当的工艺流程(不包括图1E-图1F中刚刚提到的工艺流程)，来在根据本发明的实施例的多深宽比的掩模中形成三个开口。例如，可以使用初始的各向异性蚀刻工艺来形成第三层中的开口。在此初始蚀刻之后，可以使用选择性的各向同性蚀刻来使第二开口横向地延伸，同时保留第一层和第三层基本上完整。随后，可以使用另一各向异性蚀刻来形成第一层中的开口，从而暴露衬底的顶部表面。此后，可以使用可选的结晶蚀刻来修改半导体衬底的顶部表面。无论如何，形成具有较宽的中间开口的多深宽比的掩模的任何方法可以是本发明的实施例中所预想到的适当方法。
图1G中所示，在相对于第一层104和第三层108选择性地蚀刻第二层106之后，半导体材料142在半导体衬底102的顶部表面122上外延生长。在实施例中，在表面122上外延生长的半导体材料142由以下材料构成：宽带隙材料(例如，具有大于2.0eV的带隙的任何材料)、III-V材料、锗、硅、或者在非原生衬底上的外延生长期间承受其晶体结构中的位错或堆叠缺陷的任何材料。在一个具体的实施例中，半导体材料142是GaN。在特定的实施例中，半导体材料142是GaN，并且半导体衬底102是硅。在替代的实施例中，半导体材料142由硅锗(SiGe)构成。
半导体材料142初始地在第一开口114的限定的边界内外延生长。由于第一侧壁124，半导体材料142不能够横向地生长。因此，半导体材料142在第一开口114内基本上垂直地生长。在外延生长期间半导体材料142中可能形成线位错缺陷140。这些缺陷可能是由半导体材料142与非原生衬底102之间的晶格失配引起的。非原生衬底可以是具有失配的晶格结构和/或失配的晶格常数的任何衬底，其中半导体材料外延生长在其顶部上。线位错缺陷140源自半导体衬底102的顶部表面122，并且传播通过半导体材料142。水平和对角传播的线位错缺陷在第一层104的第一侧壁124处终止。因此，极少的水平和对角传播的线位错缺陷在第一层104上方继续传播。相反，仅垂直传播的缺陷在第一层104上方继续传播。因此，第一层104的厚度117直接影响在第一层104上方传播的水平和对角传播的线位错缺陷140的量。例如，较大的第一层厚度117提供较大的第一侧壁124以捕获位错缺陷，从而显著地减小可以在第一层104上方传播的水平缺陷和对角缺陷的量。在一个实施例中，第一层104形成至足以捕获缺陷的厚度117。在实施例中，第一层104的厚度117小于在具体的实施例中，第一层104的厚度117的范围从至
当半导体材料142生长在第一层104上方时，半导体材料142横向生长至第二层106的吹出区域152中。半导体材料142横向延伸距离144至吹出区域152中。横向生长至吹出区域152中的半导体材料可以具有非常少的线位错缺陷140，这是因为水平和对角传播的缺陷140中的大部分缺陷已经终止于第一层104的第一侧壁124处。此外，垂直传播的缺陷不会横向传播至吹出区域152中。因此，横向生长到吹出区域152中的半导体材料是基本上高质量的材料，该材料显著地没有缺陷(“无缺陷”)。
因此，在多深宽比的掩模的吹出区域152内形成无缺陷的半导体材料113。在一个实施例中，吹出区域152的尺寸包含不限制无缺陷半导体材料113生长的厚度119和延伸区域120。无缺陷半导体材料113可以在吹出区域内横向生长，直到工艺时间结束为止。因此，横向生长可以在无缺陷半导体材料113到达第二侧壁126之前停止。因此，无缺陷半导体材料113不会与第二侧壁126聚结。另外，无缺陷半导体材料113还可以垂直生长，直到工艺时间结束为止。因此，垂直生长可以在无缺陷半导体材料113到达第三层108的底部表面111之前停止。因此，无缺陷半导体材料113不会与第三层108的底部表面111聚结。
在替代的实施例中，延伸区域120被设计为限制无缺陷半导体材料113的横向生长。例如，自限性工艺可以在吹出区域152内生长无缺陷半导体材料113。自限性工艺可以生长无缺陷半导体材料113，以使得该无缺陷半导体材料113与第二侧壁126聚结。此后，无论工艺气体是否继续流动，横向生长都停止。因此，延伸区域120的宽度可以确定无缺陷半导体材料113的确切宽度144。
在又一个替代实施例中，厚度119被设计为限制无缺陷半导体材料113的垂直生长。例如，自限性工艺可以生长无缺陷半导体材料113，以使得该无缺陷半导体材料113与第三层108的底部表面111聚结。此后，无论工艺气体是否继续流动，垂直生长都停止。因此，第二层106的厚度119可以确定无缺陷半导体材料113的确切高度146。此外，厚度119还可以被设计为限制无缺陷半导体材料113的横向生长。例如，自限性工艺可以生长无缺陷半导体材料113，以使得该无缺陷半导体材料113与第三层108的底部表面111聚结。因此，工艺气体停止流入吹出区域152中，并且防止无缺陷半导体材料113的进一步横向生长。因此，薄的第二层106可以引起窄的宽度144。在一个实施例中，第二层106的厚度119小于在一个具体的实施例中，第二层106的厚度119的范围从至
接着，如图1H中所示出的，通过各向异性的第三蚀刻工艺将包含缺陷140的半导体材料142蚀刻掉。第三蚀刻工艺将第三层108用作为蚀刻掩模。根据本发明的实施例，第三层108是由形成初始开口150的各向异性蚀刻工艺创建的自对准掩模。自对准的第三层108具有第三开口118和第三侧壁128，其中第三侧壁128与第一侧壁124基本上垂直对准。因此，第三层108可以用作为蚀刻掩模，以去除在第三开口118内并且位于第三开口118的垂直下方的有缺陷的半导体材料142。在替代的实施例中，第三开口118宽于第一开口114。因此，第一侧壁124和第三侧壁128未基本上垂直对准。因此，可以去除有缺陷的半导体材料142以及无缺陷的半导体材料113的一部分。任何适当的各向异性蚀刻工艺可以用作为第三蚀刻工艺，以去除有缺陷的半导体材料142。在一个实施例中，第三蚀刻工艺是各向异性的干法蚀刻工艺，其使用Cl2等离子体来去除有缺陷的GaN材料。
由于多深宽比的掩模具有自对准的第三层108，因此不需要单独的光刻步骤来去除有缺陷的半导体材料142。现有技术方法不利地需要单独的光刻步骤来蚀刻掉半导体结构的有缺陷的部分。这种光刻步骤需要严格的临界对准，该对准非常容易受未对准问题的影响。然而，通过去除这些严格的光刻步骤，本发明的实施例可以减小生产成本。另外，由于较少受限的注册要求，多深宽比的掩模的自对准特性还可以允许在IC器件中的半导体结构112的密集集成。
如图1H中所描绘的，无缺陷半导体结构112具有一对相对的半导体侧壁136和138。更具体而言，半导体结构112具有内部半导体侧壁136和外部半导体侧壁138。内部半导体侧壁136与第一层104的第一侧壁124基本上垂直地对准。无缺陷半导体结构112具有宽度144和高度146。如上面讨论的，可以根据沉积时间或者吹出区域152的设计来确定宽度144和高度146。
在从掩模蚀刻掉有缺陷的GaN材料之后，在异质衬底上形成半导体结构的方法现在结束。然而，随后可以执行各种工艺，以使结构112形成为更实用的结构。例如，如图1I中所描绘的，可以使用第四蚀刻工艺来去除多深宽比的掩模的第二层106和第三层108。第四蚀刻工艺可以是工业中通常用于去除电介质材料层的任何适当的工艺。在第四蚀刻工艺之后，仅无缺陷半导体结构112保留在第一层104的顶部表面105上。无缺陷半导体结构112具有宽度144和高度146。在实施例中，保留的无缺陷半导体结构112的内部半导体侧壁136与第一层104的第一侧壁124基本上垂直地对准。
相应的图1I-1描绘了在去除第二掩模层106和第三掩模层108之后的多深宽比的掩模的俯视图。第一开口114暴露衬底102的顶部表面122。无缺陷半导体结构112保留在第一层104的顶部表面105上。无缺陷半导体结构112的内部半导体侧壁136与位于内部半导体侧壁136正下方的第一层104的第一侧壁124垂直地对准。在实施例中，无缺陷半导体结构112具有大致围绕第一开口114的周边形成的宽度144。根据本发明的实施例，无缺陷半导体结构112的较长侧可以用于形成半导体器件的有源区。在一个实施例中，无缺陷半导体结构112的较长侧用于形成finFET晶体管器件的鳍部。
参照图1I-2，该图示描绘了在器件裁剪(devicecropping)之后无缺陷半导体结构112的俯视图。根据本发明的实施例，一组鳍部112A和112B被布置在第一层104的顶部表面105上。可以通过任何适当的掩模和蚀刻技术来执行器件裁剪。如图1I-2中所描绘的，实施例可以具有得到的鳍部112A和112B，其具有长度129和宽度144。这种鳍部结构例如可以操作为用于集成芯片(IC)器件中的晶体管应用(例如，平面型晶体管和finFET晶体管)的鳍部结构。鳍部112A和112B的内部半导体侧壁136与第一层104的第一侧壁124垂直地对准。第一开口114暴露衬底102的顶部表面122。虽然形成根据本发明的实施例的半导体结构的方法可能需要器件裁剪蚀刻工艺，但是与光刻法中对于形成掩模以去除窄开口内的有缺陷材料的要求相比，在光刻法中对于器件裁剪的临界尺寸要求要不严格得多。因此，不仅出于经济原因(例如，减小成本)，而且出于生产的原因(例如，增加生产量并减少周转时间)，利用较不严格的光刻工艺来替换较严格的光刻工艺是有利的。
参照图1J，在器件裁剪之后，浅沟槽隔离(STI)材料150被均厚沉积在第一层104、衬底102和无缺陷半导体结构112的暴露的表面上方。STI150可以是任何适当的绝缘层，例如二氧化硅。可以通过以下技术来沉积STI层150：化学气相沉积(CVD)、等离子体气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、或者用于在具有沟槽的衬底上形成低k电介质材料的均厚沉积的任何其它适当的技术。在一个实施例中，沉积STI材料150的方法是通过CVD。
如图1K中所示出的，在沉积STI150之后，可以通过任何适当的平坦化工艺(例如，CMP)来将STI150平坦化至无缺陷半导体结构112的顶部表面154。在平坦化工艺之后无缺陷半导体结构112具有平坦的顶部表面154。无缺陷半导体结构112具有通过无缺陷半导体材料113的LEO形成的宽度144。在实施例中，吹出区域152的尺寸确定无缺陷半导体结构112的宽度144。在一些实施例中，STI150的平坦化引起形成STI结构的两个部分：STI150A和STI150B。STI150A和150B的顶部表面152与无缺陷半导体结构112的顶部表面154基本上共面。STI150B被布置在衬底102的顶部上，并且与第一层104的第一侧壁124和无缺陷半导体结构112的内部半导体侧壁136直接相邻。另外，STI150A被布置在第一层104的顶部表面105上，并且与无缺陷半导体结构112的外部半导体侧壁138直接相邻。因此，无缺陷半导体结构112具有用于形成器件(例如，平面型MOSFET晶体管)的暴露的顶部表面154。
图2A示出了根据本发明的实施例的在无缺陷半导体结构112上形成的平面型MOSFET器件的等距视图。图1K中所描绘的虚线矩形框示出了图2A的横截面视平面。
图2A中所示，平面型MOSFET器件由被布置在无缺陷半导体结构112的顶部表面154的一部分上方的栅极电极160形成。无缺陷半导体结构112具有宽度144。在实施例中，无缺陷半导体结构112的宽度144被选择为提供用于形成平面型MOSFET晶体管的期望的栅极宽度。此外，无缺陷半导体结构112延伸MOSFET器件的距离129。栅极电极106可以由任何适当的材料构成，并且通过本领域通常使用的任何适当的技术来形成。被直接布置在无缺陷半导体结构112与栅极电极160之间的是栅极电介质162。栅极电介质162可以是通过本领域公知的任何技术所形成的氧化物材料，例如二氧化硅。另外，由无缺陷半导体结构112的被布置在栅极电极160下方并且在栅极电介质162正下方的部分来形成沟道区。由无缺陷半导体结构112的被布置在与沟道区直接相邻并且在沟道区的相对侧的部分来形成源极区168和漏极区164。
此外，平面型MOSFET器件包括第一电介质104和第二电介质150。第一电介质104被直接布置在无缺陷半导体结构112下方。第一电介质104将无缺陷半导体结构112的底部表面149电绝缘。第二电介质150包括两部分：第一部分150A和第二部分150B。第一部分150A被直接布置在第一电介质层104的顶部表面105上，并且紧邻无缺陷半导体结构112的外部半导体侧壁138。第二部分150B被直接布置在半导体衬底102的顶部表面122上，并且紧邻无缺陷半导体结构112的内部半导体侧壁136以及第一层104的第一侧壁124。第二电介质150将无缺陷半导体结构112的相对的半导体侧壁136和138电绝缘。在一个实施例中，内部半导体侧壁136和第一侧壁124彼此基本上垂直地对准。第三层掩模108的自对准特性使得内部半导体侧壁136和第一侧壁124彼此基本上垂直地对准。另外，在一个实施例中，STI150的顶部表面152与无缺陷半导体结构112的顶部表面154基本上共面。
参照图1L中所描绘的替代的实施例，在平坦化STI150之后，单独的蚀刻工艺(例如，HF湿法蚀刻工艺)进一步去除STI150，以便形成非平面型器件(例如，三栅极晶体管或finFET晶体管)。在单独的蚀刻工艺之后，STI150的顶部表面152在无缺陷半导体结构112的顶部表面154下方并且在第一电介质层104的顶部表面105上方。因此，暴露了无缺陷半导体结构112的顶部表面154以及内部半导体侧壁136和外部半导体侧壁138的一部分。STI150B被布置在衬底102的顶部上，并且与第一侧壁124直接相邻。在一个实施例中，STI150B还与无缺陷半导体结构112的内部半导体侧壁136的仅一部分相邻。STI150A形成在第一电介质层104的顶部上，并且与无缺陷半导体结构112的内部半导体侧壁136的仅一部分直接相邻。暴露的顶部表面154以及内部半导体侧壁136和外部半导体侧壁138因此可以形成用于形成finFET晶体管的鳍部结构。
如所知的，finFET是围绕半导体材料的细条(通常被称为鳍部)构建的晶体管。该晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区以及漏极区。器件的导电沟道驻留在栅极电介质下面的鳍部的外侧。具体而言，电流沿着鳍部的两侧(与衬底表面垂直的侧)并且沿着鳍部的顶部(与衬底表面平行的侧)流动。由于这种配置的导电沟道基本上沿着鳍部的三个不同的外部、平面区域驻留，因此这种finFET设计有时被称为三栅极finFET。
图2B示出了根据本发明的实施例的在无缺陷半导体结构112上形成的这种finFET晶体管的等距视图。图1L中所描绘的虚线矩形框示出了图2B的横截面视平面。
如图2B中所示出的，由围包在无缺陷半导体结构112的三个暴露的表面的一部分周围的栅极电极160来形成非平面型finFET器件。无缺陷半导体结构112是具有宽度144的鳍部。在实施例中，鳍部112的宽度144被选择为提供用于形成finFET晶体管的期望的栅极宽度。此外，无缺陷半导体结构112延伸finFET器件的距离129。被直接布置在鳍部112与栅极电极160之间的是栅极电介质162。栅极电介质162接触鳍部112的顶部表面154以及内部侧壁136和外部侧壁138的一部分。另外，由鳍部112的被直接布置在电介质层162下方并且与电介质层162相邻的部分来形成沟道区。由鳍部112的被布置在与沟道区直接相邻并且在沟道区相对侧的部分来形成源极区168和漏极区164。在实施例中，无缺陷半导体结构112的宽度144被选择为提供用于形成finFET晶体管的期望的栅极宽度。
非平面型finFET器件还包括被直接布置在鳍部112下方的第一电介质104。第二电介质150包括两部分：第一部分150A和第二部分150B。第一部分150A被直接布置在第一电介质层104的顶部表面105上，并且紧邻鳍部112的外部半导体侧壁138的一部分。第二部分150B被直接布置在半导体衬底102的顶部表面122上，并且紧邻第一层104的第一侧壁124以及鳍部112的内部半导体侧壁136的一部分。在一个实施例中，内部半导体侧壁136和第一侧壁124彼此基本上垂直地对准。第三层掩模108的自对准特性使得内部半导体侧壁136和第一侧壁124彼此基本上垂直地对准。在实施例中，第二电介质150的顶部表面152在鳍部112的顶部表面下方，并且在第一电介质104的顶部表面105上方。
图3示出了利用本发明的一种实施方式所实现的计算系统300。计算系统300容纳板302。板302可以包括多个组件，包括，但不限于，处理器304和至少一个通信芯片306。处理器304物理地耦合并电耦合到板302。在一些实施方式中，至少一个通信芯片306也物理地耦合并电耦合到板302。在另外的实施方式中，通信芯片306是处理器304的一部分。
取决于计算设备300的应用，计算设备300可以包括其它组件，这些其它组件可能或者可能没有物理地耦合并电耦合到板302。这些其它组件包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多功能光盘(DVD)等等)。
通信芯片306实现了用于往来于计算设备300而进行数据的传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中相关联的设备可能不包含任何线。通信芯片306可以实现多个无线标准或协议中的任何标准或协议，包括，但不限于，Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及以上的任何其它无线协议。计算设备300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短距离的无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片306可以专用于较长距离的无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
计算设备300的处理器304包括被封装在处理器304内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式形成的一个或多个器件，例如具有覆盖层的气隙互连件。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以被储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片306还包括被封装在通信芯片306内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施方法形成的一个或多个器件，例如从异质衬底上的半导体结构形成的晶体管。
在另外的实施方式中，容纳在计算设备300内的另一个组件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式形成的一个或多个器件，例如具有覆盖层的气隙互连件。
在各种实施方式中，计算设备300可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频记录器。在另外的实施方式中，计算设备300可以是处理数据的任何其它电子设备。
在实施例中，一种形成半导体结构的方法包括：在衬底上形成包括第一层、第二层和第三层的掩模；所述第一层具有暴露所述衬底的顶部表面的第一开口，所述第一开口具有第一宽度和第一侧壁；所述第二层具有暴露所述衬底的顶部表面以及所述第一层的顶部表面的第二开口，所述第二开口具有第二宽度和第二侧壁，所述第二宽度大于所述第一宽度；并且所述第三层具有暴露所述衬底的顶部表面的第三开口，所述第三开口具有第三宽度和第三侧壁，其中，所述第一开口、所述第二开口和所述第三开口以公共中心轴为中心；从所述衬底的顶部表面生长半导体材料并且横向地生长至所述第一层的顶部表面上；以及通过将所述第三层用作为蚀刻掩模，来蚀刻被布置在所述第三开口内并且在所述第三开口的垂直下方的所述半导体材料，以使得横向地溢出至所述第一层的顶部表面上的所述半导体材料形成保留结构。在替代的实施例中，在衬底上形成包括第一层、第二层和第三层的掩模还包括：将所述第一层、所述第二层和所述第三层沉积在所述衬底上，所述第二层形成在所述第一层上方并且在所述第三层下方；形成通过所述第一层、所述第二层和所述第三层的初始开口；以及利用对所述第一层和所述第三层具有选择性的蚀刻工艺，从所述初始开口内蚀刻所述第二层。在另一个实施例中，形成半导体结构的所述方法还包括：去除所述第二层和所述第三层；将电介质材料均厚沉积在所述衬底的顶部表面、所述第一层的顶部表面、所述第一侧壁以及所述保留结构的暴露的表面上；以及将所述电介质材料平坦化至所述保留结构的顶部表面。在又一个实施例中，形成半导体结构的所述方法还包括：去除所述电介质材料的一部分，以暴露所述保留结构的顶部表面以及所述保留结构的两个相对侧壁的一部分。
在替代的实施例中，所述平坦化形成所述保留结构上的平坦的顶部表面。在另一个实施例中，所述半导体材料包括由以下各项构成的组中的至少一种元素：III-V半导体材料、镓、氮、锗和硅。在又一个实施例中，所述半导体材料包括GaN。在一个实施例中，所述半导体材料包括SiGe。在一个其它实施例中，所述衬底包括硅。在另一个实施例中，所述第一层、所述第二层和所述第三层是金属层。在又一个实施例中，所述第一层、所述第二层和所述第三层是电介质层。在一个实施例中，所述第二层包括与所述第一层和所述第三层的材料不同的材料。在替代的实施例中，所述第二层能够相对于所述第一层和所述第三层被选择性地蚀刻。在另一个实施例中，所述第二层包括氮化硅，并且所述第一层和所述第三层包括二氧化硅。在又一个实施例中，蚀刻所述半导体材料是各向异性的蚀刻工艺。在实施例中，所述第三宽度等于所述第一宽度。在替代的实施例中，所述第三宽度大于所述第一宽度。在另一个的实施例中，所述衬底的顶部表面是经改型的表面。在又一个实施例中，所述经改型的表面包括V形凹槽轮廓。在一个其它实施例中，所述V形凹槽轮廓暴露所述衬底中的<111>平面。
在实施例中，一种半导体结构包括：第一层，所述第一层被布置在衬底上，所述第一层具有暴露所述衬底的顶部表面的开口，所述开口具有第一侧壁；半导体结构，所述半导体结构被布置在所述第一层的顶部表面上，所述半导体结构具有一对相对的内部半导体侧壁和外部半导体侧壁，其中，所述内部半导体侧壁和所述第一侧壁彼此垂直地对准；以及第二层，所述第二层被布置为与所述内部半导体侧壁相邻、与电介质侧壁相邻、并且在所述衬底的顶部表面上。在另一个实施例中，所述第二层还被布置为与所述外部半导体侧壁相邻并且在所述第一层上。在一个实施例中，所述第二层的顶部表面与所述半导体结构的顶部表面共面。在一个其它实施例中，所述第二层低于所述半导体结构的顶部表面，并且在所述第一层的顶部表面上方。在另一个实施例中，所述半导体结构具有暴露的顶部表面以及所述内部半导体侧壁和所述外部半导体侧壁的暴露的部分。在又一个实施例中，所述半导体结构包括从由以下各项构成的组中的至少一种元素中选择的材料：III-V半导体材料、镓、氮、锗和硅。在实施例中，所述半导体结构包括GaN。在替代的实施例中，所述半导体结构包括SiGe。在另一个实施例中，所述衬底包括硅。在又一个实施例中，所述衬底的顶部表面是经改型的表面。
在利用本发明的各个方面时，对于本领域技术人员将变得显而易见的是，以上实施例的组合或变型可以用于形成从异质衬底上的半导体结构所形成的晶体管。虽然用特定于结构特征和/或方法动作的语言描述了本发明的实施例，但是要理解的是，所附权利要求书中所限定的本发明不一定限于所描述的特定特征或动作。相反，所公开的特定特征和动作应被理解为有助于对本发明的实施例进行说明的所要求保护的发明的特别得体的实施方式。

Claims (25)

1.一种形成半导体结构的方法，包括：
在衬底上形成包括第一层、第二层和第三层的掩模；
所述第一层具有暴露所述衬底的顶部表面的第一开口，所述第一开口具有第一宽度和第一侧壁；
所述第二层具有暴露所述衬底的所述顶部表面以及所述第一层的顶部表面的第二开口，所述第二开口具有第二宽度和第二侧壁，所述第二宽度大于所述第一宽度；并且
所述第三层具有暴露所述衬底的所述顶部表面的第三开口，所述第三开口具有第三宽度和第三侧壁，其中，所述第一开口、所述第二开口和所述第三开口以公共中心轴为中心；
从所述衬底的所述顶部表面生长半导体材料，并且横向地生长至所述第一层的所述顶部表面上；以及
通过将所述第三层用作为蚀刻掩模，来蚀刻被布置在所述第三开口内并且在所述第三开口的垂直下方的所述半导体材料，以使得横向地溢出至所述第一层的所述顶部表面上的所述半导体材料形成保留结构。
2.根据权利要求1所述的方法，其中，在衬底上形成包括第一层、第二层和第三层的所述掩模包括：
将所述第一层、所述第二层和所述第三层沉积在所述衬底上，所述第二层形成在所述第一层上方并且在所述第三层下方；
形成通过所述第一层、所述第二层和所述第三层的初始开口；以及
利用对所述第一层和所述第三层具有选择性的蚀刻工艺，从所述初始开口内蚀刻所述第二层。
3.根据权利要求1所述的方法，还包括：
去除所述第二层和所述第三层；
将电介质材料均厚沉积在所述衬底的所述顶部表面、所述第一层的所述顶部表面、所述第一侧壁以及所述保留结构的暴露的表面上；以及
将所述电介质材料平坦化至所述保留结构的顶部表面。
4.根据权利要求3所述的方法，还包括：去除所述电介质材料的一部分，以暴露所述保留结构的顶部表面以及所述保留结构的两个相对侧壁的一部分。
5.根据权利要求3所述的方法，其中，所述平坦化形成所述保留结构上的平坦的顶部表面。
6.根据权利要求1所述的方法，其中，所述半导体材料包括由以下各项构成的组中的至少一种元素：III-V半导体材料、镓、氮、锗和硅。
7.根据权利要求6所述的方法，其中，所述半导体材料包括GaN。
8.根据权利要求6所述的方法，其中，所述半导体材料包括SiGe。
9.根据权利要求1所述的方法，其中，所述衬底包括硅。
10.根据权利要求1所述的方法，其中，所述第一层、所述第二层和所述第三层是金属层。
11.根据权利要求1所述的方法，其中，所述第一层、所述第二层和所述第三层是电介质层。
12.根据权利要求11所述的方法，其中，所述第二层包括与所述第一层和所述第三层的材料不同的材料。
13.根据权利要求12所述的方法，其中，所述第二层能够相对于所述第一层和所述第三层被选择性地蚀刻。
14.根据权利要求13所述的方法，其中，所述第二层包括氮化硅，并且所述第一层和所述第三层包括二氧化硅。
15.根据权利要求1所述的方法，其中，蚀刻所述半导体材料的是各向异性的蚀刻工艺。
16.根据权利要求1所述的方法，其中，所述第三宽度等于所述第一宽度。
17.根据权利要求1所述的方法，其中，所述第三宽度大于所述第一宽度。
18.一种半导体结构，包括：
第一层，所述第一层被布置在衬底上，所述第一层具有暴露所述衬底的顶部表面的开口，所述开口具有第一侧壁；
半导体结构，所述半导体结构被布置在所述第一层的顶部表面上，所述半导体结构具有一对相对的内部半导体侧壁和外部半导体侧壁，其中，所述内部半导体侧壁与第一侧壁彼此垂直地对准；以及
第二层，所述第二层被布置为与所述内部半导体侧壁相邻、与电介质侧壁相邻、并且在所述衬底的所述顶部表面上。
19.根据权利要求18所述的晶体管结构，其中，所述第二层还被布置为与所述外部半导体侧壁相邻并且在所述第一层上。
20.根据权利要求18所述的晶体管结构，其中，所述第二层的顶部表面与所述半导体结构的顶部表面共面。
21.根据权利要求18所述的晶体管结构，其中，所述第二层的顶部表面低于所述半导体结构的顶部表面，并且在所述第一层的顶部表面上方。
22.根据权利要求18所述的晶体管结构，其中，所述半导体结构包括从由以下各项构成的组中的至少一种元素中选择的材料：III-V半导体材料、镓、氮、锗和硅。
23.根据权利要求22所述的晶体管结构，其中，所述半导体结构包括GaN。
24.根据权利要求22所述的晶体管结构，其中，所述半导体结构包括SiGe。
25.根据权利要求18所述的晶体管结构，其中，所述衬底的所述顶部表面是经改型的表面。
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