CN105874587B - Si沟槽中的ⅲ-n器件 - Google Patents

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Abstract

形成了包括衬底的部分的沟槽。成核层沉积在衬底的位于沟槽内的部分上。Ⅲ‑N材料层沉积在成核层上。Ⅲ‑N材料层横向生长在沟槽之上。器件层沉积在横向生长的Ⅲ‑N材料层上。在横向生长的材料上获得低缺陷密度区域，并且所述低缺陷密度区域用于在Si衬底上的对Ⅲ‑N材料的电子器件制作。

Description

SI沟槽中的Ⅲ-N器件
技术领域
本文中所描述的实施例涉及电子系统制造的领域，具体而言，涉及制造基于Ⅲ-N材料的器件。
背景技术
典型地，基于Ⅲ-N材料的晶体管用于高电压和高频率的应用。基于Ⅲ-N材料的器件可以是片上系统(“SoC”)应用的候选，例如功率管理集成电路(“IC”)和射频(“RF”)功率放大器的候选。通常，由于Ⅲ-N材料与硅的不同性质，基于Ⅲ-N材料的器件与硅(“Si”)衬底的共同集成然而是具大挑战。例如，在GaN材料与沿<100>晶体取向的Si晶片之间的晶格失配约为41％。典型地，Ⅲ-N材料与硅之间的大晶格失配导致生长在Si上的Ⅲ-N材料上的高缺陷密度。例如，在GaN与Si之间的热膨胀系数上的失配约为116％。典型地，在Ⅲ-N材料与Si之间的热膨胀系数上的大失配导致生长在Si上的Ⅲ-N材料上的表面破裂。这些缺陷显著地降低了Ⅲ-N材料中的载流子(例如，电子、空穴或两者)的迁移率，并且还可能导致低产量和可靠性问题。
目前，Ⅲ-N材料在Si(100)晶片上的生长需要厚且复杂的缓冲层。典型地，通过越过整个Si晶片的覆盖式外延生长工艺，Ⅲ-N材料形成在厚且复杂的缓冲层上。覆盖式外延生长工艺不是区域选择性的或者是图案特定的。覆盖式方法不允许在管芯上并排地共同集成Si互补金属氧化物半导体(“CMOS”)电路和基于Ⅲ-N的器件两者。另外，生长厚且复杂的缓冲层需要大量时间，这可能不适用于大量生产。
如此，现有的技术不会为Ⅲ-N晶体管和Si互补金属氧化物半导体(“CMOS”)电路两者的共集成提供途径。
附图说明
通过参考以下描述和用于示出本发明的实施例的附图，可以最好地理解本发明的实施例。在附图中：
图1示出了根据一个实施例的电子器件结构100的三维(“3D”)视图。
图2A示出了根据一个实施例的电子器件结构的侧视图。
图2B是根据一个实施例的在衬底上沉积绝缘层之后的类似于图2A的视图。
图2C是根据一个实施例的将绝缘层图案化之后的类似于图2b的视图。
图2D是根据一个实施例的对经图案化的绝缘层进行蚀刻并且去除掩模层之后的类似于图2C的视图。
图2E是根据一个实施例的在衬底的所暴露的部分上沉积沟槽层之后的类似于图2D的视图。
图2F是根据一个实施例的去除沟槽层的顶部部分以暴露绝缘层块体之后的类似于图2E的视图。
图2G是根据一个实施例的去除绝缘层块体以形成沟槽之后的类似于图2F的视图。
图2H是根据一个实施例在衬底的位于沟槽内的所暴露的部分上选择性地沉积成核层之后的类似于图2G的视图。
图2I是根据一个实施例的在成核层上沉积Ⅲ-N材料层之后的类似于图2H的视图。
图2J是根据一个实施例的在沟槽之上横向生长Ⅲ-N材料层之后的类似于图2I的视图。
图2K是根据一个实施例的在横向生长的Ⅲ-N材料层之上沉积器件层之后的视图。
图2L是根据一个实施例的在衬底的位于沟槽内的所暴露的部分上沉积成核层之后的类似于图2G的视图。
图2M是根据一个实施例的在成核层上沉积Ⅲ-N材料层之后的类似于图2L的视图。
图2N是根据一个实施例的在横向生长在沟槽之上的Ⅲ-N材料层之上沉积器件层之后的类似于图2M的视图2900。
图3A是根据一个实施例的电子器件结构的侧视图。
图3B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图3A的视图。
图3C是根据一个实施例的在衬底的位于V形沟槽内的部分上沉积成核层之后的类似于图3B的视图。
图3D是根据一个实施例的在成核层上沉积Ⅲ-N材料层之后的类似于图3C的视图。
图3E是根据一个实施例的在横向生长的Ⅲ-N材料层之上沉积器件层之后的类似于图3D的视图。
图3F是根据另一个实施例的在衬底的位于V形沟槽内的部分上沉积成核层之后的类似于图3B的视图。
图3G是根据另一个实施例的在位于衬底的V形槽上的成核层上的横向生长的Ⅲ-N材料层之上的封盖层上沉积器件层之后的类似于图3B的视图。
图4A是根据一个实施例的电子器件结构的侧视图。
图4B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图4A的视图。
图4C是根据另一个实施例的在位于衬底的梯形沟槽上的成核层上的横向生长的Ⅲ-N材料层之上的封盖层上沉积器件层之后的类似于图4B的视图。
图4D是根据另一个实施例的在位于衬底的梯形沟槽上的成核层之上的Ⅲ-N材料层之上的封盖层上沉积器件层之后的类似于图4B的视图。
图5A是根据一个实施例的电子器件结构的侧视图。
图5B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图5A的视图。
图5C是根据另一个实施例的在位于衬底的圆形沟槽上的成核层上的Ⅲ-N材料层之上的封盖层上沉积器件层之后的类似于图5B的视图。
图5D是根据另一个实施例的在位于衬底的圆形沟槽上的成核层之上的Ⅲ-N材料层之上的封盖层上沉积器件层之后的类似于图5B的视图。
图6A示出了根据一个实施例的A型沟槽的扫描电子显微镜(“SEM”)图像。
图6B示出了根据一个实施例的B型沟槽的SEM图像。
图6C示出了根据一个实施例的C型沟槽的SEM图像。
图6D示出了根据一个实施例的D型沟槽的SEM图像。
图7示出了根据一个实施例的从A型沟槽生长的GaN层的截面透射电子显微镜(“XTEM”)图像。
图8示出了根据一个实施例的计算设备。
具体实施方式
在以下描述中，阐述了诸如具体材料、元件尺寸等的大量具体细节，以便提供对如本文中所描述的实施例中的一个或多个实施例的透彻理解。然而，对本领域普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践如本文中所描述的一个或多个实施例。在其它实例中，并没有很详细地描述半导体制作过程、技术、材料、设备等，以避免不必要地使本发明难以理解。
尽管在附图中描述并示出了某些示例性的实施例，但要当理解的是，这些实施例仅仅是说明性的而不是限制性的，并且实施例并不被限制为所示出的和所描述的具体构造和布置，因为对于本领域普通技术人员来说可以发生修改。
在整个说明书中对“一个实施例”、“另一个实施例”、或“实施例”的引用表示在至少一个实施例中包括结合实施例所描述的特定特征、结构或特性。因此，在整个说明书中的各处出现的诸如“一个实施例”和“实施例”之类的短语不一定全都指代相同的实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定特征、结构、或特性。
此外，创造性的方面在于少于单个所公开的实施例中的所有特征。因此，在具体实施方式之后的权利要求书在此明确并入到该具体实施方式中，其中，每项权利要求代表其自身作为单独的实施例。尽管本文中已经描述了示例性的实施例，但本领域技术人员将认识到，在具有如本文中所描述的修改和变型方式的情况下可以实践这些示例性的实施例。因此，该描述将被当作是说明性的而不是限制性的。
本文中描述了用于制造电子器件的方法和装置。形成了包括衬底的部分的沟槽。在衬底的位于沟槽内的部分上沉积成核层。在成核层上沉积Ⅲ-N材料层。Ⅲ-N材料层横向生长在沟槽之上。在横向生长的Ⅲ-N材料层上沉积器件层。本文中所描述的方法提供了将用于功率管理集成电路(“PMIC”)的Ⅲ-N器件(例如，晶体管、和其它基于Ⅲ-N的器件)与非常接近片上系统(“SoC”)产品的Si互补金属氧化物半导体(“CMOS”)电路的RF功率放大器(“PA”)应用的共同集成。
通常，Ⅲ-N材料指代包括周期表的Ⅲ族元素中的至少一种元素(例如：铝(“Al”)、镓(“Ga”)、铟(“In”)、以及氮(“N”))的化合物半导体材料。在至少一些实施例中，衬底包括硅，并且Ⅲ-N层包括GaN。
在至少一些实施例中，使用在沿着(100)晶面大体上对齐的Si晶片(“Si(100)”)上建立的纳米级沟槽来生长电子器件，例如：晶体管、或者包括外延生长的Ⅲ-氮化物(“N”)材料的任何其它电子器件。
本文中所描述的至少一些实施例呈现了与在Si晶片上的缓冲层上生长覆盖式Ⅲ-N层相反的Ⅲ-N器件与Si CMOS的异质集成的选项。
在至少一些实施例中，在Si(100)衬底上形成沟槽。Ⅲ-N材料垂直生长在衬底的位于沟槽内的部分上。Ⅲ-N材料随后横向生长到沟槽外。横向生长的Ⅲ-N材料的部分融入Si衬底之上的Ⅲ-N材料的大的(例如，至少约50微米(“μm”)岛中。在至少一些实施例中，一个或多个器件层生长在Ⅲ-N材料岛上，以制作基于Ⅲ-N材料的器件。建立了容纳多个基于Ⅲ-N材料的器件的Ⅲ-N材料岛。
本文中所描述的实施例在减轻缺陷密度和表面破裂的同时有利地提供了基于Ⅲ-N材料的器件与Si CMOS的异质集成。在至少一些实施例中，用于形成Ⅲ-N材料岛的沟槽是狭窄的，并且具有低深度，这有利地减少了Ⅲ-N材料的生长时间从而导致降低了制造成本。
图1示出了根据一个实施例的电子器件结构100的三维(“3D”)视图。如图1中所示，电子器件结构100包括硅互补金属氧化物半导体(“CMOS”)电路部分102以及衬底101上的基于Ⅲ-N材料的器件部分103。在实施例中，衬底101是下面将进一步描述的衬底中的一个衬底。
基于Ⅲ-N材料的器件形成在Ⅲ-N材料岛(例如，Ⅲ-N材料岛104)上。Ⅲ-N材料岛形成在沟槽层(例如，根据电路布局在衬底101上的预定位置处沉积的沟槽层105)上。在至少一些实施例中，在Si CMOS处理之前在Si CMOS晶片内确定Ⅲ-N岛的位置。在实施例中，电子器件结构100是SoC的部分。
如图1中所示，多个沟槽(例如，沟槽108和109)形成在衬底101上的沟槽层105中。Ⅲ-N材料层形成在沟槽中。Ⅲ-N材料层在沟槽之上横向延伸，从而形成平面Ⅲ-N材料岛104。在实施例中，Ⅲ-N材料层形成在成核层(未示出)上，所述成核层沉积在沟槽中。如图1中所示，Ⅲ-N岛104具有长度105和宽度106。在实施例中，Ⅲ-N岛的长度为至少50微米(“μm”)，并且Ⅲ-N岛的宽度为至少50μm。在更加具体的实施例中，Ⅲ-N岛的长度和宽度中的每一项是从约50μm到约500μm。Ⅲ-N材料岛104可以具有正方形、矩形、椭圆形、圆形、多边形、或任何其它形状。
根据电路布局，Ⅲ-N材料岛嵌入到Si衬底中。这些Ⅲ-N岛容纳一个或多个Ⅲ-N电子器件。在实施例中，通过形成具有浅沟槽绝缘(“STI”)(例如，氧化物)层侧壁的沟槽来建立Ⅲ-N材料岛。一个或多个Ⅲ-N材料层外延生长到这些沟槽之外。这些Ⅲ-N材料层随后横向融入Ⅲ-N材料的岛中，由此，如下将进一步详细描述的，生长了一个或多个基于Ⅲ-N材料的器件层并且制造了基于Ⅲ-N材料的电子器件(例如，晶体管、电容器、功率管理电路、RF功率放大器、或者任何其它基于Ⅲ-N材料的器件)。
图2A示出了根据一个实施例的电子器件结构的侧视图200。电子器件结构包括衬底201。在实施例中，衬底201是沿着预定晶体取向大体上对齐的衬底。通常，晶体取向(例如，(100)、(111)、(110)、以及其它晶体取向)对于电子器件制造领域的技术人员是已知的。在实施例中，衬底201包括半导体材料，例如：单晶硅(“Si”)、锗(“Ge”)、硅锗(“SiGe”)、基于Ⅲ-V材料的材料(例如，砷化镓(“GaAs”))、或者它们的任何组合。在一个实施例中，衬底201包括用于集成电路的金属化互连层。在至少一些实施例中，衬底201包括电子器件，例如：晶体管、存储器、电容器、电阻器、光电子器件、开关、或者被电绝缘层(例如，层间电介质、沟槽绝缘层、或者对于电子器件制造领域中的技术人员已知的任何其它绝缘层)分隔开的任何其它有源或无源电子器件。在至少一些实施例中，衬底201包括被配置为连接金属化层的互连件，例如通孔。
在实施例中，衬底201是隔离体上半导体(SOI)衬底，其包括体下部衬底、中间绝缘层、以及沿着预定的晶体取向(例如，(100)晶面)大体上对齐的顶部单晶层。顶部单晶层可以包括以上所列出的任何材料，例如硅。在实施例中，衬底201是沿着具有零度斜切的(100)晶面(“Si(100)”)大体上对齐的硅衬底。在实施例中，衬底201是具有朝向[110]晶体方向的预定角度(例如，2-10°)的斜切以便于Ⅲ-N材料成核的Si(100)衬底。
图2B是根据一个实施例的在衬底201上沉积绝缘层202之后的类似于图2A的视图210。在实施例中，绝缘层202是氮化物层，例如氮化硅(“SiN”)层。在实施例中，绝缘层202是氧化硅(例如，SiO2)层、氧化铝(“Al2O3”)、氮氧化硅(“SiON”)、其它氧化物/氮化物层、它们的任何组合、或者由电子器件设计确定的其它电绝缘层。在实施例中，使用覆盖式沉积技术中的一种技术来沉积绝缘层202，该覆盖式沉积技术例如但不限于：化学气相沉积(“CVD”)(例如，等离子体增强化学气相沉积(“PECVD”))、物理气相沉积(“PVD”)、原子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或者对于电子器件制造领域中的技术人员已知的其它覆盖式沉积技术。在实施例中，绝缘层250的厚度是从约50纳米(“nm”)到约250nm。
图2C是根据一个实施例的将绝缘层202图案化之后的类似于图2B的视图220。如图2C中所示，掩模层203沉积在绝缘层202上。掩模层203包括特征，例如被距离204分隔开的特征211和特征212。在至少一些实施例中，掩模层203的特征之间的距离设定了随后在工艺中形成的沟槽的宽度。
在实施例中，掩模层203包括光致抗蚀剂、硬掩模、或者它们的组合。在至少一些实施例中，沉积在绝缘层202上的硬掩模包括氧化铝(例如，Al2O3)；多晶硅、非晶硅、多晶锗(“Ge”)、耐火金属(例如，钨(“W”)、钼(“Mo”)、其它耐火金属)、或者它们的任何组合。可以使用对于电子器件制造领域中的技术人员已知的图案化和蚀刻技术中的一种技术来将掩模层203图案化。
图2D是根据一个实施例的对经图案化的绝缘层202进行蚀刻并且去除掩模层之后的类似于图2C的视图230。如图2D中所示，对绝缘层202进行蚀刻穿过经图案化的掩模层203，以暴露部分(例如，衬底201的部分231)并且建立块体(例如，块体205和块体206)。在实施例中，使用对于电子器件制造领域中的技术人员已知的湿法蚀刻、干法蚀刻中的一种或者干法蚀刻和湿法蚀刻两者来对绝缘层202进行蚀刻。在实施例中，使用例如HF溶液、缓冲HF溶液、或者其它湿法蚀刻化学剂来对氮化硅的绝缘层202进行湿法蚀刻。例如可以使用抛光工艺(例如，对于电子器件制造领域中的技术人员已知的化学机械平面化(“CMP”)工艺)来从绝缘层202中去除掩模层203。如果掩模层203是光致抗蚀剂，则可以在形成205和206块体后在有机溶剂(例如，丙酮)中去除掩模层203。
在实施例中，块体的高度(例如，高度232)设定了随后在工艺中形成的沟槽层的厚度。在实施例中，块体的高度(例如，高度232)是从约50nm到约250nm。
图2E是根据一个实施例的在衬底的所暴露出的部分上沉积沟槽层207之后的类似于图2D的视图240。如图2E中所示，沟槽层207沉积在块体205和206之上。在实施例中，沟槽层207是适用于使邻近器件绝缘并且防止泄漏的绝缘层。在一个实施例中，沟槽层207是氧化物层，例如氧化硅、或者由电子器件设计确定的任何其它电绝缘层。在实施例中，沟槽层207是氧化硅(例如，SiO2)层、氮化硅层、氧化铝(“Al2O3”)、氮氧化硅(“SiON”)、其它氧化物/氮化物层、它们的任何组合、或者由电子器件设计确定的其它电绝缘层。在一个实施例中，沟槽层207包括层间电介质(ILD)，例如二氧化硅。在一个实施例中，沟槽层207可以包括聚酰亚胺、环氧树脂、光可界定材料(例如，苯并环丁烯(BCB))以及WPR系列材料、或者旋涂玻璃。在一个实施例中，沟槽层207是低电容率(低k)ILD层。典型地，低k指代具有低于二氧化硅的电容率的介电常数(电容率k)的电介质。
在一个实施例中，沟槽层207是用于提供场隔离区域的浅沟槽隔离(STI)层。在另一个实施例中，沟槽层207是金属层，例如：钨(“W”)、钼(“Mo”)、或者任何其它金属层。
在一个实施例中，将沟槽层207沉积到至少与块体205和206的厚度相同的厚度。在一个实施例中，将沟槽层207沉积到从约50nm到约500nm的厚度。可以使用对于电子器件制造领域中的技术人员已知的技术(例如但不限于：化学气相沉积(CVD)、物理气相沉积(PVD))中的任何一种技术来对沟槽层207进行覆盖式沉积。
图2F是根据一个实施例的去除沟槽层的顶部部分以暴露绝缘层块体之后的类似于图2E的视图250。如图2F中所示，去除沟槽层207，从而使绝缘层块体(例如，块体205、206和208)的顶部表面暴露。沟槽层207的块体沉积在绝缘层块体之间的衬底201上，以形成沟槽侧壁块体209、213、214、以及215。如图2F中所示，侧壁块体209、213、214、以及215的高度与块体205、206、以及208的高度大体上相同。如图2F中所示，沟槽侧壁块体209具有宽度219和高度221。在实施例中，沟槽侧壁块体的宽度由随后在工艺中形成的Ⅲ-N材料岛的尺寸确定。在实施例中，沟槽侧壁块体宽度是从约50nm到约1μm。在实施例中，沟槽侧壁块体的高度确定了随后在工艺中形成的沟槽的深度。在实施例中，沟槽侧壁块体的高度是从约50nm到约250nm。
例如可以使用抛光工艺(例如，对于电子器件制造领域中的技术人员已知的化学机械平面化(“CMP”)工艺)来去除沟槽层207的顶部部分。
图2G是根据一个实施例的去除绝缘层块体以形成沟槽之后的类似于图2F的视图260。如图2G中所示，沟槽(例如，沟槽216、217以及218)形成在沟槽层207中。去除绝缘层以暴露出衬底的部分261、262、以及263。如图2G中所示，沟槽217具有底部部分和相对的侧壁265和266。沟槽217的底部部分是衬底201的部分261。沟槽具有相对的侧壁265和266。沟槽217的侧壁265和266分别是块体208和209的部分。
如图2G中所示，沟槽217具有矩形形状(“A型沟槽”)。在实施例中，A型沟槽的底部部分大体上垂直于侧壁。如图2G中所示，沟槽217具有宽度267和深度268。在实施例中，沟槽的宽度是从约20nm到约1μm。在实施例中，沟槽的深度是从约50nm到约250nm。在实施例中，沟槽的高度与宽度的比例(“纵横比”)小于2。
使用对于电子器件制造领域中的技术人员已知的蚀刻技术(例如但不限于：湿法蚀刻、和干法蚀刻)来从衬底201中去除绝缘层块体。在实施例中，通过使用处于从约50℃到约200℃的温度下的热磷酸的湿法蚀刻技术来选择性地去除氮化硅的绝缘层块体，以暴露硅衬底的位于氧化硅的沟槽侧壁块体之间的部分。
图2H是根据一个实施例的在衬底的位于沟槽内的所暴露的部分上选择性地沉积成核层之后的类似于图2G的视图270。如图2H中所示，成核层271选择性地沉积在沟槽的底部部分上，沟槽的底部部分为衬底201的所暴露的部分。在实施例中，成核层271包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。如图2H中所示，成核层未沉积在沟槽的侧壁上。在实施例中，使用金属有机化学气相沉积(“MOCVD”)技术来在硅衬底的位于沟槽271内的所暴露的部分上选择性地沉积成核层271。在实施例中，在从约550℃到约800℃的温度下使用MOCVD技术来沉积成核层271。在实施例中，成核层271是在低于600℃的温度下沉积的多晶GaN。在低于600℃的温度下沉积成核层271提供了避免形成GaSi复合物的优点。
在实施例中，沟槽侧壁是金属块体的部分，并且成核层仅选择性地沉积在硅衬底的位于沟槽的底部的所暴露的部分上而不覆盖沟槽的金属侧壁。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层仅选择性地沉积在硅衬底的位于沟槽的底部的所暴露的部分上而不覆盖沟槽的绝缘侧壁。
在至少一些实施例中，使用外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、MBE、溅射、或者对于电子器件制造领域中的技术人员已知的其它选择性沉积技术)中的一种技术来在沟槽中选择性地沉积成核层271。
在实施例中，在高于900℃的温度下使用MOCVD技术来在沟槽内沉积成核层。在实施例中，将AlN的成核层沉积到衬底的位于沟槽内的所暴露出的部分上，达到从约10nm到约100nm的厚度。
在实施例中，将成核层沉积到硅衬底的位于沟槽内的部分上，以防止形成Ⅲ族元素和硅(例如，GaSi，或者其它Ⅲ族元素和Si)的复合物。在实施例中，将成核层沉积到硅衬底的位于沟槽内的部分上，以为随后在工艺中形成在成核层上的Ⅲ-N材料层提供晶种六边形晶体结构。在实施例中，将成核层沉积到硅衬底的位于沟槽内的部分上，以捕获由于Ⅲ-N材料与硅之间的晶格失配而形成的界面缺陷。
在实施例中，通过将Si衬底上的氧化物沟槽侧壁块体图案化来建立A型沟槽。在实施例中，用于A型沟槽的Si衬底具有朝向[110]方向的从约2度到约10度的斜切，以便于Ⅲ-N成核。在实施例中，通过使用CVD、溅射、MBE技术、或者对于电子器件制造领域中的技术人员已知的其它沉积技术中的一种技术来在衬底的具有朝向[110]方向的从约2度到约10度的斜切部分上选择性地外延沉积薄的成核层。在实施例中，选择性地沉积薄的成核层，并且因此成核层仅生长在所暴露的Si表面上而不生长在沟槽的氧化物侧壁上。
图2I是根据一个实施例的在成核层上沉积Ⅲ-N材料层251之后的类似于图2H的视图280。如图2I中所示，Ⅲ-N材料层251包括沉积在沟槽内的成核层271上的部分281、282、以及283。如图2I中所示，部分281、282、以及283沿着垂直方向27生长到沟槽之外。在实施例中，部分281、282、以及283的高度大于沟槽的深度。在实施例中，使用选择性区域外延在成核层上生长Ⅲ-N材料层251的部分。
在实施例中，使用对于电子器件制造领域中的技术人员已知的外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或者对于电子器件制造领域中的技术人员已知的其它外延生长技术)中的一种技术来在成核层上选择性地生长Ⅲ-N材料层。在实施例中，在大约900℃-1100℃范围内的温度下使用MOCVD技术来在成核层上垂直生长Ⅲ-N材料层。在实施例中，Ⅲ-N材料层是GaN层，并且成核层是沉积在Si衬底上的AlN层。
图2J是根据一个实施例的在沟槽之上横向生长Ⅲ-N材料层之后的类似于图2I的视图290。如图2J中所示，Ⅲ-N材料层251横向生长在沟槽侧壁块体209、213、214、以及215之上，以形成合并的横向外延过生长(“LEO”)岛，例如：合并的LEO岛284、285、288、以及289。如图2J中所示，合并的LEO岛284包括部分286和部分287。部分286邻近于部分287。部分286在侧壁块体209上从生长到沟槽218之外的垂直部分281横向延伸，以与部分287融合，部分287在侧壁块体209上从生长到沟槽217之外的垂直部分282横向延伸。
在实施例中，Ⅲ-N材料层垂直生长到沟槽之外并且横向生长以形成合并的岛。在实施例中，Ⅲ-N材料层是GaN层。由于GaN的纤维锌矿晶体体系的材料特性，位错缺陷通常平行于垂直生长方向(例如，沿着(0001)晶轴方向)传播，并且因此与GaN的垂直生长区域相比，GaN的在氧化物侧壁之上横向融合的部分可以具有小得多的缺陷密度。因为GaN岛位于氧化物层的顶部上并且仅位于整个Si晶片的某些小区域中，所以与生长在覆盖式Si晶片上的GaN层相比，在GaN中由于热膨胀失配而产生的总的热应力不足以导致减少GaN上的表面破裂。
在实施例中，通过修改外延生长参数(例如，温度、压强、或者这两者)，使生长在沟槽之上的Ⅲ-N材料层在沟槽侧壁块体之上沿着横向方向扩展。在实施例中，LEO速率与Ⅲ-N材料层的的垂直生长速率的比例至少是5。在实施例中，在沟槽侧壁块体上沿着横向方向扩展Ⅲ-N材料层包含将温度增大至高于1100℃。在实施例中，在沟槽侧壁块体上沿着横向方向扩展Ⅲ-N材料层包含将生长室中的压强降低到200托以下，并且更具而言，下降到约50托。在实施例中，在沟槽侧壁块体上沿着横向方向扩展Ⅲ-N材料层包含将化学元素(例如，镁(“Mg”)、锑(“Sb”)、铟(“In”)、或者其它化学元素)添加到生长室中，以相对于横向生长速率降低垂直生长速率。这些化学元素表现得像表面活性剂，所述表面活性剂附着于生长在沟槽内的Ⅲ-N材料层的部分，并且最终降低Ⅲ-N材料层的垂直生长速率。在实施例中，在GaN生长期间在生长室中的Mg的气相浓度是从总的Ga气相浓度的约1％到约5％。在实施例中，在GaN生长期间在生长室中的Sb的气相浓度是从总的Ga气相浓度的约0.5％到约5％。在实施例中，在GaN生长期间在生长腔室中的In的气相浓度是从总的Ga气相浓度的约0.1％到约5％。在实施例中，Ⅲ-N材料层是GaN、InGaN、任何其它Ⅲ-N材料、任何其它Ⅲ-N材料、或者它们的组合。在实施例中，从沟槽的底部到融合的岛顶部的Ⅲ-N材料的厚度是从约50nm到约2μm。
在氮化物材料体系中，穿透位错典型地沿着垂直方向传播，并且因此通过使用横向生长建立了大体上无缺陷或者低缺陷密度的GaN膜。在实施例中，在氧化物沟槽侧壁块体的顶部上沉积大体上无缺陷的LEO GaN(或者其它Ⅲ-N材料)层，以提供用于GaN晶体管的绝缘体上GaN(或者其它Ⅲ-N材料)结构。例如，GaN是宽带隙材料(3.4eV)，并且与下层绝缘体组合可能导致极其低的体泄漏电流(毫微微至微微安培的数量级/mm)，这使得其适用于功率管理IC中使用的RF应用和功率晶体管。在实施例中，在金属沟槽侧壁块体的顶部上沉积大体上无缺陷的LEO GaN(或者其它Ⅲ-N材料)，以提供用于基于GaN(或者其它Ⅲ-N材料)的电容器的金属上GaN(或者其它Ⅲ-N材料)结构，例如金属-绝缘体-金属(“MIM”)结构。在沟槽侧壁块体的顶部上形成LEOⅢ-N材料层在消除对非常复杂且厚的缓冲层的需要的同时有利地减轻了表面破裂和缺陷密度。根据沟槽宽度，Ⅲ-N层的生长时间还可以减少至少10X，从而导致对于大量生产的显著提高。
图2K是根据一个实施例的在横向生长的Ⅲ-N材料层之上沉积器件层之后的视图291。如图2K中所示，封盖层293沉积在横向生长的Ⅲ-N材料层251上。在实施例中，沉积封盖层293，以增强Ⅲ-N材料层251的二维电子气(“2DEG”)部分292中的迁移率。在实施例中，封盖层293是AlN、AlInN、AlGaN、或者它们的任何组合。在实施例中，封盖层293的厚度是从约1nm到约2nm。在实施例中，由于在Ⅲ-N材料层与其自身之间的平坦化差异，导致了在Ⅲ-N材料层中形成高电荷密度和高迁移率的2DEG(二维电子气)。在实施例中，使用外延生长技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、MBE、或者对于电子器件制造领域中的技术人员已知的其它外延生长技术)中的一种技术来在横向生长的Ⅲ-N材料层上沉积封盖层。
如图2K中所示，器件层294沉积在封盖层293上。在实施例中，器件层294包括Ⅲ-N材料，例如：AlGaN、AlInN、AlN、任何其它Ⅲ-N材料、或者它们的任何组合。在实施例中，器件层294是AlxGa1-xN层，其中，x是从约15％到约40％。在实施例中，器件层294是AlxIn1-xN层，其中，x是大于约80％。在实施例中，器件层294是AlN层。器件层294的厚度由器件设计确定。在实施例中，器件层294的厚度是从约2nm到约30nm。
在实施例中，使用外延生长技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、MBE、或者对于电子器件制造领域中的技术人员已知的其它外延生长技术)中的一种技术来在封盖层上沉积器件层294。如图2K中所示，器件接触部(例如，器件接触部295、296、297、以及298)形成在位于Ⅲ-N材料层251的LEO部分之上的器件层294的部分之上，以形成根据一个实施例的一个或多个基于Ⅲ-N材料的器件。基于Ⅲ-N材料的器件例如可以是例如高电压晶体管(例如，GaAs、GaN晶体管)、电容器、电压调节器、RF功率放大器、功率管理集成电路、或者其它基于Ⅲ-N材料的电子器件。
在实施例中，沟槽侧壁块体209、213、214、以及215是绝缘块体。在实施例中，接触部296是栅极电极，所述栅极电极沉积在位于Ⅲ-N材料层251的LEO部分285之上的器件层294上的栅极电介质(未示出)之上。接触部295是位于源极区(未示出)上的源极接触部，并且接触部297是位于Ⅲ-N材料层251的LEO部分285之上的器件层294的漏极区(未示出)上的漏极接触部。在实施例中，沟槽侧壁块体209、213、214、以及215是金属块体。在实施例中，接触部295、296、297、以及298中的至少一个接触部充当位于Ⅲ-N材料层251的LEO部分285之上的器件层294上的顶部电容器接触部，并且沟槽侧壁块体209、213、214、以及215中的至少一个接触部充当底部电容器接触部。
可以使用对于电子器件制造领域中的技术人员已知的技术在Ⅲ-N材料器件层上形成接触部、栅极电介质、漏极区以及源极区。
图2L是根据一个实施例的在衬底的位于沟槽内的所暴露的部分上沉积成核层2710之后的类似于图2G的视图2700。图2L与图2H不同之处在于对成核层2710的沉积并非是选择性的。如图2L中所示，成核层2710沉积在沟槽层207之上，沟槽层207覆盖衬底201的所暴露的部分261、262、和263以及沟槽侧壁块体209、213、214、和215。在实施例中，成核层2710包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。在实施例中，成核层2710是沉积在沟槽的氧化物侧壁上的非晶成核层。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层沉积在硅衬底的位于沟槽的底部处以及位于沟槽的绝缘侧壁上的所暴露出的部分上。可以使用外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、MBE、溅射、或者对于电子器件制造领域中的技术人员已知的其它沉积技术)中的一种技术在沟槽中沉积成核层2710。
在实施例中，在高于9000℃的温度下使用MOCVD技术在沟槽内沉积成核层。在实施例中，将AlN的成核层沉积到衬底的所暴露的部分上，并且沟槽的侧壁达到从约10nm到约100nm的厚度。
图2M是根据一个实施例的在成核层上沉积Ⅲ-N材料层251之后的类似于图2L的视图2800。如图2M中所示，Ⅲ-N材料层2510包括沉积在沟槽内的成核层2710上的部分2810、2820、以及2830。如图2M中所示，如上所述，部分2810、2820、以及2830沿着垂直方向生长到沟槽之外。在实施例中，部分2810、2820、以及2830的高度大于沟槽的深度。在实施例中，使用选择性区域外延在成核层上生长Ⅲ-N材料层251的部分。使用对于电子器件制造领域中的技术人员已知的外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或者对于电子器件制造领域中的技术人员已知的其它外延生长技术)中的一种技术来在成核层上选择性地生长Ⅲ-N材料层。在实施例中，在大约900℃-1100℃范围内的温度下使用MOCVD技术在成核层上生长Ⅲ-N材料层。在实施例中，Ⅲ-N材料层是GaN层，并且成核层是沉积在Si衬底上和沉积在沟槽的侧壁上的AlN层。
图2N是根据一个实施例的在横向生长在沟槽之上的Ⅲ-N材料层之上沉积器件层之后的类似于图2M的视图2900。如图2N中所示，Ⅲ-N材料层2510横向生长在位于沟槽侧壁块体之上的成核层2710上，以形成横向外延过生长(“LEO”)合并岛，例如LEO岛2840、2850、2880、以及2890。如图2J中所示，LEO岛2840包括邻近于部分2870的部分2860。部分2860在侧壁块体209上的成核层上从生长到沟槽218之外的垂直部分2810横向生长，并且部分2870在侧壁块体209上的成核层上从生长到沟槽217之外的垂直部分2820横向生长。
在实施例中，Ⅲ-N材料层垂直生长到沟槽之外并且随后横向生长在成核层上，以形成合并的岛。在实施例中，Ⅲ-N材料层是GaN层。如图2N中所示，诸如位错缺陷2901之类的位错缺陷大体上平行于垂直生长方向(例如，沿着(0001)晶轴)传播。与Ⅲ-N材料的垂直生长区域相比，Ⅲ-N材料层的横向融合部分已经大体上减小了缺陷密度。因为Ⅲ-N材料岛仅在整个Si晶片的某些小区域中，所以在Ⅲ-N材料中由于热膨胀失配而产生的总的热应力大体上有所减小，从而导致减少Ⅲ-N材料上的表面破裂。
在实施例中，如上所述，通过修改外延生长参数(例如，温度、压强、或者这两者)，使生长在沟槽之上的Ⅲ-N材料层在位于沟槽侧壁块体之上成核层上沿着横向方向生长。在实施例中，Ⅲ-N材料的厚度是从约50nm到约2μm。
如图2N中所示，封盖层2930沉积在横向生长的Ⅲ-N材料层2510上。在实施例中，如上所述，沉积封盖层2930，以增强Ⅲ-N材料层2510的二维电子气(“2DEG”)部分2920中的迁移率。在实施例中，封盖层2930是AlN、AlInN、AlGaN、或者它们的任何组合。在实施例中，封盖层2930表示以上所述的封盖层中的一个封盖层。
如图2N中所示，器件层2940沉积在封盖层2930上。在实施例中，器件层2940包括Ⅲ-N材料，例如：AlGaN、AlInN、AlN、任何其它Ⅲ-N材料、或者它们的任何组合。在实施例中，器件层2940表示以上所述的器件层中的一个器件层。如上所述，接触部可以形成在器件层2940的位于Ⅲ-N材料层2510的LEO部分之上的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图3A是根据一个实施例的电子器件结构的侧视图300。如图3A中所示，诸如沟槽303和沟槽304之类的沟槽形成在衬底301上的沟槽层302中。如图3A中所示，沟槽303和沟槽304中的每个沟槽具有底部部分和相对的侧壁。如上所述，每个沟槽的底部部分是衬底301的部分。在实施例中，图3A中所描绘的电子器件结构表示图2G中所描绘的结构。
图3B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图3A的视图310。如图3B中所示，使用沟槽侧壁块体作为掩模来对衬底301的在沟槽303和304内所暴露的部分进行蚀刻，以形成V形槽，例如V形槽308。
在实施例中，在室温下或者在大于室温的温度下使用例如基于氢氧化四甲铵(“TMAH”)、氢氧化钾(“KOH”)、氢氧化铵(“NH4OH”)、或者它们的组合的湿法蚀刻剂对衬底的部分进行湿法蚀刻。这种湿法蚀刻工艺对衬底的沿着(100)晶面(Si(100))对齐的部分进行快速蚀刻，并且在衬底的沿着(111)晶面(Si(111))对齐的部分处放慢蚀刻速度。在Si(111)的部分相交时这个蚀刻工艺停止，从而产生V形沟槽(“B型沟槽”)。如图3B中所示，V形沟槽304的底部部分具有在衬底301中蚀刻的V形槽308。V形槽308包括沿着(111)晶面对齐的臂305和306。臂305以角度307与臂306相交。在实施例中，考虑Si(111)平面的几何形状，V形槽的深度311约为沟槽的初始宽度的7/10。在实施例中，沟槽的初始宽度是沟槽侧壁块体之间的距离309。在实施例中，距离309大约在从约50nm到约1μm的范围内。在实施例中，深度311大约在从约35nm到约700nm的范围内。在实施例中，使用气体SF6、XeF2、BCl3、Cl2、或者它们的组合的干法蚀刻用于对部分硅衬底301进行蚀刻，以形成V形槽。在一个实施例中，通过使用对于电子器件制造领域中的技术人员已知的湿法蚀刻、干法蚀刻、或者湿法蚀刻和干法蚀刻两者对衬底301的部分进行蚀刻来形成V形槽。
图3C是根据一个实施例的在衬底的位于V形沟槽内的部分上沉积成核层之后的类似于图3B的视图320。如图3C中所示，成核层331选择性地沉积在衬底301的V形槽内达到预定的厚度。在实施例中，沉积在臂305和306上的成核层331足够厚以大体上填充V形槽以提供大体上平坦的生长阵面336，从而确保Ⅲ-N材料层生长在成核层上而具有适当的极性和沿纵轴的取向(例如，对于GaN层沿着c-晶轴(0001))。如下将参考图3F将进一步描述的，如果沉积在V形槽上的成核层的生长阵面不平坦，则生长在V形槽的两个臂305和306之上的Ⅲ-N材料层的部分可能会彼此碰撞并且在融合的边界区域产生新的缺陷，例如：堆垛层错、立方晶相(cubic phases)或者其它缺陷，。
在实施例中，沉积在衬底301的V形槽上的成核层331的厚度至少为距离309的一半。在实施例中，成核层的厚度是至少25nm。
在实施例中，成核层331沉积到与V形槽的深度311相对应的厚度。在实施例中，沉积到V形槽中的成核层的厚度是从约25nm到约700nm。
在实施例中，由于Ⅲ-N材料与Si(111)之间的较低的晶格失配(例如，GaN与Si(111)之间的晶格失配约为17％，然而GaN与Si(100)之间的晶格失配约为41％)以及Si(111)的六边形晶面，所以Si(111)上的Ⅲ-N成核提供了比Si(100)上的Ⅲ-N成核高得多的晶体质量。在实施例中，成核层331包括氮化铝、多晶硅Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。如图3C中所示，成核层并未沉积在沟槽的侧壁上。在实施例中，如上关于图2H所描述的，使用分子束外延(“MBE”)技术来在衬底301的V形槽内选择性地沉积成核层331。
在实施例中，沟槽侧壁是金属块体的部分，并且成核层选择性地沉积在硅衬底的V形槽上而不覆盖沟槽的金属侧壁。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层仅选择性地沉积在硅衬底的V形槽上而不覆盖沟槽的绝缘侧壁。在实施例中，B型V形沟槽的衬底301是Si(100)覆盖式晶片。
在至少一些实施例中，如上关于图1H1所描述的，使用外延技术(例如：CVD、MBE、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、溅射、或者对于电子器件制造领域中的技术人员已知的其它选择性沉积技术)中的一种技术来在硅衬底的V形槽上选择性地沉积成核层。
图3D是根据一个实施例在成核层上沉积Ⅲ-N材料层之后的类似于图3C的视图330。如图3D中所示，Ⅲ-N材料层332包括被沉积在沟槽内的V形槽上的成核层331上的部分342和343。如图3C中所示，部分342和342沿着垂直方向342(例如，c晶轴(0001))生长到沟槽之外。在实施例中，如上所述，使用选择性区域外延来在成核层上垂直生长Ⅲ-N材料层332的部分。在实施例中，GaN生长在成核层的顶部上。如上关于A型沟槽所描述的，一旦Ⅲ-N材料层生长到V形沟槽之外，则通过改变生长参数(例如，温度、压强、表面活性剂、或它们的任何组合)来横向过生长Ⅲ-N材料层以形成合并岛。
在实施例中，Ⅲ-N材料层332表示本文中所描述的Ⅲ-N材料层中的一个材料层。如图3D中所示，如上所述，Ⅲ-N材料层332横向生长在沟槽侧壁块体之上以形成合并的横向外延过生长(“LEO”)岛，例如：合并的LEO岛345、346、以及347。如图3D中所示，合并的LEO岛345包括邻近于部分349的部分348。如上所述，部分248在侧壁块体上从垂直部分342横向延伸以与部分349融合，部分349在侧壁块体上从垂直部分343延伸。
图3E是根据一个实施例的在横向生长的Ⅲ-N材料层之上沉积器件层之后的类似于图3D的视图340。如图3E中所示，封盖层334沉积在横向生长的Ⅲ-N材料层332上。在实施例中，沉积封盖层334，以增强Ⅲ-N材料层332的二维电子气(“2DEG”)部分333中的迁移率。在实施例中，封盖层333表示以上所述的封盖层中的一个封盖层。如图3E中所示，器件层335沉积在封盖层334上。在实施例中，器件层335表示以上所述的器件层中的一个器件层。在实施例中，如上所述，器件接触部形成在Ⅲ-N材料层332的LEO部分之上的器件层335的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图3F是根据另一个实施例的在衬底的位于V形沟槽内的部分上沉积成核层之后的类似于图3B的视图的部分。图3F示出了在沉积在V形槽上的成核层的厚度不够厚来提供平坦的生长阵面时的情况。如图3F中所示，成核层339沉积在V形槽的臂305和306上。成核层339具有不平坦的生长阵面337。生长在生长阵面337上的Ⅲ-N材料层361包括部分362和部分363。如图3F中所示，部分362沿着大体上垂直于臂305的方向364生长，并且部分363沿着大体上垂直于臂306的方向365生长。如此，生长在阵面337上的Ⅲ-N材料层339的部分可能会彼此碰撞并且在融合的边界区域3610处产生新的缺陷，例如：堆垛层错、立方晶相、或者其它瑕疵。在实施例中，调节生长条件(例如，温度、压强、表面活性剂、或它们的任何组合)以使融合的边界区域3610保持得尽可能窄。
图3G是根据另一个实施例的在位于衬底的V形槽上的成核层321上的横向生长的Ⅲ-N材料层322之上的封盖层328上沉积器件层329之后的类似于图3B的视图360。如图3G中所示，Ⅲ-N材料层332包括沉积在沟槽内的V形槽上的成核层321上的部分3220和3221。如图3G中所示，部分3220和3221沿着垂直方向(例如，c晶轴(0001))生长到V形沟槽之外。在实施例中，如上所述，使用选择性区域外延来在成核层上垂直生长Ⅲ-N材料层322的部分3220和3221。在实施例中，Ⅲ-N材料层322是GaN层。
在实施例中，Ⅲ-N材料层322表示本文中所描述的Ⅲ-N材料层中的一个材料层。如图3G中所示，Ⅲ-N材料层322横向生长在沟槽侧壁块体之上，以形成合并的横向外延过生长(“LEO”)岛，例如合并的LEO岛326。如图3G中所示，合并的LEO岛326包括邻近于LEO部分324的LEO部分323。如上所述，部分323在侧壁块体上从垂直部分3220横向延伸以与部分324融合，部分324在侧壁块体上从垂直部分3221延伸。
如图3G中所示，封盖层327沉积在横向生长的Ⅲ-N材料层322上。在实施例中，沉积封盖层327以增强Ⅲ-N材料层322的二维电子气(“2DEG”)部分328中的迁移率。在实施例中，封盖层327表示以上所述的封盖层中的一个封盖层。如图3G中所示，器件层329沉积在封盖层327上。在实施例中，器件层329表示以上所述的器件层中的一个器件层。在实施例中，如上所述，器件接触部在Ⅲ-N材料层322的LEO部分之上的器件层329的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图3G与图3E不同之处在于对成核层321的沉积并非是选择性的。如图3G中所示，成核层321覆盖了V形槽以及沟槽侧壁块体。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层321沉积在硅衬底的位于沟槽的底部处以及位于沟槽的绝缘侧壁上的V形槽上。如图3G中所示，位错缺陷3222大体上平行于垂直生长方向(例如，沿着(0001)晶轴)传播。如上所述，相比于Ⅲ-N材料的垂直生长区域，Ⅲ-N材料层的横向融合的部分具有大体上减小的缺陷密度。同样在该实施例中，可以调谐成核层321的在V形槽的底部处的厚度，以使得厚度呈现对于层322的生长平坦的生长阵面。
图4A是根据一个实施例的电子器件结构的侧视图400。如图4A中所示，诸如沟槽403和沟槽404之类的沟槽形成在衬底401上的沟槽层402中。如图4A中所示，沟槽403和沟槽404中的每个沟槽具有底部部分和相对的侧壁。如上所述，每个沟槽的底部部分是衬底401的部分。在实施例中，图4A中所描绘的电子器件结构表示图2G中所描绘的结构。
图4B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图4A的视图410。如图4B中所示，沟槽404的底部部分包括形成在衬底401中的梯形沟槽408(“C型沟槽”)。梯形沟槽包括臂405和406以及底部407。臂405和406是沿着(111)晶面对齐的衬底401的经蚀刻的部分。底部407是沿着(100)晶面对齐的衬底401的经蚀刻的部分。在实施例中，梯形沟槽的深度409是从约30nm到约2μm。在实施例中，沟槽的初始宽度(其为沟槽侧壁块体之间的距离411)是从约100nm到约10μm。在实施例中，使用沟槽侧壁块体作为掩模来对衬底401的位于沟槽内的部分进行蚀刻持续预定的时间，以形成梯形沟槽。
在实施例中，在室温下或者在大于室温的温度下使用例如基于TMAH、KOH、NH4OH、或者它们的任何组合的湿法蚀刻剂来对衬底401的部分进行湿法蚀刻。这种时间控制的湿法蚀刻工艺对衬底的沿着(100)晶面(Si(100))对齐的部分和衬底的沿着(111)晶面(Si(111))对齐的部分进行蚀刻。与B型沟槽不同的是，在衬底的沿着(111)对齐的部分相交之前停止湿法蚀刻，以形成梯形沟槽(“C型沟槽”)。在实施例中，通过使用Si鳍状物的TMAH和KOH湿法蚀刻溶液进行湿法蚀刻持续预定的时间(例如，约10s、500s)来建立C型沟槽。如果允许湿法蚀刻进行长于预定时间的时间，则湿法蚀刻可以导致形成B型沟槽。
在实施例中，使用气体SF6、XeF2、BCl3、Cl2、或者它们的任何组合的干法蚀刻用于对部分硅衬底401进行蚀刻以形成梯形沟槽。在一个实施例中，通过使用对于电子器件制造领域中的技术人员已知的湿法蚀刻、干法蚀刻、或者湿法蚀刻和干法蚀刻两者对衬底401的部分进行蚀刻来形成梯形沟槽。
图4C是根据另一个实施例的在位于衬底的梯形沟槽上的成核层411上的横向生长的Ⅲ-N材料层427之上的封盖层425上沉积器件层428之后的类似于图4B的视图。如图4C中所示，成核层411覆盖了梯形沟槽403和404的臂405和406和底部407以及沟槽侧壁块体。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层411沉积在硅衬底的梯形沟槽的臂和底部上以及在沟槽的绝缘侧壁上。
如图4C中所示，Ⅲ-N材料层427包括部分421和422，部分421和422沉积在梯形沟槽内的成核层411上。如图4C中所示，部分421和422沿着垂直方向(例如，c晶轴(0001))生长到梯形沟槽之外。在实施例中，如上所述，使用选择性区域外延在成核层上垂直生长Ⅲ-N材料层427的部分421和422。在实施例中，Ⅲ-N材料层427表示本文中所描述的Ⅲ-N材料层中的一个材料层。在实施例中，Ⅲ-N材料层427是GaN层。
如图4C中所示，Ⅲ-N材料层427横向生长在沟槽侧壁块体之上，以形成合并的横向外延过生长(“LEO”)岛，例如合并的LEO岛429。如图4C中所示，合并的LEO岛429包括邻近于LEO部分424的LEO部分423。如上所述，部分423在侧壁块体上从垂直部分421横向延伸以与部分424融合，部分424在侧壁块体上从垂直部分422延伸。
如图4C中所示，封盖层425沉积在横向生长的Ⅲ-N材料层427上。在实施例中，沉积封盖层425，以增强Ⅲ-N材料层427的二维电子气(“2DEG”)部分426中的迁移率。在实施例中，封盖层425表示以上所述的封盖层中的一个封盖层。在实施例中，器件层428表示以上所述的器件层中的一个器件层。在实施例中，如上所述，器件接触部形成在Ⅲ-N材料层427的LEO部分之上的器件层428的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图4D是根据另一个实施例的在位于衬底的梯形沟槽上的成核层431之上的Ⅲ-N材料层438之上的封盖层433上沉积器件层440之后的类似于图4B的视图。图4D与图4C的不同之处在于成核层431仅选择性的沉积在梯形沟槽403和404的臂和底部上，并且不会覆盖沟槽侧壁块体。在实施例中，沟槽侧壁块体是绝缘块体(例如，如上所述的)，并且成核层431沉积在硅衬底的梯形沟槽的臂和底部上而不覆盖沟槽的绝缘侧壁。在实施例中，沟槽侧壁块体是金属块体(例如，如上所述的)，并且成核层431沉积在硅衬底的梯形沟槽的臂和底部上而不覆盖沟槽的金属侧壁。
如图4D中所示，Ⅲ-N材料层438包括部分434和437，部分434和437沉积在梯形沟槽内的成核层431上。如图4D中所示，部分434和437沿着垂直方向(例如，c晶轴(0001))生长到梯形沟槽之外。在实施例中，如上所述，使用选择性区域外延在成核层上垂直生长Ⅲ-N材料层的部分。在实施例中，Ⅲ-N材料层438表示本文中所描述的Ⅲ-N材料层中的一个材料层。在实施例中，Ⅲ-N材料层438是GaN层。
如图4D中所示，Ⅲ-N材料层438横向生长在沟槽侧壁块体之上，以形成合并的横向外延过生长(“LEO”)岛，例如合并的LEO岛439。如图4D中所示，合并的LEO岛439包括邻近于LEO部分435的LEO部分436。如上所述，部分436在侧壁块体上从垂直部分437横向延伸以与部分435融合，部分435在侧壁块体上从垂直部分434延伸。
如图4D中所示，封盖层433沉积在Ⅲ-N材料层438上，以增强Ⅲ-N材料层438的二维电子气(“2DEG”)部分432中的迁移率。在实施例中，封盖层425表示以上所述的封盖层中的一个封盖层。如图4D中所示，器件层440沉积在封盖层433上。在实施例中，器件层440表示以上所述的器件层中的一个器件层。在实施例中，器件接触部形成在Ⅲ-N材料层438的LEO部分之上的器件层440的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图5A是根据一个实施例的电子器件结构的侧视图500。如图5A中所示，诸如沟槽503和沟槽504之类的沟槽形成在衬底501上的沟槽层502中。如图5A中所示，沟槽503和沟槽504中的每个沟槽具有底部部分和相对的侧壁。如上所述，每个沟槽的底部部分是衬底501的部分。在实施例中，图5A中所描绘的电子器件结构表示图2G中所描绘的结构。
在实施例中，蚀刻溶液(例如，氢氧化四甲铵(“TMAH”)、氢氧化钾(“KOH”)、氢氧化铵(“NH4OH”))用于对Si衬底进行各向异性蚀刻。在实施例中，使用气体SF6、XeF2、BCl3、Cl2、或者它们的组合的干法蚀刻用于对硅衬底进行蚀刻。
图5B是根据一个实施例的对衬底的位于沟槽内的部分进行蚀刻之后的类似于图5A的视图510。如图5B中所示，沟槽503的底部部分包括形成在衬底501中的圆形沟槽508(“D型沟槽”)。如图5B中所示，圆形沟槽508具有大体上为圆形的顶部表面505，从而使晶格常数沿着表面505单调变化。晶格常数的单调变化提供了益处，因为成核层与原生衬底之间的晶格失配现在不是固定的，并且可能导致具有较低缺陷密度和较好晶体质量的成核层的生长。此外，最初在衬底上生长作为小岛的成核层可以产生具有不同取向的岛，并且这些岛可以通过缺陷弯曲(defect bending)和终止进行相互作用以减少缺陷。在实施例中，圆形沟槽的深度507是从约30nm到约250nm。在实施例中，沟槽的初始宽度(其为沟槽侧壁块体之间的距离503)是从约30nm到约10μm。在实施例中，使用沟槽侧壁块体作为掩模对衬底401的位于沟槽内的部分进行干法蚀刻持续预定的时间，以形成圆形沟槽。
在实施例中，通过使用气体SF6、XeF2、BCl3、Cl2或者、它们的任何组合对衬底501的部分进行各向异性的干法蚀刻来形成圆形沟槽。在实施例中，通过在高于800℃的温度下在氢气中对B型沟槽进行高温退火来在硅衬底中形成圆形沟槽，从而引起硅的回流并且在硅衬底中形成圆形槽。
在一个实施例中，通过使用对于电子器件制造领域中的技术人员已知的湿法蚀刻、干法蚀刻、或者湿法蚀刻和干法蚀刻两者对衬底501的部分进行蚀刻来形成圆形沟槽。
图5C是根据另一个实施例的在位于衬底的圆形沟槽上的成核层511上的Ⅲ-N材料层527之上的封盖层525上沉积器件层529之后的类似于图5B的视图。如图5C中所示，成核层511覆盖了圆形顶部表面(例如，沟槽503和504的底部处的表面505)以及沟槽侧壁块体。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层511沉积在硅衬底的沟槽的圆形底部表面上以及在沟槽的绝缘侧壁上。
如图5C中所示，Ⅲ-N材料层527包括部分521和522，部分521和522沉积在圆形沟槽内的成核层511上。如图5C中所示，部分521和522沿着垂直方向(例如，c晶轴(0001))生长到圆形沟槽之外。在实施例中，如上所述，使用选择性区域外延在成核层上垂直生长Ⅲ-N材料层527的部分521和522。在实施例中，Ⅲ-N材料层527表示本文中所描述的Ⅲ-N材料层中的一个材料层。在实施例中，Ⅲ-N材料层527是GaN层。
如图5C中所示，Ⅲ-N材料层527横向生长在沟槽侧壁块体之上，以形成合并的横向外延过生长(“LEO”)岛，例如合并的LEO岛528。如图5C中所示，合并的LEO岛528包括邻近于LEO部分524的LEO部分523。如上所述，部分523在侧壁块体上从垂直部分521横向延伸以与部分524融合，部分524在侧壁块体上从垂直部分522延伸。
如图5C中所示，封盖层525沉积在横向生长的Ⅲ-N材料层527上。在实施例中，沉积封盖层525，以增强Ⅲ-N材料层527的二维电子气(“2DEG”)部分526中的迁移率。在实施例中，封盖层525表示以上所述的封盖层中的一个封盖层。在实施例中，器件层529表示以上所述的器件层中的一个器件层。在实施例中，如上所述，器件接触部形成在Ⅲ-N材料层527的LEO部分之上的器件层529的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图5D是根据另一个实施例的在位于衬底的圆形沟槽上的成核层531之上的Ⅲ-N材料层532之上的封盖层537上沉积器件层539之后的类似于图5B的视图。图5D与图5C的不同之处在于成核层531仅选择性地沉积在沟槽的圆形表面上，并且不会覆盖沟槽侧壁块体。在实施例中，沟槽侧壁块体是绝缘块体(例如，氧化硅)，并且成核层531选择性地沉积在衬底中的沟槽的圆形表面上，而不覆盖沟槽的绝缘侧壁。在实施例中，沟槽侧壁块体是金属块体(例如，如上所述的)，并且成核层531选择性地沉积在衬底中的沟槽的圆形表面上，而不覆盖沟槽的金属侧壁。
如图5D中所示，Ⅲ-N材料层532包括部分533和536，部分533和536沉积在圆形沟槽内的成核层531上。如图5D中所示，部分533和536沿着垂直方向(例如，c晶轴(0001))生长到圆形沟槽之外。在实施例中，如上所述，使用选择性区域外延在成核层上垂直生长Ⅲ-N材料层的部分。在实施例中，Ⅲ-N材料层532表示本文中所描述的Ⅲ-N材料层中的一个材料层。在实施例中，Ⅲ-N材料层532是GaN层。
如图5D中所示，Ⅲ-N材料层532横向生长在沟槽侧壁块体之上，以形成合并的横向外延过生长(“LEO”)岛，例如合并的LEO岛540。如图5D中所示，合并的LEO岛540包括邻近于LEO部分534的LEO部分535。如上所述，部分535在侧壁块体上从垂直部分536横向延伸以与部分534融合，部分534在侧壁块体上从垂直部分533延伸。
如图5D中所示，封盖层537沉积在Ⅲ-N材料层532上，以增强Ⅲ-N材料层532的二维电子气(“2DEG”)部分538中的迁移率。在实施例中，封盖层537表示以上所述的封盖层中的一个封盖层。如图5D中所示，器件层539沉积在封盖层537上。在实施例中，器件层539表示以上所述的器件层中的一个器件层。在实施例中，如上所述，器件接触部形成在Ⅲ-N材料层532的LEO部分之上的器件层539的部分之上，以形成一个或多个基于Ⅲ-N材料的器件。
图6A示出了根据一个实施例的A型沟槽的扫描电子显微镜(“SEM”)图像。如图6A中所示，STI层602沉积在硅衬底601上。诸如A型沟槽603之类的多个A型沟槽形成在STI层602中。如图6A中所示，A型沟槽具有矩形的形状。A型沟槽的底部部分是硅衬底。如上所述，沟槽603的相对的STI侧壁大体上垂直于底部部分。
图6B示出了根据一个实施例的B型沟槽的SEM图像610。如图6B中所示，STI层612沉积在硅衬底611上。诸如B型沟槽613之类的多个B型沟槽形成在STI层612中。如图6B中所示，如上所述，B型沟槽具有V形底部部分以及相对的STI侧壁。如上所述，B型沟槽613的底部部分包括衬底611的沿着(111)晶面对齐的部分614和615，部分614与部分615相交从而形成V形槽。
图6C示出了根据一个实施例的C型沟槽的SEM图像620。如图6C中所示，STI层622沉积在硅衬底621上℃型沟槽623形成在STI层622中。如图6C中所示，如上所述，C型沟槽623具有梯形底部部分以及相对的STI侧壁。如上所述，C型沟槽623的底部部分包括衬底621的沿着(111)晶面对齐的部分624和625、以及衬底621的沿着(100)晶面对齐的部分626。
图6D示出了根据一个实施例的D型沟槽的SEM图像630。如图6D中所示，STI层632沉积在硅衬底631上。D型沟槽633形成在STI层632中。如图6D中所示，如上所述，D型沟槽633具有圆形底部部分以及相对的STI侧壁。如上所述，D型沟槽633的底部部分包括圆形表面634。
图7示出了根据一个实施例的从A型沟槽生长的GaN层的截面透射电子显微镜(“XTEM”)图像700。如图7中所示，STI层702沉积在硅(100)衬底701上。诸如A型沟槽703之类的多个A型沟槽形成在STI层702中。如上所述，非晶AlN成核层709沉积在沟槽的底部上以及沟槽侧壁块体上。如上所述，GaN层704垂直生长在沟槽703内。GaN层704的LEO部分705在沟槽块体之上沿着横向方向708延伸以与沿着横向方向711延伸的GaN层704的部分707融合，从而形成LEO岛。如上所述，GaN层704的部分705沿着横向方向711延伸以与另一个LEO部分融合。
如图7中所示，尽管AlN层在STI上是非晶的，但是GaN层仅生长到Si上的AlN的顶部上的沟槽之外，并且随后开始沿着方向706和707两者横向扩展。相比于现有技术，GaN层的LEO部分具有显著地较少数量的位错缺陷。在实施例中，由于下层的氧化物主体，所以形成在GaN层的部分上的晶体管的漏泄电流显著减小。上述的各种沟槽设计有利地提供了高性能GaN晶体管的集成，高性能GaN晶体管在维持低缺陷密度和零表面破裂的同时可以用作SoC应用的Si(100)衬底上的电压调节器、PMIC以及RF功率放大器。
图8示出了根据一个实施例的计算设备800。计算设备800容纳板802。板802可以包括多个部件，包括但不限于处理器801和至少一个通信芯片804。处理器801物理和电耦合到板802。在一些实施方式中，至少一个通信芯片也物理和电耦合到板802。在其它实施方式中，至少一个通信芯片804是处理器801的一部分。
根据其应用，计算设备800可以包括可以或可以不物理和电耦合到板802的其它部件。这些其它部件包括但不限于：存储器(例如，易失性存储器808(例如，DRAM)、非易失性存储器810(例如，ROM)、闪速存储器)、图形处理器812、数字信号处理器(未示出)、密码处理器(未示出)、芯片组806、天线816、显示器(例如，触摸屏显示器817)、显示器控制器(例如，触摸屏控制器811)、电池818、音频编解码器(未示出)、视频编解码器(未示出)、放大器(例如，功率放大器809)、全球定位系统(GPS)设备813、罗盘814、加速度计(未示出)、陀螺仪(未示出)、扬声器815、照相机803、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)(未示出)。
通信芯片(例如，通信芯片804)实现了用于往返于计算设备800的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但该术语并非要暗示相关联的设备不包含任何导线。通信芯片804可以实施多个无线标准或无线协议中的任一种，这些无线标准或无线协议包括但不限于：Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20族、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的派生物、以及被命名为3G、4G、5G及更高代的任何其它的无线协议。计算设备800可以包括多个通信芯片。例如，通信芯片804可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且通信芯片836可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-TO等的较长范围的无线通信。
在至少一些实施例中，如本文中所述，计算设备800的处理器801包括集成电路管芯，所述集成电路管芯具有在硅晶片上与Si CMoS器件共同集成的Ⅲ-N器件。处理器的集成电路管芯包括一个或多个器件，例如如本文中所述的晶体管、RF功率放大器、电容器、金属互连件、或者与Si CMoS器件共同集成的其它Ⅲ-N器件。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。根据本文中所述的实施例，通信芯片805还包括集成电路管芯，所述集成电路管芯具有在硅晶片上与Si CMoS器件共同集成的Ⅲ-N器件。
在其它实施例中，容纳在计算设备800内的另一个部件可以包含集成电路管芯，所述集成电路管芯具有根据本文中所述的实施例的在硅晶片上与Si CMoS器件共同集成的Ⅲ-N器件。
根据一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如如本文中所述的晶体管和金属互连件。在各个实施方式中，计算设备800可以是膝上型计算机、上网本、笔记本、超极本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频录像机。在其它实施方式中，计算设备800可以是对数据进行处理的任何其它电子设备。
以下示例属于其它实施例：
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；以及在经横向生长的III-N材料层上沉积器件层。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；其中，所述Ⅲ-N材料层包括氮化镓，并且所述衬底包括硅。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；其中，所述沟槽具有绝缘侧壁。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；其中，所述沟槽具有金属侧壁。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；其中，所述成核层包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；其中，形成所述沟槽包括：在所述衬底上沉积绝缘层；将所述绝缘层图案化；对经图案化的绝缘层进行蚀刻，以暴露所述衬底的第二部分；在所述衬底的所述第二部分上沉积沟槽层；以及去除所述绝缘层。
一种用于制造电子器件的方法，包括：形成包括衬底的第一部分的沟槽；在所述衬底的位于所述沟槽内的所述第一部分上沉积成核层；以及在所述成核层上沉积Ⅲ-N材料层，其中，所述Ⅲ-N材料层横向生长在所述沟槽之上；对所述衬底的所述第一部分进行蚀刻，以形成V形沟槽、梯形沟槽、或者圆形沟槽的至少其中之一。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；以及在所述沟槽之上横向生长所述Ⅲ-N材料层。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；以及在所述沟槽之上横向生长所述Ⅲ-N材料层；其中，将横向生长在所述沟槽之上的的所述Ⅲ-N材料层的部分融合以形成岛。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；在所述沟槽之上横向生长所述Ⅲ-N材料层；以及在经横向生长的Ⅲ-N材料层上沉积器件层。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；以及在所述沟槽之上横向生长所述Ⅲ-N材料层；其中，形成所述多个沟槽包括：在所述衬底上沉积绝缘层；将所述绝缘层图案化；对经图案化的绝缘层进行蚀刻；在经图案化的绝缘层上沉积沟槽层；以及去除所述绝缘层。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；在所述沟槽之上横向生长所述Ⅲ-N材料层；以及对所述衬底的位于所述沟槽内的部分进行蚀刻，以形成V形沟槽、梯形沟槽、或者圆形沟槽的至少其中之一。
一种用于制造电子器件的方法，包括：在衬底上形成多个沟槽；在所述沟槽内的所述衬底上沉积成核层；在所述成核层上沉积Ⅲ-N材料层；以及在所述沟槽之上横向生长所述Ⅲ-N材料层；其中，所述衬底包括Si(100)衬底。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；以及位于经横向延伸的Ⅲ-N材料层上的器件层。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述Ⅲ-N材料层包括GaN并且所述衬底包括硅(100)衬底。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述沟槽具有绝缘侧壁。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述沟槽具有金属侧壁。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述成核层包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述沟槽是矩形沟槽、V形沟槽、梯形沟槽、或圆形沟槽的至少其中之一。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，横向生长在所述沟槽之上的所述Ⅲ-N材料层的部分被融合成岛。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述成核层的厚度是从10纳米到700纳米。
一种电子器件，包括：位于衬底上的多个沟槽；所述衬底上的位于所述沟槽内的成核层；以及位于所述成核层上的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽之上横向延伸；其中，所述沟槽的宽度是从50纳米到1微米。
在前述说明书中，已参考其具体的示例性实施例对方法和装置进行了描述。将显而易见的是，可以在不脱离如所附权利要求中所阐述的较宽泛的精神和范围的情况下对此做出各种修改。因此，说明书和附图被当作是说明性的意义而不是限制性的意义。

Claims (21)

1.一种用于制造电子器件的方法，包括：
形成在衬底上的沟槽层中的沟槽，所述沟槽包括是所述衬底的第一部分的底部和在垂直方向上从所述衬底延伸至所述沟槽层的顶表面的侧壁；
蚀刻所述衬底的所述第一部分以形成刻面表面，所述刻面表面是V形槽或圆形表面中的一个；
在所述衬底的位于所述沟槽内的所述刻面表面上沉积成核层；以及
在所述成核层上在垂直方向上从所述沟槽的所述底部至所述沟槽层的顶部生长Ⅲ-N材料层，其中，垂直生长的Ⅲ-N材料层横向生长在所述沟槽层的所述顶部上。
2.根据权利要求1所述的方法，还包括：
在经横向生长的Ⅲ-N材料层上沉积器件层。
3.根据权利要求1所述的方法，其中，所述Ⅲ-N材料层包括氮化镓，并且所述衬底包括硅。
4.根据权利要求1所述的方法，其中，所述沟槽具有绝缘侧壁。
5.根据权利要求1所述的方法，其中，所述沟槽具有金属侧壁。
6.根据权利要求1所述的方法，其中，所述成核层包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。
7.根据权利要求1所述的方法，其中，形成所述沟槽包括：
在所述衬底上沉积绝缘层；
将所述绝缘层图案化；
对经图案化的绝缘层进行蚀刻，以暴露所述衬底的第二部分；
在所述衬底的所述第二部分上沉积沟槽层；以及
去除所述绝缘层。
8.一种用于制造电子器件的方法，包括：
在衬底上的沟槽层中形成多个沟槽；
蚀刻所述衬底的在所述沟槽内的部分以形成刻面表面，所述刻面表面是V形槽或圆形表面中的一个；
在所述沟槽内的所述衬底的刻面表面上沉积成核层；
在所述成核层上在垂直方向上从所述沟槽的底部至所述沟槽层的顶部生长Ⅲ-N材料层；以及
在所述沟槽层的所述顶部上横向生长所述Ⅲ-N材料层。
9.根据权利要求8所述的方法，其中，将横向生长在所述沟槽之上的所述Ⅲ-N材料层的部分融合以形成岛。
10.根据权利要求8所述的方法，还包括：
在经横向生长的Ⅲ-N材料层上沉积器件层。
11.根据权利要求8所述的方法，其中，形成所述多个沟槽包括：
在所述衬底上沉积绝缘层；
将所述绝缘层图案化；
对经图案化的绝缘层进行蚀刻；
在经图案化的绝缘层上沉积沟槽层；以及
去除所述绝缘层。
12.根据权利要求8所述的方法，其中，所述衬底包括Si(100)衬底。
13.一种电子器件，包括：
位于衬底上的沟槽层中的的多个沟槽，所述沟槽包括是所述衬底的第一部分的底部和在垂直方向上从所述衬底延伸至所述沟槽层的顶表面的侧壁；
形成在所述衬底中的在所述沟槽内的刻面表面，其中，所述刻面表面是V形槽或圆形表面中的一个；
在所述沟槽内的所述衬底的刻面表面上的成核层；以及
在所述成核层上在垂直方向上从所述沟槽的所述底部至所述沟槽层的顶部生长的Ⅲ-N材料层，其中，所述Ⅲ-N材料层在所述沟槽层的所述顶部上横向延伸。
14.根据权利要求13所述的电子器件，还包括：
位于经横向延伸的Ⅲ-N材料层上的器件层。
15.根据权利要求13所述的电子器件，其中，所述Ⅲ-N材料层包括GaN并且所述衬底包括硅(100)衬底。
16.根据权利要求13所述的电子器件，其中，所述沟槽具有绝缘侧壁。
17.根据权利要求13所述的电子器件，其中，所述沟槽具有金属侧壁。
18.根据权利要求13所述的电子器件，其中，所述成核层包括氮化铝、多晶Ⅲ-N材料、非晶Ⅲ-N材料、或者它们的任何组合。
19.根据权利要求13所述的电子器件，其中，横向生长在所述沟槽之上的所述Ⅲ-N材料层的部分被融合成岛。
20.根据权利要求13所述的电子器件，其中，所述成核层的厚度是从10纳米到700纳米。
21.根据权利要求13所述的电子器件，其中，所述沟槽的宽度是从50纳米到1微米。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3019188B1 (fr) * 2014-03-27 2017-11-24 Commissariat Energie Atomique Procede de croissance d'un element allonge a partir d'un germe forme dans un creux d'une couche ou d'un plot de nucleation
US9331076B2 (en) * 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
US9601583B2 (en) * 2014-07-15 2017-03-21 Armonk Business Machines Corporation Hetero-integration of III-N material on silicon
JP2017533574A (ja) 2014-09-18 2017-11-09 インテル・コーポレーション シリコンｃｍｏｓ互換性半導体装置における欠陥伝播制御のための傾斜側壁カット面を有するウルツ鉱ヘテロエピタキシャル構造物
WO2016048328A1 (en) 2014-09-25 2016-03-31 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
US9310285B1 (en) * 2014-09-30 2016-04-12 International Business Machines Corporation Method and integrated device for analyzing liquid flow and liquid-solid interface interaction
US9508743B2 (en) * 2014-10-28 2016-11-29 Globalfoundries Inc. Dual three-dimensional and RF semiconductor devices using local SOI
WO2016080961A1 (en) 2014-11-18 2016-05-26 Intel Corporation Cmos circuits using n-channel and p-channel gallium nitride transistors
KR102309482B1 (ko) 2014-12-18 2021-10-07 인텔 코포레이션 N-채널 갈륨 질화물 트랜지스터들
US9379184B1 (en) * 2015-02-18 2016-06-28 International Business Machines Corporation Secure chip with physically unclonable function
KR102504576B1 (ko) 2015-05-19 2023-02-28 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
EP3314659A4 (en) * 2015-06-26 2019-01-23 INTEL Corporation HETEROSEPITAXIAL STRUCTURES WITH STABLE SUBSTRATE INTERFACE MATERIAL AT HIGH TEMPERATURE
US9646842B1 (en) 2015-10-14 2017-05-09 International Business Machines Corporation Germanium smoothing and chemical mechanical planarization processes
US9646841B1 (en) 2015-10-14 2017-05-09 International Business Machines Corporation Group III arsenide material smoothing and chemical mechanical planarization processes
US9916985B2 (en) 2015-10-14 2018-03-13 International Business Machines Corporation Indium phosphide smoothing and chemical mechanical planarization processes
WO2017111791A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Methods for obtaining ultra low defect density gan using cross point trench design
US10658471B2 (en) 2015-12-24 2020-05-19 Intel Corporation Transition metal dichalcogenides (TMDCS) over III-nitride heteroepitaxial layers
US9899564B2 (en) * 2016-03-23 2018-02-20 Panasonic Intellectual Property Management Co., Ltd. Group III nitride semiconductor and method for producing same
WO2017171829A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Gallium nitride nmos on si (111) co-integrated with a silicon pmos
WO2018004607A1 (en) * 2016-06-30 2018-01-04 Intel Corporation Co-integration of gan and self-aligned thin body group iv transistors
WO2018009169A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Engineering tensile strain buffer in art for high quality ge channel
US10056453B2 (en) 2016-07-22 2018-08-21 Globalfoundries Inc. Semiconductor wafers with reduced bow and warpage
WO2018095020A1 (en) * 2016-11-28 2018-05-31 The Hong Kong University Of Science And Technology Methods for growing iii-v compound semiconductors from diamond-shaped trenches on silicon and associated devices
US11287563B2 (en) 2016-12-01 2022-03-29 Ostendo Technologies, Inc. Polarized light emission from micro-pixel displays and methods of fabrication thereof
CN108258042A (zh) * 2016-12-28 2018-07-06 财团法人工业技术研究院 半导体结构及其制造方法
US10622447B2 (en) 2017-03-29 2020-04-14 Raytheon Company Group III-nitride structure having successively reduced crystallographic dislocation density regions
US10290768B2 (en) 2017-09-14 2019-05-14 Globalfoundries Inc. Nanowire formation methods
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
WO2019066955A1 (en) * 2017-09-29 2019-04-04 Intel Corporation LATERAL EPITAXIAL OVERCROWTH IN MULTIPLE STEPS OF III-N FILMS WITH LOW DENSITY OF DEFECTS
CN109830480B (zh) * 2017-11-23 2022-02-18 联华电子股份有限公司 动态随机存取存储器
US10818778B2 (en) * 2017-11-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous semiconductor device substrates with high quality epitaxy
CN108257853B (zh) * 2018-01-17 2021-01-26 马鞍山杰生半导体有限公司 具有氮化铝膜的紫外led的外延结构及其生长方法
WO2019218278A1 (en) 2018-05-16 2019-11-21 Yangtze Memory Technologies Co., Ltd. Methods for solving epitaxial growth loading effect at different pattern density regions
TWI728364B (zh) 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
FR3102005B1 (fr) * 2019-10-15 2022-04-22 Commissariat Energie Atomique Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium
TWI715311B (zh) * 2019-11-26 2021-01-01 國立交通大學 具有寬能隙三五族汲極之金屬氧化物矽半導體場效電晶體及其製造方法
CN110828459B (zh) * 2019-12-18 2022-12-06 电子科技大学 一种新型dram集成电路的结构
CN113823565A (zh) * 2020-06-18 2021-12-21 新时代电力系统有限公司 基于超结的垂直型氮化镓jfet和mosfet功率器件的方法和系统
EP3940763A1 (en) 2020-07-14 2022-01-19 IMEC vzw Method of manufacturing a semiconductor structure
US20220139709A1 (en) * 2020-11-05 2022-05-05 International Business Machines Corporation Confined gallium nitride epitaxial layers
US12107119B2 (en) 2021-09-20 2024-10-01 International Business Machines Corporation Semiconductor structure with different crystalline orientations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1429402A (zh) * 2000-03-14 2003-07-09 丰田合成株式会社 Ⅲ族氮化物系化合物半导体器件及其制造方法
CN1633700A (zh) * 2000-03-31 2005-06-29 丰田合成株式会社 Ⅲ族氮化物系化合物半导体的制造方法及ⅲ族氮化物系化合物半导体元件
CN101853808A (zh) * 2008-08-11 2010-10-06 台湾积体电路制造股份有限公司 形成电路结构的方法
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
CN103243389A (zh) * 2012-02-08 2013-08-14 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP2001185493A (ja) * 1999-12-24 2001-07-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
US6599362B2 (en) * 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
JP3679720B2 (ja) * 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
JP4571476B2 (ja) 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
JP4807081B2 (ja) 2006-01-16 2011-11-02 ソニー株式会社 ＧａＮ系化合物半導体から成る下地層の形成方法、並びに、ＧａＮ系半導体発光素子の製造方法
US7435639B2 (en) 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
US8803189B2 (en) 2008-08-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy using lateral overgrowth
US8629038B2 (en) * 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1429402A (zh) * 2000-03-14 2003-07-09 丰田合成株式会社 Ⅲ族氮化物系化合物半导体器件及其制造方法
CN1633700A (zh) * 2000-03-31 2005-06-29 丰田合成株式会社 Ⅲ族氮化物系化合物半导体的制造方法及ⅲ族氮化物系化合物半导体元件
CN101853808A (zh) * 2008-08-11 2010-10-06 台湾积体电路制造股份有限公司 形成电路结构的方法
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
CN103243389A (zh) * 2012-02-08 2013-08-14 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法

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