KR20160111364A - Si 트렌치들 내의 iii-n 디바이스들 - Google Patents

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산샙탁 다스굽타
한 위 텐
사나즈 케이. 가드너
승 훈 성
마르코 라도사블제빅
벤자민 추-쿵
셰리 타프트
라비 필라리세티
로버트 에스. 차우
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Abstract

기판의 부분을 포함하는 트렌치가 형성된다. 트렌치 내의 기판의 부분 상에 핵형성 층이 피착된다. 핵형성 층 상에 III-N 재료 층이 피착된다. III-N 재료 층은 트렌치 위에 측방향으로 성장된다. 측방향으로 성장된 III-N 재료 층 상에 디바이스 층이 피착된다. 측방향으로 성장된 재료 상에 낮은 결함 밀도 영역이 획득되어, Si 기판들 상의 III-N 재료들의 전자 디바이스 제조를 위해 이용된다.

Description

SI 트렌치들 내의 III-N 디바이스들{III-N DEVICES IN SI TRENCHES}
본 명세서에 설명되는 실시예들은 전자 시스템들의 제조의 분야, 및 특히 III-N 재료 기반 디바이스들의 제조에 관한 것이다.
전형적으로, III-N 재료 기반 트랜지스터들은 고전압 및 고주파 애플리케이션들에 사용된다. III-N 재료 기반 디바이스들은 시스템-온-칩들("SoC들") 애플리케이션들에 대한, 예를 들어, 전력 관리 집적 회로들("IC들")과 라디오 주파수("RF") 전력 증폭기들에 대한 후보들일 수 있다. 그러나, 일반적으로, III-N 재료 기반 디바이스들과 실리콘("Si") 기판과의 공동-집적은 III-N 재료들과 실리콘의 유사하지 않은 특성들로 인해 매우 어려운 과제이다. 예를 들어, <100> 결정 배향을 따라 GaN 재료와 Si 웨이퍼 간의 격자 부정합은 약 41%이다. III-N 재료와 실리콘 간의 큰 격자 부정합은 전형적으로, Si 상에 성장된 III-N 재료에 높은 결함 밀도들을 초래한다. 예를 들어, GaN과 Si 간의 열 팽창 계수의 부정합은 약 116%이다. III-N 재료와 Si 간의 열 팽창 계수의 큰 부정합은 전형적으로, Si 상에 성장된 III-N 재료 상에 표면 균열들을 초래한다. 이러한 결함들은 III-N 재료들 내의 캐리어들(예를 들어, 전자들, 정공들, 또는 양쪽 모두)의 이동도를 현저하게 감소시키고 불량한 수율 및 신뢰성 이슈들을 또한 초래할 수 있다.
현재, Si (100) 웨이퍼 상의 III-N 재료의 성장은 두껍고 복합적인 버퍼 층들을 필요로 한다. 전형적으로, III-N 재료는 전체 Si 웨이퍼 위에서의 블랭킷 에피택시 성장 공정에 의한 두껍고 복합적인 버퍼 층들 상에 형성된다. 블랭킷 에피택시 성장 공정은 선택적 영역 또는 패턴에 특정적이지 않다. 블랭킷 방법은 Si 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor)("CMOS") 회로들과 III-N 기반 디바이스들 양쪽 모두의 다이 상의 나란한 공동-집적을 허용하지 않는다. 또한, 두껍고 복합적인 버퍼 층들의 성장은 대량 생산에 적합하지 않을 수 있는 많은 시간을 필요로 한다.
따라서, 기존의 기술들은 III-N 트랜지스터들과 Si 상보성 금속 산화물 반도체("CMOS") 회로들 양쪽의 공동-집적을 위한 경로를 제공하지 않는다.
본 발명의 실시예들은 다음의 설명, 및 본 발명의 실시예들을 예시하기 위해 사용되는 첨부 도면들을 참조하여 가장 잘 이해될 수 있다. 도면들에서:
도 1은 일 실시예에 따른 전자 디바이스 구조체(100)의 삼차원("3D") 도면을 나타낸다.
도 2a는 일 실시예에 따른 전자 디바이스 구조체의 측면도를 나타낸다.
도 2b는 일 실시예에 따라 절연 층이 기판 상에 피착된 후의, 도 2a와 유사한 도면이다.
도 2c는 일 실시예에 따라 절연 층이 패터닝된 후의, 도 2b와 유사한 도면이다.
도 2d는 일 실시예에 따라 패터닝된 절연 층을 에칭하고 마스크 층을 제거한 후의, 도 2c와 유사한 도면이다.
도 2e는 일 실시예에 따라 기판의 노출된 부분들 상에 트렌치 층이 피착된 후의, 도 2d와 유사한 도면이다.
도 2f는 일 실시예에 따라 트렌치 층의 상부가 제거되어 절연 층 블록들을 노출시킨 후의, 도 2e와 유사한 도면이다.
도 2g는 일 실시예에 따라 절연 층 블록들이 제거되어 트렌치들을 형성한 후의, 도 2f와 유사한 도면이다.
도 2h는 일 실시예에 따라 트렌치들 내의 기판의 노출된 부분들 상에 핵형성 층이 선택적으로 피착된 후의, 도 2g와 유사한 도면이다.
도 2i는 일 실시예에 따라 핵형성 층 상에 III-N 재료 층이 피착된 후의, 도 2h와 유사한 도면이다.
도 2j는 일 실시예에 따라 트렌치들 위에 III-N 재료 층이 측방향으로 성장된 후의, 도 2i와 유사한 도면이다.
도 2k는 일 실시예에 따라 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의 도면이다.
도 2l은 다른 실시예에 따라 트렌치들 내의 기판의 노출된 부분들 상에 핵형성 층이 피착된 후의, 도 2g와 유사한 도면이다.
도 2m은 일 실시예에 따라 핵형성 층 상에 III-N 재료 층이 피착된 후의, 도 2l과 유사한 도면이다.
도 2n은 일 실시예에 따라 트렌치들 위에 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의, 도 2m과 유사한 도면(2900)이다.
도 3a는 일 실시예에 따른 전자 디바이스 구조체의 측면도이다.
도 3b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 3a와 유사한 도면이다.
도 3c는 일 실시예에 따라 v자형 트렌치들 내의 기판의 부분들 상에 핵형성 층이 피착된 후의, 도 3b와 유사한 도면이다.
도 3d는 일 실시예에 따라 핵형성 층 상에 III-N 재료 층이 피착된 후의, 도 3c와 유사한 도면이다.
도 3e는 일 실시예에 따라 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의, 도 3d와 유사한 도면이다.
도 3f는 다른 실시예에 따라 V자형 트렌치들 내의 기판의 부분들 상에 핵형성 층이 피착된 후의, 도 3b와 유사한 도면의 부분이다.
도 3g는 다른 실시예에 따라 기판의 V-홈들 상의 핵형성 층 상의 측방향으로 성장된 III-N 재료 층 위의 캡핑 층 상에 디바이스 층이 피착된 후의, 도 3b와 유사한 도면이다.
도 4a는 일 실시예에 따른 전자 디바이스 구조체의 측면도이다.
도 4b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 4a와 유사한 도면이다.
도 4c는 다른 실시예에 따라 기판의 사다리꼴 트렌치들 상의 핵형성 층 상의 측방향으로 성장된 III-N 재료 층 위의 캡핑 층 상에 디바이스 층이 피착된 후의, 도 4b와 유사한 도면이다.
도 4d는 다른 실시예에 따라 기판의 사다리꼴 트렌치들 상의 핵형성 층 위의 III-N 재료 층 위의 캡핑 층 상에 디바이스 층이 피착된 후의, 도 4b와 유사한 도면이다.
도 5a는 일 실시예에 따른 전자 디바이스 구조체의 측면도이다.
도 5b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 5a와 유사한 도면이다.
도 5c는 다른 실시예에 따라 기판의 원형 트렌치들 상의 핵형성 층 상의 III-N 재료 층 위의 캡핑 층 상에 디바이스 층이 피착된 후의, 도 5b와 유사한 도면이다.
도 5d는 다른 실시예에 따라 기판의 원형 트렌치들 상의 핵형성 층 위의 III-N 재료 층 위의 캡핑 층 상에 디바이스 층이 피착된 후의, 도 5b와 유사한 도면이다.
도 6a는 일 실시예에 따른 타입 a 트렌치의 주사 전자 현미경("SEM") 이미지를 나타낸다.
도 6b는 일 실시예에 따른 타입 B 트렌치의 SEM 이미지를 나타낸다.
도 6c는 일 실시예에 따른 타입 C 트렌치의 SEM 이미지를 나타낸다.
도 6d는 일 실시예에 따른 타입 D 트렌치의 SEM 이미지를 나타낸다.
도 7은 일 실시예에 따라 타입 a 트렌치로부터 성장된 GaN 층의 단면의 투과 전자 현미경("XTEM") 이미지를 나타낸다.
도 8은 일 실시예에 따른 컴퓨팅 디바이스를 도시한다.
다음의 설명에서, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예들의 철저한 이해를 제공하기 위해, 특정 재료들, 요소들의 치수들 등과 같은 수많은 특정 상세 사항들이 기재된다. 그러나, 통상의 기술자에게는, 본 명세서에 기술되는 바와 같은 하나 이상의 실시예들이 이들 특정 상세 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 반도체 제조 공정들, 기술들, 재료들, 장비, 기타 등등은 본 설명을 불필요하게 모호하게 하지 않도록 하기 위해 아주 상세히 설명되지는 않았다.
특정 예시적인 실시예들이 기술되고 첨부 도면들에 나타내어지지만, 그러한 실시예들은 제한적이 아니라 단지 예시적일 뿐이며, 통상의 기술자들이 수정들을 행할 수 있기 때문에 실시예들은 도시되고 기술되는 특정 구성들 및 배열들에 제한되지 않는다는 것을 이해해야 한다.
본 명세서 전체에 걸쳐 "일 실시예", "다른 실시예", 또는 "실시예"의 참조는 실시예와 관련하여 기술되는 특정 특징, 구조, 또는 특성이 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서에 걸쳐 여러 곳들에서 "일 실시예" 및 "실시예"와 같은 어구들의 출현은 반드시 모두가 동일 실시예를 참조하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
또한, 발명적인 양태들은 개시된 단일 실시예의 모든 특징들보다 적은 데에 존재한다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 독립적이다. 예시적인 실시예들이 본 명세서에 기술되었지만, 통상의 기술자라면 이러한 예시적인 실시예들이 본 명세서에 기술되는 바와 같이 수정 및 변경되어 실시될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한적이라기보다 예시적인 것으로 간주되어야 할 것이다.
전자 디바이스를 제조하는 방법들 및 장치들이 본 명세서에 설명된다. 기판의 부분을 포함하는 트렌치가 형성된다. 핵형성 층이 트렌치 내의 기판의 부분 상에 피착된다. III-N 재료 층이 핵형성 층 상에 피착된다. III-N 재료 층은 트렌치 위에 측방향으로 성장된다. 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된다. 본 명세서에서 기술되는 방법들은 시스템 온 칩("SoC") 제품들을 위해 Si 상보성 금속 산화물 반도체("CMOS") 회로들과 가까운 근방에 전력 관리 집적 회로들("PMIC") 및 RF 전력 증폭기("PA") 애플리케이션들에 대한 III-N 디바이스들(예를 들어, 트랜지스터들, 및 다른 III-N 기반 디바이스들)의 공동-집적을 제공한다.
일반적으로, III-N 재료는 주기율표의 3족 원소들 중 적어도 하나, 예를 들어, 알루미늄("Al"), 갈륨("Ga"), 인듐("In"), 및 질소("N")를 포함하는 화합물 반도체 재료를 지칭한다. 적어도 어떤 실시예들에서, 기판은 실리콘을 포함하고, III-N 층은 GaN을 포함한다.
적어도 어떤 실시예들에서, 에피택시하게 성장된 III-질화물("N") 재료를 포함하는 전자 디바이스, 예를 들어, 트랜지스터, 또는 임의의 다른 전자 디바이스는, (100) 결정 면("Si (100)")을 따라 실질적으로 정렬된 Si 웨이퍼 상에 생성된 나노스케일 트렌치들을 이용하여 성장된다.
본 명세서에서 설명되는 적어도 어떤 실시예들은 Si 웨이퍼들 상의 버퍼 층들 상의 블랭킷 III-N 층의 성장과는 대조적으로 Si CMOS와 III-N 디바이스들의 헤테로-집적을 위한 옵션들을 제시한다.
적어도 어떤 실시예들에서, 트렌치들이 Si (100) 기판 상에 형성된다. III-N 재료는 트렌치들 내의 기판의 부분들 상에 수직적으로 성장된다. 그 후 III-N 재료는 트렌치들 밖으로 측방향으로 성장된다. 측방향으로 성장된 III-N 재료의 부분들은, Si 기판 위의 III-N 재료의 큰(예를 들어, 적어도 약 50 마이크로미터("㎛")) 아일랜드들로 병합된다. 적어도 어떤 실시예들에서, 하나 이상의 디바이스 층들은 III-N 재료 기반 디바이스들을 제조하기 위해 III-N 재료 아일랜드 상에 성장된다. 복수의 III-N 재료 기반 디바이스들을 수용하는 III-N 재료 아일랜드가 생성된다.
본 명세서에서 기술되는 실시예들은 결함 밀도와 표면 균열들을 완화하면서 Si CMOS와 III-N 재료 기반 디바이스들의 헤테로-집적화를 유리하게 제공한다. 적어도 어떤 실시예들에서, III-N 재료 아일랜드들을 형성하기 위한 트렌치들은, III-N 재료 성장 시간을 유리하게 감소시켜 결과적으로 제조 비용의 감소를 제공하는, 낮은 깊이를 갖고, 폭이 좁다.
도 1은 일 실시예에 따른 전자 디바이스 구조체(100)의 삼차원("3D") 도면을 나타낸다. 도 1에 도시된 바와 같이, 전자 디바이스 구조체(100)는 기판(101) 상에 실리콘 상보성 금속 산화물 반도체("CMOS") 회로부(102)와 III-N 재료 기반 디바이스들 부분(103)을 포함한다. 실시예에서, 기판(101)은 아래에 더 상세히 기술되는 기판들 중 하나이다.
III-N 재료 기반 디바이스들은 III-N 재료 아일랜드(104)와 같은, III-N 재료 아일랜드들 상에 형성된다. III-N 재료 아일랜드들은 회로 레이아웃에 의존하여 기판(101) 상의 미리 정해진 개소들에 피착된 트렌치 층(105)과 같은, 트렌치 층 상에 형성된다. 적어도 어떤 실시예들에서, III-N 아일랜드들에 대한 개소들은 Si CMOS 공정 전에 Si CMOS 웨이퍼 내에 결정된다. 실시예에서, 전자 디바이스 구조체(100)는 SoC의 일부이다.
도 1에 도시된 바와 같이, 트렌치들(108, 109)과 같은, 복수의 트렌치들이 기판(101) 상의 트렌치 층(105)에 형성된다. III-N 재료 층은 트렌치들에 형성된다. III-N 재료 층은 트렌치들 위에 측방향으로 연장되어 평면 III-N 재료 아일랜드(104)를 형성한다. 실시예에서, III-N 재료 층은 트렌치에 피착된 핵형성 층(도시 안됨) 상에 형성된다. 도 1에 도시된 바와 같이, III-N 아일랜드(104)는 길이(105)와 폭(106)을 갖는다. 실시예에서, III-N 아일랜드의 길이는 적어도 50 마이크로미터("㎛")이고, III-N 아일랜드의 폭은 적어도 50㎛이다. 보다 구체적인 실시예에서, III-N 아일랜드의 길이와 폭 각각은 약 50㎛로부터 약 500㎛까지이다. III-N 재료 아일랜드(104)는 정사각형, 직사각형, 타원형, 원형, 다각형, 또는 임의의 다른 형태를 가질 수 있다.
회로 레이아웃에 의존하여, III-N 재료 아일랜드들이 Si 기판 내로 임베드된다. 이러한 III-N 아일랜드들은 하나 이상의 III-N 전자 디바이스들을 수용한다. 실시예에서, III-N 재료 아일랜드들은 얕은 트렌치 절연("STI")(예를 들어, 산화물) 층 측벽들을 가진 트렌치들을 형성함으로써 생성된다. 하나 이상의 III-N 재료 층들이 에피택시하게 이러한 트렌치들 밖으로 생성된다. 이러한 III-N 재료 층들은 그 후 III-N 재료의 아일랜드로 측방향으로 병합되며, 아래에 더 상세히 설명되는 바와 같이, 그 아일랜드 상에서 하나 이상의 III-N 재료 기반 디바이스 층들이 성장되고, III-N 재료 기반 전자 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 전력 관리 집적 회로들, RF 전력 증폭기들, 또는 임의의 다른 III-N 재료 기반 디바이스들)이 제조된다.
도 2a는 일 실시예에 따른 전자 디바이스 구조체의 측면도(200)를 나타낸다. 전자 디바이스 구조체는 기판(201)을 포함한다. 실시예에서, 기판(201)은 미리 정해진 결정 배향을 따라 실질적으로 정렬된 기판이다. 일반적으로, 결정 방향들(예를 들어, (100), (111), (110), 및 다른 결정 배향들)은 전자 디바이스 제조의 통상의 기술자에게 알려져 있다. 실시예에서, 기판(201)은 반도체 재료, 예를 들어, 단결정 실리콘("Si"), 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V 재료들 기반 재료, 예를 들어, 갈륨 비소("GaAs"), 또는 그들의 임의의 조합을 포함한다. 일 실시예에서, 기판(201)은 집적 회로들에 대한 금속화 상호접속 층들을 포함한다. 적어도 어떤 실시예들에서, 기판(201)은 전자 디바이스들, 예를 들어, 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 전기적 절연 층, 예를 들어, 층간 유전체, 트렌치 절연 층, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 임의의 다른 절연 층에 의해 분리되는 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 어떤 실시예들에서, 기판(201)은 금속화 층들을 접속하도록 구성되는 상호접속부들, 예를 들어, 비아들을 포함한다.
실시예에서, 기판(201)은 벌크 하부 기판, 중간 절연 층, 및 미리 정해진 결정 배향, 예를 들어, (100) 결정 면을 따라 실질적으로 정렬된 최상 단결정 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 최상 단결정 층은 위에서 열거된 임의의 재료, 예를 들어, 실리콘을 포함할 수 있다. 실시예에서, 기판(201)은 영도 미스컷을 가진 (100) 결정 면("Si (100)")을 따라 실질적으로 정렬된 실리콘 기판이다. 실시예에서, 기판(201)은 III-N 재료 핵형성을 용이하게 하기 위해, [110] 결정 방향을 향해 미리 정해진 각도(예를 들어, 2-10°)의 미스컷을 가진 Si (100) 기판이다.
도 2b는 일 실시예에 따라 절연 층(202)이 기판(201) 상에 피착된 후의, 도 2a와 유사한 도면(210)이다. 실시예에서, 절연 층(202)은 질화물 층, 예를 들어, 실리콘 질화물("SiN") 층이다. 실시예에서, 절연 층(202)은 실리콘 산화물(예를 들어, SiO2) 층, 알루미늄 산화물("Al2O3"), 실리콘 산화 질화물("SiON"), 다른 산화물/질화물 층, 그들의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정된 다른 전기적 절연 층이다. 실시예에서, 절연 층(202)은 화학 기상 증착("CVD"), 예를 들어, 플라즈마 증강된 화학 기상 증착("PECVD"), 물리 기상 증착("PVD"), 분자 빔 에피택시("MBE"), 금속유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 블랭킷 피착 기술들과 같은, 그러나 그에 한정되지 않는, 블랭킷 피착 기술들 중 하나를 이용하여 피착된다. 실시예에서, 절연 층(202)의 두께는 약 50 나노미터("nm")로부터 약 250nm까지이다.
도 2c는 일 실시예에 따라 절연 층(202)이 패터닝된 후의, 도 2b와 유사한 도면(220)이다. 도 2c에 도시된 바와 같이, 마스크 층(203)이 절연 층(202) 상에 피착된다. 마스크 층(203)은 거리(204)만큼 분리된 피처(211)와 피처(212)와 같은, 피처들을 포함한다. 적어도 어떤 실시예들에서, 마스크 층(203)의 피처들 사이의 거리는 공정에서 나중에 형성되는 트렌치의 폭을 설정한다.
실시예에서, 마스크 층(203)은 포토레지스트, 하드 마스크, 또는 그들의 조합을 포함한다. 적어도 어떤 실시예들에서, 절연 층(202) 상에 피착된 하드 마스크는 알루미늄 산화물(예를 들어, AI2O3); 폴리실리콘, 비정질 실리콘, 폴리 게르마늄("Ge"), 내화 금속(예를 들어, 텅스텐("W"), 몰리브데늄("Mo"), 다른 내화 금속, 또는 그들의 임의의 조합을 포함한다. 마스크 층(203)은 전자 디바이스 제조의 통상의 기술자에게 알려진 패터닝 및 에칭 기술들 중 하나를 이용하여 패터닝될 수 있다.
도 2d는 일 실시예에 따라 패터닝된 절연 층(202)을 에칭하고 마스크 층을 제거한 후의, 도 2c와 유사한 도면(230)이다. 도 2d에 도시된 바와 같이, 절연 층(202)은 기판(201)의 부분(231)과 같은, 부분들을 노출시키고, 블록(205)과 블록(206)과 같은, 블록들을 생성하기 위해, 패터닝된 마스크 층(203)을 통해 에칭된다. 실시예에서, 절연 층(202)은 전자 디바이스 제조의 통상의 기술자에게 알려진 습식 에칭, 건식 에칭, 또는 건식 및 습식 에칭 기술들 양쪽 모두 중 하나를 이용하여 에칭된다. 실시예에서, 실리콘 질화물의 절연 층(202)은, 예를 들어, HF 용액, 완충제로 처리된 HF 용액, 또는 다른 습식 에칭 화학물을 이용하여 습식 에칭된다. 마스크 층(203)은 예를 들어, 전자 디바이스 제조의 통상의 기술자에게 알려진 화학적-기계적 평탄화(chemical-mechanical planarization, "CMP") 공정과 같은 연마 공정을 이용하여 절연 층(202)으로부터 제거될 수 있다. 마스크 층(203)이 포토레지스트이면, 그것은 205 및 206 블록 형성 후 유기 용매들(예를 들어, 아세톤)에서 제거될 수 있다.
실시예에서, 높이(232)와 같은, 블록들의 높이는, 공정에서 나중에 형성되는 트렌치 층의 두께를 설정한다. 실시예에서, 높이(232)와 같은, 블록들의 높이는 약 50nm로부터 약 250nm까지이다.
도 2e는 일 실시예에 따라 기판의 노출된 부분들 상에 트렌치 층(207)이 피착된 후의, 도 2d와 유사한 도면(240)이다. 도 2e에 도시된 바와 같이, 트렌치 층(207)이 블록들(205, 206) 위에 피착된다. 실시예에서, 트렌치 층(207)은 인접한 디바이스들을 절연하고 리키지를 방지하기에 적합한 절연층이다. 일 실시예에서, 트렌치 층(207)은 산화물 층, 예를 들어, 실리콘 산화물, 또는 전자 디바이스 설계에 의해 결정되는 임의의 다른 전기적 절연 층이다. 실시예에서, 트렌치 층(207)은 실리콘 산화물(예를 들어, SiO2) 층, 실리콘 질화물 층, 알루미늄 산화물("Al2O3"), 실리콘 산화 질화물("SiON"), 다른 산화물/질화물 층, 그들의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정된 다른 전기적 절연 층이다. 일 실시예에서, 트렌치 층(207)은 층간 유전체(ILD), 예를 들어, 실리콘 이산화물을 포함한다. 일 실시예에서, 트렌치 층(207)은 폴리이미드, 에폭시, 벤조사이클로부텐(BCB)과 같은 광한정가능 재료들(photodefinable materials), 및 WPR-시리즈 재료들, 또는 스핀-온-글래스를 포함할 수 있다. 일 실시예에서, 트렌치 층(207)은 낮은 유전율(로우-k) ILD 층이다. 일반적으로, 로우-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들을 나타낸다.
일 실시예에서, 트렌치 층(207)은 전계 아이솔레이션 영역들을 제공하기 위한 얕은 트렌치 아이솔레이션(STI) 층이다. 다른 실시예에서, 트렌치 층(207)은 금속성 층, 예를 들어, 텅스텐("W"), 몰리브데늄("Mo"), 또는 임의의 다른 금속 층이다.
일 실시예에서, 트렌치 층(207)은 블록들(205, 206)의 두께와 적어도 동일한 두께로 피착된다. 일 실시예에서, 트렌치 층(207)은 약 50nm로부터 약 500nm까지 두께로 피착된다. 트렌치 층(207)은, 예컨대 화학 기상 증착(CVD), 및 물리 기상 증착(PVD)과 같은, 그러나 그들에 한정되지 않는, 전자 디바이스 제조의 통상의 기술자에게 알려진 임의의 기술들을 이용하여 피착된 블랭킷일 수 있다.
도 2f는 일 실시예에 따라 트렌치 층의 상부가 제거되어 절연 층 블록들을 노출시킨 후의, 도 2e와 유사한 도면(250)이다. 도 2f에 도시된 바와 같이, 트렌치 층(207)이 제거되어, 블록들(205, 206, 208)과 같은, 절연 층 블록들의 상면들이 노출된다. 트렌치 층(207)의 블록들이, 절연 층 블록들 사이의 기판(201) 상에 피착되어, 트렌치 측벽 블록들(209, 213, 214, 215)을 형성한다. 측벽 블록들(209, 213, 214, 215)의 높이는 도 2f에 도시된 바와 같이, 블록들(205, 206, 208)의 높이와 실질적으로 동일하다. 트렌치 측벽 블록(209)은 도 2f에 도시된 바와 같이, 폭(219)과 높이(221)를 갖는다. 실시예에서, 트렌치 측벽 블록의 폭은 공정에서 나중에 형성되는 III-N 재료 아일랜드의 치수에 의해 결정된다. 실시예에서, 트렌치 측벽 블록의 폭은 약 50nm로부터 약 1㎛까지이다. 실시예에서, 트렌치 측벽 블록의 높이는 공정에서 나중에 형성되는 트렌치의 깊이를 결정한다. 실시예에서, 트렌치 측벽 블록의 높이는 약 50nm로부터 약 250nm까지이다.
트렌치 층(207)의 상부는 예를 들어, 전자 디바이스 제조의 통상의 기술자에게 알려진 화학적-기계적 평탄화(chemical-mechanical planarization, "CMP") 공정과 같은, 연마 공정을 이용하여 제거될 수 있다.
도 2g는 일 실시예에 따라 절연 층 블록들이 제거되어 트렌치들을 형성한 후의, 도 2f와 유사한 도면(260)이다. 도 2g에 도시된 바와 같이, 트렌치(216, 217, 218)와 같은 트렌치들이 트렌치 층(207)에 형성된다. 절연 층이 제거되어 기판의 부분들(261, 262, 263)을 노출시킨다. 도 2g에 도시된 바와 같이, 트렌치(217)는 바닥 부분 및 대향하는 측벽들(265, 266)을 갖는다. 트렌치(217)의 바닥 부분은 기판(201)의 부분(261)이다. 트렌치는 대향하는 측벽들(265, 266)을 갖는다. 트렌치(217)의 측벽들(265, 266)은 각각 블록들(208, 209)의 부분이다.
도 2g에 도시된 바와 같이, 트렌치(217)는 직사각형 형태를 갖는다("타입 A 트렌치"). 실시예에서, 타입 A 트렌치의 바닥 부분은 실질적으로 측벽들과 수직이다. 도 2g에 도시된 바와 같이, 트렌치(217)는 폭(267)과 깊이(268)를 갖는다. 실시예에서, 트렌치의 폭은 약 20nm로부터 약 1㎛까지이다. 실시예에서, 트렌치의 깊이는 약 50nm로부터 약 250nm까지이다. 실시예에서, 트렌치의 높이 대 중량의 비율("종횡비")은 2 미만이다.
절연 층 블록들은 습식 에칭, 및 건식 에칭과 같은, 그러나 그들에 한정되지 않는, 전자 디바이스 제조의 통상의 기술자에게 알려진 에칭 기술을 이용하여 기판(201)으로부터 제거될 수 있다. 실시예에서, 실리콘 질화물의 절연 층 블록들은 약 50℃로부터 약 200℃까지 온도에서의 뜨거운 인산을 이용하여 습식 에칭 기술에 의해 선택적으로 제거되어, 실리콘 산화물의 트렌치 측벽 블록들 사이의 실리콘 기판의 부분들을 노출시킨다.
도 2h는 일 실시예에 따라 트렌치들 내의 기판의 노출된 부분들 상에 핵형성 층이 선택적으로 피착된 후의, 도 2g와 유사한 도면(270)이다. 도 2h에 도시된 바와 같이, 핵형성 층(271)은 기판(201)의 노출된 부분들인 트렌치들의 바닥 부분들 상에 선택적으로 피착된다. 실시예에서, 핵형성 층(271)은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함한다. 도 2h에 도시된 바와 같이, 핵형성 층은 트렌치의 측벽들 상에 피착되지 않는다. 실시예에서, 핵형성 층(271)은 금속-유기 화학 기상 증착("MOCVD") 기술을 이용하여 트렌치(271) 내의 실리콘 기판의 노출된 부분들 상에 선택적으로 피착된다. 실시예에서, 핵형성 층(271)은 약 550℃로부터 약 800℃까지 온도에서 MOCVD 기술을 이용하여 피착된다. 실시예에에서, 핵형성 층(271)은 600℃ 미만의 온도에서 피착되는 다결정질 GaN이다. 600℃ 미만의 온도에서 핵형성 층(271)의 피착은 GaSi 콤플렉스들의 형성을 회피하는 이점을 제공한다.
실시예에서, 트렌치 측벽들은 금속성 블록들의 부분들이고, 핵형성 층은 트렌치의 금속성 측벽들을 커버하지 않은 채 트렌치의 바닥에서의 실리콘 기판의 노출된 부분들 상에만 선택적으로 피착된다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층은 트렌치의 절연성 측벽들을 커버하지 않은 채 트렌치의 바닥에서의 실리콘 기판의 노출된 부분들 상에만 선택적으로 피착된다.
적어도 어떤 실시예들에서, 핵형성 층(271)은 에피택시 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), MBE, 스퍼터링, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 선택적 피착 기술들을 이용하여, 트렌치들에 선택적으로 피착된다.
실시예에서, 핵형성 층은 900℃ 초과의 온도에서 MOCVD 기술을 사용하여 트렌치들 내에 피착된다. 실시예에서, AlN의 핵형성 층은 약 10nm로부터 약 100nm까지 두께로 트렌치들 내의 기판의 노출된 부분들 상에 피착된다.
실시예에서, 핵형성 층은 III족 원소들과 실리콘(예를 들어, GaSi, 또는 다른 III족 원소들과 Si) 콤플렉스들의 형성을 방지하기 위해 트렌치 내에 실리콘 기판의 부분들 상에 피착된다. 실시예에서, 핵형성 층은 공정에서 나중에 핵형성 층 상에 형성되는 III-N 재료 층을 위한 시드 육각형 결정 구조를 제공하기 위해 트렌치들 내의 실리콘 기판의 부분들 상에 피착된다. 실시예에서, 핵형성 층은 III-N 재료와 실리콘 사이에 격자 부정합으로 인해 형성되는 계면 결함들을 캡처하기 위해 트렌치들 내의 실리콘 기판의 부분들 상에 피착된다.
실시예에서, 타입 A 트렌치는 Si 기판 상에 산화물 트렌치 측벽 블록들을 패터닝함에 의해 생성된다. 실시예에서, 트렌치 타입 A에 대한 Si 기판은 III-N 핵형성을 용이하게 하기 위해 [110] 방향을 향해 약 2도로부터 약 10도까지 미스컷을 갖는다. 실시예에서, 얇은 핵형성 층은 CVD, 스퍼터링, MBE 기술, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 피착 기술 중 하나를 이용하여, [110] 방향을 향해 약 2도로부터 약 10도까지 미스컷을 갖는 기판의 부분들 상에 선택적으로 에피택시하게 피착된다. 실시예에서, 얇은 핵형성 층이 선택적으로 피착되고, 그러므로 트렌치의 산화물 측벽들 상에는 아니고 노출된 Si 표면 상에서만 성장한다.
도 2i는 일 실시예에 따라 핵형성 층 상에 III-N 재료 층(251)이 피착된 후의, 도 2h와 유사한 도면(280)이다. 도 2i에 도시된 바와 같이, III-N 재료 층(251)은 트렌치들 내의 핵형성 층(271) 상에 피착된 부분들(281, 282, 283)을 포함한다. 도 2i에 도시된 바와 같이, 트렌치들 밖으로 수직 방향(272)으로 부분들(281, 282, 283)이 성장된다. 실시예에서, 부분들(281, 282, 283)의 높이는 트렌치들의 깊이보다 더 크다. 실시예에서, III-N 재료 층(251)의 부분들은 선택적 영역 에피택시를 이용하여 핵형성 층 상에 성장된다.
실시예에서, III-N 재료 층(251)은 전자 디바이스 제조의 통상의 기술자에게 알려진 에피택시 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 에피택시 성장 기술을 이용하여 핵형성 층 상에 선택적으로 성장된다. 실시예에서, III-N 재료 층은 900℃ 내지 1100℃의 대략적인 범위의 온도에서 MOCVD 기술을 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층은 GaN 층이고, 핵형성 층은 Si 기판 상에 피착된 AlN 층이다.
도 2j는 일 실시예에 따라 트렌치들 위에 III-N 재료 층이 측방향으로 성장된 후의, 도 2i와 유사한 도면(290)이다. 도 2j에 도시된 바와 같이, III-N 재료 층(251)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대 합체된 LEO 아일랜드들(284, 285, 288, 289)을 형성하기 위해, 트렌치 측벽 블록들(209, 213, 214, 215) 위에 측방향으로 성장된다. 도 2j에 도시된 바와 같이, 합체된 LEO 아일랜드(284)는 부분(286)과 부분(287)을 포함한다. 부분(286)은 부분(287)에 인접한다. 부분(286)은 트렌치(218) 밖으로 성장된 수직 부분(281)으로부터 측벽 블록(209) 상에 측방향으로 연장되어, 트렌치(217) 밖으로 성장된 수직 부분(282)으로부터 측벽 블록(209) 상에 측방향으로 연장된 부분(287)과 병합한다.
실시예에서, III-N 재료 층은 트렌치들 밖으로 수직적으로 그리고 측방향으로 성장되어 합체된 아일랜드를 형성한다. 실시예에서, III-N 재료 층은 GaN 층이다. GaN의 Wurtzite 결정 시스템의 재료 특성들로 인해, 전위 결함들은 통상적으로 수직 성장 방향과 평행하게 (예를 들어, (0001) 결정 축 방향을 따라) 전파하고, 그러므로 산화물 측벽들 위의 측방향으로 병합된 GaN의 부분들은, GaN의 수직적으로 성장된 영역들과 비교하여 훨씬 감소된 결함 밀도가 가질 수 있다. GaN 아일랜드들이 산화물 층의 최상부에 그리고 전체 Si 기판 중의 단지 특정적인 작은 영역들에만 있기 때문에, 열 팽창 부정합으로 인해 GaN에서 발현되는 전체 열 응력은 현저하지 않아서, 블랭킷 Si 웨이퍼들 상에 성장된 GaN 층들과 비교하여, GaN 상의 표면 균열들의 감소로 이어진다.
실시예에서, 트렌치들 위에 성장된 III-N 재료 층은, 에피택시 성장 파라미터들, 예를 들어, 온도, 압력, 또는 양쪽 모두를 변경함으로써, 트렌치 측벽 블록들 위에 측방향으로 확장된다. 실시예에서, III-N 재료 층의 수직 성장 속도에 대한 LEO 속도의 비는 적어도 5이다. 실시예에서, 트렌치 측벽 블록들 상에 측방향으로 III-N 재료 층을 확장하는 것은 온도를 1100℃ 초과로 증가시키는 것을 수반한다. 실시예에서, 트렌치 측벽 블록들 상에 측방향으로 III-N 재료 층을 확장하는 것은 성장 챔버 내의 압력을 200 Torr 미만으로, 보다 특정적으로는, 약 50 Torr로 감소시키는 것을 수반한다. 실시예에서, 트렌치 측벽 블록들 상에 측방향으로 III-N 재료 층을 확장하는 것은 측방향 성장 속도에 비해 수직 성장 속도를 감소시키기 위해, 성장 챔버 내에 화학 원소들(예를 들어, 마그네슘("Mg"), 안티모니("Sb"), 인듐("In"), 또는 다른 화학 원소들)을 추가하는 것을 수반한다. 이러한 화학 요소들은 트렌치들 내에 III-N 재료 층 성장의 부분들에 부착하는 계면활성제처럼 작용하고, 결국 III-N 재료 층의 수직 성장 속도를 감소시킨다. 실시예에서, GaN 성장 동안 성장 챔버 내의 Mg의 기상 농도는 전체 Ga 기상 농도의 약 1%로부터 약 5%까지이다. 실시예에서, GaN 성장 동안 성장 챔버 내의 Sb의 기상 농도는 전체 Ga 기상 농도의 약 0.5%로부터 약 5%까지이다. 실시예에서, GaN 성장 동안 성장 챔버 내의 In의 기상 농도는 전체 Ga 기상 농도의 약 0.1%로부터 약 5%까지이다. 실시예에서, III-N 재료 층은 GaN, InGaN, 임의의 다른 III-N 재료, 임의의 다른 III-N 재료, 또는 그들의 임의의 조합이다. 실시예에서, 트렌치의 바닥으로부터 병합된 아일랜드 상단까지 III-N 재료 층의 두께는 약 50nm 내지 약 2㎛이다.
질화물 재료 시스템에서, 전형적으로 쓰레딩 전위들(threading dislocations)은 수직 방향을 따라 전파하고, 그러므로 측방향 성장을 사용함으로써 실질적으로 결함 없는 또는 낮은 결함 밀도의 GaN 막이 생성된다. 실시예에서, 본질적으로 결함 없는 LEO GaN (또는 다른 III-N 재료) 층이 산화물 트렌치 측벽 블록들의 상단 상에 피착되어, GaN 트랜지스터들을 위한 절연체-상의-GaN(또는 다른 III-N 재료) 구조체를 제공한다. 예를 들어, GaN은 광대역 갭 재료(3.4eV)이고 하부 절연체와 결합되어 트랜지스터들에 대해 극히 낮은 바디 리키지 전류(펨토 내지 피코 amps/㎜ 정도)로 이끌 수 있음으로써, 그것을 전력 관리 IC들에 사용되는 전력 트랜지스터들 및 RF 애플리케이션들에 적합하게 만든다. 실시예에서, 실질적으로 결함이 없는 LEO GaN(또는 다른 III-N 재료)은 금속성 트렌치 측벽 블록들의 상단 상에 피착되어, GaN(또는 다른 III-N 재료) 기반 커패시터들에 대한 금속 상의 GaN(또는 다른 III-N 재료) 구조체, 예를 들어, 금속-절연체-금속("MIM") 구조체들을 제공한다. 트렌치 측벽 블록들의 상단 상에 LEO III-N 재료 층을 형성하는 것은, 매우 복합적이고 두꺼운 버퍼 층들에 대한 필요성을 제거하면서, 표면 균열들과 결함 밀도를 유리하게 완화한다. 트렌치 폭에 의존하여, III-N 층들에 대한 성장 시간들이 또한 적어도 10배만큼 감소될 수 있어서, 그 결과 대량 생산을 위한 중요한 개선을 제공한다.
도 2k는 일 실시예에 따라 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의 도면(291)이다. 도 2k에 도시된 바와 같이, 측방향으로 성장된 III-N 재료 층(251) 상에 캡핑 층(293)이 피착된다. 실시예에서, 캡핑 층(293)은 III-N 재료 층(251)의 이차원적 전자 가스("2DEG") 부분(292)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(293)은 AlN, AlInN, AlGaN, 또는 그들의 임의의 조합이다. 실시예에서, 캡핑 층(293)의 두께는 약 1nm로부터 약 2nm까지이다. 실시예에서, 캡핑 층은, III-N 재료 층과 그 자신 간의 분극 차이로 인해, III-N 재료 층에서의 높은 전하 밀도와 높은 이동도 2DEG(2-차원적 전자 가스)의 형성으로 이끈다. 실시예에서, 캡핑 층은, 에피택시 성장 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), MBE, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 에피택시 성장 기술을 사용하여, 측방향으로 성장된 III-N 재료 층 상에 피착된다.
도 2k에 도시된 바와 같이, 디바이스 층(294)이 캡핑 층(293) 상에 피착된다. 실시예에서, 디바이스 층(294)은 III-N 재료, 예를 들어, AlGaN, AlInN, AlN, 임의의 다른 III-N 재료, 또는 그들의 임의의 조합을 포함한다. 실시예에서, 디바이스 층(294)은 AlxGa1-xN 층이고, 여기서 x는 약 15%로부터 약 40%까지이다. 실시예에서, 디바이스 층(294)은 AlxIn1-xN 층이고, 여기서 x는 약 80%보다 크다. 실시예에서, 디바이스 층(294)은 AlN 층이다. 디바이스 층(294)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 디바이스 층(294)의 두께는 약 2㎚로부터 약 30㎚까지이다.
실시예에서, 디바이스 층(294)은, 에피택시 성장 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), MBE, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 에피택시 성장 기술을 사용하여, 캡핑 층 상에 피착된다. 도 2k에 도시된 바와 같이, 일 실시예에 따라 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(251)의 LEO 부분들 위의 디바이스 층(294)의 부분들 위에 디바이스 콘택트들, 예컨대, 디바이스 콘택트들(295, 296, 297, 298)이 형성된다. III-N 재료 기반 디바이스들은, 예를 들어, 고전압 트랜지스터들(예를 들어, GaAs, GaN 트랜지스터들), 커패시터들, 전압 레귤레이터들, RF-전력 증폭기들, 전력 관리 집적 회로들, 또는 다른 III-N 재료 기반 전자 디바이스들일 수 있다.
실시예에서, 트렌치 측벽 블록들(209, 213, 214 215)은 절연 블록들이다. 실시예에서, 콘택트(296)는 III-N 재료 층(251)의 LEO 부분(285) 위의 디바이스 층(294) 상의 게이트 유전체(도시 안됨) 위에 피착된 게이트 전극이다. 콘택트(295)는 소스 영역(도시 안됨) 상의 소스 콘택트이고, 콘택트(297)는 III-N 재료 층(251)의 LEO 부분(285) 위의 디바이스 층(294)의 드레인 영역(도시 안됨) 상의 드레인 콘택트이다. 실시예에서, 트렌치 측벽 블록들(209, 213, 214, 215)은 금속성 블록들이다. 실시예에서, 콘택트들(295, 296, 297, 298) 중 적어도 하나는 III-N 재료 층(251)의 LEO 부분 위의 디바이스 층(294) 상의 상단 커패시터 콘택트로서 작용하고, 트렌치 측벽 블록들(209, 213, 214, 215) 중 적어도 하나는 바닥 커패시터 콘택트로서 작용한다.
콘택트들, 게이트 유전체, 드레인, 및 소스 영역들은 전자 디바이스 제조의 통상의 기술자에게 알려진 기술들을 이용하여 III-N 재료 디바이스 층 상에 형성될 수 있다.
도 2l은 다른 실시예에 따라 트렌치들 내의 기판의 노출된 부분들 상에 핵형성 층(2710)이 피착된 후의, 도 2g와 유사한 도면(2700)이다. 도 2l은 핵형성 층(2710)의 피착이 선택적이 아니라는 점에서 도 2h와 상이하다. 도 2l에 도시된 바와 같이, 핵형성 층(2710)은 기판(201)의 노출된 부분들(261, 262, 263) 및 트렌치 측벽 블록들(209, 213, 214, 215)을 커버하며 트렌치 층(207) 위에 피착된다. 실시예에서, 핵형성 층(2710)은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함한다. 실시예에서, 핵형성 층(2710)은 트렌치의 산화물 측벽들 상에 피착된 비정질 핵형성 층이다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층은 트렌치의 바닥에서의 실리콘 기판의 노출된 부분들 상에 그리고 트렌치의 절연성 측벽들 상에 피착된다. 핵형성 층(2710)은 에피택시 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), MBE, 스퍼터링, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 피착 기술들을 사용하여, 트렌치들에 피착될 수 있다.
실시예에서, 핵형성 층은 9000℃ 초과의 온도에서 MOCVD 기술을 사용하여 트렌치들 내에 피착된다. 실시예에서, AlN의 핵형성 층은 약 10nm로부터 약 100nm까지 두께로 트렌치들의 측벽들 및 기판의 노출된 부분들 상에 피착된다.
도 2m은 일 실시예에 따라 핵형성 층 상에 III-N 재료 층(251)이 피착된 후의, 도 2l과 유사한 도면(2800)이다. 2m에 도시된 바와 같이, III-N 재료 층(2510)은 트렌치들 내의 핵형성 층(2710) 상에 피착된 부분들(2810, 2820, 2830)을 포함한다. 도 2m에 도시된 바와 같이, 부분들(2810, 2820, 2830)은 위에서 설명한 바와 같이, 수직 방향으로 트렌치들 밖으로 성장된다. 실시예에서, 부분들(2810, 2820, 2830)의 높이는 트렌치들의 깊이보다 더 크다. 실시예에서, III-N 재료 층(251)의 부분들은 선택적 영역 에피택시를 이용하여 핵형성 층 상에 성장된다. III-N 재료 층은 전자 디바이스 제조의 통상의 기술자에게 알려진 에피택시 기술들 중 하나, 예를 들어, 화학 기상 증착("CVD"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 에피택시 성장 기술을 이용하여 핵형성 층 상에 선택적으로 성장될 수 있다. 실시예에서, III-N 재료 층은 900℃ 내지 1100℃의 대략적인 범위의 온도에서 MOCVD 기술을 이용하여 핵형성 층 상에 성장된다. 실시예에서, III-N 재료 층은 GaN 층이고, 핵형성 층은 Si 기판 상에 그리고 트렌치의 측벽들 상에 피착된 AlN 층이다.
도 2n은 일 실시예에 따라 트렌치들 위에 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의, 도 2m과 유사한 도면(2900)이다. 도 2n에 도시된 바와 같이, III-N 재료 층(2510)은, 측방향 에피택시 과성장("LEO") 합체된 아일랜드들, 예컨대 LEO 아일랜드들(2840, 2850, 2880, 2890)을 형성하기 위해, 트렌치 측벽 블록들 위의 핵형성 층(2710) 상에 측방향으로 성장된다. 도 2j에 도시된 바와 같이, LEO 아일랜드(2840)는 부분(2870)과 인접한 부분(2860)을 포함한다. 부분(2860)은 트렌치(218) 밖으로 성장된 수직 부분(2810)으로부터 측벽 블록(209) 상의 핵형성 층 상에 측방향으로 성장되고, 부분(2870)은 트렌치(217) 밖으로 성장된 수직 부분(2820)으로부터 측벽 블록(209) 상의 핵형성 층 상에 측방향으로 성장된다.
실시예에서, III-N 재료 층은 트렌치들 밖으로 수직적으로 성장되고 후속적으로 핵형성 층 상에 측방향으로 성장되어 합체된 아일랜드를 형성한다. 실시예에서, III-N 재료 층은 GaN 층이다. 도 2n에 도시된 바와 같이, 전위 결함(2901)과 같은, 전위 결함들은 수직 성장 방향과 실질적으로 평행하게 (예를 들어, (0001) 결정 축 방향을 따라) 전파한다. III-N 재료 층의 측방향으로 병합된 부분들은, III-N 재료의 수직적으로 성장된 영역들과 비교하여 실질적으로 감소된 결함 밀도를 갖는다. III-N 재료 아일랜드들이 전체 Si 웨이퍼의 단지 특정적인 작은 영역들에만 있기 때문에, 열 팽창 부정합으로 인해 III-N 재료에서 발현되는 전체 열 응력이 실질적으로 감소되어, III-N 재료 상의 표면 균열의 감소로 이어진다.
실시예에서, 위에서 설명한 바와 같이, 트렌치들 위에 성장된 III-N 재료 층은, 에피택시 성장 파라미터들, 예를 들어, 온도, 압력, 또는 양쪽 모두를 변경함으로써, 트렌치 측벽 블록들 위의 핵형성 층 상에 측방향으로 성장한다. 실시예에서, III-N 재료 층의 두께는 약 50nm로부터 약 2 ㎛까지이다.
도 2n에 도시된 바와 같이, 측방향으로 성장된 III-N 재료 층(2510) 상에 캡핑 층(2930)이 피착된다. 실시예에서, 위에서 설명한 바와 같이, 캡핑 층(2930)은 III-N 재료 층(2510)의 이차원적 전자 가스("2DEG") 부분(2920)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(2930)은 AlN, AlInN, AlGaN, 또는 그들의 임의의 조합이다. 실시예에서, 캡핑 층(2930)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다.
도 2n에 도시된 바와 같이, 디바이스 층(2940)이 캡핑 층(2930) 상에 피착된다. 실시예에서, 디바이스 층(2940)은 III-N 재료, 예를 들어, AlGaN, AlInN, AlN, 임의의 다른 III-N 재료, 또는 그들의 임의의 조합을 포함한다. 실시예에서, 디바이스 층(2940)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(2510)의 LEO 부분들 위의 디바이스 층(2940)의 부분들 위에 콘택트들이 형성된다.
도 3a는 일 실시예에 따른 전자 디바이스 구조체의 측면도(300)이다. 도 3a에 도시된 바와 같이, 트렌치(303) 및 트렌치(304)와 같은, 트렌치들이 기판(301) 상의 트렌치 층(302)에 형성된다. 도 3a에 도시된 바와 같이, 트렌치들(303, 304) 각각은 바닥 부분 및 대향하는 측벽들을 갖는다. 각각의 트렌치의 바닥 부분은 위에서 설명한 바와 같이, 기판(301)의 부분이다. 실시예에서, 도 3a에 도시된 전자 디바이스 구조체는 도 2g에 도시된 구조체를 나타낸다.
도 3b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 3a와 유사한 도면(310)이다. 도 3b에 도시된 바와 같이, 트렌치들(303, 304) 내의 노출된 기판(301)의 부분들이 V-홈(308)과 같은, V-홈들을 형성하기 위해, 트렌치 측벽 블록들을 마스크로서 이용하여 에칭된다.
실시예에서, 기판의 부분들은, 예를 들어, 수산화 테트라메틸암모늄("TMAH"), 수산화 칼륨("KOH"), 수산화 암모늄("NH4OH" 또는 그들의 임의의 조합에 기초한 습식 에칭제들을 사용하여 실온에서 또는 실온보다 더 높은 온도에서 습식 에칭된다. 이 습식 에칭 공정은 (100) 결정 면(Si (100))을 따라 정렬된 기판의 부분들을 빠르게 에칭하고, (111) 결정 면들(Si (111))을 따라 정렬된 기판의 부분들에서는 느려진다. 이 에칭 공정은 Si (111)의 부분들이 만나져서 결과적으로 V자형 트렌치("타입 B 트렌치")를 제공할 때 정지한다. 도 3b에 도시된 바와 같이, V자형 트렌치(304)의 바닥 부분은 기판(301)에 에칭된 V-홈(308)을 갖는다. V-홈(308)은 (111) 결정 면들을 따라 정렬된 아암들(305, 306)을 포함한다. 아암(305)은 각도(307)에서 아암(306)과 만난다. 실시예에서, Si (111) 평면들의 기하구조가 주어지면, V-홈의 깊이(311)는 트렌치의 초기 폭의 대략 7/10배이다. 실시예에서, 트렌치의 초기 폭은 트렌치 측벽 블록들 사이의 거리(309)이다. 실시예에서, 거리(309)는 약 50nm로부터 약 1㎛까지의 대략 범위 내이다. 실시예에서, 깊이(311)는 약 35nm로부터 약 700nm까지의 대략 범위 내이다. 실시예에서, V-홈들을 형성도록 실리콘 기판(301) 부분들을 에칭하기 위해 가스들 SF6, XeF2, BCl3, Cl2, 또는 그들의 임의의 조합을 사용하는 건식 에칭이 사용된다. 일 실시예에서, V-홈들은, 전자 디바이스 제조의 통상의 기술자에게 알려진 습식 에칭, 건식 에칭, 또는 건식 및 습식 에칭 기술들 양쪽 모두를 이용하여 기판(301)의 부분들을 에칭함에 의해 형성된다.
도 3c는 일 실시예에 따라 V자형 트렌치들 내의 기판의 부분들 상에 핵형성 층이 피착된 후의, 도 3b와 유사한 도면(320)이다. 도 3c에 도시된 바와 같이, 핵형성 층(331)은 미리 정해진 두께까지 기판(301)의 V-홈들 내에 선택적으로 피착된다. 실시예에서, 아암들(305, 306) 상에 피착된 핵형성 층(331)은, III-N 재료 층이 수직 축을 따라 적절한 극성 및 배향(예를 들어, GaN 층에 대해 c-결정 축(0001)을 따라)을 가지고 핵형성 층 상에서 성장하는 것을 보장하도록, 실질적으로 편평한 성장 앞면(336)을 제공하기 위해 V-홈을 실질적으로 충전하기에 충분히 두껍다. V-홈들 상에 피착된 핵형성 층의 성장 앞면이 편평하지 않다면, V 홈의 두 개의 아암들(305, 306) 위에 성장된 III-N 재료 층의 부분들은 서로 충돌할 수 있고, 도 3f에 관해 더 상세히 설명되는 바와 같이, 적층 결함들, 큐빅 페이즈들, 또는 다른 불완전성들과 같은 새로운 결함들을 병합 경계 영역에서 생성할 수 있다.
실시예에서, 기판(301)의 V-홈들 상에 피착된 핵형성 층(331)의 두께는 적어도 거리(309)의 절반이다. 실시예에서, 핵형성 층의 두께는 적어도 25nm이다.
실시예에서, 핵형성 층(331)은 V-홈의 깊이(311)에 대응하는 두께로 피착된다. 실시예에서, V-홈 내로 피착된 핵형성 층의 두께는 약 25nm로부터 약 700nm까지 범위이다.
실시예에서, III-N 재료들과 Si (111) 간의 낮은 격자 부정합(예를 들어, GaN과 Si (111) 간의 격자 부정합이 약 17%인 반면에, GaN과 Si (100) 간의 격자 부정합은 약 41%임), 및 Si (111)의 육방 격자 면들로 인해, Si (111) 상의 III-N의 핵형성은 Si (100) 상의 것보다 훨씬 더 고도의 결정 품질을 제공한다. 실시예에서, 핵형성 층(331)은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함한다. 도 3c에 도시된 바와 같이, 핵형성 층은 트렌치의 측벽들 상에 피착되지 않는다. 실시예에서, 핵형성 층(331)은 도 2h에 관해 위에서 설명한 바와 같이, 분자 빔 에피택시("MBE") 기술을 사용하여 기판(301)의 V-홈들 내에 선택적으로 피착된다.
실시예에서, 트렌치 측벽들은 금속성 블록들의 부분들이고, 핵형성 층은 트렌치의 금속성 측벽들을 커버하지 않은 채 실리콘 기판의 V-홈들 상에 선택적으로 피착된다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층은 트렌치의 절연성 측벽들을 커버하지 않은 채 실리콘 기판의 V-홈들 상에만 선택적으로 피착된다. 실시예에서, V자형 트렌치 타입 B에 대한 기판(301)은 Si (100) 블랭킷 웨이퍼이다.
적어도 어떤 실시예들에서, 도 1h1에 관해 위에서 설명한 바와 같이, 핵형성 층은 에피택시 기술들 중 하나, 예를 들어, CVD, MBE, 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 스퍼터링, 또는 전자 디바이스 제조의 통상의 기술자에게 알려진 다른 선택적 피착 기술들을 이용하여, 실리콘 기판의 V-홈들 상에 선택적으로 피착된다.
도 3d는 일 실시예에 따라 핵형성 층 상에 III-N 재료 층이 피착된 후의, 도 3c와 유사한 도면(330)이다. 도 3d에 도시된 바와 같이, III-N 재료 층(332)은 트렌치들 내의 V-홈들 상의 핵형성 층(331) 상에 피착된 부분들(342, 343)을 포함한다. 도 3c에 도시된 바와 같이, 부분들(342, 343)은 트렌치들 밖으로 수직 방향(342)(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, III-N 재료 층(332)의 부분들은, 위에서 설명한 바와 같이, 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, GaN은 핵형성 층의 상단 상에 성장된다. 타입 A 트렌치에 관해 위에서 설명한 바와 같이, 일단 III-N 재료 층이 V자형 트렌치 밖으로 성장되면, 성장 파라미터들(예를 들어, 온도, 압력, 계면활성제들, 또는 그들의 임의의 조합)을 변경함으로써, III-N 재료 층이 측방향으로 과성장되어, 합체된 아일랜드를 형성한다.
실시예에서, III-N 재료 층(332)은 본 명세서에서 설명한 III-N 재료 층들 중 하나를 나타낸다. 도 3d에 도시된 바와 같이, III-N 재료 층(332)은, 위에서 설명한 바와 같이, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대 합체된 LEO 아일랜드들(345, 346, 347)을 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 3d에 도시된 바와 같이, 합체된 LEO 아일랜드(345)는 부분(349)과 인접한 부분(348)을 포함한다. 위에서 설명한 바와 같이, 부분(248)은 수직 부분(342)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(343)으로부터 측벽 블록 상에 측방향으로 연장되는 부분(349)과 병합한다.
도 3e는 일 실시예에 따라 측방향으로 성장된 III-N 재료 층 위에 디바이스 층이 피착된 후의, 도 3d와 유사한 도면(340)이다. 도 3e에 도시된 바와 같이, 측방향으로 성장된 III-N 재료 층(332) 상에 캡핑 층(334)이 피착된다. 실시예에서, 캡핑 층(334)은 III-N 재료 층(332)의 이차원적 전자 가스("2DEG") 부분(333)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(333)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 도 3e에 도시된 바와 같이, 캡핑 층(334) 상에 디바이스 층(335)이 피착된다. 실시예에서, 디바이스 층(335)은 위에서 설명한 디바이스들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(332)의 LEO 부분들 위의 디바이스 층(335)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 3f는 다른 실시예에 따라 V자형 트렌치들 내의 기판의 부분들 상에 핵형성 층이 피착된 후의, 도 3b와 유사한 도면이다. 도 3f는 V-홈 상에 피착된 핵형성 층의 두께가, 편평한 성장 앞면을 제공하기에 충분히 두껍지 않을 경우를 도시한다. 도 3f에 도시된 바와 같이, 핵형성 층(339)이 V-홈의 아암들(305, 306) 상에 피착된다. 핵형성 층(339)은 편평하지 않은 성장 앞면(337)을 갖는다. 성장 앞면(337) 상에서 성장하는 III-N 재료 층(361)은 부분들(362, 363)을 포함한다. 도 3f에 도시된 바와 같이, 부분(362)은 아암(305)과 실질적으로 수직인 방향(364)으로 성장하고, 부분(363)은 아암(306)과 실질적으로 수직인 방향(365)으로 성장한다. 따라서, 앞면(337) 상에서 성장하는 III-N 재료 층(339)의 부분들은 서로 충돌할 수 있고, 예를 들어, 적층 결함들, 큐빅 페이즈들, 또는 다른 불완전성들과 같은 새로운 결함들을 병합 경계 영역(3610)에 생성할 수 있다. 실시예에서, 병합 경계 영역(3610)을 가능한 한 좁게 유지하기 위해, 성장 조건들(예를 들어, 온도, 압력, 계면활성제들, 또는 그들의 임의의 조합)이 조절될 수 있다.
도 3g는 다른 실시예에 따라 기판의 V-홈들 상의 핵형성 층(321) 상의 측방향으로 성장된 III-N 재료 층(322) 위의 캡핑 층(328) 상에 디바이스 층(329)이 피착된 후의, 도 3b와 유사한 도면(360)이다. 도 3g에 도시된 바와 같이, III-N 재료 층(332)은 트렌치들 내의 V-홈들 상의 핵형성 층(321) 상에 피착된 부분들(3220, 3221)을 포함한다. 도 3g에 도시된 바와 같이, 부분들(3220, 3221)은 V자형 트렌치 밖으로 수직 방향(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, 위에서 설명한 바와 같이, III-N 재료 층(322)의 부분들(3220, 3221)은 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층(322)은 GaN 층이다.
실시예에서, III-N 재료 층(322)은 본 명세서에서 설명한 III-N 재료 층들 중 하나를 나타낸다. 도 3g에 도시된 바와 같이, III-N 재료 층(322)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대 합체된 LEO 아일랜드(326)를 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 3g에 도시된 바와 같이, 합체된 LEO 아일랜드(326)는 LEO 부분(324)과 인접한 LEO 부분(323)을 포함한다. 위에서 설명한 바와 같이, 부분(323)은 수직 부분(3220)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(3221)으로부터 측벽 블록 상에 측방향으로 연장된 부분(324)과 병합한다.
도 3g에 도시된 바와 같이, 측방향으로 성장된 III-N 재료 층(322) 상에 캡핑 층(327)이 피착된다. 실시예에서, 캡핑 층(327)은 III-N 재료 층(322)의 이차원적 전자 가스("2DEG") 부분(328)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(327)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 도 3g에 도시된 바와 같이, 캡핑 층(327) 상에 디바이스 층(329)이 피착된다. 실시예에서, 디바이스 층(329)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(322)의 LEO 부분들 위의 디바이스 층(329)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 3g는 핵형성 층(321)의 피착이 선택적이 아니라는 점에서 도 3e와 상이하다. 도 3g에 도시된 바와 같이, 핵형성 층(321)은 V-홈들 및 트렌치 측벽 블록들을 커버한다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층(321)은 트렌치의 바닥에서의 실리콘 기판의 V-홈들 상에 그리고 트렌치의 절연성 측벽들 상에 피착된다. 도 3g에 도시된 바와 같이, 전위 결함들(3222)은 수직 성장 방향과 실질적으로 평행하게 (예를 들어, (0001) 결정 축을 따라) 전파한다. 위에서 설명한 바와 같이, III-N 재료 층의 측방향으로 병합된 부분들은 III-N 재료의 수직적으로 성장한 영역들과 비교하여, 실질적으로 감소된 결함 밀도를 갖는다. 이 실시예에서 역시 V-홈의 바닥에서의 핵형성 층(321)의 두께는, 그것이 층(322)의 성장을 위한 편평한 성장 앞면을 제공하도록 조절될 수 있다.
도 4a는 일 실시예에 따른 전자 디바이스 구조체의 측면도(400)이다. 도 4a에 도시된 바와 같이, 트렌치(403) 및 트렌치(404)와 같은 트렌치들이 기판(401) 상의 트렌치 층(402)에 형성된다. 도 4a에 도시된 바와 같이, 트렌치들(403, 404) 각각은 바닥 부분 및 대향하는 측벽들을 갖는다. 위에서 설명한 바와 같이, 각각의 트렌치의 바닥 부분은 기판(401)의 부분이다. 실시예에서, 도 4a에 도시된 전자 디바이스 구조체는 도 2g에 도시된 구조체를 나타낸다.
도 4b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 4a와 유사한 도면(410)이다. 도 4b에 도시된 바와 같이, 트렌치(404)의 바닥 부분은 기판(401)에 형성된 사다리꼴 트렌치(408)("타입 C 트렌치")를 포함한다. 사다리꼴 트렌치는 아암들(405, 406) 및 바닥(407)을 포함한다. 아암들(405, 406)은 (111) 결정 면들을 따라 정렬된 기판(401)의 에칭된 부분들이다. 바닥(407)은 (100) 결정 면들을 따라 정렬된 기판(401)의 에칭된 부분들이다. 실시예에서, 사다리꼴 트렌치의 깊이(409)는 약 30nm로부터 약 2㎛까지이다. 실시예에서, 트렌치 측벽 블록들 간의 거리(411)인 트렌치의 초기 폭은 약 100nm로부터 약 10㎛까지이다. 실시예에서, 트렌치들 내에 기판(401)의 부분들은 사다리꼴 트렌치를 형성하기 위해 트렌치 측벽 블록들을 마스크로서 이용하여 미리 정해진 시간 동안 에칭된다.
일 실시예에서, 기판(401)의 부분들은, 예를 들어, TMAH, KOH, NH4OH, 또는 그들의 임의의 조합에 기초한 습식 에칭제들을 사용하여 실온에서 또는 실온보다 더 높은 온도에서 습식 에칭된다. 시간 제어된 습식 에칭 공정은 (100) 결정 면(Si (100))을 따라 정렬된 기판의 부분들, 및 (111) 면들(Si (111))을 따라 정렬된 기판의 부분들을 에칭한다. 타입 B 트렌치와는 달리, 습식 에칭은 (111)을 따라 정렬된 기판의 부분들이 만나져서 사다리꼴 트렌치("타입 C 트렌치")를 형성하기 전에 정지된다. 실시예에서, 타입 C 트렌치는 Si 핀들의 TMAH 및 KOH 습식 에칭 용액들을 이용하여 미리 정해진 시간 예를 들어, 약 10초 500초 동안 습식 에칭에 의해 생성된다. 습식 에칭이 미리 정해진 시간보다 긴 시간 동안 진행하도록 허용된다면, 습식 에칭은 타입 B 트렌치의 형성을 초래할 수 있다.
실시예에서, 가스들 SF6, XeF2, BCl3, Cl2, 또는 그들의 임의의 조합을 사용하는 건식 에칭이 사다리꼴 형태의 트렌치를 형성하기 위해 실리콘 기판(401) 부분들을 에칭하는 데 사용된다. 일 실시예에서, 사다리꼴 트렌치들은, 전자 디바이스 제조의 통상의 기술자에게 알려진 습식 에칭, 건식 에칭, 또는 습식 에칭 및 건식 에칭 양쪽 모두의 기술들을 이용하여 기판(401)의 부분들을 에칭함에 의해 형성된다.
도 4c는 다른 실시예에 따라 기판의 사다리꼴 트렌치들 상의 핵형성 층(411) 상의 측방향으로 성장된 III-N 재료 층(427) 위의 캡핑 층(425) 상에 디바이스 층(428)이 피착된 후의, 도 4b와 유사한 도면이다. 도 4c에 도시된 바와 같이, 핵형성 층(411)은 사다리꼴 형태의 트렌치들(403, 404)의 아암들(405, 406) 및 바닥(407) 및 트렌치 측벽 블록들을 커버한다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층(411)은 실리콘 기판의 사다리꼴 형태의 트렌치들의 아암들 및 바닥 상에 그리고 트렌치의 절연성 측벽들 상에 피착된다.
도 4c에 도시된 바와 같이, III-N 재료 층(427)은 사다리꼴 트렌치들 내에 핵형성 층(411) 상에 피착된 부분들(421, 422)을 포함한다. 도 4c에 도시된 바와 같이, 부분들(421, 422)은 사다리꼴 트렌치들 밖으로 수직 방향(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, 위에서 설명한 바와 같이, III-N 재료 층(427)의 부분들(421, 422)은 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층(427)은 본 명세서에서 설명하는 III-N 재료 층들 중 하나를 나타낸다. 실시예에서, III-N 재료 층(427)은 GaN 층이다.
도 4c에 도시된 바와 같이, III-N 재료 층(427)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대, 합체된 LEO 아일랜드(429)를 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 4c에 도시된 바와 같이, 합체된 LEO 아일랜드(429)는 LEO 부분(424)과 인접한 LEO 부분(423)을 포함한다. 위에서 설명한 바와 같이, 부분(423)은 수직 부분(421)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(422)으로부터 측벽 블록 상에 측방향으로 연장된 부분(424)과 병합한다.
도 4c에 도시된 바와 같이, 캡핑 층(425)은 측방향으로 성장된 III-N 재료 층(427) 상에 피착된다. 실시예에서, 캡핑 층(425)은 III-N 재료 층(427)의 이차원적 전자 가스("2DEG") 부분(426)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(425)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 실시예에서, 디바이스 층(428)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(427)의 LEO 부분들 위의 디바이스 층(428)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 4d는 다른 실시예에 따라 기판의 사다리꼴 트렌치들 상의 핵형성 층(431) 위의 III-N 재료 층(438) 위의 캡핑 층(433) 상에 디바이스 층(440)이 피착된 후의, 도 4b와 유사한 도면이다. 도 4d는 핵형성 층(431)이 사다리꼴 형태의 트렌치들(403, 404)의 아암들 및 바닥에만 선택적으로 피착되고, 트렌치 측벽 블록들을 커버하지 않는다는 점에서 도 4c와 상이하다. 실시예에서, 트렌치 측벽 블록들은 (예를 들어, 위에서 설명한 바와 같은) 절연 블록들이고, 핵형성 층(431)은 트렌치의 절연성 측벽들을 커버하지 않은 채 실리콘 기판의 사다리꼴 형태의 트렌치들의 아암들 및 바닥 상에 선택적으로 피착된다. 실시예에서, 트렌치 측벽 블록들은 (예를 들어, 위에서 설명한 바와 같은) 금속성 블록들이고, 핵형성 층(431)은 트렌치의 금속성 측벽들을 커버하지 않은 채 실리콘 기판의 사다리꼴 형태의 트렌치들의 아암들 및 바닥 상에 피착된다.
도 4d에 도시된 바와 같이, III-N 재료 층(438)은 사다리꼴 트렌치들 내의 핵형성 층(431) 상에 피착된 부분들(434, 437)을 포함한다. 도 4d에 도시된 바와 같이, 부분들(434, 437)은 사다리꼴 형태의 트렌치들 밖으로 수직 방향(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, III-N 재료 층의 부분들은, 위에서 설명한 바와 같이, 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층(438)은 본 명세서에서 설명한 III-N 재료 층들 중 하나를 나타낸다. 실시예에서, III-N 재료 층(438)은 GaN 층이다.
도 4d에 도시된 바와 같이, III-N 재료 층(438)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대 합체된 LEO 아일랜드(439)를 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 4d 도시된 바와 같이, 합체된 LEO 아일랜드(439)는 LEO 부분(435)과 인접한 LEO 부분(436)을 포함한다. 위에서 설명한 바와 같이, 부분(436)은 수직 부분(437)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(434)으로부터 측벽 블록 상에 측방향으로 연장된 부분(435)과 병합한다.
도 4d에 도시된 바와 같이, 캡핑 층(433)은 III-N 재료 층(438)의 이차원적 전자 가스("2DEG") 부분(432)에서 이동도를 증강하기 위해 III-N 재료 층(438) 상에 피착된다. 실시예에서, 캡핑 층(425)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 도 4d에 도시된 바와 같이, 캡핑 층(433) 상에 디바이스 층(440)이 피착된다. 실시예에서, 디바이스 층(440)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(438)의 LEO 부분들 위의 디바이스 층(440)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 5a는 일 실시예에 따른 전자 디바이스 구조체의 측면도(500)이다. 도 5a 에 도시된 바와 같이, 트렌치(503) 및 트렌치(504)와 같은 트렌치들이 기판(501) 상의 트렌치 층(502)에 형성된다. 도 5a에 도시된 바와 같이, 트렌치들(503, 504) 각각은 바닥 부분 및 대향하는 측벽들을 갖는다. 위에서 설명한 바와 같이, 각각의 트렌치의 바닥 부분은 기판(501)의 부분이다. 실시예에서, 도 5a에 도시된 전자 디바이스 구조체는 도 2g에 도시된 구조체를 나타낸다.
실시예에서, Si 기판을 비등방적으로 에칭하기 위해, 에칭 용액(예를 들어, 수산화 테트라메틸암모늄("TMAH"), 수산화 칼륨("KOH"), 수산화 암모늄("NH4OH"))이 사용된다. 실시예에서, 실리콘 기판을 에칭하기 위해, 가스들 SF6, XeF2, BCl3, Cl2, 또는 그들의 임의의 조합을 사용하는 건식 에칭이 사용된다.
도 5b는 일 실시예에 따라 트렌치들 내의 기판의 부분들이 에칭된 후의, 도 5a와 유사한 도면(510)이다. 도 5b에 도시된 바와 같이, 트렌치(503)의 바닥 부분은 기판(501)에 형성된 원형 트렌치(508)("타입 D 트렌치")를 포함한다. 도 5b에 도시된 바와 같이, 원형 트렌치(508)는 실질적으로 원형 형태의 상면(505)을 가지고 있어서, 격자 상수가 표면(505)을 따라 단조적으로 변화한다. 격자 상수의 단조적인 변화는 핵형성 층과 원래 기판 간의 격자 부정합이 지금 고정되지 않기 때문에 이점을 제공하고, 결과적으로 더 낮은 결함 밀도와 더 양호한 결정 품질을 가진 핵형성 층들의 성장을 제공할 수 있다. 또한 작은 아일랜드들로서 초기에 기판 상에 성장하는 핵형성 층은, 상이한 배향들을 가진 아일랜드들을 초래할 수 있고, 이러한 아일랜드들은 결함 벤딩 및 종지에 의해 결함들을 감소시키도록 상호 작용할 수 있다. 실시예에서, 원형 트렌치의 깊이(507)는 약 30nm로부터 약 250nm까지이다. 실시예에서, 트렌치 측벽 블록들 간의 거리(503)인 트렌치의 초기 폭은 약 30nm로부터 약 10㎛까지이다. 실시예에서, 트렌치들 내의 기판(401)의 부분들은 원형 트렌치를 형성하기 위해 트렌치 측벽 블록들을 마스크로서 이용하여 미리 정해진 시간 동안 건식 에칭된다.
실시예에서, 원형 트렌치들은 가스들 SF6, XeF2, BCl3, Cl2, 또는 그들의 임의의 조합을 사용하여 기판(501)의 부분들을 비등방적으로 건식 에칭함으로써 형성된다. 실시예에서, 원형 형태의 트렌치들은, 실리콘의 리플로우를 유발하고 실리콘 기판에 둥근 홈을 형성하기 위해 800℃보다 높은 온도에서 수소 내에서 B 타입 트렌치의 고온 어닐링에 의해 실리콘 기판에 형성된다.
일 실시예에서, 원형 트렌치들은, 전자 디바이스 제조의 통상의 기술자에게 알려진 습식 에칭, 건식 에칭, 또는 습식 에칭 및 건식 에칭 기술들 양쪽 모두를 이용하여 기판(501)의 부분들을 에칭함에 의해 형성된다.
도 5c는 다른 실시예에 따라 기판의 원형 트렌치들 상의 핵형성 층(511) 상의 III-N 재료 층(527) 위의 캡핑 층(525) 상에 디바이스 층(529)이 피착된 후의, 도 5b와 유사한 도면이다. 도 5c에 도시된 바와 같이, 핵형성 층(511)은 원형 상면들, 예컨대 트렌치들(503, 504)의 바닥의 표면(505) 및 트렌치 측벽 블록들을 커버한다. 실시예에서, 트렌치 측벽 블록들은 절연 블록들(예를 들어, 실리콘 산화물)이고, 핵형성 층(511)은 실리콘 기판의 트렌치들의 원형 바닥 표면들 상에 그리고 트렌치의 절연성 측벽들 상에 피착된다.
도 5c에 도시된 바와 같이, III-N 재료 층(527)은 원형 트렌치들 내의 핵형성 층(511) 상에 피착된 부분들(521, 522)을 포함한다. 도 5c에 도시된 바와 같이, 부분들(521, 522)은 원형 트렌치들 밖으로 수직 방향(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, III-N 재료 층(527)의 부분들(521, 522)은, 위에서 설명한 바와 같이, 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층(527)은 본 명세서에서 설명한 III-N 재료 층들 중 하나를 나타낸다. 실시예에서, III-N 재료 층(527)은 GaN 층이다.
도 5c에 도시된 바와 같이, III-N 재료 층(527)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대, 합체된 LEO 아일랜드(528)를 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 5c에 도시된 바와 같이, 합체된 LEO 아일랜드(528)는 LEO 부분(524)과 인접한 LEO 부분(523)을 포함한다. 위에서 설명한 바와 같이, 부분(523)은 수직 부분(521)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(522)으로부터 측벽 블록 상에 측방향으로 연장된 부분(524)과 병합한다.
도 5c에 도시된 바와 같이, 캡핑 층(525)은 측방향으로 성장된 III-N 재료 층(527) 상에 피착된다. 실시예에서, 캡핑 층(525)은 III-N 재료 층(527)의 이차원적 전자 가스("2DEG") 부분(526)에서 이동도를 증강하기 위해 피착된다. 실시예에서, 캡핑 층(525)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 실시예에서, 디바이스 층(529)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(527)의 LEO 부분들 위의 디바이스 층(529)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 5d는 다른 실시예에 따라 기판의 원형 트렌치들 상의 핵형성 층(531) 위의 III-N 재료 층(532) 위의 캡핑 층(537) 상에 디바이스 층(539)이 피착된 후의, 도 5b와 유사한 도면이다. 도 5d는 핵형성 층(531)이 트렌치들의 원형 표면들에만 선택적으로 피착되고, 트렌치 측벽 블록들을 커버하지 않는다는 점에서 도 5c와 상이하다. 실시예에서, 트렌치 측벽 블록들은 (예를 들어, 위에서 설명한 바와 같은) 절연 블록들이고, 핵형성 층(531)은 트렌치의 절연성 측벽들을 커버하지 않은 채 기판 내의 트렌치들의 원형 표면들 상에 선택적으로 피착된다. 실시예에서, 트렌치 측벽 블록들은 (예를 들어, 위에서 설명한 바와 같은) 금속성 블록들이고, 핵형성 층(531)은 트렌치의 금속성 측벽들을 커버하지 않은 채 기판 내의 트렌치들의 원형 표면들 상에 선택적으로 피착된다.
도 5d에 도시된 바와 같이, III-N 재료 층(532)은 원형 트렌치들 내의 핵형성 층(531) 상에 피착된 부분들(533, 536)을 포함한다. 도 5d에 도시된 바와 같이, 부분들(533, 536)은 원형 형태의 트렌치들 밖으로 수직 방향(예를 들어, c-결정 축(0001))으로 성장된다. 실시예에서, III-N 재료 층의 부분들은, 위에서 설명한 바와 같이, 선택적 영역 에피택시를 이용하여 핵형성 층 상에 수직적으로 성장된다. 실시예에서, III-N 재료 층(532)은 본 명세서에서 설명한 III-N 재료 층들 중 하나를 나타낸다. 실시예에서, III-N 재료 층(532)은 GaN 층이다.
도 5d에 도시된 바와 같이, III-N 재료 층(532)은, 합체된 측방향 에피택시 과성장("LEO") 아일랜드들, 예컨대 합체된 LEO 아일랜드(540)를 형성하기 위해, 트렌치 측벽 블록들 위에 측방향으로 성장된다. 도 5d 도시된 바와 같이, 합체된 LEO 아일랜드(540)는 LEO 부분(534)과 인접한 LEO 부분(535)을 포함한다. 위에서 설명한 바와 같이, 부분(535)은 수직 부분(536)으로부터 측벽 블록 상에 측방향으로 연장되어, 수직 부분(533)으로부터 측벽 블록 상에 측방향으로 연장된 부분(534)과 병합한다.
도 5d에 도시된 바와 같이, 캡핑 층(537)은 III-N 재료 층(532)의 이차원적 전자 가스("2DEG") 부분(538)에서 이동도를 증강하기 위해 III-N 재료 층(532) 상에 피착된다. 실시예에서, 캡핑 층(537)은 위에서 설명한 캡핑 층들 중 하나를 나타낸다. 도 5d에 도시된 바와 같이, 캡핑 층(537) 상에 디바이스 층(539)이 피착된다. 실시예에서, 디바이스 층(539)은 위에서 설명한 디바이스 층들 중 하나를 나타낸다. 실시예에서, 위에서 설명한 바와 같이, 하나 이상의 III-N 재료 기반 디바이스들을 형성하기 위해 III-N 재료 층(532)의 LEO 부분들 위의 디바이스 층(539)의 부분들 위에 디바이스 콘택트들이 형성된다.
도 6a는 일 실시예에 따른 타입 A 트렌치의 주사 전자 현미경("SEM") 이미지를 나타낸다. 도 6a에 도시된 바와 같이, STI 층(602)이 실리콘 기판(601) 상에 피착된다. 타입 A 트렌치(603)와 같은 복수의 타입 A 트렌치들이 STI 층(602)에 형성된다. 도 6a에 도시된 바와 같이, 타입 A 트렌치(603)는 직사각형 형태를 갖는다. 타입 A 트렌치의 바닥 부분은 실리콘 기판이다. 위에서 설명한 바와 같이, 트렌치(603)의 대향하는 STI 측벽들은 바닥 부분과 실질적으로 수직이다.
도 6b는 일 실시예에 따른 타입 B 트렌치의 SEM 이미지(610)를 나타낸다. 도 6b에 도시된 바와 같이, STI 층(612)이 실리콘 기판(611) 상에 피착된다. 타입 B 트렌치(613)와 같은 복수의 타입 B 트렌치들이 STI 층(612)에 형성된다. 도 6b에 도시된 바와 같이, 타입 B 트렌치(613)는, 위에서 설명한 바와 같이, V자형 바닥 부분 및 대향하는 STI 측벽들을 갖는다. 위에서 설명한 바와 같이, 타입 B 트렌치(613)의 바닥 부분은 V-홈을 형성하도록 만나지는, (111) 결정 면들을 따라 정렬된 기판(611)의 부분들(614, 615)을 포함한다.
도 6c는 일 실시예에 따른 타입 C 트렌치의 SEM 이미지(620)를 나타낸다. 도 6c에 도시된 바와 같이, STI 층(622)이 실리콘 기판(621) 상에 피착된다. 타입 C 트렌치(623)가 STI 층(622)에 형성된다. 도 6c에 도시된 바와 같이, 타입 C 트렌치(623)는, 위에서 설명한 바와 같이, 사다리꼴 바닥 부분, 및 대향하는 STI 측벽들을 가진다. 위에서 설명한 바와 같이, 타입 C 트렌치(623)의 바닥 부분은 (111) 결정 면들을 따라 정렬된 기판(621)의 부분들(624, 625), 및 (100) 결정 면을 따라 정렬된 기판(621)의 부분(626)을 포함한다.
도 6d는 일 실시예에 따른 타입 D 트렌치의 SEM 이미지(630)를 나타낸다. 도 6d에 도시된 바와 같이, STI 층(632)이 실리콘 기판(631) 상에 피착된다. 타입 D 트렌치(633)가 STI 층(632)에 형성된다. 도 6d에 도시된 바와 같이, 타입 D 트렌치(633)는 위에서 설명한 바와 같이, 원형 바닥 부분 및 대향하는 STI 측벽들을 갖는다. 위에서 설명한 바와 같이, 타입 D 트렌치(633)의 바닥 부분은 원형 형태의 표면(634)을 포함한다.
도 7은 일 실시예에 따라 타입 A 트렌치로부터 성장된 GaN 층의 단면의 투과 전자 현미경("XTEM") 이미지(700)를 도시한다. 도 7에 도시된 바와 같이, STI 층(702)이 실리콘 (100) 기판(701) 상에 피착된다. 타입 A 트렌치(703)와 같은 복수의 타입 A 트렌치들이 STI 층(702)에 형성된다. 위에서 설명한 바와 같이, 비정질 AlN 핵형성 층(709)이 트렌치들의 바닥 상에 그리고 트렌치 측벽 블록들 상에 피착된다. 위에서 설명한 바와 같이, GaN 층(704)이 트렌치(703) 내에 수직적으로 성장된다. GaN 층(704)의 LEO 부분(705)은 트렌치 블록들 위에 측방향(708)으로 연장되어, 측방향(711)으로 연장되는 GaN 층(704)의 부분(707)과 병합하여, LEO 아일랜드를 형성한다. 위에서 설명한 바와 같이, GaN 층(704)의 부분(705)은 측방향(711)으로 연장되어 다른 LEO 부분과 병합한다.
도 7에 도시된 바와 같이, AlN 층이 STI 상에서 비정질이더라도, GaN 층은 Si 상의 AlN의 상단 상의 트렌치 밖으로만 성장하고, 그 후 양 방향들(706, 707)로 측방향으로 확장하기 시작한다. GaN 층의 LEO 부분들은 최첨단 기술에 비해 훨씬 더 적은 개수의 전위 결함들을 갖는다. 실시예에서, 하부 산화물 바디로 인해, GaN 층의 부분들 상에 형성된 트랜지스터들의 리키지 전류가 현저하게 감소된다. 위에서 설명한 다양한 트렌치 설계들은 낮은 결함 밀도와 제로 표면 균열들을 유지하면서, SoC 애플리케이션들을 위한 Si (100) 기판들 상의 전압 레귤레이터들, PMIC, 및 RF 전력 증폭기들로서 이용될 수 있는 고성능 GaN 트랜지스터들의 집적화를 유리하게 제공한다.
도 8은 일 실시예에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 프로세서(801) 및 적어도 하나의 통신 칩(804)을 포함한, 그러나 그들에 한정되지 않는, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(801)는 보드(802)에 물리적으로 그리고 전기적으로 결합된다. 어떤 실시예들에서, 적어도 하나의 통신 칩이 또한 보드(802)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 적어도 하나의 통신 칩(804)은 프로세서(801)의 일부이다.
그것의 애플리케이션에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(808)(예를 들어, DRAM), 비휘발성 메모리(810)(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서(812), 디지털 신호 프로세서(도시 안됨), 암호화 프로세서(도시 안됨), 칩세트(806), 안테나(816), 디스플레이, 예를 들어, 터치스크린 디스플레이(817), 디스플레이 제어기, 예를 들어, 터치스크린 제어기(811), 배터리(818), 오디오 코덱(도시 안됨), 비디오 코덱(도시 안됨), 증폭기, 예를 들어, 전력 증폭기(809), 글로벌 위치결정 시스템(global positioning system, GPS) 디바이스(813), 나침반(814), 가속도계(도시 안됨), 자이로스코프(도시 안됨), 스피커(815), 카메라(803), 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD), 및 기타 등등과 같은) 대용량 저장 디바이스(도시 안됨)를 포함하지만, 그들에 한정되지 않는다.
통신 칩, 예를 들어, 통신 칩(804)은 컴퓨팅 디바이스(800)로의 그리고 그로부터의 데이터 전송을 위해 무선 통신을 가능하게 한다. 용어 "무선"과 그것의 파생어들은 비-고체 매체를 통하여 모듈화된 전자파 복사를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들, 기타 등등을 기술하는 데 사용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 배선을 포함하지 않음을 암시하지 않지만, 어떤 실시예들에서는 그렇지 않을 수 있을 것이다. 통신 칩(804)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그들의 파생 상품들뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함한, 그러나 그들로 한정되지 않는, 다수의 무선 표준들이나 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 통신 칩(804)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용일 수 있으며, 통신 칩(836)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 원거리 무선 통신에 전용일 수 있다.
적어도 어떤 실시예들에서, 컴퓨팅 디바이스(800)의 프로세서(801)는 본 명세서에서 설명되는 바와 같이 실리콘 웨이퍼 상에 Si CMoS 디바이스들과 공동 집적화된 III-N 디바이스들을 갖는 집적 회로 다이를 포함한다. 프로세서의 집적 회로 다이는 트랜지스터들, RF 전력 증폭기, 커패시터, 상호접속부들과 같은, 하나 이상의 디바이스를 포함하거나, 또는 본 명세서에서 설명한 바와 같이 Si CMoS 디바이스들과 공동-집적화된 다른 III-N 디바이스들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하고, 그 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 통신 칩(805)은 또한 본 명세서에서 설명한 실시예들에 따라 실리콘 웨이퍼 상에 Si CMoS 디바이스들과 공동-집적화된 III-N 디바이스들을 갖는 집적 회로 다이를 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 컴포넌트는 본 명세서에서 설명된 실시예들에 따라 실리콘 웨이퍼 상에 Si CMoS 디바이스들과 공동-집적화된 III-N 디바이스들을 갖는 집적 회로 다이를 포함할 수 있다.
일 구현에 따라, 통신 칩의 집적 회로 다이는 본 명세서에서 기술된 바와 같은, 트랜지스터들 및 금속 상호접속부들과 같은, 하나 이상의 디바이스들을 포함한다. 다양한 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말기(personal digital assistant, PDA), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
다음의 예들은 추가적 실시예들에 관한 것이다:
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 측방향으로 성장된 III-N 재료 층 상에 디바이스 층을 피착하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, III-N 재료 층은 갈륨 질화물을 포함하고, 기판은 실리콘을 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 트렌치는 절연성 측벽을 갖는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 트렌치는 금속성 측벽을 갖는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 핵형성 층은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 트렌치를 형성하는 단계는, 기판 상에 절연 층을 피착하는 단계; 절연 층을 패터닝하는 단계; 패터닝된 절연 층을 에칭하여 기판의 제2 부분을 노출시키는 단계; 기판의 제2 부분 상에 트렌치 층을 피착하는 단계; 및 절연 층을 제거하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판의 제1 부분을 포함하는 트렌치를 형성하는 단계; 트렌치 내의 기판의 제1 부분 상에 핵형성 층을 피착하는 단계; 및 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, III-N 재료 층은 트렌치 위에 측방향으로 성장되고, 기판의 제1 부분을 에칭하여 V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나를 형성하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 및 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 및 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계를 포함하고, 트렌치들 위에 측방향으로 성장된 III-N 재료 층의 부분들이 병합되어 아일랜드를 형성하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계; 및 측방향으로 성장된 III-N 재료 층 상에 디바이스 층을 피착하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 및 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계를 포함하고, 복수의 트렌치들을 형성하는 단계는, 기판 상에 절연 층을 피착하는 단계; 절연 층을 패터닝하는 단계; 패터닝된 절연 층을 에칭하는 단계; 패터닝된 절연 층 상에 트렌치 층을 피착하는 단계; 및 절연 층을 제거하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계; 트렌치들 내의 기판의 부분들을 에칭하여 V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나를 형성하는 단계를 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스의 제조 방법으로서, 기판 상에 복수의 트렌치들을 형성하는 단계; 트렌치들 내의 기판 상에 핵형성 층을 피착하는 단계; 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 및 트렌치들 위에 III-N 재료 층을 측방향으로 성장시키는 단계를 포함하고, 기판은 Si (100) 기판을 포함하는, 전자 디바이스의 제조 방법.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 측방향으로 연장된 III-N 재료 층 상의 디바이스 층을 포함하는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, III-N 재료 층은 GaN을 포함하고, 기판은 실리콘 (100) 기판을 포함하는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 트렌치는 절연성 측벽을 갖는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 트렌치는 금속성 측벽을 갖는, 전자 디바이스
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 핵형성 층은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함하는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 트렌치는 직사각형 트렌치, V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나인, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 트렌치들 위에 측방향으로 성장된 III-N 재료 층의 부분들이 아일랜드로 병합되는, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 핵형성 층의 두께는 10 나노미터에서 700 나노미터까지인, 전자 디바이스.
전자 디바이스로서, 기판 상의 복수의 트렌치들; 트렌치들 내의 기판 상의 핵형성 층; 및 핵형성 층 상의 III-N 재료 층을 포함하고, III-N 재료 층은 트렌치들 위에 측방향으로 연장되고, 트렌치들의 폭은 50 나노미터에서 1 마이크로미터까지인, 전자 디바이스.
전술한 명세서에서, 그 상세한 예시적인 실시예들을 참조하여 방법들 및 장치들이 설명되었다. 다음의 청구항들에 기재된 실시예들의 보다 넓은 사상과 범위로부터 벗어나지 않고서 그에 대해 다양한 변형들이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 명세서와 도면들은 한정적인 의미가 아니라 예시적인 의미로서 간주되어야 한다.

Claims (24)

  1. 전자 디바이스의 제조 방법으로서,
    기판의 제1 부분을 포함하는 트렌치를 형성하는 단계;
    상기 트렌치 내의 상기 기판의 상기 제1 부분 상에 핵형성 층을 피착하는 단계; 및
    상기 핵형성 층 상에 III-N 재료 층을 피착하는 단계를 포함하고, 상기 III-N 재료 층은 상기 트렌치 위에 측방향으로 성장되는, 전자 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 측방향으로 성장된 III-N 재료 층 상에 디바이스 층을 피착하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 III-N 재료 층은 갈륨 질화물을 포함하고, 상기 기판은 실리콘을 포함하는, 전자 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 트렌치는 절연성 측벽을 갖는, 전자 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 트렌치는 금속성 측벽을 갖는, 전자 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 핵형성 층은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함하는, 전자 디바이스의 제조 방법.
  7. 제1항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 기판 상에 절연 층을 피착하는 단계;
    상기 절연 층을 패터닝하는 단계;
    패터닝된 상기 절연 층을 에칭하여 상기 기판의 제2 부분을 노출시키는 단계;
    상기 기판의 상기 제2 부분 상에 트렌치 층을 피착하는 단계; 및
    상기 절연 층을 제거하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  8. 제1항에 있어서,
    상기 기판의 상기 제1 부분을 에칭하여 V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나를 형성하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  9. 전자 디바이스의 제조 방법으로서,
    기판 상에 복수의 트렌치들을 형성하는 단계;
    상기 트렌치들 내의 상기 기판 상에 핵형성 층을 피착하는 단계;
    상기 핵형성 층 상에 III-N 재료 층을 피착하는 단계; 및
    상기 트렌치들 위에 상기 III-N 재료 층을 측방향으로 성장시키는 단계를 포함하는, 전자 디바이스의 제조 방법.
  10. 제9항에 있어서, 상기 트렌치들 위에 측방향으로 성장된 상기 III-N 재료 층의 부분들이 병합되어 아일랜드를 형성하는, 전자 디바이스의 제조 방법.
  11. 제9항에 있어서,
    상기 측방향으로 성장된 III-N 재료 층 상에 디바이스 층을 피착하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  12. 제9항에 있어서, 상기 복수의 트렌치들을 형성하는 단계는,
    상기 기판 상에 절연 층을 피착하는 단계;
    상기 절연 층을 패터닝하는 단계;
    패터닝된 상기 절연 층을 에칭하는 단계;
    상기 패터닝된 절연 층 상에 트렌치 층을 피착하는 단계; 및
    상기 절연 층을 제거하는 단계를 포함하는, 전자 디바이스의 제조 방법.
  13. 제9항에 있어서,
    상기 트렌치들 내의 상기 기판의 부분들을 에칭하여 V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나를 형성하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
  14. 제9항에 있어서, 상기 기판은 Si (100) 기판을 포함하는, 전자 디바이스의 제조 방법.
  15. 전자 디바이스로서,
    기판 상의 복수의 트렌치들;
    상기 트렌치들 내의 상기 기판 상의 핵형성 층; 및
    상기 핵형성 층 상의 III-N 재료 층을 포함하고, 상기 III-N 재료 층은 상기 트렌치들 위에 측방향으로 연장되는, 전자 디바이스.
  16. 제15항에 있어서,
    상기 측방향으로 연장된 III-N 재료 층 상의 디바이스 층을 더 포함하는, 전자 디바이스.
  17. 제15항에 있어서, 상기 III-N 재료 층은 GaN을 포함하고, 상기 기판은 실리콘 (100) 기판을 포함하는, 전자 디바이스.
  18. 제15항에 있어서, 상기 트렌치는 절연성 측벽을 갖는, 전자 디바이스.
  19. 제15항에 있어서, 상기 트렌치는 금속성 측벽을 갖는, 전자 디바이스.
  20. 제15항에 있어서, 상기 핵형성 층은 알루미늄 질화물, 다결정질 III-N 재료, 비정질 III-N 재료, 또는 그들의 임의의 조합을 포함하는, 전자 디바이스.
  21. 제15항에 있어서, 상기 트렌치는 직사각형 트렌치, V자형 트렌치, 사다리꼴 트렌치, 또는 원형 트렌치 중 적어도 하나인, 전자 디바이스.
  22. 제15항에 있어서, 상기 트렌치들 위에 측방향으로 성장된 상기 III-N 재료 층의 부분들이 아일랜드로 병합되는, 전자 디바이스.
  23. 제15항에 있어서, 상기 핵형성 층의 두께는 10 나노미터에서 700 나노미터까지인, 전자 디바이스.
  24. 제15항에 있어서, 상기 트렌치들의 폭은 50 나노미터에서 1 마이크로미터까지인, 전자 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065843A (ko) * 2019-11-26 2021-06-04 네이셔널 치아오 텅 유니버시티 와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3019188B1 (fr) * 2014-03-27 2017-11-24 Commissariat Energie Atomique Procede de croissance d'un element allonge a partir d'un germe forme dans un creux d'une couche ou d'un plot de nucleation
US9331076B2 (en) 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
US9601583B2 (en) * 2014-07-15 2017-03-21 Armonk Business Machines Corporation Hetero-integration of III-N material on silicon
JP2017533574A (ja) 2014-09-18 2017-11-09 インテル・コーポレーション シリコンｃｍｏｓ互換性半導体装置における欠陥伝播制御のための傾斜側壁カット面を有するウルツ鉱ヘテロエピタキシャル構造物
EP3198649A4 (en) 2014-09-25 2018-05-16 Intel Corporation Iii-n epitaxial device structures on free standing silicon mesas
US9310285B1 (en) * 2014-09-30 2016-04-12 International Business Machines Corporation Method and integrated device for analyzing liquid flow and liquid-solid interface interaction
US9508743B2 (en) * 2014-10-28 2016-11-29 Globalfoundries Inc. Dual three-dimensional and RF semiconductor devices using local SOI
KR102333752B1 (ko) 2014-11-18 2021-12-01 인텔 코포레이션 n-채널 및 p-채널 갈륨 질화물 트랜지스터들을 사용하는 CMOS 회로들
US10056456B2 (en) 2014-12-18 2018-08-21 Intel Corporation N-channel gallium nitride transistors
US9379184B1 (en) * 2015-02-18 2016-06-28 International Business Machines Corporation Secure chip with physically unclonable function
KR102346591B1 (ko) 2015-05-19 2022-01-04 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
WO2016209283A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Heteroepitaxial structures with high temperature stable substrate interface material
US9916985B2 (en) 2015-10-14 2018-03-13 International Business Machines Corporation Indium phosphide smoothing and chemical mechanical planarization processes
US9646842B1 (en) 2015-10-14 2017-05-09 International Business Machines Corporation Germanium smoothing and chemical mechanical planarization processes
US9646841B1 (en) 2015-10-14 2017-05-09 International Business Machines Corporation Group III arsenide material smoothing and chemical mechanical planarization processes
WO2017111791A1 (en) * 2015-12-23 2017-06-29 Intel Corporation Methods for obtaining ultra low defect density gan using cross point trench design
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
CN107227490B (zh) * 2016-03-23 2021-06-18 松下知识产权经营株式会社 Iii族氮化物半导体及其制造方法
US10707136B2 (en) * 2016-04-01 2020-07-07 Intel Corporation Gallium nitride NMOS on Si (111) co-integrated with a silicon PMOS
WO2018004607A1 (en) * 2016-06-30 2018-01-04 Intel Corporation Co-integration of gan and self-aligned thin body group iv transistors
US11450527B2 (en) * 2016-07-02 2022-09-20 Intel Corporation Engineering tensile strain buffer in art for high quality Ge channel
US10056453B2 (en) 2016-07-22 2018-08-21 Globalfoundries Inc. Semiconductor wafers with reduced bow and warpage
WO2018095020A1 (en) * 2016-11-28 2018-05-31 The Hong Kong University Of Science And Technology Methods for growing iii-v compound semiconductors from diamond-shaped trenches on silicon and associated devices
US11287563B2 (en) * 2016-12-01 2022-03-29 Ostendo Technologies, Inc. Polarized light emission from micro-pixel displays and methods of fabrication thereof
CN108258042A (zh) * 2016-12-28 2018-07-06 财团法人工业技术研究院 半导体结构及其制造方法
US10622447B2 (en) 2017-03-29 2020-04-14 Raytheon Company Group III-nitride structure having successively reduced crystallographic dislocation density regions
US10290768B2 (en) * 2017-09-14 2019-05-14 Globalfoundries Inc. Nanowire formation methods
US11233053B2 (en) 2017-09-29 2022-01-25 Intel Corporation Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication
US11508812B2 (en) * 2017-09-29 2022-11-22 Intel Corporation Multi-step lateral epitaxial overgrowth for low defect density III-N films
CN109830480B (zh) * 2017-11-23 2022-02-18 联华电子股份有限公司 动态随机存取存储器
US10818778B2 (en) * 2017-11-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous semiconductor device substrates with high quality epitaxy
CN108257853B (zh) * 2018-01-17 2021-01-26 马鞍山杰生半导体有限公司 具有氮化铝膜的紫外led的外延结构及其生长方法
WO2019218278A1 (en) * 2018-05-16 2019-11-21 Yangtze Memory Technologies Co., Ltd. Methods for solving epitaxial growth loading effect at different pattern density regions
TWI728364B (zh) * 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
FR3102005B1 (fr) * 2019-10-15 2022-04-22 Commissariat Energie Atomique Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium
CN110828459B (zh) * 2019-12-18 2022-12-06 电子科技大学 一种新型dram集成电路的结构
US11575000B2 (en) * 2020-06-18 2023-02-07 Nexgen Power Systems, Inc. Super-junction based vertical gallium nitride JFET power devices
EP3940763A1 (en) 2020-07-14 2022-01-19 IMEC vzw Method of manufacturing a semiconductor structure
US20220139709A1 (en) * 2020-11-05 2022-05-05 International Business Machines Corporation Confined gallium nitride epitaxial layers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP2001185493A (ja) * 1999-12-24 2001-07-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2001267242A (ja) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
TW518767B (en) * 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
US6599362B2 (en) * 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
JP3679720B2 (ja) * 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
JP4571476B2 (ja) 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
JP4807081B2 (ja) 2006-01-16 2011-11-02 ソニー株式会社 ＧａＮ系化合物半導体から成る下地層の形成方法、並びに、ＧａＮ系半導体発光素子の製造方法
US7435639B2 (en) 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
TWI425558B (zh) * 2008-08-11 2014-02-01 Taiwan Semiconductor Mfg 形成電路結構的方法
US8803189B2 (en) 2008-08-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy using lateral overgrowth
US8313967B1 (en) * 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
US8629038B2 (en) * 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same
CN103243389B (zh) * 2012-02-08 2016-06-08 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065843A (ko) * 2019-11-26 2021-06-04 네이셔널 치아오 텅 유니버시티 와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법

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