TWI425558B - 形成電路結構的方法 - Google Patents

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Description

形成電路結構的方法
本發明係有關於半導電路製造流程，且特別是有關於一種形成III-V族化合物半導體膜的方法。
第III族第V族化合物半導體，普遍地被稱為III-V族化合物半導體，由於其在電子和光電裝置上之應用非常具有前景，因此近年來被廣泛且積極的研究。
當該III-V族化合物半導體之第V族元素為氮時，該化合物半導體亦被稱為III族-N化合物半導體。該III族-N化合物半導體，例如氮化鎵(GaN)，係廣泛的被應用在光電裝置上。使用氮化鎵(GaN)之具有潛力的光電裝置的特殊例子包括藍色發光二極體(blue light emitting diodes)、鐳射二極體(laser diodes)和紫外光偵測器(ultra-violet(UV)photo-detectors)。由於III族-N化合物半導體具有大的能隙(bandgap)及高的電子飽和速度，這也使得III族-N化合物半導體具有應用在在高溫和高速功率電子學的潛力。
由於在典型的成長溫度下氮氣具有高平衡壓力，因此製造氮化鎵(GaN)主體基底是非常困難的。由於缺乏可行的塊狀成長方法，氮化鎵(GaN)薄膜則普遍地以磊晶方式沉積於不相似的基底上(例如碳化矽(SiC)基底或藍寶石(sapphire)基底(Al2 O3 ))。然而，氮化鎵(GaN)薄膜製程當前所面臨的主要問題係沒有晶格常數(lattice constant)及熱膨脹係數(thermal expansion coefficient)較符合氮化鎵(GaN)薄膜之適用的基底材料。
如果將氮化鎵(GaN)薄膜生長在矽基底的因難處可被克服，利用矽基底來成長氮化鎵(GaN)薄膜則將會十分具有吸引力的，這是因為矽基底具有低成本、大直徑、高結晶度及表面品質、可控制的導電度、及高導熱性。使用矽基底也較易將具有氮化鎵(GaN)之光電裝置與矽基電子裝置進行整合。
此外，由於缺乏適合生長氮化鎵(GaN)薄膜的基底，使得氮化鎵(GaN)薄膜的大小被限制。成長一氧化鎵(GaN)薄膜於一不相似的基底上時，氮化鎵(GaN)所產生的應力(stresses)可能會使得作為載體的基底彎曲。而產生的彎曲現象會造成以下不良的影響。首先，大量的缺陷(差排)將在結晶性氮化鎵薄膜內產生。其次，所形成之氮化鎵薄膜之厚度將較不一致，如此將導致具有該氮化鎵薄膜之光學裝置所發出的光產生波長偏移(wavelength shifts)的現象。第三，裂縫也有可能產生在具有較大應力的氮化鎵薄膜。
為減少形成於不相似基底之氮化鎵薄膜的應力及降低差排的產生，磊晶側向成長(Epitaxial lateral overgrowth、ELOG)技術被用來形成氮化鎵薄膜。第1圖和第2圖係繪示使用磊晶側向成長技術所形成之具有氮化鎵薄膜的結構。如第1圖所示，一具有III族-N化合物半導體之底層4形成於一基板2上，接著形成一III族-N化合物半導體層6。凹槽7則接著形成於III族-N化合物半導體層6內。
接著，請參照第2圖，第一遮罩8及第二遮罩10係分別形成於該於III族-N化合物半導體層6的上表面及該凹槽7的底部。接著，以磊晶方式由該凹槽7之側壁成長III族-N化合物半導體12。由於III族-N化合物半導體12係由該凹槽7的側壁以側向方式成長，因此可降低所得之III族-N化合物半導體12的差排數量。如第1圖及第2圖所示，該方法的缺點則是必需額外形成底層4、III族-N化合物半導體層6、第一遮罩、8及第二遮罩10，因此增加製造成本。
第3圖和第4圖係說明另一替代之磊晶側向成長技術。首先，請參照第3圖，提供一基板14，接著，於該基板14上形成凹槽15。接著，請參照第4圖，形成III族-N化合物半導體層部份16，其中該III族-N化合物半導體層部份16包含區段161 位於該凹槽15內，以及區段162 位於該基板14突出的部份。由第3圖和第4圖所示之方法需要藉由抑制該III族-N化合物半導體薄膜在凹槽15之側壁的成長，來迫使區段162 側向成長並進一步與相鄰之區段162 接合，以形成一連續的III族-N化合物半導體薄膜於該基板14之上。
然而，第3圖和第4圖所示之磊晶側向成長技術也具有顯著的垂直方向成長之III族-N化合物半導體區段162 ，因此藉由橫向成長所降低的差排數量也將會受到限制。由於凹槽15必需具有足夠的深度來避免III族-N化合物半導體區段161 及III族-N化合物半導體區段162 接合，這也使得上述製程方式更加複雜。因此，發展出具有磊晶側向成長技術之優點且同時降低製程複雜度的新製程是十分必要的。
根據本發明之一目的，係提供一形成電路結構的方法，該方法包含提供一基板；形成數個凹槽於該基板；形成一遮罩層於該基板上，其中該遮罩層覆蓋該基板非凹陷的部份，使得該遮罩層上的開口係露出該凹槽；形成一緩衝/成核層於該凹槽內所露出之基板部份；以及，由該凹槽成長一III-V族化合物半導體層直到由該凹槽所成長之該III-V族化合物半導體層部份互相接合，形成一連續的III-V族化合物半導體層。
根據本發明之另一目的，該形成電路結構的方法包含提供一基板；形成數個凹槽於該基板，其中該基板包含突出部位於該凹槽之間，且該凹槽包含側壁及底部表面；形成第一遮罩覆蓋該基板之突出部位的上表面；形成第二遮罩覆蓋該凹槽的底部；形成緩衝/成核層於該凹槽內；以及由該凹槽的側壁成長一III族-N半導體材料，直到該III族-N半導體材料具有比該第一遮罩高的部位。
由於本發明係由位於該基板內之凹槽來成長該III-V族化合物半導體材料，因此本發明具有增加側向成長的效果及減少製程的複雜度等優點。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明接下來將會提供許多不同的實施例以實施本發明中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本發明。這些為實施例並非用於限定本發明。
形成III族V族(以下稱為III-V族)化合物半導體膜於不相似基底的新穎方法係被提供。在說明書中，該名詞“III-V族化合物半導體”係指化合物半導體材料至少包含一III族元素及一V族元素。該名詞“III-N族化合物半導體”係指一III-V族化合物半導體其具有至少一V族元素，且該V族元素包含氮。
本發明用來說明之實施例其必要製程步驟係以圖例方式來說明。熟知此藝之人士將可明白所需的製程步驟及其順序，以製造一完整的裝置。本發明所例舉之實施例，類似的單元係以類似的元件符號來表示。
第5圖至第9圖係繪示本發明一第一實施例。請參照第5圖，提供一基板20。在某一實施例中，基板20可為一塊體基板，包含，舉例來說，一塊體半導體材料，像是矽。此外，基板20可包含一多層結構，例如矽覆絕緣基板，其係由兩層矽層夾合一埋層氧化層所構成。基板20亦可由其他被遍普使用的基板材料所形成，例如板Al2 O3 、SiGe、SiC、Ge、ZnO、ZnSe、ZnS、GaP、或GaAs。基板20係在形成任何膜層前，可以一預清洗步驟來移除其上的髒污。
接著，遮罩層21係形成於該基板20之上。該遮罩層21之材料可包含介電材料(例如SiNx或SiOx(其中0<x))、金屬(例如W、Mg、Ag、Al、Ti、或Cr)、金屬合金(例如Ti-Al合金或Al-Ag合金)、金屬氮化物(例如TiN或TaN)、金屬碳化物(例如TaC或TiC)、或金屬碳氮化物(例如TiCN或TaCN)。遮罩層21亦可包含上述材料之複合膜層。形成該遮罩層21的方法可包含物理氣相沉積(PVD)以及化學氣相沉積(CVD)。在本發明某些實施例中，較佳可使用具有電傳導材料來形成遮罩層21，使得該遮罩層21在垂直堆疊的光電裝置中可作為傳導路徑，其中該光電裝置在基板20的兩側具有額外的兩個接觸。當高阻值材料形成於基板20及上覆的III-V族化合物半導體層之間，係為更佳有利的。
接著，圖形化遮罩層21及基板20以形成遮罩22及凹槽24，如第6A圖及第6B圖所示。該圖形化步驟可以經由乾蝕刻或/及溼蝕刻來達成。在第6A圖及第6B圖所示之實施例中，該凹槽24係為一長溝槽，且該位於凹槽24間的基板20部位(以下稱為突出部23)係為帶狀，如第6B圖所示(第6B圖為第6A圖之上示圖)。在另一實施例中，該凹槽24或突出部23可以為其他具有可控制寬度及尺寸的形狀，可形成一陣列或是是其他具有週期的圖案，例如正方形、長方形或是多邊形(由上示圖來看)。當基板20為一矽基板時，該凹槽24之結晶面方位及方向可以被選擇，以致該凹槽24之側壁26具有一(111)位面向。此外，該凹槽24之側壁26亦可為其他位面向。
較佳來說，該凹槽24之寬度W係介於約0.05μm至約1μm間。該凹槽24之深度D係介於約0.05μm至約5μm之間。然而，一熟知此技藝之人士可了解，上述之尺寸大小僅為舉例，可依實際之製程手段及需要加以改變。該凹槽24之深度不可太淺，以提供具有足夠表面積的側壁，來成長膜層。該凹槽24同樣不可太深，否則將抑制位於該凹槽24內之膜層成長。
第7圖係繪示形成一可視需要形成的中介層30及一緩衝/成核層32於該凹槽24之底部及側壁。在一實施例中，該中介層30係為一前晶種層，其包含金屬，例如Al、Mg、Ga、In、Zn、及其結合。該前晶種層可利用CVD或PVD方式來形成。一前晶種層係用來增加後續所形成之覆層與底層固著力。在另一實施例中，中介層30係為一過渡層，其包含金屬(例如Ti或Ag)、金屬合金(例如Ti-Al)、金屬氮化物(例如TiN或TaN，不過不包含III族-N化合物半導體化合物半導體例如AlN、GaN、InGaN、及InAlN)、一金屬碳化物(例如TaC或TiC)、或金屬碳氮化物(例如TiCN或TaCN)。一過渡層具有介於底層及覆層間的性質，例如晶格常數、或熱膨脹係數。中介層30可包含該前晶種層及過渡層之結合。在某些實施例中，形成於該遮罩22上之中介層30係被移除。該中介層之厚度可介於約1nm至約100nm間。
較佳地，該緩衝/成核層32可只形成於該凹槽24之側壁及底部表面，此外亦可形成於該視需要所形成之中介層30上(如果有形成該中介層30的話)，不過該緩衝/成核層32不會直接形成於遮罩22之上。緩衝/成核層32係用來協助欲形成之覆層(III-V族化合物半導體)磊晶成長時成核。該緩衝/成核層32由於需在高溫下結晶，因此可為一半導體材料。在一實施例中，緩衝/成核層32包含III-V族化合物半導體材料例如III-N化合物半導體(像是GaN)，且係在低於該覆層(第8圖所示之III-V族化合物半導體36)成長溫度之溫度下來形成。此外，緩衝/成核層32亦可包含含矽的材料。在某些實施例中，緩衝/成核層32可包含實質上相同或相似於該覆層(III-V族化合物半導體層)36之材料(未繪示於第7圖，繪示於第8圖)。在一實施例中，緩衝/成核層32可以PVD或CVD方式形成。
請參照第8圖，由凹槽24中以磊晶方式成長III-V族化合物半導體層36。III-V族化合物半導體層36係在相對高溫下所形成，舉例來說可為約1050℃，因此所形成之膜層係為一具有晶格之結構(crystalline structure)。相對地，該緩衝/成核層32則較具非結晶結構(amorphous structure)。在一實施例中，III-V族化合物半導體層36係為一III族-N化合物半導體層，包含GaN、InN、AlN、InxGa(1-x) N、Alx Ga(1-x) N、Alx In(1-x) N、Alx Iny Ga(1-x-y) N、及其結合，其中每一x及y係大於0且小於1。該III-V族化合物半導體層36之形成方式包含金屬有機CVD(MOCVD)、金屬有機汽相磊晶(MOVPE)、電漿增強化學汽相沈積(PECVD)、遠端電漿增強化學汽相沈積(RP-CVD)、分子束磊晶(MBE)、氫化物氣相磊晶(HVPE)、氯化物氣相磊晶(Cl-VPE)、及液相磊晶(LPE)。
一開始，III-V族化合物半導體層36包含複數個不連續的部份，每一部份係由每一凹槽24內所成長。自從成長該III-V族化合物半導體層36的主要部份係為該側壁表面，因此該III-V族化合物半導體層36主要係經由側向成長的方式形成，導致降低所得之III-V族化合物半導體層36其晶格差排。當該III-V族化合物半導體層36成長超過該遮罩22之上表面，該III-V族化合物半導體層36開始進一步的側向成長並跨越該遮罩22，最後互相接合並形成一連續之膜層，如第8圖所示。
請參照第9圖，一額外的遮罩38及一額外的III-V族化合物半導體層40係形成於該III-V族化合物半導體層36上。額外的遮罩38之材質可與該遮罩22相同，且形成方法也可與該遮罩22相同。同樣的，該額外的III-V族化合物半導體層40之材質及形成方法亦可與該III-V族化合物半導體層36相同。較佳地，部份該額外的遮罩38係直接且實質覆蓋於該凹槽24上。額外的遮罩38一般係與遮罩22具有相同之配置，也就是說在某些實施例中，遮罩22及額外的遮罩38皆為長條形。該額外的III-V族化合物半導體層40的成長包含垂直的部份及側向的部份，其中該側向的部份最終成長超出該額外的遮罩間的縫隙並互相接合，形成一連續的覆蓋於該額外的遮罩38之上的III-V族化合物半導體層40。藉由配置額外的遮罩38於遮罩22間的空間之上，可抑制該III-V族化合物半導體層36之垂直成長III-V族化合物半導體層36，可降低往側向成長之III-V族化合物半導體層40之差排。
在形成該III-V族化合物半導體層40之後(該III-V族化合物半導體層40可進行摻雜或不進行摻雜)，一光電裝置(未繪示)可形成於該半導體層40之上。該光電裝置可包含以下至少一者之結構：一P-N接面、一均質接面、一異質接面、一單一量子井(SQW)、或一多重量子井(MQW)(未繪示)。一熟知此技藝之人士可了解將該具有III-V族化合物半導體之光電結構形成於該低缺點III-V族化合物半導體層40的好處。本發明所述可與實施例相容之光電裝置可包含一發光二極體及光二極體。
第10圖至第11B圖係繪示本發明另一實施例。在該實施例中，除非特別的描述，在此之前或之後，類似的元件具有類似的元件符號說明。首先，此實施例具有與第5圖至第6B圖所述實質相同的步驟，來形成凹槽24及遮罩22。接著，如第10圖所示，形成一第二遮罩25於該凹槽24內並覆蓋該凹槽24的底部，其中該凹槽至少一部份的側壁係被露出。形成該第二遮罩25的步驟可包含坦覆性一遮罩層，以及蝕刻該遮罩層以餘留該第二遮罩25。該遮罩層之蝕刻方式可藉由或不藉由一光阻。一熟知此技藝之人士當可了解該對應的步驟。
第11A圖繪示該可視需要形成之中介層30及緩衝/成核層32的形成，其中該中介層30及緩衝/成核層32只形成於該凹槽24所露出之側壁，且未形成於該遮罩22及第二遮罩25之上。在一實施例中，當形成中介層30時，一微影製程可視需要來清除形成遮罩22及第二遮罩25上非所要求的中介層30。在一實施例中，當沒有形成中介層30時，該緩衝/成核層32係使用選擇性形成技術直接形成於該凹槽24所露出之側壁上。
第11B圖係繪示一由位於該凹槽24所露出之側壁上之該緩衝/成核層32開始生成之III-V族化合物半導體層36，其最終成長超出該凹槽24並互相接合成一連續層。在第11B圖所述之實施例中，亦可包含一額外的遮罩38及一額外的III-V族化合物半導體層40。該III-V族化合物半導體層36及40以及該額外的遮罩38的形成方法實質上與先前所述之實施例相同，在此不再贅述。
在本發明又一實施例中，一矽覆絕緣(SOI)基板係被使用來取代形成一遮罩25於該凹槽24之底部，該矽覆絕緣(SOI)基板包含一半導體層形成於一埋層氧化層之上。此實施例之初始步驟係實質上與第5圖至第6B圖所示之實施例相同。在實施例中，形成該凹槽24之後，該矽覆絕緣基板之埋層氧化層係經由該凹槽24露出。該埋層氧化層之功能相等於該遮罩25，接著，施行第11A及11B所述之步驟。
第12圖及第13圖係繪示本發明又一實施例。請參照第12圖，提供一基板20。接著，形成凹槽24於該基板20，舉例來說，利用徵影蝕刻的技術來形成凹槽24。接著，形成遮罩22及遮罩25。遮罩22係形成於該凹槽24之外並覆蓋該突出部23。遮罩25形成於該凹槽24之內並覆蓋其底部。在一實施例中，遮罩22及遮罩25係以相同材料並同時形成。形成步驟可包含形成一遮罩層，並圖形化該遮罩層，餘留該遮罩22及遮罩25。在另一實施例中，遮罩22及遮罩25係以不同材料形成，該等材料可選自先前所述作為遮罩之材料。接下來的步驟，係與第11A圖及第11B圖所述之步驟實質相等。凹槽24之側壁係被露出，一可視需要形成之中介層30、緩衝/成核層32、III-V族化合物半導體層36、額外的遮罩38、及額外的III-V族化合物半導體層40係相繼形成。由於該等元件的形成方法實質上與先前所述之實施例(如第11A圖及第11B圖所述之實施例)相同，在此不再贅述。
在第6圖至第11B圖所述之實施例，其凹槽24具有垂直的側壁，其係可由乾蝕刻來圖形化遮罩22以及蝕刻該基板20。在另一實施例中，如第14A圖所示，該凹槽24之側壁26係為傾斜的，其可經由結合乾蝕刻及溼蝕刻來圖形化遮罩22以及蝕刻該基板20(形成凹槽24)。該凹槽24之傾斜的側壁26及遮罩22與38適合用來後續III-V族化合物半導體材料進行側向成長。此外，該基板可為一矽基板，該傾斜的側壁26可具有(111)面位向。這可由採用具有(100)上表面位向之矽基板，並經由溼蝕刻方式來蝕刻基板而得。舉例來說，所使用之蝕刻劑可為KOH。與第14A圖所示結構相似，該具有傾斜側壁26的凹槽24，亦可不具遮罩25於該凹槽之底部，如第9圖所示之實施例。第14B圖係繪示另一具有傾斜側壁26的凹槽24，其中第14A圖所示之遮罩25並沒有被形成。
在上述實施例中，III-V族化合物半導體層36及III-V族化合物半導體層40可延伸並實質地橫跨一整個晶片(chip)甚至一整個晶圓(wafer)。第15圖係繪示一晶圓60之一部份，包含晶片64及切割線62，用以分隔晶片64。如第6A圖所示之凹槽24係被形成以遍佈該晶片64，甚至(非必需)是形成於該切割線62內。另外，位於該切割線62內之遮罩38必需具有足夠之寬度，使得位於該切割線62內之III-V族化合不會藉由側向成長而接合。經由切割線62的切割，可緩和在切割過程中具危害的應力影響。
本發明所述之實施例亦可具有其他的變化。舉例來說，形成該額外的遮罩38及該額外的III-V族化合物半導體層40的步驟可以省略。取而代之的，該光電裝置可直接形成於該III-V族化合物半導體層36上。此外，在形成該額外的遮罩38及額外的III-V族化合物半導體層40後，更多額外的遮罩層或是額外的III-V族化合物半導體層可以進一步形成，以降低最上層III-V族化合物半導體的缺陷。
本發明所述之實施例具有以下幾項優點。首先，藉由該側向成長，所得之III-V半導體材料具有較少之差排數量。其次，本發明所述之製造方法具有與標準ELOG薄膜成長技術相比較少之製程步驟。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
2．．．基板
4．．．具有III族-N化合物半導體之底層
6．．．III族-N化合物半導體層
7．．．凹槽
8．．．第一遮罩
10．．．第二遮罩
12．．．III族-N化合物半導體
14．．．基板
15．．．凹槽
16．．．III族-N化合物半導體層部份
161 、162 ．．．區段
20．．．基板
21．．．遮罩層
22．．．遮罩
23．．．突出部
24．．．凹槽
25．．．第二遮罩
26．．．側壁
30．．．中介層
32．．．緩衝/成核層
36．．．III-V族化合物半導體
38．．．額外的遮罩
40．．．額外的III-V族化合物半導體層
60．．．晶圓
62．．．切割線
64．．．晶片
第1及2圖係繪示以磊晶側向成長(ELOG)技術所形成之III-V族化合物半導體薄膜於一不相似之基板；
第3及4圖係繪示以另一磊晶側向成長(ELOG)技術所形成之III-V族化合物半導體薄膜於一不相似之基板；
第5至14B圖係繪示本發明所述之實施例其製程步驟示意圖；以及
第15圖係繪示根據本發明一實施例所述之包含III-V族化合物半導體薄膜之晶圓的部份示意圖。
20．．．基板
22．．．遮罩
25．．．第二遮罩
36．．．III-V族化合物半導體
38．．．額外的遮罩
40．．．額外的III-V族化合物半導體層
60．．．晶圓
62．．．切割線
64．．．晶片

Claims (22)

  1. 一種形成電路結構的方法，包含：提供一基板；形成數個凹槽於該基板，其中該凹槽包含側壁及底部表面，且該基板亦包含非凹陷的部份；形成一遮罩層於該基板上；圖形化該遮罩層以形成一遮罩，其中該遮罩只覆蓋該基板非凹陷的部份，使得該遮罩上的開口係露出該凹槽；形成一緩衝/成核層於該凹槽之側壁及底部表面，其中該緩衝/成核層係為一連續的膜層，且被該基板非凹陷的部份所分隔；以及由該凹槽成長一III-V族化合物半導體層直到至少由該凹槽所成長之該III-V族化合物半導體層部份互相接合，形成一連續的III-V族化合物半導體層，其中該III-V族化合物半導體層係為一晶格結構，而該緩衝/成核層則係為一非結晶結構。
  2. 如申請專利範圍第1項所述之形成電路結構的方法，其中該基板係為一矽基板。
  3. 如申請專利範圍第1項所述之形成電路結構的方法，其中該基板係為一矽覆絕緣基板。
  4. 如申請專利範圍第1項所述之形成電路結構的方法，其中該遮罩層係由一介電材料所形成。
  5. 如申請專利範圍第1項所述之形成電路結構的方法，其中該遮罩層係由一含金屬之導電材料所形成。
  6. 如申請專利範圍第1項所述之形成電路結構的方法，更包含：在形成一緩衝/成核層於該凹槽之側壁及底部表面的步驟前，形成一中介層於該凹槽之側壁及底部表面。
  7. 如申請專利範圍第6項所述之形成電路結構的方法，其中該中介層包含一前晶種層。
  8. 如申請專利範圍第7項所述之形成電路結構的方法，其中該前晶種層包含一材料鋁、鎂、鎵、銦、及鋅所組成之族群。
  9. 如申請專利範圍第6項所述之形成電路結構的方法，其中該中介層包含一過渡層。
  10. 如申請專利範圍第9項所述之形成電路結構的方法，其中該過渡層包含鈦或鋁。
  11. 如申請專利範圍第1項所述之形成電路結構的方法，更包含：在成長一III-V族化合物半導體層的步驟之後，形成額外的遮罩於該III-V族化合物半導體層之上，以及成長一額外的III-V族化合物半導體層直到至少由該額外的遮罩縫隙所成長的該額外III-V族化合物半導體層部份互相接合，形成一連續的額外III-V族化合物半導體層。
  12. 如申請專利範圍第1項所述之形成電路結構的方法，其中該凹槽之側壁表面係為垂直的。
  13. 如申請專利範圍第1項所述之形成電路結構的方法，其中該凹槽之側壁表面係為傾斜的。
  14. 一種形成電路結構的方法，包含： 提供一基板；形成數個凹槽於該基板，其中該凹槽包含側壁及底部表面，且該基板亦包含非凹陷的部份；形成第一遮罩，其中該第一遮罩只覆蓋該基板的非凹陷部份；形成第二遮罩，其中該第二遮罩只覆蓋該凹槽的底部表；形成緩衝/成核層於該凹槽之側壁表面上，其中該緩衝/成核層係為一連續的膜層，且被該基板非凹陷的部份所分隔；以及由該凹槽之側壁表面成長一III-V族化合物半導體層直到至少由該凹槽所成長之該III-V族化合物半導體層部份互相接合，形成一連續的III-V族化合物半導體層，其中該III-V族化合物半導體層係為一晶格結構，而該緩衝/成核層則係為一非結晶結構。
  15. 如申請專利範圍第14項所述之形成電路結構的方法，其中該基板係為一主體矽基板。
  16. 如申請專利範圍第15項所述之形成電路結構的方法，其中該凹槽之側壁表面具有矽(111)面方位。
  17. 如申請專利範圍第14項所述之形成電路結構的方法，其中該凹槽之側壁表面係為垂直的。
  18. 如申請專利範圍第14項所述之形成電路結構的方法，其中該凹槽之側壁表面係為傾斜的。
  19. 如申請專利範圍第18項所述之形成電路結構的方法，其中該凹槽之上部份係較該凹槽之下部份來得寬。
  20. 如申請專利範圍第14項所述之形成電路結構的方法，其中該第一遮罩及該第二遮罩係同時形成且包含相同材料。
  21. 如申請專利範圍第14項所述之形成電路結構的方法，其中該第一遮罩及該第二遮罩係各自被形成。
  22. 如申請專利範圍第14項所述之形成電路結構的方法，其中該第一遮罩及該第二遮罩之至少一者係為電傳導性的。
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