CN105493239B - Ⅲ-Ⅴ器件在Si晶片上的集成 - Google Patents

Ⅲ-Ⅴ器件在Si晶片上的集成 Download PDF

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Abstract

在衬底上的沟槽中的多个台面结构上共形地沉积绝缘层。所述绝缘层填充所述台面结构外部的空间。在所述台面结构上沉积成核层。在所述成核层上沉积Ⅲ‑Ⅴ材料层。Ⅲ‑Ⅴ材料层在所述绝缘层上方横向生长。

Description

Ⅲ-Ⅴ器件在Si晶片上的集成
技术领域
本文中所描述的实施例涉及电子系统制造的领域，并且具体来说，涉及制造基于Ⅲ-Ⅴ材料的器件。
背景技术
通常来说，为了在沿<100>晶体取向(“Si(100)”)对齐的硅(“Si”)衬底上集成Ⅲ-Ⅴ材料以用于具有互补型金属氧化物半导体(“CMOS”)晶体管的片上系统(“SOC”)高电压和射频(“RF”)器件，则由于Ⅲ-Ⅴ材料和硅的不同晶格性质而出现巨大的挑战。通常来说，当在硅(“Si”)衬底上生长Ⅲ-Ⅴ材料时，由于Ⅲ-Ⅴ材料与Si之间的晶格失配而产生缺陷。这些缺陷可能减少Ⅲ-Ⅴ材料中的载流子(例如，电子、空穴、或它们两者)的迁移率。
当前，在Si(100)晶片上集成GaN(或任何其它Ⅲ-N材料)包含使用厚的缓冲层(>1.5um)并且以2-8°的斜切角开始斜切Si(100)晶片，以获得用于器件层的生长的足够低的缺陷密度层。通常来说，在Si(100)晶片上集成GaN(或任何其它Ⅲ-N材料)包含覆盖式外延生长过程，该过程发生在整个晶片上方而不是选择性的区域或具体图案上方。另外，当前技术并不为对彼此非常接近的GaN晶体管和Si CMOS电路两者的共同集成提供途径。
附图说明
图1示出了根据一个实施例的电子器件结构的截面视图。
图2是根据一个实施例的在去除绝缘层和衬底的部分之后的与图1类似的视图。
图3是根据一个实施例的在沟槽的底部上形成经图案化的硬掩模层之后的与图2类似的视图。
图4是根据一个实施例的在通过经图案化的硬掩模层对衬底进行蚀刻以形成多个台面结构之后的与图3类似的视图。
图5是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。
图6是根据一个实施例的在去除顶部硬掩模上的绝缘层的部分以暴露台面结构的顶表面之后的与图5类似的视图。
图7是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图6类似的视图。
图8是根据一个实施例的在成核层上沉积Ⅲ-Ⅴ材料层之后的与图7类似的视图。
图9是根据一个实施例的在Ⅲ-Ⅴ材料层的LEO部分上方沉积器件层之后的与图8类似的视图。
图10是根据一个实施例的在位于Ⅲ-Ⅴ材料层的LEO部分上方的器件层的部分上方形成接触部以形成一个或多个基于Ⅲ-Ⅴ材料的器件之后的与图9类似的视图。
图11是电子器件结构的三维视图，图2中描绘了该电子器件结构的截面部分。
图12是根据一个实施例的示出在台面结构上方产生的穿透位错(treadingdislocation)的与图9类似的截面视图。
图13是根据一个实施例的用于表明缺陷密度与台面结构的尺寸的依赖性的图12中所示的结构的部分的截面视图。
图14是根据一个实施例的用于表明在绝缘层111上沉积Ⅲ-Ⅴ材料层的LEO部分的优点的图12中所示的结构的部分的截面视图。
图15A是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的横向过度生长的图14中所示的结构的部分的截面视图1500。
图15B是根据一个实施例的图示硅晶片上的硅台面结构取向的示例的视图。
图16是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的两个接近的LEO部分的与图12类似的截面视图。
图17A示出了根据一个实施例的在平面硅衬底上生长的Ⅲ-Ⅴ材料缓冲层堆叠体的截面视图。
图17B示出了根据一个实施例的用于表明在与图17A中所示的结构相比具有减小的缓冲厚度的Si台面上的GaN生长的与图12类似的截面视图。
图17C是图17B中所描绘的结构的部分的原子力显微镜视图。
图18A是根据一个实施例的示出在平面衬底上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图。
图18B是根据一个实施例的示出在台面结构上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图。
图18C是根据一个实施例的示出对于使用硅台面来生长的GaN晶体管的电流与电压相比较的曲线图。
图19A示出了根据一个实施例的用于表明Ⅲ-Ⅴ材料层的LEO部分的无缝融合的与图12类似的截面视图1901。
图19B是通过扫描电子显微镜(“SEM”)得到的部分的顶视图。
图19C是根据一个实施例的具有GaN材料的部分的结构的顶视图的原子力显微镜图像，该GaN材料横向生长在硅台面之间的绝缘层上方。
图20图示了根据一个实施例的计算设备。
图21A是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。
图21B是根据一个实施例的在去除硬掩模上的绝缘层之后的与图21A类似的视图。
图22是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图21B类似的视图。
图23是根据一个实施例的在成核层上的Ⅲ-Ⅴ材料层上沉积器件层之后的与图22类似的视图。
具体实施方式
在以下描述中，阐述了诸如具体材料、元件尺寸等的大量具体细节，以便提供对如本文中所描述的实施例中的一个或多个实施例的透彻理解。然而，对本领域普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践如本文中所描述的一个或多个实施例。在其它实例中，并没有很详细地描述半导体制造过程、技术、材料、设备等，以避免不必要地使本发明难以理解。
尽管在附图中描述并示出了某些示例性的实施例，但应当理解，这些实施例仅仅是例示性的而不是限制性的，并且实施例并不被限制为所示出的和所描述的具体构造和布置，因为对于本领域普通技术人员来说可以发生修改。
在整个说明书中对“一个实施例”、“另一个实施例”、或“实施例”的引用表示在至少一个实施例中包括结合实施例所描述的特定特征、结构或特性。因此，在整个说明书中的各处出现的诸如“一个实施例”和“实施例”之类的短语不一定全都指代相同的实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定特征、结构、或特性。
此外，创造性的方面在于少于单个所公开的实施例中的所有特征。因此，在具体实施方式之后的权利要求书在此明确并入到该具体实施方式中，其中，每项权利要求代表其自身作为单独的实施例。尽管本文中已经描述了示例性的实施例，但本领域技术人员将认识到，在具有如本文中所描述的修改和变型方式的情况下可以实践这些示例性的实施例。因此，该描述将被当作是例示性的而不是限制性的。
本文中描述了用于制造电子器件的方法和装置。绝缘层共形地沉积在衬底上的沟槽中的多个台面结构上。绝缘层填充台面结构外部的空间。成核层沉积在台面结构上。Ⅲ-Ⅴ材料层沉积在成核层上。在绝缘层上方横向生长Ⅲ-Ⅴ材料层。通常来说，Ⅲ-Ⅴ材料指代复合半导体材料，该复合半导体材料包括周期表的Ⅲ族元素中的至少一种元素，例如：铝(“Al”)、镓(“Ga”)、铟(“In”)；以及周期表的Ⅴ族元素中的至少一种元素，例如：氮(“N”)、磷(“P”)、砷(“As”)、锑(“Sb”)。在至少一些实施例中，衬底包括硅，并且Ⅲ-Ⅴ层包括GaN。
在至少一些实施例中，描述了用于将用于功率管理集成电路(“PMIC”)的GaN器件(例如，晶体管、以及其它基于GaN的器件)与非常接近片上系统(“SoC”)产品的Si互补型金属氧化物半导体(“CMOS”)电路RF功率放大器(“PA”)应用共同集成的方法。在至少一些实施例中，在沿(100)结晶取向对齐的Si晶片中嵌入的小岛内形成包括外延生长的Ⅲ-氮(“N”)的电子器件(例如，晶体管)或任何其它电子器件。在沿(100)结晶取向对齐的Si晶片中嵌入的岛中形成电子器件允许具有低缺陷密度和Si CMOS电路侧面的低体泄漏两者的基于Ⅲ-Ⅴ材料的晶体管的共同集成。
在实施例中，为了将GaN集成在用于SoC高压的Si(100)和非常接近CMOS晶体管的RF器件上，在Si CMOS晶片内的预限定的沟槽内选择性地生长GaN晶体管堆叠体。从器件的角度来看，沟槽中每一侧的尺寸为从大约70微米(“μm”)到大约100μm。在沟槽内使用氧化物下层允许实施GaN的横向外延过度生长，从而得到对于GaN器件的低缺陷密度和低体泄漏。在实施例中，所形成的Si台面打破了Si衬底中沟槽底部处的Si膜的连续性，这允许：对于相同的缺陷和裂纹密度，与沉积在Si(100)平面晶片上的GaN外延堆叠体覆盖层的总厚度相比，减小GaN外延层堆叠体的总厚度。
图1示出了根据一个实施例的电子器件结构的截面视图100。电子器件结构包括衬底101。在实施例中，衬底101是已经沿预先确定的晶体取向对齐的衬底。通常来说，对于电子器件制造领域的普通技术人员来说，结晶取向(例如，(100)、(111)、(110)、以及其它结晶取向是公知的。在实施例中，衬底101包括半导体材料(例如，单晶硅(“Si”)、锗(“Ge”)、硅锗(“SiGe”))、基于Ⅲ-Ⅴ材料的材料(例如，砷化镓(“GaAs”)、或者它们的任何组合。在一个实施例中，衬底101包括用于集成电路的金属互连层。在至少一些实施例中，衬底101包括由电绝缘层(例如，层间电介质、沟槽绝缘层、或者对于电子器件制造领域的普通技术人员来说公知的任何其它绝缘层)分开的电子器件(例如，晶体管、存储器、电容器、电阻器、光电子器件、开关、以及任何其它的有源电子器件和无源电子器件)。在至少一些实施例中，衬底101包括被配置为金属层的互连件(例如，过孔)。
在实施例中，衬底101是绝缘体上半导体(SOI)衬底，其包括体下层衬底，中间绝缘层、以及沿预先确定的晶体取向(例如，<100>晶体取向)对齐的顶部单晶层。顶部单晶层可以包括上面所列出的任何材料，例如，硅。
在实施例中，衬底101是沿<100>晶体取向对齐的硅衬底(“Si(100)”)。绝缘层102沉积在衬底上。
绝缘层102可以是适合于使相邻器件绝缘并防止泄漏的任何材料。在一个实施例中，电绝缘层102是氧化物层(例如，二氧化硅)或者由电子器件设计确定的任何其它电绝缘层。在一个实施例中，绝缘层102包括层间电介质(ILD)，例如，二氧化硅。在一个实施例中，绝缘层102可以包括聚酰亚胺、环氧基树脂、光可界定(photodefinable)材料，例如，苯并环丁烯(BCB)、以及WPR系列材料、或旋涂玻璃。在一个实施例中，绝缘层102是低电容率(低k)的ILD层。通常来说，低k被称为介电常数(电容率k)低于二氧化硅的电容率的电介质。
在一个实施例中，绝缘层102是用于提供使衬底101上的一个岛与其它岛隔离的场隔离区的浅沟槽隔离(STI)层。在一个实施例中，层102的厚度在大约为20纳米(“nm”)到350纳米(“nm”)的范围内。绝缘层102可以是使用对电子器件制造领域的普通技术人员来说公知的任何技术(例如但不限于化学气相沉积(CVD)和物理气相沉积(PVD))来进行覆盖式沉积。在绝缘层102上形成经图案化的层103，以暴露绝缘层102的部分。在实施例中，层103是经图案化的硬掩模层。可以使用对电子器件制造领域的普通技术人员来说公知的图案化技术和蚀刻技术中的一项技术来对硬掩模层进行图案化。在至少一些实施例中，硬掩模层103包括氧化铝(例如，Al2O3)；多晶硅、无定形硅、多晶锗(“Ge”)、难熔金属(例如，钨(“W”)、钼(“Mo”)、或其它难熔金属)、或者它们的组合。在实施例中，层103是光致抗蚀剂层。
图2是根据一个实施例的在去除绝缘层和衬底的部分之后的与图1类似的视图200。去除了由硬掩模103暴露的绝缘层102的部分以暴露衬底101。可以使用对电子器件制造领域的普通技术人员来说公知的蚀刻技术(例如但不限于湿法蚀刻、以及干法蚀刻)来去除绝缘层102的部分。在实施例中，使用氢氟酸(“HF”)溶液来蚀刻氧化硅构成的绝缘层104。
如图2中所示，去除由绝缘层102暴露的衬底的部分以形成沟槽104。沟槽具有深度201和宽度127。在实施例中，深度201为从大约2微米(“μm”)到大约3μm，并且宽度127处于从大约20μm到大约500μm。在一个实施例中，使用对电子器件制造领域的普通技术人员来说公知的一项或多项蚀刻技术来蚀刻衬底101的部分。在实施例中，蚀刻溶液(例如，四甲基氢氧化铵(“TMAH”)、氢氧化钾(“KOH”)、氢氧化铵(“NH4OH”))用于各向异性地蚀刻Si衬底。在实施例中，使用气体SF6、XeF2、BCl3、Cl2、或者它们的任何组合的干法蚀刻用于蚀刻硅衬底。
如图2中所示，从绝缘层102去除硬掩模层103。可以通过抛光工艺(例如，如对电子器件制造领域的普通技术人员来说是公知的化学机械平坦化(“CMP”)工艺)来从绝缘层中去除硬掩模。
图11是电子器件结构的三维(“3D”)视图，在图2中描绘了该电子器件结构的截面视图。如图11中所示，绝缘层102沉积在衬底101上。如上文所述，沟槽(例如沟槽104和123)穿过绝缘层102形成于衬底101中。沟槽104具有长度122和宽度127。在实施例中，长度122是从大约50μm到大约100μm，并且宽度127是从大约50μm到大约100μm。在至少一些实施例中，沟槽104和沟槽123包括岛，如在下文中进一步详细描述的，在所述岛中形成基于Ⅲ-Ⅴ材料的器件。在至少一些实施例中，绝缘层102覆盖衬底101上的CMOS器件区。在至少一些实施例中，在Si CMOS处理之前在Si CMOS晶片内创建沟槽(例如沟槽104和沟槽123)。在至少一些实施例中，沟槽(例如沟槽104和沟槽123)由电路设计者预先确定。
图3是根据一个实施例的在沟槽104的底部301上形成经图案化的硬掩模层105之后的与图2类似的视图300。可以使用对电子器件制造领域的普通技术人员来说公知的图案化技术和蚀刻技术中的任一项技术来对沉积在沟槽104的底部301上的硬掩模层105进行图案化。在至少一些实施例中，硬掩模层105包括氧化铝(例如，Al2O3)；多晶硅、无定形硅、多晶锗(“Ge”)、难熔金属(例如，钨(“W”)、钼(“Mo”)、或其它难熔金属)、或者它们的组合。
图4是根据一个实施例的在通过经图案化的硬掩模层105对衬底进行蚀刻以形成多个台面结构(例如台面结构106和台面结构107)之后的与图3类似的视图400。如图4中所示，台面结构具有高度(例如高度110)和宽度(例如宽度108)。在至少一些实施例中，台面结构的高度是从大约100nm到大约500nm。在至少一些实施例中，台面结构的宽度是从大约5μm到大约10μm。台面结构分开距离109。在至少一些实施例中，台面结构之间的距离由在工艺中稍后形成在台面结构上方的Ⅲ-Ⅴ材料层的横向过度生长速率与纵向生长速率的比率来预先确定。例如，如果Ⅲ-Ⅴ材料层的横向过度生长速率与纵向生长速率的比率为大约10:1，并且Ⅲ-Ⅴ材料层的厚度为大约1μm，则台面结构之间的距离为大约20μm。在至少一些实施例中，台面结构之间的距离是从大约1μm到大约50μm。
台面结构可具有方形形状；矩形形状、多边形形状、或者它们的任何组合。
在实施例中，在硅衬底上的沟槽(例如沟槽104)内，存在具有用于Ⅲ-氮(“N”)外延的暴露的硅表面的若干硅台面结构。这些台面结构可以是方形、矩形或成类多边形的，并可以以用于有效Ⅲ-N横向生长的各个方向进行取向。
在一个实施例中，使用对电子器件制造领域的普通技术人员来说公知的一项或多项蚀刻技术来形成台面结构。在实施例中，通过对使用蚀刻溶液(例如，四甲基氢氧化铵(“TMAH”)、氢氧化钾(“KOH”)、氢氧化铵(“NH4OH”))的沟槽内的经图案化的硬掩模层所暴露的Si衬底的部分进行蚀刻而形成台面结构。在实施例中，通过对使用气体SF6、XeF2、BCl3、Cl2、或者它们的任何组合的沟槽内的经图案化的硬掩模层所暴露的Si衬底的部分进行干法蚀刻来形成台面结构。在实施例中，台面结构104沿着预先确定的结晶方向进行取向。
图15B是根据一个实施例的图示硅晶片1501上的硅台面结构取向的示例的视图1510。如图15B中所示，在Si(100)晶片1501上存在不同的晶体方向，例如方向1502、1503、以及1504。台面结构中的每个台面结构可以沿这些方向中的一个方向对齐。在实施例中，台面结构104沿<110>结晶方向对齐。在实施例中，台面结构104沿<100>结晶方向对齐。在实施例中，台面结构104沿<010>结晶方向对齐。
图5是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层105上共形地沉积绝缘层111之后的与图4类似的视图500。绝缘层111填充台面结构外部的空间并覆盖沟槽的侧壁。如图5中所示，绝缘层填充台面结构106与台面结构107之间的空间、台面结构106与沟槽104的侧壁112之间的空间、以及台面结构107与沟槽104的侧壁113之间的空间。绝缘层111覆盖沟槽的侧壁112和侧壁113。在实施例中，绝缘层111是氧化硅(例如，SiO2)层、氮化硅层、氧化铝(“Al2O3”)、氮氧化硅(“SiON”)、其它氧化物/氮化物层、它们的任何组合、或者由电子器件设计确定的其它电绝缘层。在实施例中，绝缘层111的厚度是从大约100nm到大约500nm。在实施例中，整个沟槽104由薄的(从大约50nm到大约100nm)的氧化物层或氮化物层来内衬。氮化物/氧化物层还填充了硅台面之间的区域。在一个实施例中，绝缘层111包括层间电介质(ILD)，例如二氧化硅。在一个实施例中，绝缘层111是低电容率(低k)ILD层。通常来说，低k指的是介电常数(电容率k)低于二氧化硅的电容率的电介质。
可以使用共形的沉积技术(例如但不限于化学气相沉积(CVD)、以及物理气相沉积(PVD)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或者对电子器件制造领域的普通技术人员来说公知的其它共形生长技术)中的任何技术来在台面结构上方共形地沉积绝缘层111。在实施例中，使用低温CVD工艺来在台面结构上方共形地沉积绝缘层111。
图6是根据一个实施例的在去除顶部硬掩模层105上的绝缘层111的部分以暴露台面结构的顶表面114之后的与图5类似的视图600。在实施例中，对绝缘层111下方的硬掩模105进行选择性地湿法蚀刻以对硬掩模层进行底切。通过剥离经底切的硬掩模105来去除绝缘层111以暴露台面结构的顶表面114。在实施例中，使用基于酸的化学成分来对硬掩模105进行选择性地湿法蚀刻。作为示例，当硬掩模105是钨(“W”)并且绝缘层111是SiO2时，则可以在湿法蚀刻溶液(包括NH4OH:H2O2为1:2的比率)中对W的硬掩模进行选择性地湿法蚀刻至SiO2绝缘层。
图7是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图6类似的视图700。如图7中所示，成核层115选择性地沉积到台面结构107和台面结构106的顶表面上。在实施例中，成核层115是氮化铝(“AlN”)层。可以使用外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、分子束外延(“MBE”)、或者对电子器件制造领域的普通技术人员来说公知的其它外延生长技术)来沉积成核层115。
在实施例中，在高于1000℃的温度下使用MOCVD技术来沉积成核层115。在实施例中，在从大约750℃到大约800℃的温度下使用MBE技术来沉积成核层115。在实施例中，氮化铝(“AlN”)的成核层沉积到台面结构的顶表面上，以使厚度为从大约5nm到大约200nm的厚度。在实施例中，AlN的成核层115用于防止形成Ⅲ族元素和硅(例如，GaSi)的复合物，如果将Ⅲ-Ⅴ材料层直接沉积到硅上则可以形成这种复合物。在实施例中，成核层115用于为在工艺中稍后形成在成核层上的Ⅲ-Ⅴ材料层提供晶种六边形晶体结构。在实施例中，成核层115用于捕捉由于Ⅲ-Ⅴ材料与硅之间的晶格失配而导致的界面缺陷。
图8是根据一个实施例的在成核层上沉积Ⅲ-Ⅴ材料层之后的与图7类似的视图800。材料层116选择性地沉积Ⅲ-Ⅴ在成核层115上。Ⅲ-Ⅴ材料层116横向生长在台面结构106和台面结构107外部的绝缘层111的部分801、802、以及803上方，以形成LEO部分，例如如图8中所示的LEO部分811、812、以及813。
在实施例中，使用选择性的区域外延来在成核层115上本地生长Ⅲ-Ⅴ材料层116。可以使用对电子器件制造领域的普通技术人员来说公知的外延技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、或者对电子器件制造领域的普通技术人员来说公知的其它外延生长技术)中的一项技术来选择性地沉积Ⅲ-Ⅴ材料层116。
在实施例中，在大约1000℃-1100℃的范围内的温度下使用MOCVD技术来在成核层115上纵向生长Ⅲ-Ⅴ材料层116。在实施例中，通过修改外延生长参数中的至少一个参数(例如温度、压力)来使在成核层115上生长的Ⅲ-Ⅴ材料层在绝缘层111上方横向方向延伸。在实施例中，LEO速率与Ⅲ-Ⅴ材料层的纵向生长速率的比率至少为5。在实施例中，通过将温度增加到高于1100℃来使Ⅲ-Ⅴ材料层116在绝缘层111上方的横向方向上延伸。在实施例中，通过将生长室中的压力降低到低于200托(并且更具体来说，降低到大约50托)来使Ⅲ-Ⅴ材料层116在绝缘层111上方的横向方向上延伸。在实施例中，通过将化学元素(例如，镁(“Mg”)、锑(“Sb”)、铟(“In”)、或其它化学元素)添加到生长室中以减小相对于横向生长速率的纵向生长速率来使Ⅲ-Ⅴ材料层116在绝缘层111上方的横向方向上延伸。这些化学元素充当在Ⅲ-Ⅴ材料层生长期间附着于硅台面结构的顶表面的活性剂，由此减小在硅台面上方的Ⅲ-Ⅴ材料层的纵向生长速率。在实施例中，在GaN生长期间的生长室中的Mg的气相浓度为从总的Ga气相浓度的大约1％到大约5％。在实施例中，在GaN生长期间的生长室中的Sb的气相浓度为从总的Ga气相浓度的大约0.5％到大约5％。在实施例中，在GaN生长期间的生长室中的In的气相浓度为从总的Ga气相浓度的大约0.1％到大约5％。在实施例中，Ⅲ-Ⅴ材料层116是GaN、InGaN、任何其它Ⅲ-N材料、任何其它Ⅲ-Ⅴ材料、或者它们的任何组合。在实施例中，Ⅲ-Ⅴ材料层116的厚度为从大约250nm到大约2μm。
在实施例中，Ⅲ-N材料层在硅台面结构的所暴露的表面上成核，并且稍后利用改变生长条件而在氧化物/氮化物层上方横向生长。在氮化物材料系统中，穿透位错通常以最小角度沿[0001]方向滑动，并因此通过使用横向生长创建了大体上没有缺陷或低缺陷密度的GaN膜。这种没有缺陷的LEO GaN层位于氧化物/氮化物层顶部上并因此创建了用于构建GaN晶体管的绝缘体上GaN架构。GaN是宽带隙材料(3.4eV)并且与下层绝缘体进行组合可以导致对于晶体管的极低的体泄漏电流(毫微微至微微amps/mm的数量级)，这使得GaN适合于RF应用。尽管这是需要使用下层缓冲层来减小缺陷密度并减轻表面裂纹的形成的外延的形式，但对硅衬底进行图案化并因此使用沟槽内的多个台面结构来使硅衬底分开导致了在GaN外延层中减小了总的热应力的建立。因此，不需要非常复杂和厚的缓冲层，并且利用对薄得多的外延层的使用而获得零表面裂纹和低缺陷密度。
图9是根据一个实施例的在Ⅲ-Ⅴ材料层116的LEO部分上方沉积器件层118之后的与图8类似的视图900。在实施例中，器件层118沉积在Ⅲ-Ⅴ材料层116上的器件层117上。在实施例中，沉积器件层117以提高Ⅲ-Ⅴ材料层116的二维电子电子气(“2DEG”)部分120的迁移率。在实施例中，器件层117是AlN层。在实施例中，器件层117的厚度为从大约1nm到大约3nm。
在实施例中，器件层118包括Ⅲ-Ⅴ材料，例如：AlGaN、AlInN、AlN、任何其它Ⅲ-Ⅴ材料、或者它们的任何组合。在实施例中，器件层118是AlxGa1-xN层，其中，x为从大约15％到大约40％。在实施例中，器件层118是AlxIn1-xN层，其中，x大于大约85％。在实施例中，器件层118是AlN层。器件层202的厚度由器件设计确定。在实施例中，器件层202的厚度为从大约2nm到大约40nm。
在实施例中，使用外延生长技术(例如，化学气相沉积(“CVD”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、MBE、或其它对电子器件制造领域的普通技术人员来说公知的其它外延生长技术)中的一种外延生长技术来沉积器件层118和器件层117中的每一个器件层。
图10是根据一个实施例的在Ⅲ-Ⅴ材料层116的LEO部分上方的器件层118的部分上方形成接触部以形成一个或多个基于Ⅲ-Ⅴ材料的器件之后的与图9类似的视图1000。基于Ⅲ-Ⅴ材料的器件可以是例如：高电压晶体管(例如，GaN晶体管)、RF功率放大器、功率管理集成电路、或者其它基于Ⅲ-Ⅴ材料的电子器件。如图10中所示，器件接触部121、131、以及141形成在Ⅲ-Ⅴ材料层116的LEO部分上方的器件层的部分上。在实施例中，器件接触部121是位于Ⅲ-Ⅴ材料层116的LEO部分813上方的器件层118上的栅极电介质151上方的栅极电极。接触部141是源极区161上的源极接触部，并且接触部131是位于Ⅲ-Ⅴ材料层118的LEO部分上方的器件层118的漏极区171上的漏极接触部。可以使用对电子器件制造领域的普通技术人员来说公知的技术来在Ⅲ-Ⅴ材料器件层上形成接触部121、131、以及121、栅极电介质151、漏极区和源极区161和171。
图12是根据一个实施例的沟槽内部的结构的截面视图1200，在该沟槽内，基于Ⅲ-Ⅴ材料的器件可以被制造为与图9类似，图9示出了台面结构上方所产生的穿透位错124。穿透位错124以大约90度角跨Ⅲ-Ⅴ材料层116的部分蔓延到台面结构106和107的顶表面。跨LEO部分811、812、以及813不存在位错。在实施例中，Ⅲ-Ⅴ材料层的LEO部分没有穿透位错。
在实施例中，器件层是在母Si CMOS晶片内形成的重新限定的沟槽内部生长的GaN层。该面积被称为GaN岛并可用于制造SoC芯片的PMIC和RF-PA部分。沟槽可以是方形形状或矩形形状。沟槽可以沿<110>方向取向或者以与<110>方向呈45度角取向。在实施例中，沟槽的深度为大约2-3μm。在沟槽内部，如上所述，创建了可以从大约100nm到300nm高的硅台面。
在实施例中，如上所述，利用氧化物/氮化物层来填充台面之间的空间，并且也通过该相同的氧化物/氮化物层来内衬沟槽。该氧化物/氮化物层充当沟槽侧壁上的内衬，以防止当GaN层生长并在内衬处停止时相邻硅晶格的变形。
在实施例中，当GaN在该绝缘层上方横向生长时，创建了绝缘体上GaN类型的架构，这导致晶体管中的体泄漏电流非常低(对RF应用是重要的需求)。
在实施例中，Ⅲ-N材料层在硅台面上开始外延。如上所述，通过对沟槽内的硅进行图案化来创建硅台面结构。这些台面提供了用于Ⅲ-N外延的起始成核。对硅衬底进行图案化来创建台面结构导致系统中热应力的减小并因此不需要使用复杂的缓冲层(其存在于当前的解决方案中)来减小表面裂纹和缺陷密度。这些硅台面和它们的尺寸的取向用于控制岛内的GaN的表面裂纹密度和缺陷密度两者。
如上所述，随后在整个Ⅲ-Ⅴ材料层上方生长器件层118。在实施例中，器件层118是通过极化引入2DEG的层。在实施例中，器件层118是合金，例如，具有下层AlN薄间隔体的AlGaN，或者具有下层AlN薄间隔体的InAlN。在实施例中，AlN间隔体的厚度为大约1nm并且AlGaN、InAlN的其中之一的厚度在大约2nm-20nm的范围内。
在实施例中，可以使用蚀刻工艺来去除直接位于成核层115上方的Ⅲ-Ⅴ材料层116的部分，从而留下LEO部分811、812、以及813，穿透位错124位于成核层115上。蚀刻过程还可以去除成核层115和台面结构106和107。在这样的实施例中，可以用绝缘材料(例如在绝缘层111中使用的材料)来填充通过蚀刻工艺而创建的空位。
图21A是根据一个实施例的在沟槽中的台面结构上的经图案化的硬掩模层105上共形地沉积绝缘层111之后的与图4类似的视图2110。如以上参考图5所述，绝缘层111覆盖台面结构和沟槽的侧壁，并填充台面结构外部的空间。图21A与图5的不同之处在于绝缘层111共形地沉积到小于台面结构106和107的高度的厚度。
图21B是根据一个实施例的从台面结构的部分去除硬掩模105上的绝缘层111之后与图21A类似的视图2100。如图21中所示，从台面结构107的侧壁2103和2104的部分以及台面结构106的侧壁2101和2102的部分去除绝缘层111。在实施例中，对在绝缘层111下面的硬掩模105进行选择性湿法蚀刻以对硬掩模层进行底切。在实施例中，如以上参考图6所述，使用基于酸的化学成分对硬掩模105进行选择性湿法蚀刻。在实施例中，通过剥离经底切的硬掩模105来去除绝缘层111，以暴露台面结构的顶表面114以及台面结构106和107的侧壁的部分。在实施例中，使用对电子器件制造领域的普通技术人员公知的蚀刻技术(例如但不限于湿法蚀刻、以及干法蚀刻)中的一项蚀刻技术来从台面结构的侧壁的部分去除绝缘层111。在实施例中，使用氢氟酸(“HF”)溶液来蚀刻氧化硅的绝缘层111。
在实施例中，台面结构的暴露部分的高度(例如高度2015)由电子器件设计来确定。在实施例中，台面结构的暴露部分的高度(例如高度2015)为至少大约100nm。
图22是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图21B类似的视图2200。如图22中所示，如上所述，成核层115选择性地沉积到台面结构107和106的顶表面上。在实施例中，成核层115是氮化铝(“AlN”)层。如上所述，可以使用外延技术中的一项外延技术来沉积成核层115。
图23是根据一个实施例的在成核层115上的Ⅲ-Ⅴ材料层116上沉积器件层118之后的与图22类似的视图2300。Ⅲ-Ⅴ材料层116选择性地沉积在成核层115上。Ⅲ-Ⅴ材料层116在台面结构106和107的外部横向生长，以形成LEO部分，例如LEO部分811、812、以及813。如图23中所示，LEO部分811、812、以及813并不与绝缘层111直接接触，并且悬浮在台面结构106和107上方。如图23中所示，LEO部分811、812、以及813与衬底101上的绝缘层111分开一定空间，例如空间2311。在实施例中，从LEO部分811、812、以及813下面的衬底101的部分去除绝缘层111，并且在衬底与LEO部分之间创建空间。在实施例中，空间由台面结构的侧壁的暴露部分的高度以及成核层115的厚度来限定。在实施例中，绝缘层与LEO部分之间的空间2311为从大约150nm到大约400nm。
在实施例中，如上所述，使用选择性区域外延来在成核层115上本地生长Ⅲ-Ⅴ材料层116。在实施例中，如上所述，通过修改外延生长参数(例如温度、压力)中的至少一个参数使在成核层115上生长的Ⅲ-Ⅴ材料层在横向方向上延伸从而悬浮在绝缘层111上方。在实施例中，如上所述，通过在生长室中增加化学元素以使纵向生长速率相对于横向生长速率减小而使Ⅲ-Ⅴ材料层116在横向方向上延伸从而悬浮在台面结构外部。如图23中所示，如上所述，器件层118沉积在Ⅲ-Ⅴ材料层116上方。在实施例中，如上所述，增强迁移率层(未示出)沉积在器件层118与Ⅲ-Ⅴ材料层116之间。如图23中所示，穿透位错124以大约90度角跨Ⅲ-Ⅴ材料层116的部分蔓延到台面结构106和107的顶表面。跨LEO部分811、812、以及813不存在穿透位错。在实施例中，Ⅲ-Ⅴ材料层的LEO部分没有穿透位错。在实施例中，与下层绝缘体分开一定空间的台面结构外部的宽带隙Ⅲ-Ⅴ材料的横向生长可以导致体泄漏电流甚至比图9中所描绘的结构中的体泄漏电流更低。
图13是根据一个实施例的用于表明缺陷密度与台面结构的尺寸的依赖性的图12中所示的结构的部分的截面视图1300。台面结构106具有宽度126。台面结构106与另一个台面结构(未示出)分开距离109。在实施例中，由于GaN横向生长在氧化物层上，因此这产生了低缺陷密度的GaN膜。这是因为氮化物的位错缺陷的本质，其偏好于几乎垂直(沿0001方向)上穿(thread up)并因此不会出现氧化物上横向过度生长的GaN。因此，这种方法导致Si(100)上的GaN外延膜的缺陷密度总体减小。在实施例中，Ⅲ-Ⅴ材料层116的总缺陷密度取决于台面结构的尺寸(宽度126)和距离109的比率。在实施例中，距离109为大约100μm，宽度126为大约2μm，这提供了大约为107cm-2的GaN的LEO区域中的缺陷密度，以及大约为109cm-2的台面结构上方的GaN层的区域中上方的缺陷密度。因此，GaN层中的平均缺陷密度为从大约107cm-2到大约2x107cm-2。
图14是根据一个实施例的用于表明在绝缘层111上沉积Ⅲ-Ⅴ材料层116的LEO部分的优点的图12中所示的结构的部分的截面视图1400。如图14中所示，绝缘层111(例如，氧化物/氮化物)充当内衬以防止Ⅲ-Ⅴ材料(例如，GaN)与硅衬底102的相邻侧壁112直接接触，这可以防止损坏硅衬底102。
在硅台面之间形成绝缘层(例如氧化物/氮化物)提供了至少两个优点：a)绝缘层减小了GaN晶体管中的体泄漏电流，如果在Si上形成GaN晶体管，则体泄漏电流由GaN晶体管产生。也就是说，绝缘层111提供了与在RF应用中使用的绝缘体上硅的方法类似的绝缘体上Ⅲ-Ⅴ材料的方法。b)绝缘层实现了Ⅲ-Ⅴ材料的横向外延过度生长。这将参考图15A进一步进行说明。
图15A是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的横向过度生长的图14中所示的结构的部分的截面视图1500。在实施例中，当Ⅲ-Ⅴ材料层116(例如，GaN)在绝缘层111(例如，氧化硅)上方生长时，与其中生长{0001}平面128的纵向生长相反，{1-100}面129快速生长并被称为横向过度生长。由于氮化物位错的本质，在LEO GaN区域中未出现穿透位错缺陷124，并且穿透位错缺陷124因此被有效地“限制”在硅台面上方的区域内。因此，LEOGaN膜具有大体上低的缺陷密度并且大体上是没有缺陷的，然而在台面结构上方生长的GaN层具有穿透位错124以及从大约1x109cm-2到大约8x109cm-2的缺陷密度。
图16是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的两个接近的LEO部分的与图12类似的截面视图1600。在实施例中，将硅衬底101图案化成台面结构106和107提供了以下优点：
a)硅台面结构的取向、尺寸、以及形状用于实现Ⅲ-Ⅴ材料层116(例如，GaN)的横向外延过度生长以及Ⅲ-Ⅴ材料层116的横向面的生长速率。硅台面结构的取向、尺寸、以及形状对于Ⅲ-Ⅴ材料层116的由于LEO生长而彼此接近的两个部分130和131的无缝融合也是重要的。硅台面106和107的取向确定了在绝缘层111(例如，SiO2)上过度生长的部分130和131的Ⅲ-Ⅴ材料(例如，GaN)面是否会具有用于无缝融合的大体上垂直的平面。
由于对硅台面进行了图案化，将Ⅲ-Ⅴ材料层116(例如，GaN)与硅衬底101之间的净热应力失配隔开并且使所述净热应力失配与对于在连续的Si衬底上生长的GaN膜所产生的热应力相比而减小。这是有益的，因为在冷却后外延期间的Si上的GaN膜中所产生的张应力可能是巨大的(大约GPa)，这导致了在GaN外延层中表面裂纹的形成。为了减轻裂纹的形成，通常使用复杂的缓冲层堆叠体(当前的解决方案)来抗衡这种张应力。通过经由将Si衬底图案化成台面结构来减小这种热应力，消除了对这种复杂缓冲层堆叠体的需求。如此，在保持相同的缺陷密度和大体上为零的表面裂纹密度的同时，可以将总的缓冲层厚度几乎减半。
图17A示出了根据一个实施例的在平面硅衬底上生长的Ⅲ-Ⅴ材料缓冲层堆叠体的截面视图1700。如图17A中所示，厚的Ⅲ-Ⅴ材料堆叠体1702生长在包含多个AlN/GaN层(例如，AlN/GaN/AlN/GaN/AlN/GaN/AlN/GaN/AlN)的平面硅衬底1701上。通常，Ⅲ-Ⅴ材料堆叠体1702的厚度大于大约2.5微米。
图17B示出了根据一个实施例的用于表明与图17A中所示的结构相比具有减小的缓冲厚度的Si台面上的GaN生长的与图12类似的截面视图1710。如图17B中所示，在台面结构外部的SiO2绝缘层上方产生GaN层的LEO部分1712。如图17B中所示，LEO部分1712大体上没有表面裂纹。图17C是图17B中所描绘的结构的部分1711的原子力显微镜(“AFM”)视图1720。如图17C中所示，部分1711具有LEO部分1712，LEO部分1712具有用于与其它LEO部分无缝融合的纵向平面。AFM视图示出了通过横向过度生长和LEO区域的无缝融合来生长的高质量GaN。AFM视图还示出了非常平滑的表面和受控的GaN过度生长。与在图17A中所描绘的在平面衬底1701上生长的GaN缓冲堆叠体的厚度相比，减小了GaN缓冲厚度。在实施例中，GaN缓冲厚度为大约1.1微米。
图18A是根据一个实施例的示出在平面衬底1801上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图1800。这种结构具有大约4x109cm-2的缺陷密度。图18是根据一个实施例的示出在台面结构上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图1802。这种结构具有无裂纹区1803和1804。如图18B中所示，通过使用硅台面使GaN材料横向过度生长，创建了无裂纹区，并且形成了较薄的GaN堆叠体。
图18C是根据一个实施例的示出对于使用硅台面来生长的GaN晶体管的电流1801与电压1812相比较的曲线图。图1820图示了体泄漏电流曲线1813、栅极电流曲线1814、以及源极电流曲线1815。如图18C中所示，使用硅台面来生长的GaN晶体管的体泄漏电流1813非常低(例如，小于1x10-12A)。
图19A示出了根据一个实施例的用于表明Ⅲ-Ⅴ材料层的LEO部分的无缝融合的与图12类似的截面视图1901。如图19A中所示，结构的部分1902包括形成于台面结构之间的SiO2上方的GaN层的LEO部分。图19B是通过扫描电子显微镜(“SEM”)得到的部分1902的顶视图1903。SEM视图示出了具有无缝融合的横向过度生长的GaN 1902。方形1904示出了GaN从其中生长的窗口。图19C是根据一个实施例的具有在硅台面之间的绝缘层上方横向生长的GaN材料的部分的结构的顶视图1920的原子力显微镜(“AFM”)图像1904。如图19C中所示，在两个台面之间形成的GaN材料的两个LEO部分无缝融合成单个部分1905。
图20示出了根据一个实施例的计算设备2000。计算设备2000容纳板2002。板2002可以包括多个部件，其包括但不限于处理器2001和至少一个通信芯片2004。处理器2001物理和电气地耦合到板2002。在一些实施方式中，至少一个通信芯片也物理和电气地耦合到板2002。在其它实施方式中，至少一个通信芯片2004是处理器2001的部分。
根据其应用，计算设备2000可以包括其它部件，这些部件可以或可以不物理和电气耦合到板2002。这些其它部件包括但不限于：存储器(例如易失性存储器2008(例如，DRAM)、非易失性存储器2010(例如，ROM))、闪速存储器)、图形处理器2012、数字信号处理器(未示出)、密码处理器(未示出)、芯片组2006、天线2016、显示器(例如，触摸屏显示器2017)、显示器控制器(例如，触摸屏控制器2011)、电池2018、音频编解码器(未示出)、视频编解码器(未示出)、放大器(例如，功率放大器2009)、全球定位系统(GPS)设备2013、罗盘2014、加速度计(未示出)、陀螺仪(未示出)、扬声器2015、照相机2003、以及大容量存储设备(例如硬盘驱动、光盘(CD)、数字多功能盘(DVD)等等)(未示出)。
通信芯片(例如，通信芯片2004)实现了往返于计算设备2000的数据传输的无线通信。术语“无线”及其派生词可用于描述：可以通过对经调制的电磁辐射的使用来经由非固态介质传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但该术语并非要暗示相关联的设备不包含任何导线。通信芯片2004可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物，以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算设备2000可以包括多个通信芯片。例如，第一通信芯片2004可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙；并且第二通信芯片2036可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
在至少一些实施例中，计算设备2000的处理器2001包括具有如本文中所描述的与硅晶片上的Si CMoS器件共同集成的Ⅲ-Ⅴ器件的集成电路管芯。处理器的集成电路管芯包括一个或多个器件，例如如本文中所描述的晶体管或金属互连件。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。通信芯片2005还包括具有根据本文中所描述的实施例的与硅晶片上的Si CMoS器件共同集成的Ⅲ-Ⅴ器件的集成电路管芯。
在其它实施方式中，容纳在计算设备2000内的另一个部件可以包含集成电路管芯，该集成电路管芯具有根据本文中所描述的实施例的与硅晶片上的Si CMoS器件共同集成的Ⅲ-Ⅴ器件。
根据一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如如本文中所描述的晶体管和金属互连件。在各种实施方式中，计算设备2000可以是膝上型计算机、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在其它实施方式中，计算设备2000可以是处理数据的任何其它电子设备。
以下示例属于其它实施例：
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上共形地沉积绝缘层以填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长；
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长；以及在横向生长的Ⅲ-Ⅴ材料层上沉积器件层。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，所述Ⅲ-Ⅴ材料层包括GaN，并且所述衬底包括硅。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，其中，所述绝缘层包括氧化硅、氮化硅、或者它们的组合。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，其中，所述成核层包括AlN。
一种用于制造电子器件的方法，包括：在所述衬底上沉积绝缘层；对所述衬底上的所述绝缘层进行图案化；通过经图案化的绝缘层对所述衬底进行蚀刻以形成沟槽；在位于所述衬底上的所述沟槽内的多个台面结构上沉积绝缘层，从而填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述台面结构外部的所述绝缘层上方横向生长。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中沉积硬掩模层；对所述硬掩模层进行图案化；通过经图案化的硬掩模层对所述衬底进行蚀刻以形成多个台面结构；去除所述硬掩模层；在所述衬底上的所述沟槽内的所述多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-材料层，其中，所述Ⅲ-Ⅴ材料层在所述台面结构外部的所述绝缘层上方横向生长。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，其中，所述台面结构之间的距离由所述Ⅲ-Ⅴ材料层的横向过度生长速率来确定。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，所述绝缘层覆盖所述沟槽的侧壁。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方比在所述成核层上方生长得快。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，所述台面结构中的至少一个台面结构具有方形形状、矩形形状、或者多边形形状。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，所述台面结构中的至少一个台面结构的尺寸为从2微米到10微米。
一种用于制造电子器件的方法，包括：在衬底上的沟槽中的多个台面结构上沉积绝缘层，所述绝缘层填充所述台面结构外部的空间；在所述台面结构上沉积成核层；以及在所述成核层上沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长，并且其中，横向生长的Ⅲ-Ⅴ材料层与所述绝缘层分开一定空间。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长；以及器件层，所述器件层位于横向生长的Ⅲ-Ⅴ材料层上。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述Ⅲ-Ⅴ材料层包括GaN，并且所述衬底包括硅。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述绝缘层包括氧化硅、氮化硅、或者它们的组合。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述成核层包括AlN。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述台面结构之间的距离由所述Ⅲ-Ⅴ材料层的横向过度生长速率来确定。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述绝缘层覆盖所述沟槽的侧壁。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述台面结构中的至少一个台面结构沿{0001}晶体取向对齐。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述台面结构中的至少一个台面结构具有方形形状、矩形形状、或者多边形形状。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，所述台面结构中的至少一个台面结构的宽度为从2微米到10微米，并且其中，所述台面结构中的至少一个台面结构的高度为从100纳米到200纳米。
一种用于制造电子器件的装置，包括：绝缘层，所述绝缘层位于衬底上的沟槽中的多个台面结构上，所述绝缘层填充所述台面结构外部的空间；成核层，所述成核层位于所述台面结构上；以及Ⅲ-Ⅴ材料层，所述Ⅲ-Ⅴ材料层位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在第一绝缘层上方横向生长，并且其中，横向生长的Ⅲ-Ⅴ材料层与所述绝缘层分开一定空间，所述台面结构中的至少一个台面结构的高度为从100纳米到200纳米。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长；以及在横向生长的Ⅲ-Ⅴ材料层上沉积器件层。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长；其中，所述Ⅲ-Ⅴ材料层在所述第一绝缘层上方生长比在所述成核层上方生长得快。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长；其中，形成所述台面结构包括：在所述沟槽中沉积掩模层；对所述掩模层进行图案化；以及通过经图案化的掩模对所述衬底进行蚀刻。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长，其中，横向生长的Ⅲ-Ⅴ材料层与所述第一绝缘层直接接触。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长，其中，所述台面结构中的至少一个台面结构具有方形形状、矩形形状、或者多边形形状。
一种用于制造电子器件的方法，包括：在衬底上的沟槽内形成多个台面结构；在所述沟槽内共形地沉积第一绝缘层；在所述台面结构上沉积成核层，在所述成核层上沉积Ⅲ-Ⅴ材料层，以及使所述Ⅲ-Ⅴ材料层从位于所述第一绝缘层上方的所述成核层横向生长，其中，所述Ⅲ-Ⅴ材料层与所述绝缘层分开一定空间。

Claims (19)

1.一种用于制造电子器件的方法，包括：
围绕衬底上的沟槽中的多个台面结构，共形地沉积第一绝缘层；
在所述台面结构上，沉积成核层；以及
在所述成核层上，沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述第一绝缘层之上横向生长，
其中，所述台面结构之间的距离由所述Ⅲ-Ⅴ材料层的横向过度生长速率与纵向生长速率的比率确定。
2.根据权利要求1所述的方法，还包括：
在横向生长的Ⅲ-Ⅴ材料层上，沉积器件层。
3.根据权利要求1所述的方法，其中，所述Ⅲ-Ⅴ材料层包括氮化镓，并且，所述衬底包括硅。
4.根据权利要求1所述的方法，其中，所述第一绝缘层包括氧化硅、氮化硅、或者其组合。
5.根据权利要求1所述的方法，其中，所述成核层包括AlN。
6.根据权利要求1所述的方法，还包括：
在所述衬底上，沉积第二绝缘层；
对所述第二绝缘层进行图案化；
穿过经图案化的第二绝缘层来对所述衬底进行蚀刻，以形成所述沟槽。
7.根据权利要求1所述的方法，还包括：
在所述沟槽内，沉积硬掩模层；
对所述硬掩模层进行图案化；以及
穿过经图案化的硬掩模层来对所述衬底进行蚀刻，以形成所述台面结构；以及
去除所述硬掩模层。
8.根据权利要求1所述的方法，其中，所述第一绝缘层覆盖所述沟槽的侧壁。
9.根据权利要求1所述的方法，其中，所述横向生长的Ⅲ-Ⅴ材料层被形成为与所述第一绝缘层直接接触。
10.根据权利要求1所述的方法，其中，所述横向生长的Ⅲ-Ⅴ材料层与所述第一绝缘层被空间隔开。
11.一种电子器件，包括：
多个台面结构，位于衬底上的沟槽内；
绝缘层，围绕所述台面结构填充空间；
成核层，位于所述台面结构上；以及
Ⅲ-Ⅴ材料层，位于所述成核层上，其中，所述Ⅲ-Ⅴ材料层在所述绝缘层之上横向延伸，
其中，所述台面结构之间的距离由所述Ⅲ-Ⅴ材料层的横向过度生长速率与纵向生长速率的比率确定。
12.根据权利要求11所述的电子器件，还包括：
器件层，位于横向延伸的Ⅲ-Ⅴ材料层上。
13.根据权利要求11所述的电子器件，其中，所述Ⅲ-Ⅴ材料层包括GaN，并且，所述台面结构包括硅。
14.根据权利要求11所述的电子器件，其中，所述绝缘层包括氧化硅、氮化硅、或者其组合。
15.根据权利要求11所述的电子器件，其中，所述成核层包括AlN。
16.根据权利要求11所述的电子器件，其中，所述绝缘层覆盖所述沟槽的侧壁。
17.根据权利要求11所述的电子器件，其中，所述台面结构中的至少一个台面结构沿{0001}晶体取向对齐。
18.根据权利要求11所述的电子器件，其中，所述横向延伸的Ⅲ-Ⅴ材料层被形成为与所述绝缘层直接接触。
19.根据权利要求11所述的电子器件，其中，所述横向延伸的Ⅲ-Ⅴ材料层被形成为不与所述绝缘层直接接触。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106575670B (zh) 2014-09-18 2020-10-16 英特尔公司 用于硅cmos相容半导体器件中的缺陷扩展控制的具有倾斜侧壁刻面的纤锌矿异质外延结构
CN106796952B (zh) 2014-09-25 2020-11-06 英特尔公司 独立式硅台面上的ⅲ-n族外延器件结构
CN107078098B (zh) 2014-11-18 2021-04-06 英特尔公司 使用n沟道和p沟道氮化镓晶体管的cmos电路
CN106922200B (zh) 2014-12-18 2021-11-09 英特尔公司 N沟道氮化镓晶体管
US10217641B2 (en) * 2015-01-20 2019-02-26 International Business Machines Corporation Control of current collapse in thin patterned GaN
KR102504576B1 (ko) 2015-05-19 2023-02-28 인텔 코포레이션 융기된 도핑 결정성 구조체들을 가진 반도체 디바이스들
CN107667424B (zh) * 2015-06-26 2022-02-18 英特尔公司 具有高温稳定基板界面材料的异质外延结构
US10319838B2 (en) * 2015-10-07 2019-06-11 International Business Machines Corporation III-V fin generation by lateral growth on silicon sidewall
WO2017099797A1 (en) * 2015-12-11 2017-06-15 Intel Corporation Co-planar p-channel and n-channel gallium nitride-based transistors on silicon and techniques for forming same
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
US10600787B2 (en) 2016-03-28 2020-03-24 Intel Corporation Silicon PMOS with gallium nitride NMOS for voltage regulation
CN108258042A (zh) * 2016-12-28 2018-07-06 财团法人工业技术研究院 半导体结构及其制造方法
DE102017101333B4 (de) * 2017-01-24 2023-07-27 X-Fab Semiconductor Foundries Gmbh Halbleiter und verfahren zur herstellung eines halbleiters
WO2018169519A1 (en) * 2017-03-14 2018-09-20 Intel Corporation METHODS AND APPARATUS FOR COPLANAR GaN ISLANDS INCLUDING CONFINED EPITAXIAL LAYER
US10707123B2 (en) 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of interconnect structures
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
US10679992B1 (en) 2018-11-16 2020-06-09 International Business Machines Corporation Integrated device with vertical field-effect transistors and hybrid channels
US10692768B1 (en) 2019-02-26 2020-06-23 International Business Machines Corporation Vertical transport field-effect transistor architecture
CN110676318A (zh) * 2019-11-14 2020-01-10 广东致能科技有限公司 一种半导体器件及其制造方法
US20220139709A1 (en) * 2020-11-05 2022-05-05 International Business Machines Corporation Confined gallium nitride epitaxial layers
KR102532540B1 (ko) * 2021-01-28 2023-05-17 한국과학기술연구원 3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자
CN115602708B (zh) * 2022-10-17 2024-05-28 江苏第三代半导体研究院有限公司 具有空气桥结构的hemt器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1633700A (zh) * 2000-03-31 2005-06-29 丰田合成株式会社 Ⅲ族氮化物系化合物半导体的制造方法及ⅲ族氮化物系化合物半导体元件
CN101853808A (zh) * 2008-08-11 2010-10-06 台湾积体电路制造股份有限公司 形成电路结构的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606635B1 (en) 1998-03-23 2003-08-12 Mitsubishi Denki Kabushiki Kaisha Data processing apparatus
WO2000004615A1 (en) * 1998-07-14 2000-01-27 Fujitsu Limited Semiconductor laser, semiconductor device, and method for manufacturing the same
US6599362B2 (en) 2001-01-03 2003-07-29 Sandia Corporation Cantilever epitaxial process
US6879000B2 (en) * 2003-03-08 2005-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation for SOI chip with multiple silicon film thicknesses
KR100566675B1 (ko) 2004-12-14 2006-03-31 삼성전자주식회사 반도체 장치와 그 제조 방법
KR100786777B1 (ko) 2006-03-28 2007-12-18 전북대학교산학협력단 반도체 구조물의 제조 방법
US7435639B2 (en) 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
US7687397B2 (en) 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US8188573B2 (en) * 2006-08-31 2012-05-29 Industrial Technology Research Institute Nitride semiconductor structure
US20100006886A1 (en) * 2008-07-10 2010-01-14 Brilliant Technology Co., Ltd. High power light emitting diode chip package carrier structure
US8803189B2 (en) 2008-08-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. III-V compound semiconductor epitaxy using lateral overgrowth
JP2012524131A (ja) * 2009-04-15 2012-10-11 ビーエーエスエフ ソシエタス・ヨーロピア モノエチレン系不飽和グリコシルアミンの製造方法
TWI562195B (en) * 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
TWI412069B (zh) * 2010-12-27 2013-10-11 Ind Tech Res Inst 氮化物半導體基板及其製造方法
US8575666B2 (en) 2011-09-30 2013-11-05 Raytheon Company Method and structure having monolithic heterogeneous integration of compound semiconductors with elemental semiconductor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1633700A (zh) * 2000-03-31 2005-06-29 丰田合成株式会社 Ⅲ族氮化物系化合物半导体的制造方法及ⅲ族氮化物系化合物半导体元件
CN101853808A (zh) * 2008-08-11 2010-10-06 台湾积体电路制造股份有限公司 形成电路结构的方法

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