KR102130460B1 - Si 웨이퍼들 상의 ⅲ-ⅴ 디바이스들의 집적화 - Google Patents

Si 웨이퍼들 상의 ⅲ-ⅴ 디바이스들의 집적화 Download PDF

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한 위 텐
승 훈 성
사나즈 케이. 가드너
마르코 라도사블제빅
벤자민 추-쿵
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Abstract

절연 층은 기판 상의 트렌치 내의 복수의 메사 구조 상에 등각으로 피착된다. 절연 층은 메사 구조들 외부의 공간을 채운다. 핵형성 층은 메사 구조들 상에 피착된다. Ⅲ-Ⅴ 재료 층은 핵형성 층 상에 피착된다. Ⅲ-Ⅴ 재료 층은 절연 층 위에 측방향으로 성장한다.

Description

SI 웨이퍼들 상의 Ⅲ-Ⅴ 디바이스들의 집적화{INTEGRATION OF Ⅲ-Ⅴ DEVICES ON SI WAFERS}
여기에 설명된 실시예들은 전자 시스템들 제조의 분야, 특히 Ⅲ-Ⅴ 재료 기반 디바이스들을 제조하는 것에 관한 것이다.
일반적으로, 상보적 금속 산화물 반도체("CMOS") 트랜지스터들을 갖는 시스템-온-칩("SoC") 고전압 및 무선 주파수("RF") 디바이스들을 위한 <100> 결정 배향("Si(100)")을 따라 정렬된 실리콘("Si") 기판 상에 Ⅲ-Ⅴ 재료들을 집적화하기 위해서, Ⅲ-Ⅴ 재료들 및 실리콘의 같지 않은 격자 특성들로 인해 상당한 문제가 야기되고 있다. 전형적으로, Ⅲ-Ⅴ 재료가 실리콘("Si") 기판 상에 성장할 때, 결함들이 Ⅲ-Ⅴ 재료와 Si 사이의 격자 부정합으로 인해 발생된다. 이들 결함은 Ⅲ-Ⅴ 재료들 내의 캐리어들(예를 들어, 전자들, 홀들, 또는 둘 다)의 이동도를 감소시킬 수 있다.
현재, Si(100) 웨이퍼 상의 GaN(또는 기타 Ⅲ-N 재료)의 집적화는 디바이스 층들의 성장을 위한 낮은 충분한 결함 밀도를 얻기 위해 두꺼운 버퍼 층들(>1.5㎛)의 사용과 2-8°미스컷 각도로 미스컷 Si(100) 웨이퍼를 시작하는 것과 관련된다. 전형적으로, Si(100) 웨이퍼 상의 GaN(또는 기타 Ⅲ-N 재료)의 집적화는 전체 웨이퍼 위에서 일어나고 특정된 선택 영역 또는 패턴이 아닌 블랭킷 에피택셜 성장 공장과 관련된다. 부가적으로, 현재의 기술들은 서로 가까이 근접하여 GaN 트랜지스터들과 Si CMOS 회로들 둘 다의 공동 집적화를 위한 경로를 제공하지 않는다.
도 1은 한 실시예에 따른 전자 디바이스 구조의 단면도.
도 2는 한 실시예에 따라 절연 층 및 기판의 부분들이 제거된 후의, 도 1과 유사한 도면.
도 3은 한 실시예에 따라 패터닝된 하드 마스크 층이 트렌치의 하부 상에 형성된 후의, 도 2와 유사한 도면.
도 4는 한 실시예에 따라 기판이 복수의 메사 구조를 형성하기 위해 패터닝된 하드 마스크 층을 통해 에칭된 후의, 도 3과 유사한 도면.
도 5는 한 실시예에 따라 절연 층이 기판 상의 트렌치 내의 메사 구조들 상의 패터닝된 하드 마스크 층 상에 등각으로 피착된 후의, 도 4와 유사한 도면.
도 6은 한 실시예에 따라 상부 하드 마스크 상의 절연 층의 부분들이 메사 구조들의 상부 표면들을 노출하기 위해 제거된 후의, 도 5와 유사한 도면.
도 7은 한 실시예에 따라 핵형성 층이 메사 구조들의 상부 표면들 상에 피착된 후의, 도 6과 유사한 도면.
도 8은 한 실시예에 따라 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착한 후의, 도 7과 유사한 도면.
도 9는 한 실시예에 따라 디바이스 층이 Ⅲ-Ⅴ 재료 층의 LEO 부분들 위에 피착된 후의, 도 8과 유사한 도면.
도 10은 한 실시예에 따라 접점들이 하나 이상의 Ⅲ-Ⅴ 재료 기반 디바이스들을 형성하기 위해 Ⅲ-Ⅴ 재료 층의 LEO 부분들 위의 디바이스 층의 부분들 위에 형성된 후의, 도 9와 유사한 도면.
도 11은 그 단면 부분이 도 2에 도시된 전자 디바이스 구조의 3차원 도면.
도 12는 한 실시예에 따라 메사 구조들 위에 발생된 쓰레딩 전위들을 도시한 도 9와 유사한 단면도.
도 13은 한 실시예에 따른 메사 구조의 크기로부터의 결함 밀도의 의존성을 나타내기 위한 도 12에 도시된 구조의 부분의 단면도.
도 14는 한 실시예에 따라 절연 층(111) 상에 Ⅲ-Ⅴ 재료 층의 LEO 부분들을 피착하는 장점들을 나타내기 위한 도 12에 도시된 구조의 부분의 단면도.
도 15a는 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 측방향 과성장을 나타내기 위한 도 14에 도시된 구조의 부분의 단면도(1500).
도 15b는 한 실시예에 따른 실리콘 웨이퍼 상의 실리콘 메사 구조들 배향의 예들을 도시한 도면.
도 16은 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 2개의 접근하는 LEO 부분들을 나타내기 위한 도 12와 유사한 단면도.
도 17a는 한 실시예에 따른 평면 실리콘 기판 상에 성장한 Ⅲ-Ⅴ 재료 버퍼 층 스택의 단면도.
도 17b는 한 실시예에 따라 도 17a에 도시된 구조와 비교하여 감소된 버퍼 두께를 갖는 Si 메사들 상의 GaN의 성장을 나타내기 위한 도 12와 유사한 단면도.
도 17c는 도 17b에 도시된 구조의 부분의 원자력 현미경도.
도 18a는 한 실시예에 따른 평면 기판 상에 성장한 Ⅲ-Ⅴ 재료 스택 구조를 도시한 상부도.
도 18b는 한 실시예에 따른 메사 구조들 상에 성장한 Ⅲ-Ⅴ 재료 스택 구조를 도시한 상부도.
도 18c는 한 실시예에 따른 실리콘 메사들을 사용하여 성장한 GaN 트랜지스터에 대한 전류 대 전압 곡선들을 도시한 그래프.
도 19a는 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 LEO 부분들의 이음매 없는 병합을 나타내기 위한 도 12와 유사한 단면도(1901).
도 19b는 주사 전자 현미경("SEM")에 의해 보여진 부분의 상부도.
도 19c는 한 실시예에 따른 실리콘 메사들 사이의 절연 층 위에 측방향으로 성장한 GaN 재료의 부분들을 갖는 구조의 상부도의 원자력 현미경 이미지.
도 20은 한 실시예에 따른 컴퓨팅 디바이스를 도시한 도면.
도 21a는 한 실시예에 따라 절연 층이 기판 상의 트렌치 내의 메사 구조들 상의 패터닝된 하드 마스크 층 상에 등각으로 피착된 후의, 도 4와 유사한 도면.
도 21b는 한 실시예에 따라 하드 마스크 상의 절연 층이 제거된 후의, 도 21a와 유사한 도면.
도 22는 한 실시예에 따라 핵형성 층이 메사 구조들의 상부 표면들 상에 피착된 후의, 도 21b와 유사한 도면.
도 23은 한 실시예에 따라 핵형성 층 상의 Ⅲ-Ⅴ 재료 층 상에 디바이스 층을 피착한 후의, 도 22와 유사한 도면.
다음 설명에서, 특정한 재료들, 요소들의 치수들 등과 같은 많은 특정한 상세는 여기에 설명된 것과 같은 실시예들 중 하나 이상의 철처한 이해를 제공하기 위해 기술된다. 그러나, 본 기술의 통상의 기술자에게는 여기에 설명된 것과 같은 하나 이상의 실시예는 이들 특정한 상세 없이 실시될 수 있다는 것이 명백할 것이다. 다른 예들에서, 반도체 제조 공정들, 기술들, 재료들, 장비 등은 본 설명을 불필요하게 불명하게 하는 것을 피하기 위해 아주 상세히 설명되지는 않았다.
소정의 예시적인 실시예들이 설명되고 도면에 도시되어 있지만, 이러한 실시예들은 단지 예시적이고 제한적이 아니고, 본 기술의 통상의 기술자에 의해 수정들이 이루어질 수 있기 때문에 실시예들은 도시되고 설명된 구성들 및 배열들로 제한되지 않는다는 것을 이해하여야 한다.
본 명세서 전체에 걸쳐 "한 실시예", "다른 실시예", 또는 "실시예"라고 하는 것은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예 내에 포함되는 것을 의미한다. 그러므로, 본 명세서 전체에 걸쳐 여러 군데에서의 "한 실시예" 및 "실시예"와 같은 문구들의 나오는 것은 반드시 동일한 실시예를 모두 참조하는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에서 어떤 적합한 방식으로 조합될 수 있다.
게다가, 발명적 양태들은 하나의 개시된 실시예의 모든 특징들 안에 있다. 그러므로, 상세한 설명 이후의 청구범위는 별도의 실시예를 독립적으로 대표하는 각 청구범위로, 이에 본 상세한 설명 내에 표현적으로 통합된다. 예시적인 실시예들이 여기에 설명되었지만, 본 기술의 통상의 기술자는 이들 예시적인 실시예들이 여기에 설명된 것과 같이 수정 및 변경하여 실시될 수 있다는 것을 인식할 것이다. 그러므로 설명은 제한하기보다는 오히려 예시적인 것으로 간주된다.
전자 디바이스를 제조하는 방법들 및 장치들이 여기에 설명된다. 절연 층은 기판 상의 트렌치 내의 복수의 메사 구조 상에 등각으로 피착된다. 절연 층은 메사 구조들 외부의 공간을 채운다. 핵형성 층은 메사 구조들 상에 피착된다. Ⅲ-Ⅴ 재료 층은 핵형성 층 상에 피착된다. Ⅲ-Ⅴ 재료 층은 절연 층 위에 측방향으로 성장한다. 일반적으로, Ⅲ-Ⅴ 재료는 주기율표의 Ⅲ족 원소들, 예를 들어, 알루미늄("Al"), 갈륨("Ga"), 인듐("In") 중 적어도 하나, 및 주기율표의 Ⅴ족 원소들, 예를 들어, 질소("N"), 인("P"), 비소("As"), 안티몬("Sb") 중 적어도 하나를 포함하는 복합 반도체 재료를 말한다. 적어도 일부 실시예들에서, 기판은 실리콘을 포함하고, Ⅲ-Ⅴ 층은 GaN을 포함한다.
적어도 일부 실시예들에서, 시스템 온 칩("SoC") 제품들을 위한 Si 상보적 금속 산화물 반도체("CMOS") 회로들에 가깝게 근접하여 전력 관리 집적 회로들("PMIC") 및 RF 전력 증폭기("PA") 응용들을 위한 GaN 디바이스들(예를 들어, 트랜지스터들, 및 다른 GaN 기반 디바이스들)을 공동 집적화하는 방법들이 설명된다. 적어도 일부 실시예들에서, 전자 디바이스, 예를 들어, 트랜지스터, 또는 에피택셜 성장한 Ⅲ-질화물("N") 재료를 포함하는 기타 전자 디바이스가 (100) 결정 배향을 따라 정렬된 Si 웨이퍼 내에 매립된 작은 아일랜드들 내에 형성된다. (100) 결정 배향을 따라 정렬된 Si 웨이퍼 내에 매립된 아일랜드들 내에 전자 디바이스를 형성하면, Si CMOS 회로들 부근에 낮은 결함 밀도와 낮은 바디 누설을 갖는 Ⅲ-Ⅴ 재료 기반 트랜지스터들의 공동-집적화가 가능하게 된다.
실시예에서, CMOS 트랜지스터들에 가깝게 근접하여 SoC 고 전압 및 RF 디바이스들을 위해 Si(100) 상에 GaN을 집적화하기 위해서, GaN 트랜지스터 스택은 Si CMOS 웨이퍼 내의 미리 정해진 트렌치들 내에서 선택적으로 성장한다. 디바이스 관점으로부터, 트렌치의 각 측의 크기는 약 70미크론("㎛") 내지 약 100㎛이다. 트렌치들 내에서 산화물 하부층의 사용은 GaN 디바이스에 대한 낮은 결함 밀도 및 낮은 바디 누설을 가져다 주는 GaN의 측방향 에피택셜 과성장("LEO")의 구현을 가능하게 한다. 실시예에서, 형성된 Si 메사들은 동일한 결함 및 크랙 밀도를 위한 면 Si(100) 웨이퍼 상에 피착된 GaN 에피 스택 블랭킷의 전체 두께와 비교하여 GaN 에피택셜 층 스택 전체 두께를 감소시키는 것이 가능한 Si 기판 내의 트렌치의 하부의 Si 막의 연속성을 끊게 한다.
도 1은 한 실시예에 따른 전자 디바이스 구조의 단면도(100)를 도시한다. 전자 디바이스 구조는 기판(101)을 포함한다. 실시예에서, 기판(101)은 소정의 결정 배향을 따라 정렬된 기판이다. 일반적으로, 결정 배향들(예를 들어, (100), (111), (110)), 및 다른 결정 배향들)은 전자 디바이스 제조 기술의 통상의 기술자에게 공지되어 있다. 실시예에서, 기판(101)은 반도체 재료, 예를 들어, 단결정 실리콘("Si"), 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), Ⅲ-Ⅴ 재료들 기반 재료, 예를 들어, 갈륨 비소("GaAs"), 또는 그의 임의의 조합을 포함한다. 한 실시예에서, 기판(101)은 집적 회로들을 위한 금속화 상호접속 층들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 전자 디바이스들, 예를 들어, 트랜지스터들, 메모리들, 캐패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 전기적 절연 층, 예를 들어, 층간 절연체, 트렌치 절연 층, 또는 전자 디바이스 제조 기술의 통상의 기술자에게 공지되어 있는 기타 절연 층에 의해 분리된 기타 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(101)은 상호접속들, 예를 들어, 금속화 층들을 접속하도록 구성된 비아들을 포함한다.
실시예에서, 기판(101)은 벌크 하부 기판, 중간 절연 층, 및 소정의 결정 배향, 예를 들어, <100> 결정 배향을 따라 정렬된 상부 단결정 층을 포함하는 반도체-온-절연체(SOI) 기판이다. 상부 단결정 층은 위에 나열된 어떤 재료, 예를 들어, 실리콘을 포함할 수 있다.
실시예에서, 기판(101)은 <100> 결정 배향("Si(100)")을 따라 정렬된 실리콘 기판이다. 절연 층(102)은 기판 상에 피착된다.
절연 층(102)은 인접 디바이스들을 절연시키고 누설을 방지하기에 적합한 임의의 재료일 수 있다. 한 실시예에서, 전기적 절연 층(102)은 산화물 층, 예를 들어, 실리콘 이산화물, 또는 전자 디바이스 설계에 의해 결정된 기타 전기적 절연 층이다. 한 실시예에서, 절연 층(102)은 층간 유전체(ILD), 예를 들어, 실리콘 이산화물을 포함한다. 한 실시예에서, 절연 층(102)은 폴리이미드, 에폭시, 벤조사이클로부텐(BCB)과 같은 포토디파이너블 재료들, 및 WPR-계열 재료들, 또는 스핀-온-글래스를 포함할 수 있다. 한 실시예에서, 절연 층(102)은 낮은 유전율(낮은-k) ILD 층이다. 전형적으로, 낮은-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들을 말한다.
한 실시예에서, 절연 층(102)은 기판(101) 상의 다른 아일랜드들로부터 한 아일랜드를 분리하는 필드 분리 영역들을 제공하기 위한 얕은 트렌치 분리(STI)이다. 한 실시예에서, 층(102)의 두께는 20나노미터("㎚") 내지 350나노미터의 근사 범위 내에 있다. 절연 층(102)은 화학 기상 증착(CVD) 및 물리 기상 증착(PVD)(이것들로 제한되지 않음)과 같은, 전자 디바이스 제조 기술의 통상의 기술자에게 공지되어 있는 기술들 중 임의의 것을 사용하여 피착된 블랭킷일 수 있다. 패터닝된 층(103)은 절연 층(102)의 부분들을 노출하기 위해 절연 층(102) 상에 형성된다. 실시예에서, 층(103)은 패터닝된 하드 마스크 층이다. 하드 마스크 층은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 패터닝 및 에칭 기술들 중 하나를 사용하여 패턴될 수 있다. 적어도 일부 실시예들에서, 하드 마스크 층(103)은 알루미늄 산화물(예를 들어, Al2O3); 폴리실리콘, 비정질 실리콘, 폴리 게르마늄("Ge"), 내화성 금속(예를 들어, 텅스텐("W"), 몰리브덴("Mo"), 또는 기타 내화성 금속)), 또는 그의 임의의 조합을 포함한다. 실시예에서, 층(103)은 포토레지스트 층이다.
도 2는 한 실시예에 따라 절연 층 및 기판의 부분들이 제거된 후의, 도 1과 유사한 도면(200)이다. 하드 마스크(103)에 의해 노출된 절연 층(102)의 부분은 기판(101)을 노출하도록 제거된다. 절연 층(102)의 부분은 습식 에칭, 및 건식 에칭이지만, 이들에 제한되지 않는 것 같은, 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 에칭 기술을 사용하여 제거될 수 있다. 실시예에서, 실리콘 산화물의 절연 층(104)은 플루오르화 수소산("HF") 용액을 사용하여 에칭된다.
도 2에 도시한 바와 같이, 절연 층(102)에 의해 노출된 기판(101)의 부분은 트렌치(104)를 형성하도록 제거된다. 트렌치는 깊이(201) 및 폭(127)을 갖는다. 실시예에서, 깊이(201)는 약 2미크론("㎛") 내지 약 3㎛이고, 폭(127)은 약 20㎛ 내지 약 500㎛이다. 한 실시예에서, 기판(101)의 부분은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 하나 이상의 에칭 기술을 사용하여 에칭된다. 실시예에서, 에칭 용액(예를 들어, 데트라메틸암모늄 수산화물("TMAH"), 칼륨 수산화물("KOH"), 암모늄 수산화물("NH4OH"))은 Si 기판을 이방성 에칭하는 데 사용된다. 실시예에서, 가스들 SF6, XeF2, BCl3, Cl2, 또는 그의 임의의 조합을 사용하는 건식 에칭이 실리콘 기판을 에칭하는 데 사용된다.
도 2에 도시한 바와 같이, 하드 마스크(103)는 절연 층(102)으로부터 제거된다. 하드 마스크는 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 것과 같은 화학-기계적 평탄화("CMP") 공정과 같은, 연마 공정에 의해 절연 층으로부터 제거될 수 있다.
도 11은 그 단면 부분이 도 2에 도시된 전자 디바이스 구조의 3차원("3D") 도면이다. 도 11에 도시한 바와 같이, 절연 층(102)은 기판(101) 상에 피착된다. 트렌치들(104 및 123)과 같은 트렌치들은 위에 설명된 바와 같이, 기판(101) 내에 절연 층(102)을 통해 형성된다. 트렌치(104)는 길이(122) 및 폭(127)을 갖는다. 실시예에서, 길이(122)는 약 50㎛ 내지 약 100㎛이고, 폭(127)은 약 50㎛ 내지 약 100㎛이다. 적어도 일부 실시예들에서, 트렌치들(104 및 123)은 아래에 더 상세히 설명되는 것과 같이 Ⅲ-Ⅴ 재료들 기반 디바이스들이 형성되는 아일랜드들을 포함한다. 적어도 일부 실시예들에서, 절연 층(102)은 기판(101) 상의 CMOS 디바이스 영역들을 덮는다. 적어도 일부 실시예들에서, 트렌치들(104 및 123)과 같은 트렌치들은 Si CMOS 처리 전에 Si CMOS 웨이퍼 내에 생성된다. 적어도 일부 실시예들에서, 트렌치들(104 및 123)과 같은 트렌치들은 회로 설계자에 의해 미리 정해진다.
도 3은 한 실시예에 따라 패터닝된 하드 마스크 층(105)이 트렌치(104)의 하부(301) 상에 형성된 후의, 도 2와 유사한 도면(300)이다. 트렌치(104)의 하부(301) 상에 피착된 하드 마스크 층(105)은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 패터닝 및 에칭 기술들 중 하나를 사용하여 패턴될 수 있다. 적어도 일부 실시예들에서, 하드 마스크 층(105)은 알루미늄 산화물(예를 들어, Al2O3); 폴리실리콘, 비정질 실리콘, 폴리 게르마늄("Ge"), 내화성 금속(예를 들어, 텅스텐("W"), 몰리브덴("Mo"), 또는 다른 내화성 금속), 또는 그의 임의의 조합을 포함한다.
도 4는 한 실시예에 따라 기판이 메사 구조(106) 및 메사 구조(107)와 같은 복수의 메사 구조를 형성하기 위해 패터닝된 하드 마스크 층(105)을 통해 에칭된 후의, 도 3과 유사한 도면(400)이다. 도 4에 도시한 바와 같이, 메사 구조들은 높이(110)와 같은 높이 및 폭(108)과 같은 폭을 갖는다. 적어도 일부 실시예들에서, 메사 구조의 높이는 약 100㎚ 내지 악 500㎚이다. 적어도 일부 실시예들에서, 메사 구조의 폭은 약 5㎛ 내지 약 10㎛이다. 메사 구조들은 거리(109)만큼 분리된다. 적어도 일부 실시예들에서, 메사 구조들 사이의 거리는 공정에서 나중에 메사 구조들 위에 형성되는 Ⅲ-Ⅴ 재료 층의 수직 성장 속도에 대한 측방향 과성장 속도의 비에 의해 미리 결정된다. 예를 들어, Ⅲ-Ⅴ 재료 층의 수직 성장 속도에 대한 측방향 과성장 속도의 비가 약 10:1이고, Ⅲ-Ⅴ 재료 층의 두께가 약 1㎛이면, 메사 구조들 사이의 거리는 약 20㎛이다. 적어도 일부 실시예들에서, 메사 구조들 사이의 거리는 약 1㎛ 내지 약 50㎛이다.
메사 구조들은 정사각형 형상, 직사각형 형상, 다각형 형상, 또는 그의 임의의 조합을 가질 수 있다.
실시예에서, 트렌치(104)와 같은, 실리콘 기판 상의 트렌치들 내에, Ⅲ-질화물("N") 에피택시를 위한 노출된 실리콘 표면이 있는 몇 개의 실리콘 메사 구조들이 있다. 이들 메사 구조는 정사각형, 직사각형 또는 다각형과 같은 형상일 수 있고 효율적인 Ⅲ-N 측방향 성장을 위해 다양한 방향들로 배향될 수 있었다.
한 실시예에서, 메사 구조들은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 하나 이상의 에칭 기술을 사용하여 형성된다. 실시예에서, 메사 구조들은 에칭 용액(예를 들어, 데트라메틸암모늄 수산화물("TMAH"), 칼륨 수산화물("KOH"), 암모늄 수산화물("NH4OH"))을 사용하여 트렌치 내의 패터닝된 하드 마스크 층에 의해 노출된 Si 기판의 부분들을 에칭함으로써 형성된다. 실시예에서, 메사 구조들은 가스들 SF6, XeF2, BCl3, Cl2, 또는 그의 임의의 조합을 사용하여 트렌치 내의 패터닝된 하드 마스크 층에 의해 노출된 Si 기판의 부분들을 건식 에칭함으로써 형성된다. 실시예에서, 메사 구조(104)는 소정의 결정 방향을 따라 배향된다.
도 15b는 한 실시예에 따른 실리콘 웨이퍼(1501) 상의 실리콘 메사 구조들 배향의 예들을 도시한 도면(1510)이다. 도 15b에 도시한 바와 같이, 방향들(1502, 1503, 및 1504)과 같이, Si(100) 웨이퍼(1501) 기판 상에 다른 결정 방향들이 있다. 메사 구조들 각각은 이들 방향 중 하나를 따라 정렬될 수 있다. 실시예에서, 메사 구조(104)는 <110> 결정 방향을 따라 정렬된다. 실시예에서, 메사 구조(104)는 <100> 결정 방향을 따라 정렬된다. 실시예에서, 메사 구조(104)는 <010> 결정 방향을 따라 정렬된다.
도 5는 한 실시예에 따라 절연 층(111)이 기판 상의 트렌치 내의 메사 구조들 상의 패터닝된 하드 마스크 층(105) 상에 등각으로 피착된 후의, 도 4와 유사한 도면(500)이다. 절연 층(111)은 메사 구조들 외부의 공간을 채우고 트렌치의 측벽들을 덮는다. 도 5에 도시한 바와 같이, 절연 층은 메사 구조들(106과 107) 사이, 메사 구조(106)와 트렌치(104)의 측벽(112) 사이, 및 메사 구조(107)와 트렌치(104)의 측벽(113) 사이의 공간을 채운다. 절연 층(111)은 트렌치의 측벽(112) 및 측벽(113)을 덮는다. 실시예에서, 절연 층(111)은 실리콘 산화물(예를 들어, SiO2) 층, 실리콘 질화물 층, 알루미늄 산화물("Al2O3"), 실리콘 산화 질화물("SiON"), 다른 산화물/질화물 층, 그의 임의의 조합, 또는 전자 디바이스 설계에 의해 결정된 다른 전기적 절연 층이다. 실시예에서, 절연 층(111)의 두께는 약 100㎚ 내지 약 500㎚이다. 실시예에서, 전체 트렌치(104)는 얇은(약 50 내지 약 100㎚) 산화물 또는 질화물 층에 의해 라인된다. 질화물/산화물 층은 또한 실리콘 메사들 사이의 영역을 다 채운다. 한 실시예에서, 절연 층(111)은 층간 유전체(ILD), 예를 들어, 실리콘 이산화물을 포함한다. 한 실시예에서, 절연 층(111)은 낮은 유전율(낮은-k) ILD 층이다. 전형적으로, 낮은-k는 실리콘 이산화물의 유전율보다 낮은 유전 상수(유전율 k)를 갖는 유전체들을 말한다.
절연 층(111)은 화학 기상 증착(CVD) 및 물리 기상 증착(PVD)이지만 이들에 제한되지 않는 등각 피착 기술들 중 어느 것, 분자 빔 에피택시("MBE"), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 또는 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 다른 등각 성장 기술을 사용하여 메사 구조들 위에 등각으로 피착될 수 있다. 실시예에서, 절연 층(111)은 저온 CVD 공정들을 사용하여 메사 구조들 위에 등각으로 피착된다.
도 6은 한 실시예에 따라 상부 하드 마스크(105) 상의 절연 층(111)의 부분들이 메사 구조들의 상부 표면들(114)을 노출하기 위해 제거된 후의, 도 5와 유사한 도면(600)이다. 실시예에서, 절연 층(111) 아래의 하드 마스크(105)는 하드 마스크 층을 언더컷하도록 선택적으로 습식 에칭된다. 절연 층(111)은 메사 구조들의 상부 표면들(114)을 노출하기 위해 언더컷된 하드 마스크(105)를 리프팅-오프함으써 제거된다. 실시예에서, 하드 마스크(105)는 산성 바탕의 화학을 사용하여 선택적으로 습식 에칭된다. 한 예로서, 하드 마스크(105)가 텅스텐("W")이고 절연 층(111)이 SiO2일 때, W의 하드 마스크는 SiO2 절연 층에 대해 선택적으로 NH4OH:H2O2의 1:2의 비를 포함하는 습식 에칭 용액에서 습식 에칭될 수 있다.
도 7은 한 실시예에 따라 핵형성 층이 메사 구조들의 상부 표면들 상에 피착된 후의, 도 6과 유사한 도면(700)이다. 도 7에 도시한 바와 같이, 핵형성 층(115)은 메사 구조들(107 및 106)의 상부 표면들 상에 선택적으로 피착된다. 실시예에서, 핵형성 층(115)은 알루미늄 질화물("AlN") 층이다. 핵형성 층(115)은 에피택셜 기술들 중 하나, 예를 들어, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 분자 빔 에피택시("MBE"), 또는 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 사용하여 피착될 수 있다.
실시예에서, 핵형성 층(115)은 1000℃보다 높은 온도에서 MOCVD 기술을 사용하여 피착된다. 실시예에서, 핵형성 층(115)은 약 750℃ 내지 약 800℃의 온도에서 MBE 기술을 사용하여 피착된다. 실시예에서, 알루미늄 질화물("AlN")의 핵형성 층은 약 5㎚ 내지 약 200㎚의 두께로 메사 구조들의 상부 표면들 상에 피착된다. 실시예에서, AlN의 핵형성 층(115)은 Ⅲ-Ⅴ 재료 층이 실리콘 바로 위에 피착되는 경우에 형성될 수 있는 Ⅲ 족 원소들과 실리콘(예를 들어, GaSi) 복합물의 형성을 방지하는 데 사용된다. 실시예에서, 핵형성 층(115)은 공정에서 나중에 핵형성 층 상에 형성되는 Ⅲ-Ⅴ 재료 층에 시드 육각형 결정 구조를 제공하는 데 사용된다. 실시예에서, 핵형성 층(115)은 Ⅲ-Ⅴ 재료와 실리콘 사이의 격자 부정합으로 인해 형성된 계면 결함들을 포획하는 데 사용된다.
도 8은 한 실시예에 따라 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착한 후의, 도 7과 유사한 도면(800)이다. Ⅲ-Ⅴ 재료 층(116)은 핵형성 층(115) 상에 선택적으로 피착된다. Ⅲ-Ⅴ 재료 층(116)은 도 8에 도시한 바와 같이 LEO 부분들(811, 812, 및 813)과 같은, LEO 부분들을 형성하기 위해, 메사 구조들(106 및 107) 외부의 절연 층(111)의 부분들(801, 802, 및 803) 위에 측방향으로 성장한다.
실시예에서, Ⅲ-Ⅴ 재료 층(116)은 선택적인 영역 에피택시를 사용하여 핵형성 층(115) 상에 국소적으로 성장한다. Ⅲ-Ⅴ 재료 층(116)은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 에피택셜 기술들 중 하나, 예를 들어, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), 또는 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 사용하여 선택적으로 피착될 수 있다.
실시예에서, Ⅲ-Ⅴ 재료 층(116)은 1000℃ - 1100℃의 근사 범위 내의 온도에서 MOCVD 기술을 사용하여 핵형성 층(115) 상에 수직으로 성장한다. 실시예에서, 핵형성 층(115) 상에 성장한 Ⅲ-Ⅴ 재료 층은 온도, 압력과 같은 에피택셜 성장 파라미터들 중 적어도 하나를 수정함으로써 절연 층(111) 위에 측방향으로 확장한다. 실시예에서, Ⅲ-Ⅴ 재료 층의 수직 성장 속도에 대한 LEO 속도의 비는 적어도 5이다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)은 온도를 1100℃보다 높게 증가시킴으로써 절연 층(111) 위에 측방향으로 확장한다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)은 성장 챔버 내의 압력을 200토르 아래, 보다 구체적으로 약 50토르로 감소시킴으로써 절연 층(111) 위에 측방향으로 확장한다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)은 측방향 성장 속도에 대한 수직 성장 속도를 감소시키는 성장 챔버 내로 화학적 원소들(예를 들어, 마그네슘("Mg"), 안티몬("Sb"), 인듐("In"), 또는 다른 화학적 원소들)을 첨가함으로써 절연 층(111) 위에 측방향으로 확장한다. 이들 화학 원소는 Ⅲ-Ⅴ 재료 층 성장 중에 실리콘 메사 구조들의 상부 표면에 부착하는 계면들로서 작용하여 실리콘 메사들 위의 Ⅲ-Ⅴ 재료 층의 수직 성장 속도를 감소시킨다. 실시예에서, GaN 성장 중의 성장 챔버 내의 Mg의 기체상 농도는 전체 Ga 기체상 농도의 약 1% 내지 약 5%이다. 실시예에서, GaN 성장 중의 성장 챔버 내의 Sb의 기체상 농도는 전체 Ga 기체상 농도의 약 0.5% 내지 약 5%이다. 실시예에서, GaN 성장 중의 가스 챔버 내의 In의 기체상 농도는 전체 Ga 기체상 농도의 약 0.1% 내지 약 5%이다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)은 GaN, InGaN, 기타 Ⅲ-N 재료, 기타 Ⅲ-Ⅴ 재료, 또는 그의 임의의 조합이다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)의 두께는 약 250㎚ 내지 약 2㎛이다.
실시예에서, Ⅲ-N 재료 층은 실리콘 메사 구조의 노출된 표면 상에 핵형성되고, 나중에 성장 조건들이 변화하여 산화물/질화물 층 위에 측방향으로 성장한다. 질화물 재료 계에서, 쓰레딩 전위들(threading dislocations)은 최소 각으로 [0001] 방향을 따라 수직으로 미끄러지므로, 측방향 성장을 사용함으로써 실질적으로 결함없는 또는 낮은 결함 밀도의 GaN 막이 생성된다. 이 결함없는 LEO GaN 층은 산화물/질화물 층의 상부에 놓이므로 GaN 트랜지스터들을 구축하기 위한 GaN-온-절연체 아키텍처를 생성한다. GaN은 광대역 갭 재료(3.4eV)이고 하부 절연체와 조합되어 트랜지스터들에 대한 극히 낮은 바디 누설 전류들(펨토 내지 피코 암페어/㎜ 정도)에 이르게 할 수 있고, 그것을 RF 응용들에 적합하게 한다. 이것이 결함 밀도를 감소시키고 표면 크랙 형성을 완화하기 위해 하부 버퍼 층들의 사용을 요구하는 에피택시의 형태이지만, 트렌치들 내의 다중 메사 구조들을 사용하여 실리콘 기판을 패터닝하여 분리하는 것은 GaN 에피 층 내의 전체 열적 응력 증강의 감소에 이르게 한다. 이와 같이, 매우 복잡하고 두꺼운 버퍼 층들이 요구되지 않고 제로 표면 크랙들 및 낮은 결함 밀도가 훨씬 더 얇은 에피 층들을 사용하여 얻어진다.
도 9는 한 실시예에 따라 디바이스 층(118)이 Ⅲ-Ⅴ 재료 층(116)의 LEO 부분들 위에 피착된 후의, 도 8과 유사한 도면(900)이다. 실시예에서, 디바이스 층(118)은 Ⅲ-Ⅴ 재료 층(116) 상의 디바이스 층(117) 상에 피착된다. 실시예에서, 디바이스 층(117)은 Ⅲ-Ⅴ 재료 층(116)의 2차원 전자 가스("2DEG") 부분(120) 내에서 이동도를 향상시키도록 피착된다. 실시예에서, 디바이스 층(117)은 AlN 층이다. 실시예에서, 디바이스 층(117)의 두께는 약 1㎚ 내지 약 3㎚이다.
실시예에서, 디바이스 층(118)은 Ⅲ-Ⅴ 재료, 예를 들어, AlGaN, AlInN, AlN, 기타 Ⅲ-Ⅴ 재료, 또는 그의 임의의 조합을 포함한다. 실시예에서, 디바이스 층(118)은 AlxGa1 - xN 층이고, 여기서 x는 약 15% 내지 약 40%이다. 실시예에서, 디바이스 층(118)은 AlxIn1 - xN 층이고, 여기서 x는 약 85%보다 크다. 실시예에서, 디바이스 층(118)은 AlN 층이다. 디바이스 층(202)의 두께는 디바이스 설계에 의해 결정된다. 실시예에서, 디바이스 층(202)의 두께는 약 2㎚ 내지 약 40㎚이다.
실시예에서, 디바이스 층들(118 및 117) 각각은 에피택셜 성장 기술들 중 하나, 예를 들어, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착("MOCVD"), 원자 층 피착("ALD"), MBE, 또는 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 다른 에피택셜 성장 기술을 사용하여 피착된다.
도 10은 한 실시예에 따라 접점들이 하나 이상의 Ⅲ-Ⅴ 재료 기반 디바이스들을 형성하기 위해 Ⅲ-Ⅴ 재료 층(116)의 LEO 부분들 위의 디바이스 층(118)의 부분들 위에 형성된 후의, 도 9와 유사한 도면(1000)이다. Ⅲ-Ⅴ 재료 기반 디바이스들은 예를 들어, 고전압 트랜지스터들(예를 들어, GaN 트랜지스터들), RF-전력 증폭기들, 전력 관리 집적 회로들, 또는 다른 Ⅲ-Ⅴ 재료 기반 전자 디바이스들일 수 있다. 도 10에 도시한 바와 같이, 디바이스 접점들(121, 131, 및 141)은 Ⅲ-Ⅴ 재료 층(116)의 LEO 부분들 위의 디바이스 층의 부분들 상에 형성된다. 실시예에서, 디바이스 접점(121)은 Ⅲ-Ⅴ 재료 층(116)의 LEO 부분들(813) 위의 디바이스 층(118) 상의 게이트 절연체(151) 위의 게이트 전극이다. 접점(141)은 소스 영역(161) 상의 소스 접점이고, 접점(131)은 Ⅲ-Ⅴ 재료 층(118)의 LEO 부분 위의 디바이스 층(118)의 드레인 영역(171) 상의 드레인 접점이다. 점점들(121, 131, 및 121), 게이트 유전체(151), 드레인 및 소스 영역들(161 및 171)은 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 기술들을 사용하여 Ⅲ-Ⅴ 재료 디바이스 층 상에 형성될 수 있다.
도 12는 한 실시예에 따라 Ⅲ-Ⅴ 재료 기반 디바이스들이 메사 구조들 위에 발생된 쓰레딩 전위들(124)을 도시한 도 9와 유사하게 제조될 수 있는 트렌치 내부의 구조의 단면도(1200)이다. 쓰레딩 전위들(124)은 메사 구조들(106 및 107)의 상부 표면에 약 90도 각도로 Ⅲ-Ⅴ 재료 층(116)의 부분들을 가로질러 전달된다. LEO 부분들(811, 812, 및 813)을 가로질러서는 쓰레딩 전위들이 없다. 실시예에서, Ⅲ-Ⅴ 재료 층의 LEO 부분들은 쓰레딩 전위들이 없다.
실시예에서, 디바이스 층은 모(parent) Si CMOS 웨이퍼 내에 형성된 다시 정해진 트렌치 내에 성장한 GaN 층이다. 이 영역은 GaN 아일랜드라고 하고 SoC 칩의 PMIC 및 RF-PA 부분을 제조하는 데 사용될 수 있다. 트렌치는 형상이 정사각형 또는 직사각형일 수 있다. 트렌치는 <110> 방향을 따라 또는 <110> 방향에 45도 각도로 배향될 수 있다. 실시예에서, 트렌치의 깊이는 약 2-3㎛이다. 트렌치 내에는, 위에 설명된 바와 같이, 약 100nm 내지 약 300nm 높이일 수 있는 실리콘 메사들이 생성된다.
실시예에서, 메사들 사이의 공간은 위에 설명된 바와 같이, 산화물/질화물 층으로 채워지고 트렌치도 또한 동일한 산화물/질화물 층에 의해 라인된다. 이 산화물/질화물 층은 GaN 층이 성장하고 라이너에서 정지함에 따라 인접한 실리콘 격자의 왜곡을 방지하기 위한 트렌치 측벽들 상의 라이너로서 작용한다.
실시예에서, GaN이 이 절연 층 위에 측방향으로 성장할 때 RF 응용들을 위한 중요한 요건인, 트랜지스터에서의 매우 낮은 바디 누설 전류에 이르게 하는 아키텍처의 GaN-온-절연체 유형이 생성된다.
실시예에서, Ⅲ-N 재료 층 에피택시는 실리콘 메사들 상에서 시작한다. 실리콘 메사 구조들은 위에 설명된 바와 같이, 트렌치 내에 실리콘을 패터닝함으로써 생성된다. 이들 메사는 Ⅲ-N 에피택시를 위한 시작 핵형성을 제공한다. 메사 구조들을 생성하기 위해 실리콘 기판을 패터닝하는 것은 시스템 내의 열적 응력의 감소에 이르게 하므로 표면 크랙들 및 결함 밀도를 감소시키기 위해 (현재의 해결책에 존재하는) 복합 버퍼 층들의 사용을 필요로 하지 않는다. 이들 실리콘 메사들의 배향 및 치수들은 아일랜드 내의 GaN의 표면 크랙 밀도 및 결함 밀도 둘 다를 제어하는 데 사용된다.
디바이스 층(118)은 다음에 위에 설명된 바와 같이, 전체 Ⅲ-Ⅴ 재료 층 위에 성장한다. 실시예에서, 디바이스 층(118)은 평탄화에 의해 2DEG를 유도하는 층이다. 실시예에서, 디바이스 층(118)은 합금, 예를 들어, 하부 AlN 얇은 스페이서를 갖는 AlGaN, 또는 하부 AlN 얇은 스페이서를 갖는 InAlN이다. 실시예에서, AlN 스페이서의 두께는 약 1㎚이고 AlGaN 및 InAlN 중 하나의 두께는 2-20㎚의 근사 범위 내에 있다.
실시예에서, 에칭 공정은 쓰레딩 전위들(124)이 배치되는 핵형성 층(115) 바로 위의 Ⅲ-Ⅴ 재료 층(116)의 부분들을 제거하고, LEO 부분들(811, 812, 및 813) 을 남겨 놓는 데 사용될 수 있다. 에칭 공정은 또한 핵형성 층(115) 및 메사 구조들(106 및 107)을 제거할 수 있다. 이러한 실시예에서, 에칭 공정에 의해 생성된 공극들은 절연 층(111)에서 사용된 재료와 같은, 절연 재료로 채워질 수 있다.
도 21a는 한 실시예에 따라 절연 층(111)이 기판(101) 상의 트렌치 내의 메사 구조들 상의 패터닝된 하드 마스크 층(105) 상에 등각으로 피착된 후의, 도 4와 유사한 도면(2110)이다. 절연 층(111)은 도 5와 관련하여 위에 설명된 바와 같이, 메사 구조들의 측벽들 및 트렌치를 덮고 메사 구조들 외부의 공간을 채운다. 도 21a는 절연 층(111)이 메사 구조들(106 및 107)의 높이보다 작은 두께로 등각으로 피착된다는 점에서 도 5와 다르다.
도 21b는 한 실시예에 따라 하드 마스크(105) 상의 절연 층(111)이 메사 구조들의 부분들로부터 제거된 후의, 도 21a와 유사한 도면(2100)이다. 도 21에 도시한 바와 같이, 절연 층(111)은 메사 구조(107)의 측벽들(2103 및 2104)의 부분들 및 메사 구조(106)의 측벽들(2101 및 2102)의 부분들로부터 제거된다. 실시예에서, 절연 층(111) 아래의 하드 마스크(105)는 하드 마스크 층을 언더컷하기 위해 선택적으로 습식 에칭된다. 실시예에서, 하드 마스크(105)는 도 6과 관련하여 위에 설명된 것과 같이, 산성을 바탕으로 한 화학을 사용하여 선택적으로 습식 에칭된다. 실시예에서, 절연 층(111)은 메사 구조들의 상부 표면들(114) 및 메사 구조들(106 및 107)의 측벽들의 부분들을 노출하기 위해 언더컷된 하드 마스크(105)를 리프팅-오프함으로써 제거된다. 실시예에서, 절연 층(111)은 습식 에칭, 및 건식 에칭이지만 이들에 제한되지 않는 것과 같은, 전자 디바이스 제조 기술의 통상의 기술자에게 공지된 에칭 기술들 중 하나를 사용하여 메사 구조들의 측벽들의 부분들로부터 제거된다. 실시예에서, 실리콘 산화물의 절연 층(111)은 플루오르화 수소산("HF") 용액을 사용하여 에칭된다.
실시예에서, 높이(2015)와 같은, 메사 구조들의 노출된 부분들의 높이는 전자 디바이스 설계에 의해 결정된다. 실시예에서, 높이(2015)와 같은, 메사 구조들의 노출된 부분들의 높이는 적어도 약 100㎚이다.
도 22는 한 실시예에 따라 핵형성 층이 메사 구조들의 상부 표면들 상에 피착된 후의, 도 21b와 유사한 도면(2200)이다. 도 22에 도시한 바와 같이, 핵형성 층(115)은 위에 설명된 바와 같이, 메사 구조들(107 및 106)의 상부 표면들 상에 선택적으로 피착된다. 실시예에서, 핵형성 층(115)은 알루미늄 질화물("AlN") 층이다. 핵형성 층(115)은 위에 설명된 바와 같이, 에피택셜 기술들 중 하나를 사용하여 피착될 수 있다.
도 23은 한 실시예에 따라 핵형성 층(115) 상의 Ⅲ-Ⅴ 재료 층(116) 상에 디바이스 층(118)을 피착한 후의, 도 22와 유사한 도면(2300)이다. Ⅲ-Ⅴ 재료 층(116)은 핵형성 층(115) 상에 선택적으로 피착된다. Ⅲ-Ⅴ 재료 층(116)은 LEO 부분들(811, 812, 및 813)과 같은, LEO 부분들을 형성하기 위해, 메사 구조들(106 및 107) 외부에 측방향으로 성장한다. 도 23에 도시한 바와 같이, LEO 부분들(811, 812, 및 813)은 절연 층(111)과 직접 접촉하지 않고 메사 구조들(106 및 107) 위에 떠 있게 된다. 도 23에 도시한 바와 같이, LEO 부분들(811, 812, 및 813)은 공간(2311)과 같은 공간만큼 기판(101) 상의 절연 층(111)과 분리된다. 실시예에서, 절연 층(111)은 LEO 부분들(811, 812, 및 813) 아래에 있는 기판(101)의 부분들로부터 제거되고, 공간이 기판과 LEO 부분들 사이에 생성된다. 실시예에서, 공간이 메사 구조의 측벽의 노출된 부분의 높이와 핵형성 층(115)의 두께에 의해 정해진다. 실시예에서, 절연 층과 LEO 부분 사이의 공간(2311)은 약 150㎚ 내지 약 400㎚이다.
실시예에서, Ⅲ-Ⅴ 재료 층(116)은 위에 설명된 바와 같이, 선택적인 영역 에피택시를 사용하여 핵형성 층(115) 상에 국소적으로 성장한다. 실시예에서, 핵형성 층(115) 상에 성장한 Ⅲ-Ⅴ 재료 층은 위에 설명된 바와 같이, 온도, 압력과 같은, 에피택셜 성장 파라미터들 중 적어도 하나를 수정함으로써 절연 층(111) 위에 떠 있게 되도록 측방향으로 확장한다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)은 위에 설명된 바와 같이, 측방향 성장 속도에 대한 수직 성장 속도를 감소시키도록 성장 챔버 내에 화학적 원소들을 첨가함으로써 메사 구조들 외부에 떠 있게 되도록 측방향으로 확장한다. 도 23에 도시한 바와 같이, 디바이스 층(118)은 위에 설명된 바와 같이, Ⅲ-Ⅴ 재료 층(116) 위에 피착된다. 실시예에서, 엔헌스 이동도 층(도시되지 않음)이 위에 설명된 바와 같이, 디바이스 층(118)과 Ⅲ-Ⅴ 재료 층(116) 사이에 피착된다. 도 23에 도시한 바와 같이, 쓰레딩 전위들(124)은 메사 구조들(106 및 107)의 상부 표면에 대해 약 90도 각도로 Ⅲ-Ⅴ 재료 층(116)의 부분들을 가로질러 전달된다. LEO 부분들(811, 812, 및 813)을 가로질러서는 쓰레딩 전위들이 없다. 실시예에서, Ⅲ-Ⅴ 재료 층의 LEO 부분들은 쓰레딩 전위들이 없다. 실시예에서, 하부 절연체와 공간을 두고(by a space) 분리된 메사 구조들 외부의 광대역 갭 Ⅲ-Ⅴ 재료의 측방향 성장은 도 9에 도시된 구조에서 보다 훨씬 더 낮은 바디 누설 전류에 이르게 할 수 있다.
도 13은 한 실시예에 따른 메사 구조의 크기로부터의 결함 밀도의 의존성을 나타내기 위한 도 12에 도시된 구조의 부분의 단면도(1300)이다. 메사 구조(106)는 폭(126)을 갖는다. 메사 구조(106)는 다른 메사 구조(도시되지 않음)와 거리(109)만큼 분리된다. 실시예에서, GaN은 산화물 층 상에 측방향으로 성장하기 때문에, 그것은 낮은 결함 밀도 GaN 막들을 가져다 준다. 이것은 질화물들에서는 거의 수직으로(0001 방향을 따라) 쓰레드 업하여서 산화물 상에 측방향으로 과성장한 GaN에 대해 나타나지 않게 되는 전위 결함들의 성질 때문이다. 그러므로, 이 방식은 Si(100) 상의 GaN 에피 막들이 결함 밀도의 전체적인 감소에 이르게 한다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)의 전체 결함 밀도는 메사 구조의 크기(폭(126))와 거리(109)의 비에 의존한다. 실시예에서, 거리(109)가 약 100㎛이고, 폭(126)이 약 2㎛이면 GaN의 LEO 영역 내의 결함 밀도는 약 107㎝-2이고, 메사 구조 위의 GaN 층의 영역 내의 결함 밀도는 약 109㎝- 2이다. 그러므로, GaN 층 내의 평균 결함 밀도는 약 107㎝-2 내지 약 2×107㎝-2이다.
도 14는 한 실시예에 따라 절연 층(111) 상에 Ⅲ-Ⅴ 재료 층(116)의 LEO 부분들을 피착하는 장점들을 나타내기 위한 도 12에 도시된 구조의 부분의 단면도(1400)이다. 도 14에 도시한 바와 같이, 절연 층(111)(예를 들어, 산화물/질화물)은 실리콘 기판(102)의 손상을 방지할 수 있는 실리콘 기판(102)의 인접한 측벽(112)과 Ⅲ-Ⅴ 재료 층(예를 들어, GaN)이 직접 접촉하는 것을 방지하기 위한 라이너로서 작용한다.
실리콘 메사들 사이에 형성된 절연 층(예를 들어, 산화물/질화물 층)은 다음과 같은 적어도 2가지 장점을 제공한다: a) 절연 층은 GaN 트랜지스터가 Si 상에 형성되었더라면 있었을 것으로부터 GaN 트랜지스터 내의 바디 누설 전류를 감소시킨다. 즉, 절연 층(111)은 RF 응용들에서 사용된 실리콘-온-절연체 방식과 유사한 Ⅲ-Ⅴ 재료-온-절연체 방식을 제공한다. b) 절연 층은 Ⅲ-Ⅴ 재료의 측방향 에피택셜 과성장을 가능하게 한다. 이것은 도 15a와 관련하여 더 설명된다.
도 15a는 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 측방향 과성장을 나타내기 위한 도 14에 도시된 구조의 부분의 단면도(1500)이다. 실시예에서, Ⅲ-Ⅴ 재료 층(116)(예를 들어, GaN)이 절연 층(111)(예를 들어, 실리콘 산화물) 위에 성장할 때, {1-100} 패싯들(129)은 빨리 성장하여 나가고 {0001} 면들(128)이 성장하는 수직 성장과 반대되는 것으로 측방향 과성장이라고 한다. 질화물들 내의 전위들의 성질로 인해, 쓰레딩 전위 결함들(124)은 LEO GaN 영역 내에 존재하지 않으므로 실리콘 메사들 위의 영역 내에 효과적으로 "트랩"된다. 그러므로, LEO GaN 막들은 실질적으로 낮은 결함 밀도를 갖고 실질적으로 결함이 없는 반면, 메사 구조들 위에 성장한 GaN 층은 쓰레딩 전위들(124)을 갖고 결함 밀도는 약 1×109㎝-2 내지 약 8×109㎝-2이다.
도 16은 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 2개의 접근하는 LEO 부분들을 나타내기 위한 도 12와 유사한 단면도(1600)이다. 실시예에서, 메사 구조들(106 및 107) 내에 실리콘 기판(101)을 패터닝하면 다음의 장점들이 제공된다:
a) 실리콘 메사 구조의 배향, 크기, 및 형상은 Ⅲ-Ⅴ 재료 층(116)(예를 들어, GaN)의 측방향 에피택셜 과성장 및 Ⅲ-Ⅴ 재료 층(116)의 측방향 패싯들의 성장 속도들을 가능하게 하는 데 사용된다. 실리콘 메사 구조의 배향, 크기, 및 형상은 LEO 성장으로 인해 서로 접근하는, Ⅲ-Ⅴ 재료 층(116)의 2개의 부분들(130 및 131)을 이음매 없이 병합하기 위해 또한 중요하다. 실리콘 메사들(106 및 107)의 배향은 절연 층(111)(예를 들어, SiO2) 상에 과성장하는 부분들(130 및 131)의 Ⅲ-Ⅴ 재료(예를 들어, GaN) 패싯들이 이음매 없는 병합을 위해 실질적으로 수직 면들을 가질 것인지를 결정한다.
실리콘 메사들의 패터닝으로 인해 Ⅲ-Ⅴ 재료 층(116)(예를 들어, GaN)과 실리콘 기판(101) 사이의 부정합은 분할되어 연속하는 Si 기판 상에 성장한 GaN 막에 대해 발생된 열적 응력과 비교하여 감소된다. 이것은 애피택시 다음의 냉각 중에(during cool down post epitaxy) Si 상의 GaN 막에 발생된 인장 응력이 GaN 에피택셜 층에서의 표면 크랙 형성을 야기하는 정도로 클(대략 GPa) 수 있음에 따라 이점이다. 이것을 경감하기 위해, 전형적으로 복잡한 버퍼 층 스택들이 이 인장 응력에 대해 균형을 잡아 주는 데 사용된다(현재의 해결책). Si 기판을 메사 구조들 내에 패터닝하여 이 열적 응력을 감소시킴으로써, 이 복잡한 버퍼 층 스택들의 필요성이 제거된다. 이와 같이, 전체 버퍼 층 두께는 동일한 결함 밀도 및 실질적으로 제로 표면 크랙 밀도를 유지하면서 거의 반으로 될 수 있다.
도 17a는 한 실시예에 따른 평면 실리콘 기판 상에 성장한 Ⅲ-Ⅴ 재료 버퍼 층 스택의 단면도(1700)이다. 도 17a에 도시한 바와 같이, 평면 실리콘 기판(1701) 상에 성장한 두꺼운 Ⅲ-Ⅴ 재료 스택(1702)은 다중의 AlN/GaN 층들(예를 들어, AlN/GaN/AlN/GaN/AlN/GaN/AlN/GaN/AlN)을 포함한다. 전형적으로, Ⅲ-Ⅴ 재료 스택(1702)의 두께는 약 2.5미크론보다 크다.
도 17b는 한 실시예에 따라 도 17a에 도시된 구조들과 비교하여 감소된 버퍼 두께를 갖는 Si 메사들 상의 GaN의 성장을 나타내기 위한 도 12와 유사한 단면도(1710)이다. 도 17b에 도시한 바와 같이, GaN 층의 LEO 부분들(1712)은 메사 구조들 외부의 SiO2 절연 층 위에 발생된다. LEO 부분들(1712)은 도 17b에 도시한 바와 같이, 표면 크랙들이 실질적으로 없다. 도 17c는 도 17b에 도시된 구조의 부분(1711)의 원자력 현미경("AFM")도(1720)이다. 도 17c에 도시한 바와 같이, 부분(1711)은 다른 LEO 부분들과 이음매 없이 병합하기 위한 수직 면들이 있는 LEO 부분(1712)을 갖는다. AFM도는 측방향 과성장 및 LEO 영역들의 이음매 없는 병합에 의해 성장한 고 품질 GaN을 나타낸다. AFM도는 또한 매우 매끄러운 표면 및 제어된 GaN 과성장을 나타낸다. GaN 버퍼 두께는 도 17a에 도시된 평면 기판(1701) 상에 성장한 GaN 버퍼 스택의 두께와 비교하여 감소된다. 실시예에서, GaN 버퍼 두께는 약 1.1미크론이다.
도 18a는 한 실시예에 따른 평면 기판(1801) 상에 성장한 Ⅲ-Ⅴ 재료 스택 구조를 도시한 상부도(1800)이다. 이 구조는 약 4×109㎝-2의 결함 밀도를 갖는다. 도 18b는 한 실시예에 따른 메사 구조들 상에 성장한 Ⅲ-Ⅴ 재료 스택 구조를 도시한 상부도(1802)이다. 이 구조는 크랙 없는 영역들(1803 및 1804)을 갖는다. 도 18b에 도시한 바와 같이, 실리콘 메사들을 사용하여 GaN 재료들을 측방향으로 과성장시킴으로써, 크랙 없는 영역들이 생성되고, 더 얇은 GaN 스택들이 형성된다.
도 18c는 한 실시예에 따른 실리콘 메사들을 사용하여 성장한 GaN 트랜지스터에 대한 전류(1801) 대 전압(1812) 곡선들을 도시한 그래프(1820)이다. 그래프(1820)는 바디 누설 전류 곡선(1813), 게이트 전류 곡선(1814), 및 소스 전류 곡선(1815)을 도시한다. 도 18c에 도시한 바와 같이, 실리콘 메사들을 사용하여 성장한 GaN 트랜지스터의 바디 누설 전류(1813)는 매우 낮다(예를 들어, 1×10-12A 미만).
도 19a는 한 실시예에 따른 Ⅲ-Ⅴ 재료 층의 LEO 부분들의 이음매 없는 병합을 나타내기 위한 도 12와 유사한 단면도(1901)이다. 도 19a에 도시한 바와 같이, 구조의 부분(1902)은 메사 구조들 사이의 SiO2 층 위에 형성된 GaN 층의 LEO 부분을 포함한다. 도 19b는 주사 전자 현미경("SEM")에 의해 보여진 부분(1902)의 상부도(1903)이다. SEM도는 이음매 없는 병합으로 측방향으로 과성장한 GaN(1902)을 나타낸다. 정사각형들(1904)은 GaN이 성장하여 나가는 윈도우들을 나타낸다. 도 19c는 한 실시예에 따른 실리콘 메사들 사이의 절연 층 위에 측방향으로 성장한 GaN 재료의 부분들을 갖는 구조들의 상부도(1920)의 원자력 현미경("AFM") 이미지(1904)이다. 도 19c에 도시한 바와 같이, 2개의 메사들 사이에 형성된 GaN 재료의 2개의 LEO 부분들은 단일 부분(1905)으로 이음매 없이 병합된다.
도 20은 한 실시예에 따른 컴퓨팅 디바이스(2000)를 도시한다. 컴퓨팅 디바이스(2000)는 보드(2002)를 하우징한다. 보드(2002)는 프로세서(2001) 및 적어도 하나의 통신 칩(2004)을 포함하지만, 이들에 제한되지 않는 많은 소자들을 포함할 수 있다. 프로세서(2001)는 보드(2002)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서 적어도 하나의 통신 칩은 또한 보드(2002)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 적어도 하나의 통신 칩(2004)은 프로세서(2001)의 일부이다.
그것의 응용들에 따라, 컴퓨팅 디바이스(2000)는 보드(2002)에 물리적으로 및 전기적으로 결합되거나 되지 않을 수 있는 다른 소자들을 포함할 수 있다. 이들 다른 소자는 휘발성 메모리(2008)(예를 들어, DRAM), 비휘발성 메모리(2010)(예를 들어, ROM), 플래시 메모리와 같은 메모리, 그래픽 프로세서(2012), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(2006), 안테나(2016), 디스플레이, 예를 들어, 터치 스크린 디스플레이(2017), 디스플레이 제어기, 예를 들어 터치 스크린 제어기(2011), 배터리(2018), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 증폭기, 예를 들어, 전력 증폭기(2009), 전지구 위치 파악 시스템(GPS) 디바이스(2013), 나침반(2014), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(2015), 카메라(2003), 및 대량 저장 디바이스(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)(도시되지 않음) 등을 포함하지만, 이들로 제한되지 않는다.
통신 칩, 예를 들어, 통신 칩(2004)은 컴퓨팅 디바이스(2000)에 및 컴퓨팅 디바이스(2000)로부터의 데이터의 전달을 위한 무선 통신들을 인에이블할 수 있다. 용어 "무선" 및 그 파생어는 비고체 매체를 통해 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어가 관련된 디바이스들이 어떤 유선들을 포함하지 않는다는 것을 함축하지 않지만, 일부 실시예들에서는 그렇지 않을 수 있다. 통신 칩(2004)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼류션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정된 기타 무선 프로토콜들을 포함하지만, 이들로 제한되지 않는 많은 무선 표준들 및 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 디바이스(2000)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 통신 칩(2004)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용될 수 있고 통신 칩(2036)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다.
적어도 일부 실시예들에서, 컴퓨팅 디바이스(2000)의 프로세서(2001)는 여기에 설명된 바와 같이 실리콘 웨이퍼 상의 Si CMoS와 공동 집적화된 Ⅲ-Ⅴ 디바이스들을 갖는 집적 회로 다이를 포함한다. 프로세서의 집적 회로 다이는 여기에 설명된 것과 같이 트랜지스터들 또는 금속 상호접속들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 부분 및/또는 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 전자 데이터를 변환하기 위한 메모리를 말할 수 있다. 통신 칩(2005)은 또한 여기에 설명된 실시예들에 따라 실리콘 웨이퍼 상에 Si CMoS 디바이스들과 공동 집적화된 Ⅲ-Ⅴ 디바이스들을 갖는 집적 회로를 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(2000) 내에 하우징된 다른 소자는 여기에 설명된 실시예들에 따라 실리콘 웨이퍼 상에 Si CMoS 디바이스들과 공동 집적화된 Ⅲ-Ⅴ 디바이스들을 갖는 집적 회로 다이를 포함할 수 있다.
한 구현에 따라, 통신 칩의 집적 회로는 여기에 설명된 것과 같은, 트랜지스터들 및 금속 상호접속들과 같은 하나 이상의 디바이스를 포함한다. 다양한 구현들에서, 컴퓨팅 디바이스(2000)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(2000)는 데이터를 처리하는 기타 전자 디바이스일 수 있다.
다음의 예들은 추가 실시예들에 관한 것이다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 등각으로 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계 - 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 상에 측방향으로 성장함 -; 및 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층 상에 디바이스 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 Ⅲ-Ⅴ 재료 층은 GaN을 포함하고, 상기 기판은 실리콘을 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 절연 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 핵형성 층은 AlN을 포함한다.
전자 디바이스를 제조하는 방법은 기판 상에 절연 층을 피착하는 단계; 상기 기판 상에 상기 절연 층을 패터닝하는 단계; 상기 패터닝된 절연 층을 통해 상기 기판을 에칭하여 트렌치를 형성하는 단계; 상기 기판 상의 상기 트렌치 내의 복수의 메사 구조들 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 메사 구조들 외부의 상기 절연 층 위에 측방향으로 성장한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 하드 마스크 층을 피착하는 단계; 상기 하드 마스크 층을 패터닝하는 단계; 상기 패터닝된 하드 마스크를 통해 상기 기판을 에칭하여 복수의 메사 구조를 형성하는 단계; 상기 하드 마스크층을 제거하는 단계; 상기 기판 상의 상기 트렌치 내의 상기 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 메사 구조들 외부의 상기 절연 층 위에 측방향으로 성장한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 사이의 거리는 상기 Ⅲ-Ⅴ 재료 층의 상기 측방향 과성장 속도에 의해 결정된다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 절연 층은 상기 트렌치의 측벽을 덮는다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 핵형성 층 위에서 보다 상기 절연 층 위에서 더 빠르게 성장한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 중 적어도 하나는 정사각형 형상, 직사각형 형상, 또는 다각형 형상을 갖는다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 중 적어도 하나의 크기는 2미크론 내지 10미크론이다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내의 복수의 메사 구조 상에 절연 층을 피착하여 상기 메사 구조들 외부의 공간을 채우는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 성장하고, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 공간을 두고 상기 절연 층과 분리된다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장한다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층 - 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장함 -; 및 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층 상의 디바이스 층을 포함한다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, Ⅲ-Ⅴ 재료 층은 GaN을 포함하고, 상기 기판은 실리콘을 포함한다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 절연 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함한다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 핵형성 층은 AlN을 포함한다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 사이의 거리는 상기 Ⅲ-Ⅴ 재료 층의 측방향 과성장 속도에 의해 결정된다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 절연 층은 상기 트렌치의 측벽을 덮는다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 중 적어도 하나는 {0001} 결정 배향을 따라 정렬된다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 중 적어도 하나는 정사각형 형상, 직사각형 형상, 또는 다각형 형상을 갖는다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 메사 구조들 중 적어도 하나의 폭은 2미크론 내지 10미크론이고, 상기 메사 구조들 중 적어도 하나의 높이는 100나노미터 내지 200나노미터이다.
전자 디바이스를 제조하는 장치는 기판 상의 트렌치 내의 복수의 메사 구조 상의 절연 층으로서, 상기 메사 구조들 외부의 공간을 채우는 절연 층; 상기 메사 구조들 상의 핵형성 층; 및 상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하고, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 공간을 두고 상기 절연 층과 분리되고 상기 메사 구조들 중 적어도 하나의 높이는 100나노미터 내지 200나노미터이다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계; 및 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층 상에 디바이스 층을 피착하는 단계를 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 핵형성 층 위에서 보다 상기 제1 절연 층 위에서 더 빠르게 성장한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함하고, 상기 복수의 메사 구조들을 형성하는 단계는 상기 트렌치 내에 마스크 층을 피착하는 단계, 상기 마스크 층을 패터닝하는 단계; 및 상기 패터닝된 마스크 층을 통해 상기 기판을 에칭하는 단계를 포함한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함하고, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층에 직접 접촉한다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함하고, 상기 메사 구조들 중 적어도 하나는 정사각형 형상, 직사각형 형상, 또는 다각형 형상을 갖는다.
전자 디바이스를 제조하는 방법은 기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계; 상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계; 상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및 상기 제1 절연 층 위에 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 공간을 두고 상기 절연 층과 분리된다.

Claims (30)

  1. 전자 디바이스를 제조하는 방법으로서,
    기판 상의 트렌치 내에 하드 마스크 층을 피착하는 단계;
    상기 하드 마스크 층을 패터닝하는 단계;
    상기 패터닝된 하드 마스크 층을 통해 상기 기판을 에칭하여 복수의 메사 구조를 형성하는 단계;
    상기 하드 마스크 층을 제거하는 단계;
    상기 기판 상의 상기 트렌치 내의 상기 복수의 메사 구조 주위에 제1 절연 층을 등각으로 피착하는 단계;
    상기 메사 구조들 상에 핵형성 층을 피착하는 단계; 및
    상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계
    를 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층 위에 측방향으로 성장하는 방법.
  2. 제1항에 있어서, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층 상에 디바이스 층을 피착하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 Ⅲ-Ⅴ 재료 층은 갈륨 질화물을 포함하고, 기판은 실리콘을 포함하는 방법.
  4. 제1항에 있어서, 상기 제1 절연 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함하는 방법.
  5. 제1항에 있어서, 상기 핵형성 층은 AlN을 포함하는 방법.
  6. 제1항에 있어서,
    상기 기판 상에 제2 절연 층을 피착하는 단계;
    상기 제2 절연 층을 패터닝하는 단계; 및
    상기 패터닝된 제2 절연 층을 통해 상기 기판을 에칭하여 상기 트렌치를 형성하는 단계를 더 포함하는 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 제1 절연 층은 상기 트렌치의 측벽을 덮는 방법.
  9. 제1항에 있어서, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층에 직접 접촉하여 형성되는 방법.
  10. 제1항에 있어서, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 공간을 두고 상기 절연 층과 분리되는 방법.
  11. 전자 디바이스로서,
    기판 상의 트렌치 내의 복수의 메사 구조 - 상기 메사 구조들은 상기 기판 상의 상기 트랜치 내에 피착된 패터닝된 하드 마스크 층을 통해 상기 기판을 에칭함으로써 형성됨 - ;
    상기 메사 구조들 주위의 공간을 채우는 절연 층;
    상기 메사 구조들 상의 핵형성 층; 및
    상기 핵형성 층 상의 Ⅲ-Ⅴ 재료 층
    을 포함하고, 상기 Ⅲ-Ⅴ 재료 층은 상기 절연 층 위에 측방향으로 연장되는 전자 디바이스.
  12. 제11항에 있어서, 상기 측방향으로 연장된 Ⅲ-Ⅴ 재료 층 상의 디바이스 층을 더 포함하는 전자 디바이스.
  13. 제11항에 있어서, 상기 Ⅲ-Ⅴ 재료 층은 GaN을 포함하고 상기 메사 구조들은 실리콘을 포함하는 전자 디바이스.
  14. 제11항에 있어서, 상기 절연 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함하는 전자 디바이스.
  15. 제11항에 있어서, 상기 핵형성 층은 AlN을 포함하는 전자 디바이스.
  16. 제11항에 있어서, 상기 절연 층은 상기 트렌치의 측벽을 덮는 전자 디바이스.
  17. 제11항에 있어서, 상기 메사 구조들 중 적어도 하나는 {0001} 결정 배향을 따라 정렬되는 전자 디바이스.
  18. 제11항에 있어서, 상기 측방향으로 연장된 Ⅲ-Ⅴ 재료 층은 상기 절연 층에 직접 접촉하여 형성되는 전자 디바이스.
  19. 제11항에 있어서, 상기 측방향으로 연장된 Ⅲ-Ⅴ 재료 층은 상기 절연 층과 직접 접촉하지 않고 형성되는 전자 디바이스.
  20. 전자 디바이스를 제조하는 방법으로서,
    기판 상의 트렌치 내에 복수의 메사 구조를 형성하는 단계;
    상기 트렌치 내에 제1 절연 층을 등각으로 피착하는 단계;
    상기 메사 구조들 상에 핵형성 층을 피착하는 단계;
    상기 핵형성 층 상에 Ⅲ-Ⅴ 재료 층을 피착하는 단계; 및
    상기 제1 절연 층 위에서 상기 핵형성 층으로부터 상기 Ⅲ-Ⅴ 재료 층을 측방향으로 성장시키는 단계
    를 포함하고, 상기 복수의 메사 구조를 형성하는 단계는
    상기 트렌치 내에 마스크 층을 피착하는 단계;
    상기 마스크 층을 패터닝하는 단계; 및
    상기 패터닝된 마스크 층을 통해 상기 기판을 에칭하는 단계를 포함하는 방법.
  21. 제20항에 있어서, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층 상에 디바이스 층을 피착하는 단계를 더 포함하는 방법.
  22. 삭제
  23. 제20항에 있어서, 상기 측방향으로 성장한 Ⅲ-Ⅴ 재료 층은 상기 제1 절연 층과 직접 접촉하는 방법.
  24. 제20항에 있어서, 상기 Ⅲ-Ⅴ 재료 층은 공간을 두고 상기 절연 층과 분리되는 방법.
  25. 제20항에 있어서,
    상기 핵형성 층 바로 위에 있는 상기 Ⅲ-Ⅴ 재료 층의 부분들을 제거하여, 상기 제1 절연 층 바로 위에 있는 상기 Ⅲ-Ⅴ 재료 층의 부분들을 남겨 놓는 단계를 더 포함하는 방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
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