KR102532540B1 - 3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자 - Google Patents

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Abstract

실시예들은 제1 물질로 이루어진 기판; 상기 기판의 상부면 상에 형성된 절연층; 상기 기판을 향해 관통하는, 상기 절연층에 형성된 트렌치; 및 상기 트렌치에 배치된 시드층을 포함한 반도체 소자와 관련된다. 상기 시드층은 제2 물질로 이루어지고, 상기 제2 물질은 상기 제1 물질에 대해 격자 불일치(mismatch)하고, 상기 시드층은 상기 기판의 상부면과 비-평행하고 (111) 면의 <110> 방향에 평행한 제1 방향으로 적어도 부분적으로 연장된 스레딩 전위 및 제2 방향으로 적어도 부분적으로 연장된 스레딩 전위를 포함하고, 상기 스레딩 전위의 연장은 상기 트렌치의 측벽에서 종료된다.

Description

3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자{SEMICONDUCTOR DEVICE HAVING TRENCH STRUCTURE THAT SUPPRESSES PROPAGATION OF THREADING DISLOCATION TO UPPER LAYER}
실시예들은 시드층에서 스레딩 전위의 전파가 억제되는 반도체 소자에 관한 기술로서, 보다 상세하게는 시드층 내부에서 스레딩 전위의 밀도와 상부 채널층으로의 전파를 최소화하기 위한 트렌치 구조를 갖는 반도체 소자 및 이를 제조하는 방법에 관한 것이다.
집적 회로에는 트랜지스터와 같은 다양한 반도체 소자가 장착된다. 지난 몇십년 동안 반도체 소자의 크기를 감소시키는 다운 사이즈 스케일링은 반도체 소자의 집적 밀도를 증가시켜 반도체 산업의 성장에 크게 이바지하였다.
그러나, 이러한 다운 사이즈 스케일링은 수평 측면에서 사이즈를 축소시키는 것이었다. 최근에는 10nm 미만의 극소형 스케일 수준까지 사이즈가 축소되어, 더 이상 수평 측면에서 사이즈를 추가적으로 축소시키는 난이도가 급격히 증가하였다.
때문에 집적 밀도를 높이기 위해 수직으로 집적하는 3차원 집적 기술이 각광을 받고 있다.
3차원 집적 기술로는 TSV(Through Silicon Via) 및 모놀로식 3차원(Monolithic 3-Dimension; M3D) 적층의 두 가지 기술이 대두되고 있다.
그러나, TSV 공정은 낮은 배선 밀도, 높은 정렬 난이도, 또는 높은 비용과 공정 난이도를 갖는 문제가 있다.
한편, M3D 공정은 SOI(Silicon On Insulator) 구조를 형성하기 위한 공정을 응용하여 소자가 형성되어 있는 하부기판 위에 수백 nm급 채널층을 전사하는 방법 또는 에피를 성장하는 방법이다. 일반적으로 전사하는 방법을 사용할 때에는 이온주입(Ion implant), 웨이퍼 본딩(Wafer bonding), 어닐링(Annealing), CMP(Chemical Mechanical Polishing) 공정 등이 사용된다. 에피를 하부층 위에 성장할 경우, 전사 방법에 비해 대면적이 가능하다는 장점이 있지만 하부층과 상부층 사이에는 절연층이 존재하여 고결정질로 성장시키는 기술이 필요하다. 채널이 고결정질로 성장 가능할 경우, 에피 성장 방식을 이용한 M3D 공정은 TSV 공정의 단점을 적어도 일부 보완한다.
고결정질의 상부 채널층에 성장시키기 위해서는 하부 소자층과의 절연을 위한 절연층 상에 형성시켜야 한다. 하지만, 비정질의 층간절연재료 상에 고결정질의 상부 채널층을 성장하는 것은 매우 어렵기 때문에 상부 채널층과 하부기판 사이를 연결하는 시드층을 이용하여 하부 기판의 결정성과 표면 방위(surface orientation)가 상부 채널층 성장 시에 전이 되도록해야 한다.
그러나, Si와 격자 상수가 다른 물질로 시드층을 성장할 경우, 전위(dislocation)가 형성된다. 전위는 시드층과 Si 기판 사이의 계면에서 형성되는 불합치 전위(misfit dislocation) 및 하부 기판으로부터 상부로 연장되는 스레딩 전위(threading dislocation)를 포함한다. 상기 스레딩 전위가 상부 채널층까지 연장되면 채널층에 결함(defect)으로 작용하여 소자 제작을 방해하거나 또는 소자 성능을 저하시킨다.
따라서, 고결정질의 채널층을 성장하기 위해서는, 시드층에서의 전위의 밀도(특히, 스레딩 전위의 밀도)를 최소화하고 상부 채널층으로의 전파를 최소화하는 것이 요구된다.
특허등록공보 제10-1587430호 (2016.01.15.)
본 발명의 실시예들에 따르면, 고결정질의 채널층을 형성하기 위해, 시드층에서 스레딩 전위의 밀도를 최소화하기 위한 트렌치 구조를 갖는 반도체 소자를 제공한다.
본 발명의 일 측면에 따른 반도체 소자는, 제1 물질로 이루어진 기판; 상기 기판의 상부면 상에 형성된 절연층; 상기 기판을 향해 관통하는, 상기 절연층에 형성된 트렌치; 및 상기 트렌치에 배치된 시드층을 포함할 수도 있다. 상기 시드층은 제2 물질로 이루어지고, 상기 제2 물질은 상기 제1 물질에 대해 격자 불일치(mismatch)하고, 상기 시드층은 상기 기판의 상부면과 비-평행하고 (111) 면의 <110> 방향에 평행한 제1 방향으로 적어도 부분적으로 연장된 스레딩 전위 및 제2 방향으로 적어도 부분적으로 연장된 스레딩 전위를 포함하고, 상기 스레딩 전위의 연장은 상기 트렌치의 측벽에서 종료된다.
일 실시예예서, 상기 트렌치는 1.37 이상의 제1 측면비 및 제2 측면비를 각각 갖도록 구성될 수도 있다. 상기 제1 측면비는 상기 제1 방향의 단면에서 일 측벽의 높이와 측벽 간의 폭의 비(ratio)이고, 상기 제2 측면비는 상기 제2 방향의 단면에서 일 측면의 높이와 측벽 간의 폭의 비이다.
일 실시예예서, 상기 트렌치는 1.8 이상의 제1 측면비 및 제2 측면비를 각각 갖도록 구성될 수도 있다.
일 실시예예서, 상기 트렌치의 평면은 원형, 타원형, 또는 다각형일 수도 있다.
일 실시예예서, 상기 트렌치는 해당 평면에 평행한 가상의 선이 상기 제1 방향 또는 제2 방향과 비-평행한 평면을 가질 수도 있다.
일 실시예예서, 상기 트렌치에서 해당 평면에 평행한 가상의 선과 상기 제1 방향 또는 제2 방향의 각도는 45°일 수도 있다.
일 실시예예서, 상기 제2 물질은 SixGe1-x, Ge, 3-5족 화합물, 2-6족 화합물 중 적어도 하나를 포함할 수도 있다.
일 실시예예서, 상기 제1 물질은 Si를 포함한 물질로 이루어질 수도 있다.
일 실시예예서, 상기 제2 물질은 Si를 포함한 물질로 이루어질 수도 있다.
일 실시예예서, 상기 제1 물질은 Si를 포함한 물질로 이루어질 수도 있다.
상술한 실시예들에 따른 반도체 소자는 하나 이상의 다른 트렌치; 및 하나 이상의 다른 시드층을 더 포함할 수도 있다. 상기 절연층에 형성된 복수의 트렌치는 서로 이격 배치된다.
일 실싱상기 복수의 트렌치는 상기 제1 방향 또는 제2 방향으로 이격 배열될 수도 있다.
일 실시예에서, 라인을 따라 이격 배열된 트렌치 중에서 일 트렌치와 다른 일 트렌치는 평면 배치 및 형태 중 적어도 하나가 서로 상이할 수도 있다.
본 발명의 일 측면에 따른 반도체 소자는 기판의 표면 상의 시드층에서 (111)면의 <110>방향에 평행한 제1 방향의 스레딩 전위 및 제2 방향의 스레딩 변위가 채널층으로 연장되는 것을 방지하는 트렌치 구조를 가진다.
특히, 이 트렌치는 상기 반도체 소자의 단면에서 시드층의 가로와 세로 길이의 비(즉, 측면비(aspect ratio))가 작은 경우에도 스레딩 전위의 전파가 상부 채널층으로 전파되는 밀도(즉, 전위 밀도)를 감소시킨다.
본 발명 또는 종래 기술의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예에 대한 설명에서 필요한 도면이 아래에서 간단히 소개된다. 하나 이상의 도면에서 도시된 유사한 요소를 식별하기 위해 동일한 참조 번호가 사용된다. 아래의 도면들은 본 명세서의 실시예를 설명하기 목적일 뿐 한정의 목적이 아니라는 것으로 이해되어야 한다. 또한, 설명의 명료성을 위해 아래의 도면들에서 과장, 생략 등 다양한 변형이 적용된 일부 요소들이 도시될 수 있다.
도 1은, 본 발명의 일 실시예에 따른, 트렌치를 갖는 반도체 소자의 투명 사시도이다.
도 2a는, 제1 방향에서 바라본, 스레딩 전위를 포함한 도 1의 반도체 소자의 측단면도이고, 도 2b는, 제2 방향에서 바라본, 스레딩 전위를 포함한 도 1의 반도체 소자의 측단면도이다.
도 3a는 도 2의 트렌치에 형성된 시드층을 포함한 반도체 소자의 제1 방향의 측단면도이고, 도 3b는 도 2의 트렌치에 형성된 시드층을 포함한 반도체 소자의 제2 방향의 측단면도이다.
도 4는, 본 발명의 일 실시예에 따른, 측면비와 연장 각도의 관계를 설명하는 도면이다.
도 5는, 도 3의 반도체 소자의 평면도이다.
도 6은, 본 발명의 다른 일 실시예에 따른, 틸트형 트렌치를 포함한 반도체 소자의 평면도이다.
도 7은, 도 6의 반도체 소자와 도 5의 반도체 소자의 억제 성능을 비교한 도면이다.
도 8은, 본 발명의 일 실시예에 따른, 다수의 트렌치를 포함한 반도체 소자의 투명 사시도이다.
도 9는, 도 1의 반도체 소자의 제조 방법의 흐름도이다.
"아래", "위" 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 "아래"에 있는 것으로 설명된 어느 부분들은 다른 부분들의 "위"에 있는 것으로 설명된다. 따라서 "아래"라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90° 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 "바로 위에" 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은, 본 발명의 일 실시예에 따른, 트렌치를 갖는 반도체 소자의 투명 사시도이다.
도 1을 참조하면, 상기 반도체 소자(1)는 기판(10); 절연층(20); 트렌치(30); 및 시드층(40)을 포함한다. 일부 실시예들에서, 상기 반도체 소자(1)는 채널층(미도시)을 더 포함할 수도 있다.
상기 기판(10)은 Si을 포함하거나, 또는 SixGe1-x, Ge, 3-5족 화합물, 및 2-6족 화합물로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 2이상의 조합을 포함할 수도 있다. 상기 3-5족 화합물은 주기율표 상의 3족과 5족 원소가 포함된 화합물로서, 예를 들어 GaP, GaAs, InAS, AlAs, InP, InSb, AlSb 등과 같은 화합물일 수도 있다.
절연층(20)은 상기 기판(10) 상에 형성된다. 상기 절연층(20)은 다양한 유전물질(dielectric material)을 포함한다. 상기 절연층(20)은, 예를 들어 SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 2이상의 조합을 포함할 수도 있으나, 이에 제한되진 않는다.
일 실시예에서, 상기 절연층(20)은 트렌치(30)의 구조를 정의한다. 절연층(20)은 트렌치(30)의 측벽(sidewall)을 제공한다. 절연층(20)에 의해 정의된 트렌치(30)에 대해서는 아래의 도 2 내지 도 4를 참조하여 보다 상세하게 서술한다.
도 2a는, 도 1의 일 측선(a)으로 자른 트렌치의 측단면도이고, 도 2b는, 도 1의 다른 일 측선(b)으로 자른 트렌치의 단면도이다.
도 1 및 도 2를 참조하면, 상기 트렌치(30)는 절연층(20)의 측벽을 외부로 노출시키고, 임의의 물질이 채워질 경우 해당 물질과 기판이 계면을 형성 가능한 측단면 형태를 가진다.
상기 트렌치(30)는 상기 절연층(20)의 상부면으로부터 기판을 향한 내부로 적어도 일부가 관통된, 개구(opening) 형태를 가진다.
상기 트렌치(30)의 평면은 절연층(20)에 의해 둘러쌓여진, 임의의 형태를 가진다. 이러한 트렌치(30)는, 상기 기판(10)의 상부면 상의 제1 방향(도 1의 a)에 평행한 단면에서 도 2a에 도시된 바와 같이, 제1 방향으로 대향하도록 배치된 측벽(31h1, 31h2)을 가진다. 또한, 상기 트렌치(30)는, 상기 기판(10)의 상부면 상의 제2 방향(도1의 b)에 평행한 단면에서 도 2b에 도시된 바와 같이 제2 방향으로 대향하도록 배치된 측벽(30v1, 30v2)을 가진다.
상기 제2 방향은 상기 기판(10)의 상부면 상에서 상기 제1 방향과 비-평행한 방향이다. 일 예시에서, 상기 제1 방향은 상기 기판(10)의 상부면 상의 수평 방향이고, 상기 제2 방향은 상기 기판(10)의 상부면 상의 수직 방향이다. 여기서, 기판(10)의 상부면 상의 수평/수직 방향은 기판(10) 상부면에 임의의 물질을 성장시킬 경우 상부면을 기준으로 2차원 표면의 [110] 방향 중에서 수평/수직 방향을 의미한다. 상기 트렌치(30)는 제1 방향으로 대향한 측벽(30h1, 30h2) 사이의 간격(Dh) 및 제2 방향으로 대향한 측벽(30v1, 30v2) 사이의 간격(Dv)를 가진다. 상기 간격(Dv)은 제2 방향에 평행한, 절연층(20)의 일 측으로부터 타 측 사이의 간격 보다 작다.
즉, 상기 반도체 소자(1)는 절연층(20)의 일 측으로부터 타 측으로 연장되지 않은, 비-라인 형태의 트렌치(30)를 적어도 하나 포함한다.
일 실시예에서, 상기 트렌치(30)의 평면은 원형, 타원형 또는 다각형일 수도 있다. 일 예시에서, 상기 트렌치(30)는 직사각형 또는 정사각형의 형태를 평면으로 가진다.
일부 실시예들에서, 상기 트렌치(30)는 상기 제1 방향 또는 제2 방향에 평행한 높이를 갖는 직사각형 또는 정사각형 형태를 평면으로 가질 수도 있다. 상기 일 예시를 다시 참조하면, 상기 트렌치(30)의 평면이 정사각형일 경우, 상기 정사각형의 가로 방향은 상기 제1 방향이고, 상기 정사각형의 세로 방향은 상기 제2 방향일 수도 있다.
다른 일부 실시예들에서, 상기 트렌치(30)는 상기 제1 방향 또는 제2 방향에 비-평행한 방향을 일 단과 타 단 사이의 방향(예컨대, 높이 방향)으로 갖는 상기 직사각형 또는 정사각형 형태를 평면으로 가질 수도 있다. 이에 대해서는 아래의 도 6을 참조하여 보다 상세하게 서술한다.
상기 트렌치(30)의 높이는 절연층(20)의 두께에 의해 정의되는 것으로서, 상기 트렌치20의 높이는 계면으로부터 상기 절연층(20)의 상부면까지이다.
상기 트렌치(30)의 높이와 단면 폭(gap)은 제1 측면비 및 제2 측면비를 가진다. 상기 제1 측면비는 도 2a의 제1 방향의 단면에서 측벽(31h1 또는 31h2)의 높이와 측벽(31h1 및 31h2) 사이의 폭의 비(ratio)이다. 상기 제2 측면비는 도 2b의 제2 방향의 단면에서 측벽(31v1 또는 31v2)의 높이와 측벽(31v1 및 31v2) 사이의 폭의 비이다.
즉, 트렌치(30)에서 제1 방향의 높이는 제1 측면비에 의해 설계되고 제2 방향의 높이는 제2 측면비에 의해 설계된다.
상기 트렌치(30)의 높이를 결정하는 측면비에 대해서는 아래의 도 3 내지 도 5를 참조하여 보다 상세하게 서술한다.
상기 시드층(40)은 트렌치(30)에 배치된다. 상기 시드층(40)은 상기 기판(10)에 포함된 제1 물질에 대해 격자 불일치(mismatch)한 제2 물질을 포함한다. 상기 제2 물질은 상기 시드층(40) 상에 형성될 채널층(미도시)을 성장시키는데 사용된다.
일 실시예에서, 상기 기판(10)이 상기 제1 물질로서 Si를 포함할 수도 있다. 그러면, 상기 시드층(40)은 상기 Si와 격자 불일치한 물질을 상기 제2 물질로서 포함한다. 예를 들어, 상기 시드층(40)은, SixGe1-x, Ge, 3-5족 화합물, 및 2-6족 화합물로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 2이상의 조합을 포함할 수도 있으나, 이에 제한되진 않는다.
다른 일 실시예에서, 상기 시드층(40)이 상기 제2 물질로서 Si를 포함할 수도 있다. 그러면, 상기 기판(10)은 상기 Si와 격자 불일치한 물질을 상기 제1 물질로서 포함한다. 예를 들어, 상기 기판(10)은 SixGe1-x, Ge, 3-5족 화합물, 및 2-6족 화합물로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들의 2이상의 조합을 포함할 수도 있으나, 이에 제한되진 않는다.
이러한 격자 불일치로 인해, 상기 시드층(40) 및 기판(10)을 포함한 반도체 소자(1)는 전위를 포함한다. 상기 전위는 불합치 전위(misfit dislocation) 및 스레딩 전위(threading dislocation)를 포함한다.
상기 불합치 전위는 시드층(40)과 기판(10) 사이의 계면에서 형성된다.
반면, 상기 스레딩 전위는 상기 불합치 전위의 끝단으로부터 상기 기판(10)의 상부면과 비-평행(non-paralle)하게 전파하는 형태로 형성된다. 즉, 상기 스레딩 전위는 상기 기판(10)의 상부면을 기준으로 수직 방향으로 연장된다. 예를 들어, 상기 스레딩 전위의 연장 방향은 측벽 방향의 성분을 가진다.
상기 스레딩 전위는 3차원 구조 상에서 <111> 방향으로 형성되는 불합치 전위의 끝단에서 (111)면의 <110> 방향에 평행한 제1 방향 또는 제2 방향으로 적어도 부분적으로 전파된다. 상기 스레딩 전위는 상기 기판(10)의 상부면으로 사영(projection)할 경우, 상기 2차원의 [110] 방향 중에서 제1 방향의 순방향 또는 역방향으로 연장되거나 또는 상기 제2 방향의 순방향 또는 역방향으로 연장된다. 즉, 상기 시드층(40)은 상기 기판(10)의 상부면으로 사영(projection)하면 상기 기판(10)의 상부면에서 [110] 방향을 따라, 아래의 도 5에 도시된, 상하좌우 4가지 방향으로 연장되는 상기 스레딩 전위를 포함한다. 이하 설명의 명료성을 위해, 사영했을 경우 제1 방향을 따라 연장되는 스레딩 전위를 제1 스레딩 전위로 지칭하고, 제2 방향으로 연장되는 스레딩 전위를 제2 스레딩 전위로 지칭하여 본 발명을 보다 상세하게 서술한다.
상기 트렌치(30)는 상기 시드층(40) 내 제1 스레딩 전위 및 제2 스레딩 전위가 상기 트렌치(30)의 평면 영역을 통과하여 상기 시드층(40) 상의 채널층에 접촉하는 것이 방지하기 위한 제1 측면비 및 제2 측면비를 각각 갖도록 구성된다.
상기 측면비는 제1방향이 기준이면 상기 제1 방향에 수직인 높이를 갖는 측벽과 상기 제1 방향에 평행하게 대향하도록 배치된 측벽 간격의 비를 의미한다.
즉, 트렌치(30)는 제1 스레딩 전위 및 제2 스레딩 전위가 상부층(예컨대, 채널층)으로 전파하는 밀도를 상대적으로 감소하기 위한 측면비를 가진다. 즉, 트렌치(30)는 제1 스레딩 전위 및 제2 스레딩 전위 모두를 억제하는 확률이 증가하는 구조를 가진다.
측면비에 의해 스레딩 전위의 연장이 측벽(31)에서 종료되는 것이 결정된다.
도 3a는 도 2의 트렌치에 형성된 시드층을 포함한 반도체 소자의 제1 방향의 측단면도이고, 도 3b는 도 2의 트렌치에 형성된 시드층을 포함한 반도체 소자의 제2 방향의 측단면도이다.
도 3a를 참조하면, 상기 트렌치(30)는, 제1 방향으로 연장된, 상기 기판(10)의 상부면에 비-평행한 제1 스레딩 전위가 측벽(31h1 또는 31h2)에서 연장이 종료되는 제1 측면비를 가진다.
또한 도 3b를 참조하면, 상기 트렌치(30)는, 제2 방향으로 연장된, 상기 기판(10)의 상부면에 비-평행한 제2 스레딩 전위가 측벽(31v1 또는 31v2)에서 연장이 종료되기 위한 제2 측면비를 가진다.
시드층(40)에 포함된 전체 제1 스레딩 전위 및 제2 스레딩 전위 중 시드층(40) 내부에서 자연스럽게 형성이 종료된 (즉, 시드층(40) 내에서 연장이 종료된) 일부를 제외한 나머지 상기 제1 스레딩 전위 및 제2 스레딩 전위 전부는 상기 트렌치(30)의 측벽을 이루는 (110)면 중 적어도 하나에 의해 연장이 종료된다.
이러한 역할을 하는 상기 트렌치(30)의 제1 측면비 및 제2 측면비는 시드층(40)의 제2 물질 특성 및 기판(10)의 제1 물질 특성에 의존한다. 스레딩 전위의 연장 각도는 격자 불일치에 따라 경향성을 갖기 때문이다. 여기서, 스레딩 전위의 연장 각도는 도 3a 및 도 3b와 같이 제1 방향 또는 제2방향으로 상기 반도체 소자(1)를 절단한 측단면에서 기판(10)의 상부면과 스레딩 전위의 연장 방향 사이의 각도를 나타낸다.
상기 제1 측면비 및 제2 측면비는 해당 단면 방향에서의 연장 각도에 기초하여 설계된다.
도 4는, 본 발명의 일 실시예에 따른, 측면비와 연장 각도의 관계를 설명하는 도면이다.
도 4를 참조하면, 제1 측면비 및 제2 측면비 각각은 다음의 수학식으로 표현된다.
[수학식 1]
h>d*tanθ
상기 h는 해당 측벽의 높이, d는 측벽 사이의 폭의 거리, 그리고θ는 연장 각도를 나타낸다. 상기 연장각도θ는 제1 물질 및 제2 물질을 각각 포함한 기판(10)과 시드층(40)의 조합에서 형성 가능한 스레딩 전위의 연장 각도이다.
스레딩 전위의 연장 각도는 최대 60°이고, 일반적으로 54° 내지 55° 범위의 각도를 주로 가진다.
일 실시예에서, 상기 트렌치(30)는 1.3 이상의 (예컨대, 1.37) 제1 측면비 및 제2 측면비를 가질 수도 있다. 그러면, 55° 또는 54° 이하의 연장 각도로 전파하는 제1 스레딩 전위 및 제2 스레딩 전위가 트렌치(30)의 측벽(31)에서 종료된다.
다른 일 실시예에서, 상기 트렌치(30)는 1.74 이상의 제1 측면비 및 제2 측면비를 가질 수도 있다. 그러면, 55° 이하의 연장 각도로 전파하는 제1 스레딩 전위 및 제2 스레딩 전위가 트렌치(30)의 측벽(31)에서 종료된다.
또 다른 일 실시예에서, 상기 트렌치(30)는 1.8 이상의 제1 측면비 및 제2 측면비를 가질 수도 있다. 그러면, 트렌치(30)는 60° 이하의 연장 각도로 전파하는 제1 스레딩 전위 및 제2 스레딩 전위가 트렌치(30)의 측벽(31)에서 종료된다.
예를 들어, 스레딩 전위의 연장 각도는 54.7°일 수도 있다. 그러면, 트렌치(30)는 제1 스레딩 전위 및 제2 스레딩 전위를 모두 억제하기 위해, 1.41 이상의 값을 갖는 제1 측면비 및 제2 측면비로 구성된다.
그러나, 상기 트렌치(30)의 측면비는 무한히 증가하지 않고, 일반적인 절연체(20)의 두께와 유사하거나, 보다 작은 두께를 갖기 위한 범위를 가진다.
대안적으로, 상기 트렌치(30)의 제1 측면비 및 제2 측면비는 서로 상이할 수도 있다. 예를 들어, 상기 제1 측면비는 1.8이고, 상기 제2 측면비는 1.41일 수도 있다.
도 5는, 도 3의 반도체 소자의 평면도이다.
트렌치(30)는 전술한 제1 및 제2 측면비를 모두 갖도록 구성됨으로써, 도 4 및 5에 도시된 바와 같이 제1 스레딩 전위 및 제2 스레딩 전위 모두를 측벽(31)에서 종료시키고, 상부 채널층으로 전파되는 것을 억제할 수 있다.
이와 같이, 제1 스레딩 전위 및 제2 스레딩 전위 모두를 억제 가능하기 때문에, 상기 반도체 소자(1)에서는 스레딩 전위가 상부층(예컨대, 채널층)으로 전파하는 것을 억제할 확률이 특정 단방향의 스레딩 전위만을 억제 가능한 경우 대비 적어도 50% 증가한다.
즉, 절연층 두께가 동일한 조건 하에서, 상기 도 5의 반도체 소자는 단방향의 스레딩 전위만을 억제 가능한 경우 대비 시드층(40)의 상단에 존재할 스레딩 전위의 형성 확률이 대략 50% 정도로 감소한다.
또한, 시드층(40)의 상단에 동일한 스레딩 전위 밀도를 갖는 것으로 가정하면, 상기 도 5의 반도체 소자는 단방향의 스레딩 전위만을 억제 가능한 경우 대비 절연층(30)을 상대적으로 얇게 제작 가능하다. 예를 들어, 대략 50%까지 절연층(30)의 두께를 얇게 해도 단방향의 스레딩 전위만을 억제 가능한 경우와 동일한 정도로 상기 상단의 스레딩 전위 밀도를 갖는 도 5의 반도체 소자를 설계할 수 있다.
그 결과, 동일한 품질(즉, 동일한 스레딩 전위 밀도)를 얻기 위해서 단방향의 스레딩 전위만을 억제 가능한 경우 대비 상대적으로 얇은 두께의 절연층(20)을 갖기 때문에, 상기 도 5의 반도체 소자(1)는 에피 성장 공정이 보다 쉬워지고, 또한 상하부층 간의 연결 거리가 짧아지게 되어 RC 지연(delay)가 감소하고, 결국 전체적인 회로의 성능을 향상시킬 수 있다.
도 6은, 본 발명의 다른 일 실시예에 따른, 틸트형 트렌치를 포함한 반도체 소자의 평면도이고, 도 7은, 도 6의 반도체 소자와 도 5의 반도체 소자의 억제 성능을 비교한 도면이다.
도 6을 참조하면, 상기 다각형 평면의 트렌치(30)는 해당 평면에 평행한 가상의 선이 제1 방향 또는 제2 방향과 비-평행한 평면을 가진다. 예를 들어, 트렌치(30)는 해당 사각형 평면의 일 측이 제1 방향 또는 제2 방향과 비-평행한 사각형 평면을 가진다. 즉, 도 6의 각도 α가 0°가 아닐 수도 있다.
또는, 트렌치(30)가 타원형 평면을 갖는 경우, 상기 가상의 선은 타원의 중심을 지나는 일 선일 수도 있다. 예를 들어, 상기 가상의 선은 타원의 장축 또는 단축 상의 선일 수도 있다. 그러면, 상기 트렌치(30)는 해당 타원 평면의 장축(또는 단축)이 제1 방향 또는 제2 방향과 비-평행한 타원 평면을 가진다.
전술한 바와 같이 스레딩 전위는 (111)면의 <110> 방향으로 형성되기 때문에 각도 α가 0°가 아니도록 트렌치(30)가 형성되면, 스레딩 전위를 기판(10)상에 사영한, <110> 방향으로 전파하는 연장 거리가 감소하는 영역이 증가한다.
도 7은, 도 6의 반도체 소자와 도 5의 반도체 소자의 억제 성능을 비교한 도면이다.
도 7에 도시된 바와 같이, 도 6의 트렌치(30)에서 제1 스레딩 전위 및 제2 스레딩 전위를 상기 기판(10)의 상부면 상에 사영한 길이가 도 5의 트렌치(30)에서 사영한 길이 보다 짧아질 확률이 증가한다.
즉, 동일한 면적에 대해서 스레딩 전위가 상부층(예컨대, 채널층)으로 전파하는 밀도는 더욱 감소하겨 결국, 전파를 억제하는 확률이 더욱 증가한다.
일부 실시예에서, 상기 트렌치(30)는 상기 가상 선과 제1 방향 또는 제2 방향과의 각도가 45°일 수도 있다. 예를 들어, 상기 트렌치(30)가 사각형일 경우 사각형의 일 측과 상기 제1 방향(또는 제2 방향)의 각도가 45°일 수도 있다. 상기 트렌치(30)가 타원형일 경우 타원의 장축(또는 단축)의 각도가 45°일 수도 있다.
그러면, [110] 방향으로 뻗어나가는 거리가 감소하는 영역이 최대가 되므로, 스레딩 전위가 상부층(예컨대, 채널층)으로 전파하는 것을 억제할 확률이 더욱 증가한다. 즉, 상기 실시예에서는 특정 단방향의 스레딩 전위만을 억제 가능한 경우 대비 스레딩 전위가 상부층(예컨대, 채널층)으로 전파하는 것을 억제할 확률이 50% 미만으로 더욱 감소할 수도 있다.
또한, 상기 반도체 소자(1)는 다수의 트렌치(30)를 포함할 수도 있다. 그러면, 상기 반도체 소자(1)는 각 트렌치(30)에 각각 배치된 다수의 시드층(40)을 포함할 수도 있다.
도 8은, 본 발명의 일 실시예에 따른, 다수의 트렌치를 포함한 반도체 소자의 투명 사시도이다.
도 8을 참조하면, 다수의 트렌치(30)는 각 트렌치(30)의 평면이 서로 중첩되는 영역을 포함하지 않도록 서로 이격 배치된다.
일 실시예에서, 상기 다수의 트렌치(30)는 제1 방향 및/또는 제2 방향을 따라 이격 배열될 수도 있다. 그러면, 상기 반도체 소자(1)는 각각의 라인을 따라 이격 배치된 트렌치(30) 서브 세트를 포함할 수도 있다.
또한, 각 라인을 따라 이격 배치된 트렌치(30) 서브 세트는 도 5의 평면 또는 도 6의 평면을 갖도록 구성될 수도 있다. 즉, 일 면이 제1 방향과 평행한 사각형 평면을 갖는 제1 트렌치(30)와 일 단면이 제1 방향과 비-평행한 제2 트렌치(30)가 동일한 라인을 따라 배치될 수도 있다. 즉, 동일한 라인 내에서도 일 트렌치(30)와 다른 일 트렌치(30)는 제1 방향 또는 제2 방향을 기준으로 갖는 배치 구조가 다를 수도 있다.
또한, 각 라인을 따라 이격 배치된 트렌치(30) 서브 세트는 서로 평면 형태가 상이한 트렌치(30)를 포함할 수도 있다. 예를 들어, 동일한 라인 내에서도 일 트렌치(30)는 원형, 다른 일 트렌치(30)는 사각형 패턴을 가질 수도 있다.
이와 같이, 각 라인을 따라 이격 배치된 트렌치(30) 서브 세트는 평면 배치 및 형태 중 적어도 하나가 서로 상이한 일 트렌치(30) 및 다른 일 트렌치(30)를 포함할 수도 있다.
이와 같이, 반도체 소자(1)는 제1 스레딩 전위 및 제2 스레딩 전위, 특히 제2 스레딩 전위가 상부층에 전파하는 것을 억제하도록 구성되고, 결국 상기 반도체 소자(1)를 사용하면 보다 고결정질의 채널층을 형성할 수 있다.
도 9는, 도 1의 반도체 소자의 제조 방법의 흐름도이다.
도 9를 참조하면, 상기 반도체 소자(1)의 제조 방법은: 제1 물질로 이루어진 기판(10) 상에 절연층(20)을 형성하는 단계(S910); 상기 절연층(20)에 트렌치(30)를 형성하는 단계(S920); 및 상기 트렌치(30)에 시드층(40)을 배치하는 단계(S930)를 포함한다. 또한, 상기 제조 방법은: 시드층(40) 상에 채널층을 형성하는 단계(S940)를 더 포함할 수도 있다.
트렌치(30)는 표면에서 단차를 만드는 다양한 공정에 의해 생성된다. 예를 들어 트렌치(30)는 절연층(20)을 패터닝 공정 처리하여 생성된다(S920).
상기 트렌치(30)가 마스크 기반 패터닝 공정에 의해 생성될 경우, 상기 마스크는 전술한 트렌치(30)의 평면을 갖기 위한 마스크 패턴을 포함한다. 이러한 패터닝 공정에 의해, 상기 트렌치(30)는 도 1 내지 도 8을 참조하여 서술한 측면비(즉, 제1 측면비 및 제2 측면비)를 갖도록 구성된다.
시드층(40)은 에피택시(epitaxy) 성장 방식으로 트렌치(30)에서 형성된다(S930). 상부층 성장을 위해 형성할 시드층(40)은 하부층의 고결정을 따라 설장된다. 이와 같은 평면 패턴을 갖는 반도체 소자(1)는 패턴의 정렬함에 있어서 하부층에 완성된 소자 및/또는 집적 회로를 고려하는 난이도가 상대적으로 감소한다. 이는 특정 단"?항?* 스레딩 전위만을 억제하는 패턴을 갖는 소자는 본 발명의 실시예들에 따른 반도체 소자(1) 대비 하부층의 완성된 소자 및/또는 집적 회로를 피하여 정렬(alignment) 및 설계를 해야하는 사실에 비추어 볼 때 명백하다. 또한, 상기 반도체 소자(1)를 사용하여 상부층의 소자 및/또는 집적 회로를 설계하는 측면에서도 마찬가지이다.
이와 같이, 상기 반도체 소자(1)의 제조 방법은 기존 CMOS와 같은 트랜지스터의 제조 기술을 그대로 사용하며, 패턴의 조절로 고결정질의 상부층(예컨대, 채널층) 성장을 성장시킬 수 있다. 그리고, 상부층 역시 기존의 공정 기술을 사용할 수 있어, 메모리 및 로직 소자 제작하는데 큰 범용성을 가진다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
1:반도체 소자
10: 기판
20: 절연층
30: 트렌치
31: 측벽
40: 시드층

Claims (13)

  1. 제1 물질로 이루어진 기판;
    상기 기판의 상부면 상에 형성된 절연층;
    상기 절연층의 상부면으로부터 상기 기판을 향한 내부로 적어도 일부가 관통된, 개구(opening) 형태를 가지며, 그 평면은 상기 절연층에 의해 둘러 쌓여지는 트렌치; 및
    상기 트렌치에 배치된 시드층을 포함하고,
    상기 시드층은 제2 물질로 이루어지고, 상기 제2 물질은 상기 제1 물질에 대해 격자 불일치(mismatch)하고, 상기 시드층은 상기 기판의 상부면과 비-평행하고 (111) 면의 <110> 방향에 평행한 제1 방향으로 적어도 부분적으로 연장된 스레딩 전위 및 제2 방향으로 적어도 부분적으로 연장된 스레딩 전위를 포함하고, 상기 스레딩 전위의 연장은 상기 트렌치의 측벽에서 종료되며,
    상기 트렌치는 상기 절연층에 복수개 형성되되, 각 트렌치의 평면이 서로 중첩되는 영역을 포함하지 않도록 서로 이격 배열되며,
    상기 복수의 트렌치는 상기 제1 방향 또는 제2 방향을 따라 이격 배열되어, 각 라인을 따라 이격 배치된 트렌치 서브 세트를 형성하고,
    각 라인을 따라 이격 배치된 트렌치 서브 세트는, 동일한 라인 내에서 각 트렌치의 배치 방향 및 평면 형태 중에서 적어도 하나가 서로 상이한 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 트렌치는 1.3 이상의 제1 측면비 및 제2 측면비를 각각 갖도록 구성되고,
    상기 제1 측면비는 상기 제1 방향의 단면에서 일 측벽의 높이와 측벽 간의 폭의 비(ratio)이고,
    상기 제2 측면비는 상기 제2 방향의 단면에서 일 측면의 높이와 측벽 간의 폭의 비인 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 트렌치는 1.8 이상의 제1 측면비 및 제2 측면비를 각각 갖도록 구성된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 트렌치의 평면은 원형, 타원형, 또는 다각형인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 트렌치는 해당 평면에 평행한 가상의 선이 상기 제1 방향 또는 제2 방향과 비-평행한 평면을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 트렌치에서 해당 평면에 평행한 가상의 선과 상기 제1 방향 또는 제2 방향의 각도는 45°인 것을 특징으로 하는 반도체 소자
  7. 제1항에 있어서,
    상기 제2 물질은 SixGe1-x, Ge, 3-5족 화합물, 2-6족 화합물 중 적어도 하나를 포함하는 반도체 소자
  8. 제7항에 있어서,
    상기 제1 물질은 Si를 포함한 물질로 이루어진 것을 특징으로 하는 반도체 소자
  9. 제1항에 있어서,
    상기 제2 물질은 Si를 포함한 물질로 이루어진 것을 특징으로 하는 반도체 소자
  10. 제9항에 있어서,
    상기 제1 물질은 Si를 포함한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049568A1 (en) 2005-05-17 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures with Reduced Dislocation Defect Densities and Related Methods for Device Fabrication
US9818819B2 (en) 2006-09-07 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US10680126B2 (en) 2007-04-09 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2595177A3 (en) * 2005-05-17 2013-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
CN105493239B (zh) * 2013-09-27 2018-11-06 英特尔公司 Ⅲ-Ⅴ器件在Si晶片上的集成
KR101587430B1 (ko) 2014-12-05 2016-01-22 (재)한국나노기술원 실리콘(001) 기판 상에 반도체 에피층 성장방법
US10163628B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Lattice-mismatched semiconductor substrates with defect reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110049568A1 (en) 2005-05-17 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-Mismatched Semiconductor Structures with Reduced Dislocation Defect Densities and Related Methods for Device Fabrication
US9818819B2 (en) 2006-09-07 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US10680126B2 (en) 2007-04-09 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon

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