KR101587430B1 - 실리콘(001) 기판 상에 반도체 에피층 성장방법 - Google Patents
실리콘(001) 기판 상에 반도체 에피층 성장방법 Download PDFInfo
- Publication number
- KR101587430B1 KR101587430B1 KR1020140174002A KR20140174002A KR101587430B1 KR 101587430 B1 KR101587430 B1 KR 101587430B1 KR 1020140174002 A KR1020140174002 A KR 1020140174002A KR 20140174002 A KR20140174002 A KR 20140174002A KR 101587430 B1 KR101587430 B1 KR 101587430B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- substrate
- pattern
- semiconductor
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 197
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 130
- 239000010703 silicon Substances 0.000 claims abstract description 129
- 238000000034 method Methods 0.000 claims abstract description 68
- 239000011810 insulating material Substances 0.000 claims abstract description 37
- 238000001039 wet etching Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 21
- 239000012212 insulator Substances 0.000 claims description 28
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 3
- 239000010432 diamond Substances 0.000 claims description 3
- WGPCGCOKHWGKJJ-UHFFFAOYSA-N sulfanylidenezinc Chemical compound [Zn]=S WGPCGCOKHWGKJJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052984 zinc sulfide Inorganic materials 0.000 claims description 2
- 230000035515 penetration Effects 0.000 abstract description 2
- 150000001875 compounds Chemical class 0.000 description 26
- 230000007547 defect Effects 0.000 description 22
- 238000005530 etching Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 3
- 238000010420 art technique Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 실리콘 기판 상에 고품위의 반도체 소자를 형성하는 방법에 관한 것으로서, 실리콘(001) 기판 상에 패터닝 공정을 통해 실리콘(001)면이 노출되도록 절연물에 의한 ART(Aspect Ratio Trapping)패턴을 형성하는 제1단계와, 상기 ART패턴 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제2단계와, 상기 절연물 하측에 실리콘(111)면의 노출이 진행됨에 따른 절연물과 실리콘 계면 상에 언더컷을 형성하는 제3단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제4단계를 포함하여 이루어진 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법을 기술적 요지로 한다. 이에 의해, 실리콘 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 반도체 소자를 제공할 수 있으며, 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있어 소자의 제조가 용이한 이점이 있다.
Description
본 발명은 실리콘 기판 상에 고품위의 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 실리콘 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 실리콘(001) 기판 상에 반도체 에피층 성장방법에 관한 것이다.
일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 화합물 반도체 센서, 태양전지, LED 등이 있다.
일반적으로 반도체 소자는 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시키는 구조로 형성되어 있다.
이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자는 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.
그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 결함, 특히 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.
이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.
버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 실리콘 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.
최근에는 이러한 관통전위 결함을 해소하기 위해 Aspect Ratio Trapping(이하에서는 "ART"라고 한다) 기술에 대한 연구가 진행되고 있다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻고자 하는 것이다.
ART 기술은 도 1에 도시된 바와 같이, Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 오픈된 트렌치(trench)를 형성한 후(도 1(a)), 상기 트렌치 및 산화막 상측에 화합물 반도체를 선택적으로 성장시켜(도 1(b)), 계면에서 발생하는 결함들을 트렌치 측벽 내부에 트랩시켜 상층부에 결함이 없는(defect free) 영역을 얻는 것이다.
일반적으로, Si(001) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 Si(001) 계면으로부터 대략 54.7°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 멈추게 되는 것이다(trap).
도 2는 종래의 ART 기술을 이용한 결함이 없는(defect free) 에피층 성장을 통해 제조된 반도체 소자에 관한 것(US7799592)으로서, 큐빅(cubic) 결정 구조를 가지는 Si(001) 기판 상에 큐빅 구조를 가진 화합물 반도체 또는 Ge 에피 성장 시 격자불일치에 의해 발생하는 결함(특히, 관통전위 결함)은 Si(001)면과 54.7°의 경사를 가지는 (111)면을 따라 전파되어 측벽의 STI에 트랩되는 형상을 이용하는 것이며, 이후에 성장되는 에피층(S3)은 결함이 없는 에피층을 성장시키게 되는 것이다.
그러나, 종래의 이러한 ART 기술은 오픈된 트렌치의 폭과 트렌치 측벽의 높이(산화막의 높이)의 비율에 따라 얻을 수 있는 결함이 없는(defect free) 영역의 면적이 달라지게 된다.
따라서, 넓은 면적의 관통전위가 없는 화합물 반도체 영역을 얻기 위해서는, 도 3에 도시된 바와 같이, 트렌치 측벽, SiO2와 같은 산화막의 높이가 매우 높아져야 하는데, 이러한 패턴 형성은 공정상 매우 어렵다. 즉, Si 기판 상에서의 소자와 ART 부위의 소자의 높이 차로 인하여 동시에 소자 제조 구현이 어려운 단점이 있다.
일반적으로, Logic 소자의 경우, multi-VT 소자를 사용하므로, 화합물 반도체 트랜지스터와 기존의 Si 트랜지스터의 동일 기판에서의 제조가 필요하게 되는데, 이러한 점은 기판(Si)에서의 높이가 매우 중요하게 작용하게 된다.
따라서, Si 기판 상에 SiO2의 높이를 낮출 필요성이 있으나, 종래에는 이러한 방안이 전무한 상태였다.
또한, SiO2의 높이보다 높게 Ⅲ-Ⅴ화합물 반도체를 성장시키게 되면(overgrowth), 트렌치 영역에서의 결함은 해소되나, 각 트렌치에서 성장한 Ⅲ-Ⅴ화합물 반도체 물질들이 만나면서 계면을 형성하게 되는데, 이는 또 다른 결함(예를 들면, 트윈(twin))을 발생시키게 된다(도 1(c)).
따라서, 기존의 ART 패턴의 폭에 해당되는 영역에서만 고품질의 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있으므로, 기존의 ART 기술은 고품질이면서 대면적 반도체 소자를 얻는 데는 현실적으로 어려운 단점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 고품위의 실리콘(001) 기판 상에 반도체 에피층 성장방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 반도체 에피층을 성장하는 방법에 있어서, 실리콘(001) 기판 상에 패터닝 공정을 통해 실리콘(001)면이 노출되도록 절연물에 의한 ART(Aspect Ratio Trapping)패턴을 형성하는 제1단계와, 상기 ART패턴 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제2단계와, 상기 절연물 하측에 실리콘(111)면의 노출이 진행됨에 따른 절연물과 실리콘 계면 상에 언더컷을 형성하는 제3단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제4단계를 포함하여 이루어진 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법을 기술적 요지로 한다.
또한, 상기 제1단계의 ART패턴의 형성은, 상기 실리콘(001) 기판 상에 절연물을 증착시키고, 상기 절연물을 패터닝하여 상기 실리콘 기판의 일부 영역을 노출시키는 형태로 형성하는 것이 바람직하다.
여기에서, 상기 AART패턴은, KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것이 바람직하다.
또한, 상기 제1단계의 ART패턴의 형성은, 상기 실리콘(001) 기판을 패터닝하여 절연물을 증착한 후, 과성장(overgrowth)된 절연물을 CMP 또는 건식식각에 의한 평탄화하고, 상기 ART패턴 영역을 제외한 실리콘(001) 기판 영역 상에 패터닝에 의한 제2절연물을 형성하여 마스킹하고, 습식 식각을 통해 상기 절연물 사이의 실리콘을 제거하여 형성하는 것이 바람직하다.
여기에서, 상기 AART패턴은, KOH 또는 TMAH에 의한 습식 식각 공정을 상기 ART패턴 형성 공정과 연속적으로 수행하여 형성하는 것이 바람직하다.
또한, 상기 제1단계의 ART패턴의 형성은, 상기 실리콘(001) 기판을 패터닝하여 절연물을 증착한 후, 전면을 건식 식각을 통해 절연물을 식각하여 실리콘 측벽에 절연물 스페이서(spacer) 형태로 형성하는 것이 바람직하다.
여기에서, 상기 AART패턴은, 전면에 노출된 실리콘 기판 표면에 패터닝에 의한 제2절연물을 증착하여 마스킹하고, KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것이 바람직하다.
또한, 상기 ART패턴은, 트렌치 또는 홀 형태로 형성되는 것이 바람직하다.
또한 상기 절연물은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것이 바람직하다.
또한, 상기 제4단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것이 바람직하며, 또한, 상기 제4단계는, 상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것이 바람직하다.
한편, 상기 반도체는, 실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질을 사용하는 것이 바람직하다.
본 발명은, 실리콘 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 제공하는 효과가 있다.
또한, 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴에 의하여, 반도체 에피층 성장 시, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있는 효과가 있다.
또한, 이에 의해 실리콘 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, 실리콘(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이한 효과가 있다.
따라서, 본 발명은 결함이 최소화된 고품위의 반도체 소자를 얻을 수 있으며, 이는 광소자 또는 전자소자와 같은 반도체 소자에 널리 활용될 것으로 기대된다.
도 1 내지 도 3 - 종래의 ART 기술에 따른 반도체 소자의 제작방법에 대한 모식도.
도 4 내지 도 6 - 본 발명의 실시예 1에 따른 모식도.
도 7 - 본 발명의 실시예 2에 따른 ART패턴 및 AART패턴 형성을 위한 모식도.
도 8 - 본 발명의 실시예 3에 따른 ART패턴 및 AART패턴 형성을 위한 모식도.
도 4 내지 도 6 - 본 발명의 실시예 1에 따른 모식도.
도 7 - 본 발명의 실시예 2에 따른 ART패턴 및 AART패턴 형성을 위한 모식도.
도 8 - 본 발명의 실시예 3에 따른 ART패턴 및 AART패턴 형성을 위한 모식도.
본 발명은 실리콘 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 실리콘 기판 상에 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 형성하는 방법에 관한 것이다.
구체적으로는, 실리콘 기판 상에 반도체 에피층을 성장하는 방법에 있어서, 실리콘(001) 기판 상에 패터닝 공정을 통해 실리콘(001)면이 노출되도록 절연물에 의한 ART(Aspect Ratio Trapping)패턴을 형성하는 제1단계와, 상기 ART패턴 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제2단계와, 상기 절연물 하측에 실리콘(111)면의 노출이 진행됨에 따른 절연물과 실리콘 계면 상에 언더컷을 형성하는 제3단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제4단계로 크게 이루어진다.
본 발명에서의 실리콘 기판 상에 성장되는 에피층은 실리콘과 동일한 결정구조인 다이아몬드 구조를 갖는 Ge, Ge-Si와 같은 반도체 물질을 사용하거나, Zinc Blende 구조를 가지는 모든 화합물 반도체를 사용할 수 있다. 화합물 반도체의 경우에는 주로 주기율표 상의 3족과 5족 원소가 포함된 Ⅲ-Ⅴ화합물 반도체를 이용하며, 예를 들어 GaP, GaAs, InAS, AlAs, InP, InSb, AlSb 등과 같은 화합물을 사용할 수 있다.
이러한 반도체를 이용한 본 발명에 따른 반도체 소자는 실리콘 기판(001) 상에 절연물에 의한 ART패턴에 의해 트렌치(trench) 또는 홀(hole)을 형성하고, 상기 ART패턴과 그 하부에 형성된 AART패턴으로 이루어진 트랩핑 패턴 영역 상측에 상기의 반도체를 에피텍셜(epitaxial)하게 성장시킨 에피층을 형성하는 것이다.
여기에서, 상기 반도체 소자는 FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED, 평판MOSFET(planar MOSFET) 등에 사용된다.
먼저, 본 발명에 따른 실리콘 기판은 일반적인 반도체 소자 제조 공정시 사용되는 실리콘 기판을 사용하되, (001) 면방향으로 성장 또는 폴리싱된 것을 준비한다.
일반적으로, ART(Aspect Ratio Trapping) 기술은 실리콘(001) 기판 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 실리콘(001) 계면으로부터 대략 54.7°각도((111) 방향)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 효율적으로 트랩(trap)되도록 하는 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도 4 내지 도 8은 본 발명의 실시예 1 내지 실시예 3에 따른 모식도이다.
<실시예 1>
본 발명의 실시예 1은 도 4 내지 도 6에 도시된 바와 같이, 상기 실리콘(001) 기판(100) 상에 패터닝 공정을 통해 실리콘(001)면이 노출되도록 절연물(200)에 의한 ART패턴(400)을 형성하는 제1단계와, 상기 ART패턴(400) 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제2단계와, 상기 절연물(200) 하측에 실리콘(111)면의 노출이 진행됨에 따른 절연물(200)과 실리콘 계면 상에 언더컷을 형성하는 제3단계 및 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(600)을 성장시키는 제4단계를 포함하여 이루어진다.
먼저, 상기 제1단계의 ART패턴(400)은 상기 실리콘(001) 기판(100) 상에 절연물(200)을 증착시키고, 상기 절연물(200)을 패터닝하여 상기 실리콘(001) 기판(100)의 일부 영역을 노출시키는 형태로 제작되게 된다.
상기 실리콘(001) 기판(100) 상에 절연물(200)은 일반적인 물리적, 화학적 증착 공정에 의해 형성된다.
여기에서, 상기 절연물(200)의 두께는, 기존에는 실리콘(001) 기판(100) 계면으로부터 전파되는 화합물 반도체층(600)의 관통전위가 트랩된 후 그 상측으로 화합물 반도체층(600)의 결함이 없는 영역까지 포함할 수 있을 정도의 두께(수백 nm 정도)로 형성되거나, 폭:높이의 비가 1:1.5를 만족하여야 되었으나, 본 발명에서는 후술할 AART패턴(500)에 의해 AART패턴(500) 내에서 대부분 관통전위가 트랩되게 되므로, 절연물(200)의 두께가 이보다 훨씬 얇아도 무방하며, 반도체 소자의 특성에 따라 두께를 조절하여 형성한다.
상기 절연물(200)은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 절연물(200)의 패터닝 후 절연 특성 향상을 위해 상기 물질로 이루어진 절연물(200)을 적층하여 사용할 수 있다.
그리고, 상기 절연물(200)을 패터닝하여, 상기 실리콘(001) 기판(100)의 일부 영역을 노출시키는 형태로 형성되며, 구체적으로는 도 5에 도시한 바와 같이 트렌치(trench)(도 5(a)위에서부터 정면도, 일측면도, 타측면도) 또는 홀(hole)(도 5(b)위에서부터 정면도, 일측면도, 타측면도) 형태로 형성되게 된다.
상기 절연물(200)의 패터닝은 포토레지스트 및 패터닝된 마스크를 이용하여 사진 식각 공정 및 건식 또는 습식 식각 공정을 통하여 이루어진다.
그 다음, 상기 ART패턴(400) 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping)패턴을 형성하는 것으로서, 구체적으로는 KOH 또는 TMAH(Tetramethylammonium hydroxide)에 의한 습식 식각을 통해 형성한다.
즉, ART패턴(400) 이외의 노출된 실리콘을 식각하게 되는데, 실리콘의 선택 식각 및 실리콘 이방성 식각 특성을 이용한 습식 식각을 통해 실리콘(111)면이 노출되게 되는 것이다.
그리고, 실리콘과 절연물(200)의 선택식각비율이 높은 KOH 또는 TMAH를 이용하여 노출된 실리콘을 식각할 경우 식각율이 가장 낮은 실리콘(111)면으로 끝나는 면이 노출되며 또한 실리콘의 측면으로의 식각으로 인하여 절연물(200) 하측에 절연물(200)과 실리콘 계면 상에 언더컷(undercut)이 형성되게 된다.
이러한 습식 식각 과정에 의해 상기 절연물(200) 하측에는 상기 실리콘(111)면의 노출이 진행됨에 따른 절연물(200) 언더컷이 형성되게 되어, 트랩핑 패턴은 상기 ART패턴(400)과 합쳐져서 화살표 패턴으로 이루게 된다.
이러한, 상기 ART패턴(400) 및 AART패턴(500)으로 이루어진 트랩핑 패턴은 단수 또는 복수의 형태로 반복 형성될 수 있으며, 이는 실리콘(001) 기판(100)의 크기에 따라 또는 최종 제작하고자 하는 반도체 소자에 따라 크기 및 갯수를 달리하여 형성할 수 있는 것이다.
상기 트랩핑 패턴이 단수로 형성된 경우에는 그 자체에 하나의 소자를 형성하여 제공하거나, 이를 에칭하여 복수의 소자를 제작하여 제공할 수도 있다.
예를 들어 FinFET 소자를 제작하고자 하는 경우, 화합물 반도체층을 에칭하여 일반적인 FinFET 소자(etched FinFET)로 제작할 수 있으며, 패턴당 하나의 Fin을 형성하여 FinFET 소자(replacement FinFET)를 제작할 수도 있다. 즉, 단일 소자로의 제작도 가능하다.
또한, 결함이 없는 기판 상층에 LED 어레이(array), 태양전지 어레이, 이미지 센서용 포토 디텍터 어레이(photo detector array) 등을 형성하여 제공할 수도 있다.
그 다음, 상기 AART패턴(500)에 따른 절연물(200) 하측에 언더컷을 형성한 후, 노출된 상기 ART패턴(400) 영역과 AART패턴(500) 영역 상측으로 반도체층(600)을 성장시키게 된다. 즉, 상기 트랩핑 영역에서는 실리콘(111)면 상으로 반도체층(600)을 성장시키게 된다.
상기 반도체층(600)은 일반적인 증착 공정에 의하며, 본 발명에서는 MOCVD 방법을 이용하여 증착하게 되며, 노출된 실리콘(111)면에서만 성장하는 부분 성장 방법을 이용하여 Ⅲ-Ⅴ화합물 또는 Ge의 반도체 에피층(600) 성장을 ART패턴(트렌치 또는 홀)(400) 상부까지 에피탁셜하게 성장하게 된다.
여기에서, 상기 반도체층(600)은 AART패턴(500) 영역에서 실리콘(111)면 방향으로 먼저 성장이 되게 된다. 이 경우 에피 성장 시 (111)면 상에서 성장되는 반도체 에피층(600)이 격자상수 차에 의해 발생하는 응력을 해소하기 위하여 성장된 반도체 에피층(600)의 (111)면을 통하여 발생하는 twin, stacking faults, misfit dislocation에 의해 발생하는 관통전위(threading dislocation)의 (111)면을 통한 전파를 언더컷 부위에서 트랩핑하도록 하는 것이다.
이러한 방법을 통하여 반도체 에피층(600) 성장 시, 기존의 실리콘(001)면이 노출된 ART패턴(400) 상에서의 반도체 에피층(600) 성장시보다 무결점 반도체 에피층(600)을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.
즉, 실리콘(001)이 노출된 기존의 ART방식을 적용할 경우, 트랩핑을 위한 높은 높이의 구조가 필요하나, 본 발명에 따르면 구조물의 높이와 상관없이 언더컷의 길이를 조절(습식 식각 깊이)함으로써, 발생하는 결함을 언더컷을 통하여 대부분 트랩핑함으로써, 구조물의 높이를 줄일 수 있게 되는 것이다.
또한 실리콘(001) 기판(100) 상에서의 소자와 ART패턴(400) 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, 실리콘(001) 기판(100) 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.
발생된 결함이 100% 언더컷을 통하여 트랩되지 않더라도, 언더컷을 이용함으로써 적어도 실리콘(001) 면에 성장되는 것 보다는 적은 밀도의 결함이 상부로 전파되게 되는 것이다.
한편, 상기 반도체층(600)을 성장시키는 경우, 반도체층(600)이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정을 더 수행하여, 그 상층에 반도체 소자의 목적에 맞는 물질들을 성장시키게 된다.
여기에서, 도 6에 도시된 바와 같이, 상기 반도체의 성장 시, 성장 조건을 잘 선택하여 과성장된 부분을 표면에너지가 가장 낮은 면인 (111)면으로 끝나게 성장한 후, 상기의 평탄화 공정을 수행하여 상기 ART패턴(400) 상에 반도체의 일정 부위가 잔존하도록 하여 다음 공정 시 사용할 수 있도록 한다.
<실시예 2>
본 발명의 실시예 2는 상기 실시예 1과 전체적으로 유사하나, 도 7에 도시된 바와 같이, ART패턴(400)의 형성 방법과 이에 따른 AART패턴(500)의 형성 방법에 있어서 차이점이 있으며, 이하에서는 이를 중심으로 설명하고자 한다.
먼저, 본 발명의 실시예 2의 ART패턴(400)의 형성은, 상기 실리콘(001) 기판(100)을 패터닝하여 절연물(200)을 증착한 후, 과성장(overgrowth)된 절연물(200)을 CMP 또는 건식식각에 의해 평탄화하고, 상기 ART패턴(400) 영역을 제외한 실리콘(001) 기판(100) 영역 상에 패터닝에 의한 제2절연물(300)을 형성한 후 마스킹하고, 습식 식각을 통해 상기 절연물(200) 사이의 실리콘을 제거하여 형성하는 것이다.
이 경우, 상기 AART패턴(500)은 상기 KOH 또는 TMAH에 의한 습식 식각 공정을 상기 ART패턴(400) 형성 공정과 연속적으로 수행하여 형성하게 된다.
구체적으로는 상기 실리콘(001) 기판(100) 상에 포토리소그래피법 및 건식 식각 방법을 이용하여 실리콘(001) 기판(100) 내부로 트렌치 또는 홀을 형성하는 패터닝 공정을 수행하게 된다.
그 후, 상기 실리콘(001) 기판(100)에 형성된 트렌치 또는 홀에 절연물(200)을 증착하고, 과성장된 절연물(200)은 CMP 또는 건식식각에 의해 평탄화하여 상기 트렌치 또는 홀을 채운 형태로 형성하게 된다.
이 후, 상기 ART패턴(400) 영역을 제외한 실리콘(001) 기판(100) 영역(도 7에서 양 싸이드의 실리콘 기판) 상에 패터닝에 의한 제2절연물(300)을 형성하여 그 영역의 실리콘을 마스킹하고, ART패턴(400) 영역에 형성된 표면에 노출된 실리콘(001) 기판(100)을 KOH 또는 TMAH 습식 식각 공정을 통해 ART패턴(400)을 형성하는 것이다.
이러한 과정을 수행하면, 상기 ART패턴(400)에 연속하여 상기 ART패턴(400) 하부에 실리콘(111)면이 노출된 AART패턴(500)이 형성되며, 절연물(200)과 실리콘 계면에는 언더컷이 형성되게 되어, 최종 화살표 형태의 트랩핑 패턴이 형성되게 된다.
<실시예 3>
본 발명의 실시예 3은 상기 실시예 1과 전체적으로 유사하나, 도 8에 도시된 바와 같이, ART패턴(400)의 형성 방법과 이에 따른 AART패턴(500)의 형성 방법에 있어서 차이점이 있으며, 이하에서는 이를 중심으로 설명하고자 한다.
먼저, 본 발명의 실시예 3의 ART패턴(400)의 형성은, 상기 실리콘(001) 기판(100)을 패터닝하여 절연물(200)을 증착한 후, 건식 식각을 통해 절연물(200)을 식각하여 실리콘 측벽에 절연물(200) 스페이서(spacer) 형태로 형성하는 것이다.
이 경우, 상기 AART패턴(500)은, 전면에 노출된 실리콘 기판(100) 표면에 패터닝에 의한 제2절연물(300)을 형성하여 마스킹하고, KOH 또는 TMAH에 의한 습식 식각을 통해 형성된다.
구체적으로는 상기 실리콘(001) 기판(100) 상에 포토리소그래피법 및 건식 식각 방법을 이용하여 실리콘 기판(100) 내부로 트렌치 또는 홀을 형성하는 패터닝 공정을 수행하게 된다.(상기 실시예 2와 동일)
그 후, 상기 실리콘 기판(100)에 형성된 트렌치 또는 홀에 절연물(200)을 트렌치나 홀이 채워지지 않는 두께로 증착하고, 전면 건식식각을 수향하여 실리콘 측벽에 절연물(200) 스페이서(spacer)를 형성하게 되며, 이 부분이 ART패턴(400)이 되게 된다.
이 후, 전면에 노출된 실리콘 기판(100) 표면에 제2절연물(300)을 증착하여 마스킹하고, 상기의 습식 식각 공정을 진행함으로써, 상기 ART패턴(400)에 연속하여 상기 ART패턴(400) 하부에 실리콘(111)면이 노출된 AART패턴(500)이 형성되며, 절연물(200)과 실리콘 계면에는 언더컷이 형성되게 되어, 최종 화살표 형태의 트랩핑 패턴이 형성되게 된다.
이와 같이, 본 발명은 실리콘 기판 상에 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 실리콘 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 반도체 소자를 제공하는 것이다.
이러한 방법을 통하여 에피층 성장 시, 기존의 실리콘(001)면이 노출된 ART패턴 상에서의 에피층 성장시보다 무결점 에피층을 더욱 낮은 두께에서 얻을 수 있는 장점이 있다.
또한 실리콘 기판 상에서의 소자와 ART패턴 부위에서의 소자의 높이 차를 줄일 수 있게 되어 동시에 소자 제조 구현이 용이하며, 실리콘(001) 기판 상에 ART방법을 사용하여 에피 성장 시 낮은 구조물을 이용하더라도 넓은 부위의 에피 성장이 용이하게 된다.
이에 의해 결함이 최소화된 고품위의 반도체 소자를 얻을 수 있으며, 이는 광소자 또는 전자소자와 같은 반도체 소자에 널리 활용될 것으로 기대된다.
100 : 실리콘 기판 또는 실리콘(001) 기판
200 : 절연물 300 : 제2절연물
400 : ART패턴 500 : AART패턴
600 : 반도체층 또는 반도체 에피층
200 : 절연물 300 : 제2절연물
400 : ART패턴 500 : AART패턴
600 : 반도체층 또는 반도체 에피층
Claims (12)
- 실리콘 기판 상에 반도체 에피층을 성장하는 방법에 있어서,
실리콘(001) 기판 상에 패터닝 공정을 통해 실리콘(001)면이 노출되도록 절연물에 의한 ART(Aspect Ratio Trapping)패턴을 형성하는 제1단계;
상기 ART패턴 하부에 습식 식각을 통해 실리콘(111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제2단계;
상기 절연물 하측에 실리콘(111)면의 노출이 진행됨에 따른 절연물과 실리콘 계면 상에 언더컷을 형성하는 제3단계; 및
상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제4단계;를 포함하여 이루어지되,
상기 제4단계는,
상기 반도체의 성장 시 표면에너지가 가장 낮은 (111)면으로 끝나게 성장한 후, CMP 또는 건식 식각에 의한 평탄화 공정을 더 수행하여 상기 ART패턴 상에 반도체의 일정 부위가 잔존하도록 하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항에 있어서, 상기 제1단계의 ART패턴의 형성은,
상기 실리콘(001) 기판 상에 절연물을 증착시키고, 상기 절연물을 패터닝하여 상기 실리콘 기판의 일부 영역을 노출시키는 형태로 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 2항에 있어서, 상기 AART패턴은,
KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항에 있어서, 상기 제1단계의 ART패턴의 형성은,
상기 실리콘(001) 기판을 패터닝하여 절연물을 증착한 후, 과성장(overgrowth)된 절연물을 CMP 또는 건식식각에 의한 평탄화하고, 상기 ART패턴 영역을 제외한 실리콘(001) 기판 영역 상에 패터닝에 의한 제2절연물을 형성하여 마스킹하고, 습식 식각을 통해 상기 절연물 사이의 실리콘을 제거하여 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 4항에 있어서, 상기 AART패턴은,
KOH 또는 TMAH에 의한 습식 식각 공정을 상기 ART패턴 형성 공정과 연속적으로 수행하여 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항에 있어서, 상기 제1단계의 ART패턴의 형성은,
상기 실리콘(001) 기판을 패터닝하여 절연물을 증착한 후, 전면을 건식 식각을 통해 절연물을 식각하여 실리콘 측벽에 절연물 스페이서(spacer) 형태로 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 6항에 있어서, 상기 AART패턴은,
전면에 노출된 실리콘 기판 표면에 패터닝에 의한 제2절연물을 증착하여 마스킹하고, KOH 또는 TMAH에 의한 습식 식각을 통해 형성하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항 내지 제 7항 중의 어느 한 항에 있어서, 상기 ART패턴은,
트렌치 또는 홀 형태로 형성되는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항에 있어서, 상기 절연물은,
SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법. - 제 1항에 있어서, 상기 제4단계의 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식 식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법.
- 삭제
- 제 1항에 있어서, 상기 반도체는,
실리콘과 동일한 다이아몬드 결정구조를 갖거나 또는 Zinc Blende 결정구조를 갖는 물질인 것을 특징으로 하는 실리콘(001) 기판 상에 반도체 에피층 성장방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140174002A KR101587430B1 (ko) | 2014-12-05 | 2014-12-05 | 실리콘(001) 기판 상에 반도체 에피층 성장방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140174002A KR101587430B1 (ko) | 2014-12-05 | 2014-12-05 | 실리콘(001) 기판 상에 반도체 에피층 성장방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101587430B1 true KR101587430B1 (ko) | 2016-01-22 |
Family
ID=55309033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140174002A KR101587430B1 (ko) | 2014-12-05 | 2014-12-05 | 실리콘(001) 기판 상에 반도체 에피층 성장방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101587430B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180131341A (ko) * | 2017-05-31 | 2018-12-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 결함이 감소한 격자-부정합 반도체 기판 |
| KR102395096B1 (ko) | 2020-11-30 | 2022-05-10 | (재)한국나노기술원 | 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법 |
| KR20220108958A (ko) | 2021-01-28 | 2022-08-04 | 한국과학기술연구원 | 3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110031072A (ko) * | 2009-09-18 | 2011-03-24 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 결정 물질의 개선된 제조 및 구조들 |
| KR20120012370A (ko) * | 2010-07-30 | 2012-02-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 에피택셜 성장을 위한 역 사다리꼴 리세스 |
| KR20140107080A (ko) * | 2013-02-27 | 2014-09-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 핀펫 디바이스를 위한 접합 누설을 감소시키는 결함 패시베이션을 위한 구조물 및 방법 |
| KR101450521B1 (ko) * | 2013-08-14 | 2014-10-16 | (재)한국나노기술원 | 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법 |
-
2014
- 2014-12-05 KR KR1020140174002A patent/KR101587430B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110031072A (ko) * | 2009-09-18 | 2011-03-24 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 결정 물질의 개선된 제조 및 구조들 |
| KR20120012370A (ko) * | 2010-07-30 | 2012-02-09 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 에피택셜 성장을 위한 역 사다리꼴 리세스 |
| KR20140107080A (ko) * | 2013-02-27 | 2014-09-04 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 핀펫 디바이스를 위한 접합 누설을 감소시키는 결함 패시베이션을 위한 구조물 및 방법 |
| KR101450521B1 (ko) * | 2013-08-14 | 2014-10-16 | (재)한국나노기술원 | 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법 |
Non-Patent Citations (2)
| Title |
|---|
| Reduction of edge effects from aspect ratio trapping(출원번호 : US 12/495,161). |
| Tri-gate field-effect transistors formed by aspect ratio trapping(출원번호 : US7799592). |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180131341A (ko) * | 2017-05-31 | 2018-12-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 결함이 감소한 격자-부정합 반도체 기판 |
| KR102054405B1 (ko) * | 2017-05-31 | 2019-12-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 결함이 감소한 격자-부정합 반도체 기판 |
| US10522345B2 (en) | 2017-05-31 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lattice-mismatched semiconductor substrates with defect reduction |
| US11239075B2 (en) | 2017-05-31 | 2022-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lattice-mismatched semiconductor substrates with defect reduction |
| KR102395096B1 (ko) | 2020-11-30 | 2022-05-10 | (재)한국나노기술원 | 수평 에피택시 성장을 이용하여 수직으로 적층된 나노와이어 채널을 갖는 전계효과 트랜지스터 제조방법 |
| KR20220108958A (ko) | 2021-01-28 | 2022-08-04 | 한국과학기술연구원 | 3차원 적층 구조의 상부층으로의 스레딩 변전위의 전파가 억제되는 트렌치 구조를 갖는 반도체 소자 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101300663B (zh) | 具有降低了的位错缺陷密度的晶格失配的半导体结构和相关的器件制造方法 | |
| US8779440B2 (en) | Semiconductor structure and a method of forming the same | |
| TWI440174B (zh) | 半導體裝置及其製造方法 | |
| US11342442B2 (en) | Semiconductor product comprising a heteroepitaxial layer grown on a seed area of a nanostructured pedestal | |
| US20070267722A1 (en) | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication | |
| US20130105860A1 (en) | Lattice-Mismatched Semiconductor Structures with Reduced Dislocation Defect Densities and Related Methods for Device Fabrication | |
| US9397169B2 (en) | Epitaxial structures | |
| KR101587430B1 (ko) | 실리콘(001) 기판 상에 반도체 에피층 성장방법 | |
| KR101556090B1 (ko) | 실리콘(001) 기판 상에 다종의 반도체 에피층 성장방법 | |
| KR101450521B1 (ko) | 실리콘 트렌치가 형성된 반도체 소자를 제조하는 방법 | |
| KR101531870B1 (ko) | 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법 | |
| KR101531875B1 (ko) | 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법 | |
| KR101556089B1 (ko) | Soi(001) 기판 상에 반도체 에피층 성장방법 | |
| KR101547535B1 (ko) | Soi(001) 기판 상에 다종의 반도체 에피층 성장방법 | |
| CN109872943B (zh) | 形成用于半导体结构的方法以及由该方法制造的半导体结构 | |
| US20170025539A1 (en) | Dual-material mandrel for epitaxial crystal growth on silicon | |
| US8846503B1 (en) | Self-aligned and lateral-assembly method for integrating heterogeneous material structures on the same plane | |
| US10014173B2 (en) | Single semiconductor crystal structure having an improved structure for crystalline lattice mismatch, semiconductor device and method of manufacturing same | |
| KR20170079438A (ko) | 전면 또는 광역 시드층을 이용한 실리콘(001) 기판 상에 반도체 에피층을 성장하는 방법 | |
| US8536028B1 (en) | Self alignment and assembly fabrication method for stacking multiple material layers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |