KR20110031072A - 결정 물질의 개선된 제조 및 구조들 - Google Patents

결정 물질의 개선된 제조 및 구조들 Download PDF

Info

Publication number
KR20110031072A
KR20110031072A KR1020100024356A KR20100024356A KR20110031072A KR 20110031072 A KR20110031072 A KR 20110031072A KR 1020100024356 A KR1020100024356 A KR 1020100024356A KR 20100024356 A KR20100024356 A KR 20100024356A KR 20110031072 A KR20110031072 A KR 20110031072A
Authority
KR
South Korea
Prior art keywords
crystalline material
semiconductor
semiconductor crystalline
less
substrate
Prior art date
Application number
KR1020100024356A
Other languages
English (en)
Inventor
박지수
쥐. 제임스 피오렌자
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/562,206 external-priority patent/US20100072515A1/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20110031072A publication Critical patent/KR20110031072A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

제1 반도체 결정 물질의 표면은 감소된 거칠기(roughness)를 갖는다. 반도체 장치는 상기 제1 결정 물질의 표면 상에 저결함의 신장된 제2 반도체 결정 물질을 포함한다. 신장된 제2 반도체 결정 물질의 일 표면은 감소된 거칠기를 갖는다. 일 예는 상기 제1 및 제2 반도체 결정 물질들 사이의 계면 경계에서 불순물들을 감소시키는 공정 파라미터들을 생성함으로써 감소된 거칠기를 갖는 일 표면을 얻는 것을 포함한다. 일 실시예에서, 상기 제1 반도체 결정 물질은 가로세로비 트래핑(Aspect Ratio Trapping: ART) 기술들을 사용하여 결함들을 트래핑하기에 충분한 가로세로비를 갖는 절연체 내의 개구에 의해 구속될 수 있다.

Description

결정 물질의 개선된 제조 및 구조들 {IMPROVED FABRICATION AND STRUCTURES OF CRYSTALLINE MATERIAL}
본 발명은 반도체 결정(crystalline) 물질을 포함하는 제조 또는 구조들에 관한 것이다. 예를 들어, 개선된 에피택셜(epitaxial) 성장 또는 구조들은 반도체 결정 물질을 포함하는 평탄 표면(planarized surface) 위에 발생할 수 있다.
이 섹션은 이하에서 기술되며 그리고/또는 청구되는 개시내용의 다양한 관점들에 관한 배경기술 정보 및 소개 정보를 제공한다. 이러한 배경기술 진술들은 선행 기술의 인정은 아니다.
격자-불일치(lattice-mismatched) 반도체 물질들의 집적은 그것들의 높은 캐리어 이동성(carrier mobility)에 기해 CMOS(complementary metal-oxide-semiconductor) FET(field-effect transistors)와 같은 고성능 장치들에 이르는 하나의 경로이다. 예를 들어, 실리콘(silicon)을 갖는 격자-불일치 반도체 물질들의 이종집적(heterointegration)은 광범위한 장치 적용들에 유용할 것이다.
하나의 이종집적 방법은, CMOS 장치들, 예를 들어 장치 크기의 한계를 넘어서는 고성능 장치들을 위해, 실리콘(Si) 채널을 고-이동성(high-mobility) 물질로 대체한다. 하지만, 장치 제조를 위해 평탄화(planarization)가 전형적으로 요구되는데, 이는 평면(flat surface)으로부터의 일탈(deviation)은 장치 결함(fault) 및/또는 한 IC 내에서의 상이한 장치 특성들 또는 동시에 제조된 장치들 사이에서의 상이한 장치 특성들을 초래할 수 있기 때문이다. 선택된 격자-불일치 반도체 물질들의 화학적 기계적 연마(CMP: Chemical mechanical polishing)는 물질의 표면을 매끄럽게 할 수 있는 하나의 방안이다. 하지만, CMP 표면은 매끄러워야 하며 표면 불순물들이 방지되어야 한다. 준비 도중 연마 표면에 대한 추가적인 클리닝(cleaning)은 실질적으로 그것의 매끄러움을 손상시킬 수 있다. 따라서, 구속된(confined) 또는 선택적으로 성장된(selectively grown) 영역(예로써, 결정 물질들의 활성 영역)에 격자-불일치 물질들의 표면을 마련할 필요가 있으며, 상기 영역은 후속 공정을 위한 평탄화된 물질들을 포함할 수 있다.
또한, 반도체 결정 물질들의 표면 거칠기(surface roughness)를 줄일 필요가 있다. 예를 들어, 대응하는 반도체 장치들에서 다양한 가로세로비 트래핑(ART: Aspect Ratio Trapping) 기술들과 관련된 반도체 결정 물질들의 표면 거칠기를 줄일 필요가 있다.
본 발에 따른 실시예들은 장치 제조에 적합한 반도체 결정 물질들 및 그에 의해 제조된 장치들을 형성하는 방법들 및 장치를 제공한다.
일 관점에서, 본 발명의 일 실시예는 장치 제조에 적합한 평탄화된 헤테로에피택셜(heteroepitaxial) 영역들(예로써, 웨이퍼들) 및/또는 그를 포함하는 장치들을 제공할 수 있다.
다른 일 관점에서, 본 발명의 일 실시예는 장치 제조에 적합한 청결한(clean) 헤테로에피택셜 영역들 및/또는 그를 포함하는 장치들을 제공할 수 있다.
다른 일 관점에서, 본 발명의 일 실시예는 장치 제조에 적합한 감소된(또는 낮은 불순도의) 평탄화된 헤테로에피택셜 영역들 및/또는 그를 포함하는 장치들을 제공할 수 있다.
다른 일 관점에서, 본 발명의 일 실시예는 장치 제조에 적합한 선택된 조건들 하에서 가열되는 평탄화된 헤테로에피택셜 영역들 및/또는 그를 포함하는 장치들을 제공할 수 있다.
다른 일 관점에서, 본 발명의 일 실시예는 장치 제조에 적합한 선택된 특성들을 갖는 평탄화된 헤테로에피택셜 영역들 및/또는 그를 포함하는 장치들을 제공할 수 있다.
따라서, 감소된 표면 거칠기를 갖는 에피택셜 성장된 반도체 결정 물질을 제공하는 것이 본 발명의 일 실시예의 한 관점이다.
본 발명의 일 실시예의 다른 관점은 평탄화된(예로써, 다른) 반도체 결정 물질에 감소된 표면 거칠기를 갖는 반도체 결정 물질을 제공하는 것이다.
본 발명의 일 실시예의 다른 관점은 다른 하나의 성장된 결정 물질의 감소된 불순물들을 갖는 계면(interface) 상에 감소된 표면 거칠기를 갖는 에피택셜 성장된 결장 물질을 제공하는 것이다.
또 다른 관점에서, 본 발명의 일 실시예는 평탄화된 반도체 결정 물질에 신장된 저결함 결정 물질의 에피택셜 성장을 위한 공정을 제공한다.
또 다른 관점에서, 본 발명의 일 실시예는 후속 공정을 위해 감소된 표면 거칠기를 갖는 반도체 결정 물질을 제공하는 공정 및/또는 상기 표면을 포함하는 반도체 장치들을 제공한다.
이러한 관점들은, 혼합 신호 적용 장치(mixed signal application device), 장 효과 트랜지스터들(field effect transistor), 양자 터널링 장치(quantum tunneling device), 발광 다이오드(light emitting diode), 레이저 다이오드들(laser diode), 공진 터널링 다이오드(resonant tunneling diode) 및 광발전 장치(photovolatic device)를 비제한적으로 포함하는, 가로세로비 트래핑(ART: Aspect Ratio Trapping) 기술들을 통합한 장치들에 특히 적용 가능하다. 상기 ART 장치들은 1 보다 큰 가로세로비(깊이/폭)를 갖는 개구들(또는 구속 영역들) 내에서 에피택셜 성장된 결정 물질을 가지거나, 또는 대부분의 결함들(defects)을 트래핑하기에 적절한 결정 물질을 가질 수 있다.
본 발명의 추가적인 관점들 및 활용들은, 일부는 이후의 설명에서 전개될 것이며, 일부는 그 설명으로부터 명백하거나 또는 본 발명의 실행으로부터 배울 수 있다.
본 발명의 일반적인 발명적 개념들의 상기된 그리고/또는 다른 관점들 및 활용들은 첨부된 도면들과 연계하여 얻어지는 실시예들에 대한 이하의 설명으로부터 보다 분명해질 것이며 보다 쉽게 이해될 것이다.
도 1a는 ART 구조를 이용한 트렌치들 안의 SiGe 위의 신장(strained)-Ge에 대한 단면도를 도시한 도면이다.
도 1b는 ART 구조의 대안적인 구성(예로써, 결정 물질을 위한 구속 영역)의 단면도를 도시한 도면이다.
도 2는 도 2a 및 도 2b를 포함한다. 도 2a는 트렌치들 안에서 성장되는 Si0.2Ge0.8의 SEM 이미지이고, 도 2b는 CMP 이후의 SEM 이미지이다.
도 3은 도 3a 내지 3c를 포함한다. 도 3a 및 3b는, Ge 성장 이전에 프리-베이킹 단계를 거치치 않은, 트레치들 내의 Si0.2Ge0.8 상의 Ge에 대한, SEM 이미지, 및 TEM 단면 이미지이다. 도 3c는 Ge/Si0.2Ge0.8 계면의 확대된 TEM 이미지이다.
도 4는 도 4a-4c를 포함한다. 도 4a 및 4b는, Ge 성장 이전에 750 ℃ 프리-베이킹 단계를 갖는, 트레치들 내의 Si0.2Ge0.8 상의 Ge에 대한, SEM 이미지, 및 TEM 단면 이미지이다. 도 4c는 Ge/Si0.2Ge0.8 계면의 확대된 TEM 이미지이다.
도 5는 도 5a-5c를 포함한다. 도 5a 및 5b는, Ge 성장 이전에 810 ℃ 프리-베이킹 단계를 갖는, 트레치들 내의 Si0.2Ge0.8 상의 Ge에 대한, SEM 이미지, 및 TEM 단면 이미지이다. 도 5c는 Ge/Si0.2Ge0.8 계면에서의 확대된 TEM 이미지이다.
도 6은 도 6a 및 6b를 포함한다. 도 6a 및 6b는 블랭킷 Ge/Si0.2Ge0.8의 산소의 SIMS 깊이 프로파일(depth prifile)들을 프리-베이킹 없는 경우 및 810 ℃ 프리-베이킹 수행의 경우에 대하여 각각 도시한다.
도 7은 도 7a-7c를 포함한다. 도 7a 및 7b는 Ge 성장 이전에 870 ℃ 프리-베이킹 단계를 갖는, 트레치들 내의 Si0.2Ge0.8 상의 얇은 Ge에 대한, SEM 이미지, 및 TEM 단면 이미지이다. 도 7c는 Ge/Si0.2Ge0.8 계면에서의 확대된 TEM 이미지이다.
도 8은 도 8a 및 8b를 포함한다. 도 8a 및 8b는 트렌치들 안의 Si0.2Ge0.8 상의 얇은 Ge의 AFM 이미지들을, Ge 성장 이전에 프리-베이킹이 810 ℃ 및 870 ℃에서 수행된경우에 대해 각각 도시한다.
도 9는 도 9a 및 9b를 포함하며, 도 9a는 810 ℃ 프리-베이킹이 수행된 트렌치들 안의 Si0.2Ge0.8 상의 얇은 Ge의 {224} 피크들의 RSM을 도시하며 도 9b는 여러 프리-베이킹 조건들에 대해 트렌치들 내의 Si, Si0.2Ge0.8, 및 상기 Si0.2Ge0.8 상의 Ge의 피크 포지션(peak position)들을 보여주는 그래프를 도시한다.
이하에서는 본 발명의 일반적인 발명적 개념에 대해 상세히 언급될 것이며, 그 예들이 첨부 도면들에서 도시될 것이다. 이때 동일한 참조 번호들은 전체적으로 동일한 요소들을 가리킨다. 이하에서는 상기 실시예들이 도면들을 참조하여 본 발명의 일반적인 발명적 개념들을 설명하기 위해 기술된다.
격자-불일치 물질들의 형성은 많은 실용적인 적용들을 갖는다. 예를 들어, 실리콘과 같은 결정 기판 상에서 IV족(group) 물질들 또는 화합물, 및 III-V, III-N 및 II-VI 화합물들의 헤테로에피택셜(heteroepitaxial) 성장은 광전지(photovoltaic), 공진 터널 다이오드(RTD: resonant tunneling diode), 트렌지스터(예로써, FET(평탄하거나 3D(예로써, finFET)), HEMT, 등), 발광 다이오드 및 레이저 다이오드와 같은 많은 적용들을 갖는다. 일 예로서, 실리콘 상에서의 게르마늄의 헤테로에피택시(heteroepitaxy)는, 고성능 p-MOS FET(p-channel metal-oxide-semiconductor field-effect transistors)를 위한 그리고 광전자(optoelectronic) 장치에 CMOS(silicon complementary MOS) 기술을 통합하기 위한 유망한 경로이다. 다른 물질들(예로써, III-V, III-N 및 II-VI 족 화합물들 및 다른 IV 족 물질들 또는 화합물들)의 헤테로에피택시 성장은 또한 상기 적용들 및 다른 적용들에 유익하다.
IV족 물질인 게르마늄(Ge)은 그것의 캐리어 이동성이 실리콘(Si)과 비교하여 더 높기 때문에 CMOS 장치들을 위한 고-이동성 채널들의 가능한 후보들 중 하나이다. 그리고, Ge의 압축성 신장(compressive strain)은 캐리어 이동성의 추가적인 향상을 보여주는 것으로 보고되었으며, 이는 밴드 분할(band splitting) 및 홀 유효 질량(hole effective mass)의 감소에 의해 발생되는 것으로 보인다. 압축-신장된 Ge 채널을 사용하는 것은 장치 성능에서 상당한 개선들이 있는 것으로 입증되었다. 하지만, 그러한 구조들을 형성하는 방법들 및/또는 그러한 구조들을 만나는 것은 달성하기 어려운 것으로 남아 있다.
예를 들어, 에피택셜 성장된 물질의 전위 밀도(dislocation density)는 많은 적용들에 대해 수용할 수 없도록 높다. 예를 들어, 실리콘 상에서 바로 성장된 게르마늄의 전위 밀도는 두 가지 물질들 사이에서의 4.2% 격자 불일치에 때문에 108 - 109 cm-2 만큼 높을 수 있는데, 이는 대부분의 장치 적용에 수용될 수 없다. 조성적 그레이딩(compositional grading) 및 포스트-에피 고온 어닐링(post-epi high-temperature annealing)을 포함하여, 결함 밀도(defect density)를 줄이기 위한 다양한 시도들이 추구되어 왔다. 하지만, 이러한 시도들은, 두꺼운 에피-층들(epi-layer) 및/또는 높은 열예산들(thermal budget)에 대한 요구들에 기해, 또는 CMOS 집적에 적합한 밀도에서의 선택적 성장과의 불양립성(incompatibility)에 기해, 실리콘-기반의 CMOS 기술에 의한 집적에 최적화될 수 없다.
가로세로비 트래핑(ART: Aspect Ratio Trapping)은 이러한 문제점들을 완화하는 결함 감소 기술이다. 여기서 사용되는 바와 같이, "ART" 또는 "가로세로비 트래핑"은 일반적으로 비결정(non-crystalline) 예로써, 유전체, 측벽들에서 결함들이 종결되도록 하는 기술(들)을 지칭하며, 여기서 상기 측벽들은 상기 성장 영역(growth area)의 크기에 비해 충분히 높아서 전부는 아니더라도 상기 결함들의 대부분을 트래핑할 수 있다. ART는, 전위(dislocation)들을 트래핑하기 위해 트렌치들 또는 홀들과 같은 높은 가로세로비 개구들을 활용함으로써, 그것들이 에피택셜막 표면(epitaxial film surface)에 도달하는 것을 방지하며, ART 개구 내에서 표면 전위 밀도를 크게 감소시킨다.
도 1a는 ART를 사용하는 결함 트래핑 영역(155) 위의 고품질의 격자-불일치 물질(140)의 단면도를 도시하는 도면이다. 여기에 도시된 바와 같이, 결정 물질(140)은 기판(100) 상에서 에피택셜 성장된다(여기서는, 예로써, 실리콘 기판의 (001) 표면 상에서). 절연체(130: insulator)의 개구(120, 예로써, 트렌치, 홈 등) 내에서의 결정 성장을 충분히 높은 가로세로비(예로써, 1 이상, 0.5 이상)로 한정함으로써, 상기 결정 물질(140)을 에피택셜 성장시키는 중에 형성된 결함들(150)(예로써, 스레딩 전위(threading dislocation))은 측벽들(예로써, 절연체 측벽들)(110)로 진행하다가 그곳에서 끝난다. 따라서, 상기 결정 물질(140)은 상기 결함들(150)의 지속적인 성장 없이 지속적으로 성장함으로써, 결함 트래핑 영역(155) 위에서, 감소된 결함들을 가진 결정을 생산한다. 상기 결정 물질(140) 내의 결함들(150)의 밀도는 상기 개구(120)의 바닥 부분으로부터의 거리가 멀어질수록 감소될 수 있다. 따라서, 상기 제2 결정 반도체 물질(140)의 바닥 부분은 결정(예로써, 격자) 결함들을 포함하며, 상기 결정 물질의 상측 부분은 결정 결함들이 실질적으로 없어진다. 따라서 스레딩 전위들(threading dislocations), 적층 결함들(stacking faults), 이중 경계들(twin boundaries), 또는 역상 경계들(anti-phase boundaries)과 같은 다양한 결정 결함들(150)은 상기 결정 물질의 상측 부분에서 실질적으로 제거된다. 이러한 기술은, 예로써 폭이 200-450 nm 이고, 길이가 임의이며, FET와 같은 장치들에 대해 충분히 큰 영역인 트렌치들 내에, Ge, InP 및 GaAs와 같은 저결함 물질(low defectivity material)을 성장시키기에 효과적이라는 것을 알게 되었다. 그러한 트렌치들은 더 넓거나 더 좁을 수 있다.
일 예에서, 상기 개구(120)의 폭은 400 nm 이하, 350 nm 이하, 200 nm 이하, 100nm 이하, 50 nm이하일 수 있다. 이러한 크기들이 ART에 효과적인 것으로 보여졌다(물론 ART에 대해 이러한 크기들이 사용되어야 하는 것은 아니다). 대안적으로, 상기 개구의 폭은 5 ㎛ 이하일 수 있다. 다른 대안에서, 상기 개구의 폭은 1 ㎛ 이하일 수 있다. 상기 개구는 폭이 길이 및 높이에 수직한 트렌치(도 1a에 도시된 바와 같이 앞뒤로 배치되는 트렌치의 길이를 가짐)로 형성될 수 있다. 상기 트렌치의 길이는 임의일 수 있다. 대안적으로, 상기 트렌치의 길이는 상기 트렌치의 폭보다 실질적으로 더 클 수 있으며, 예로써 10 배 더 크거나 100 배 더 클 수 있다. 일 예에서, 상기 트렌치의 길이는 20 ㎛일 수 있다.
필수적이지는 않지만, ART(aspect ratio trapping) 기술들을 사용하여 상기 결정 물질(140)을 에피택셜 성장시킬 때 상기 개구(120)는 결함들을 트래핑하기 위해 사용되는 것이 바람직하다. (가로세로비 "AR"은 트렌치에 대해 트렌치 높이/트렌치 폭의 비로서 정의된다.) 그러한 경우, 비록 ART 장치들에서 가로세로비는 예로써 0.5와 같이 더 작아지는 것도 가능하지만, 가로세로비는 1 보다 더 클 수 있다. 일 실시예에서, 상기 결정 물질(140)은 두 개의 다른 반도체 물질들 또는 하나 이상의 반도체 물질(예로써, GaAs/InP/InGaAS)을 포함할 수 있는데, 예를 들어 제1, 제2 및 제3 물질을 포함할 수 있으며, 이때 상기 제1 물질은 Ge 또는 GaAs 일 수 있고 100 nm 이하일 수 있으며 또는 기판에 대한 본딩 특성들을 가질 수 있으며 그리고 상기 제3 물질은 폴리싱(polishing)된다. 본 발명이 통합될 수 있는 예시적인 ART 장치들 및 ART 기술들의 추가적 상세 내용들은, 미국 특허 출원들인 2006.05.17일자 제출된 11/436,198호, 2006.07.26일자 제출된 11/493,365호, 및 2007.09.07일자 제출된 11/852,078호, 그리고 명칭이 "결정 물질의 개선된 에피택셜 성장(Improved Epitaxial Growth of Crystalline Material)"인 2009.06.02일자 제출된 미국 특허 출원 12/476,460호(변리사 관리 번호 ASC-3001XX) 및 명칭이 "소형의 합성 반도체 물질들의 폴리싱(Polishing of Small Composite Semiconductor Materials)"인 2009.07.05일자 제출된 미국 특허 출원 12/503,597호(변리사 관리 번호 ASC-3003XX)에서 찾아볼 수 있으며, 이들 문헌들은 모두 여기에 참조로써 통합된다.
상기 예들에서의 상기 기판(100)은 게르마늄 및/또는 실리콘(예로써, (001) 실리콘)과 같은 IV족 원소 또는 화합물을 포함할 수 있다. 상기 결정 물질(140)은 IV족 원소 또는 화합물 중에서 적어도 하나, III-V 또는 III-N 화합물, 또는 II-VI 화합물을 포함할 수 있다. IV족 원소들의 예는 Ge, Si를 포함하며 IV족 화합물들의 예는 SiGe를 포함한다. III-V 화합물들의 예는 알루미늄 인화물(aluminum phosphide: AlP), 갈륨 인화물(gallium phosphide: GaP), 인듐 인화물(indium phosphide: InP), 알루미늄 비소(aluminum arsenide: AlAs), 갈륨 비소(gallium arsenide: GaAs), 인듐 비소(indium arsenide: InAs), 알루미늄 안티모나이드(aluminum antimonide: AlSb), 갈륨 안티모나이드(gallium antimonide: GaSb), 인듐 안티모나이드(indium antimonide: InSb), 및 그것들의 3가(ternary) 및 4가(quaternary) 화합물들을 포함한다. III-N 화합물들의 예는 알루미늄 나이트라이드(aluminum nitride: AlN), 갈륨 나이트라이드(gallium nitride: GaN), 인듐 나이트라이드(indium nitride: InN), 및 그것들의 3가 및 4가 화합물들을 포함한다. II-VI 화합물들의 예는 아연 셀레나이드(zinc selenide: ZnSe), 아연 텔루라이드(zinc telluride: ZnTe), 카드뮴 셀레나이드(cadmium selenide: CdSe), 카드뮴 텔루라이드(cadmium telluride: CdTe), 아연 황(zinc sulfide: ZnS), 및 그것들의 3가 및 4가 화합물들을 포함한다.
상기 절연체 층은 실질적으로 평면 층으로서 형성될 필요가 없다. 예를 들어, 상기 절연체는 그것이 생성되는 기판의 굽이치는 표면(undulating surface)을 따라는 박층으로 형성될 수 있다. 도 1b는 상기 기판(100) 안으로 에칭된 개구/홈/트렌치(120)를 갖는 기판을 포함하는 일 예를 도시하고 있다. 에칭된 기판(100)의 표면 지형을 따르면서 상기 기판(100)을 가로질러 절연층(180)이 형성되었다. 상기 개구/트렌치의 바닥에서 상기 절연층(180)은 후속하는 격자-불일치 결정 물질을 위해 상기 기판(100)의 일부분들(160)을 노출하도록 구성된다. 이러한 경우, 상기 절연층(180)의 측벽들(110)은 상기 기판(100) 상에서의 증착(deposition) 또는 상기 기판(100)의 산화(oxidation)에 의해 형성될 수 있으며 별개의 포토리소그래피(photolithography) 공정에 의해 형성되지 않는다. 상기 개구들(120) 및 상기 일부분들(160)의 예시적인 구성들이 도시되었지만, 본 발명의 실시예들은 그에 제한되는 것은 아니며, 예를 들어, 다른 선형(linear), 층형(tiered) 또는 비선형(nonlinear) 단면들이 상기 개구들(120) 및 상기 일부분들(160)을 위해 사용될 수 있다.
본 발명의 일 실시예는 평탄화된 제2 결정 반도체 표면 상에서 에피택셜 성장된 제1 결정 반도체 물질을 포함하는 장치에 대한 것이다. 바람직하게는 성장된 상기 제1 결정 반도체 물질은 감소된 거칠기를 갖는 상측 표면을 갖는다. 바람직하게는 성장된 상기 제1 결정 반도체 물질은 압축적으로 또는 탄성적으로 신장된다(compressively or elastically strained). 바람직하게는 성장된 상기 제1 결정 반도체 물질은 기저의 상기 제2 결정 반도체 물질과 유사할 수 있는 저-결함도(low-defectivity)을 갖는다. 바람직하게는, 상기 제2 결정 반도체 물질은 상기 제1 결정 물질과 상이하다. 바람직하게는, 상기 평탄화된 제2 결정 반도체 표면은 그 표면의 감소된 거칠기를 손상시킴 없이 클리닝될 수 있다. 바람직하게는, 상기 제2 결정 반도체 물질과 상기 제1 결정 반도체 물질 간의 계면에 있는 불순물들이 감소될 수 있다.
본 발명의 일 실시예는, 절연체의 개구 내에서, 평탄화된 격자-불일치 물질 상에 반도체 결정 물질을 포함하는 장치에 대한 것이다. 도 1a는 예시적인 장치의 일부분에 대한 단면도를 도시하는 일 예를 보이고 있다. 도 1a에 도시된 바와 같이, 일 예는 넌(non)-Si 채널 장치(예로써, MOSFET)를 위해 상기 절연체(130)에 형성된 개구(120) 내에서 기판(100) 위에 성장된 결정 물질(140)(예로써, SiGe 합금; SiXGe1-X; Si0.2Ge0.8)을 포함한다. 상기 기판(100)은 실리콘, Ge 또는 사파이어(sapphaire)와 같은 결정 물질일 수 있다. 절연체(130)는 바람직하게는 실리콘 나이트라이드, SiO2 등을 포함하는 절연체 물질과 같은 비결정 물질이다. 적어도 일부 단계에서 상기 결정 물질(140)은 절연체(130) 상측 표면 위에서 일 표면을 갖는다. 평탄화된 표면은 바람직하게는 상기 결정 물질(140) 및 상기 절연체(130)의 영역들의 적어도 일 표면을 포함한다. 추가적인 반도체 결정 물질(190)은 바람직하게 상기 결정 물질(140) 상에(over/at) 제공된다.
도 1a-9와 연계된 이하의 기술은, 폴리싱된 구조(예로써, ART 구조)에 있는 또는 그 위에서 성장된 저결함 신장된(low-defect strained) 결정 물질의 표면들이 감소된 표면 거질기를 갖도록 하는 방법의 예들을 설명한다. 이하의 기술은 추가적으로, 구속된 공간 내에 있는 격자-불일치 또는 결정 반도체 물질(예로써, 절연체 130 내에 있는 결정 물질 140)의 표면들이 전술한 표면 특성들을 구비하도록 하는 방법들의 예들을 설명한다. 이러한 기술들은 특정 물질들 및 공정 파라미터들과 연계되지만, 그 기술은 단지 예일 뿐이며 본 발명을 그러한 물질들 및 공정 파라미터들에 한정하는 것으로 간주되지 않아야 함은 명백하다.
이하의 물질들 및 공정 파라미터들은 도 1a-9와 관련하여 설명되는 바와 같은 Ge-성장을 위해 사용되었다. 본 작업에서 사용된 초기 기판들은 결정 실리콘이고, 200 mm 직경이며 (001) 배향(oriented)이다. 500 nm 두께의 열산화물(thermal oxide)이 상기 기판 상에서 성장되었다. 상기 산화층은 200 nm 폭을 갖는 상기 실리콘 기판의 [110] 방향을 따라 트렌치들로 패터닝되었다. 상기 트렌치들은 통상적인 포토리소그래피 기술들 및 반응이온식각(RIE: reactive ion etching) 단계를 사용하여 형성되었다. 이후 상기 패터닝된 기판들은 피라나(Pirana), SC2, 및 희석 HF 용액들로써 순차적으로 클리닝된다. RIE에 의해 발생되는 플루오르카본 잔류물(fluorocarbon residue)들의 제거는 25 nm 두께의 희생 산화(sacrificial oxidation) 및 후속하는 희석 HF 클리닝(예로써, HF 산화 에칭)을 사용하여 수행되었다. 이러한 클리닝 절차 이후 최종적인 트렌치 높이는 490 nm이었다. 산업용 ASM 엡실론(Epsilon) E2000 시스템에서 노출된 Si 기판 상에서의(예로써 상기 트렌치들에서의) 화학기상증착(CVD)에 의해 500nm을 초과하는 SiGe 층들이 성장되었다. 이러한 CVD 시스템은 석영 튜브 내에서 램프-가열 흑연 서셉터(lamp-heated graphite susceptor)를 갖는 수평의, 냉벽의(cold-wall), 단일 웨이퍼의, 로드-락(load-locked) 반응기이다.
Si0.2Ge0.8 층들은 ASM 엡실론 E2000 상업 규격 에피택시 반응기를 사용하여 1200 초 동안 600℃ 및 80 토르(Torr)에서 상기 트렌치들 내에서 성장되었다. H2로 희석된 25% 게르만(germane: GeH4) 및 100% 디클로로실란(dichlorosilane: SiH2Cl2)이 게르마늄 및 실리콘의 전구체로 각각 사용되었으며, 수소가 희석 가스(diluent gas)로 사용되었다. 상기 SiGe 층들을 산화물 측벽(oxide sidewall)과 동일 평면으로 만들기 위해 Si0.2Ge0.8의 화학적-기계적-폴리싱(CMP)이 Strasbaugh 6EC를 사용하여 수행되었다. Nalco 2360 슬러리(70nm 콜로이덜 실리카(coloidal silica))가 사용되었다. Nalco 2360 슬러리는 수성 용액에서 서브마이크론(submicron) 실리카 입자들을 갖는 상업적으로 유용한 콜로이덜 실리카 폴리싱 슬러리이다. 상기 산화물 측벽에 대한 SiGe 제거율을 향상시키기 위해 NaOCl, NH4OH, 및 H2O2 용액 중 하나가 상기 희석된 슬러리에 추가되었다. 따라서, 각각의 슬러리 혼합물은 Nalco 2360 일부 및 화학적 첨가물 일부로 구성되었으며, 그리고 나머지는 이온제거 물(DI water)로서 상기 슬러리 혼합물의 100 %까지 추가된다. 상기 Strasbaugh 6EC의 예시적인 CMP 공정은 램프-업(ramp-up), 폴리시(polish), 램프-다운(ramp-down) 및 린스(rinse)를 포함하였다.
Verteq Goldfinger 단일-웨이퍼 메가소닉 포스트-CMP 툴(single-wafer megasonic post-CMP tool)을 사용한 예시적인 포스트-CMP 클린(post-CMP clean)은 오염 스핀-오프(contamination spin-off), 가공 타임(process time), 린스 타임(rinse time), 및 스핀 드라이 타임(spin dry time)을 포함하였다. 일 예에서, 125 W의 메가소닉 전력 및 1.7-3 L/min 유량의 DI 물(DI water)이 사용될 수 있다. 메가소닉 포스트-CMP 클린 공정 이후, 상기 기판들은 희석된 HF 용액으로 클리닝되었다. 그리고 나서, Si0.2Ge0.8 성장에서와 같은 반응기를 사용하여 350 ℃ 및 동일 압력에서 Si0.2Ge0.8 상에 Ge 층(예로써, 42 nm 두께)이 성장되었다. 성장 챔버에서의 Ge 성장 단계 바로 이전에, 상기 웨이퍼들은 동일한 성장 압력에서 H2 안에서 1 분 동안 750, 810 또는 870 ℃로 구워진다(baked). 비교해 보면, Ge는 프리-베이킹(pre-bake) 단계 없이 몇몇 웨이퍼들 상에서 성장되었다. Si0.2Ge0.8 상에서의 Ge(190)의 신장은 Panalytical X'Pert 회절계(diffractometer)를 사용하여 비대칭 {224} 피크(peak)들의 고해상 왕복 공간 맵(RSM: reciprocal space map)으로부터 결정되었다. 관찰(characterization)을 위해 SEM(scanning electron microscopy) 및 TEM(transmission electron microscopy)이 사용되었다. 단면(cross-sectional) SEM 분석 샘플들은 Zeiss Supra 40 전계방출(field-emission) SEM을 사용하여 관찰되었다. 단면 TEM 샘플들은 기계적 폴리싱 및 Ar 이온 밀링(ion milling)에 의해 준비되었으며 TEM 이미지들은 200 kV에서 작동하는 JEOL JEM 2100 현미경으로 촬영되었다.
도 2a 및 2b는 산화 트렌치들 내의 Si0.2Ge0.8를 Si0.2Ge0.8 CMP 이전 및 이후 각각에 대해 도시하고 있다. 성장된 Si0.2Ge0.8의 표면은 상기 산화물 트렌치들의 상측 표면 위에 배치된다. 도 2a에 도시된 바와 같이 Si0.2Ge0.8의 유착(coalescence)이 완전히 균일하지 않았기 때문에 상기 산화 트렌치들 상에서 성장된 Si0.2Ge0.8의 표면은 매우 거칠었다. 예를 들어, Si0.2Ge0.8의 유착은 화살표 205로 가리켜지며, Si0.2Ge0.8의 비유착부는 화살표 215로 가리켜진다. 도 2b에 도시된 바와 같이 CMP 이후 매끄러운 Si0.2Ge0.8 동평면(coplanar)이 얻어졌으며, 이는 신장-Ge 성장(strained-Ge growth) 및 장치 적용들에 대해 적합하다.
도 3a는 Ge 성장 이전에 프리-베이킹 단계를 거치지 않은, 산화 트렌치들 내에서 동평면 Si0.2Ge0.8 상의 얇은 Ge의 SEM 이미지를 보이는 도면이다. 도 3(a)에 도시된 바와 같이, 상기 Ge 성장은 상기 산화물 상에 Ge 아이슬랜드(island)들을 형성함 없이 선택되었다. Ge 결정 품질(crystalline quality) 및 Ge/Si0.2Ge0.8의 계면(interface)을 산출하기 위해, TEM 실험들이 수행되었다. 도 3b는 도 3a로부터 트렌치들 내의 Si0.2Ge0.8 상의 Ge에 대한 TEM 단면 이미지를 보이는 도면이다. 도 3b에 도시된 바와 같이, 화살표들 305에 의해 가리켜지는 바와 같이 Si0.2Ge0.8/Si 계면으로부터의 침투 전위들(TDs: threading dislocations)은 ART 기술들에 의해 트래핑(trapping)되었으며 트렌치들 내에서 Si0.2Ge0.8의 상부는 결함들이 감소되었다(즉, TD들로부터 자유롭다). 엇갈리는 점은 Si0.2Ge0.8의 상부에 위치한 얇은 Ge가 매끄럽지 않다는 것이다. 도 3c는 도 3b의 TEM 단면 이미지의 확대된 일부를 보여주는 도면이다. 화살표 315에 의해 가리켜지는 바와 같이 도 3c에 도시된 확대 이미지는 Ge와 Si0.2Ge0.8 사이의 명확한 계면을 나타낸다. 상기 폴리싱 및 클리닝 과정들 이후에 조차, 도 3a-3c로 예시된 바와 같은 거친 표면을 포함한 결과 열악한 Ge 결정 품질이 Si0.2Ge0.8 상에서 발생하였다.
프리-베이킹 온도 및 Si0.2Ge0.8 상의 얇은 Ge의 품질에 대한 상응 효과를 결정하기 위해, Ge 성장 이전에 1분 동안 750 ℃에서 프리-베이킹이 수행되었으며 그 결과들이 도 4a-4c에서 보여지고 있다. 도 4a는 750 ℃ 프리-베이킹이 행해진 산화 트렌치들 내의 동평면 Si0.2Ge0.8 상의 Ge의 SEM 이미지를 보여주는 도면이고, 도 4b는 도 4a의, Si0.2Ge0.8 상의 Ge의 TEM 단면 이미지이며, 도 4c는 도 4b의 확대된 일부분을 보여주고 있다. 도 4a에서, 그 SEM 이미지는 샘플 표면이 Ge에 대한 양호한 성장 선택성(growth selectivity)을 가지면서 깨끗함을 보여준다. 도 4b에서, 그 TEM 단면 이미지는 Ge 층이 도 3c에서 보여지는 프리-베이킹 단계 없는 Ge 층에 비해 훨씬 더 매끄러움을 보이고 있다. 하지만, 상기 결함-없는(defect-free) 기저의 Si0.2Ge0.8와 비교하면, 도 4c에 도시된 상기 Ge 층은 결함이 더 많으며 그 결함들은 주로 Ge/Si0.2Ge0.8 계면으로부터 주로 기원한다. 도 4c의 확대 이미지는 화살표 415로 가리켜지는 바와 같이 Ge와 Si0.2Ge0.8 사이의 명확한 계면 및 불순물들을 보여준다. 따라서, 750 ℃ 프리-베이킹은 Si0.2Ge0.8 상의 얇은 Ge에 대한 품질에서 도 3a-3c에 도시된 Si0.2Ge0.8 상의 Ge와 비교하여 일부 개선점을 나타낸다. 하지만, 도 4c에 도시된 바와 같은, 상기 경계에서의 수분 및 산소와 같은 불순물들의 제거는 충분하지 않을 수 있어서, 상기 계면 불순물(interfacial impurity)들로부터 결함들이 발생되었다.
계면 불순물들의 제거 및 Ge의 결정 품질을 결정하기 위해, Ge 성장 이전에 810 ℃에서 프리-베이킹이 수행되었으며 그 결과들이 도 5a-5c에서 보여지고 있다. 도 5a는 810 ℃ 프리-베이킹이 행해진 산화 트렌치들 내의 동평면 Si0.2Ge0.8 상의 Ge의 SEM 이미지를 보여주는 도면이고, 도 5b는 도 5a의, Si0.2Ge0.8 상의 Ge의 TEM 단면 이미지이며, 도 5c는 도 5b의 확대된 일부분을 보여주고 있다. 도 5a에서, 그 SEM 이미지로부터 샘플 표면은 Ge에 대한 양호한 성장 선택성(growth selectivity)을 보여준다. 도 5b에 도시된 바와 같이, Ge 층은 현저한 결함들을 보이고 있지 않으며, 결함도 관점에서 상기 기저의 무결함 Si0.2Ge0.8와 유사하다. 화살표 515로 가리켜지는 바와 같이 계면 불순물들이 약간 보여진다. 하지만, 도 5c의 계면 불순물들은 프리-베이킹이 없거나 750 ℃에서 프리-베이킹된 것들보다 훨씬 적으며, 프리-베이킹이 없거나 750 ℃에서 프리-베이킹된 것들과 비교하여 결함 생성을 일으키지 않는다. 따라서, 높은 온도(예로써, 810 ℃)에서의 프리-베이킹은 Ge/Si0.2Ge0.8 경계에서 계면 불순물들에 대한 더 양호한 제거를 이끌어낼 수 있으며, 이는 Ge의 결정 품질을 훨씬 더 양호하게 한다.
프리-베이킹에 의한 계면 불순물들의 제거를 산출하기 위해, 보조 이온 질량 분광기(SIMS: secondary ion mass spectroscopy)를 사용하여 Ge/Ge/Si0.2Ge0.8에서의 산소 농도(605)가 측정되었다. 도 6a 및 6b는 블랭킷(blanket) Ge/Si0.2Ge0.8 상에서 성장된 380 nm 두께의 SIMS 깊이 프로파일(depth propile)을 810 ℃ 프리-베이킹 이후의 경우 및 프리-베이킹 없는 경우에 대해 각각 도시하는 도면들이다. 도 6a-6b에 도시된 바와 같이, Ge 성장 이전에 810 ℃ 프리-베이킹된 샘플에 대해 Ge/Si0.2Ge0.8 계면에서의 피크(peak) 산소 농도(615)는 대략 4 x 1019 원자/cm3이지만, 프리-베이킹 없는 경우 Ge/Si0.2Ge0.8 계면에서의 피크 산소 농도(625)는 2 x 1021 원자/cm3이다. 이러한 결과는 상기 계면에서의 산소 농도는 그 크기가 810 ℃ 프리-베이킹 이후 지수(order)로 2 만큼 감소되었음을 가리킨다. 또한, 상기 블랭킷 Ge/Si0.2Ge0.8 층 상의 380 nm의 Ge 층에 대해 깊이로 나타내어진 Ge의 함량(635)이 도 6a 및 6b에 도시되어 있다.
계면 불순물들의 제거 및 Ge의 결정 품질을 결정하기 위해, Ge 성장 이전에 870 ℃에서 프리-베이킹이 수행되었으며 그 결과들이 도 7a-7c에서 보여지고 있다. 870 ℃에서의 프리-베이킹은 프리-베이킹 온도의 상한(upper limit)을 결정할 수 있다. 도 7a는 870 ℃ 프리-베이킹이 행해진 산화 트렌치들 내의 동평면 Si0.2Ge0.8 상의 Ge의 SEM 이미지를 보여주는 도면이다. 도 7b는 도 7a의, Si0.2Ge0.8 상의 Ge의 TEM 단면 이미지이며, 도 7c는 도 7b의 확대된 일부분을 보여주고 있다. 도 7a는 870 ℃ 프리-베이킹과 Ge 성장 이후에 트렌치들 내의 Ge/Si0.2Ge0.8 구조가 트렌치를 따라 굽이침(undulation)을 나타내고 있음을 보인다. 도 7b 및 7c는 Ge/Si0.2Ge0.8 경계(715)가 굽어져 있고 그 Ge/Si0.2Ge0.8 경계에 실질적으로 어떠한 계면 불순물도 발견되지 않음을 보인다. 도 7a-7c에서 보여지는 결과들은 870 ℃ 프리-베이킹이 그보다 낮은 온도에서의 프리-베이킹에 비해 계면 불순물들을 아주 많이 제거한다는 것을 가리킨다. 하지만 도 7a에 도시된 바와 같이, Ge/Si0.2Ge0.8의 굽이진 표면은 장치 적용에 적합하지 않다. 따라서, 베이킹 온도가 너무 높으면 Ge/Si0.2Ge0.8의 표면은 장치 적용에 부적절할 수 있다.
상기 샘플 거칠기는 원자현미경(atomic force microscopy: AFM) Veeco Dimension 3100의 태핑-모드(tapping mode)에 의해 묘사될 수 있다. 도 8a 및 8b는 810 ℃ 및 870 ℃ 프리-베이킹이 각각 행해진, 트렌치 안의 Ge/Si0.2Ge0.8의 원자현미경(AFM) 이미지를 보여주는 도면들이다. 810 ℃ 프리-베이킹이 행해진 샘플은 0.54 nm RMS(root-mean-square)의 거칠기를 나타냈으며, 이는 상기 AFM 이미지로부터 산출될 수 있다. 하지만 870 ℃ 프리-베이킹이 행해진 샘플의 RMS 거칠기는 9.64 nm으로서, 이는 트렌치들을 따르는 굽이침(undulation)에 기해 거의 20배 더 크다.
전술한 바와 같이, 성장 도중 결정 물질의 Ge 층은 적어도 일부 단계에서는 하나의 표면을 갖는다. 일 실시예에서, 상기 Ge 층 (190)의 상기 표면은 바람직하게는, 7 nm 이하, 5 nm 이하, 3 nm 이하, 1 nm 이하, 또는 0.3 nm 이하의 표면 거칠기(RMS)를 갖는다.
그러한 예시적인 가공 조건들로부터, 트렌치들 내의 신장-Ge/Si0.2Ge0.8 구조는 성공적으로 제조되었다. Ge 및 SiGe의 예시적인 실시예들에서의 신장(strain)들은 {224} 피크(peak)들의 고해상 RSM을 사용하여 산출될 수 있다. 도 9a는 Ge 성장 이전에 810 ℃에서 구워진, 트렌치들 안에 있는 Si0.2Ge0.8 상의 42-nm-두께의 얇은 Ge의 {224} RSM을 도시하고 있다. 트렌치들 안에 있는 얇은 Ge와 Si0.2Ge0.8 및 Si 기판의 {224} 피크들이 도 9a에서 보여진다. Ge 및 Si0.2Ge0.8의 신장을 두 방향에서 산출하기 위해 상기 트렌치들을 따라 그리고 그에 수직한 방향으로 X-ray 회절 측정이 수행되었다. 도 9b에 도시된 바와 같이, 비교를 위해 다른 조건들에서 구워진 상기 샘플들의 {224} 피크 포지션(peak position)들이 RSM으로 그려졌다. 도 9b에 도시된 바와 같이, Si 및 Ge의 이론적인 {224} 피크 포지션들이 마크되었다. SiGe가 완전히 이완되면(relaxed), 그것의 피크는 도 9b에서 Si와 Ge 사이의 점선 상에 배치될 것이지만, 그것들이 완전히 신장된다면 그것은 상기 층의 표면 법선(surface normal)을 따르는 점선 상에 있을 것이다. 따라서, 부분 이완된 에피-층(epi-layer)들의 피크들은 상기 두 개의 선들 사이에 배치될 것이다. 도 8b로부터, Si0.2Ge0.8 및 Ge는 모두 상기 트렌치 방향을 따라서는 더욱 신장되지만 상기 트렌치 방향에 수직한 방향에서는 더욱 이완된다는 것이 발견되었다. 더욱이, Si0.2Ge0.8는 베이킹이 없더라도 상기 트렌치들에 수직한 방향으로는 거의 완전히 이완되지만 상기 트렌치 방향을 따르는 Si0.2Ge0.8의 피크 포지션은 보다 높은 베이킹 온도에서 상기 점선에 더 가까워지며, 이는 그것이 보다 높은 온도에 의해 더욱 이완됨을 가리킨다. 일 실시예에서, Ge (224) 피크들의 포지션으로부터 산출된 격자 상수(lattice constant)로부터, 42-nm-두께 Ge는 상기 트렌치 방향 및 그에 수직한 방향에서 각각 1% 및 0.45%의 탄성 신장을 갖는다.
전술한 바와 같이, 결정 물질의 상기 Ge 층은 하부의 격자-불일치 반도체 결정 SiGe 합금 위에 또는 그곳에 형성된다. Si는 Ge보다 대략 4% 더 작은 격자 상수를 갖는다. 이러한 예에서의 격자-불일치는 SiGe 내의 Si와 Ge의 백분율에 따라 대략 선형적으로 변할 것이다. Ge 층의 두께는 변할 수 있지만, 상기 신장이 유지되도록 충분히 얇게 남는다. 일 실시예에서, 상기 Ge 층(190)은 바람직하게는 적어도 20nm, 적어도 40nm, 적어도 100nm 또는 적어도 200nm 두께이다.
일 실시예에서, 상기 결정 물질(190)은 적어도 제1 방향을 따라서, 또는 상기 제1 방향에 수직한 제2 방향을 따라서, 또는 상기 제1 및 제2 방향들 모두를 따라서, 탄성 신장을 갖는다. 바람직하게는 상기 신장은, 상기 제1 방향을 따르는 적어도 0.5%, 적어도 1%, 적어도 2%, 또는 적어도 4%의 압축 신장이거나, 상기 제2 방향을 따라는 적어도 0.5%, 적어도 1%, 적어도 2%, 또는 적어도 4%의 압축 신장이다.
이러한 예들은 SiGe 상에서의 게르마늄의 CVD 성장에 관한 것이지만, 다른 물질들이 사용될 수 있다. 예를 들어, GaAs, AlGaAs, InGaAs, InAlAs, InGaAlAs, InP, GaP, InGaP, InAlGaP, 등의 III족(Al, Ga, In) 및 V족(P, As)의 CVD 화합물들에 의해 에피택셜 성장할 때, 블랭킷 기판(blanket substrate) 상에서의 충분한 성장율을 얻기 위해 500-800 ℃의 성장 온도가 보통으로 사용된다. 추가적인 예에 따르면, 이러한 물질들은 평탄화된 제1 결정 물질 상에서 성장시 500 ℃ 이하의 온도 또는 400-500 ℃의 온도에서 CVD에 의해 성장될 수 있다. 하지만, 성장 단계 이전에 프리-베이킹 또는 준비 공정(예로써, H2 가스 내에서 더 높은 온도로 클리닝)을 위한 온도는 바람직하게는, 사용될 반도체 결정 물질에 대한 성장 온도에 독립적이다.
다른 예로서, GaSb, AlSb 및 InSb와 같은 III족(Al, Ga, In) 및 V족(Sb)의 화합물들은 400-700 ℃의 범위의 성장 온도를 가지고 블랭킷 기판 상에서 CVD에 의해 에피택셜 성장될 수 있다. 추가적인 예에 따르면, 이러한 물질들은 평탄화된 제1 결정 물질 상에서 성장시 400 ℃ 이하의 온도 또는 300-400 ℃의 온도에서 CVD에 의해 성장될 수 있다. 하지만, 성장 단계 이전에 프리-베이킹 또는 준비 공정(예로써, H2 가스 내에서 더 높은 온도로 클리닝)을 위한 온도는 바람직하게는, 사용될 반도체 결정 물질에 대한 성장 온도에 독립적이다.
다른 하나의 예로서, III-N족 화합물들은 500-1100 ℃ 범위의 성장 온도를 가지로 블랭킷 기판 상에서 CVD에 의해 에피택셜 성장될 수 있다. 추가적인 예에 따르면, 이러한 물질들은 평탄화된 제1 결정 물질 상에서 성장시 500 ℃ 이하의 온도 또는 400-500 ℃의 온도에서 CVD에 의해 성장될 수 있다. 하지만, 성장 단계 이전에 프리-베이킹 또는 준비 공정(예로써, H2 가스 내에서 더 높은 온도로 클리닝)을 위한 온도는 바람직하게는, 사용될 반도체 결정 물질에 대한 성장 온도에 독립적이다.
다른 하나의 예로서, II-VI족 화합물들은 250-600 ℃ 범위의 성장 온도를 가지로 블랭킷 기판 상에서 CVD에 의해 에피택셜 성장될 수 있다. 추가적인 예에 따르면, 이러한 물질들은 평탄화된 제1 결정 물질 상에서 성장시 250 ℃ 이하의 온도 또는 200-250 ℃의 온도에서 CVD에 의해 성장될 수 있다. 하지만, 성장 단계 이전에 프리-베이킹 또는 준비 공정(예로써, H2 가스 내에서 더 높은 온도로 클리닝)을 위한 온도는 바람직하게는, 사용될 반도체 결정 물질에 대한 성장 온도에 독립적이다.
다른 하나의 예로서, VI족 원소들 및 화합물들은 400-1000 ℃ 범위의 성장 온도를 가지로 블랭킷 기판 상에서 CVD에 의해 에피택셜 성장될 수 있다. 추가적인 예에 따르면, 이러한 물질들은 평탄화된 ART 결정 물질 상에서 성장시 400 ℃ 이하의 온도 또는 300-400 ℃의 온도에서 CVD에 의해 성장될 수 있다. 하지만, 성장 단계 이전에 프리-베이킹 또는 준비 공정(예로써, H2 가스 내에서 더 높은 온도로 클리닝)을 위한 온도는 바람직하게는, 사용될 반도체 결정 물질에 대한 성장 온도에 독립적이다.
따라서, 이상의 IV, III-V, III-N 및 II-VI 족 물질들에 대하여, 감소된 표면 거칠기를 갖는 탄성적으로 신장된 저결함 층이 여러 가지로 전술된 바와 같은 실시예들에 따라 제공되는 것이 바람직하며, 그러나 필수적이지는 않다.
적용 실시예들에 따르면, ART 기술들을 사용하여 산화물-트렌치들 내에서 제조된, 폴리싱된 Si0.2Ge0.8 상의 저결함의 압축-신장된 Ge가 달성되었다. 하지만 예시적인 일 실시예에서, 상당히 더 높은 프리-베이킹 온도가 계면 특성들을 이롭게 할 수 있는데, 장치 또는 구속된(confined) 결정 물질의 열적 허용한계(thermal tolerance)를 초과하지 않으며, 초과시에 수용될 수 없는 높은 표면 거칠기(rms)를 초래한다. 높은 표면 거칠기의 한 가지 잠재적 원인은 다른 메카니즘들을 통해 풀려질 수 없는 갇혀진 결정 물질의 격자-불일치 신장일 수 있으며, 이는 클리닝 또는 프리-베이킹 공정에 대해 제한된 열예산(thermal budget)을 초래할 수 있다.
전술한 바와 같이, 상기 적용에 따른 실시예들은 표면 특성을 개선하기 위해 또는 고품질의 실질적인 무결함의 매끄러운 반도체 결정 물질을 얻기 위해 CMP 및 준비 또는 프리-베이킹 공정을 사용하였는데, 상기 실시예들은 한정적인 의도는 아니며 다양한 가스들 및/또는 간격(interval)들이 사용될 수 있다. 일 실시예에서, 결정 물질(190)의 성장 이전에 프리-베이킹 또는 클리닝 공정은 1분 동안 지속되었다. 추가 예에서, 상기 프리-베이킹 공정은 적어도 10초 동안, 적어도 30초 동안, 적어도 2분 동안, 적어도 5분 동안, 또는 적어도 10분 동안 지속될 수 있다. 추가 예에서, 프리-베이킹 온도는 블랭킷 성장 온도 범위 내에서 더 작은 범위이거나 그보다 약간 더 높을 수 있다. 일 예에서는, 수소를 포함하는 가스들이 사용될 수 있다. 예를 들어, 수소 및 불활성 가스 조합들이 사용될 수 있다. 일 예에서는, 아르곤 또는 질소 가스와 조합된 수소가 사용될 수 있다. 실시예들에 따르면, 프리-베이킹 공정은 평탄화된 표면에서 불순물들의 정도를 줄일 수 있다.
적용 실시예들에 따르면, ART 기술들을 사용하여 산화물-트렌치들 내에서 제조된, 폴리싱된 Si0.2Ge0.8 상의 저결함의 압축-신장된 Ge가 달성되었다. 일 예에서, 프리-베이킹 공정은 760 ℃ 내지 860 ℃ 정도에 대응하는 온도 범위를 사용하였다. 추가 예에서는, 프리-베이킹 공정은 780 ℃ 내지 840 ℃ 사이의 온도 범위, 800 ℃ 내지 820 ℃ 사이의 범위, 또는 810 ℃ 가량의 온도를 사용할 수 있다. 하지만, 그러한 온도 범위들에 제한적 의도는 없으며 온도 범위는 실제 사용되는 물질들 및/또는 조건들에 따라 가변적이다. 예를 들어, 실리콘 함량이 감소된다면(예로써, Si0.1Ge0.9), 대응하는 온도 범위는 증가할 수 있다.
전술한 바와 같은 것들을 제조하고 사용하기 위한, 감소된 표면 거칠기를 갖는 저결함의 신장된 반도체 결정 물질, 반도체 장치들 및 방법들은 도핑(doping)되지 않은 반도체 물질들을 개시하였다. 하지만, 본 발명의 일반적인 발명적 개념은 전술한 것들과 같은 장치들에 대해 공지된 농도로 n-도핑 반도체 물질들 또는 p-도핑 반도체 물질들이 유사한 결과를 낳도록 적용될 수 있다.
일 실시예에서, 결정 물질(140)은 약 1x106 선 결함(line defects)/cm2을 가질 수 있다(예로써, 결함 트래핑 영역 155 상에서). 대안적으로, 결정 물질(140)은 약 1x107 defects/cm2 내지 1x108 defects/cm2의 선 결함 밀도를 갖거나 그 이하일 수 있다. 대안적으로, 결정 물질(140)은 선 결함들 및/또는 면 결함들을 실질적으로 갖지 않을 수 있다. 일 실시예에 따르면, 결정 물질(190)은 기저의 결정 물질(140)와 일치하는 결함도 특성을 가질 수 있다. 그것의 전하 운반체들(전자들 또는 홀들)을 증가시키기 위해 반도체 물질에 도펀트(dopant)들이 전형적으로 추가된다; 종래 기술에서 이해되는 바와 같이, 그리고 이런 적용의 목적 상, 결함들은 도펀트들을 포함하는 것으로 고려되지 않는다.
전술한 바와 같이, 적용 실시예들에 따르면, Si0.2Ge0.8 상의 저결함 압축-신장된 Ge는 산화물-트렌치들 내에서 ART 기술들을 사용하여 제조되었다. 동평면 Si0.2Ge0.8 상에서의 얇은 Ge 성장 이전에 산화물 트렌치들을 H2로 프리-베이킹하는 단계는 실질적으로 결함이 없고 매끄러운 Ge를 달성했다. 클리닝 또는 베이킹 온도가 750 ℃ 밑으로 지나치게 낮았을 때, Ge/Si0.2Ge0.8에서의 계면 불순물들의 제거가 불충분하여 결함있는 Ge가 초래되었다. 산소 농도는 810 ℃의 프리-베이킹에 의해 2 x 1021 cm3로부터 4 x 1019 cm3로 감소되었다. 클리닝 또는 베이킹 온도가 870 ℃ 위로 지자치게 높을 때, SiGe 표면은 트렌치들을 따라 굽이쳤으며 그것의 거칠기는 원자 현미경을 사용한 5 μm x 5 μm 스캔에 따르면 0.54 nm으로부터 9.64 nm으로 증가되었다. 810 ℃에서 최적으로 실험된 프리-베이킹을 사용할 때, 42-nm-두께의 압축-신장된 Ge는 트렌치 방향 및 그에 수직한 방향에 대해 각각 1% 및 0.45%의 탄성 신장을 갖도록 성장되었다. 따라서, 본 발명에 따른 실시예들은 낮은 결함도, 작은 층 두께 및 낮은 열예산(thermal budget)으로 인해 실리콘 CMOS와 우수한 적합성을 갖는다.
실리콘 CMOS 장치는 본 발명의 실시예들을 포함하도록 가공될 수 있다: 따라서, CMOS 공정이 통합된 본 발명에 따른 LED 또는 광발전 장치와 같은 장치들의 실시예가 제조될 수 있다. 예를 들어, 이러한 통합 제품에 따른 실시예들 이전 또는 이후에, 실리콘 CMOS 공정은 반도체 장치들(예로써, 트렌지스터들) 또는 부재들(예로서, 전극, 접촉 홀, 접촉부)을 제조할 수 있다. 또한, 개시된 실시예들에 따른 구조들 및/또는 방법들은 차세대 CMOS 및 폭넓은 다른 적용들에 대해 넌(non)-Si 채널 또는 활성 영역(active region)들을 통합하는데 사용될 수 있다.
전술한 바와 같이, 본 발명은 폭넓은 적용들을 갖는다. ART 기술에 제한되는 것은 아니지만, 본 발명은 ART 기술 내에서 많은 적용들을 갖는다. 예를 들어, 본 발명의 사용은 절연체 내의 개구에서 성장된 SiGe 합금 상에 신장된 Ge를 생성하기 위해 사용될 수 있다. Ge 및 SiGe 중에서 하나 또는 모두는 본 발명에 따라 성장될 수 있으며 그리고/또는 감소된 거칠기의 표면을 가질 수 있다. 폭넓은 장치들이 본 발명을 통합할 수 있다. 이들 장치들에 제한되는 것은 아니지만, 본 발명은 특히 혼합 신호 적용들(mixed signal applications), 장 효과 트랜지스터들(field effect transistors), 양자 터널링 장치들(quantum tunneling devices), 발광 다이오드들(light emitting diodes), 레이저 다이오드들(laser diodes), 공진 터널링 다이오드들(resonant tunneling diodes) 및 광발전 장치들(photovolatic devices)에 특히 적용 가능하며, 특히 ART 기술을 사용하는 것들에 적용 가능하다. 본 발명의 관점들이 특히 적합한 예들을 제공하는 것으로서 다음과 같은 출원들이 여기에 참조로써 모두 통합된다: "Aspect Ratio Trapping for Mixed Signal Applications" 라는 명칭의2007.09.18일자 제출된 출원 11/857047호 ; "Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping" 이라는 명칭의 2007.09.26일자 제출된 출원 11/861931호; "Quantum Tunneling Devices and Circuits with Latticemismatched Semiconductor Structures" 라는 명칭의 2007.09.27일자 제출된 출원 11/862852호; "Light-Emitter - Based Devices with Lattice-mismatched Semiconductor Structures" 라는 명칭의 2007.10.19일자 제출된 출원 11/875381호; No. 12/100131 filed 4/9/2007 entitled "Photovoltaics on Silicon" 이라는 명칭의 2007.04.09일자 출원 12/100131호.
본 명세서에서 "일 실시예(one embodiment 또는 an embodiment)", "예시적 실시예(example embodiment)" 등의 참조는 그 실시예와 연계하여 기술된 특정 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함 또는 조합될 수 있음을 의미한다. 명세서의 여러 위치에서 그러한 어구들의 있다고 하여 모두 동일한 실시예를 참조하는 것은 아니다. 또한, 특별한 특징, 구조 또는 특징이 어떤 실시예와 연계하여 기술될 때, 그것은 그러한 특징, 구조, 또는 특징을 실시예들 중 다른 것들에 연관시킬 수 있는 당업자들의 시야 내에 있다. 더욱이, 이해가 용이하도록, 어떤 방법 절차들은 개별 절차들로서 묘사되었다: 하지만, 이와 같이 개별적으로 묘사된 절차들은 그것들의 성능에 의존하는 필수적인 순서로 이해되지 않아야 한다. 즉, 일부 절차들은 다른 순서로, 동시적으로, 등으로 수행될 수 있다. 추가적으로, 예시 도면들은 본 명세서의 실시예들에 따른 다양한 방법들을 도시한다. 그러한 예시적 방법 실시예들은 여기서 사용되는 것으로 기술되며 대응하는 장치 실시예들에 적용될 수 있지만, 상기 방법 실시예들은 제한적으로 의도된 것은 아니다.
비록 본 발명의 실시예들 일부분만이 도시되고 설명되었지만, 본 발명의 원리들 및 사상을 벗어남 없이 그러한 실시예들이 변경될 수 있음을 당업자라면 이해할 것이다. 따라서 이전 실시예들은 모든 관점에서 여기서 기술되어진 본 발명에 제한적이기 보다는 예시하는 것으로 고려되어야 한다. 따라서 본 발명의 범위는 이전 설명에 의하기 보다는 청구항들에 의해 나타나는 것이며, 청구항들의 동등성의 의미 및 범위 내에 있는 모든 변경들이 여기에 포함되는 것이다. 본 명세서에서 사용된 바와 같이, "바람직하게(preferably)"는 비배타적인 용어이며 "바람직하게, 그러나 ~에 제한되지 않는다(preferably, but not limited to)"를 의미한다. 청구항들 내 용어들은 그 기술에서 전개된 일반적인 발명적 개념과 일치하는 가장 넓게 해석되어야 한다. 예를 들어, "결합(coupled)" 및 "연결(connect)"이라는 용어들은(다른 파생어들도 포함) 직접 및 간접 연결/결합을 의미하기 위해 사용된다. 다른 예로서, "갖는(having)" 및 "포함하는(including)", 그것들의 파생어 및 유사 변형어(구)는 "포함하는(comprising)"과 유사어로 사용되었다(즉, 이들 모두는 "비제한적(open ended)" 용어로 고려된다) - 단지 "구성된(consisting of)" 및 "실질적으로 구성된(consisting essentially of)"이라는 어구들만 "제한적(close ended)"으로 간주되어야 한다. "(~하는 수단)means for"라는 어구 및 관련 기능이 청구항에 있고 그 청구항이 그러한 기능을 성취하기에 충분한 구조를 기술하는데 실패하지 않았다면 청구항들은 112 6번째 단락 하에서 해석되지 않아야 할 것이다.

Claims (20)

  1. 제2 물질에 높은 가로세로비(aspect ratio)로 산재된 제1 반도체 결정 물질을 포함하며, 평탄 표면을 갖는 합성 구조; 및
    상기 평탄 표면에서 상기 제1 반도체 결정 물질 상에 배치되는, 신장된 제2 반도체 결정 물질;을 포함하며,
    상기 제1 반도체 결정 물질의 상기 표면은 5nm 이하의 표면 거칠기(RMS)를 가지며, 상기 제1 및 제2 반도체 결정 물질들 사이의 계면은 감소된 불순물 농도들을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 반도체 결정 물질의 표면은 대략 4nm 이하, 대략 3nm 이하, 대략 1nm 이하, 대략 0.5nm 이하, 또는 0.3nm 이하의 표면 거칠기(RMS)를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 계면은 감소된 산소 불순물 농도들을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 신장은 상기 개구의 길이 방향을 따르거나, 상기 길이 방향에 수직하거나, 또는, 상기 길이 방향을 따를 뿐만 아니라 상기 길이 방향에 수직한 반도체 장치.
  5. 제1항에 있어서,
    상기 합성 구조는,
    반도체 결정 기판:
    개구를 갖는, 상기 기판에 대한 절연체; 및
    상기 절연체의 상기 개구 내에 있으며, 상기 기판과 격자-불일치되는 상기 제1 반도체 결정 물질;을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 기판은 상기 기판에 함몰부들을 갖도록 구성되며, 상기 절연체는 상기 함몰부의 측면들 상에 배치되어 상기 개구를 형성하는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판과 통합된 CMOS 장치를 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 결정 물질은 III-V족 화합물인 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 반도체 결정 물질 사이의 상기 계면은 H2 가스로 760 ℃ 내지 860 ℃의 온도에서 선택된 시간 주기 동안 열처리되는 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 반도체 결정 물질은 신장 Ge이며 상기 제1 반도체 결정 물질은 SiGe 합금인 반도체 장치.
  11. 반도체 결정 기판을 제공하는 단계;
    개구들을 형성하는, 상기 기판의 일 표면에 대한 절연체를 형성하는 단계;
    상기 절연체의 상기 개구들 내에 상기 기판과 격자-불일치하는 제1 반도체 결정 물질을 성장시키는 단계;
    상기 제1 반도체 결정 물질 및 상기 절연체의 상측 표면을 폴리싱하는 단계;
    폴리싱된 상기 제1 반도체 결정 물질 위에 제2 반도체 결정 물질을 성장시키는 단계; 및
    상기 제1 및 제2 반도체 결정 물질의 계면에서 불순물들을 감소시키기 위해, 폴리싱된 상기 상측 표면을 선택된 온도 범위에서 가열하는 단계;를 포함하는 반도체 구조 제조 방법.
  12. 제11항에 있어서,
    상기 가열은 760 ℃ 내지 860 ℃의 온도에서의 가열을 포함하는 반도체 구조 제조 방법.
  13. 제11항에 있어서,
    상기 제2 반도체 결정 물질의 상기 표면은 대략 5nm 이하, 대략 3nm 이하, 대략 1nm 이하, 대략 0.5nm 이하, 또는 0.3nm 이하의 표면 거칠기(RMS)를 갖는 반도체 구조 제조 방법.
  14. 제11항에 있어서,
    상기 계면은 감소된 산소 불순물 농도들을 갖는 반도체 구조 제조 방법.
  15. 제11항에 있어서,
    상기 제2 반도체 결정 물질은, 적어도 상기 개구에 대한 제1 방향을 따라, 상기 제1 방향에 수직한 제2 방향을 따라, 또는 상기 제1 및 제2 방향 모두를 따라, 탄성적으로 신장되는 반도체 구조 제조 방법.
  16. 제11항에 있어서,
    상기 개구들은 상기 결정 물질 안의 결함들을 트래핑(trapping)하기에 충분한 가로세로비를 가지며, 상기 방법은 일 개구의 적어도 일부에 반도체 장치를 형성하는 단계를 더 포함하는 반도체 구조 제조 방법.
  17. 제11항에 있어서,
    상기 가열은 제2 반도체 결정 물질을 성장함에 있어 사용된 온도와 독립적인 온도 범위에서의 가열을 포함하는 반도체 구조 제조 방법.
  18. 절연체의 개구 안에서 노출된 격자-불일치 반도체 결정 물질의 폴리싱된 표면 상에 제1 반도체 결정 물질을 CVD로 에피택셜 성장시키는 단계; 및
    미리정해진 수준 이하로 산소 불순물 농도를 감소시키기 위해 상기 폴리싱된 표면을 가열에 의해 클리닝하는 단계;를 포함하는 반도체 구조 제조 방법.
  19. 제18항에 있어서,
    상기 제1 결정 물질은 IV족 원소이거나 적어도 하나의 IV족 원소를 포함하는 화합물인 반도체 구조 제조 방법.
  20. 제18항에 있어서,
    상기 성장 단계는 SiGe 함금 상에서, 신장된 Ge를 성장시키는 것을 포함하는 반도체 구조 제조 방법.
KR1020100024356A 2009-09-18 2010-03-18 결정 물질의 개선된 제조 및 구조들 KR20110031072A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/562,206 US20100072515A1 (en) 2008-09-19 2009-09-18 Fabrication and structures of crystalline material
US12/562,206 2009-09-18

Publications (1)

Publication Number Publication Date
KR20110031072A true KR20110031072A (ko) 2011-03-24

Family

ID=43086382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100024356A KR20110031072A (ko) 2009-09-18 2010-03-18 결정 물질의 개선된 제조 및 구조들

Country Status (6)

Country Link
EP (1) EP2299475A1 (ko)
JP (1) JP2011063502A (ko)
KR (1) KR20110031072A (ko)
CN (1) CN102024768A (ko)
SG (1) SG169921A1 (ko)
TW (1) TWI423439B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101401274B1 (ko) * 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
KR101587430B1 (ko) * 2014-12-05 2016-01-22 (재)한국나노기술원 실리콘(001) 기판 상에 반도체 에피층 성장방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5042373B2 (ja) 2010-06-28 2012-10-03 日立オートモティブシステムズ株式会社 内燃機関のピストン
JP2015502657A (ja) * 2011-11-05 2015-01-22 東京エレクトロン株式会社 半導体デバイス用のレトログレードウエルにおけるエピタキシャル膜成長
EP2629320B1 (en) * 2012-02-15 2018-10-17 IMEC vzw Mask structure and method for defect-free heteroepitaxial deposition
EP2709156A3 (en) * 2012-09-14 2014-04-23 Imec Band engineered semiconductor device and method for manufacturing thereof
EP2717316B1 (en) * 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US8785907B2 (en) * 2012-12-20 2014-07-22 Intel Corporation Epitaxial film growth on patterned substrate
JP5845201B2 (ja) * 2013-03-21 2016-01-20 株式会社東芝 半導体装置および歪監視装置
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
KR101531870B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
KR101531875B1 (ko) * 2013-12-27 2015-06-29 (재)한국나노기술원 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법
EP3238264A4 (en) * 2014-12-23 2018-08-22 Intel Corporation Apparatus and methods of forming fin structures with sidewall liner
US9378950B1 (en) * 2015-05-22 2016-06-28 Stratio Methods for removing nuclei formed during epitaxial growth
KR102475832B1 (ko) * 2015-06-16 2022-12-09 인텔 코포레이션 서브핀 층을 갖는 트랜지스터
CN106783617A (zh) * 2016-11-29 2017-05-31 东莞市广信知识产权服务有限公司 一种硅基锗沟道mos器件的制作方法
TWI728364B (zh) * 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
KR20220097478A (ko) * 2019-12-24 2022-07-07 주식회사 히타치하이테크 이온 밀링 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
WO2006125040A2 (en) * 2005-05-17 2006-11-23 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities related methods for device fabrication
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法
US9508890B2 (en) * 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
WO2009084238A1 (ja) * 2007-12-28 2009-07-09 Sumitomo Chemical Company, Limited 半導体基板、半導体基板の製造方法および電子デバイス
US9740353B2 (en) 2013-05-07 2017-08-22 The Trustees Of Princeton University System and method for 3D position and gesture sensing of human hand

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101401274B1 (ko) * 2013-02-26 2014-05-29 연세대학교 산학협력단 Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
WO2014133293A1 (ko) * 2013-02-26 2014-09-04 연세대학교 산학협력단 Ge 및/또는 ⅲ-ⅴ족 화합물 반도체를 이용한 finfet 및 그 제조방법
KR101587430B1 (ko) * 2014-12-05 2016-01-22 (재)한국나노기술원 실리콘(001) 기판 상에 반도체 에피층 성장방법

Also Published As

Publication number Publication date
TW201112415A (en) 2011-04-01
CN102024768A (zh) 2011-04-20
SG169921A1 (en) 2011-04-29
JP2011063502A (ja) 2011-03-31
EP2299475A1 (en) 2011-03-23
TWI423439B (zh) 2014-01-11

Similar Documents

Publication Publication Date Title
US9984872B2 (en) Fabrication and structures of crystalline material
TWI423439B (zh) 半導體裝置及半導體結構之製造方法
US10961639B2 (en) Epitaxial growth of crystalline material
US9607846B2 (en) Polishing of small composite semiconductor materials
US9818819B2 (en) Defect reduction using aspect ratio trapping
JP5063594B2 (ja) 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
US7405142B2 (en) Semiconductor substrate and field-effect transistor, and manufacturing method for same
US7202121B2 (en) Methods for preserving strained semiconductor substrate layers during CMOS processing
US10971626B2 (en) Interface charge reduction for SiGe surface
KR20140125376A (ko) 반도체 장치 및 그 제조 방법
US7198997B2 (en) Method for producing semiconductor substrate, method for producing field effect transistor, semiconductor substrate, and field effect transistor
US20170040421A1 (en) Structure for relaxed sige buffers including method and apparatus for forming
Sawano et al. CMP for High Mobility Strained Si/Ge Channels

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application