KR20140125376A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20140125376A
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이사오 군지
유사쿠 가시와기
마사카즈 스기야마
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도쿄엘렉트론가부시키가이샤
도꾜 다이가꾸
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Abstract

트렌치(107) 내에 매립된 아몰퍼스 형상 또는 다결정의 InP막(109A) 위부터, 캡막(111)을 피복하여 트렌치(107)를 밀봉한 후, Si 웨이퍼(W)를 InP의 융점 이상의 온도에서 가열하여 InP를 융해시키고, 냉각하여 고체화시킴으로써 트렌치(107)의 바닥의 Si [001]면을 종 결정면으로 하여, InP막(109A)을 단결정화시켜 단결정 InP막(109B)을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 실리콘 이외의 반도체 재료를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
오랜 기간에 걸쳐, Si 웨이퍼는, 초 LSI 제조용 기판으로서 널리 사용되고 있고, 그 12인치 대구경 기판을 다루는 제조 프로세스 장치군은, 세계 각지의 반도체 장치의 양산 공장에 수많이 도입되어 있다. 한편, Si 이외의 반도체로서 알려진 Ge, InP, GaAs, InGaAs 등(이하, 이들을 Si와 대비하는 의미로, 「이종 반도체」라고 칭하기도 함)은, Si보다 캐리어의 이동도가 높고, 밴드 갭 에너지가 작은 것도 있다. 그 때문에, 이들을 트랜지스터의 채널 재료에 사용함으로써 Si의 물성을 능가하는 반도체 소자를 제작할 수 있을 것으로 기대되고 있다. 가령, Si 웨이퍼 위에 고품질의 이종 반도체의 미세 구조를 형성할 수 있으면, 지금까지 이룬 기술과 설비를 이용하여 Si의 물성을 능가하는 초 LSI를 제조하는 것이 가능해진다. 따라서, 양산 비용의 증가를 피하면서, 초 LSI의 성능을 향상시킬 수 있을 것으로 생각된다.
그러나, Si 웨이퍼 위에 이들 이종 반도체를 성막하면, Si와 이종 반도체의 격자 상수의 차이로, 이종 반도체 막 중에, 많은 격자 결함이 발생하여, 기대한 성능을 얻을 수 없다는 문제가 있었다.
트렌치 등의 개구부의 깊이를 이용하여, 단결정 Si 위의 개구부 내에 성막한 이종 반도체 막의 격자 결함을 개구부의 바닥 부근에 가두는 ART(Aspect Ratio Trapping)라는 방법이 제안되어 있다(예를 들어 비특허문헌 1, 특허문헌 1 내지 3). 이들 방법에서는, Si [100]면 위에 형성한 절연막을 소정 형상으로 패터닝한 후, CVD법 등에 의해 Si [100]면으로부터 선택적으로 이종 반도체 막을 보텀 업 성장시킨다. Si [100]면과 이종 반도체 막의 경계 부근에 발생한 격자 결함은, 개구부의 측벽에서 트랩되어, 이종 반도체 막의 하부에 갇히기 때문에, 이종 반도체 막의 상부에는 격자 결함이 발생하지 않는다. 이들 비특허문헌 1 등에 기재된 방법은, 격자 결함을 가두기 위해서, 어스펙트비(깊이와 개구 폭의 비율; 깊이/개구 폭)가 어느 정도 큰 개구부밖에 적용할 수 없다. 또한, 이종 반도체 막의 상부는, 격자 결함은 적지만, 실용 레벨 정도로 격자 결함을 감소시킬 수가 없다.
또한, STI(Shallow Trench Isolation)에 의해 형성된 액티브 에리어 내를 드라이 에칭에 의해 트렌치 형상으로 파 내려가, 트렌치 바닥의 Si [001]면 위에, Ge의 버퍼층을 개재하여 MOCVD(유기 금속 기상 성장)법에 의해 선택적으로 InP막을 성장시키는 ART법도 제안되어 있다(예를 들어 비특허문헌 2). 이 방법은 Si와 InP의 격자 부정합을 완화하기 위해서, 그 중간의 격자 길이를 갖는 Ge의 층을 버퍼층으로서 삽입함으로써, 격자 결함의 발생을 억제시키고 있다. 그러나, 이 방법으로도 상층부의 격자 결함은 실용 레벨에 미치지 못할 정도로 많다.
또한, 이종 반도체 막의 성장에, RMG(Rapid Melting Growth)라고 불리는 방법을 사용하는 것도 제안되어 있다(예를 들어 비특허문헌 3, 비특허문헌 4, 특허문헌 4 등). 이들 방법에서는, 먼저, Si [100]면 위에 형성한 절연막을 소정 형상으로 패터닝하여 종 결정면을 노출시킨다. 그 후, 스퍼터(스패터)법이나 분자선 에피택시법에 의해 Ge, GaAs 등의 이종 반도체 막을 형성한다. 이어서, 이 이종 반도체 막을 스트라이프 형상으로 에칭한 후, 위부터 절연막으로 덮어, RTA(Rapid Thermal Annealing) 처리한다. 융해된 이종 반도체 재료는, Si [100]면의 종 결정면을 기점으로 액상 에피택셜 성장하여, 가늘고 긴 이종 반도체 막이 형성된다. 이때, 이종 반도체 막의 성장 방향을, Si [100]면에 수직인 방향으로부터 도중에 수평한 방향으로 굴곡시킴으로써 격자 결함을 성장 기점인 Si [100]면의 근방에 가둘 수 있다. 이들 비특허문헌 3 등에 기재된 방법에서는, 이종 반도체 막을 일단 대면적으로 성막한 후에, 스트라이프 형상으로 에칭 가공해 둘 필요가 있다. 그 때문에, 이종 반도체 재료의 이용 효율이 나빠서, 포토리소그래피 공정이나 기술적으로 어려운 이종 반도체의 미세 에칭 공정도 필요하게 된다. 또한, 반도체 칩 면적 내의 Si 종 결정면이 칩 면적을 축소하는 것을 방해하기 때문에, 생산 효율을 현저하게 악화시킨다.
미국 특허 제7,626,246호 미국 특허 제7,777,250호 미국 특허 제7,799,592호 미국 특허 제7,498,243호
Applied Physics Letters, Vol.90, 052113(2007) Journal of The Electrochemical Society, 157(11) H1023-H1028(2010) Applied Physics Letters, Vol.84, No.14, 5 April 2004 IEEE. ELECTRON DEVICE LETTERS, VOL. 31, No.6, June 2010
본 발명의 목적은, Si 기판 위에, 격자 결함이 적고, 양질의 이종 반도체 재료의 미세 구조를 형성하는 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은, 단결정 실리콘층과, 상기 단결정 실리콘층 위에 적층된 절연막과, 상기 단결정 실리콘층의 표면이 노출되는 깊이로 상기 절연막에 형성된 개구부를 갖는 피처리체를 준비하는 제1 공정과, 상기 절연막의 개구부 내에, 선택적으로, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료의 막을 매립하는 제2 공정과, 상기 개구부 내에 매립된 이종 반도체 재료의 막 위에서, 캡 절연막으로 피복하여 상기 개구부 내를 밀봉하는 제3 공정과, 상기 피처리체를 상기 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 상기 이종 반도체 재료의 막을 융해시킨 후, 냉각하여 고화시킴으로써, 상기 단결정 실리콘층의 표면을 종 결정면으로 하여 상기 이종 반도체 재료를 단결정화시켜 이종 반도체 재료층을 형성하는 제4 공정과, 상기 캡 절연막을 제거함으로써, 상기 이종 반도체 재료층의 표면의 적어도 일부분을 노출시키는 제5 공정을 구비하고 있다.
본 발명의 반도체 장치의 제조 방법은, 상기 이종 반도체 재료가, Ge, InP, GaAs, InAs, AlSb, GaSb 및 InSb로 이루어지는 군에서 선택되는 1종 이상이어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 개구부가, 상기 절연막에 형성된 트렌치여도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 개구부가, 상기 절연막에 형성된 홀이어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제1 공정이, 상기 단결정 실리콘층의 위에 절연막을 적층하여 성막하는 공정과, 상기 절연막을 소정의 패턴으로 에칭하여 상기 개구부를 형성하는 공정과, 상기 개구부의 바닥을 세정하여 노출된 상기 단결정 실리콘층의 표면의 결정 방위를 정렬하는 공정을 가져도 된다. 이 경우, 상기 단결정 실리콘층의 표면의 결정 방위가, [001]면이어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제1 공정이, 상기 단결정 실리콘층의 위에 절연막을 적층하여 성막하는 공정과, 상기 절연막을 소정의 패턴으로 에칭하는 공정과, 상기 단결정 실리콘층을 웨트 에칭하여 실리콘 [111]면이 노출된 상기 개구부를 형성하는 공정과, 상기 개구부를 세정하여 노출된 상기 단결정 실리콘층의 표면의 결정 방위를 정렬하는 공정을 가져도 된다.
본 발명의 반도체 장치의 제조 방법에 있어서, 상기 제2 공정에서는, 피처리체를 온도 400℃ 이상 450℃ 이하의 범위 내로 가열하면서, 상기 이종 반도체 재료의 막을 CVD법에 의해 매립해도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제4 공정에서의 가열을 50℃/초 이상의 승온 속도로 행해도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제4 공정에서의 냉각을 50℃/초 이상의 강온 속도로 행해도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제3 공정에서, 상기 캡 절연막을 복수 층으로 형성해도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제3 공정에서, 상기 캡 절연막이, InP에 직접 접하는 SiO2막에 의한 제1 캡층과, 상기 제1 캡층에 적층된 SiN막에 의한 제2 캡층을 포함하고 있어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제3 공정에서, 상기 캡 절연막이, SiN막에 의한 제1 캡층과, 상기 제1 캡층에 적층된 SiO2막에 의한 제2 캡층을 포함하고 있어도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 제3 공정에서, 상기 캡 절연막이, InP에 직접 접하는 SiN막에 의한 제1 캡층과, 상기 제1 캡층에 적층된 SiO2막에 의한 제2 캡층과, 상기 제2 캡층에 적층된 SiN막에 의한 제3 캡층을 포함하고 있어도 된다.
본 발명의 반도체 장치의 제조 방법에 있어서, 상기 제2 공정을, 뱃치식의 MOCVD 장치로 행해도 된다.
본 발명의 반도체 장치의 제조 방법은, 피처리체가, 단결정 실리콘 기판 또는 SOI 기판이어도 된다.
본 발명의 다른 관점의 반도체 장치의 제조 방법은, 단결정 실리콘층과, 상기 단결정 실리콘층 위에 적층된 절연막과, 상기 단결정 실리콘층의 표면이 노출되는 깊이로 상기 절연막에 형성된 개구부를 갖는 피처리체에서의 상기 절연막의 개구부 내에, 선택적으로, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료의 막을 매립하는 공정과, 상기 피처리체를 상기 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 상기 이종 반도체 재료의 막을 융해시킨 후, 냉각하여 고체화시킴으로써, 상기 단결정 실리콘층의 표면을 종 결정면으로 하여 상기 이종 반도체 재료를 단결정화시켜 이종 반도체 재료층을 형성하는 공정을 구비하고 있다.
본 발명의 반도체 장치는, 상기 어느 하나의 반도체 장치의 제조 방법에 의해 제조된 것이다.
본 발명의 반도체 장치의 제조 방법에 의하면, 절연막의 개구부 내에 선택적으로 매립된 이종 반도체 재료를 열처리함으로써, 개구부 내에 노출된 단결정 실리콘층의 표면을 종 결정면으로 하여, 이종 반도체 재료를 단결정화시킨다. 이때, 개구부의 어스펙트비를 이용한 결함의 가두기 작용과 열처리에 의한 재결정화에 의해, 이종 반도체 재료층의 결정성을 개선할 수 있다. 따라서, 본 발명 방법에 의하면, 단결정 실리콘층의 위에 결함이 적은 고품질의 결정성을 갖는 이종 반도체 재료의 미세 구조를 간이한 공정으로 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 형성한 이종 반도체 재료층을 에칭하는 공정이 불필요하기 때문에, 이종 반도체 재료층에 데미지를 끼치지 않고, 양호한 결정성을 유지할 수 있다. 이와 같이 하여 얻어지는 이종 반도체 재료의 미세 구조를 구비한 반도체 장치는, 예를 들어 핀형 트랜지스터(FINFET) 등의 채널을 비롯해서, 양자 도트 디바이스, 포토닉 디바이스 등에 바람직하게 이용할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 공정 수순의 일례를 설명하는 도면이다.
도 2는 도 1에 후속하는 공정 수순의 일례를 설명하는 도면이다.
도 3은 도 2에 후속하는 공정 수순의 일례를 설명하는 도면이다.
도 4는 각종 반도체 재료의 융점을 도시하는 도면이다.
도 5는 격자 부정합에 의한 관통 전이 결함이 InP막 내의 하부에 가두어진 상태를 설명하는 도면이다.
도 6은 핀 구조의 InP막을 사용한 InGaAs/InAlAs 양자 웰 채널의 구성예를 설명하는 도면이다.
도 7은 플레이너형의 InGaAs/InAlAs 양자 웰 채널의 구성예를 설명하는 도면이다.
도 8은 InP막을 사용한 적층 구조의 InGaAs/InAlAs 양자 웰 채널의 구성예를 설명하는 도면이다.
도 9는 적층 구조의 캡막의 구성예를 도시하는 도면이다.
도 10은 적층 구조의 캡막의 다른 구성예를 도시하는 도면이다.
도 11은 적층 구조의 캡막의 또 다른 구성예를 도시하는 도면이다.
도 12는 시험예 1의 캡막의 구조를 설명하는 도면이다.
도 13은 시험예 1에서의 어닐 처리 후의 캡막의 표면 상태를 나타내는 주사형 전자 현미경(SEM)상이다.
도 14는 시험예 2의 캡막 구조를 설명하는 도면이다.
도 15는 시험예 2에서의 어닐 처리 후의 캡막의 표면 상태를 나타내는 SEM상이다.
도 16은 시험예 3에서 트렌치에 InP막을 매립한 후의 상면의 SEM상이다.
도 17은 시험예 4에서 트렌치에 InP막을 매립한 후의 상면의 SEM상이다.
도 18은 시험예 5에서 트렌치에 InP막을 매립한 후의 상면의 SEM상이다.
도 19는 시험예 3과 시험예 5에서 트렌치에 매립된 InP막을 비교하여 도시하는 도면이다.
도 20은 시험예 5에서 트렌치에 매립된 InP막에 대하여 어닐을 행하기 전의 광학 현미경 화상이다.
도 21은 시험예 5에서 트렌치에 매립된 InP막에 대하여 어닐을 행한 후의 광학 현미경 화상이다.
도 22는 도 20에 대응하는 어닐 전에 있어서의 그레인의 상태를 설명하는 모식도이다.
도 23은 도 21에 대응하는 어닐 후에 있어서의 그레인의 상태를 설명하는 모식도이다.
도 24는 시험예 3에서 트렌치에 매립된 InP막에 대하여 어닐을 행하기 전의 투과형 전자 현미경(TEM)상이다.
도 25는 시험예 3에서 트렌치에 매립된 InP막에 대하여 어닐을 행한 후의 TEM상이다.
도 26은 양자 도트의 구성예를 설명하는 도면이다.
도 27은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법의 공정 수순의 일례를 설명하는 도면이다.
도 28은 도 27에 후속하는 공정 수순의 일례를 설명하는 도면이다.
도 29는 도 28에 후속하는 공정 수순의 일례를 설명하는 도면이다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
[제1 실시 형태]
먼저, 도 1 내지 도 3을 참조하면서, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 여기에서는, 단결정 실리콘층을 갖는 피처리체로서 [001]면을 갖는 Si 웨이퍼를, 이종 반도체 재료로서 InP를 각각 사용하여, 핀형 전계 효과형 트랜지스터(FINFET)의 채널을 형성하는 경우를 예로 들어 설명한다. 도 1 내지 도 3은 본 실시 형태의 반도체 장치의 제조 방법의 주요한 공정을 설명하기 위한 Si 웨이퍼의 표면 부근의 단면도이다.
(제1 공정)
제1 공정은, 피처리체로서, 도 1의 (e)에 도시한 바와 같이, 단결정 실리콘(101) 위에 적층된 절연막과, 단결정 실리콘(101)의 표면이 노출되는 깊이로 절연막에 형성된 개구부(오목부)로서의 트렌치(107)를 갖는 Si 웨이퍼(W)를 준비하는 공정이다. 먼저, 도 1의 (a)에 도시한 바와 같이 Si 웨이퍼(W)를 준비한다. 본 실시 형태에서는, Si 웨이퍼(W)가 단결정 실리콘층에 해당한다. 이 Si 웨이퍼(W)의 단결정 실리콘(101)의 표면(S)의 결정 방위는 [001]면이다. 이어서, 도 1의 (b)에 도시한 바와 같이, Si 웨이퍼(W)의 단결정 실리콘(101)의 위에 SiN막(화학 양론적으로는 Si3N4이지만, 간단히 SiN이라 기재함)(103)을 성막한다. SiN막(103)의 성막 방법으로서는, 특별히 제한은 없고, 예를 들어 퇴적법에 의해 성막할 수 있다. 퇴적법으로서는, 예를 들어 열 CVD법, 플라즈마 CVD법, ALD법, SOD(Spin On Disk 또는 Spin On Dielectric)법 등을 들 수 있다.
이어서, 도 1의 (c)에 도시한 바와 같이, SiN막(103)의 위에 SiO2막(105)을 더 성막한다. SiO2막(105)의 성막 방법은, 특별히 제한은 없고, 예를 들어 퇴적법에 의해 성막할 수 있다. 퇴적법으로서는, 예를 들어 열 CVD법, 플라즈마 CVD법, ALD법, SOD법 등을 들 수 있다.
또한, 본 실시 형태에서는, FINFET의 채널 형성을 목적으로 하고 있기 때문에, 개구부를 형성하는 절연막으로서 SiN막(103)과 SiO2막(105)의 2층을 적층하고 있지만, 목적에 따라 절연막은 단층이어도 되고, 3층 이상이어도 된다.
SiN막(103)의 두께는, FINFET의 채널 형성을 목적으로 하는 경우에는, 예를 들어 5nm 이상 20nm 이하의 범위 내로 할 수 있지만, 다른 목적의 경우에는, 이것에 한정되는 것이 아니다. SiO2막(105)의 두께는, FINFET의 채널 형성을 목적으로 하는 경우에는, 예를 들어 10nm 이상 500nm 이하의 범위 내로 할 수 있지만, 다른 목적의 경우에는, 이것에 한정되는 것이 아니다. 또한, SiO2막(105)의 두께는, 후술하는 격자 결함의 가두기 효과를 확실한 것으로 하기 위해서, 트렌치(107)의 깊이와 개구 폭의 비율(깊이/개구 폭; 어스펙트비)을 고려하여 결정하는 것이 바람직하다.
이어서, 도 1의 (d), (e)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여, SiO2막(105) 및 SiN막(103)을 순차적으로 에칭하여, 소정의 패턴의 트렌치(107)를 형성한다. 여기에서는, 트렌치(107)의 바닥에 단결정 실리콘(101)의 [001]면이 노출될 때까지 에칭을 행한다. 즉, 트렌치(107)의 깊이는, SiO2막(105) 및 SiN막(103)의 합계 두께와 동일하거나, 그 이상으로 되도록 한다. 트렌치(107)의 폭은, 목적에 따라 설정할 수 있지만, 상기한 바와 같이 어스펙트비를 고려하여 설정하는 것이 바람직하다.
SiO2막(105)의 에칭은, 예를 들어 도시하지 않은 레지스트층을 형성하고, 포토리소그래피 기술과, 이방성이 높은 반응성 이온 에칭(RIE)을 조합하여 행할 수 있다. RIE에서의 조건으로서는, 예를 들어 에칭 가스로서 CFx 가스 등을 사용하여 행할 수 있다. 또한, RIE의 후에, Si 웨이퍼(W) 위의 CF(fluorocarbon) 화합물의 잔사를 제거하기 위해서, 예를 들어 산소 플라즈마에 의한 애싱 처리를 행해도 된다.
계속해서, SiN막(103)의 에칭은, SiO2막(105)에 이어서 RIE로 행할 수 있다. 또한, 다른 방법으로서, SiN막(103)의 에칭은, SiO2막(105)을 마스크로 하여 웨트 에칭에 의해 행할 수도 있다. 웨트 에칭은, SiO2막(105)과의 선택성이 얻어지도록, 예를 들어 가열한 인산(H3PO4)에 의해 행할 수 있다.
에칭에 의해, 도 1의 (e)에 도시한 바와 같이 트렌치(107)를 형성한 후, 트렌치(107)의 바닥에 노출된 단결정 실리콘(101)의 [001]면을 세정하여 결정 방위를 정렬하는 것이 바람직하다. 세정은, 예를 들어 황산과산화수소수(SPM), 염산과산화수소수(SC2), 희불산(DHF) 등을 사용하여 행할 수 있다. 종 결정면의 자연 산화막의 제거는 HF와 NH3의 혼합 가스에 의한 드라이 에칭으로도 가능하다.
(제2 공정)
제2 공정은, Si 웨이퍼(W)의 트렌치(107) 내에, 선택적으로, 아몰퍼스 또는 다결정의 InP막(109A)을 매립하는 공정이다. 이 공정에서는, 도 2의 (a), (b)에 도시한 바와 같이, CVD(화학 기상 성장)법 등을 사용하여 선택적으로 트렌치(107)의 바닥의 단결정 실리콘(101)의 [001]면으로부터 보텀 업으로 InP막(109A)을 매립한다. 이 공정은, 절연막(SiO2막(105))의 표면과 트렌치(107)의 바닥에 노출된 Si [001]면과의 화학 상태의 차이를 이용하는 SAG(Selective Area Growth)라고 불리는 방법에 의해 행하여진다.
트렌치(107) 내에 InP막(109A)을 매립할 때의 CVD법으로서는, 예를 들어 유기 금속 CVD(MOCVD), 원자층 퇴적(ALD) 등을 이용할 수 있다.
여기서, 트렌치(107) 내에 InP막(109A)을 매립하는 공정을, MOCVD를 예로 들어 설명한다. MOCVD는, 먼저, 처리실 내에, 트렌치(107)를 갖는 Si 웨이퍼(W)를 배치한다. 이어서, Si 웨이퍼(W)를 가열하면서, III족 화합물 원료로서 예를 들어 트리메틸인듐(TMIn), V족 화합물로서 예를 들어 터셜부틸포스핀(TBP)을 사용하고, 이들을 H2 가스 또는 N2 가스를 캐리어 가스로서 처리실 내에 도입함으로써, InP막(109A)의 성막을 행한다. 성막 온도(Si 웨이퍼(W)의 가열 온도)는 예를 들어 400℃ 이상 650℃ 이하의 범위 내로 하는 것이 가능하고, 특히 InP 재료의 매립에 있어서, InP막(109A)의 그레인 사이즈를 작게 하는 관점에서, 400℃ 이상 450℃ 이하의 범위 내가 바람직하다. InP 재료의 경우, MOCVD에서의 성막 온도가 450℃를 초과하면, 트렌치(107) 내에 충전된 InP 결정의 그레인이 크게 성장해서, 이하의 (1) 내지 (3)과 같은 문제가 발생하는 경우가 있다. (1) 트렌치(107) 상부에 돌출된 결정의 그레인의 요철이 커져, 캡막(111)에 의한 피복이 곤란하게 된다. (2) 결정의 그레인이 크기 때문에, RMG(Rapid Melt Growth)의 가열 프로세스에서 융해되기 어렵다. (3) 융해되어도, 결정의 그레인의 중심 부분이 전부 녹지는 않아, 코어로서 남기 쉽기 때문에, 개개의 그레인마다 응집하여 재결정되어, 다결정화된다. 한편, MOCVD에서의 성막 온도가 400℃ 미만에서는, 성막 반응 자체가 진행되기 어려워, 트렌치(107) 내에의 InP막(109A)의 매립이 곤란하게 된다. 그에 반해 InP 재료의 매립에 있어서, 성막 온도를 400℃ 이상 450℃ 이하의 범위 내로 하면, 그레인이 과대하게 성장하지 않고, 트렌치(107) 내에 그레인을 치밀하게 충전할 수 있다. 따라서, 상기 (1) 내지 (3)의 문제가 발생하지 않아, 어닐 처리 후에는 일체화된 단결정 InP막을 얻을 수 있다.
또한, 성막 프로세스 동안에, 처리실 내의 전체 압력은, 예를 들어 10000Pa 이상 100000Pa 이하의 범위 내에서 일정 또는 변화시킬 수 있다.
[뱃치식 MOCVD 장치]
InP의 MOCVD 매립 프로세스는, 상술한 바와 같이 성막 온도를 낮게 한 경우, 성막 속도가 느려진다. 300nm의 트렌치를 매립하는 경우, MOCVD 프로세스 시간은 약 60분 걸린다. 그 때문에 매엽식 MOCVD 장치보다 다수매를 일괄 처리할 수 있는 뱃치식 MOCVD 장치로 성막을 행하는 것이 바람직하다.
트렌치(107) 내에 InP막(109A)을 매립하는 경우, 트렌치(107)의 바닥에는, 단결정 실리콘(101)의 [001]면이 노출되어 있기 때문에, SiO2막(105)의 표면과의 화학 상태의 상이함에 의해, 선택적으로 트렌치(107) 내의 단결정 실리콘(101)의 [001]면으로부터 보텀 업으로 InP막(109A)이 퇴적된다. 이와 같이, SAG법을 이용함으로써, 필요한 부위(트렌치(107) 내)에만 이종 반도체 재료막을 형성할 수 있기 때문에, 이종 반도체 재료막을 에칭하는 공정이 불필요하게 된다.
또한, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료로서, InP 이외에, 예를 들어 융점이 실리콘보다 낮은 Ge, GaAs, InAs, AlSb, GaSb, InSb 등을 사용할 수 있다. Ge는 IV족 반도체이고, InP, GaAs, InAs, AlSb, GaSb, InSb는 III-V족 반도체이다. 또한, 트렌치(107) 내에 매립되는 이종 반도체 재료의 막은, 아몰퍼스 상태여도 되고, 결정 상태여도 된다.
(제3 공정)
제3 공정은, 트렌치(107) 내에 매립된 InP막(109A) 위부터, 캡 절연막으로서의 캡막(111)으로 피복하여 트렌치(107) 내를 밀봉하는 공정이다. 이 공정에서는, 도 2의 (c)에 도시한 바와 같이, 트렌치(107) 내에 매립된 InP막(109A)을 덮도록, 캡막(111)을 성막한다. 이 캡막(111)에 의해, 트렌치(107) 내에 InP막(109A)을 봉입한다. 즉, 트렌치(107) 내의 InP막(109A)을, 하방의 단결정 실리콘(101)과, 측방의 절연막(SiN막(103) 및 SiO2막(105))과, 상방의 캡막(111)에 의해 둘러싸서, 마치 미세한 가열 용기 중에 밀폐시킨 상태로 한다.
캡막(111)의 성막은, 예를 들어 200℃ 정도의 저온에서의 CVD법에 의해 행하는 것이 바람직하다. 이러한 저온 CVD법으로서는, 예를 들어 플라즈마 CVD법을 들 수 있다. 캡막(111)으로서, 예를 들어 SiO2막을 사용하는 경우의 플라즈마 CVD의 수순의 일례를 나타내면 다음과 같다. 먼저, 처리실 내에 Si 웨이퍼(W)를 배치하고, 100℃ 이상 300℃ 이하 정도의 범위 내로 가열한다. 처리실 내의 압력은, 예를 들어 67Pa 이상 400Pa 이하 정도의 범위 내로 할 수 있다. 이어서, 예를 들어 원료 가스로서의 테트라에톡시실란(TEOS)을 버블링법에 의해 처리실 내에 공급함과 함께, 별도로 처리실 내에 O2 등의 산화성 가스를 공급하여, 플라즈마에 의한 분해 반응·산화 반응을 발생시킴으로써 트렌치(107)를 상부로부터 밀봉하도록 캡막(111)을 성막할 수 있다. 또한, 캡막(111)의 성막에, SOD법을 사용해도 된다. 예를 들어 비교적 저온 처리에서 양질의 실리카 막을 형성하는 폴리실라잔 액을 스핀 코팅으로 도포하고, 그것을 소성하여 캡막(111)으로 해도 된다.
캡막(111)의 막 두께는, 트렌치(107) 내를 확실하게 밀폐함과 함께, 후의 열처리 공정에서 캡막(111)에 충분한 축열 작용을 갖게 하는 관점에서, 예를 들어 0.3㎛ 이상 3㎛ 이하의 범위 내로 하는 것이 바람직하다.
캡막(111)으로서는, SiO2막 이외에, 예를 들어 SiN막, SiON막, Al2O3 등을 사용할 수도 있다. 또한, 캡막(111)은 InP막(109A)의 상부와 캡막(111)의 반응성을 경감하기 위해서, 이종 반도체 재료의 InP와 직접 접하는 층이 산소를 포함하지 않는 내열성 재료(예를 들어 SiN)에 의한 막인 것이 바람직하다. 따라서, 캡막(111)을, 예를 들어 산소를 포함하지 않는 SiN막에 의한 제1 캡층과, SiO2막에 의한 제2 캡층을 포함하는 적층 구조로 해도 되고, 또는, 캡막(111)의 균열 방지를 위해서 3층 이상의 적층 구조로 해도 된다.
(제4 공정)
제4 공정은, Si 웨이퍼(W)를 InP의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 InP를 융해시킨 후, 냉각하여 고화시킴으로써 트렌치(107)의 바닥의 Si [001]면을 종 결정면으로 하여, InP막(109A)을 단결정화시켜 단결정 InP막(109B)을 형성하는 공정이다. 이 공정에서는, 트렌치(107)와 캡막(111)에 의해 밀폐된 InP막(109A)을 열처리함으로써, 액상 에피택셜 성장에 의해 InP의 단결정을 성장시킨다. 열처리는, InP의 융점 이상의 온도에서의 급속 가열과, 급속 냉각을 포함하는 RTP(Rapid Thermal Process)에 의해 행하는 것이 바람직하다. 또한, 예를 들어 밀리초 어닐과 같이, 레이저 가열로 보다 급격하게 승온 또는 강온시켜도 된다. 도 3의 (a)는, Si 웨이퍼(W)를 가열하고 있는 상태, 도 3의 (b)는 냉각 후의 상태를 나타내고 있다. 열처리에 의해, 트렌치(107) 내의 아몰퍼스 형상 또는 다결정의 InP막(109A)이, 단결정 InP막(109B)으로 변화한다.
열처리 공정의 가열은, 서멀 버짓을 억제하면서 InP만을 신속히 융해시킴과 함께, 스루풋을 향상시키는 관점에서, 예를 들어 50℃/초 이상의 승온 속도로 행하는 것이 바람직하다. 또한, 가열 후의 냉각은, 용융 상태로부터 Si [001]면을 기점으로 하여 단결정 InP의 액상 에피택셜 성장을 효율적으로 진행시키기 위해서, 예를 들어 50℃/초 이상의 강온 속도로 행하는 것이 바람직하다.
이러한 열처리에 의한 단결정화는, RMG(Rapid Melt Growth)법이라고 불리는 방법이다. RMG법에 의해 단결정의 성장을 행함으로써, Si [001]면에 InP막을 성막했을 뿐인 것에 비해, 격자 결함이 적고, 고품질의 단결정 InP막(109B)을 형성할 수 있다.
여기서, 도 4에, 단결정 실리콘, SiO2, SiN과 함께, 대표적인 이종 반도체 재료로서, Ge, InAs, InP, GaAs, GaSb의 융점을 나타냈다. 그래프 중의 숫자는 융점을 나타내고 있다. 벌크의 Si, SiO2, SiN의 융점은, 예시한 이종 반도체 재료 중에서 가장 융점이 높은 GaAs보다 적어도 170℃ 이상 높다. RMG법에서는, 이러한 융점의 차를 이용하여, 절연막(SiO2막(105), SiN막(103)) 중에 봉입된 이종 반도체 재료만을 융해시킨다. 따라서, 열처리에서의 가열 온도는, 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도이면 되는 것으로 이해된다.
보다 구체적으로는, 예를 들어 InP의 경우, 50℃/초 이상의 승온 속도로 1100℃로 급속하게 가열하고, 그 온도를 3초간 유지하여 InP만을 용해시키고, 그 후, 50℃/초 이상의 강온 속도로 급속하게 냉각함으로써 재결정화시킬 수 있다. 재결정화 시, 종 결정으로서 Si [001]면이 이용된다. Si와 InP는 결정 격자가 상이하지만, 재결정화된 InP는, Si [001]면의 결정성을 이어받는다. 이 경우, 도 5에 도시한 바와 같이, 격자 부정합에 의한 관통 전이 결함(120)이 단결정 InP막(109B) 중에 발생한다. 그러나, 단결정 InP막(109B) 중의 Si [001]면과 InP [001]면의 계면을 기점으로 하여 발생한 관통 전이 결함(120)은 방향성을 가지기 때문에, 트렌치(107)의 측벽과의 경계에서 종단된다. 바꾸어 말하면, 관통 전이 결함(120)은 단결정 InP막(109B)의 하부(P1)에밖에 발생하지 않는다. 그 때문에, 트렌치(107)의 어스펙트비(깊이와 개구 폭의 비; 깊이/폭)를 어느 정도 이상 크게 설정해 둠으로써, 단결정 InP막(109B)의 상부(P2)는 결함이 없는 양질의 InP 결정으로 된다.
이렇게 어스펙트비를 이용한 결함의 가두기는, ART(Aspect Ratio Trapping)이라고 불리는 방법을 응용한 것이다. 단, 통상의 ART에서는, 트렌치(107)의 내부에서 SAG에 의해 이종 반도체 재료막의 성막을 행하는 것뿐이기 때문에, 트렌치(107) 상부의 이종 반도체 재료막(단결정 InP막(109B)의 상부(P2))의 막질은, 성막 방법에 의존한다. 그에 반해 본 실시 형태의 방법에서는, SAG/ART에, 열처리에 의한 RMG 공정을 조합하고 있기 때문에, 재결정화에 의해 트렌치(107) 상부의 이종 반도체 재료막(단결정 InP막(109B)의 상부(P2))의 막질을 보다 한층 개선시키는 것이 가능해진다.
(제5 공정)
제5 공정은, 캡막(111)을 제거함으로써, 단결정 InP막(109B)의 표면의 적어도 일부를 노출시키는 공정이다. 이 공정에서는, 먼저, 캡막(111)을 CMP(화학 기계 연마)에 의해 깎아내고, 그 후, InP가 노출되면, CMP의 프로세스 조건을 바꾸어, 계속해서 도 3의 (c)에 도시한 바와 같이 단결정 InP막(109B)의 상부를 평탄화한다. 이 상태에서, 본 실시 형태에서는, 또한 SiO2막(105)을 웨트 에칭에 의해 제거하고, 도 3의 (d)에 도시한 바와 같이, 단결정 InP막(109B)에 의한 핀 구조를 형성한다. SiO2막(105)의 웨트 에칭은, 예를 들어 버퍼드 불산 등을 사용하여 행할 수 있다.
이상과 같이 하여, SiN막(103) 및 SiO2막(105)에 형성된 트렌치(107)를 주형으로 하여, FINFET 등의 3차원 트랜지스터의 채널로서 이용 가능한 핀 구조의 단결정 InP막(109B)을 형성할 수 있다.
이상 설명한 도 1 내지 도 3에 도시하는 공정 예에서, 성막, 에칭, 세정 등의 세세한 조건은 생략하지만, 모두 통상의 방법에 따라 실시 가능하다.
본 실시 형태의 방법에서, 단결정 InP막(109B)의 핀 형상은, 트렌치(107)를 주형으로 하여 획정되기 때문에, 종래 방법으로 핀 구조의 InP막을 형성하는 경우와 같이, InP막을 반응성 이온 에칭 등의 방법으로 패터닝할 필요가 없다. 그 때문에, 단결정 InP막(109B)을 FINFET의 채널로서 이용하는 경우, 채널에 플라즈마 데미지가 발생하지 않는다는 이점이 있다. 또한, 단결정 InP막(109B)에 있어서, 격자 부정합에 의한 관통 전이 결함(120)이 InP와 Si의 계면 가까이의 하부(P1)에 갇힘과 함께, 액상 에피택셜 성장에 의해 상부(P2)는 고품질의 InP 단결정에 의해 형성되게 된다.
핀 구조의 단결정 InP막(109B)은, 예를 들어 양자 웰(Quantum Well) 구조의 채널 형성에 이용할 수 있다. 양자 웰 구조는, 밴드 갭이 매우 작고, 포텐셜이 낮은 층을, 밴드 갭이 크고, 포텐셜이 높은 층 사이에 끼워 넣은 구조이다. InP는, InGaAs나, InAlAs와, In:Ga비나 In:Al비를 조정함으로써, 격자 정합하는 것으로 알려져 있다. 따라서, 본 실시 형태의 방법에 의해 얻어지는 단결정 InP막(109B)은, InGaAs/InAlAs 양자 웰 채널을 형성할 때의 하지막으로서 이용할 수 있다. 도 6은, 본 실시 형태의 핀 구조의 단결정 InP막(109B)을 사용하여, InGaAs/InAlAs 양자 웰 채널을 형성한 경우의 예이다. 도 6 중, 부호 113은 하층 배리어로서의 InAlAs층, 부호 115는 채널층으로서의 InGaAs층이며, 부호 117은 상층 배리어로서의 InP층이다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 핀 구조에 한하지 않고, 플레이너형의 채널 형성도 가능하다. 도 7에, InGaAs/InAlAs 양자 웰 채널을 갖는 플레이너형의 채널 구조를 나타냈다. 이 경우, 도 3의 (c)의 상태에서 SiO2막(105)을 제거하지 않고, 단결정 InP막(109B)의 위에 하층 배리어로서의 InAlAs층(113), 채널층으로서의 InGaAs층(115) 및 상층 배리어로서의 InP층(117)을 형성하여, 패터닝하면 된다.
도 8은, 단결정 InP막(109B)을 사용한 양자 웰(Quantum Well) 구조의 채널 형성의 다른 구성예를 나타내고 있다. 도 8은, 단결정 InP막(109B)을 사용하여, 적층 구조의 InGaAs/InAlAs 양자 웰 채널을 형성한 경우의 예이다. 도 8 중, 부호 113은 하층 배리어로서의 InAlAs층, 부호 115는 채널층으로서의 InGaAs층이며, 부호 117은 상층 배리어막으로서의 InP층(또는 High-k층)이다. 단결정 InP막(109B) 및 InAlAs층(113)은 단결정 실리콘(101) 위에 형성된 SiO2막(131)의 트렌치 내에 매립된 상태로 적층되어 있다.
도 6, 도 7 및 도 8의 어느 구성예에서도, InP는, InGaAs/InAlAs와의 격자 상수의 매칭이 좋기 때문에, GaAs 등의 버퍼층을 형성할 필요가 없어 유리하다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 상기한 바와 같이, 캡막(111)을 적층 구조로 형성해도 된다. 도 9 내지 도 11은, 캡막(111)을 적층 구조로 하는 경우의 구성예를 나타내고 있다. 도 9에 나타내는 캡막(111A)은, InP막(109A)에 직접 접하는 SOG-SiO2막에 의한 제1 캡층(111a)과, 그 위에 적층된 SiN막에 의한 제2 캡층(111b)을 포함하는 2층의 적층 구조를 갖고 있다. 이 경우, SOG-SiO2막은 도포 프로세스에 의해 형성되기 때문에, 요철이 있는 InP막(109A)의 상부를 좋은 커버리지 성능으로 피복할 수 있다. 또한, 그 위에 SiO2와 비교하여 열팽창률이 Si와 가까운 SiN막을 성막함으로써, RMG 프로세스 시에 SOG-SiO2막에 가해지는 열 변형에 의한 캡막(111A)의 균열을 방지할 수 있다.
도 10에 도시하는 캡막(111B)은, InP막(109A)에 직접 접하는 SiN막에 의한 제1 캡층(111c)과, 그 위에 적층된 SOG-SiO2막에 의한 제2 캡층(111d)을 포함하는 2층의 적층 구조를 갖고 있다. 이 경우, 하지막의 Si와 열팽창 계수가 가까운 SiN막을 제1 캡층(111c)으로 함으로써, RMG 프로세스 시에 이와 같은 열 변형이 완화된다. 또한, SiN막 위에 SOG-SiO2막을 적층함으로써, 커버리지 성능이 떨어지는 CVD-SiN막의 보강으로 되어, SiN막이 얇은 곳에서도 RMG 프로세스 시의 균열을 방지할 수 있다.
도 11에 도시하는 캡막(111C)은, InP막(109A)에 직접 접하는 SiN막에 의한 제1 캡층(111e)과, 그 위에 적층된 SOG-SiO2막에 의한 제2 캡층(111f)과, 그 위에 적층된 SiN막에 의한 제3 캡층(111g)을 포함하는 3층의 적층 구조를 갖고 있다. 이 경우, 열팽창 계수가 Si와 가까운 SiN막에 의해, Si와 열팽창 계수가 크게 다른 SOG-SiO2막을 사이에 끼워 넣고 있으므로, 보다 RMG 프로세스 시에서의 열 변형이 완화되고, 또한 캡 적층막 두께를 두껍게 할 수 있으므로 InP가 녹을 때의 인(P)의 증기압을 억제할 수 있다.
[시험예 1 및 2]
이어서, 도 12 내지 도 15를 참조하면서, 캡막(111)의 구조와 캡막의 균열의 관계에 대하여 평가한 시험 결과에 대해 설명한다. 시험예 1에서는, 캡막(111)으로서, 도 12에 도시한 바와 같이, 두께 600nm의 SOG-SiO2막을 형성하였다. 시험예 2에서는, 캡막(111)으로서, 도 14에 도시한 바와 같이, 두께 600nm의 SOG-SiO2막의 위에 두께 100nm의 플라즈마 CVD-SiN막을 적층 형성하였다. 그리고, 각각의 캡막(111)에 대해서, 내부에 InP막(109A)을 봉입한 상태에서, RTP 장치에 의해 1100℃에서 3초간의 어닐을 행하였다.
도 13은, 시험예 1에 대한 어닐 처리 후의 표면 상태를 나타내는 SEM상이다. 도 15는, 시험예 2에 대한 어닐 처리 후의 표면 상태를 나타내는 SEM상이다. 도 13과 도 15의 비교로부터, 단층의 SiO2막으로 이루어지는 시험예 1의 캡막(111)은, 어닐 처리 후에 트렌치(107)의 긴 방향으로 균열이 발생하였지만, SiO2막 위에 SiN막을 형성한 시험예 2의 캡막(111)에서는, 균열의 발생은 확인되지 않았다. 따라서, 본 실험에 의해, 캡막(111)을 서로 다른 재료에 의한 2층 이상의 적층 구조로 형성함으로써, 어닐 처리에서의 캡 균열을 방지할 수 있음이 확인되었다.
[시험예 3, 4, 5]
이어서, 도 16 내지 도 18을 참조하면서, 제2 공정에서 InP막(109A)을 MOCVD법에 의해 성막할 때의 온도 조건에 대하여 검토한 시험 결과에 대해 설명한다. 상기한 바와 같이, 제2 공정은, Si 웨이퍼(W)의 트렌치(107) 내에, 선택적으로, 아몰퍼스 또는 다결정의 InP막(109A)을 매립하는 공정이다. MOCVD는, 처리실 내에 트렌치(107)를 갖는 Si 웨이퍼(W)를 배치하고, 프리베이크 후, 420℃에서의 시드 형성을 행하고, 그 후, 상이한 온도 조건에서의 InP 성장을 20분간 행함으로써 실시하였다. InP 성장의 온도는, 시험예 3을 420℃, 시험예 4를 500℃, 또는, 시험예 5를 550℃로 설정하였다. 처리실 내의 압력은, 약 10,130Pa(76Torr)로 설정하였다. 그 동안에, 터셜부틸포스핀(TBP)과 트리메틸인듐(TMIn)의 분압비를 60:1로 하였다.
도 16은, 시험예 3(420℃)에서 트렌치(107)에 InP막(109A)을 매립한 후의 상면의 SEM상이다. 도 17은, 시험예 4(500℃)에서 트렌치(107)에 InP막(109A)을 매립한 후의 상면의 SEM상이다. 도 18은, 시험예 5(550℃)에서 트렌치(107)에 InP막(109A)을 매립한 후의 상면의 SEM상이다. 도 16 내지 도 18로부터, 420℃(시험예 3), 500℃(시험예 4) 및 550℃(시험예 5)의 비교에서는, 420℃에서 매립된 InP막(109A)의 그레인(G)은, 500℃나 550℃에서 매립된 InP막(109A)의 그레인(G)에 비해 결정이 작고, 치밀한 것을 알 수 있다.
도 19는, 시험예 3(420℃)과 시험예 5(550℃)에서 트렌치(107)에 매립된 InP막(109A)의 보다 상세한 상태를 비교하여 나타내고 있다. 도 19의 상단은, 트렌치(107)에 매립된 InP막(109A)의 그레인(G)의 형상을 모식적으로 도시한 것이다. 도 19의 중단은, 트렌치(107) 내에 매립된 InP막(109A)의 트렌치(107)의 폭 방향에서의 종단면의 SEM상이며, 도 19의 하단은, 트렌치(107)에 매립된 InP막(109A)의 상면의 SEM상이다. 도 19로부터, 420℃(시험예 3)에서는, 트렌치(107)에 매립된 InP막(109A)의 상부의 요철이, 550℃(시험예 5)에 비해 억제되어 있다. 550℃(시험예 5)에서 매립된 InP막(109A)은, 420℃(시험예 3)에 비해 그레인(G)의 사이즈가 크고, 그레인(G)간에 큰 오목부가 존재하고 있다.
도 20 및 도 21은, 시험예 5(550℃)에서 트렌치(107)에 매립된 InP막(109A)에 대하여 RMG(Rapid Melt Growth)법에 의한 어닐을 행한 전후의 광학 현미경 화상이다. 도 20은 어닐 전의 상태를, 도 21은 어닐 후의 상태를 나타내고 있다. 또한, 도 20 및 도 21에서는, 모두 캡막(111)을 제거한 상태를 관찰 대상으로 하고 있다. 또한, 도 22는 어닐 전(도 20에 대응함)에 있어서의 그레인(G)의 상태를 설명하는 모식도이며, 도 23은 어닐 후(도 21에 대응함)에 있어서의 그레인(G)의 상태를 설명하는 모식도이다. 도 21 및 도 23에 도시한 바와 같이, 550℃에서 매립을 행한 시험예 5에서는, 그레인(G)의 사이즈가 크기 때문에, RMG법에 의한 어닐을 행해도, 인접하는 그레인(G)이 용융하여 결합하는 것이 아니라, 개개의 그레인(G)이 트렌치(107) 내에서 서로 분리된 채 응집되어, 구상 결정(C)이 정렬된 상태로 되는 것으로 생각된다.
도 24 및 도 25는, 시험예 3(420℃)에서 트렌치(107)에 매립된 InP막(109A)에 대하여, RMG(Rapid Melt Growth)법에 의한 어닐 전(도 24)과 어닐 후(도 25)의 TEM상이다. 도 24 및 도 25는 모두 트렌치(107)의 긴 방향을 따른 종단면을 나타내고 있다. 어닐 전의 도 24에서는, 가늘고 긴 InP의 결정 그레인(G)이 치밀하게 트렌치(107)의 내부에 매립되어 있는 상태가 관찰되었다. 한편, 어닐 후의 도 25에서는, 도 21 및 도 23과는 대조적으로, 개개의 그레인(G)이 융해되어 하나의 결정체로 되어 단결정 InP막(109B)을 형성하고 있는 것이 관찰되었다.
시험예 3 내지 5의 결과로부터, SAG(Selective Area Growth)법과 RMG(Rapid Melt Growth)법을 조합하여 결정 결함이 적은 단결정 InP막(109B)을 형성하는 경우에, 트렌치(107) 내에 매립된 InP막(109A)의 그레인(G)의 사이즈가, 융해 후의 결정 형상에 크게 영향을 미치는 것으로 판명되었다. 양질의 단결정 InP막(109B)을 형성하기 위해서는, 트렌치(107) 내에 InP막(109A)을 매립할 때에, 트렌치(107)의 크기(폭과 깊이)에 대하여 충분히 작은 사이즈의 그레인(G)을 치밀하게 매립하는 것이 유효하였다. 이를 위해서는, MOCVD 공정에서의 성막 온도를 420℃ 전후, 예를 들어 400℃ 이상 450℃ 이하의 범위 내로 제어하면 되는 것을 확인할 수 있었다.
이상과 같이, 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 절연막 중에 봉입된 이종 반도체 재료를 열처리함으로써, 단결정 실리콘(101)의 표면을 종 결정면으로 하여, 이종 반도체 재료를 단결정화시킬 수 있다. 따라서, Si 웨이퍼(W)의 위에 결함이 적은 고품질의 결정성을 갖는 이종 반도체 재료의 미세 구조, 예를 들어 단결정 InP막(109B)을 간이한 공정으로 제조할 수 있다. 또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 형성한 이종 반도체 재료층을 에칭하는 공정이 불필요하기 때문에, 이종 반도체 재료층에 데미지를 끼치지 않고, 양호한 결정성을 유지할 수 있다.
[제2 실시 형태]
제1 실시 형태에서는, 절연막인 SiO2막(105) 및 SiN막(103)에 개구부로서 트렌치(107)를 형성하여 핀 구조의 채널 형성을 행하는 경우를 예시했지만, 본 실시 형태에서는, 절연막에 개구부로서 홀을 형성함으로써, 이종 반도체 재료에 의한 양자 도트를 형성한다.
도 26은 양자 도트의 일 형태의 외관을 도시하는 사시도이다. Si 웨이퍼(W)의 단결정 실리콘(101) 위에 정렬하여, 이종 반도체 재료로 이루어지는 양자 도트(121)가 형성되어 있다.
양자 도트(121)는 예를 들어 도 1 내지 도 3에 도시한 공정 수순에 있어서, SiN막(103)을 형성하지 않고, SiO2막(105)의 트렌치(107) 대신에, 개구부로서 양자 도트(121)에 대응하는 크기의 홀을 형성함으로써 제조할 수 있다(도시 생략). 본 실시 형태에서도, 양자 도트(121)의 형상은, SiO2막(105)에 형성한 홀을 주형으로 하여 획정되기 때문에, 종래 방법으로 양자 도트를 형성하는 경우와 같이, 가열에 의한 자기 조직화 현상을 이용하지 않아도 된다. 그 때문에, 양자 도트(121)의 크기, 면 밀도, 배치 장소를 컨트롤할 수 있다.
이러한 양자 도트(121)는 예를 들어 단일 전자 트랜지스터나, 양자 도트 레이저 등에의 이용이 가능하다.
본 실시 형태에서의 다른 구성 및 효과는, 제1 실시 형태와 마찬가지이기 때문에 설명을 생략한다.
[제3 실시 형태]
이어서, 도 27 내지 도 29를 참조하면서, 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 여기에서는, 단결정 실리콘층을 갖는 피처리체로서, SOI(Silicon On Insulator) 웨이퍼를 사용한다. 이하, 피처리체로서 [001]면을 갖는 SOI 웨이퍼를, 이종 반도체 재료로서 InP를 각각 사용하여, 핀형 전계 효과형 트랜지스터(FINFET)의 채널을 형성하는 경우를 예로 들어 설명한다. 도 27 내지 도 29는, 본 실시 형태에 따른 반도체 장치의 제조 방법의 주요한 공정을 설명하기 위한 SOI 웨이퍼의 표면 부근의 단면도이다.
(제1 공정)
제1 공정은, 피처리체로서, 단결정 실리콘층 위에 적층된 절연막과, 절연막에 형성된 개구부(오목부)로서의 트렌치를 갖는 피처리체를 준비하는 공정이다. 도 27의 (a)에 도시한 바와 같이, SOI 웨이퍼(WS)는, 실리콘 기판(201)과, BOX층으로서의 SiO2막(203)(두께 약 150nm)과, 단결정 실리콘층으로서의 Si층(205)을 갖고 있다. Si층(205)은 예를 들어 P형 반도체에 의해 형성된 두께 50nm의 박막이며, 저항값은, 9 내지 18Ω·cm의 범위 내이다. Si층(205)의 표면 결정 방위는 [001]면이다. SOI 웨이퍼(WS)의 Si층(205) 위에는, 절연막으로서, SiN막(207) 및 SiO2막(209)이 적층되어 있다.
SiN막(207)의 성막 방법으로서는, 특별히 제한은 없고, 예를 들어 퇴적법에 의해 성막할 수 있다. 퇴적법으로서는, 예를 들어 열 CVD법, 플라즈마 CVD법, ALD법, SOD(Spin On Disk 또는 Spin On Dielectric)법 등을 들 수 있다.
SiO2막(209)의 성막 방법은, 특별히 제한은 없고, 예를 들어 테트라에톡시실란(TEOS)을 원료로 한 퇴적법에 의해 성막할 수 있다. 퇴적법으로서는, 예를 들어 열 CVD법, 플라즈마 CVD법, ALD법, SOD법 등을 들 수 있다.
또한, 본 실시 형태에서는, FINFET의 채널 형성을 목적으로 하고 있기 때문에, 개구부를 형성하는 절연막으로서 SiN막(207)과 SiO2막(209)의 2층을 적층하고 있지만, 목적에 따라 절연막은 단층이어도 되고, 3층 이상이어도 된다.
SiN막(207)의 두께는, FINFET의 채널 형성을 목적으로 하는 경우에는, 예를 들어 5nm 이상 20nm 이하의 범위 내로 할 수 있지만, 다른 목적의 경우에는, 이것에 한정되는 것이 아니다. SiO2막(209)의 두께는, FINFET의 채널 형성을 목적으로 하는 경우에는, 예를 들어 10nm 이상 500nm 이하의 범위 내로 할 수 있지만, 다른 목적의 경우에는, 이것에 한정되는 것이 아니다. 또한, SiO2막(209)의 두께는, 후술하는 격자 결함의 가두기 효과를 확실한 것으로 하기 위해서, 트렌치(213)의 깊이와 개구 폭의 비율(깊이/개구 폭; 어스펙트비)을 고려하여 결정하는 것이 바람직하다.
도 27의 (a), (b)에 도시한 바와 같이, 포토리소그래피 기술을 이용하여 패터닝된 레지스트층(PR)을 마스크로 하여, SiO2막(209) 및 SiN막(207)을 순차적으로 에칭하여, 소정의 패턴의 트렌치(211)를 형성한다. 여기에서는, 트렌치(211)의 바닥에 Si층(205)의 [001]면이 노출될 때까지 에칭을 행한다. 즉, 트렌치(211)의 깊이는, SiO2막(209) 및 SiN막(207)의 합계 두께와 동일하거나, 그 이상으로 되도록 한다. 트렌치(211)의 폭은, 목적에 따라 설정할 수 있지만, 상기한 바와 같이 어스펙트비를 고려하여 설정하는 것이 바람직하다.
SiO2막(209)의 에칭은, 포토리소그래피 기술과, 이방성이 높은 반응성 이온 에칭(RIE)을 조합하여 행할 수 있다. RIE에서의 조건으로서는, 예를 들어 에칭 가스로서 CFx 가스 등을 사용하여 행할 수 있다. 또한, RIE 후에, SOI 웨이퍼(WS) 위의 CF(fluorocarbon) 화합물의 잔사를 제거하기 위해서, 예를 들어 산소 플라즈마에 의한 애싱 처리를 행해도 된다.
계속해서, SiN막(207)의 에칭은, SiO2막(209)에 이어서 RIE로 행할 수 있다. 또한, 다른 방법으로서, SiN막(207)의 에칭은, SiO2막(209)을 마스크로 하여 웨트 에칭에 의해 행할 수도 있다. 웨트 에칭은, SiO2막(209)과의 선택성이 얻어지도록, 예를 들어 가열한 인산(H3PO4)에 의해 행할 수 있다.
이어서, 도 27의 (b), (c)에 도시한 바와 같이, SiN막(207) 및 SiO2막(209)을 마스크로 하여, 트렌치(211)의 저부에 노출된 Si층(205)에 대하여, 수산화테트라메틸암모늄 수용액(TMAH), 또는 수산화칼륨(KOH) 수용액과 이소프로필알코올의 혼합액을 사용하여 이방성의 웨트 에칭을 행한다. 이 이방성 에칭에서는, 트렌치(211)의 하부가 가로 방향(막의 적층 방향과 수직인 방향)으로도 에칭되어 넓어져서, 트렌치(213)가 형성된다. 실리콘의 면 방위에 의한 에칭 속도의 상이함에 의해, 트렌치(213)의 하부는, Si층(205)의 표면에 대하여 54.7°의 각도를 갖는 경사면(205a)으로 되고, 이 경사면(205a)에 Si [111]면이 표출된다. 여기서, 웨트 에칭 전의 트렌치(211)의 개구 폭을 L0, 트렌치(213)의 깊이를 D로 하면, 저부의 폭(L)은, 다음 식 L=L0-2Dcot54.7에 의해 구할 수 있다. 이와 같이, 본 실시 형태에서는, SiN막(207) 및 SiO2막(209)의 에칭에 이어서, Si층(205)의 웨트 에칭을 행한다. 이러한 다단계의 에칭에 의해, 이하와 같은 효과가 얻어진다. 먼저, Si [111]면은, Si [100]면이나 Si [110]면보다 단위 면적당의 결합종이 많으므로 초기 핵 발생 밀도가 높고, 치밀한 결정 성장이 가능해지므로, InP의 종 결정면으로서 우수하다. 또한, Si [111]면을 종 결정면으로서 이용함으로써, 결정면의 스텝 구조에 기인하는 안티페이즈 그레인이 발생하기 어렵다. 또한, 도 27의 (c)에 도시한 바와 같이, Si층(205)을 가로 방향으로 에칭하여, 역 T자형의 트렌치(213)를 형성함으로써, 트렌치(213)의 하부에서의 결함의 트랩 효율이 향상된다. 또한, 도 27의 (c)에 도시한 바와 같은 역 T자형의 트렌치(213)에 있어서, 미리 SOI 웨이퍼(WS)에서의 Si층(205)의 두께를 얇게 형성해 두면, Si/InP의 계면의 면적을 작게 할 수 있기 때문에, RMG 처리에서의 Si와 InP의 믹싱의 영향을 억제할 수 있다. 따라서, 후속 공정에서 형성되는 단결정 InP막(215B)의 막질을 양질의 것으로 할 수 있다.
에칭에 의해 트렌치(213)를 형성한 후, 트렌치(213)의 하부의 경사면(205a)에 노출된 Si층(205)의 [111]면을 세정하여 결정 방위를 명확히 노출시키는 것이 바람직하다. 세정은, 예를 들어 황산과산화수소수(SPM), 염산과산화수소수(SC2), 희불산(DHF) 등을 사용하여 행할 수 있다. 종 결정면의 자연 산화막의 제거는 HF와 NH3의 혼합 가스에 의한 드라이 에칭으로도 가능하다.
(제2 공정)
제2 공정은, SOI 웨이퍼(WS)의 트렌치(213) 내에, 선택적으로, 아몰퍼스 또는 다결정의 InP막(215A)을 매립하는 공정이다. 이 공정에서는, 도 28의 (a), (b)에 도시한 바와 같이, CVD(화학 기상 성장)법 등을 사용하여 선택적으로 트렌치(213)의 확대된 하부부터 보텀 업으로 InP막(215A)을 매립한다. 이 공정은, 절연막(SiO2막(209))의 표면과 트렌치(213) 내에 표출된 Si층(205)의 Si [111]면과의 화학 상태의 차이를 이용하는 SAG(Selective Area Growth)라고 불리는 방법에 의해 행하여진다.
트렌치(213) 내에 InP막(215A)을 매립할 때의 CVD법으로서는, 예를 들어 유기 금속 CVD(MOCVD), 원자층 퇴적(ALD) 등을 이용할 수 있다.
여기서, 트렌치(213) 내에 InP막(215A)을 매립하는 공정을, MOCVD를 예로 들어 설명한다. MOCVD는, 처리실 내에, 트렌치(213)를 갖는 SOI 웨이퍼(WS)를 배치하고, 예를 들어 400℃ 이상 650℃ 이하의 범위 내, 바람직하게는 400℃ 이상 450℃ 이하의 범위 내로 가열하면서, III족 화합물 원료로서 예를 들어 트리메틸인듐(TMIn), V족 화합물로서 예를 들어 터셜부틸포스핀(TBP)을 사용하고, 이들을 H2 가스 또는 N2 가스를 캐리어 가스로서 처리실 내에 도입함으로써, InP막(215A)의 성막을 행한다. 성막 프로세스 동안에, 처리실 내의 전체 압력은, 예를 들어 10000Pa 이상 100000Pa 이하의 범위 내에서 일정 또는 변화시킬 수 있다.
트렌치(213) 내에 InP막(215A)을 매립하는 경우, 트렌치(213)의 하부에는, Si층(205)의 경사면(205a)에 [111]면이 노출되어 있기 때문에, SiO2막(209)의 표면과의 화학 상태의 상이함에 의해, 선택적으로 트렌치(213) 내의 Si층(205)의 [111]로부터 보텀 업으로 InP막(215A)이 퇴적된다. 이와 같이, SAG법을 이용함으로써, 필요한 부위(트렌치(213) 내)에만 이종 반도체 재료막을 형성할 수 있기 때문에, 이종 반도체 재료막을 에칭하는 공정이 불필요해진다.
또한, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료로서, InP 이외에, 예를 들어 융점이 실리콘보다 낮은 Ge, GaAs, InAs, AlSb, GaSb, InSb 등을 사용할 수 있다. Ge는 IV족 반도체이고, InP, GaAs, InAs, AlSb, GaSb, InSb는 III-V족 반도체이다. 또한, 트렌치(213) 내에 매립되는 이종 반도체 재료의 막은, 아몰퍼스 상태여도 되고, 결정 상태여도 된다.
(제3 공정)
제3 공정은, 트렌치(213) 내에 매립된 InP막(215A) 위부터, 캡 절연막으로서의 캡막(217)으로 피복하여 트렌치(211) 내를 밀봉하는 공정이다. 이 공정에서는, 도 28의 (b)에 도시한 바와 같이, 트렌치(213) 내에 매립된 InP막(215A)을 덮도록 캡막(217)을 성막한다. 이 캡막(217)에 의해, 트렌치(213) 내에 InP막(215A)을 봉입한다. 즉, 트렌치(213) 내의 InP막(215A)을, 하방의 SiO2막(203)과, 하부 측방의 Si층(205)과, 상부 측방의 절연막(SiN막(207) 및 SiO2막(209))과, 상방의 캡막(217)에 의해 둘러싸서, 마치 미세한 가열 용기 중에 밀폐된 상태로 한다.
캡막(217)의 성막은, 예를 들어 200℃ 정도의 저온에서의 CVD법에 의해 행하는 것이 바람직하다. 이러한 저온 CVD법으로서는, 예를 들어 플라즈마 CVD법을 들 수 있다. 캡막(217)으로서, 예를 들어 SiO2막을 사용하는 경우의 플라즈마 CVD의 수순의 일례를 나타내면 다음과 같다. 먼저, 처리실 내에 SOI 웨이퍼(WS)를 배치하고, 100℃ 이상 300℃ 이하 정도의 범위 내로 가열한다. 처리실 내의 압력은, 예를 들어 67Pa 이상 400Pa 이하 정도의 범위 내로 할 수 있다. 이어서, 예를 들어 원료 가스로서의 테트라에톡시실란(TEOS)을 버블링법에 의해 처리실 내에 공급함과 함께, 별도로 처리실 내에 O2 등의 산화성 가스를 공급하여, 플라즈마에 의한 분해 반응·산화 반응을 발생시킴으로써 트렌치(213)를 상부부터 밀봉하도록 캡막(217)을 성막할 수 있다. 또한, 캡막(217)의 성막에, SOD법을 사용해도 된다. 예를 들어 비교적 저온 처리에 의해 양질의 실리카 막을 형성하는 폴리실라잔 액을 스핀 코팅으로 도포하고, 그것을 소성하여 캡막(217)으로 해도 된다.
캡막(217)의 막 두께는, 트렌치(213) 내를 확실하게 밀폐함과 함께, 후속 열처리 공정에서 캡막(217)에 충분한 축열 작용을 갖게 하는 관점에서, 예를 들어 0.3㎛ 이상 3㎛ 이하의 범위 내로 하는 것이 바람직하다.
또한, 캡막(217)으로서는, SiO2막 이외에, 예를 들어 SiN막, SiON막, Al2O3 등을 사용할 수도 있다. 또한, 캡막(217)은 InP막(215A)의 상부와 캡막(217)의 반응성을 경감하기 위해서, 이종 반도체 재료의 InP와 직접 접하는 층이 산소를 포함하지 않는 내열성 재료(예를 들어 SiN)에 의한 막인 것이 바람직하다. 따라서, 도시는 생략하지만, 캡막(217)을, 예를 들어 산소를 포함하지 않는 SiN막에 의한 제1 캡층과, SiO2막에 의한 제2 캡층을 포함하는 적층 구조로 해도 되고, 또는, 캡막(217)의 균열 방지를 위해서 3층 이상의 적층 구조로 해도 된다.
(제4 공정)
제4 공정은, SOI 웨이퍼(WS)를 InP의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 InP를 융해시킨 후, 냉각하여 고체화 시킴으로써 Si층(205)의 경사면(205a)의 Si [111]면을 종 결정면으로 하여, InP막(215A)을 단결정화시켜 단결정 InP막(215B)을 형성하는 공정이다. 이 공정에서는, 트렌치(213)와 캡막(217)에 의해 밀폐된 InP막(215A)을 열처리함으로써, 액상 에피택셜 성장에 의해 InP의 단결정을 성장시킨다. 열처리는, InP의 융점 이상의 온도에서의 급속 가열과, 급속 냉각을 포함하는 RTP(Rapid Thermal Process)에 의해 행하는 것이 바람직하다. 또한, 예를 들어 밀리초 어닐과 같이, 레이저 가열로 보다 급격하게 승온 또는 강온시켜도 된다. 도 28의 (c)는 냉각 후의 상태를 나타내고 있다. 열처리에 의해, 트렌치(213) 내의 아몰퍼스 형상 또는 다결정의 InP막(215A)이, 단결정 InP막(215B)으로 변화한다.
열처리 공정의 가열은, 서멀 버짓을 억제하면서 InP만을 신속히 융해시킴과 함께, 스루풋을 향상시키는 관점에서, 예를 들어 50℃/초 이상의 승온 속도로 행하는 것이 바람직하다. 또한, 가열 후의 냉각은, 용융 상태로부터 Si [111]면을 기점으로 하여 단결정 InP의 액상 에피택셜 성장을 효율적으로 진행시키기 위해서, 예를 들어 50℃/초 이상의 강온 속도로 행하는 것이 바람직하다.
이러한 열처리에 의한 단결정화는, RMG(Rapid Melt Growth)법이라고 불리는 방법이다. RMG법에 의해 단결정의 성장을 행함으로써, Si [111]면에 InP막을 성막했을 뿐인 것에 비해, 격자 결함이 적어, 고품질의 단결정 InP막(215B)을 형성할 수 있다.
RMG법에서는, 융점의 차를 이용하여, 절연막(SiO2막(209), SiN막(207)) 중에 봉입된 이종 반도체 재료만을 융해시킨다. 따라서, 열처리에서의 가열 온도는, 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도이면 되는 것으로 이해된다.
보다 구체적으로는, 예를 들어 InP의 경우, 50℃/초 이상의 승온 속도로 1100℃로 급속하게 가열하고, 그 온도를 3초간 유지하여 InP만을 용해시키고, 그 후, 50℃/초 이상의 강온 속도로 급속하게 냉각함으로써 재결정화시킬 수 있다. 재결정화 시, 종 결정으로서 Si층(205)의 경사면(205a)에서의 Si [111]면이 이용된다. Si와 InP는 결정 격자가 상이하지만, 재결정화된 InP는, Si [111]면의 결정성을 이어받는다. 이 경우, 도 28의 (c)에 도시한 바와 같이, 격자 부정합에 의한 관통 전이 결함(220)이 단결정 InP막(215B) 중에 발생한다. 그러나, Si [111]면과 InP [111]면의 계면을 기점으로 하여 발생한 단결정 InP막(215B) 중의 관통 전이 결함(220)은 방향성을 가지기 때문에, 트렌치(213)의 측벽과의 경계에서 종단된다. 바꾸어 말하면, 관통 전이 결함(220)은 단결정 InP막(215B)의 하부에밖에 발생하지 않는다. 그 때문에, 트렌치(213)의 어스펙트비(깊이와 개구 폭의 비; 깊이/폭)를 어느 정도 이상 크게 설정해 둠으로써, 단결정 InP막(215B)의 상부는 결함이 없는 양질의 InP 결정이 된다. 또한, 본 실시 형태에서는, 상기 다단계의 에칭 프로세스에 의해, 역 T자형의 트렌치(213)를 형성하고, 그 내부에 InP를 매립하고 있기 때문에, Si층(205)에서의 트렌치(213) 하부의 확대 부분의 InP에 격자 결함이 집중되기 쉬워, 단결정 InP막(215B)의 상부는 양호한 결정성을 갖게 된다.
통상의 ART에서는, 트렌치(213)의 내부에서 SAG에 의해 이종 반도체 재료막의 성막을 행하는 것뿐이기 때문에, 트렌치(213) 상부의 이종 반도체 재료막(단결정 InP막(215B)의 상부)의 막질은, 성막 방법에 의존한다. 그에 반해 본 실시 형태의 방법에서는, SAG/ART에, 열처리에 의한 RMG 공정을 조합하고 있기 때문에, 재결정화에 의해 트렌치(213) 상부의 이종 반도체 재료막(단결정 InP막(215B)의 상부)의 막질을 보다 한층 개선시키는 것이 가능해진다.
(제5 공정)
제5 공정은, 캡막(217)을 제거함으로써, 단결정 InP막(215B)의 표면의 적어도 일부를 노출시키는 공정이다. 이 공정에서는, 먼저, 캡막(217)을 CMP(화학 기계 연마)에 의해 깎아내고, 그 후, InP가 노출되면, CMP의 프로세스 조건을 바꾸어, 계속해서 도 29의 (a)에 도시한 바와 같이 단결정 InP막(215B)의 상부를 평탄화한다. 이 상태에서, 본 실시 형태에서는, 또한 SiO2막(209)을 웨트 에칭에 의해 제거하여, 도 29의 (b)에 도시한 바와 같이, 단결정 InP막(215B)에 의한 핀 구조를 형성한다. SiO2막(209)의 웨트 에칭은, 예를 들어 버퍼드 불산 등을 사용하여 행할 수 있다.
이상과 같이 하여, Si층(205), SiN막(207) 및 SiO2막(209)에 형성된 트렌치(213)를 주형으로 하여, FINFET 등의 3차원 트랜지스터의 채널로서 이용 가능한 핀 구조의 단결정 InP막(215B)을 형성할 수 있다.
본 실시 형태의 방법에 있어서, 단결정 InP막(215B)의 핀 형상은, 트렌치(213)를 주형으로 하여 획정되기 때문에, 종래의 방법에 의해 핀 구조의 InP막을 형성하는 경우와 같이, InP막을 반응성 이온 에칭 등의 방법으로 패터닝할 필요가 없다. 그 때문에, 단결정 InP막(215B)을 FINFET의 채널로서 이용하는 경우, 채널에 플라즈마 데미지가 발생하지 않는다는 이점이 있다. 또한, 단결정 InP막(215B)에 있어서, 격자 부정합에 의한 관통 전이 결함(220)이 InP와 Si의 계면 가까이의 하부에 갇힘과 함께, 액상 에피택셜 성장에 의해 상부는 고품질의 InP 단결정에 의해 형성되게 된다.
핀 구조의 단결정 InP막(215B)은, 예를 들어 양자 웰(Quantum Well) 구조의 채널 형성에 이용할 수 있다. 양자 웰 구조는, 밴드 갭이 매우 작고, 포텐셜이 낮은 층을, 밴드 갭이 크고, 포텐셜이 높은 층 사이에 끼워 넣은 구조이다. InP는, InGaAs나, InAlAs와, In:Ga비나 In:Al비를 조정함으로써, 격자 정합하는 것으로 알려져 있다. 따라서, 본 실시 형태의 방법에 의해 얻어지는 단결정 InP막(215B)은, InGaAs/InAlAs 양자 웰 채널을 형성할 때의 하지막으로서 이용할 수 있다.
도 29의 (c)는 본 실시 형태의 핀 구조의 단결정 InP막(215B)을 사용하여, InGaAs/InAlAs 양자 웰 채널을 형성한 경우의 예이다. 도 29의 (c) 중, 부호 221은 배리어층으로서의 InAlAs층, 부호 223은 채널층으로서의 InGaAs층이다. 또한, 도시는 생략하지만, 본 실시 형태에 따른 반도체 장치의 제조 방법에서는, 핀 구조에 한하지 않고, 플레이너형의 채널 형성도 가능하다. 어느 구성예에서든, InP는, InGaAs/InAlAs와의 격자 상수의 매칭이 좋기 때문에, GaAs 등의 버퍼층을 형성할 필요가 없어 유리하다.
이상 설명한 도 27 내지 도 29에 나타내는 공정 예에서, 성막, 에칭, 세정 등이 세세한 조건은 생략하지만, 모두 통상의 방법에 따라 실시 가능하다.
이상과 같이, 본 실시 형태의 반도체 장치의 제조 방법에 의하면, 절연막 중에 봉입된 이종 반도체 재료를 열처리함으로써, Si [111]면을 종 결정면으로 하여, 이종 반도체 재료를 단결정화시킬 수 있다. 따라서, SOI 웨이퍼(WS)의 위에 결함이 적은 고품질의 결정성을 갖는 이종 반도체 재료의 미세 구조, 예를 들어 단결정 InP막(215B)을 간이한 공정으로 제조할 수 있다. 또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 형성한 이종 반도체 재료층을 에칭하는 공정이 불필요하기 때문에, 이종 반도체 재료층에 데미지를 끼치지 않고, 양호한 결정성을 유지할 수 있다.
본 실시 형태에서의 다른 구성 및 효과는, 제1 실시 형태와 마찬가지이기 때문에 설명을 생략한다. 또한, 본 실시 형태의 반도체 장치의 제조 방법은, 트렌치(211, 213) 대신에 홀을 형성해도 되고, 예를 들어 제2 실시 형태에서의 양자 도트의 제작에도 적용할 수 있다.
이상, 본 발명의 실시 형태를 예시의 목적으로 상세하게 설명했지만, 본 발명은 상기 실시 형태에 제약되지 않는다. 예를 들어 상기 실시 형태에서는, 단결정 실리콘(101)의 표면 결정 방위가 [001]면 또는 [111]면인 경우를 예로 들어 설명했지만, 이에 한정하지 않고, 예를 들어 [110]면 등의 다른 결정 방위여도 된다.
또한, 상기 실시 형태에서는, 트랜지스터의 채널 형성을 예로 들어 본 발명의 반도체 장치의 제조 방법을 설명했지만, 이것에 한정하는 것은 아니다. 본 발명의 반도체 장치의 제조 방법은, Si만으로는 실현이 곤란한 LED, 반도체 레이저, 광 검출기, 태양 전지 등의 포토닉 디바이스의 제조에도 이용 가능하여, 이들 포토닉 디바이스를 저비용으로 제조할 수 있다.
본 국제 출원은, 2012년 2월 13일에 출원된 일본 특허 출원 2012-028087호에 기초하는 우선권을 주장하는 것이며, 당해 출원의 전체 내용을 여기에 원용한다.
101 : 단결정 실리콘 103 : SiN막
105 : SiO2막 107 : 트렌치
109A : InP막 109B : 단결정 InP막
111 : 캡막 W : Si 웨이퍼

Claims (18)

  1. 단결정 실리콘층과, 상기 단결정 실리콘층 위에 적층된 절연막과, 상기 단결정 실리콘층의 표면이 노출되는 깊이로 상기 절연막에 형성된 개구부를 갖는 피처리체를 준비하는 제1 공정과,
    상기 절연막의 개구부 내에, 선택적으로, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료의 막을 매립하는 제2 공정과,
    상기 개구부 내에 매립된 이종 반도체 재료의 막 위부터, 캡 절연막으로 피복하여 상기 개구부 내를 밀봉하는 제3 공정과,
    상기 피처리체를 상기 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 상기 이종 반도체 재료의 막을 융해시킨 후, 냉각하여 고체화시킴으로써 상기 단결정 실리콘층의 표면을 종 결정면으로 하여 상기 이종 반도체 재료를 단결정화시켜 이종 반도체 재료층을 형성하는 제4 공정과,
    상기 캡 절연막을 제거함으로써, 상기 이종 반도체 재료층의 표면의 적어도 일부분을 노출시키는 제5 공정
    을 구비하고 있는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 이종 반도체 재료가 Ge, InP, GaAs, InAs, AlSb, GaSb 및 InSb로 이루어지는 군에서 선택되는 1종 이상인, 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 개구부가 상기 절연막에 형성된 트렌치인, 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 개구부가 상기 절연막에 형성된 홀인, 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 공정이,
    상기 단결정 실리콘층의 위에 절연막을 적층하여 성막하는 공정과,
    상기 절연막을 소정의 패턴으로 에칭하여 상기 개구부를 형성하는 공정과,
    상기 개구부의 바닥을 세정하여 노출된 상기 단결정 실리콘층의 표면의 결정 방위를 정렬하는 공정을 갖고 있는, 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 단결정 실리콘층의 표면의 결정 방위가 [001]면인, 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 공정이,
    상기 단결정 실리콘층의 위에 절연막을 적층하여 성막하는 공정과,
    상기 절연막을 소정의 패턴으로 에칭하는 공정과,
    상기 단결정 실리콘층을 웨트 에칭하여 실리콘 [111]면이 노출된 상기 개구부를 형성하는 공정과,
    상기 개구부를 세정하여 노출된 상기 단결정 실리콘층의 표면의 결정 방위를 정렬하는 공정을 갖고 있는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 공정에서는, 피처리체를 온도 400℃ 이상 450℃ 이하의 범위 내로 가열하면서, 상기 이종 반도체 재료의 막을 CVD법에 의해 매립하는, 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제4 공정에서의 가열을 50℃/초 이상의 승온 속도로 행하는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제4 공정에서의 냉각을 50℃/초 이상의 강온 속도로 행하는, 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제3 공정에서, 상기 캡 절연막을 복수층으로 형성하는, 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 제3 공정에서, 상기 캡 절연막이 InP에 직접 접하는 SiO2막에 의한 제1 캡층과 상기 제1 캡층에 적층된 SiN막에 의한 제2 캡층을 포함하는, 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제3 공정에서, 상기 캡 절연막이 InP에 직접 접하는 SiN막에 의한 제1 캡층과 상기 제1 캡층에 적층된 SiO2막에 의한 제2 캡층을 포함하는, 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 제3 공정에서, 상기 캡 절연막이, InP에 직접 접하는 SiN막에 의한 제1 캡층과, 상기 제1 캡층에 적층된 SiO2막에 의한 제2 캡층과, 상기 제2 캡층에 적층된 SiN막에 의한 제3 캡층을 포함하는, 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 제2 공정을 뱃치식의 MOCVD 장치로 행하는, 반도체 장치의 제조 방법.
  16. 제1항에 있어서,
    피처리체가 단결정 실리콘 기판 또는 SOI 기판인, 반도체 장치의 제조 방법.
  17. 단결정 실리콘층과, 상기 단결정 실리콘층 위에 적층된 절연막과, 상기 단결정 실리콘층의 표면이 노출되는 깊이로 상기 절연막에 형성된 개구부를 갖는 피처리체에서의 절연막의 개구부 내에, 선택적으로, 실리콘과는 상이한 종류의 반도체 재료인 이종 반도체 재료의 막을 매립하는 공정과,
    상기 피처리체를 상기 이종 반도체 재료의 융점 이상, 단결정 실리콘의 융점 이하의 온도에서 가열하여 상기 이종 반도체 재료의 막을 융해시킨 후, 냉각하여 고체화시킴으로써 상기 단결정 실리콘층의 표면을 종 결정면으로 하여 상기 이종 반도체 재료를 단결정화시켜 이종 반도체 재료층을 형성하는 공정
    을 구비하고 있는 반도체 장치의 제조 방법.
  18. 제1항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
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