TW201344758A - 半導體裝置及其製造方法 - Google Patents

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TW201344758A
TW201344758A TW102104658A TW102104658A TW201344758A TW 201344758 A TW201344758 A TW 201344758A TW 102104658 A TW102104658 A TW 102104658A TW 102104658 A TW102104658 A TW 102104658A TW 201344758 A TW201344758 A TW 201344758A
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TW102104658A
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Isao Gunji
Yusaku Kashiwagi
Masakazu Sugiyama
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Tokyo Electron Ltd
Univ Tokyo
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Abstract

本發明係自嵌入溝槽107內之非晶狀或多晶之InP膜109A上，被覆覆蓋膜111將溝槽107密封後，以InP之熔點以上之溫度加熱Si晶圓W，使InP熔解並冷卻固化，藉此，使溝槽107之底之Si(001)面成為種晶面，使InP膜109A單晶化，形成單晶InP膜109B。

Description

半導體裝置及其製造方法
本發明係關於一種利用矽以外之半導體材料之半導體裝置及其製造方法。
長年以來，Si晶圓被廣泛用作超LSI(large scale integrated circuit，大型積體電路)製造用基板，而處理其12英吋大口徑基板之製造製程裝置群被大量地導入至世界各地之半導體裝置之量產工廠。另一方面，作為Si以外之半導體已知之Ge、InP、GaAs、InGaAs等(以下，存在於與Si進行對比之意義上，將該等稱為「異種半導體」之情況)亦存在與Si相比載子之移動率較高，且帶隙能較小者。因此，期待可藉由將該等用於電晶體之通道材料而製作超過Si之物性之半導體元件者。假設可於Si晶圓上形成高品質之異種半導體之微細結構，則可利用至今為止培養之技術與設備，製造淩駕於Si之物性之上之超LSI。因此，認為可一面避免量產成本之增加，一面提昇超LSI之性能。
然而，若於Si晶圓上將該等異種半導體成膜，則因Si與異種半導體之晶格常數不同，而存在於異種半導體膜中產生較多之晶格缺陷，無法獲得期待之性能之類的問題。
提出有如下稱為ART(Aspect Ratio Trapping，縱橫比捕獲)之方法：利用溝槽等之開口部之深度，將單晶Si上之開口部內成膜之異種半導體膜之晶格缺陷侷限於開口部之底附近(例如非專利文獻1、專利 文獻1~3)。該等方法係將形成於Si(100)面上之絕緣膜圖案化為特定形狀之後，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法等而使異種半導體膜選擇性自Si(100)面由底向上成長。產生於Si(100)面與異種半導體膜之邊界附近之晶格缺陷係於開口部之側壁被捕獲，且侷限於異種半導體膜之下部，故於異種半導體膜上部不會產生晶格缺陷。該等非專利文獻1等記載之方法係侷限晶格缺陷，故僅可應用於縱橫比(深度與開口寬度之比率；深度/開口寬度)某種程度上較大之開口部。又，異種半導體膜之上部雖然晶格缺陷較少，但未能使晶格缺陷減少至實用水準。
又，亦提出有如下ART法：利用乾式蝕刻將由STI(Shallow Trench Isolation，淺溝槽隔離)形成之主動區(active area)內蝕刻成溝槽狀，且於溝槽底之Si(001)面上，介隔Ge之緩衝層，藉由MOCVD(Metalorganic Chemical Vapor Deposition，有機金屬氣相沈積)法而使InP膜選擇性成長(例如非專利文獻2)。該方法係為緩和Si與InP之晶格失配而插入具有其中間之晶格長度之Ge之層作為緩衝層，藉此，抑制晶格缺陷之產生。然而，即便藉由該方法，上層部之晶格缺陷多達無法實用水準。
又，亦提出有於異種半導體膜之成長中使用稱為RMG(Rapid Melt Growth，快速熔融成長)之方法(例如非專利文獻3、非專利文獻4、專利文獻4等)。該等方法係首先將形成於Si(100)面上之絕緣膜圖案化為特定形狀，使種晶面露出。其後，藉由濺鍍法或分子束磊晶法而形成Ge、GaAs等之異種半導體膜。繼而，於將該異種半導體膜蝕刻成條紋狀之後，自上而下地以絕緣膜進行覆蓋，並進行RTA(Rapid Thermal Annealing，快速熱退火)處理。熔解之異種半導體材料係以Si(100)之種晶面為起點進行液相磊晶成長，形成細長之異種半導體膜。此時，可藉由使異種半導體膜之成長方向自與Si(100)面垂直之方 向於中途向水平之方向彎曲，而將晶格缺陷侷限於作為成長起點之Si(100)面之附近。該等非專利文獻3等中記載之方法係於將異種半導體膜暫時大面積成膜後，必需預先蝕刻加工成條紋狀。因此，異種半導體材料之利用效率欠佳，亦需要光微影步驟或技術上較難之異種半導體之微細蝕刻步驟。又，半導體晶片面積內之Si種晶面阻礙縮小晶片面積，故導致生產效率明顯惡化。
[先前技術文獻] [專利文獻]
專利文獻1：美國專利第7,626,246號
專利文獻2：美國專利第7,777,250號
專利文獻3：美國專利第7,799,592號
專利文獻4：美國專利第7,498,243號
[非專利文獻]
非專利文獻1：Applied Physics Letters, Vol. 90, 052113(2007)
非專利文獻2：Journal of The Electrochemical Society, 157(11)H1023-H1028(2010)
非專利文獻3：Applied Physics Letters, Vol. 84, No. 14, 5 April 2004
非專利文獻4：IEEE. ELECTRON DEVICE LETTERS, VOL. 31, No. 6, June 2010
本發明之目的在於提供一種於Si基板上形成晶格缺陷較少且優質之異種半導體材料之微細結構之方法。
本發明之半導體裝置之製造方法係包括： 第1步驟，其係準備具有單晶矽層、積層於上述單晶矽層上之絕緣膜、及以露出上述單晶矽層之表面之深度設置於上述絕緣膜之開口部的被處理體；第2步驟，其係於上述絕緣膜之開口部內選擇性嵌入作為與矽不同種類之半導體材料之異種半導體材料之膜；第3步驟，其係自嵌入上述開口部內之異種半導體材料之膜之上，以覆蓋絕緣膜進行被覆，將上述開口部內密封；第4步驟，其係於以上述異種半導體材料之熔點以上且單晶矽之熔點以下之溫度加熱上述被處理體，使上述異種半導體材料之膜熔解後，藉由冷卻使之固化，而以上述單晶矽層之表面為種晶面，使上述異種半導體材料單晶化，形成異種半導體材料層；及第5步驟，其係藉由去除上述覆蓋絕緣膜而使上述異種半導體材料層之表面之至少一部分露出。
本發明之半導體裝置之製造方法係上述異種半導體材料亦可為選自由Ge、InP、GaAs、InAs、AlSb、GaSb及InSb所組成之群中之1種以上。
本發明之半導體裝置之製造方法係上述開口部可為形成於上述絕緣膜之溝槽。
本發明之半導體裝置之製造方法係上述開口部可為形成於上述絕緣膜之孔。
本發明之半導體裝置之製造方法係上述第1步驟可具有如下步驟：於上述單晶矽層上，將絕緣膜積層進行成膜；將上述絕緣膜蝕刻為特定圖案，形成上述開口部；及清洗上述開口部之底，調整露出之上述單晶矽層之表面之結晶方位。於該情形時，上述單晶矽層之表面之結晶方位亦可為(001) 面。
本發明之半導體裝置之製造方法係上述第1步驟亦可具有如下步驟：於上述單晶矽層之上，將絕緣膜積層進行成膜；將上述絕緣膜蝕刻為特定圖案；對上述單晶矽層進行濕式蝕刻，形成露出矽(111)面之上述開口部；及清洗上述開口部，調整露出之上述單晶矽層之表面之結晶方位。
於本發明之半導體裝置之製造方法中，上述第2步驟亦可一面將被處理體加熱至溫度400℃以上且450℃以下之範圍內，一面藉由CVD法而嵌入上述異種半導體材料之膜。
本發明之半導體裝置之製造方法亦可以50℃/秒以上之升溫速度進行上述第4步驟中之加熱。
本發明之半導體裝置之製造方法亦可以50℃/秒以上之降溫速度進行上述第4步驟中之冷卻。
本發明之半導體裝置之製造方法亦可於上述第3步驟中，將上述覆蓋絕緣膜形成為複數層。
本發明之半導體裝置之製造方法係於上述第3步驟中，上述覆蓋絕緣膜亦可包含與InP直接接觸之由SiO2膜形成之第1覆蓋層、及積層於該第1覆蓋層上之由SiN膜形成之第2覆蓋層。
本發明之半導體裝置之製造方法係於上述第3步驟中，上述覆蓋絕緣膜亦可包含由SiN膜形成之第1覆蓋層、及積層於該第1覆蓋層上之由SiO2膜形成之第2覆蓋層。
本發明之半導體裝置之製造方法係於上述第3步驟中，上述覆蓋絕緣膜亦可包含與InP直接接觸之由SiN膜形成之第1覆蓋層、積層於 該第1覆蓋層上之由SiO2膜形成之第2覆蓋層、及積層於該第2覆蓋層上之由SiN膜形成之第3覆蓋層。
於本發明之半導體裝置之製造方法中，亦可利用批次式之MOCVD裝置實施上述第2步驟。
本發明之半導體裝置之製造方法係被處理體亦可為單晶矽基板或SOI(Silicon On Insulator，絕緣層上覆矽)基板。
本發明之另一態樣之半導體裝置之製造方法係包括如下步驟：於具有單晶矽層、積層於上述單晶矽層上之絕緣膜、及以露出上述單晶矽層之表面之深度設置於上述絕緣膜之開口部的被處理體中之上述絕緣膜之開口部內，選擇性嵌入作為與矽不同種類之半導體材料之異種半導體材料之膜；及 於以上述異種半導體材料之熔點以上且單晶矽之熔點以下之溫度加熱上述被處理體，使上述異種半導體材料之膜熔解之後，藉由冷卻使之固化，而以上述單晶矽層之表面為種晶面，使上述異種半導體材料單晶化，形成異種半導體材料層。
本發明之半導體裝置係藉由上述任一半導體裝置之製造方法而製造。
根據本發明之半導體裝置之製造方法，藉由將選擇性嵌入絕緣膜之開口部內之異種半導體材料進行熱處理，而以開口部內露出之單晶矽層之表面為種晶面，使異種半導體材料單晶化。此時，可藉由利用開口部之縱橫比之缺陷之侷限作用與熱處理之再結晶化，而改善異種半導體材料層之結晶性。因此，根據本發明方法，可於單晶矽層上，以簡易之步驟製造缺陷較少且具有高品質結晶性之異種半導體材料之微細結構。
又，本發明之半導體裝置之製造方法係無需對形成之異種半導 體材料層進行蝕刻之步驟，故對異種半導體材料層不會造成損害，便可維持良好之結晶性。具備以此方式獲得之異種半導體材料之微細結構之半導體裝置可較佳地用於以例如鰭式電晶體(FINFET，Fin Field-Effect Transistor，鰭式場效電晶體)等之通道為代表之量子點器件、光子器件等。
101‧‧‧單晶矽
103‧‧‧SiN膜
105‧‧‧SiO2膜
107‧‧‧溝槽
109A‧‧‧InP膜
109B‧‧‧單晶InP膜
111‧‧‧覆蓋膜
111A‧‧‧覆蓋膜
111B‧‧‧覆蓋膜
111C‧‧‧覆蓋膜
111a‧‧‧第1覆蓋層
111b‧‧‧第2覆蓋層
111c‧‧‧第1覆蓋層
111d‧‧‧第2覆蓋層
111e‧‧‧第1覆蓋層
111f‧‧‧第2覆蓋層
111g‧‧‧第3覆蓋層
113‧‧‧InAlAs層
115‧‧‧InGaAs層
117‧‧‧InP層
120‧‧‧貫穿差排缺陷
121‧‧‧量子點
131‧‧‧SiO2膜
201‧‧‧矽基板
203‧‧‧SiO2膜
205‧‧‧Si層
205a‧‧‧傾斜面
207‧‧‧SiN膜
209‧‧‧SiO2膜
211‧‧‧溝槽
213‧‧‧溝槽
215A‧‧‧非晶或多晶之InP膜
215B‧‧‧單晶InP膜
217‧‧‧覆蓋膜
220‧‧‧貫穿差排缺陷
221‧‧‧nAlAs層
223‧‧‧InGaAs層
P1‧‧‧單晶InP膜之下部
P2‧‧‧單晶InP膜之上部
G‧‧‧晶粒
PR‧‧‧光阻層
S‧‧‧單晶矽之表面
W‧‧‧Si晶圓
Ws‧‧‧SOI晶圓
圖1(a)-(e)係說明本發明之第1實施形態之半導體裝置之製造方法之步驟順序之一例之圖式。
圖2(a)-(c)係說明接著圖1之步驟順序之一例之圖式。
圖3(a)-(d)係說明接著圖2之步驟順序之一例之圖式。
圖4係表示各種半導體材料之熔點之圖式。
圖5係說明將晶格失配導致之貫穿差排缺陷侷限於InP膜中之下部之狀態之圖式。
圖6係說明使用鰭式結構之InP膜之InGaAs/InAlAs量子井通道之構成例之圖式。
圖7係說明平面型InGaAs/InAlAs量子井通道之構成例之圖式。
圖8係說明使用InP膜之積層結構之InGaAs/InAlAs量子井通道之構成例之圖式。
圖9係表示積層結構之覆蓋膜之構成例之圖式。
圖10係表示積層結構之覆蓋膜之另一構成例之圖式。
圖11係表示積層結構之覆蓋膜之進而另一構成例之圖式。
圖12係說明試驗例1之覆蓋膜之結構之圖式。
圖13係表示試驗例1中之退火處理後之覆蓋膜的表面狀態之掃描式電子顯微鏡(SEM，Scanning Electron Microscope)像。
圖14係說明試驗例2之覆蓋膜之結構之圖式。
圖15係表示試驗例2中之退火處理後之覆蓋膜之表面狀態之SEM 像。
圖16係試驗例3中將InP膜嵌入溝槽後之上表面之SEM像。
圖17係試驗例4中將InP膜嵌入溝槽後之上表面之SEM像。
圖18係試驗例5中將InP膜嵌入溝槽後之上表面之SEM像。
圖19係將試驗例3與試驗例5中嵌入溝槽中之InP膜進行比較地表示之圖式。
圖20係對試驗例5中嵌入溝槽中之InP膜進行退火之前之光學顯微鏡圖像。
圖21係對試驗例5中嵌入溝槽中之InP膜進行退火之後之光學顯微鏡圖像。
圖22係說明與圖20對應之退火前之晶粒之狀態之示意圖。
圖23係說明與圖21對應之退火後之晶粒之狀態之示意圖。
圖24係對試驗例3中嵌入溝槽中之InP膜進行退火之前之穿透式電子顯微鏡(TEM，Transmission Electron Microscope)像。
圖25係對試驗例3中嵌入溝槽中之InP膜進行退火後之TEM像。
圖26係說明量子點之構成例之圖式。
圖27(a)-(c)係說明本發明之第3實施形態之半導體裝置之製造方法之步驟順序之一例之圖式。
圖28(a)-(c)係說明接著圖27之步驟順序之一例之圖式。
圖29(a)-(c)係說明接著圖28之步驟順序之一例之圖式。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
[第1實施形態]
首先，一面參照圖1~圖3，一面對本發明之第1實施形態之半導體裝置之製造方法進行說明。此處，列舉以將(001)面之Si晶圓作為具有單晶矽層之被處理體，且分別使用InP作為異種半導體材料，形成 鰭式場效型電晶體(FINFET)之通道之情形為例進行說明。圖1~圖3係用以說明本實施形態之半導體裝置之製造方法之主要步驟之Si晶圓之表面附近的剖面圖。
(第1步驟)
如圖1(e)所示，第1步驟係準備具有積層於單晶矽101上之絕緣膜、及作為以露出單晶矽101之表面之深度設置於絕緣膜之開口部(凹部)之溝槽107的Si晶圓W作為被處理體之步驟。首先，如圖1(a)所示，準備Si晶圓W。於本實施形態中，Si晶圓W相當於單晶矽層。該Si晶圓W之單晶矽101之表面S之結晶方位為(001)面。其次，如圖1(b)所示，於Si晶圓W之單晶矽101上，將SiN膜(化學計量上為Si3N4，但僅記作SiN)103成膜。作為SiN膜103之成膜方法，並無特別限制，例如可藉由沈積法而成膜。作為沈積法，例如可列舉熱CVD法、電漿CVD法、ALD(Atomic Layer Deposition，原子層沈積)法、SOD(Spin On Disk(旋塗圓盤)或Spin On Dielectric(旋塗介電質))法等。
繼而，如圖1(c)所示，於SiN膜103上，進而將SiO2膜105成膜。SiO2膜105之成膜方法並無特別限制，例如可藉由沈積法而成膜。作為沈積法，例如可列舉熱CVD法、電漿CVD法、ALD法、SOD法等。
再者，本實施形態係以形成FINFET之通道為目的，故將SiN膜103與SiO2膜105之2層進行積層，作為形成開口部之絕緣膜，但根據目的，絕緣膜既可為單層，亦可為3層以上。
SiN膜103之厚度係於以形成FINFET之通道為目的之情形時，例如可設於5 nm以上且20 nm以下之範圍內，但於其他目的之情形時，並不限定於此。SiO2膜105之厚度係於以形成FINFET之通道為目的之情形時，例如可設於10 nm以上且500 nm以下之範圍內，但於其他目的之情形時，並不限定於此。又，SiO2膜105之厚度係使下述晶格缺陷之侷限效應變得可靠，故較佳為考慮溝槽107之深度與開口寬度之 比率(深度/開口寬度；縱橫比)而決定。
繼而，如圖1(d)、(e)所示，利用光微影技術，依序蝕刻SiO2膜105及SiN膜103，形成特定圖案之溝槽107。此處，實施蝕刻直至於溝槽107之底露出單晶矽101之(001)面為止。即，溝槽107之深度係與SiO2膜105及SiN膜103之合計之厚度相同，或達到該合計厚度以上。溝槽107之寬度可根據目的而設定，但較佳為如上所述考慮縱橫比而設定。
SiO2膜105之蝕刻例如可設置未圖示之光阻層，並組合光微影技術與各向異性較高之反應性離子蝕刻(RIE，Reactive Ion Etching)來進行。作為RIE之條件，例如可使用CFx氣體等作為蝕刻氣體來進行。再者，為了於RIE後，去除Si晶圓W上之CF化合物之殘渣，亦可進行例如氧電漿之灰化處理。
繼而，SiN膜103之蝕刻可接著SiO2膜105，藉由RIE而進行。又，作為另一方法，SiN膜103之蝕刻亦可以SiO2膜105為光罩，藉由濕式蝕刻而進行。濕式蝕刻例如可藉由經加熱之磷酸(H3PO4)而進行，以獲得與SiO2膜105之選擇性。
較佳為，如圖1(e)所示，於藉由蝕刻而形成溝槽107後，清洗於溝槽107之底露出之單晶矽101之(001)面，調整結晶方位。清洗例如可使用硫酸過氧化氫水(SPM)、鹽酸過氧化氫水(SC2)、稀氫氟酸(DHF)等來進行。種晶面之自然氧化膜之去除亦可藉由HF與NH3之混合氣體之乾式蝕刻而進行。
(第2步驟)
第2步驟係於Si晶圓W之溝槽107內選擇性嵌入非晶或多晶之InP膜109A之步驟。該步驟係如圖2(a)、(b)所示，使用CVD(化學氣相沈積)法等選擇性自溝槽107之底之單晶矽101之(001)面由底向上地嵌入InP膜109A。該步驟係藉由利用絕緣膜(SiO2膜105)之表面與於溝槽 107之底露出之Si(001)面之化學狀態之不同之稱為SAG(Selective Area Growth，選擇區域成長)之方法而進行。
作為將InP膜109A嵌入溝槽107內時之CVD法，例如可利用有機金屬CVD(MOCVD)、原子層沈積(ALD)等。
此處，以MOCVD為例說明將InP膜109A嵌入溝槽107內之步驟。MOCVD係首先於處理室內，配置具有溝槽107之Si晶圓W。其次，一面加熱Si晶圓W，一面使用例如三甲基銦(TMIn)作為III族化合物原料，使用例如第三丁基膦(TBP，tertiary butyl phosphine)作為V族化合物，並以H2氣體或N2氣體為載氣，將該等導入至處理室內，藉此，進行InP膜109A之成膜。成膜溫度(Si晶圓W之加熱溫度)例如可設為400℃以上且650℃以下之範圍內，尤其於InP材料之嵌入中，就縮小InP膜109A之晶粒尺寸之觀點而言，較佳為400℃以上且450℃以下之範圍內。於InP材料之情形時，若MOCVD中之成膜溫度超過450℃，則導致填充於溝槽107內之InP結晶之晶粒較大地成長，從而存在產生如下(1)~(3)之不良之情況。(1)導致突出至溝槽107上部之結晶之晶粒之凹凸變大，難以進行覆蓋膜111之被覆。(2)結晶之晶粒較大，故不易藉由RMG(Rapid Melt Growth)之加熱製程進行熔解。(3)即便熔解，亦因結晶之晶粒之中心部分未完全熔解完而易於作為芯殘留，故每個晶粒凝聚、再結晶，導致多晶化。另一方面，若MOCVD中之成膜溫度未達400℃，則成膜反應本身不易進行，導致難以向溝槽107內嵌入InP膜109A。相對於此，於InP材料之嵌入中，若將成膜溫度設為400℃以上且450℃以下之範圍內，則晶粒不會過大地成長，從而可將晶粒緻密地填充於溝槽107內。因此，不會產生上述(1)~(3)之問題，從而可於退火處理後獲得一體化之單晶InP膜。
又，可使成膜製程之間、處理室內之總壓力於例如10000 Pa以上且100000 Pa以下之範圍內固定或變化。
[批次式MOCVD裝置]
InP之MOCVD嵌入製程係於如上所述，降低成膜溫度之情形時，成膜速度變慢。於嵌入300 nm之溝槽之情形時，MOCVD製程時間將消耗約60分鐘。因此，較佳為，利用與單片式MOCVD裝置相比可成批處理多片之批次式MOCVD裝置進行成膜。
於將InP膜109A嵌入溝槽107內之情形時，於溝槽107之底，露出單晶矽101之(001)面，故而，因與SiO2膜105之表面之化學狀態之不同，InP膜109A選擇性自溝槽107內之單晶矽101之(001)面由底向上地沈積。如此，可藉由利用SAG法，而僅於必要之部位(溝槽107內)形成異種半導體材料膜，故無需對異種半導體材料膜進行蝕刻之步驟。
再者，作為與矽不同種類之半導體材料即異種半導體材料，除InP以外，還可使用例如熔點低於矽之Ge、GaAs、InAs、AlSb、GaSb、InSb等。Ge為IV族半導體，InP、GaAs、InAs、AlSb、GaSb、InSb為III-V族半導體。又，嵌入溝槽107內之異種半導體材料之膜既可為非晶狀態，亦可為結晶狀態。
(第3步驟)
第3步驟係自嵌入溝槽107內之InP膜109A上，以作為覆蓋絕緣膜之覆蓋膜111進行被覆，將溝槽107內密封之步驟。於該步驟中，如圖2(c)所示，以覆蓋嵌入溝槽107內之InP膜109A之方式，將覆蓋膜111成膜。藉由該覆蓋膜111而將InP膜109A封入溝槽107內。即，由下方之單晶矽101、側方之絕緣膜(SiN膜103及SiO2膜105)、及上方之覆蓋膜111包圍溝槽107內之InP膜109A，成為類似密閉於微細之加熱容器中之狀態。
覆蓋膜111之成膜較佳為藉由例如以200℃左右之低溫下之CVD法而進行。作為此種低溫CVD法，例如可列舉電漿CVD法。若表示例如使用SiO2膜作為覆蓋膜111之情形時之電漿CVD之順序之一例，則如 下所述。首先，將Si晶圓W配置於處理室內，加熱至100℃以上且300℃以下左右之範圍內。處理室內之壓力例如可設為67 Pa以上且400 Pa以下左右之範圍內。其次，藉由起泡法而將例如作為原料氣體之四乙氧基矽烷(TEOS，tetraethoxysilane)供給至處理室內，並且，另行將O2等氧化性氣體供給至處理室內，產生電漿之分解反應、氧化反應，藉此，可以自上部密封溝槽107之方式將覆蓋膜111成膜。又，對於覆蓋膜111之成膜，亦可使用SOD法。例如亦可於相對低溫處理中藉由旋轉塗佈而塗佈形成優質之氧化矽膜之聚矽氮烷液，並將其進行煅燒，製成覆蓋膜111。
就將溝槽107內確實地密閉，並且於隨後之熱處理步驟中使覆蓋膜111具有充分之蓄熱作用之觀點而言，覆蓋膜111之膜厚較佳為例如0.3 μm以上且3 μm以下之範圍內。
作為覆蓋膜111，除SiO2膜以外，還可使用例如SiN膜、SiON膜、Al2O3等。又，為減少InP膜109A之上部與覆蓋膜111之反應性，覆蓋膜111較佳為與異種半導體材料之InP直接接觸之層不含氧之耐熱性材料(例如SiN)之膜。因此，亦可將覆蓋膜111成為例如包含不含氧之SiN膜之第1覆蓋層、及SiO2膜之第2覆蓋層之積層結構，或者，為防止覆蓋膜111之破裂，亦可為3層以上之積層結構。
(第4步驟)
第4步驟係如下步驟：於以InP之熔點以上且單晶矽之熔點以下之溫度加熱Si晶圓W，使InP熔解後，藉由冷卻固化而使溝槽107之底之Si(001)面成為種晶面，從而使InP膜109A單晶化，形成單晶InP膜109B。該步驟係藉由將由溝槽107及覆蓋膜111所密閉之InP膜109A進行熱處理，而利用液相磊晶成長使InP之單晶進行成長。熱處理較佳為藉由包含向InP之熔點以上之溫度之急遽加熱、及急速冷卻之RTP(Rapid Thermal Process，快速熱製程)而進行。又，亦可例如以毫 秒退火之方式，藉由雷射加熱而更急遽地使之升溫降溫。圖3(a)係表示正在加熱Si晶圓W之狀態，圖3(b)係表示冷卻後之狀態。藉由熱處理，溝槽107內之非晶狀或多晶之InP膜109A變為單晶InP膜109B。
就一面抑制熱預算(thermal budget)一面僅使InP迅速熔解，並且提昇處理量之觀點而言，熱處理步驟之加熱較佳為以例如50℃/秒以上之升溫速度進行。又，為了自熔融狀態起，以Si(001)面為起點高效率地進行單晶InP之液相磊晶成長，加熱後之冷卻較佳為以例如50℃/秒以上之降溫速度進行。
此種熱處理之單晶化係稱為RMG(Rapid Melt Growth)法之方法。可藉由利用RMG法進行單晶之成長，而形成與僅於Si(001)面將InP膜成膜相比晶格缺陷較少且高品質之單晶InP膜109B。
此處，於圖4中，作為代表性之異種半導體材料，與單晶矽、SiO2、SiN一併地表示Ge、InAs、InP、GaAs、GaSb之熔點。圖表中之數字表示熔點。塊狀之Si、SiO2、SiN之熔點係相較例示之異種半導體材料中熔點最高之GaAs至少高出170℃以上。RMG法係利用此種熔點之差，僅使封入絕緣膜(SiO2膜105、SiN膜103)中之異種半導體材料熔解。因此，可理解為，熱處理中之加熱溫度為異種半導體材料之熔點以上且單晶矽之熔點以下之溫度即可。
更具體而言，於例如InP之情形時，以50℃/秒以上之升溫速度急速地加熱至1100℃，並將該溫度保持3秒，僅使InP溶解，其後，以50℃/秒以上之降溫速度急速地冷卻，藉此，可使之再結晶化。於再結晶化時，利用Si(001)面作為種晶。Si與InP之不同，但經再結晶化之InP繼承了Si(001)面之結晶性。於該情形時，如圖5所示，晶格失配所致之貫穿差排缺陷120係產生於單晶InP膜109B中。然而，以單晶InP膜109B中之Si(001)面與InP(001面)之界面為起點而產生之貫穿差排缺陷120具有方向性，故於與溝槽107之側壁之邊界終止。換言之， 貫穿差排缺陷120僅產生於單晶InP膜109B之下部P1。因此，藉由預先將溝槽107之縱橫比(深度與開口寬度之比；深度/寬度)較大地設定為某種程度以上，而使單晶InP膜109B之上部P2成為無缺陷之優質之InP結晶。
如此地利用縱橫比之缺陷之侷限係應用稱為ART(Aspect Ratio Trapping)之方法者。但，通常之ART係於溝槽107之內部藉由SAG而僅進行異種半導體材料膜之成膜，故溝槽107上部之異種半導體材料膜(單晶InP膜109B之上部P2)之膜質依存於成膜方法。相對於此，本實施形態之方法係於SAG/ART中組合熱處理之RMG步驟，故可藉由再結晶化而進一步改善溝槽107上部之異種半導體材料膜(單晶InP膜109B之上部P2)之膜質。
(第5步驟)
第5步驟係藉由去除覆蓋膜111而使單晶InP膜109B之表面之至少一部分露出之步驟。於該步驟中，首先，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)而將覆蓋膜111削取，其後，若InP露出則改變CMP之製程條件，繼而，如圖3(c)所示，使單晶InP膜109B之上部平坦化。自該狀態起，本實施形態進而藉由濕式蝕刻而去除SiO2膜105，如圖3(d)所示，形成單晶InP膜109B之鰭式結構。SiO2膜105之濕式蝕刻例如可使用氫氟酸緩衝液等來進行。
可以如上方式，將設置於SiN膜103及SiO2膜105之溝槽107作為鑄模，形成可用作FINFET等三維電晶體之通道之鰭式結構之單晶InP膜109B。
於以上說明之圖1~圖3所示之步驟例中，省略成膜、蝕刻、清洗等之詳細之條件，但均可按照常法實施。
於本實施形態之方法中，單晶InP膜109B之鰭式形狀係將溝槽107作為鑄模而劃定，故無需如先前法中形成鰭式結構之InP膜之情形 時，利用反應性離子蝕刻等方法將InP膜圖案化。因此，於將單晶InP膜109B用作FINFET之通道之情形時，具有不會對通道產生電漿損害之類的優點。又，於單晶InP膜109B中，將晶格失配所致之貫穿差排缺陷120侷限於InP與Si之界面附近之下部P1，並且利用液相磊晶成長而將上部P2由高品質之InP單晶形成。
鰭式結構之單晶InP膜109B例如可用於形成量子井(Quantum Well)結構之通道。量子井結構係以帶隙較大且電位較高之層夾持帶隙極小且電位較低之層而成之結構。已知有InP藉由調整InGaAs、或InAlAs與In：Ga比或In：Al比而進行晶格匹配。因此，由本實施形態之方法所得之單晶InP膜109B可用作形成InGaAs/InAlAs量子井通道時之基底。圖6係使用本實施形態之鰭式結構之單晶InP膜109B形成InGaAs/InAlAs量子井通道之情形之例。於圖6中，符號113係作為下層位障之InAlAs層，符號115係作為通道層之InGaAs層，符號117係作為上層位障之InP層。
又，本實施形態之半導體裝置之製造方法並不限於鰭式結構，亦可形成平面型之通道。於圖7中表示具有InGaAs/InAlAs量子井通道之平面型通道結構。於該情形時，於圖3(c)之狀態下不將SiO2膜105去除，且於單晶InP膜109B上，形成作為下層位障之InAlAs層113、作為通道層之InGaAs層115及作為上層位障之InP層117，並進行圖案化即可。
圖8係表示使用單晶InP膜109B之量子井(Quantum Well)結構之通道形成之另一構成例。圖8係使用單晶InP膜109B，形成積層結構之InGaAs/InAlAs量子井通道之情形之例。於圖8中，符號113係作為下層位障之InAlAs層，符號115係作為通道層之InGaAs層，符號117係作為上層位障膜之InP層(或High-k層)。單晶InP膜109B及InAlAs層113係於嵌入至形成於單晶矽101上之SiO2膜131之溝槽內之狀態下進行積 層。
於圖6、7、8中之任一構成例中，InP與InGaAs/InAlAs之晶格常數之匹配均良好，故無需設置GaAs等緩衝層，因而較為有利。
又，於本實施形態之半導體裝置之製造方法中，如上所述，亦可將覆蓋膜111形成為積層結構。圖9~圖11係表示將覆蓋膜111設為積層結構之情形之構成例。圖9所示之覆蓋膜111A具有包含與InP膜109A直接接觸之SOG-SiO2膜之第1覆蓋層111a、及積層於該第1覆蓋層111a上之SiN膜之第2覆蓋層111b的2層積層結構。於該情形時，SOG-SiO2膜藉由塗佈製程而形成，故可以良好之覆蓋性能被覆具有凹凸之InP膜109A之上部。又，可藉由於其上將與SiO2相比熱膨脹率接近Si之SiN膜成膜，而於RMG製程時防止因SOG-SiO2膜所受之熱應變導致覆蓋膜111A破裂。
圖10所示之覆蓋膜111B具有包含與InP膜109A直接接觸之SiN膜之第1覆蓋層111c、及積層於該第1覆蓋層111c上之SOG-SiO2膜之第2覆蓋層111d的2層積層結構。於該情形時，藉由使熱膨脹係數接近基底之Si之SiN膜成為第1覆蓋層111c，而於RMG製程時緩和所受之熱應變。又，可認為藉由於SiN膜上積層SOG-SiO2膜，而增強覆蓋性能劣化之CVD-SiN膜，即便SiN膜較薄之處，亦可防止RMG製程時之破裂。
圖11所示之覆蓋膜111C具有包含與InP膜109A直接接觸之SiN膜之第1覆蓋層111e、積層於該第1覆蓋層111e上之SOG-SiO2膜之第2覆蓋層111f、及積層於該第2覆蓋層111f上之SiN膜之第3覆蓋層111g的3層積層結構。於該情形時，藉由熱膨脹係數接近Si之2層SiN膜而夾持熱膨脹係數與Si較大不同之SOG-SiO2膜，故可進一步緩和RMG製程時之熱應變，且可使覆蓋積層膜厚變厚，故可抑制InP熔解時磷(P)之蒸汽壓。
[試驗例1及2]
其次，一面參照圖12~圖15，一面對評價覆蓋膜111之結構與覆蓋破裂之關係所得之試驗結果進行說明。於試驗例1中，如圖12所示，形成厚度600 nm之SOG-SiO2膜作為覆蓋膜111。於試驗例2中，如圖14所示，於厚度600 nm之SOG-SiO2膜上，積層形成厚度100 nm之電漿CVD-SiN膜作為覆蓋膜111。繼而，對於各個覆蓋膜111，於將InP膜109A封入內部之狀態下，利用RTP裝置於1100℃下進行3秒之退火處理。
圖13係表示關於試驗例1之退火處理後之表面狀態之SEM像。圖15係表示關於試驗例2之退火處理後之表面狀態之SEM像。根據圖13與圖15之比較，包含單層SiO2膜之試驗例1之覆蓋膜111於退火處理後，在溝槽107之長條方向上產生破裂，而於SiO2膜上形成有SiN膜之試驗例2之覆蓋膜111未觀察到破裂之產生。因此，根據本實驗，確認到可藉由將覆蓋膜111形成為不同材料之2層以上之積層結構，而防止退火處理中之覆蓋破裂。
[試驗例3、4、5]
繼而，一面參照圖16~圖18，一面說明對第2步驟中藉由MOCVD法而將InP膜109A成膜時之溫度條件研究所得之試驗結果。如上所述，第2步驟係於Si晶圓W之溝槽107內選擇性嵌入非晶或多晶之InP膜109A之步驟。MOCVD係藉由將具有溝槽107之Si晶圓W配置於處理室內，進行預烘烤後，進行420℃下之籽晶形成，其後，進行20分鐘不同溫度條件下之InP成長而實施。InP成長之溫度係於試驗例3中設定為420℃，於試驗例4中設定為500℃，或於試驗例5中設定為550℃。處理室內之壓力係設定為約10,130 Pa(76 Torr)。此期間，將第三丁基膦(TBP)與三甲基銦(TMIn)之分壓比設為60：1。
圖16係試驗例3(420℃)中將InP膜109A嵌入溝槽107後之上表面之 SEM像。圖17係試驗例4(500℃)中將InP膜109A嵌入溝槽107後之上表面之SEM像。圖18係試驗例5(550℃)中將InP膜109A嵌入溝槽107後之上表面之SEM像。由圖16~圖18可知：於420℃(試驗例3)、500℃(試驗例4)、及550℃(試驗例5)之比較中，以420℃嵌入之InP膜109A之晶粒G與以500℃或550℃嵌入之InP膜109A之晶粒G相比，結晶較小且緻密。
圖19係比較地表示試驗例3(420℃)與試驗例5(550℃)中嵌入溝槽107內之InP膜109A之更詳細之狀態。圖19之上段係示意性表示嵌入溝槽107內之InP膜109A之晶粒G之形狀。圖19之中段係嵌入溝槽107內之InP膜109A之溝槽107之寬度方向之縱剖面之SEM像，圖19之下段係嵌入溝槽107內之InP膜109A之上表面之SEM像。由圖19可知：於420℃(試驗例3)時，嵌入溝槽107內之InP膜109A之上部之凹凸與550℃(試驗例5)相比得到抑制。以550℃(試驗例5)嵌入之InP膜109A與420℃(試驗例3)相比，晶粒G之尺寸較大，且於晶粒G間存在較大之凹部。
圖20及圖21係對試驗例5(550℃)中嵌入溝槽107內之InP膜109A，實施RMG(Rapid Melt Growth)法之退火之前後之光學顯微鏡圖像。圖20係表示退火前之狀態，圖21係表示退火後之狀態。再者，於圖20及圖21中，均以去除覆蓋膜111之狀態為觀察對象。又，圖22係說明退火前(與圖20對應)之晶粒G之狀態之示意圖，圖23係說明退火後(與圖21對應)之晶粒G之狀態之示意圖。如圖21及圖23所示，可認為於以550℃進行嵌入之試驗例5中，晶粒G之尺寸較大，故即便進行RMG法之退火，相鄰之晶粒G亦不會熔融而結合，從而各個晶粒G於溝槽107內相互分離地凝聚，成為排列著球狀結晶C之狀態。
圖24及圖25係對試驗例3(420℃)中嵌入溝槽107內之InP膜109A，實施RMG(Rapid Melt Growth)法之退火前(圖24)及退火後(圖25)之 TEM像。圖24及圖25均表示沿著溝槽107之長條方向之縱剖面。於退火前之圖24中，觀察到細長之InP之晶粒G緻密地嵌入溝槽107之內部之狀態。另一方面，於退火後之圖25中，與圖21及圖23對照性地觀察到各個晶粒G熔解成為一個結晶體，從而形成單晶InP膜109B。
根據試驗例3~5之結果，可知於組合SAG(Selective Area Growth)法與RMG(Rapid Melt Growth)法，形成結晶缺陷較少之單晶InP膜109B之情形時，嵌入溝槽107內之InP膜109A之晶粒G之尺寸對熔解後之結晶形狀造成較大之影響。為形成優質之單晶InP膜109B，而於將InP膜109A嵌入溝槽107內時，緻密地嵌入相對於溝槽107之大小(寬度及深度)尺寸充分小之晶粒G較為有效。因此，可確認將MOCVD步驟中之成膜溫度控制為420℃前後、例如400℃以上且450℃以下之範圍內即可。
如上所述，根據本實施形態之半導體裝置之製造方法，可藉由對封入絕緣膜中之異種半導體材料進行熱處理，而以單晶矽101之表面為種晶面，使異種半導體材料單晶化。因此，可以簡易之步驟於Si晶圓W上製造缺陷較少且具有高品質結晶性之異種半導體材料之微細結構、例如單晶InP膜109B。又，於本實施形態之半導體裝置之製造方法中，無需對形成之異種半導體材料層進行蝕刻之步驟，故不會對異種半導體材料層造成損害，可維持良好之結晶性。
[第2實施形態]
第1實施形態係例示於作為絕緣膜之SiO2膜105及SiN膜103形成溝槽107作為開口部，從而形成鰭式結構之通道之情況，而本實施形態係藉由於絕緣膜上形成孔作為開口部，而形成異種半導體材料之量子點。
圖26係表示量子點之一態樣之外觀之立體圖。於Si晶圓W之單晶矽101上排列地形成有包含異種半導體材料之量子點121。
量子點121可藉由例如於圖1~圖3所示之步驟順序中，不設置SiN膜103，且替代SiO2膜105之溝槽107，而形成與量子點121對應之大小之孔作為開口部而製造(省略圖示)。於本實施形態中，量子點121之形狀亦以設置於SiO2膜105之孔為鑄模來劃定，故可無需如先前法中形成量子點般，利用加熱之自我組織化現象。因此，可控制量子點121之大小、面密度、配置位置。
此種量子點121例如可用於單一電子電晶體、或量子點雷射等。
本實施形態中之其他構成及效果因與第1實施形態相同，故省略說明。
[第3實施形態]
繼而，一面參照圖27~圖29，一面對本發明之第3實施形態之半導體裝置之製造方法進行說明。此處，使用SOI(Silicon On Insulator)晶圓作為具有單晶矽層之被處理體。以下，列舉將具有(001)面之SOI晶圓作為被處理體，且分別使用InP作為異種半導體材料，形成鰭式場效型電晶體(FINFET)之通道之情形為例進行說明。圖27~圖29係用以說明本實施形態之半導體裝置之製造方法之主要之步驟之SOI晶圓之表面附近之剖面圖。
(第1步驟)
第1步驟係作為被處理體，準備具有積層於單晶矽層上之絕緣膜、及作為設置於絕緣膜之開口部(凹部)之溝槽的被處理體之步驟。如圖27(a)所示，SOI晶圓Ws具有矽基板201、作為BOX層之SiO2膜203(厚度約150 nm)、及作為單晶矽層之Si層205。Si層205係例如由P型半導體形成之厚度為50 nm之薄膜，且電阻值為9~18 Ω．cm之範圍內。Si層205之表面之結晶方位為(001)面。於SOI晶圓Ws之Si層205上，積層有SiN膜207及SiO2膜209作為絕緣膜。
作為SiN膜207之成膜方法，並無特別限制，例如可藉由沈積法 而成膜。作為沈積法，例如可列舉熱CVD法、電漿CVD法、ALD法、SOD(Spin On Disk或Spin On Dielectric)法等。
SiO2膜209之成膜方法並無特別限制，例如可藉由以四乙氧基矽烷(TEOS)為原料之沈積法而成膜。作為沈積法，例如可列舉熱CVD法、電漿CVD法、ALD法、SOD法等。
再者，本實施形態係以形成FINFET之通道為目的，故積層SiN膜207與SiO2膜209之2層，作為形成開口部之絕緣膜，但根據目的，絕緣膜既可為單層，亦可為3層以上。
SiN膜207之厚度係於以形成FINFET之通道為目的之情形時，例如可設為5 nm以上且20 nm以下之範圍內，而於其他目的之情形時，並不限定於此。SiO2膜209之厚度係於以形成FINFET之通道為目的之情形時，例如可設為10 nm以上且500 nm以下之範圍內，而於其他目的之情形時，並不限定於此。又，SiO2膜209之厚度較佳為考慮溝槽213之深度與開口寬度之比率(深度/開口寬度；縱橫比)而決定，以使下述晶格缺陷之侷限效應變得可靠。
如圖27(a)、(b)所示，利用光微影技術，將經圖案化之光阻層PR作為光罩，依序蝕刻SiO2膜209及SiN膜207，形成特定圖案之溝槽211。此處，使蝕刻進行至於溝槽211之底露出Si層205之(001)面為止。即，溝槽211之深度係與SiO2膜209及SiN膜207之合計之厚度相同、或該合計厚度以上。溝槽211之寬度可根據目的而設定，但較佳為如上所述考慮縱橫比來設定。
SiO2膜209之蝕刻可組合光微影技術與各向異性較高之反應性離子蝕刻(RIE)來進行。作為RIE中之條件，例如可使用CFx氣體等作為蝕刻氣體來進行。再者，亦可進行例如氧電漿之灰化處理，以於RIE後去除SOI晶圓Ws上之CF化合物之殘渣。
繼而，SiN膜207之蝕刻可接著SiO2膜209，利用RIE進行。又， 作為另一方法，SiN膜207之蝕刻亦可將SiO2膜209作為光罩，藉由濕式蝕刻而進行。濕式蝕刻例如可利用經加熱之磷酸(H3PO4)進行，以獲得與SiO2膜209之選擇性。
繼而，如圖27(b)、(c)所示，將SiN膜207及SiO2膜209作為光罩，對於溝槽211之底部露出之Si層205，使用氫氧化四甲基銨水溶液(TMAH，tetramethyl ammonium hydroxide)、或氫氧化鉀(KOH)水溶液與異丙醇之混合液，進行各向異性之濕式蝕刻。該各向異性蝕刻中，溝槽211之下部亦向橫方向(與膜之積層方向垂直之方向)進行蝕刻而變寬，形成溝槽213。因矽之面方位之蝕刻速度不同，溝槽213之下部成為相對於Si層205之表面具有54.7°之角度之傾斜面205a，且於該傾斜面205a露出Si(111)面。此處，若將濕式蝕刻前之溝槽211之開口寬度設為L0，將溝槽213之深度設為D，則底部之寬度L可由下式L=L0-2Dcot54.7而求出。如此般，於本實施形態中，接著SiN膜207及SiO2膜209之蝕刻後，進行Si層205之濕式蝕刻。藉由此種多階段之蝕刻而獲得如下效果。首先，Si(111)面因每一單位面積之結合種多於Si(100)面或Si(110)面，故初期核產生密度較高，可進行緻密之結晶成長，因而，作為InP之種晶面較為優異。進而，藉由利用Si(111)面作為種晶面，而不易產生起因於結晶面之階形結構之反相晶粒。又，如圖27(c)所示，於橫方向上蝕刻Si層205，形成倒T字形之溝槽213，藉此，溝槽213之下部中之缺陷之捕獲效率提昇。又，於圖27(c)所示之倒T字形之溝槽213中，預先將SOI晶圓Ws中之Si層205之厚度形成為較薄，則可縮小Si/InP之界面之面積，故可將RMG處理中之Si與InP之混合之影響抑制為較小。因此，可使隨後之步驟中形成之單晶InP膜215B之膜質成為優質者。
較佳為，於藉由蝕刻而形成溝槽213後，清洗於溝槽213之下部之傾斜面205a上露出之Si層205之(111)面，並調整結晶方位。清洗例 如可使用硫酸過氧化氫水(SPM)、鹽酸過氧化氫水(SC2)、稀氫氟酸(DHF)等來進行。種晶面之自然氧化膜之去除亦可藉由HF與NH3之混合氣體之乾式蝕刻而進行。
(第2步驟)
第2步驟係於SOI晶圓Ws之溝槽213內選擇性嵌入非晶或多晶之InP膜215A之步驟。於該步驟中，如圖28(a)、(b)所示，使用CVD(化學氣相沈積)法等選擇性自溝槽213之擴大之下部由底向上地嵌入InP膜215A。該步驟係藉由利用絕緣膜(SiO2膜209之表面、與溝槽213內露出之Si層205之Si(111)面之化學狀態之不同之稱為SAG(Selective Area Growth)之方法而進行。
作為將InP膜215A嵌入溝槽213內時之CVD法，例如可利用有機金屬CVD(MOCVD)、原子層沈積(ALD)等。
此處，以MOCVD為例，說明將InP膜215A嵌入溝槽213內之步驟。MOCVD係藉由一面將具有溝槽213之SOI晶圓W配置於處理室內，加熱至例如400℃以上且650℃以下之範圍內、較佳為400℃以上且450℃以下之範圍內，一面使用例如三甲基銦(TMIn)作為III族化合物原料，使用例如第三丁基膦(TBP)作為V族化合物，並以H2氣體或N2氣體為載氣將該等導入至處理室內，而進行InP膜215A之成膜。於成膜製程之間，可使處理室內之總壓力於例如10000 Pa以上且100000 Pa以下之範圍內固定或變化。
於將InP膜215A嵌入溝槽213內之情形時，於溝槽213之下部，在Si層205之傾斜面205a露出(111)面，故利用與SiO2膜209之表面之化學狀態之不同，InP膜215A選擇性自溝槽213內之Si層205之(111)面由底向上地進行沈積。如此般，可藉由利用SAG法，而僅於必要之部位(溝槽213內)形成異種半導體材料膜，故無需對異種半導體材料膜進行蝕刻之步驟。
再者，作為與矽不同種類之半導體材料即異種半導體材料，除InP以外，還可使用例如熔點低於矽之Ge、GaAs、InAs、AlSb、GaSb、InSb等。Ge為IV族半導體，InP、GaAs、InAs、AlSb、GaSb、InSb為III-V族半導體。又，嵌入溝槽213內之異種半導體材料之膜既可為非晶狀態，亦可為結晶狀態。
(第3步驟)
第3步驟係自嵌入溝槽213內之InP膜215A上，利用作為覆蓋絕緣膜之覆蓋膜217進行被覆，將溝槽211內密封之步驟。於該步驟中，如圖28(b)所示，以覆蓋嵌入溝槽213內之InP膜215A之方式，將覆蓋膜217成膜。藉由該覆蓋膜217而將InP膜215A封入溝槽213內。即，藉由下方之SiO2膜203、下部側方之Si層205、上部側方之絕緣膜(SiN膜207及SiO2膜209)、及上方之覆蓋膜217而包圍溝槽213內之InP膜215A，成為類似密閉於微細之加熱容器中之狀態。
覆蓋膜217之成膜較佳為藉由例如200℃左右之低溫下之CVD法而進行。作為此種低溫CVD法，例如可列舉電漿CVD法。若表示例如使用SiO2膜作為覆蓋膜217之情形之電漿CVD之順序之一例，則如下所述。首先，將SOI晶圓Ws配置於處理室內，加熱至100℃以上且300℃以下程度之範圍內。處理室內之壓力例如可設為67 Pa以上且400 Pa以下左右之範圍內。其次，藉由起泡法而將例如作為原料氣體之四乙氧基矽烷(TEOS)供給至處理室內，並且另行將O2等氧化性氣體供給至處理室內，使之產生電漿之分解反應、氧化反應，藉此，可以自上部密封溝槽213之方式，將覆蓋膜217成膜。又，覆蓋膜217之成膜中亦可使用SOD法。亦可例如在相對低溫處理中藉由旋轉塗佈而塗佈形成優質之氧化矽膜之聚矽氮烷液，並將其進行煅燒，製成覆蓋膜217。
就確實地密閉溝槽213內，並且於隨後之熱處理步驟中使覆蓋膜 217具有充分之蓄熱作用之觀點而言，覆蓋膜217之膜厚較佳為例如0.3 μm以上且3 μm以下之範圍內。
再者，作為覆蓋膜217，除SiO2膜以外，還可使用例如SiN膜、SiON膜、Al2O3等。又，為減少InP膜215A之上部與覆蓋膜217之反應性，覆蓋膜217較佳為與異種半導體材料之InP直接接觸之層不含氧之耐熱性材料(例如SiN)之膜。因此，雖省略圖示，但亦可使覆蓋膜217為例如包含不含氧之SiN膜之第1覆蓋層、及SiO2膜之第2覆蓋層的積層結構，或者，為防止覆蓋膜217之破裂，亦可為3層以上之積層結構。
(第4步驟)
第4步驟係如下步驟：於以InP之熔點以上且單晶矽之熔點以下之溫度加熱SOI晶圓Ws，使InP熔解後，藉由冷卻固化而使Si層205之傾斜面205a之Si(111)面成為種晶面，從而使InP膜215A單晶化，形成單晶InP膜215B。於該步驟中，藉由對由溝槽213及覆蓋膜217密閉之InP膜215A進行熱處理，而利用液相磊晶成長使InP之單晶進行成長。熱處理較佳為藉由包含向InP之熔點以上之溫度急速加熱、急速冷卻之RTP(Rapid Thermal Process)而進行。又，亦可例如如毫秒退火般，藉由雷射加熱而更急遽升溫降溫。圖28(c)係表示冷卻後之狀態。因熱處理，溝槽213內之非晶狀或多晶之InP膜215A變為單晶InP膜215B。
就一面抑制熱預算一面僅使InP迅速地熔解，並且提昇處理量之觀點而言，熱處理步驟之加熱較佳為以例如50℃/秒以上之升溫速度來進行。又，為自熔融狀態以Si(111)面為起點使單晶InP之液相磊晶成長高效率地進行，加熱後之冷卻較佳為例如以50℃/秒以上之降溫速度來進行。
如此熱處理之單晶化係稱為RMG(Rapid Melt Growth)法之方法。可藉由利用RMG法進行單晶之成長，而與於Si(111)面上將InP膜成膜 者相比，形成晶格缺陷較少且高品質之單晶InP膜215B。
RMG法係利用熔點之差，僅使封入絕緣膜(SiO2膜209、SiN膜207)中之異種半導體材料熔解。因此，可理解為，熱處理中之加熱溫度為異種半導體材料之熔點以上且單晶矽之熔點以下之溫度即可。
更具體而言，例如於InP之情形時，以50℃/秒以上之升溫速度急速地加熱至1100℃，並將該溫度保持3秒鐘，僅使InP溶解，其後，以50℃/秒以上之降溫速度急速地冷卻，藉此，可使之再結晶化。於再結晶化時，利用Si層205之傾斜面205a中之Si(111)面作為種晶。Si與InP之晶格雖然不同，但經再結晶化之InP繼承了Si(111)面之結晶性。於該情形時，如圖28(c)所示，晶格失配所致之貫穿差排缺陷220產生於單晶InP膜215B中。然而，以Si(111)面與InP(111面)之界面為起點所產生之單晶InP膜215B中之貫穿差排缺陷220因具有方向性，故於與溝槽213之側壁之邊界終止。換言之，貫穿差排缺陷220僅產生於單晶InP膜215B之下部。因此，藉由預先將溝槽213之縱橫比(深度與開口寬度之比；深度/寬度)較多地設定為某種程度以上，而使單晶InP膜215B之上部成為無缺陷且優質之InP結晶。又，於本實施形態中，藉由上述多階段之蝕刻製程，而形成倒T字形之溝槽213，且於其內部嵌入InP，故晶格缺陷易於集中於Si層205中之溝槽213下部之擴大部分之InP，使得單晶InP膜215B之上部具有良好之結晶性。
通常之ART係於溝槽213之內部藉由SAG而僅進行異種半導體材料膜之成膜，故溝槽213上部之異種半導體材料膜(單晶InP膜215B之上部)之膜質依存於成膜方法。相對於此，本實施形態之方法因於SAG/ART中組合有熱處理之RMG步驟，故可藉由再結晶化而進一步改善溝槽213上部之異種半導體材料膜(單晶InP膜215B之上部)之膜質。
(第5步驟)
第5步驟係藉由去除覆蓋膜217，而使單晶InP膜215B之表面之至少一部分露出之步驟。於該步驟中，首先，藉由CMP(化學機械研磨)而削取覆蓋膜217，其後，若露出InP則改變CMP之製程條件，繼而，如圖29(a)所示，使單晶InP膜215B之上部平坦化。自該狀態起，本實施形態中，進而藉由濕式蝕刻而去除SiO2膜209，如圖29(b)所示，形成單晶InP膜215B之鰭式結構。SiO2膜209之濕式蝕刻例如可使用氫氟酸緩衝液等來進行。
可以如上方式，將設置於Si層205、SiN膜207及SiO2膜209之溝槽213作為鑄模，形成可用作FINFET等三維電晶體之通道之鰭式結構之單晶InP膜215B。
於本實施形態之方法中，單晶InP膜215B之鰭式形狀係將溝槽213作為鑄模來劃定，故無需如先前法中形成鰭式結構之InP膜之情形般，藉由反應性離子蝕刻等方法將InP膜圖案化。因此，於將單晶InP膜215B用作FINFET之通道之情形時，具有不會對通道造成電漿損害之優點。又，於單晶InP膜215B中，晶格失配所致之貫穿差排缺陷220侷限於InP與Si之界面附近之下部，並且上部藉由液相磊晶成長而由高品質之InP單晶形成。
鰭式結構之單晶InP膜215B例如可用於量子井(Quantum Well)結構之通道形成。量子井結構係藉由帶隙較大且電位較高之層夾持帶隙極小且電位較低之層而成之結構。已知InP係藉由調整InGaAs、或InAlAs與In：Ga比或In：Al比而進行晶格匹配。因此，藉由本實施形態之方法而獲得之單晶InP膜215B可用作形成InGaAs/InAlAs量子井通道時之基底。
圖29(c)係使用本實施形態之鰭式結構之單晶InP膜215B，形成InGaAs/InAlAs量子井通道之情形之例。於圖29(c)中，符號221係作為位障層之InAlAs層，符號223係作為通道層之InGaAs層。又，雖省略 圖示，但於本實施形態之半導體裝置之製造方法中，並不限於鰭式結構，亦可形成平面型之通道。於任一構成例中，InP與InGaAs/InAlAs之晶格常數之匹配均較佳，故無需設置GaAs等緩衝層，因而較為有利。
於以上說明之圖27~圖29所示之步驟例中，雖省略成膜、蝕刻、清洗等之詳細之條件，但均可按照常法實施。
如上所述，根據本實施形態之半導體裝置之製造方法，可藉由對封入絕緣膜中之異種半導體材料進行熱處理，而將Si(111)面作為種晶面，使異種半導體材料單晶化。因此，可藉由簡易之步驟而於SOI晶圓Ws上製造缺陷較少且具有高品質之結晶性之異種半導體材料之微細結構、例如單晶InP膜215B。又，於本實施形態之半導體裝置之製造方法中，無需對形成之異種半導體材料層進行蝕刻之步驟，故對異種半導體材料層不會造成損害，可維持良好之結晶性。
本實施形態中之其他構成及效果因與第1實施形態相同，故省略說明。又，本實施形態之半導體裝置之製造方法亦可替代溝槽211、213，而形成孔，亦可應用於例如第2實施形態中之量子點之製作。
以上，以例示之目的對本發明之實施形態進行了詳細說明，但本發明並不受上述實施形態制約。例如，於上述實施形態中，雖以單晶矽101之表面之結晶方位為(001)面或(111)面之情形為例進行了說明，但並不限於此，亦可為例如(110)面等其他結晶方位。
又，於上述實施形態中，以形成電晶體之通道為例對本發明之半導體裝置之製造方法進行了說明，但並不限於此。本發明之半導體裝置之製造方法亦可用於難以僅由Si實現之LED、半導體雷射、光檢測器、太陽電池等光子器件之製造，從而可以低成本製造該等光子器件。
本國際申請案係主張基於2012年2月13日提出申請之日本專利申 請案2012-028087號之優先權者，且將該申請案之所有內容引用於此。
101‧‧‧單晶矽
103‧‧‧SiN膜
105‧‧‧SiO2膜
107‧‧‧溝槽
S‧‧‧單晶矽之表面
W‧‧‧Si晶圓

Claims (18)

  1. 一種半導體裝置之製造方法，其包括：第1步驟，其係準備具有單晶矽層、積層於上述單晶矽層上之絕緣膜、及以露出上述單晶矽層之表面之深度設置於上述絕緣膜之開口部的被處理體；第2步驟，其係於上述絕緣膜之開口部內選擇性嵌入作為與矽不同種類之半導體材料之異種半導體材料之膜；第3步驟，其係自嵌入上述開口部內之異種半導體材料之膜之上，以覆蓋絕緣膜進行被覆，將上述開口部內密封；第4步驟，其係於以上述異種半導體材料之熔點以上且單晶矽之熔點以下之溫度加熱上述被處理體，使上述異種半導體材料之膜熔解後，藉由冷卻使之固化，而以上述單晶矽層之表面為種晶面，使上述異種半導體材料單晶化，形成異種半導體材料層；及第5步驟，其係藉由去除上述覆蓋絕緣膜而使上述異種半導體材料層之表面之至少一部分露出。
  2. 如請求項1之半導體裝置之製造方法，其中上述異種半導體材料係選自由Ge、InP、GaAs、InAs、AlSb、GaSb及InSb所組成之群中之1種以上。
  3. 如請求項1之半導體裝置之製造方法，其中上述開口部係形成於上述絕緣膜之溝槽。
  4. 如請求項1之半導體裝置之製造方法，其中上述開口部係形成於上述絕緣膜之孔。
  5. 如請求項1之半導體裝置之製造方法，其中上述第1步驟具有如下步驟： 於上述單晶矽層之上，積層成膜絕緣膜；將上述絕緣膜蝕刻為特定圖案，形成上述開口部；及清洗上述開口部之底，調整露出之上述單晶矽層之表面之結晶方位。
  6. 如請求項5之半導體裝置之製造方法，其中上述單晶矽層之表面之結晶方位為(001)面。
  7. 如請求項1之半導體裝置之製造方法，其中上述第1步驟具有如下步驟：於上述單晶矽層之上，積層成膜絕緣膜；將上述絕緣膜蝕刻為特定圖案；對上述單晶矽層進行濕式蝕刻，形成露出矽(111)面之上述開口部；及清洗上述開口部，調整露出之上述單晶矽層之表面之結晶方位。
  8. 如請求項1之半導體裝置之製造方法，其中上述第2步驟係一面將被處理體加熱至溫度400℃以上且450℃以下之範圍內，一面藉由CVD法而嵌入上述異種半導體材料之膜。
  9. 如請求項1之半導體裝置之製造方法，其中以50℃/秒以上之升溫速度進行上述第4步驟中之加熱。
  10. 如請求項1之半導體裝置之製造方法，其中以50℃/秒以上之降溫速度進行上述第4步驟中之冷卻。
  11. 如請求項1之半導體裝置之製造方法，其中於上述第3步驟中，將上述覆蓋絕緣膜形成為複數層。
  12. 如請求項1之半導體裝置之製造方法，其中於上述第3步驟中，上述覆蓋絕緣膜包含與InP直接接觸之由SiO2膜形成之第1覆蓋層、及積層於該第1覆蓋層上之由SiN膜形成之第2覆蓋層。
  13. 如請求項1之半導體裝置之製造方法，其中於上述第3步驟中，上述覆蓋絕緣膜包含與InP直接接觸之由SiN膜形成之第1覆蓋層、及積層於該第1覆蓋層上之由SiO2膜形成之第2覆蓋層。
  14. 如請求項1之半導體裝置之製造方法，其中於上述第3步驟中，上述覆蓋絕緣膜包含與InP直接接觸之由SiN膜形成之第1覆蓋層、積層於該第1覆蓋層上之由SiO2膜形成之第2覆蓋層、及積層於該第2覆蓋層上之由SiN膜形成之第3覆蓋層。
  15. 如請求項1之半導體裝置之製造方法，其係利用批次式之MOCVD裝置實施上述第2步驟。
  16. 如請求項1之半導體裝置之製造方法，其中被處理體係單晶矽基板或SOI基板。
  17. 一種半導體裝置之製造方法，其包括如下步驟：於具有單晶矽層、積層於上述單晶矽層上之絕緣膜、及以露出上述單晶矽層之表面之深度設置於上述絕緣膜之開口部的被處理體中之上述絕緣膜之開口部內，選擇性嵌入作為與矽不同種類之半導體材料之異種半導體材料之膜；及於以上述異種半導體材料之熔點以上且單晶矽之熔點以下之溫度加熱上述被處理體，使上述異種半導體材料之膜熔解之後，藉由冷卻使之固化，而以上述單晶矽層之表面為種晶面，使上述異種半導體材料單晶化，形成異種半導體材料層。
  18. 一種半導體裝置，其係藉由如請求項1之半導體裝置之製造方法而製造。
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