TWI528529B - 缺陷轉移與晶格失配的磊晶膜 - Google Patents

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Description

缺陷轉移與晶格失配的磊晶膜
本發明技術領域涉及使用非常薄層奈米結構(例如Si或SiGe凸片)作為模板以生長結晶、非晶格匹配的磊晶(EPI)層。
藉由例如在元素矽(Si)基板上發展高品質III-V半導體或在Si基板上發展IV半導體能獲得各式各樣電子及光電裝置。能獲致III-V或IV材料之性能優點的表層可作為諸如CMOS及量子阱(QW)電晶體之各式各樣高性能電子裝置的主體，該等高性能電子裝置係從極高移動性材料製造，諸如但不局限於銻化銦(InSb)、砷化銦(InAs)、鍺(Ge)及矽鍺(SiGe)。諸如雷射、偵測器及光伏打裝置等之光學裝置亦可從各種不同其他直接能帶隙材料製造，諸如但不局限於砷化鎵(GaAs)及砷化銦鎵(InGaAs)。由於使用Si基板具有降低成本的額外優點，該等裝置可藉由將彼等與慣用之Si的裝置整合為單塊而進一步強化。
然而，在Si基板上生長III-V及IV材料存在許多挑戰。結晶缺陷係因晶格失配、非極性上之極性失配及III-V半導體磊晶(EPI)層與Si半導體基板之間的或IV半導體EPI層與Si半導體基板之間的熱失配所產生。當EPI層與基板之間的晶格失配超過數個百分比時，該失配所引發之應變變得太大且因EPI膜鬆弛而在該EPI層中產生缺陷。一旦該膜厚度大於臨界厚度(即，低於此厚度之膜係完全應變而高於此厚度之膜則部分鬆弛)，該應變藉由在該膜與基板界面以及在該EPI膜中產生失配位錯而鬆弛。該等EPI結晶缺陷可呈貫穿位錯、疊層層錯及孿晶形式。許多缺陷，特別是貫穿位錯及孿晶，易於傳播至製造半導體裝置之「裝置層」。大體上，缺陷產生的嚴重度和該III-V半導體與該Si基板之間或該IV半導體與該Si基板之間的晶格失配之量相關。
104、304‧‧‧基板
105、205、305、315、405、415‧‧‧凸片
STI‧‧‧淺溝隔離
106、306、316、406、416‧‧‧橋接層
107、207、407、417‧‧‧EPI層
110、111‧‧‧距離
207L‧‧‧EPI層左半部分
207R‧‧‧EPI層右半部分
230‧‧‧凸片長軸/垂直軸
320‧‧‧氧化物
307、317‧‧‧EPI
420‧‧‧遮罩
505、510、515、520、525、530、605、610、615、620、625、705、710、715、720‧‧‧方塊
本發明具體實例之特徵及優點將可從附錄申請專利範圍、以下一或更多種具體實例之詳細說明以及對應之圖式明暸，該等圖式中：圖1(A)至(F)包括包含橋接層之本發明具體實例及已移除該橋接層之其他具體實例。
圖2(A)至(B)包括根據本發明具體實例之以凸片為基礎的(EPI)層之透射電子顯微(TEM)影像的圖。
圖3(A)至(G)包括在本發明具體實例中之互補性金屬 氧化半導體(CMOS)設備。
圖4(A)至(G)包括在本發明具體實例中之CMOS設備。圖5包括本發明具體實例中之方法。
圖6包括本發明具體實例中之CMOS相關方法。圖7包括本發明具體實例中之CMOS相關方法。
【發明內容與實施方式】
在以下說明中，闡述眾多特定細節，但本發明之具體實例可在無該等特定細節的情況下實施。未詳細顯示為人熟知之電路、結構及技術以避免模糊對於本說明之理解。「具體實例」、「各種具體實例」等表示所描述之具體實例可包括特別特徵、結構或特性，但並非每一具體實例一定包括該些特定特徵、結構或特性。一些具體實例可具有一些、全部或全無其他具體實例所述之特徵。「第一」、「第二」「第三」等描述一般對象，且表示所指稱之類似對象的不同實例。此等形容詞不意指如此描述之對象在時間、空間、排序或任何其他方式必定為所給定順序。「連接」可表示元件係彼此直接實體或電接觸，而「耦合」可表示元件彼此配合或相互作用，但彼等可為或可不為直接實體或電接觸。又，雖然在不同圖式中可使用類似或相同編號指示相同或類似部件，但此做法不意謂所有包括類似或相同編號的圖式構成單一或相同具體實例。
用於晶格失配構造之慣用技術涉及沉積能橋接基板與重要層(包括III-V材料等之裝置層)之間的晶格 常數差異的厚緩衝物(例如0.5微米或更大厚度)。在此等慣用技術中，複雜退火及組成漸變(compositional grading)程序係用以在該厚緩衝物內將缺陷「折」入彼此中以消滅該等缺陷。許多厚緩衝物技術費時、昂貴、包括不良的緩衝物表面粗糙度，且最小缺陷密度仍然很高。
其他慣用技術包括縱橫比陷捕(Aspect Ratio Trapping,ART)。ART係以呈特定角度向上傳播之貫穿位錯為基礎。在ART中，溝係製成足夠高之縱橫比，如此缺陷終止於該溝側壁上，且任何高於該終止的層均為無缺陷。
本發明之具體實例係與上述慣用方法不同。例如，一具體實例使用非常薄層奈米結構(例如Si或SiGe奈米結構)作為模板以生長結晶、非晶格匹配的EPI層。在奈米結構/EPI層之間的體積比係與包括例如具有薄平坦EPI層的厚基板之更慣用方法相反。此會使應變及可能的缺陷從該EPI層轉移(在慣用方法中經常看到)至下層奈米結構。換言之，在一些具體實例(但並非所有具體實例)中，該EPI層比該下層結構(例如凸片)厚。
一具體實例可包括絕緣體上矽(SOI)，其中在該絕緣體上之矽相對於該EPI層而言非常薄。然而，在其他具體實例中不使用SOI。取而代之(或除了SOI之外)，可與現代製程相容的具體實例利用朝水平基板延伸之大體上「垂直」的凸片(即，具有與水平基板正交之長軸)。除了容易製造之外，該以凸片為基礎之具體實例亦使得能在 該凸片雙側上沉積EPI。在該凸片雙側上生長能使該凸片每一側上生長一半該EPI以共同(在多重凸片壁上之磊晶生長之間)獲致較高體積優勢(即，磊晶之高體積對凸片材料之較低體積)。
圖1(A)至(F)包括橋接層之本發明具體實例(以及移除橋接層之隨意的具體實例)。圖5包括本發明具體實例中之方法。圖1(A)至(F)及圖5係討論如下。
在方塊505中，形成凸片105(圖1(A))。凸片係直接或間接耦合至基板104。在一具體實例中，凸片105可為相鄰淺溝隔離(STI)部分，但此等絕緣部分未包括在其他具體實例中。方塊510中，橋接層106係形成於凸片105上(圖1(B))。當EPI層(例如III-V或IV材料)無法直接生長於凸片105(例如Si或SiGe凸片)上時，會需要該隨意的步驟。橋接層106可藉由例如驅使缺陷進入凸片105而改變該凸片之晶格常數。橋接層與厚緩衝層不同之處在於例如該橋接層之厚度(例如小於30至40nm)相較於慣用緩衝物之厚度(例如大於0.5微米)。作為選項，在一具體實例中，在方塊515(以虛線顯示以表示其備選性質)中，凸片105及橋接層106係經退火以結束或移除凸片105與橋接層106之間的任何晶格失配(圖1(C))。在方塊520(圖1(D))中，EPI層107係形成於橋接層106上(或若不使用橋接層，則直接在凸片105上)。EPI層107可用作通道材料，包括例如IV或III-V材料，諸如Ge、SiGe、GaAs、AIGaAs、InGaAs、InAs及InSb。
圖2(A)至(B)包括根據本發明具體實例之以凸片為基礎的(EPI)層之透射電子顯微(TEM)影像的圖。圖2(A)包括在Si凸片205上之InAs EPI膜207，二者之間具有11%之晶格失配。EPI 207幾乎無缺陷。圖2(A)中不存在橋接層。
圖2(B)包括在Si凸片205上之Ge EPI層207(左半部分表示為207L，及右半部分表示為207R，整體稱為元件207)。EPI 207可不為完全無缺陷，但包括比在平坦Si上直接生長Ge的情況明顯較少缺陷。該Si凸片頂部接近其與Ge EPI 207之界面處產生應變。圖2(B)中不存在橋接層。在圖2(A)及(B)二者中，凸片205小到使該EPI層207大於(或寬度方面類似)凸片(或凸片之部分)，且該Si凸片產生應變。在圖2(B)中，「左」EPI壁207(L)及「右」EPI壁207(R)係由該凸片長軸/垂直軸230分開。水平平面231係與軸230正交，且與凸片205以及側壁207(L)及207(R)相交。沿著平面231之凸片205的表面積小於沿著同一平面之壁207(L)及207(R)的整體總表面積。然而，在其他具體實例中，不一定為該情況(例如，圖2(A)顯示EPI層遠比該凸片薄)。在一些具體實例中，較高EPI/凸片體積比可驅使缺陷及應變從該EPI層進入該凸片。
此時，使晶圓經歷慣用加工技術以形成例如電晶體。然而，在其他具體實例中，可移除凸片。若該凸片產生應變且開始形成缺陷，該等缺陷可形成會使裝置性 能劣化的洩漏路徑。此種凸片可移除以減少漏電流。再者，不論矽之缺陷品質為何，留下該凸片使靜電性質惡化，因此在顧慮靜電性質之情況可移除凸片。
關於凸片移除，在圖5中，方塊525 STI可沉積至該凸片之高度或更高，然後向下拋光至凸片105的頂部(圖1(E))。此曝露出凸片105及橋接層106，因此該凸片之部分及/或橋接層可經由例如濕式蝕刻予以移除(方塊530)。此將在圖1(F)之具體實例中於該STI上留下2個磊晶部分107。其餘部分可距先前包括該凸片之溝為等距。換言之，距離110與大體上等於距離111。然後可再繼續加工。
圖3(A)至(G)包括在本發明具體實例中之CMOS設備。圖6包括本發明具體實例中之CMOS相關方法。圖3(A)至(G)及圖6係討論如下。
具體實例包括CMOS設備。例如，當存在EPI沉積步驟時，可沉積氧化物硬遮罩及用以決定所沉積之EPI為何種極性。在方塊605中，形成凸片305、315(圖3(A))。凸片305、315直接或間接耦合至基板304。在一具體實例中，凸片305、315可為相鄰STI部分，但此等絕緣部分未包括在其他具體實例中。在方塊610中，橋接層306、316形成於凸片305、315上(圖3(B))。當EPI層(例如III-V或IV材料)無法直接生長於凸片305、315(例如Si或SiGe凸片)上時，會需要該隨意的步驟。橋接層306、316可藉由例如驅使缺陷進入該等凸 片而改變凸片305、315之晶格常數。作為選項，在一具體實例中，於方塊615(以虛線顯示以表示其備選性質)中，凸片305、315及橋接層306、316係經退火以減少或移除該等凸片與橋接層之間的任何晶格失配(圖3(C))。在方塊620中，將氧化物沉積在層306、316上，然後進行微影術步驟以形成光阻圖案。使用該光阻從層306移除該氧化物，以產生圖3(D)之氧化物320在層316上的具體實例。可形成EPI 307(圖3(E))，然後在方塊625中，移除該硬遮罩並重複凸片305、橋接層306、EPI 307之程序，如此可形成EPI 317(圖3(F))。EPI 307可具有EPI 317相反極性，以產生CMOS裝置(圖3(G))。
圖4(A)至(G)包括在本發明具體實例中之CMOS設備。圖7包括本發明具體實例中之CMOS相關方法。圖4(A)至(G)及圖7係討論如下。
該具體實例中，取代沉積兩個具有不同極性之EPI層構成CMOS裝置(例如圖3(A)至(G))的是使用橋接層作為另一相反摻雜橋接層或EPI層的相反極性/通道。在方塊705中，提供凸片405、415、橋接層406、416及EPI層407、417(圖4(A))，且可如上述形成。在方塊710中，可添加STI以到達或高於凸片高度，然後如圖4(B)所示般露出凸片405、415。在方塊715中，該方法在凸片415/橋接層416/EPI層417上沉積遮罩420(例如光阻可用於一具體實例中，但其他具體實例無此限制且可包括氧化物等)(圖4(C))，以蝕刻掉橋接層406及凸片405(圖 4(D))並留下EPI 407，該EPI 407可用作可經摻雜之第一通道材料(「通道1」)。在方塊720中，遮罩420位於EPI 407(通道1，如圖4(D)所示)，且蝕刻EPI 417及Si 415(圖4(F)以氧化物、絕緣體及/或金屬等取代先前由EPI 417所佔據之區域)，以露出EPI407(通道1)具有與橋接層416(「通道2」)相反極性的CMOS裝置(圖4(G))。該具體實例中，橋接層為用於一裝置之通道材料，而EPI層為用於其他裝置之通道材料。在一具體實例中，兩個相反摻雜之橋接層可用以形成CMOS裝置。在一具體實例中，兩個相反摻雜之EPI層可用以形成CMOS裝置。在一具體實例中，經摻雜之通道可耦合至源極(例如未圖示但在圖4(G)之前景中位於凸片405的另一部分上或其中)及汲極(例如未圖示但在圖4(G)之背景中位於凸片405的另一部分上或其中)。
如此，各種不同具體實例係於前文討論。例如，在一具體實例中，該凸片保持完整以使EPI位於該凸片之頂部且該凸片產生應變。在凸片係經蝕刻之情況下，仍留下供源極/汲極區用之凸片部分。在其他具體實例中，EPI及/或橋接層側壁可與該凸片或凸片先前所在處為等距定位。在各種不同具體實例中，缺陷比在平坦基板或厚凸片上形成EPI相比顯著減少。
一具體實例包括設備，該設備包含：包括凸片頂部及從該凸片頂部朝基板延伸之相對的凸片側壁部分之凸片結構；包括個別直接接觸該等相對的凸片側壁部分 之相對的橋接層側壁部分之橋接層；及包含個別直接接觸該相對的橋接層側壁部分之相對的EPI側壁部分之EPI層；其中該橋接層與凸片結構之間的晶格常數失配小於該橋接層與該EPI層之間的晶格常數失配。在一些具體實例中，凸片到達基板，但其他具體實例中則非如此。在一些具體實例中，不使用橋接層。在一些具體實例中，EPI層、橋接層及凸片之晶格常數因退火或無退火而全部相同。然而，在其他具體實例中，EPI層、橋接層及凸片各者/一些之晶格常數不同。
在一具體實例中，EPI層包含包括IV材料及III-V材料其中一者之EPI材料，凸片結構包括含有矽(例如SiGe)之凸片結構材料，及該橋接層包括與該凸片結構材料及該EPI材料任一者不相等的橋接層材料。例如，凸片可包括SixGe1-x及橋接層可包括SiyGe1-y，其中x不等於y。
一具體實例包括設備，該設備包含：包括凸片頂部及從該凸片頂部朝基板延伸之相對的凸片側壁部分之凸片結構；包括個別直接接觸該等相對的凸片側壁部分之相對的橋接層側壁部分之橋接層；及包含個別直接接觸該相對的橋接層側壁部分之相對的磊晶(EPI)側壁部分之EPI層；其中該橋接層與凸片結構之間的晶格常數差小於該橋接層與該EPI層之間的晶格常數差。在一具體實例中，EPI層包含包括第IV族材料及III-V族材料其中一者之EPI材料，凸片結構包括含有矽之凸片結構材料，及橋 接層包括與凸片結構材料及EPI材料任一者不相等的橋接層材料。在一具體實例中，EPI層係包括在電晶體之通道中，且耦合至該電晶體之源極及汲極。在一具體實例中，基板不包括絕緣體上矽(SOI)構造。在一具體實例中，EPI層係包括在電晶體之通道中，且耦合至該電晶體之源極及汲極，該源極及汲極二者均直接接觸該凸片結構。在一具體實例中，凸片包括鄰接該凸片頂部之應變集中。在一具體實例中，EPI層沿著該EPI層與該橋接層之間的整個邊界無缺陷。在一具體實例中，與凸片之長垂直軸正交之單一平面在第一區上與該凸片交叉，及在第二區上與EPI側壁交叉，且該第二區大於該第一區。在一具體實例中，凸片與基板為單塊，及EPI層側壁部分彼此為單塊。一具體實例包含：鄰接凸片結構之包括第一晶格常數及從凸片頂部延伸至基板之相對的額外凸片側壁部分之額外凸片結構；及包括該第一晶格常數及個別直接接觸該相對的額外凸片側壁部分之相對的額外橋接層側壁部分的額外橋接層；其中EPI層具有第一極性，該額外橋接層具有與該第一極性相反的第二極性，且該EPI層及該額外橋接層係包括在CMOS裝置中。一具體實例包含：鄰接凸片結構之包括第一晶格常數及從凸片頂部延伸至基板之相對的額外凸片側壁部分之額外凸片結構；包括該第一晶格常數及個別直接接觸該相對的額外凸片側壁部分之相對的額外橋接層側壁部分的額外橋接層；及包括第二晶格常數及個別直接接觸該相對的額外橋接層側壁部分之相對的額外EPI側壁 部分之額外EPI層；其中EPI層具有第一極性，該額外EPI層具有與該第一極性相反的第二極性，且該EPI層及該額外EPI層係包括在CMOS裝置中。在一具體實例中，橋接側壁層距該凸片結構為等距。
一具體實例包含：包括第一溝及鄰近該第一溝之第二溝的層間介電質；至少一個包括沿著該第一溝之側壁形成之第一層的半導體通道，該第一層包括III-V族材料層及第IV族材料層其中一者；及至少一個包括沿著該第二溝之側壁形成之第二層的半導體通道，該第二層包括III-V族材料層及第IV族材料層其中一者；及其中二者通道均用於CMOS電晶體裝置，且該第一及第二層為磊晶(EPI)。在一具體實例中，第一層具有與第二層相反的極性。一具體實例包含：其上形成有層間介電質之基板；其中該第一層具有第一晶格常數，該第二層具有第二晶格常數，而該基板具有與該第一及第二晶格常數中之至少一者不同的第三晶格常數。在一具體實例中，第一及第二溝係在凸片上且直接於其上形成。一具體實例包含：沿著第一溝之其他側壁形成的第三層，該第三層包括III-V族材料層及第IV族材料層其中一者；沿著第二溝之其他側壁形成的第四層，該第四層包括III-V族材料層及第IV族材料層其中一者；其中該第一及第三層距該第一溝大體上為等距，而該第二及第四層距該第二溝大體上為等距。在一具體實例中，第一層包括III-V族材料層；及第二層包括第IV族材料層。
一具體實例包含：包括第一晶格常數及凸片頂部以及從該凸片頂部朝基板延伸之相對的凸片側壁部分之凸片結構；包括與第一晶格常數不同之第二晶格常數的磊晶(EPI)層，其包含個別直接接觸該等相對的凸片側壁部分之相對的EPI側壁部分；其中(a)該EPI層包含第IV族及III-V族材料中之一者，(b)該凸片結構包括矽，及(c)該EPI層係包括在電晶體之通道中。在一具體實例中，凸片包括鄰接凸片頂部之應變集中，及EPI層沿著EPI層與凸片結構之間的整個邊界無缺陷。
一具體實例包含：在基板上且包括在額外溝及凸片其中之一上且直接於其上形成的層間介電質；及沿該溝之側壁所形成的包括第IV族材料及III-V族材料其中一者之磊晶(EPI)層；其中該EPI層及該基板具有不同晶格常數。在一具體實例中，EPI層包含III-V族材料。在一具體實例中，溝係在凸片上且直接於其上形成。在一具體實例中，EPI層係完全包括在溝的側壁與額外溝及凸片其中之一的側壁之間。在一具體實例中，沿溝之額外側壁所形成的包括第IV族材料及III-V族材料其中另一者之額外EPI層；其中該額外EPI層及基板具有不同晶格常數。在一具體實例中，EPI層及額外EPI層距溝大體上為等距。
一具體實例包括下述設備，該設備包含：包括相對的第一側壁部分朝基板延伸之第一溝結構；包括橋接層側壁部分形成於該等第一側壁部分其中之一上的橋接 層；包括相對的第二側壁部分朝該基板延伸之第二溝結構；及包括EPI層側壁部分分別形成於該等第二側壁部分其中之一上的EPI層；其中該橋接層側壁部分係包括在第一電晶體通道中。在一具體實例中，EPI層側壁部分係包括在具有與第一電晶體通道相反極性之第二電晶體通道中。在一具體實例中，EPI層側壁部分係包括在第二電晶體通道中，且橋接層具有與該EPI層相反極性。在一具體實例中，EPI層及橋接層具有不相等之晶格常數。在一具體實例中，第一及第二溝結構各耦合至矽凸片。在一具體實例中，橋接層包括形成於第一側壁部分其中之一上的額外橋接層側壁部分；EPI層包括形成於第二側壁部分其中之一上的額外EPI層側壁部分；且該等第一側壁部分品該第一溝結構為等距；及該等第二側壁部分距該第二溝結構為等距。
已基於舉例說明及描述目的呈現本發明具體實例之前述說明。不希望其為全面的或將本發明局限於所揭示之精確形式。該描述及後續之申請專利範圍包括僅用於描述目的之術語，諸如左、右、頂部、底部、上方、下方、上、下、第一、第二等，且不應將彼等視為限制。例如，指定相對垂直位置之術語係指基板或積體電路之裝置側(或作用表面為該基板之「頂」表面)的狀態；該基板實際上可為任何定向，因此基板之「頂」側可能低於標準參考地球框架中的「底」側，且仍在術語「頂部」的意思之內。除非特別陳述，否則本文(包括申請專利範圍)所使用 術語「在...上」不表示「在」第二層「上」之第一層直接在該第二層上且與其直接接觸；該第一層及在該第一層上的第二層之間可有第三層或其他結構。本文所述之裝置或物件的具體實例可以許多位置及定向製造、使用或運送。熟悉相關技術之人士可暸解可能在上述教示範圍內的許多修改及變化。熟悉本技術之人士將認可圖式中所顯示之各種不同組件的各種不同等效組合及取代物。因此，希望本發明範圍不受該詳細說明限制，而是由附錄之申請專利範圍限制。
104‧‧‧基板
107‧‧‧EPI層
110/111‧‧‧距離

Claims (22)

  1. 一種半導體設備，其包含包括凸片頂部及從該凸片頂部朝基板延伸之相對的凸片側壁部分之凸片結構；包括個別直接接觸該等相對的凸片側壁部分之相對的橋接層側壁部分之橋接層；及包含個別直接接觸該相對的橋接層側壁部分之相對的磊晶(EPI)側壁部分之EPI層；其中該橋接層與該凸片結構之間的晶格常數差小於該橋接層與該EPI層之間的晶格常數差，及其中與該凸片之長垂直軸正交之單一平面在第一區上與該凸片交叉，及在第二區上與該EPI側壁交叉，且該第二區大於該第一區。
  2. 如申請專利範圍第1項之設備，其中該EPI層包含包括第IV族材料及III-V族材料其中一者之EPI材料，該凸片結構包括含有矽之凸片結構材料，及該橋接層包括與該凸片結構材料及該EPI材料任一者不相等的橋接層材料。
  3. 如申請專利範圍第2項之設備，其中該EPI層係包括在電晶體之通道中，且耦合至該電晶體之源極及汲極。
  4. 如申請專利範圍第2項之設備，其中該EPI層係包括在電晶體之通道中，且耦合至該電晶體之源極及汲極，該源極及汲極二者均直接接觸該凸片結構。
  5. 如申請專利範圍第2項之設備，其中該凸片包括鄰 接該凸片頂部之應變集中。
  6. 如申請專利範圍第2項之設備，其中該EPI層沿著該EPI層與該橋接層之間的整個邊界無缺陷。
  7. 如申請專利範圍第1項之設備，其中該凸片與該基板為單塊，及該等EPI層側壁部分彼此為單塊。
  8. 如申請專利範圍第1項之設備，其包含：鄰接該凸片結構之包括第一晶格常數及從該凸片頂部延伸至基板之相對的額外凸片側壁部分之額外凸片結構；及包括該第一晶格常數及個別直接接觸該相對的額外凸片側壁部分之相對的額外橋接層側壁部分的額外橋接層；其中EPI層具有第一極性，該額外橋接層具有與該第一極性相反的第二極性，且該EPI層及該額外橋接層係包括在CMOS裝置中。
  9. 如申請專利範圍第1項之設備，其包含：鄰接該凸片結構之包括第一晶格常數及從該凸片頂部延伸至基板之相對的額外凸片側壁部分之額外凸片結構；包括該第一晶格常數及個別直接接觸該相對的額外凸片側壁部分之相對的額外橋接層側壁部分的額外橋接層；及包括第二晶格常數及個別直接接觸該相對的額外橋接層側壁部分之相對的額外EPI側壁部分之額外EPI層；其中EPI層具有第一極性，該額外EPI層具有與該第一極性相反的第二極性，且該EPI層及該額外EPI層係包 括在CMOS裝置中。
  10. 如申請專利範圍第1項之設備，其中該等橋接側壁層距該凸片結構為等距。
  11. 一種半導體設備，其包含包括第一溝及鄰近該第一溝之第二溝的層間介電質；至少一個包括沿著該第一溝之側壁形成之第一層的半導體通道，該第一層包括III-V族材料層及第IV族材料層其中一者；及至少一個包括沿著該第二溝之側壁形成之第二層的半導體通道，該第二層包括III-V族材料層及第IV族材料層其中一者；及其中二者通道均用於CMOS電晶體裝置，且該第一及第二層為磊晶(EPI)。
  12. 如申請專利範圍第11項之設備，其中該第一層具有與第二層相反的極性。
  13. 如申請專利範圍第12項之設備，其包含：其上形成有該層間介電質之基板；其中該第一層具有第一晶格常數，該第二層具有第二晶格常數，而該基板具有與該第一及第二晶格常數中之至少一者不同的第三晶格常數。
  14. 如申請專利範圍第11項之設備，其中該第一及第二溝係在凸片上且直接於其上形成。
  15. 如申請專利範圍第11項之設備，其包含：沿著該第一溝之其他側壁形成的第三層，該第三層包 括III-V族材料層及第IV族材料層其中一者；沿著該第二溝之其他側壁形成的第四層，該第四層包括III-V族材料層及第IV族材料層其中一者；其中該第一及第三層距該第一溝大體上為等距，而該第二及第四層距該第二溝大體上為等距。
  16. 如申請專利範圍第11項之設備，其中：該第一層包括III-V族材料層；及該第二層包括第IV族材料層。
  17. 一種半導體設備，其包含包括第一晶格常數及凸片頂部以及從該凸片頂部朝基板延伸之相對的凸片側壁部分之凸片結構；包括與第一晶格常數不同之第二晶格常數的磊晶(EPI)層，其包含個別直接接觸該等相對的凸片側壁部分之相對的EPI側壁部分；其中(a)該EPI層包含第IV族及III-V族材料中之一者，(b)該凸片結構包括矽，(c)該EPI層係包括在電晶體之通道中，(d)其中該凸片包括鄰接該凸片頂部之應變集中，及(e)該EPI層沿著該EPI層與該凸片結構之間的整個邊界無缺陷。
  18. 一種半導體設備，其包含在基板上且包括在額外溝及凸片其中之一上且直接於其上形成的層間介電質；及沿該溝之側壁所形成的包括第IV族材料及III-V族材料其中一者之磊晶(EPI)層； 其中該EPI層及該基板具有不同晶格常數。
  19. 如申請專利範圍第18項之設備，其中該EPI層包含III-V族材料。
  20. 如申請專利範圍第18項之設備，其中該溝係在該凸片上且直接於其上形成。
  21. 如申請專利範圍第18項之設備，其中該EPI層係完全包括在該溝的側壁與該額外溝及該凸片其中之一的側壁之間。
  22. 如申請專利範圍第18項之設備，其包含沿該溝之額外側壁所形成的包括第IV族材料及III-V族材料其中另一者之額外EPI層；其中該額外EPI層及該基板具有不同晶格常數，且該EPI層及該額外EPI層距該溝大體上為等距。
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