KR101566224B1 - Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법 - Google Patents

Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 절연막을 형성하는 단계; (c) 상기 절연막을 패터닝하여, 트렌치 구조를 형성하는 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계; (e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.

Description

Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE USING Ge AND III-V GROUP COMPOUND SEMICONDUCTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 Ge(germanium) 및/또는 III-V족 화합물반도체를 이용한 반도체 소자 및 그 제조 방법에 관한 것이다.
최근의 반도체 산업은 무어의 법칙에 따라 마이크로칩에 저장할 수 있는 데이터의 양이 18개월마다 2배씩 증가하고 있으며, 이 방대한 데이터를 빠른 시간 내에 처리할 수 있도록 소자들의 속도 또한 비약적으로 증가하고 있다. 이러한 기술 발전에 부응하기 위해 많은 연구자들이 CMOS(Complementary Metal Oxide Semiconductor)의 고집적화, 고속동작화을 위한 새로운 물질 및 구조 개발에 노력하고 있다(예컨대, 공개 번호 제10-2003-26235호).
최근, 기존의 Si을 대체해 이동도(mobility)가 빠른 Ge이나 III-V족 화합물반도체를 이용하여 고속, 고전류 CMOS를 제작하려는 연구가 활발히 진행되고 있다. 그러나, Ge이나 III-V족 화합물반도체의 단결정 기판 가격은 Si와 비교하여 높기 때문에, 이를 이용한 소작 제작은 경제적인 측면에서 불리하다.
더욱이, Ge과 III-V족 화합물반도체를 이용해 CMOS 소자를 제작하기 위해서는 기존의 Si을 중심으로 개발되어 온 반도체 공정과 호환 가능(compatible)해야 한다는 필수적인 전제 조건을 충족시킬 필요가 있다.
최근에 보고된 연구들에 의하면 Si 기판 위에 Ge을 에피택셜하게 성장시켜 활성 채널층(active channel layer)으로 사용하는 nMOS와 III-V족 화합물반도체를 에피택셜하게 성장시켜 활성 채널층으로 하는 pMOS를 동시에 구현하는 CMOS 공정들이 보고되고 있다. 이는 Si 기판을 사용함으로써 로직(logic), 고주파 소자, 입출력 회로(input/output circuitry) 등의 기능을 가지는 블락(block)들을 동일한 플랫폼(platform)에 구현할 수 있게 해준다. 그러나, 이 방법에 따르면, Si과 그 위에 증착되는 물질 간의 격자 상수 차이로 인하여, 계면에 결함이 발생하고 소자가 열화되는 문제점이 발생한다.
최근에, 이를 극복하기 위해 Si 기판 위에 절연막을 패터닝하여 Si 기판이 노출된 영역에만 Ge이나 III-V 화합물 반도체를 성장하는 방법이 소개되고 있다(예컨대, T.A. Langdo et al., Appl. Phys. Lett. 76, 3700 (2000)). 이 방법은 도 1에 도시한 바와 같이, 산화막(SiO2) 트렌치(trench) 하부에 Ge 혹은 III-V 화합물 반도체 층을 Si 기판 위에 선택적 에피택셜하게 성장시켜 Si과 Ge 혹은 III-V 화합물반도체의 격자 상수 차이에 의해 발생하는 결함들의 영향을 최소화할 수 있도록 어느 임계 두께 이상으로 성장시킨다. 특히, 격자 상수 차이에 의해 Si과 Ge 혹은 III-V 화합물반도체 계면에서 발생하는 실 전위(thread dislocations)가 특정한 각도(45°)를 가지고 성장하는 쪽으로 전파하여 어느 임계 두께에서는 측벽에 고립(trapping)될 수 있도록 트렌치 내에 Ge 혹은 III-V 화합물반도체를 성장시킨다.
상기 구조를 이용하면 상기한 임계 두께 이상의 영역에서 결함이 없는 영역이 존재하게 되고, 이를 소자 제작을 위한 활성층으로 사용하게 된다. 이때, 계면에서 생성된 결함들에 의해 상부층의 격자 상수는 물질 고유의 격자 상수에 근접한 값을 가지게 된다. 이러한 방법을 이용하여, 경제적으로 저렴한 Si 기판을 이용하면서, 고속 이동도를 가진 Ge 혹은 III-V 화합물 반도체 소자를 구현할 수 있게 된다.
그러나, 상기 방법을 이용하는 경우에도 도 2에 나타낸 바와 같이, Ge과 Ge이 만나는 부분(예컨대, 도 1의 원 참조)에는 결정학적 결함(예컨대, stacking fault, dislocation, micro twin 등)이 생성되는 문제점이 필연적으로 발생한다. 이는 트렌치 내부에 있는 Ge 막들의 격자 상수 차이에 의한 것으로, Ge 막들 사이의 미세한 misorientation 역시 결함을 발생시킬 수 있다. 이러한 결함들은 이후 소자 제작시 활성층 영역에 존재하게 되어 소자를 열화시키게 된다.
본 발명은 상기한 종래 기술에서 나타나는 문제점을 해결하기 위한 것으로서, 결정학적 결함의 발생을 방지할 수 있는 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자(예컨대, CMOS 소자) 및 그 제조방법을 제공하는 것이다
본 발명의 다른 목적은 발생되는 결함을 특정 영역에 고립시켜 결함 생성 및 고립 효과를 극대화할 수 있는 Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따라서, (a) 기판을 제공하는 단계; (b) 상기 기판 상에 절연막을 형성하는 단계; (c) 상기 절연막을 패터닝하여, 트렌치 구조를 형성하는 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 트렌치 구조를 형성하는 단계; (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계; (e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법이 제공된다.
한 가지 실시예에 있어서, 상기 기판 상에 산화막을 형성한 후 상기 연마 공정에 대한 스토퍼 역할을 하는 스토퍼 막을 형성하는 단계를 더 포함할 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁을 수 있다.
한 가지 실시예에 있어서, 상기 이중 폭의 트렌치 구조는 포토레지스트 및 드라이 엣칭 공정을 이용하여 형성될 수 있다.
한 가지 실시예에 있어서, 상기 포토레지스트 및 드라이 엣칭 공정은 상기 절연막을 포토레지스트 및 드라이 엣칭을 이용하여 상기 제1 폭의 제1 트렌치 영역을 형성하는 단계, 전면에 걸쳐 포토레지스트를 형성하는 단계, 상기 제1 트렌치 영역 상에 상기 제1 폭보다 더 넓은 제2 폭의 패턴을 형성하는 단계, 드라이 엣칭을 이용하여 상기 포토레지스트는 유지하면서 상기 절연막을 엣칭하는 단계, 상기 남아 있는 포토레지스트를 제거하여, 제1 폭의 제1 트렌치 영역과 제2 폭의 제2 트렌치 영역을 포함하는 상기 트렌치 구조를 형성하는 단계를 포함할 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 층은 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 절연막을 패터닝하여, 상기 트렌치 구조를 형성할 수 있다.
한 가지 실시예에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge 층을 형성하고, 그 위에 III-V족 화합물 반도체 층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족화합물 반도체를 형성할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체층을 형성할 수 있다.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다.
한 가지 실시예에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.
한 가지 실시예에 있어서, 상기 (e) 단계에서 화학기계적 연마(CMP) 공정을 수행할 수 있다.
본 발명의 다른 양태에 따라서, 기판과; 상기 기판 상에 형성된 산화막으로서, 상기 산화막은, 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역을 포함하며 제1 트렌치 영역과 제2 트렌치 영역은 그 폭인 다른 트렌치 구조를 갖는 것인, 상기 산화막과; 상기 트렌치 구조 내에 형성되고, Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층으로서, 상기 제2 트렌치 영역 내의 Ge 및 III-V족 화합물 반도체 중 적어도 하나에는 제1 트렌치 영역의 것과 비교하여 결함이 적거나 없는 것인, 상기 활성 채널층과; 상기 활성 채널층 상에 형성되는 게이트 유전막과; 상기 게이트 유전막 상에 형성된 금속 게이트를 포함하고, 서로 인접하는 상기 활성 채널층은 상기 트렌치 구조에 의해 전기적으로 고립되어 있는 것인 반도체 소자가 제공된다.
한 가지 실시예에 있어서, 상기 기판으로서 Si 기판을 이용할 수 있다.
한 가지 실시예에 있어서, 상기 산화막 상에 스토퍼 막을 더 포함할 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁을 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체층 중 적어도 하나의 높이와 폭의 비가 2 이상이 되도록 형성될 수 있다.
한 가지 실시예에 있어서, 상기 트렌치 구조 내에서 상기 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체 층을 포함할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 이용할 수 있다.
한 가지 실시예에 있어서, 상기 Ge 층 위에 상기 III-V족 화합물 반도체층은 복수의 층으로 구성될 수 있다.
한 가지 실시예에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 이용할 수 있다. 이 경우, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성될 수 있다.
본 발명에 따르면, 트렌치 구조를 폭이 다른 두 영역으로 구분하여 형성하고, 제1 트렌치 영역에 결함을 집중시켜 고립시키고, 제2 트렌치 영역에 결함이 없는 활성층 영역을 형성하여 소자를 해당 영역에 형성함으로써, 소자의 열화를 방지할 수 있다.
도 1은 종래의 Ge, III-V족 화합물반도체를 이용하여 실 전위를 감소시킬 수 있도록 제안된 구조의 단면도이다.
도 2는 도 1의 구조에서 산화막 상부에 결정학적 결함이 발생한 것을 보여주는 현미경 사진이다.
도 3 내지 도 7은 본 발명의 한 가지 실시예에 따라 CMOS 소자를 제조하는 과정을 보여주는 도면이고, 특히 도 4는 본 발명에 따라 이중 폭 구조의 트렌치 구조를 형성하는 프로세스를 보여주는 도면이다.
이하에서는, 첨부 도면을 참조하여, 본 발명의 실시예를 구체적으로 설명한다. 이하의 설명에 있어서, 당업계에 이미 널리 알려진 구성(예컨대, 박막 형성, 식가, 패터닝, 연마 공정 등)에 대한 상세한 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명에서 제시하는 반도체 소자의 구조 및 그 제조 방법의 특징적 구성을 쉽게 이해할 수 있을 것이다.
본 발명은 종래 기술과 관련하여 설명한 문제점을 극복하기 위해, 한정된 영역에만 결함이 없는 Ge 및/또는 III-V 화합물반도체를 성장시킨 후, 이를 소자의 활성층 영역으로 활용하는 방법 및 구조를 제공한다. 이하에서 상세히 설명하는 바와 같이, 본 발명에서 제시하는 기술을 통해, Ge 또는 III-V 화합물반도체 단결정 기판을 사용하는 것과 비교하여, Si 기판 위에 결함이 적은 Ge 및/또는 III-V 화합물반도체를 선택적으로 에피택셜하게 성장시키고 이동도가 빠른 트랜지스터를 제조하여, 높은 가격 경쟁력을 갖도록 할 수 있다.
즉, 본 발명에 따르면, 이중 폭 구조의 트렌치가 제시되는데, 상기 트렌치는 폭이 작아(제1 폭) Ge 및/또는 III-V 화합물반도체의 결함을 고립시킬 수 있는 제1 트렌치 영역과 상기 제1 폭보다 넓게 되어 있고 소자 제작을 위한 제2 폭의 제2 트렌치 영역으로 나뉘어진다. 또한, 선택적으로 에피택셜하게 성장된 Ge 및/또는 III-V 화합물반도체 영역을 평탄화하기 위해 필요한 화학기계적 연마(CMP) 작업을 용이하게 하기 위해, 스토퍼 층이 제공될 수 있다.
이하, 도면을 참조하여, 본 발명이 제시하는 CMOS 소자 제조 과정을 상세히 설명한다.
먼저, 도 3에 도시한 바와 같이, Si 기판(10)을 준비한다. 본 발명의 한 가지 실시예에서는 CMOS 구조를 형성하기 위한 기판으로서 Si 기판을 이용하지만, 본 발명은 이에 제한되지 않는다는 것에 유의하여야 한다. 그러나, Si 기판이 경제적인 관점에서 가장 이점이 있고 또 기존의 반도체 공정이 Si에 기반하고 있기 때문에, 본 발명의 실시예 역시 Si 기판을 이용한다.
이어서, Si 기판(10)에 산화막(SiO2)(20)을 형성하는 데, 이는 절연막 역할을 한다. 산화막 외에도 질화막을 형성할 수도 있으나, 본 실시예에서는 통상의 반도체 공정에서 흔히 사용되는 산화막을 형성한다. 산화막을 형성한 후, 폭이 다른 두 영역을 갖는 트렌치 구조(DT)를 식각하여 패터닝한다. 즉 하부의 제1 폭(W1)의 제1 트렌치 영역과 상부의 제2 폭(W2)의 제2 트렌치 영역을 포함하는 트렌치 구조가 형성되도록 산화막(20)을 패터닝한다. 이때, 제1 트렌치 영역이 제2 트렌치 영역보다 좁도록 트렌치 구조를 패터닝한다. 이하, 도 4를 참조하여, 이중 폭 구조의 트렌치 구조를 패터닝하는 방법을 설명한다.
먼저, 상기한 바와 같이, Si 기판(10) 위에 절연막(산화막)(20)을 형성하고, 포토레지스트/드라이 엣칭 공정을 통해, 제1 폭(W1)의 제1 트렌치 영역(T1)을 형성한다(A). 이어서, 다시 포토레지스트를 형성한 후(B), 제1 트렌치 영역(T1)보다 더 큰 제2 폭(W2)의 패턴(추후, 제2 트렌치 영역이 된다)을 형성한다(C). 이 형성된 패턴 크기를 기본으로, 드라이 엣칭 공정을 다시 수행하면, 포토레지스트는 유지된 채, 절연막이 엣칭된다(D). 이후, 남은 포토레지스트를 제거하면, 제1 폭의 제1 트렌치 영역(T1)과 제2 폭(W2)의 제2 트렌치 영역(T2)으로 구성되는 이중 폭 구조의 트렌치 구조가 형성된다(E).
한편, 상기 패터닝시 예컨대, 반응성 이온 에칭이나 플라즈마 에칭법을 통해 트렌치 구조를 형성할 수 있는데, 이때 Si 기판(10)까지 식각한다. 즉 트렌치 내부에서 성장시키는 Ge 층은 Si 층이 노출되어야만 증착할 수 있다. 만약, 트렌치 구조 형성시 Si 기판이 노출되지 않은 상태로 식각이 멈춘다면, 후속되는 Ge 증착시 증착이 이루어지지 않게 된다. 즉 SEG(Selective Epitaxial Growth) 공정을 이용하면, Si 기판 상에서는 Ge 증착이 잘 되지만, 트렌치 측벽은 Ge 증착이 잘 이루어지지 않는다. 따라서, 트렌치 구조 형성시 Si 기판을 노출시키는 것이 바람직하다. 이는 III-V족 화합물 반도체를 Si 기판 상에 형성하는 경우에도 마찬가지이다.
한편, 바람직한 실시예에 따르면, 산화막(20)을 형성한 후 CMP 스토퍼 막(30)을 형성한 다음에, 상기와 같은 패터닝을 수행한다. CMP 스토퍼 막(30)으로서 질화막(Si3N4)을 형성할 수 있다. 이러한 CMP 스토퍼 막은 수행되는 평탄화공정시 연마 공정을 멈추게 하는 역할을 수행한다.
도 3에 도시한 바와 같이, 제1 트렌치 영역의 폭(W1)은 Si과 성장하고자 하는 물질 사이의 격자 상수 차이를 고려하여 선정할 수 있으며, 제1 트렌치 영역의 높이는 폭의 2배 이상으로 하여, 실 전위가 제1 트렌치 영역의 하부에 고립될 수 있도록 한다. Ge을 이용하는 경우, 하부 영역의 폭을 30 nm 이하로 선택하는 것이 결함 생성 억제 및 고립 향상을 위해 바람직하다.
한편, 상기한 바와 같이, 상기 제1 트랜치 영역 위의 제2 트렌치 영역은 제1 트렌치 영역보다 폭이 더 크도록 형성하는 것이 바람직하다. 즉, 트렌치 구조 내에 형성되는 Ge 및/또는 III-V 화합물 반도체와 기판은 격자 상수 차이가 달라서, 필연적으로 실 전위와 같은 결함이 발생하고, 이는 특정의 각도(45°)로 전파되어 간다. 따라서, 폭이 가능한 좁아야 실 전위를 측벽에 트래핑하기 용이하므로, 제1 트렌치 영역을 제2 트렌치 영역보다 좁게 형성하는 것이 바람직하다. 또한, 본 발명에서, 제2 트렌치 영역에 추후 소자가 형성되는데, 이를 고려하여 가능한 한 소자의 형성 범위를 크게 확보하기 위하여, 제2 트렌치 영역은 제1 트렌치 영역보다 폭이 넓도록 형성하는 것이 바람직하다. 이와 같이, 제2 트렌치 영역은 후속 공정에서 소자를 형성하는 영역이 되는데, 소자의 크기 등을 고려하여 그 폭을 선정할 수 있고, 이때, 제1 트렌치 영역과 달리 높이는 특별히 제한되지 않는다. 한 가지 실시예에서, 제2 트렌치 영역의 폭은 소자의 형성과 경제성을 고려하여 50~100 nm가되도록 형성한다.
이어서, 도 5에 도시한 바와 같이, 제1 트렌치 영역 내에 선택적 에피택셜 성장법에 의해 Ge 및/또는 III-V 화합물반도체를 증착한다. Ge 및/또는 III-V 화합물반도체를 증착하게 되면, Si 기판과의 격자상수 차이로 인하여, 실 전위가 발생하지만, 도시한 바와 같이, 이들 결함은 제1 트렌치 영역의 하부에 고립된다. 이후, Ge 및/또는 III-V 화합물반도체를 계속하여 성장시키면, 제2 트렌치 영역에서도 측면 성장에 의해 도 6에 도시한 것과 같이 Ge 및/또는 III-V 화합물반도체가 성장된다. 도 5 및 도 6에 도시한 증착 및 성장에 따르면, 측면에서 다른 격자 상수를 가지며 성장된 막과 구조적으로 고립시켜, 종래 기술과 관련하여 설명한 Ge 결합에 의한 결함 생성이 억제된다(도 1에 도시한 종래 기술의 경우, Ge의 고립 없이 성장하게 되는데, 이 경우 계속 성장을 하면, 인접하는 트렌치에서 성장하여 올라오는 Ge과 닿게 되고, 이때 두 Ge의 격자상수가 다르면, 겸함이 발생한다). 또한, 트렌치 영역에서 형성된 Ge 층은 측면의 Ge과 전기적으로 고립되어, Si 기판을 이용해 소자 제작시 필요한 STI(Shallow Trench Isolation) 공정이 필요 없게 된다.
한편, Ge 층의 성장은 저메인(GeH4) 가스 등을 이용할 수 있고, Si 기판이 노출된 부분에서만 선택적으로 성장하게끔 염화 수소(HCl), 염소(Cl2)와 같은 식각 가스를 동시에 주입하거나 증착과 식각 공정을 반복적으로 진행할 수 있다. 이때 상기한 바와 같이, Ge은 트렌치 하부인 Si 기판과의 계면에서 발생하는 실 전위 등이 측벽에 고립될 수 있도록 임계 두께 이상의 두께를 가지는 것을 특징으로 한다. 예컨대, 제1 트렌치 영역 내에서 Ge층의 높이와 폭의 비는 2 이상인 것이 바람직하다. 또한, Ge 대신에 InP과 InGaAs 등의 III-V족 화합물반도체만으로 트렌치 구조 내에 형성하는 경우도 마찬가지이다.
또한, 실시예에 따라서는 Ge과 III-V 화합물반도체를 적층하여 트렌치 구조에 이종접합구조를 형성할 수도 있다. 즉 사용하고자 하는 소자의 특성에 맞게 Ge 또는 III-V 화합물반도체 단일층을 형성하거나 이들을 적층하여 복합 구조를 형성할 수 있다. 예컨대, Si 기판이 노출된 트렌치 구조 내에 Ge 층과 InP과 InGaAs의 III-V족 화합물반도체를 순차적으로 형성할 수도 있다. 즉, 여러 전기적 특성의 개선을 위해 Ge 층 위에 이동도가 빠른 InP과 InGaAs 등의 III-V족 화합물반도체를 추가로 증착할 수도 있다. 또한, 상기한 바와 같이, Ge 대신에 InP과 InGaAs 등의 III-V족 화합물반도체를 트렌치 구조 내의 노출된 Si 기판(10) 상에 바로 형성할 수도 있다. 그러나, Ge과 비교하여(약 4%) InP과 InGaAs 등의 III-V족 화합물반도체는 Si 기판과의 격자 상수 차이(약 8%)가 너무 크므로, Ge 층을 그 사이에 형성하여, 격자 상수가 점차적으로 변화하도록 하는 것이 바람직하다. 따라서, Ge 층과 InP과 InGaAs의 III-V족 화합물반도체를 순차적으로 형성하는 경우, Ge 층은 격자 상수와 관련하여 일종의 버퍼층 역할을 하게 된다.
한편, 상기와 같이 이종접합구조(Ge 층 및 III-V 화합물반도체)를 형성하는 경우, 밴드갭 에너지 관점에서 그 재료를 선택하여 증착하는 것이 바람직하다. 즉 Ge 층으로의 전류 흐름을 억제하여, 누설 전류를 억제할 수 있도록 이종접합 구조의 재료를 선택한다. 구체적으로, 이종접합구조에서는, Ge 층은 그 역할 중 대부분이 버퍼 역할을 하게 되고, InGaAs 층이 주로 채널 역할을 한다. 이때, Ge 은 밴드갭 에너지가 0.66 eV이고, InGaAs가 약 0.74 eV이다. 따라서, InGaAs로부터 Ge 층으로 전류가 흐를 수 있다(누설 전류). 그러나, InGaAs와 Ge 사이에 InGaAs보다 밴드갭 에너지가 높은 III-V족 화합물(예컨대, InP(1.27 ev), GaAs(1.43 eV))을 형성하면, InGaAs 층에서 이동하는 전자나 홀은 InP, GaAs의 에너지 장벽으로 인하여 하부쪽으로, 즉 Ge 쪽으로 이동하기가 힘들어, 누설 전류를 감소시킬 수 있다.
또한, 이종접합구조에서 Ge 층을 맨 하부에 형성하는 경우, 상기와 같이 두 층 이상의 III-V족 화합물 반도체를 구성하는 대신에, InAs(약 0.35 eV)와 같이 Ge보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체를 이용하는 경우 그 화합물 반도체를 복층이 아닌 단층으로 구성하여도, 누설 전류 억제 효과를 달성할 수 있다.
상기와 같이 트렌치 구조 내에 Ge 및/또는 III-V 화합물반도체를 증착/성장시킨 다음에, 소자 제작을 위해, 도 7에 도시한 것과 같이 CMP 공정을 진행하여, Ge 및/또는 III-V 화합물반도체 박막을 평탄화한다. 이때, CMP 스토퍼 막(30)이 형성되어 있어, CMP 스토퍼 막(30)에서 연마가 자연스럽게 멈추게 된다.
이어서, 공지의 반도체 공정을 이용하여, 게이트 유전막, 금속 게이트 등을 형성하고 소오스와 드레인 영역에 오믹 접촉을 하고, 외부 회로와 금속 배선으로 상호접속하여 CMOS 소자를 완성한다.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 예컨대, 상기 실시예에서는 제1 트렌치 영역이 제2 트렌치 영역보다 좁은 것으로 설명하였으나, 본 발명은 이에 제한되지 않으며, 제1 트렌치 영역이 더 넓게 형성되어도 좋다. 즉, 본 발명에 있어서, 트렌치 구조를 폭이 다른 두 영역으로 형성하면 된다. 다만, 상기한 바와같이, 실 전위의 고립 효과, 소자 형성 등을 고려하였을 때, 제1 트렌치 영역을 좁게 형성하는 것이 더 바람직하다. 따라서, 본 발명은 후술하는 특허청구범위 내에서 상기 실시예를 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.
10: Si 기판
20: 산화막
30: 질화막(스토퍼 막)
T1: 제1 트렌치 영역
T2: 제2 트렌치 영역
DT: 이중 폭의 트렌치 구조

Claims (26)

  1. (a) 기판을 제공하는 단계;
    (b) 상기 기판 상에 절연막을 형성하는 단계
    (c) 상기 절연막을 패터닝하여 트렌치 구조를 형성하는 패터닝 수행 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 패터닝 수행 단계와;
    (d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계;
    (e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 청구항 1에 있어서, 상기 기판 상에 상기 절연막을 형성한 후 상기 패터닝 수행 단계 전에, 상기 연마 공정에 대한 스토퍼 역할을 하는 스토퍼 막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 청구항 1에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁게 형성되어, 상기 트렌치 구조는 이중 폭의 트렌치 구조를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 청구항 3에 있어서, 상기 이중 폭의 트렌치 구조는 상기 패터닝 수행 단계에서 포토레지스트 및 드라이 엣칭 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 청구항 4에 있어서, 상기 이중 폭의 트렌치 구조를 형성하기 위하여 상기 패터닝 수행 단계에서 실시되는 상기 포토레지스트 및 드라이 엣칭 공정은 상기 절연막을 포토레지스트 및 드라이 엣칭을 이용하여 제1 폭의 상기 제1 트렌치 영역을 형성하는 단계, 전면에 걸쳐 포토레지스트를 형성하는 단계, 상기 제1 트렌치 영역 상에 상기 제1 폭보다 더 넓은 제2 폭의 패턴을 형성하는 단계, 드라이 엣칭을 이용하여 상기 포토레지스트는 유지하면서 상기 절연막을 엣칭하는 단계, 상기 유지되어 있는 포토레지스트를 제거하여, 제1 폭의 제1 트렌치 영역과 제2 폭의 제2 트렌치 영역을 포함하는 상기 이중 폭의 트렌치 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 청구항 3에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 청구항 3에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층은 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 청구항 1에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 절연막을 패터닝하여, 상기 트렌치 구조를 형성하는 것인 반도체 소자 제조 방법.
  9. 청구항 8에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge의 활성 채널층을 형성하고, 그 위에 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 청구항 9에 있어서, 상기 Ge의 활성 채널층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 청구항 9에 있어서, 상기 Ge의 활성 채널층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 청구항 9에 있어서, 상기 Ge의 활성 채널층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 청구항 12에 있어서, 상기 III-V족 화합물 반도체의 활성 채널층은 밴드갭 에너지가 서로 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge의 활성 채널층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 청구항 13에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge의 활성 채널층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서, 상기 (e) 단계에서 화학기계적 연마(CMP) 공정을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 기판과;
    상기 기판 상에 형성된 산화막으로서, 상기 산화막은, 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역을 포함하며 제1 트렌치 영역과 제2 트렌치 영역은 그 폭이 서로 다른 트렌치 구조를 갖는 것인, 상기 산화막과;
    상기 트렌치 구조 내에 형성되고, Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층으로서, 상기 제2 트렌치 영역 내의 Ge 및 III-V족 화합물 반도체 중 적어도 하나에는 제1 트렌치 영역의 것과 비교하여 결함이 적거나 없는 것인, 상기 활성 채널층과;
    상기 활성 채널층 상에 형성되는 게이트 유전막과;
    상기 게이트 유전막 상에 형성된 금속 게이트
    를 포함하고, 서로 인접하는 상기 활성 채널층은 상기 트렌치 구조에 의해 전기적으로 고립되어 있는 것인 반도체 소자.
  17. 청구항 16에 있어서, 상기 기판으로서 Si 기판을 이용하는 것을 특징으로 하는 반도체 소자.
  18. 청구항 16에 있어서, 상기 산화막 상에 스토퍼 막을 더 포함하는 반도체 소자.
  19. 청구항 16에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁은 것을 특징으로 하는 반도체 소자.
  20. 청구항 19에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자.
  21. 청구항 19에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층은 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자.
  22. 청구항 17에 있어서, 상기 트렌치 구조 내에 상기 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체층을 포함하는 것을 특징으로 하는 반도체 소자.
  23. 청구항 22에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체층의 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 특징으로 하는 반도체 소자.
  24. 청구항 22에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체층은 복수의 층으로 구성되는 것을 특징으로 하는 반도체 소자.
  25. 청구항 24에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 서로 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자.
  26. 청구항 25에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자.


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