TWI642106B - 絕緣體上半導體元件的製造方法 - Google Patents

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Abstract

本發明揭示一種用於製造絕緣體上半導體元件之方法。該方法包括：提供一預圖案化施體晶圓；提供一處理晶圓；及藉由使該第一氧化層接觸該處理晶圓而使該預圖案化施體晶圓接合至該處理晶圓。提供一預圖案化施體晶圓包括：提供包括一第一半導體材料之一施體基板；於該施體基板中形成淺溝渠隔離(STI)區域；於該等STI區域之間之該施體基板中形成鰭片，該等鰭片包括一III-V族或IV族半導體材料(不同於該第一半導體材料)，該等鰭片自該施體基板延伸於該等STI區域之間；提供上覆於該等STI區域及該等鰭片之一第一氧化層。在將該施體晶圓接合至該處理晶圓之後，該預圖案化施體晶圓之該第一半導體材料之至少部分經移除，且該等STI區域及該等鰭片經薄化，藉此形成包括III-V族或IV族半導體材料之通道區域。

Description

絕緣體上半導體元件的製造方法
本發明係關於用於製造絕緣體上半導體元件之方法。更特定言之，其係關於一種用於製造具有包括一III-V族或一IV族材料之一通道區域之絕緣體上半導體元件之方法。
本發明亦係關於一種適用於製造此等絕緣體上半導體元件之絕緣體上半導體晶圓。
本發明亦係關於一種用於製造一絕緣體上半導體晶圓及相關絕緣體上半導體元件之施體晶圓。
半導體工業正在考慮除了矽(Si)以外之材料以保證經改良之效能且掌握下一技術節點之節奏。替換Si作為主動通道材料之可行候選者係鍺(Ge)及III-V材料。為具競爭性，III-V材料應與Si單片整合以受益於現有Si基半導體處理。使用Si作為一基板亦將實現使若干功能方塊(諸如，例如，邏輯、高頻率及I/O電路)整合於相同平臺上。
然而，歸因於各種各樣的結晶缺陷(如例如，晶格失配、反相邊界、失配應力鬆弛、穿過位錯、堆疊故障，等等)，III-V在一Si平臺上之整合具挑戰性。
絕緣體上III-V(III-V-OI)技術亦顯現為用於1x nm及其後技術節點之先進CMOS應用的一有前途技術。
可(例如)使用如由Takagi等人在ECS Transactions,33(4)p.359-370(2010)中之文章「III-V-on-Insulator MOSFETs on Si substrates fabricated by direct wafer bonding」中所揭示之方法完成此等III-V-OI結構之形成。一第一方法涉及III-V材料在Si基板上之直接生長。此方法具有以下缺點：使用厚緩衝層(約1微米及以上)以保持III-V層之晶體品質盡可能高及該介面處之缺陷位準盡可能低。而且，使用厚緩衝層(通常亦係指應變鬆弛緩衝(SRB)層)係非常昂貴的。一第二方法已知為直接晶圓接合(DWB)。藉此，一InGaAs層形成於一2吋InP施體晶圓上。接著，一埋藏氧化物(BOX)SiO2層沈積於該InGaAs/InP上。接著，該SiO2/InGaAs/InP晶圓在空中接合至一Si處理晶圓。此後，該InP施體晶圓經移除，導致Si基板晶圓上之一III-V-OI，其可進一步處理。此方法具有以下缺點：使用2吋III-V施體晶圓對1x nm及其後技術節點而言並非一可行解決方案。而且，2吋III-V施體晶圓係昂貴的。
本發明之一目的係提供一種用於製造絕緣體上半導體元件之方法。
本發明之一目的係提供一種絕緣體上半導體晶圓及一種用於製造此一絕緣體上半導體晶圓之方法。來自本發明之該絕緣體上半導體晶圓可用於製造絕緣體上半導體元件。
本發明之一目的係提供一種用於製造一絕緣體上半導體晶圓且更明確言之用於製造絕緣體上半導體元件之施體晶圓。
根據有關展示獨立技術方案之技術特性之一方法之揭示而達成此目的。
根據本發明之一第一態樣，揭示一種用於製造絕緣體上半導體元件之方法。該方法包括提供一預圖案化施體晶圓，其較佳地包括以下步驟：提供包括一第一半導體材料之一施體基板；於該施體基板中 形成淺溝渠隔離(STI)區域；於該施體基板中於該等STI區域之間形成鰭片(亦被稱為鰭片結構)，該等鰭片包括一III-V族或一IV族半導體材料(兩者不同於該第一半導體材料)，該等鰭片自該施體基板延伸，其等藉由該等STI區域分離且位於該等STI區域之間。因此，該預圖案化施體晶圓較佳地包括一施體基板、提供於該施體基板上之STI區域或結構及該等STI區域之間之鰭片，該等鰭片包括一III-V族或一IV族半導體材料(兩者不同於該第一半導體材料)，該等鰭片自該施體基板延伸，其等藉由該等STI區域分離且在該等STI區域之間。該方法進一步包括：提供上覆於該等STI區域及該等鰭片之一第一氧化層；提供一處理晶圓；藉由使該氧化層接觸該處理晶圓而使該預圖案化施體晶圓(之前側)接合至該處理晶圓；移除(例如，包括薄化(例如，平行薄化)及/或蝕刻)該預圖案化施體晶圓(自其背側)之該第一半導體材料之至少部分，且此後，較佳地薄化該等STI區域及該等鰭片，藉此形成包括該III-V族或IV族半導體材料之通道區域。
根據該第一態樣之實施例，藉由由該III-V族或IV族半導體材料替換該等STI區域之間之該施體基板之該第一半導體材料之至少部分而形成該等鰭片。因此，可部分(未達到該等STI結構之深度)或完全(達到該等STI結構之全深度)移除該等STI區域之間之該第一半導體材料。較佳地，藉由蝕刻完成移除該第一半導體材料。較佳地，藉由自該第一半導體材料開始之該等STI區域之間的磊晶生長而提供該III-V族或該IV族半導體材料。將該第一半導體材料替換成該III-V族或該IV族半導體材料之機構通常亦已知為縱橫比捕獲(ART)技術。該替換較佳地係該等STI結構之間之該等溝渠中之突出部之一重新生長。在此一重新生長製程期間，該縱橫比捕獲效應減小缺陷之形成。
根據該第一態樣之實施例，可在形成該等通道區域之後移除剩餘STI區域。
根據該第一態樣之實施例，提供一處理晶圓包括：提供包括一第二半導體材料之一處理基板；及於該處理基板上提供另一第二氧化層。接著，接合較佳地包括：使該第一氧化層接合至該第二氧化層。
該施體基板及該處理基板兩者較佳地包括矽(Si)，然技術熟練者可使用其他適當材料。
該施體基板較佳地係一毯覆Si晶圓，然技術熟練者可使用其他適當材料。
該處理基板較佳地選自一毯覆或圖案化Si晶圓、一毯覆或圖案化Ge晶圓、一毯覆或圖案化SOI晶圓、一毯覆或圖案化矽上鍺晶圓或一毯覆或圖案化GeOI晶圓。
根據該第一態樣之實施例，該施體晶圓及該處理晶圓具有至少300毫米之一晶圓大小。
該第一氧化層及該第二氧化層宜係選自一絕緣金屬氧化物(例如，Al2O3、HfO2)、一絕緣介電層(例如，SiO、SiN)或一絕緣寬能帶隙半導體(例如，AlN)。在較佳實施例中，該第一氧化層係一Al2O3層且該第二氧化層係一SiO2層。
根據該第一態樣之實施例，自該預圖案化施體晶圓之背側完成移除該預圖案化施體晶圓之該第一半導體材料之至少部分。
根據該第一態樣之實施例，移除該預圖案化施體晶圓之該施體基板可包括一第一(粗略或非選擇性的；例如，基於平面薄化技術)移除步驟，接著一第二(選擇性的；例如，基於選擇性蝕刻)移除步驟。該第一移除步驟可移除在該預圖案化施體晶圓之背側處之該等STI區域下方之該施體基板之該第一半導體材料(即，存留於該等STI結構上方之一位準處，未達到或影響該等STI結構)。該第二移除步驟移除該半導體基板之剩餘第一半導體材料，若存在，則包含該等STI區域之間之(即，該等鰭片之)至少一部分。
該移除步驟較佳地包括藉由一平面薄化技術之一薄化步驟。該移除步驟可進一步包括相對於該等STI結構及該III-V族或該IV族材料之選擇性之一蝕刻步驟以移除該施體基板(Si基板)之剩餘材料。
根據該第一態樣之實施例，藉由圖案化該施體基板而形成該等STI區域，藉此形成STI溝渠且於該等STI溝渠中提供一介電材料。可使用目前最佳沈積技術提供該介電材料。該介電材料較佳地包括氧化物(例如，SiO2)。
根據該第一態樣之實施例，該III-V族半導體材料係選自InP、InGaAs、InAs、GaAs或GaAsSb。該IV族半導體材料係自Ge或SiGe。
根據該第一態樣之替代實施例，可藉由氫釋放植入來完成移除該預圖案化施體晶圓之該施體基板，其涉及在接合步驟之前植入氫至該預圖案化施體晶圓中達一預定深度，且此後藉由(例如)應用一退火步驟(若技術熟練者已知，則此製程為「智能切割」類型之製程)於該氫植入之該預定深度處釋放該預圖案化施體晶圓之該施體基板。該退火步驟僅可於該施體基板經移除之階段處執行。該預定深度可在該等STI區域下方(即，存留於該等STI結構上方之一位準處，未達到或影響該等STI結構)或可在該等STI區域內(之一位準處)。
根據該第一態樣之實施例，藉由化學機械拋光(CMP)來同時完成薄化該等STI區域及該等鰭片。
根據實施例，該等鰭片具有小於毎平方公分109個缺陷且宜小於毎平方公分106個缺陷之一缺陷性位準。
根據實施例，該等鰭片之上部分(最初大部分自該施體基板移除之部分；或靠近該第一氧化層之部分)具有小於毎平方公分109個缺陷且宜小於毎平方公分106個缺陷之一缺陷性位準。
根據本發明之一第二態樣，揭示一種用於製造一絕緣體上半導體元件之預圖案化施體晶圓，其包括：一施體基板，其包括一第一半 導體材料；淺溝渠隔離(STI)區域及鰭片之一圖案，其在該施體基板上；該等鰭片係由該等STI區域分離且位於該等STI區域之間；該等鰭片包括不同於該第一半導體材料之一III-V族或IV族半導體材料之至少一上部分；及一第一氧化層，其上覆於該圖案。
根據實施例，該施體基板係一毯覆Si晶圓。該施體基板宜具有至少300毫米之一晶圓大小。
根據實施例，該III-V族半導體材料宜係選自InP、InGaAs、InAs、GaAs或GaAsSb。
根據實施例，該III-V族半導體材料係選自InP、GaAs、InAs、AlAs、GaSb、AlSb、InSb及其等之所有三元及四元組合。
該IV族半導體材料宜係選自Ge或SiGe。
根據實施例，該等鰭片之至少上部分(相鄰於該第一氧化層之部分)具有小於毎平方公分109個缺陷且宜小於毎平方公分106個缺陷之一缺陷性位準。此部分可較佳地充當一半導體元件之一通道結構/層。
根據實施例，該等鰭片之一底部部分(例如，遠離該第一氧化層之部分)包括該第一半導體材料。
根據實施例，該等鰭片進一步包括上部分以下及底部部分以上(或在該上部分與該底部部分之間)之另一III-V族或IV族半導體材料。
根據實施例，該第一氧化層包括一絕緣金屬氧化物、一絕緣介電層或一絕緣寬能帶隙半導體。該第一氧化層宜係選自一絕緣金屬氧化物(例如，Al2O3、HfO2)、一絕緣介電層(例如，SiO、SiN)或一絕緣寬能帶隙半導體(例如，AlN)。
根據本發明之一第三態樣，揭示一絕緣體上半導體晶圓，包括：一半導體基板；一氧化層，其在該基板上；及鰭片及STI區域或結構之一圖案，其在該氧化層上(接著被埋藏)，該等鰭片包括不同於該半導體基板之一III-V族或一IV族半導體材料，該等鰭片在該等STI 區域或結構之間(例如，藉由該等STI區域或結構分離且位於該等STI區域或結構之間)。
根據實施例，該絕緣體上半導體晶圓具有300毫米或更大之一晶圓大小。該半導體基板宜係一Si基基板。
根據實施例，該III-V族半導體材料係選自InP、InGaAs、InAs、GaAs或GaAsSb。
根據實施例，該III-V族半導體材料係選自InP、GaAs、InAs、AlAs、GaSb、AlSb、InSb及其等之所有三元及四元組合。
根據實施例，該IV族半導體材料係選自Ge或SiGe。
根據實施例，該氧化層包括一絕緣金屬氧化物、一絕緣介電層、一絕緣寬能帶隙半導體。該氧化層可包括複數個氧化層。其可(例如)係附接/相鄰於該等鰭片之一第一氧化層及該第一氧化層之另一側處之一第二氧化層之一雙層，該第二氧化層使該第一氧化層與該半導體基板分離。該第一氧化層及該第二氧化層宜係選自一絕緣金屬氧化物(例如，Al2O3、HfO2)、一絕緣介電層(例如，SiO、SiN)或一絕緣寬能帶隙半導體(例如，AlN)。在較佳實施例中，該第一氧化層係一Al2O3層且該第二氧化層係一SiO2層。
根據實施例，該等鰭片具有小於毎平方公分109個缺陷且宜小於毎平方公分106個缺陷之一缺陷性位準。
根據實施例，該等鰭片之上部分(靠近該第一氧化層之部分)具有小於毎平方公分109個缺陷且宜小於毎平方公分106個缺陷之一缺陷性位準。
本發明之實施例之一優點係：III-V基半導體元件可由無缺陷主動通道區域形成或主動通道區域中具有經減小缺陷(即，缺陷位準小於毎平方公分109個缺陷，較佳地小於毎平方公分106個缺陷)之至少一III-V基半導體元件。
本發明之實施例之一優點係：可使用一全晶圓方法(即，使用至少300毫米(亦被稱為「12吋」)晶圓大小之晶圓)製造Si上III-V-OI半導體元件。
本發明之實施例之一優點係：由於提供至少300毫米之一III-V-OI晶圓，所以製造成本減小。相對於其中III-V材料必須提供於整個晶圓上之先前技術，藉由使用預圖案化施體晶圓(使用製造其之ART製程)，較薄層(即，薄於300奈米或更小之層)僅生長於該晶圓之某些區域上，藉此實質上減小成本。
本發明之實施例之一優點係：單片地使用Si晶圓作為處理及元件晶圓而不使用昂貴且小III-V晶圓及/或不使用基於應變鬆弛緩衝(SRB)之昂貴且厚基板而使該等III-V材料整合於Si上。因此，本發明之實施例之一優點係：用於形成Si上III-V-OI半導體元件之方法比熟悉此項技術者所知之方法便宜。
本發明之實施例之一優點係：III-V半導體元件可具有一更佳靜電控制及藉由基板電壓之Vt控制。
本發明之實施例之一優點係：將不同半導體材料共同整合於一單一晶圓上係可行的。
1‧‧‧預圖案化施體晶圓
2‧‧‧處理晶圓
61‧‧‧頂部表面
64‧‧‧頂部表面
80‧‧‧H2植入
81‧‧‧預定深度
100‧‧‧半導體基板
101‧‧‧STI區域
102‧‧‧經蝕刻區域
103‧‧‧半導體鰭片或線
104‧‧‧鰭片
105‧‧‧半導體材料
106‧‧‧腔室或凹部
110‧‧‧主動區域或通道區域
201‧‧‧第一氧化層
211‧‧‧第二氧化層
將藉由下列描述及隨附圖式進一步闡明本發明。
所描述之圖式係僅示意性的且非限制性的。在該等圖式中，可誇大一些零件之大小且為闡釋性用途而未按比例繪製。尺寸及相對尺寸並不一定對應於本發明之實踐之實際減小程度。
圖1至圖13繪示根據本發明之用於製造絕緣體上半導體元件之一方法之不同製程步驟。
將相對於特定實施例及參考某些圖式描述本發明但本發明並不 限於此而僅藉由申請專利範圍限制。
此外，在描述及申請專利範圍中之術語第一、第二、第三及類似者係用於區分類似零件且未必用於描述一循序或時序順序。該等術語可在適當情況下互換且本發明之實施例能夠以除本文中所描述或繪示之外之其他順序操作。
而且，在描述及申請專利範圍中之術語頂部、底部、上方、下方及類似者係用於描述用途且未必用於描述相對位置。如此使用之術語可在適當境況下互換且本文中所描述之本發明之實施例能夠以除本文中所描述或繪示以外之其他定向操作。
而且，雖然被稱為「較佳」，然該等多種實施例應解釋為實例方式，其中可實施本發明，而非限制本發明之範疇。
根據本發明之一第一態樣，揭示圖1至圖13中所繪示之用於製造絕緣體上半導體元件3之一方法。
圖1至圖4示意性地繪示根據本發明之實施例之用於提供一預圖案化施體晶圓1之不同製程步驟。用於提供一預圖案化施體晶圓之技術較佳地使用技術熟練者所知之技術，如縱橫比捕獲(ART)。縱橫比捕獲涉及高縱橫比次微米溝渠，用以捕獲穿過位錯，大大地減小生長於矽上之晶格配錯材料之位錯密度。
首先提供一半導體基板100。該半導體基板係包括一第一半導體材料之一施體基板。半導體基板100較佳地係一Si基基板。半導體基板100係具有至少300毫米之晶圓大小之一晶圓(亦被稱為一12吋晶圓)。同樣地，該施體基板可使用較大晶圓大小，諸如，例如450毫米晶圓(通常亦被稱為18吋晶圓)。
於施體基板100中提供淺溝渠隔離(STI)(圖2)。STI區域101可於100奈米與500奈米深度之間且可具有自500奈米下至20奈米之一寬度範圍。針對更先進STI模組，該STI區域之深度可甚至在100奈米以下 且該STI區域之寬度可下至5奈米。就經驗法則而言，該等STI區域之縱橫比(其係深度與寬度之間之比率)應至少為2。可藉由熟悉此項技術者所知之技術完成提供STI區域101。例如，其可包含：微影圖案化半導體基板100；蝕刻半導體基板100(圖1)；及此後使用一絕緣材料(諸如，例如氧化物(例如，SiO2)填充經蝕刻區域102(圖2)。
在提供STI區域101之後，施體基板100之第一半導體材料之鰭片或線103存在於STI區域101之間。此等半導體鰭片或線103具有等於STI區域101之高度之一高度及自100奈米下至20奈米或甚至下至5奈米之一寬度範圍。就經驗法則而言，該等鰭片之縱橫比(其係深度與寬度之間的比率)應至少為2。半導體鰭片或線103係瘦長的且位於與半導體基板表面相同之一平面中。該等半導體鰭片或線之長度可係若干奈米，宜大大地大於該鰭片之寬度，例如，大10倍。因此，於該施體基板中提供STI區域及鰭片或線之一圖案，其中該等鰭片或線係在該等STI區域之間且如此彼此分離或隔離。具有在STI區域之間且由STI區域隔離之半導體鰭片或線之此一結構亦通常被稱為一STI模板結構。
在提供STI區域101(及半導體鰭片103)之後，STI區域101之間之剩餘第一半導體材料的至少部分被一III-V族或IV族半導體材料105替換(圖3、圖4)。III-V族或IV族半導體材料105經選擇以不同於初始第一半導體材料。如此，鰭片104經形成於STI區域101之間之半導體基板100上，鰭片104包括除該半導體基板之第一半導體材料103(圖3)以外的另一半導體材料105。例如，可於一Si基板上提供InP鰭片。
可藉由至少部分移除STI區域101之間之該第一半導體材料從而產生STI區域101之間的腔室106來完成替換該第一半導體材料。因此，該等鰭片凹入留下腔室或凹部106。接著，可再次使用一第二半導體材料105(更明確言之，一III-V族或IV族半導體材料)來填充此等 腔室106。亦可使用不同III-V族或IV族半導體材料(諸如，例如一InGaAs/InP雙層)來填充腔室106。
可使用一第一III-V族或IV族半導體材料來填充該等腔室中之至少一些，且可使用一第二III-V族或IV族半導體材料(其不同於該第一III-V族或IV族半導體材料)來填充該等腔室中之至少一些。例如，可使用InP來填充該等凹部中的一些，而可使用Ge填充一些其他凹部。如此，不同半導體材料之共同整合係可行的，其中該等InP鰭片可用於一第一類型之半導體元件(NMOS)，且該等Ge鰭片可用於一第二類型之半導體元件(PMOS)。
宜藉由蝕刻來完成移除該等鰭片之該第一半導體材料。接著，宜藉由使用ART而自該施體基板之經暴露半導體材料開始的磊晶生長來完成使用該III-V族或IV族材料填充該等凹部。
STI區域101之間之鰭片104宜具有高於2之一縱橫比。藉由增加鰭片104之縱橫比來增強該第二半導體材料之品質。更明確言之，鰭片104之縱橫比越高，鰭片104之頂部部分處之缺陷密度越低。
該等STI區域之頂部表面61及最終溝渠/鰭片結構之頂部表面64係實質上相等的，即，在相同高度位準。因此，鰭片104及STI區域101在一共同頂部表面61上毗連。
例如，該施體基板可係一Si基板。SiO2 STI區域可經形成於該Si基板中。可用InP來替換該等STI區域之間之Si的至少部分。此可藉由蝕刻該等STI區域之間之Si的至少部分且此後使用ART將InP磊晶生長於該半導體基板上之該等經蝕刻區域中來完成。
鰭片104之該頂部部分可充當最終絕緣體上半導體元件之主動區域或通道區域110。此等係具有最低缺陷密度之該等鰭片之區域/部分。缺陷性位準在毎平方公分109個缺陷以下，較佳地在毎平方公分106個缺陷以下。
接著，一(第一)氧化層201提供於預圖案化施體晶圓1上(即，STI區域101及最終溝渠104/鰭片(103、105)之頂部表面上)(圖5)。第一氧化層201可係一絕緣金屬氧化物(例如，Al2O3、HfO2)、一絕緣介電層(例如，SiO、SiN)或一絕緣寬能帶隙半導體(例如，AlN)。
第一氧化層201可係一雙層(例如，一Al2O3/SiO雙層)，其中該Al2O3層充當產生與該等通道區域之一良好介面且其中該SiO充當促進與該處理晶圓之一更佳接合。
第一氧化層201應具有約2奈米至3奈米之一最小厚度使得該層封閉且因此完全覆蓋該等下伏STI區域及鰭片。該接合層之最大厚度取決於該等元件要求且可達100奈米。該氧化層可充當該等最終絕緣體上半導體元件之一埋藏氧化層(BOX層)。
可在提供(第一)氧化層201之前(諸如，例如，使用硫磺)鈍化鰭片104。此可經完成以改良預圖案化施體晶圓1與氧化層201之間之電介面。
可藉由熟悉此項技術者所知之沈積技術(諸如，例如，化學氣相沈積(CVD)或原子層沈積(ALD))而提供第一氧化層201。
亦提供一處理晶圓2，其包括一半導體基板且可視情況亦包括該半導體基板之頂部上之一第二氧化層211(圖6)。
第二氧化層211具有與該第一氧化層相同或類似之要求且可等於第一氧化層201(在預圖案化施體晶圓1上)。在將該預圖案化施體晶圓接合至該接合晶圓之後，於該第一氧化層與該第二氧化層之間可存在一介面(諸如，例如，一介面氧化物)。
處理晶圓2之該半導體基板宜係一Si基基板。處理晶圓2宜具有至少300毫米之一晶圓大小。同樣地，可使用較大晶圓大小，諸如，例如，450毫米晶圓(亦被稱為18吋晶圓)。
處理晶圓2可係(例如)一毯覆Si晶圓(具有Si主動及/或Ge、SiGe主 動區域之一先前圖案化Si晶圓)或可係(例如)一Si上Ge(圖案化或毯覆)晶圓或一Si上Ge-OI(圖案化或毯覆)晶圓。
藉由使該預圖案化施體晶圓1之氧化層201與該處理晶圓2或(若存在)與處理晶圓2上之第二氧化層211接觸而使該預圖案化施體晶圓1接合至該處理晶圓2(圖7)。
在使預圖案化施體晶圓1之前側接合至處理晶圓2(或該處理晶圓上之該第二氧化層)之後，釋放預圖案化施體晶圓1，其意謂：移除預圖案化施體晶圓1之半導體基板之第一半導體材料103。此可以多種方式完成。
釋放預圖案化施體晶圓1可包括一第一(非選擇性的；例如，藉由平面薄化製程)移除步驟(圖8)及一第二(選擇性的；例如，藉由選擇性蝕刻製程)移除步驟(圖9)。在該第一移除步驟中，在存在於STI區域101下方之該晶圓之背側處移除該半導體基板。此可藉由(例如)研磨完成。在該第二移除步驟中，移除剩餘半導體基板，其(可能)存在於鰭片104中之STI區域101之間。此可藉由(例如)濕蝕刻(例如，TMAH)完成。
釋放預圖案化施體晶圓1之一替代方法係藉由使用氫(H)釋放植入。此製程涉及在接合步驟之前使該施體晶圓進行H2植入80至一預定深度81(圖10)。預定深度81可在該等STI區域下方或可在該等STI區域中。H植入之深度判定當在移除該施體基板時之一隨後製程步驟中適當退火時，預圖案化施體晶圓之分離在何處發生(圖11)。因此，該分離可發生於該等STI區域下面之該半導體材料(Si)中或直接在該等STI區域自身中。在直接在該等STI區域自身中之情況中，在釋放之後，僅該STI材料及該III-V族或IV族材料存留。
若該分離發生於該半導體材料中，亦需要移除該半導體材料之剩餘者(該等溝渠中)。此可藉由選擇性蝕刻完成。
在釋放該預圖案化施體晶圓之後，該等剩餘III-V族或IV族鰭片經薄化至所要厚度(即，該等鰭片中之該III-V族或IV族材料移除直至該部分被暴露為止，該部分將充當最終絕緣體上半導體元件中之主動通道區域(圖12)。此可(例如)藉由化學機械拋光(CMP)完成。較佳地，使用一CMP製程，其使用對該STI材料及該III-V族或IV族材料而言非選擇性(即，其係同等快速蝕刻)之一漿液。
該STI材料及該III-V族或IV族半導體材料之蝕刻速率較佳地係相同的。
若一單一層已最初地生長於該溝渠中，則該CMP步驟將判定通道區域之最終厚度。若生長一雙層，例如，InP上之InGaAs，則該CMP可停止於該InP層中。可藉由(濕)蝕刻選擇性移除該所謂的緩衝區(即，InP)。以此方式，藉由該通道區域在開始STI模板晶圓中之原始厚度判定該通道區域之厚度。
在薄化該等最終溝渠之後，亦可視情況自STI區域101移除該剩餘STI材料(圖13)。
該STI材料亦可經保持以充當一隔離層且維持一平面表面。
隨著現在形成該等主動通道區域，如熟悉此項技術者所知可執行進一步處理步驟以製造一絕緣體上半導體元件，諸如，提供一閘極堆疊，提供源極/汲極區域，提供接觸，等等。
根據本發明之態樣，揭示一種適用於製造絕緣體上半導體元件之絕緣體上半導體晶圓。更明確言之，揭示具有至少300毫米或更高之一晶圓大小之一晶圓，包括一III-V族或IV族半導體材料作為主動層。
因此，揭示用於接合之一預圖案化施體晶圓，該施體晶圓亦具有至少300毫米或更高之一晶圓大小且包括一圖案化溝渠結構，其在STI區域之間包括該III-V族或IV族半導體材料。此較佳地使用縱橫比 捕獲(ART)而達成。
根據本發明之一第二態樣，揭示一種用於製造一絕緣體上半導體元件之預圖案化施體晶圓，包括-一施體基板，其包括一第一半導體材料；-淺溝渠隔離(STI)區域及鰭片之一圖案，其在該施體基板上；該等鰭片藉由該等STI區域分離且位於該等STI區域之間；該等鰭片包括不同於該第一半導體材料之一III-V族或一IV族半導體材料之至少一上部分，及一氧化層，其上覆於該圖案(參見圖5)。
根據本發明之一第三態樣，揭示一絕緣體上半導體晶圓，包括：一半導體基板；一氧化層，其在該基板上；及鰭片及STI區域或結構之一圖案，其在該氧化層上，該等鰭片包括不同於該半導體基板之一III-V族或一IV族半導體材料，該等鰭片在該等STI區域或結構之間(例如，藉由該等STI區域或結構分離且位於該等STI區域或結構之間)(參見圖11)。
本發明之一優點係：與先前技術中所使用之技術相比較(SRB層通常為1微米厚)，該等生長層較薄(於100奈米與500奈米之間)。該等層僅生長於該晶圓之圖案化主動部分(約該晶圓區域之20%至25%)上，其意謂：與使用SRB層(如先前技術中所完成)相比較，該III-V族或IV族半導體材料之等效生長係少10倍至50倍。此具有以下優點：由於使用較少III-V族或IV族半導體材料，製造變得便宜。
本發明之一進一步優點係：與使用SRB層之缺陷性位準相比較，該主動區域中之缺陷性更佳。
由於該通道區域在一埋藏氧化層上且因此如先前技術中之通道區域下方不使用緩衝層，所以不存在一電位洩露路徑。

Claims (15)

  1. 一種用於製造絕緣體上半導體元件之方法，該方法包括：提供一預圖案化施體晶圓，其包括：提供包括一第一半導體材料之一施體基板(100)；於該施體基板中形成淺溝渠隔離(STI)區域(101)；於該等STI區域(101)之間形成鰭片(103、105)，該等鰭片(103、105)係由該等STI區域(101)分離；該等鰭片(103、105)之一頂部部分包括不同於該第一半導體材料之III-V族或IV族半導體材料(105)，形成上覆於該等淺溝渠隔離(STI)區域(101)及該等鰭片(103、105)之一第一氧化層(201)；提供一處理晶圓(2)；藉由使該第一氧化層(201)接觸該處理晶圓(2)而使該預圖案化施體晶圓接合至該處理晶圓(2)；移除該預圖案化施體晶圓之該第一半導體材料之至少部分；及薄化該等STI區域(101)及該等鰭片(103、105)，藉此形成包括該III-V族或IV族半導體材料之通道區域。
  2. 如請求項1之用於製造絕緣體上半導體元件之方法，其中形成該等鰭片(103、105)包括：在形成該等STI區域(101)之後，使該第一半導體材料之部分凹入該等STI區域(101)之間，且使用縱橫比捕獲(ART)於該等凹部(106)中磊晶地生長該III-V族或該IV族半導體材料(105)。
  3. 如請求項1或2之用於製造絕緣體上半導體元件之方法，進一步包括：在薄化之後，亦移除該等STI區域(101)之剩餘者。
  4. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中提供一處理晶圓(2)包括：提供包括覆蓋有一第二氧化層(211)之一第二半導體材料之一處理基板(113)。
  5. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中該施體基板係一毯覆Si晶圓。
  6. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中該處理晶圓(2)係選自一毯覆或圖案化Si晶圓、一毯覆或圖案化Ge晶圓、一毯覆或圖案化SOI晶圓、一毯覆或圖案化矽上鍺晶圓、一毯覆或圖案化GeOI晶圓。
  7. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中該施體基板及該處理晶圓具有相同晶圓大小，該晶圓大小為至少300毫米。
  8. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中該III-V族半導體材料係選自InP、GaAs、InAs、AlAs、GaSb、AlSb、InSb及其等之所有三元及四元組合，或其中該IV族半導體材料係選自Ge或SiGe。
  9. 如請求項1或2之用於製造絕緣體上半導體元件之方法，其中移除該第一半導體材料之至少部分包括：首先移除存在於該等STI區域(101)上方之該第一半導體材料，接著其次移除存在於該等STI區域(101)之間之剩餘第一半導體材料。
  10. 一種用於製造一絕緣體上半導體元件之預圖案化施體晶圓，其包括：一施體基板(100)，其包括一第一半導體材料；淺溝渠隔離(STI)區域(101)及鰭片(103、105)之一圖案，其在該施體基板(100)上；該等鰭片(103、105)係由該等STI區域(101)分離且位於該等STI區域(101)之間；該等鰭片(103、105)包括不 同於該第一半導體材料之一III-V族或一IV族半導體材料(105)之至少一上部分，且包括至少一下半部，由該施體基板之該第一半導體材料所形成，及一第一氧化層(201)，其上覆於該圖案。
  11. 如請求項10之預圖案化施體晶圓，其中該施體基板(100)係具有至少300毫米之一晶圓大小之一毯覆Si晶圓。
  12. 如請求項10或11之預圖案化施體晶圓，其中該III-V族半導體材料(105)係選自InP、InGaAs、InAs、GaAs、GaAsSb或其中該IV族半導體材料係選自Ge或SiGe。
  13. 如請求項10或11中之任一者之預圖案化施體晶圓，其中該等鰭片(103、105)之該至少上部分具有低於毎平方公分106個缺陷之一缺陷性位準。
  14. 如請求項10或11之預圖案化施體晶圓，其中該等鰭片(103、105)之一底部部分包括該第一半導體材料(103)。
  15. 一種絕緣體上半導體晶圓，其包括：一半導體基板(113)、該基板上之一氧化層(211、201)及該氧化層上之鰭片(105)及STI(101)結構之一圖案，該等鰭片(105)包括不同於該半導體基板之一III-V族或一IV族半導體材料，該等鰭片(105)係在該等STI區域或結構(101)之間，例如，由該等STI區域或結構(101)分離且位於該等STI區域或結構(101)之間，其中該III-V族或一IV族半導體材料與該氧化層(211、201)接觸。
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