KR20130047453A - Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 - Google Patents
Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20130047453A KR20130047453A KR1020110112499A KR20110112499A KR20130047453A KR 20130047453 A KR20130047453 A KR 20130047453A KR 1020110112499 A KR1020110112499 A KR 1020110112499A KR 20110112499 A KR20110112499 A KR 20110112499A KR 20130047453 A KR20130047453 A KR 20130047453A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- layer
- iii
- material layer
- group iii
- Prior art date
Links
- 239000000463 material Substances 0.000 title claims abstract description 130
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title abstract description 28
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- 229910021478 group 5 element Inorganic materials 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 13
- 238000009413 insulation Methods 0.000 abstract description 6
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Abstract
III-V족 물질층을 형성하는 방법, III-V족 물질층을 포함하는 반도체 소자 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 반도체 소자는 기판, 상기 기판 상에 형성된 III-V족 채널층, 상기 채널층 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 형성된 게이트 전극, 상기 게이트 전극과 이격된 소스 및 드레인 전극을 포함하고, 상기 III-V족 채널층의 하단부 둘레에 공극이 존재한다. 상기 III-V족 채널층은 2원계 물질, 3원계 물질 또는 4원계 물질을 포함할 수 있다.
Description
본 발명의 일 실시예는 반도체 소자 및 그 제조방법과 관련된 것으로써, 보다 자세하게는 III-V족 물질층을 형성하는 방법, III-V족 물질층을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 반도체 소자를 구성하는 요소들의 사이즈가 작아지고, 요소들 사이의 간격도 좁아진다. 예컨대, 실리콘(Si) 기반 트랜지스터의 경우, 소스, 드레인 및 게이트의 사이즈가 작아질 뿐 아니라, 소스, 드레인 및 게이트 사이의 간격도 좁아진다. 게이트 사이즈가 작아지면서 채널길이가 짧아지고, 이에 따른 짧은 채널 효과(short channel effect)가 발생되어 트랜지스터의 특성이 저하된다. 트랜지스터의 게이트 사이즈 한계를 극복하기 위한 대안으로 트랜지스터의 채널 물질을 III-V 족 물질로 대체하는 방법이 제안되고 있다. 그러나 III-V 물질과 실리콘(Si) 사이의 결정 상수 차이와 열전도도 차이로 인해 두 물질의 계면에 많은 결함을 발생되고, 이러한 결함들 때문에 디바이스 응용에 한계가 있다.
본 발명의 일 실시예는 결함을 포함하지 않거나 결함을 크게 줄인 III-V족 물질층을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예는 이러한 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예는 상기 반도체 소자에 사용되는 III-V족 물질층의 형성방법을 제공한다.
본 발명의 일 실시예에 의한 III-V족 물질을 포함하는 반도체 소자는 기판, 상기 기판 상에 형성된 III-V족 채널층, 상기 채널층 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 형성된 게이트 전극, 상기 게이트 전극과 이격된 소스 및 드레인 전극을 포함하고, 상기 III-V족 채널층의 하단부 둘레에 공극이 존재한다.
상기 III-V족 채널층은 2원계 물질, 3원계 물질 또는 4원계 물질을 포함할 수 있다.
상기 III-V족 채널층 주변에 상기 III-V족 채널층보다 낮고, 일부는 III-V족 채널층와 이격된 절연층이 존재할 수 있다.
상기 절연층은 순차적으로 적층된 제1 및 제2 절연층이고, 상기 제1 절연층은 상기 III-V족 채널층과 이격되어 있다.
상기 제1 및 제2 절연층은 실리콘 산화물, 알루미늄 산화물 또는 실리콘 질화막일 수 있다.
상기 제2 절연층은 실리콘 질화물, 알루미늄 산화물 또는 실리콘 질화막일 수 있다.
본 발명의 일 실시예에 의한 III-V족 물질을 포함하는 반도체 소자의 제조방법은 기판 상에 제1 및 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제1 절연층의 상부면의 일부가 노출되는 홈을 형성하고, 상기 제1 절연층의 노출된 부분을 제거하여 상기 기판을 노출시키고, 상기 제2 절연층 아래에 언더 컷을 형성하고, 상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키고, 상기 제2 절연층의 일부를 제거하여 상기 III-V족 물질층의 측면 일부를 노출시키고, 상기 III-V족 물질층의 상부면과 노출된 측면을 덮는 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극을 형성하며, 상기 III-V족 물질층 상에 상기 게이트 전극과 이격되는 소스 및 드레인 전극을 형성하는 과정을 포함한다.
이러한 제조방법에서, 상기 제1 및 제2 절연층은 실리콘 산화물과 실리콘 질화물 및 알루미늄 산화물 중 선택된 서로 다른 물질로 형성할 수 있다.
상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는, 2원계, 3원계 또는 4원계 물질로 형성할 수 있다.
상기 III-V족 물질층이 형성되는 위치에서 상기 제1 및 제2 절연층으로 이루어진 절연층의 종횡비는 0.1~4일 수 있다.
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 과정은, 상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우고, 상기 제2 절연층 보다 높게 III-V족 물질층을 성장시키고, 상기 III-V족 물질층을 연마하여 상기 III-V족 물질층의 높이를 상기 제2 절연층의 높이로 낮추는 과정을 더 포함한다.
본 발명의 일 실시예에 의한 III-V족 물질층의 형성방법은 기판 상에 제1 및 제2 절연층을 형성하고, 상기 제2 절연층에 상기 제1 절연층의 상부면의 일부가 노출되는 홈을 형성하고, 상기 제1 절연층의 노출된 부분을 제거하여 상기 기판을 노출시키고, 상기 제2 절연층 아래에 언더 컷을 형성하고, 상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 과정을 포함한다.
이러한 형성방법은 상기 제2 절연층의 일부를 제거하여 상기 III-V족 물질층의 측면 일부를 노출시키는 과정을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 실리콘 기판의 선택된 영역에 III-V족 물질, 예컨대 III-V족 화합물 반도체를 성장시키는 과정에서 성장되는 III-V족 물질의 하단부 주변에 만들어진 공극(empty space)을 포함한다. 이러한 공극에 의해 III-V족 물질의 성장 과정에서 III-V족 물질과 실리콘 기판 사이의 격자상수 및 열 전도율 차이로 인해 III-V족 물질이 받은 스트레스가 완화된다. 이에 따라 III-V족 물질의 성장시에 형성되는 결함은 대부분 III-V족 물질의 하단부에 존재하게 되어 III-V족 물질의 하단부 위쪽 부분은 결함을 거의 포함하지 않는 고 품질의 물질로 성장될 수 있다. 이렇게 성장된 III-V족 물질을 채널로 사용하거나 III-V족 화합물 반도체 기판으로 사용함으로써, 실리콘(Si)을 기반으로 한 반도체 소자보다 전기적 및 동작 특성이 향상된 반도체 소자를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 의한 III-V족 물질 채널층을 포함하는 반도체 소자의 단면도이다.
도 2는 도 1을 2-2’방향으로 절개한 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 의한 III-V족 물질 채널층을 포함하는 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 2는 도 1을 2-2’방향으로 절개한 단면도이다.
도 3 내지 도 9는 본 발명의 일 실시예에 의한 III-V족 물질 채널층을 포함하는 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 III-V족 물질층을 형성하는 방법, III-V족 물질층을 포함하는 반도체 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
III-V족 물질층을 형성하는 방법은 반도체 소자의 제조 방법에서 함께 설명한다.
먼저, 본 발명의 일 실시예에 의한 III-V족 물질층을 포함하는 반도체 소자에 대해 설명한다.
도 1을 참조하면, 기판(30)의 일부 영역 상에 III-V족 물질층(42)이 존재한다. 기판(30)은, 예를 들면 실리콘 기판일 수 있다. III-V족 물질층(42)은 트랜지스터의 채널층일 수 있다. III-V족 물질층(42)은, 예를 들면 III-V족 화합물 반도체층일 수 있다. 상기 III-V족 화합물 반도체층은, 예를 들면 2원계 물질, 3원계 물질 또는 4원계 물질을 포함할 수 있다. 상기 2원계 물질은, 예를 들면 GaAs, GaP, InP, InAs, GaSb, InSb, AlP, AlAs 또는 AlSb일 수 있다. 상기 3원계와 4원계 물질은, 예를 들면 In, Ga 및 Al 중 적어도 하나의 III족 원소와 As, P 및 Sb 중 적어도 하나의 V족 원소를 포함할 수 있다. III-V족 물질층(42) 양쪽에 순차적으로 적층된 제1 및 제2 절연층(32, 34)이 형성되어 있다. 제1 절연층(32) 상에 형성된 제2 절연층(34)의 상부면은 III-V족 물질층(42)의 상부면 보다 낮다. 제2 절연층(34)은 III-V족 물질층(42)의 측면에 접촉된다. 그러나 제1 절연층(32)은 III-V족 물질층(42)과 접촉되지 않는다. 곧, 제1 절연층(32)은 III-V족 물질층(42)과 이격되어 있다. 이에 따라 제1 절연층(32)과 III-V족 물질층(42) 사이에는 공극 또는 빈공간(empty space)(36)이 존재한다. 공극(36)의 부피는 본 발명의 일 실시예에 의한 반도체 소자의 제조 과정에서 조절할 수 있다. 이러한 공극(36)이 존재함으로써, III-V족 물질층(42)이 성장될 때, 기판(30)과의 격자상수 및 열 전도율 차이 등으로 인해 III-V족 물질층(42)이 받을 수 있는 스트레스를 완화시킬 수 있다. 또한, 공극(36)이 존재함으로 인해, III-V족 물질층(42)이 성장될 때 형성되는 결함(50)은 III-V족 물질층(42)의 하단부로 제한될 수 있다. 제1 및 제2 절연층(32, 34)은 식각 선택비가 서로 다른 물질일 수 있다. 제1 절연층(32)은, 예를 들면 실리콘 산화물, 알루미늄 산화물 또는 실리콘 질화물로 형성된 것일 수 있다. 제2 절연층(34)은, 예를 들면 실리콘 질화물, 알루미늄 산화물 또는 실리콘 질화물로 형성된 것일 수 있다.
도면에서 결함(50)은 직선으로 도시하였으나, 이는 단순히 상징적인 것이다. 결함(50)은 사선 방향으로 존재할 수도 있고, 비 직선 형태로 존재할 수도 있다. III-V족 물질층(42)의 돌출된 부분, 곧 제2 절연층(34)보다 높은 부분은 결함(50)을 포함하지 않는다. III-V족 물질층(42)의 돌출된 부분의 상부면과 측면 상에 게이트 절연층(56)이 존재한다. 게이트 절연층(56)은, 예를 들면 실리콘 산화물일 수 있다. 게이트 절연층(56) 상에 게이트 전극(58)이 존재한다. 게이트 전극(58)은 III-V족 물질층(42)의 상기 돌출된 부분을 덮는다. 따라서 도 1의 반도체 소자는 핀형 트랜지스터가 된다.
도 2는 도 1을 2-2’방향으로 절개한 단면을 보여준다.
도 2를 참조하면, III-V족 물질층(42) 상에 소스 및 드레인 전극(62, 64)이 이격되게 구비되어 있다. 소스 전극(62)과 드레인 전극(64) 사이의 III-V족 물질층(42) 상에 게이트 절연층(56)이 구비되고, 게이트 절연층(56) 상에 게이트 전극(58)이 존재한다. 소스 및 드레인 전극(62, 64)은 이격되어 있다. 소스 및 드레인 전극(62, 64) 사이에 게이트 절연층(56)과 게이트 전극(58)이 존재한다.
다음에는 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 도 3 내지 도 9를 참조하여 설명한다.
도 3을 참조하면, 기판(30) 상에 제1 절연층(32)을 형성한다. 제1 절연층(32)은, 예를 들면 실리콘 산화물로 형성할 수 있다. 제1 절연층(32) 상에 제2 절연층(34)을 형성한다. 제2 절연층(34)은 제1 절연층(32)에 대해 식각 선택비가 다른 절연 물질일 수 있다. 제2 절연층(34)은, 예를 들면 실리콘 질화물로 형성할 수 있다. 제2 절연층(34) 상에 제2 절연층(34)의 일부 영역을 한정하는 마스크(M1)를 형성한다. 마스크(M1)의 형성으로 후속 공정에서 III-V족 물질층이 형성될 영역이 정해질 수 있다. 마스크(M1)는, 예를 들면 감광막 패턴일 수 있다. 마스크(M1) 형성 후, 제2 절연층(34)의 노출된 부분을 제거한다. 제2 절연층(34)의 노출된 부분의 제거는, 예를 들면 이방성 건식 식각 방법으로 수행할 수 있고, 제1 절연층(32)이 노출될 때까지 실시할 수 있다. 제2 절연층(34)의 노출된 부분이 제거되면서 도 4에 도시한 바와 같이, 제2 절연층(34)의 노출된 부분 아래의 제1 절연층(32)이 노출된다.
도 5에서 제1 및 제2 절연층(32, 34)으로 이루어진 절연층의 종횡비(H1/W1)는 0.1 이상일 수 있는데, 예를 들면 0.1~4 정도일 수 있다.
다음, 도 6을 참조하면, 기판(30)의 상부면의 노출된 영역 상에 III-V족 물질층(42)을 형성한다. III-V족 물질층(42)은 제2 절연층(34)의 홈(34A)을 통해서 형성되고 제2 절연층(34)보다 높게 형성한다. 이러한 III-V족 물질층(42)은 에피텍시(epitaxy) 방법을 이용하여 성장시킨다. 이러한 에피텍시 방법에서 III-V족 물질층(42)의 소스가스는 제2 절연층(34)에 형성된 홈(또는 개구부)(34A)를 통해서 기판(30) 상에 도달된다. 따라서 기판(30)의 상부면의 노출된 부분에서 III-V족 물질층(42)이 형성되는 영역은 제2 절연층(34)에 형성된 홈(34A)에 의해 한정된다. 이에 따라 III-V족 물질층(42)은 기판(30)의 상부면의 선택된 영역에만 형성되는 선택 영역 성장(selective area growth)(SAG)이 이루어질 수 있다. 이러한 선택 영역 성장으로 인해 III-V족 물질층(42)은 제2 절연층(34)에 형성된 홈(34A) 아래의 기판(30) 상에만, 언더 컷(도 5의 60) 사이의 기판(30) 상에만 형성되고, 언더 컷 영역(도 5의 60)에는 형성되지 않는다. 이에 따라 III-V족 물질층(42)과 제1 절연층(32) 사이에는 공극(36)이 형성된다. 공극(36)의 존재로 인해 III-V족 물질층(42)의 성장시에 기판(30)과의 관계에서 III-V족 물질층(42)이 받는 스트레스는 완화될 수 있다. 이에 따라 III-V족 물질층(42)에 형성되는 결함(50)은 III-V족 물질층(36)의 하단부로 한정되고, III-V족 물질층(42)의 상단부로 성장되지 않는다. 그러므로 III-V족 물질층(42)의 상단부는 결함을 거의 포함하지 않게 된다. III-V족 물질층(42)의 도 1에서 설명한 물질로 형성할 수 있다.
III-V족 물질층(42)을 형성한 다음, IIII-V족 물질층(42)을 연마한다. 이때, 상기 연마는 III-V족 물질층(42)의 상부면이 도 7에 도시한 바와 같이 제2 절연층(34)의 상부면과 동일한 높이가 될 때까지 실시한다. III-V족 물질층(42)의 연마는, 예를 들면 화학적 기계적 연마(Chemical Mechanical Polishing)(CMP) 방식을 이용하여 수행할 수 있다.
다음, 도 7에 도시한 결과물에서 III-V족 물질층(42) 둘레의 제2 절연층(34)의 일부를 제거하여 도 8에 도시한 바와 같이 III-V족 물질층(42)의 상단부가 돌출되도록 한다.
다음, 도 9에 도시한 바와 같이, III-V족 물질층(42)의 돌출부의 측면 및 상부면에 게이트 절연층(56)을 형성한다. 도 2에서 알 수 있듯이, 게이트 절연층(56)은 채널층으로 사용되는 III-V족 물질층(42)의 일부 구간에만 형성한다. 게이트 절연층(56)은, 예들 들면 실리콘 산화물로 형성할 수 있다. 이어서 게이트 절연층(56) 상에 게이트 전극(58)을 형성한다. 게이트 전극(58)을 형성할 때, 도 2에 도시한 바와 같이, 게이트 절연층(56)으로부터 이격된 위치에 소스 및 드레인 전극(62, 64)도 형성한다.
이렇게 해서 III-V족 물질층(42)을 채널층으로 사용하는 핀형 트랜지스터가 형성된다.
한편, 상기 III-V족 물질층(42)의 돌출 부분을 연마한 다음, 제2 절연층(34)의 일부를 제거하지 않는 상태에서, 곧 도 7의 결과물에서 III-V족 물질층(42)을 기판으로 해서 그 위에 다른 반도체 소자, 예를 들면 태양전지 등을 형성할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32, 34:제1 및 제2 절연층
34A:홈 36:공극(빈 공간)
42:III-V족 물질층(채널층) 56:게이트 절연층
58:게이트 전극 60:언더 컷
62:소스전극 64:드레인 전극
M1:마스크
34A:홈 36:공극(빈 공간)
42:III-V족 물질층(채널층) 56:게이트 절연층
58:게이트 전극 60:언더 컷
62:소스전극 64:드레인 전극
M1:마스크
Claims (17)
- 기판;
상기 기판 상에 형성된 III-V족 채널층;
상기 채널층 상에 형성된 게이트 절연층; 및
상기 게이트 절연층 상에 형성된 게이트 전극, 상기 게이트 전극 및 이격된 소스 및 드레인 전극을 포함하고,
상기 III-V족 채널층의 하단부와 상기 절연층 사이에 공극이 존재하는 반도체 소자. - 제 1 항에 있어서,
상기 III-V족 채널층은 2원계 물질, 3원계 물질 또는 4원계 물질을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 III-V족 채널층 주변에 상기 III-V족 채널층보다 낮고, 일부는 III-V족 채널층과 이격된 절연층이 존재하는 반도체 소자. - 제 3 항에 있어서,
상기 절연층은 순차적으로 적층된 제1 및 제2 절연층이고, 상기 제1 절연층과 상기 III-V족 채널층 사이에 상기 공극이 존재하는 반도체 소자. - 제 4 항에 있어서,
상기 제1 절연층은 실리콘 산화물, 실리콘 질화물 또는 알루미늄 산화물인 반도체 소자. - 제 4 항에 있어서,
상기 제2 절연층은 실리콘 산화물, 실리콘 질화물 또는 알루미늄 산화물인 반도체 소자. - 기판 상에 제1 및 제2 절연층을 형성하는 단계;
상기 제2 절연층에 상기 제1 절연층의 상부면의 일부가 노출되는 홈을 형성하는 단계;
상기 제1 절연층의 노출된 부분을 제거하여 상기 기판을 노출시키고, 상기 제2 절연층 아래에 언더 컷을 형성하는 단계;
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 단계;
상기 제2 절연층의 일부를 제거하여 상기 III-V족 물질층의 측면 일부를 노출시키는 단계;
상기 III-V족 물질층의 상부면과 노출된 측면을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 게이트 전극을 형성하는 단계; 및
상기 III-V족 물질층 상에 상기 게이트 전극과 이격되는 소스 및 드레인 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제1 및 제2 절연층은 실리콘 산화물과 실리콘 질화물 및 알루미늄 산화물 중 선택된 서로 다른 물질로 형성하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는, 2원계, 3원계 또는 4원계 물질로 형성하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 III-V족 물질층이 형성되는 위치에서 상기 제1 및 제2 절연층으로 이루어진 절연층의 종횡비는 0.1~4인 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 단계는,
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우고, 상기 제2 절연층 보다 높게 III-V족 물질층을 성장시키는 단계; 및
상기 III-V족 물질층을 연마하여 상기 III-V족 물질층의 높이를 상기 제2 절연층의 높이로 낮추는 단계;를 포함하는 반도체 소자의 제조방법. - 기판 상에 제1 및 제2 절연층을 형성하는 단계;
상기 제2 절연층에 상기 제1 절연층의 상부면의 일부가 노출되는 홈을 형성하는 단계;
상기 제1 절연층의 노출된 부분을 제거하여 상기 기판을 노출시키고, 상기 제2 절연층 아래에 언더 컷을 형성하는 단계; 및
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 단계;를 포함하는 III-V족 물질층 형성방법. - 제 12 항에 있어서,
상기 제2 절연층의 일부를 제거하여 상기 III-V족 물질층의 측면 일부를 노출시키는 단계를 더 포함하는 III-V족 물질층 형성방법. - 제 12 항에 있어서,
상기 제1 및 제2 절연층은 실리콘 산화물과 실리콘 질화물 및 알루미늄 산화물 중 선택된 서로 다른 물질로 형성하는 III-V족 물질층 형성방법. - 제 12 항에 있어서,
상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는, 2원계, 3원계 또는 4원계 물질로 형성하는 III-V족 물질층 형성방법. - 제 12 항에 있어서,
상기 III-V족 물질층이 형성되는 위치에서 상기 제1 및 제2 절연층으로 이루어진 절연층의 종횡비는 0.1~4인 III-V족 물질층 형성방법. - 제 12 항에 있어서,
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우는 III-V족 물질층을 선택적으로 성장시키는 단계는,
상기 언더 컷 사이의 상기 기판 상에 상기 홈을 채우고, 상기 제2 절연층 보다 높게 III-V족 물질층을 성장시키는 단계; 및
상기 III-V족 물질층을 연마하여 상기 III-V족 물질층의 높이를 상기 제2 절연층의 높이로 낮추는 단계;를 포함하는 III-V족 물질층 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110112499A KR101867999B1 (ko) | 2011-10-31 | 2011-10-31 | Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 |
| US13/568,555 US8956936B2 (en) | 2011-10-31 | 2012-08-07 | Method of forming group III-V material layer, semiconductor device including the group III-V material layer, and method of manufacturing the semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110112499A KR101867999B1 (ko) | 2011-10-31 | 2011-10-31 | Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130047453A true KR20130047453A (ko) | 2013-05-08 |
| KR101867999B1 KR101867999B1 (ko) | 2018-06-18 |
Family
ID=48171493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110112499A KR101867999B1 (ko) | 2011-10-31 | 2011-10-31 | Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8956936B2 (ko) |
| KR (1) | KR101867999B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD870041S1 (en) | 2018-06-20 | 2019-12-17 | Samsung Electronics Co., Ltd. | Charger for electronic device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101805634B1 (ko) * | 2011-11-15 | 2017-12-08 | 삼성전자 주식회사 | Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법 |
| WO2014209393A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY |
| DE102015120089A1 (de) * | 2015-11-19 | 2017-05-24 | Osram Opto Semiconductors Gmbh | Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393680A (en) * | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
| US6242327B1 (en) * | 1997-09-19 | 2001-06-05 | Fujitsu Limited | Compound semiconductor device having a reduced source resistance |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582490A (ja) * | 1991-09-19 | 1993-04-02 | Hitachi Ltd | 選択エツチングの方法、装置 |
| JP2002270516A (ja) | 2001-03-07 | 2002-09-20 | Nec Corp | Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子 |
| JP2005347609A (ja) | 2004-06-04 | 2005-12-15 | Sony Corp | 半導体層の製造方法および半導体発光素子の製造方法 |
| WO2008030574A1 (en) | 2006-09-07 | 2008-03-13 | Amberwave Systems Corporation | Defect reduction using aspect ratio trapping |
| US20080070355A1 (en) | 2006-09-18 | 2008-03-20 | Amberwave Systems Corporation | Aspect ratio trapping for mixed signal applications |
| US7799592B2 (en) | 2006-09-27 | 2010-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tri-gate field-effect transistors formed by aspect ratio trapping |
| KR100902512B1 (ko) | 2007-05-17 | 2009-06-15 | 삼성코닝정밀유리 주식회사 | 실리콘 기판 상에 ＧａＮ 단결정의 성장 방법, ＧａＮ기반의 발광소자의 제조방법 및 ＧａＮ 기반의 발광소자 |
| US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
| US8274097B2 (en) | 2008-07-01 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reduction of edge effects from aspect ratio trapping |
| US8981427B2 (en) | 2008-07-15 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polishing of small composite semiconductor materials |
| KR101116905B1 (ko) | 2009-10-05 | 2012-03-09 | 시스솔루션 주식회사 | 질화물 반도체 결정 성장 방법 |
| JP2011119617A (ja) | 2009-12-07 | 2011-06-16 | Sharp Corp | 棒状構造発光素子の製造方法 |
| US8338259B2 (en) * | 2010-03-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with a buried stressor |
-
2011
- 2011-10-31 KR KR1020110112499A patent/KR101867999B1/ko active IP Right Grant
-
2012
- 2012-08-07 US US13/568,555 patent/US8956936B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5393680A (en) * | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
| US6242327B1 (en) * | 1997-09-19 | 2001-06-05 | Fujitsu Limited | Compound semiconductor device having a reduced source resistance |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USD870041S1 (en) | 2018-06-20 | 2019-12-17 | Samsung Electronics Co., Ltd. | Charger for electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| US8956936B2 (en) | 2015-02-17 |
| US20130105869A1 (en) | 2013-05-02 |
| KR101867999B1 (ko) | 2018-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10002947B2 (en) | FinFETs with vertical fins and methods for forming the same | |
| US9240342B2 (en) | Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process | |
| US9040382B2 (en) | Selective epitaxial growth of semiconductor materials with reduced defects | |
| KR101805634B1 (ko) | Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법 | |
| KR102110858B1 (ko) | 결함 이동 및 격자 불일치된 에피택셜 막 | |
| US11164940B2 (en) | Method of forming III-V on insulator structure on semiconductor substrate | |
| KR102260237B1 (ko) | 리세싱된 실리콘 캡이 있는 트랜지스터 및 그 형성 방법 | |
| US10134735B2 (en) | Heterogeneously integrated semiconductor device and manufacturing method thereof | |
| KR101410072B1 (ko) | 트렌치들에서 반도체 영역들을 형성하는 방법 | |
| US9443729B1 (en) | Method for forming FinFET devices | |
| US10103175B2 (en) | Fin-shaped structure | |
| CN107564859B (zh) | 半导体装置及其制造方法 | |
| KR20130047453A (ko) | Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 | |
| US9472576B2 (en) | Structure and method to reduce crystal defects in epitaxial fin merge using nitride deposition | |
| US10177231B2 (en) | Semiconductor device and method for fabricating the same | |
| US20210193656A1 (en) | Semiconductor devices | |
| US9401310B2 (en) | Method to form trench structure for replacement channel growth | |
| US20230369328A1 (en) | Semiconductor structure and method for forming same | |
| US20230343819A1 (en) | Epitaxial structures grown on material with a crystallographic orientation of {110} | |
| EP3093881B1 (en) | Method for manufacturing a cmos device | |
| KR20150059351A (ko) | Ge 및/또는 III-V족 화합물 반도체를 이용한 반도체 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AMND | Amendment | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |