JP2005347609A - 半導体層の製造方法および半導体発光素子の製造方法 - Google Patents
半導体層の製造方法および半導体発光素子の製造方法 Download PDFInfo
- Publication number
- JP2005347609A JP2005347609A JP2004166963A JP2004166963A JP2005347609A JP 2005347609 A JP2005347609 A JP 2005347609A JP 2004166963 A JP2004166963 A JP 2004166963A JP 2004166963 A JP2004166963 A JP 2004166963A JP 2005347609 A JP2005347609 A JP 2005347609A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- semiconductor
- manufacturing
- growth surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
Abstract
【課題】 簡単な工程で幅広い材料を用いて選択成長を行うことができる半導体層の製造方法を提供する。
【解決手段】 成長面11A上に、二酸化シリコンよりなる第1層21Aとフッ酸に対する耐エッチング性を有する窒化シリコンよりなる第2層21Bとの2層構造のマスク層を形成する。このマスク層をフッ酸でエッチングすることにより、成長面11Aに近いほど幅の狭い庇マスク20を形成する。続いて、AlAsよりなる半導体層12を形成する。庇マスク20の幅が成長面11Aに近いほど狭くなっているので、庇マスク20の下には半導体層12が形成されにくくなる。よって、半導体層12と庇マスク20とが接触または連続してしまうことが防止され、半導体層12のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。そののち、フッ酸を用い庇マスク20およびその上の堆積物を除去する。
【選択図】 図3
【解決手段】 成長面11A上に、二酸化シリコンよりなる第1層21Aとフッ酸に対する耐エッチング性を有する窒化シリコンよりなる第2層21Bとの2層構造のマスク層を形成する。このマスク層をフッ酸でエッチングすることにより、成長面11Aに近いほど幅の狭い庇マスク20を形成する。続いて、AlAsよりなる半導体層12を形成する。庇マスク20の幅が成長面11Aに近いほど狭くなっているので、庇マスク20の下には半導体層12が形成されにくくなる。よって、半導体層12と庇マスク20とが接触または連続してしまうことが防止され、半導体層12のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。そののち、フッ酸を用い庇マスク20およびその上の堆積物を除去する。
【選択図】 図3
Description
本発明は、半導体レーザの電流狭窄層などの選択成長に好適な半導体層の製造方法およびこの方法を用いた半導体発光素子の製造方法に関する。
垂直共振器面発光レーザ(VCSEL;Vertical Cavity Surface Emitting Laser)は光アクセス系の光源として注目されており、しきい電流の低減やシングルモード動作の実現に向けて開発が進められている。このようなVCSELとしては、例えば、アルミニウムヒ素(AlAs)層の一部を水蒸気中で加熱することにより、酸化アルミニウム(Al2 O3 )よりなる酸化層とアルミニウムヒ素よりなるアパーチャとを有する電流狭窄層を形成した酸化狭窄型のものが知られている。現在、850nm帯の酸化狭窄型VCSELは、商品化もされており、優れた特性のものが作製されている(例えば、非特許文献1参照。)。また、1.3μmおよび1.5μmのVCSELの発振についても報告されている(例えば、非特許文献2参照。)。
R.Jager 、外6名,「エレクトロニクス・レターズ(Electronics Letters)」,(米国),IEEE(Institute of Electrical and Electronics Engineers ),1997年,第33巻,p.330−331 J.F.Klem、外6名,「レーザおよびエレクトロ−オプティクス学会2000年総会。LEOS2000第13回年次総会(Lasers and Electro-Optics Society 2000 Annual Meeting. LEOS 2000. 13th Annual Meeting )」,(米国),IEEE,2000年11月13日−16日,第1巻,p.127−128 特開2003−198061号公報
特開平11−154775号公報
特開2003−17418号公報
特開平8−17736号公報
特開平7−283145号公報
R.Jager 、外6名,「エレクトロニクス・レターズ(Electronics Letters)」,(米国),IEEE(Institute of Electrical and Electronics Engineers ),1997年,第33巻,p.330−331 J.F.Klem、外6名,「レーザおよびエレクトロ−オプティクス学会2000年総会。LEOS2000第13回年次総会(Lasers and Electro-Optics Society 2000 Annual Meeting. LEOS 2000. 13th Annual Meeting )」,(米国),IEEE,2000年11月13日−16日,第1巻,p.127−128
シングルモードの酸化狭窄型VCSELを実現するためには、横モードの発生を抑制するために、電流の通路となるアパーチャの寸法を10μm以下と小さくしなくてはならない。しかし、アパーチャの寸法が10μm以下になると酸化速度が急激に速くなるので、アパーチャの寸法制御が極めて難しいという問題があった。また、酸化速度は結晶方位により異なるので、酸化層とアパーチャとの境界部分の形状に異方性が生じ、アパーチャの寸法の再現性が低くなり、製造歩留りが低下していた。更に、酸化アルミニウムよりなる酸化層は、ガリウムヒ素(GaAs)層との格子不整合率が大きく、活性層近傍には大きな歪みがかかっている。そのため、アパーチャ形状に異方性が生じると、発光部近傍に不均一な歪みが生じ、信頼性低下の原因となるおそれがあった。
酸化狭窄によるこのような問題に対処するため、例えば特許文献1では、電流狭窄層を形成するためのAlGaAs混晶層をエッチングすることにより酸化層の幅を規定することが開示されている。しかし、エッチングでは、アルミニウム組成の高いAlGaAs混晶層が大気にさらされて自然酸化膜が発生しやすくなる。自然酸化膜が発生すると、たとえ薄くてもその上での再成長は難しくなり、結晶欠陥が発生してしまう。特に、AlGaAs層周辺は電流経路となるので、結晶欠陥が発生すると素子の信頼性低下の原因となる。更に、自然酸化膜には大気中の不純物が取り込まれるため、それらの不純物が劣化を加速する可能性もある。
ところで、一般に、半導体レーザの製造工程では、電流狭窄層や活性層などを成長させる際に選択成長が広く用いられている。選択成長は、目的とする半導体層の形成予定領域以外の領域をマスク層で覆い、マスク層上に堆積物がのらない条件で半導体層を形成する方法である。このような選択成長を用いることにより、光閉じ込め構造や電流狭窄構造などの自由度を上げ、素子特性を大きく向上させることができる。特に、埋込み型半導体レーザの製造工程では、埋込み層を選択成長により形成する場合が多い。
選択成長で作製されている半導体レーザのほとんどはInP系素子であり、GaAs基板上に作製されるGaAs系素子では、選択成長はあまり用いられていない。その理由は、GaAs系素子はAlGaAs混晶などのAlを含む半導体層を含むことが多いが、Alを含む半導体層を選択成長しようとするとマスク層上に多結晶層が堆積してしまい、この堆積した多結晶層を取り除くことが極めて困難であるからである。
最近、アルミニウム組成が低い場合には選択成長が可能であることが報告されている(例えば、特許文献2および特許文献3参照。)。しかし、アルミニウム組成が0.3以上になると選択成長は難しかった。また、選択成長には低温での成長が必要となるため、炭素(C)の取り込みが多くなること、更に、原料の分解効率が低下し、原料効率が低くなること等の問題もあった。
また、四塩化炭素(CCl4 )などのハロゲン系原料を用いてエッチングする方法(例えば、特許文献4参照。)や、蒸気圧の高いアルミニウム原料を用いる方法(例えば、特許文献5参照。)なども提案されているが、環境に負担がかかり、原料純度や使いやすさに問題があることから、実際の製造工程への応用は難しかった。
なお、最近では、InP系素子においても温度特性を向上させるためにアルミニウムを含む層を用いる場合がある。しかし、アルミニウムを含む層は、上述したようにアルミニウム組成の低い領域しか選択成長できないという問題があった。
更に、アルミニウムを含む半導体以外にも、成長温度、V/III比(V族原料とIII族原料との供給量の比)などにより選択成長が不可能な材料が多い。すなわち、選択成長が可能な材料および成長条件は極めて限られている。
加えて、通常の選択成長工程では、半導体層の材料がマスク上に堆積しないような成長条件で行っている。そのため、マスク上を移動した材料が半導体層のマスクエッジ近傍に取り込まれ、その部分だけ成長速度が速くなって異常成長が発生し、結晶欠陥の原因となってしまう。また、多元混晶よりなる半導体層を形成する場合には、マスクエッジ近傍の組成がずれてしまうおそれがある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、簡単な工程で幅広い材料を用いて選択成長を行うことができる半導体層の製造方法、およびこの方法を用いて製造歩留りおよび信頼性を向上させることのできる半導体発光素子の製造方法を提供することにある。
本発明による半導体層の製造方法は、半導体層を形成するための成長面上に、半導体層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が成長面に近いほど大きいマスク層を形成する工程と、マスク層をエッチャントを用いてエッチングすることにより、成長面に近いほど幅の狭い庇マスクを形成する工程と、庇マスクが形成された成長面上に半導体層を形成する工程とを含むものである。
本発明による半導体発光素子の製造方法は、基板上に、活性層を含む第1半導体積層構造を形成する工程と、第1半導体積層構造上の成長面上に、電流狭窄用の酸化層を形成するための未酸化層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が成長面に近いほど大きいマスク層を形成する工程と、マスク層をエッチャントを用いてエッチングすることにより、成長面に近いほど幅の狭い庇マスクを形成する工程と、庇マスクが形成された成長面上に未酸化層および未酸化層を保護するための被覆層を順に形成する工程と、エッチャントを用いて庇マスクを庇マスク上の堆積物と共に除去する工程と、被覆層上に、第2半導体積層構造を形成する工程と、未酸化層を酸化させることにより電流狭窄用の酸化層を形成する工程とを含むものである。
本発明の半導体層の製造方法では、庇マスクの幅が成長面に近いほど狭くなっているので、庇マスクの下には半導体層が形成されにくくなっている。よって、半導体層と庇マスクとが接触または連続してしまうことが防止され、半導体層のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、半導体層の厚みが庇マスクよりも十分に薄ければ、庇マスクの除去が容易になる。
本発明の半導体発光素子の製造方法では、庇マスクが形成された成長面上に、未酸化層およびこの未酸化層を保護するための被覆層が順に形成される。よって、未酸化層が大気にさらされることがなく、結晶欠陥の発生が抑制され、不純物の混入がなくなり信頼性が向上する。また、未酸化層は、庇マスクに覆われていない領域にのみ選択的に形成されるので、未酸化層を酸化させる工程では、未酸化層と被覆層との境界で酸化が自動的に停止する。よって、シングルモード動作を実現するためにアパーチャの寸法を10μm以下と小さくした場合でも、アパーチャの寸法が容易かつ正確に制御され、製造歩留りが向上する。更に、アパーチャの形状に異方性が生じることが抑制され、活性層の発光部近傍にかかる不均一な歪みが低減されて信頼性が良くなる。
本発明の半導体層の製造方法によれば、庇マスクの幅を成長面に近いほど狭くするようにしたので、半導体層と庇マスクとが接触または連続してしまうことを防止し、半導体層のマスクエッジ付近での異常成長や結晶欠陥の発生を抑制することができる。また、半導体層の厚みが庇マスクよりも十分に薄ければ、庇マスクを容易に除去することができる。よって、アルミニウムを含む材料など従来選択成長が難しかった材料を用いても、容易に選択成長を行うことができる。
更に、庇マスクの形状を決めれば、ほぼその形状通りに半導体層を形成することができ、いろいろな形状の半導体層を選択成長させることができる。加えて、従来選択成長が可能であった材料についても、選択成長条件を合わせなくてもよくなり、簡単な工程で選択成長を行うことができる。更にまた、庇マスク上は温度が低くなるので、庇マスク上に到達した半導体層材料は多結晶の堆積物として堆積し、半導体層材料が庇マスク上を移動して半導体層のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層を形成した場合に半導体層の端部で組成がずれたりすることなどを抑制し、良質な半導体層を形成することができる。
本発明の半導体発光素子の製造方法によれば、庇マスクを形成した成長面上に、未酸化層およびこの未酸化層を保護するための被覆層を順に形成するようにしたので、従来のようにエッチングにより未酸化層を選択的に除去する方法とは異なり、未酸化層が大気にさらされることがなく、結晶欠陥の発生を抑制し、不純物の混入をなくして信頼性を向上させることができる。また、シングルモード動作を実現するためにアパーチャの寸法を10μm以下と小さくした場合でも、アパーチャの寸法を正確に制御することができ、製造歩留りを高めることができる。また、未酸化層の酸化を自動停止させることができ、アパーチャの形状に異方性が生じることを抑制し、活性層の発光部近傍にかかる不均一な歪みを低減して信頼性の良い半導体発光素子を製造することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
(第1の実施の形態:半導体層の製造方法)
まず、図1ないし図3を参照して、本発明の第1の実施の形態に係る半導体層の製造方法について説明する。
まず、図1ないし図3を参照して、本発明の第1の実施の形態に係る半導体層の製造方法について説明する。
まず、図1(A)に示したように、GaAsなどよりなる基板11を用意し、この基板11の成長面11A上に、例えばPCVD(Plasma Chemical Vapor Deposition;プラズマCVD)法により、後述する庇マスク20(図3(A)参照。)を形成するためのマスク層21を形成する。マスク層21は、例えば、第1層21Aと第2層21Bとを成長面11A側から順に積層した2層構造とし、第1層21Aのフッ酸に対するエッチング速度を、第2層21Bよりも大きくする。
このようなマスク層21の構成材料としては、例えば、二酸化シリコン(SiO2 )または窒化シリコン(SiN)などの多結晶材料を用いることが好ましい。また、二酸化シリコンまたは窒化シリコンなどの等方性のエッチング特性を有する材料は、フォトレジスト膜などで形状を決めれば、エッチングにより形が大きく変化してしまうことがなく、庇マスク20の形状制御がしやすいので好ましい。
第1層21Aと第2層21Bとの構成材料の組合せとしては、例えば、第1層21Aを二酸化シリコン(SiO2 )により構成し、第2層21Bをフッ酸に対する耐エッチング性を有する窒化シリコン(SiN)により構成することが好ましい。この場合、第1層21Aおよび第2層21Bの成長温度は、例えば300℃程度とすることが好ましい。図2に示したように、第1層21Aにフッ酸に対する適度なエッチング速度をもたせ、庇マスク20を形成しやすくすると共に、第2層21Bをフッ酸に対する耐エッチング性を有する膜質のよい窒化シリコンにより構成し、庇マスク20の形状精度を良好にすることができるからである。なお、図2は成長温度に対する窒化シリコンのエッチング速度の変化を調べた実験結果を表したものであり、その際のエッチャントとしてはフッ酸を用いた。また、図2には、成長温度300℃における二酸化シリコンのエッチング速度を併せて示す。
また、第1層21Aのフッ酸に対するエッチング速度を、第2層21Bよりも大きくすることができれば、第1層21Aおよび第2層21Bを同一の構成材料により構成してもよい。例えば、窒化シリコンは、図2に示したように、成長温度によりフッ酸に対するエッチング速度を制御することができ、成長温度を例えば250℃未満と低くすればフッ酸によりエッチング可能とすることができる。よって、例えば、第1層21Aを250℃未満の温度、例えば200℃程度で形成された窒化シリコンにより構成し、第2層21Bを250℃以上の温度、例えば300℃程度で形成された窒化シリコンにより構成することも好ましい。
第1層21Aの積層方向における厚み(以下、単に「厚み」という。)は、後述する半導体層12(図3(B)参照。)の厚みを考慮し、半導体層12が庇マスク20に接触しない程度とすることが好ましい。半導体層12と庇マスク20とが接触または連続してしまうことを防止し、庇マスク20の除去を容易にするためである。例えば、厚み50nmの半導体層を形成する場合、第1層21Aの厚みは500nm程度とする。なお、第1層21Aの厚みは、割れなどを防ぐため、例えば1μm以下とすることが好ましい。
第2層21Bの厚みは、半導体層12を形成したときに折れたりしない程度、例えば100nm程度とする。
次いで、図1(B)に示したように、マスク層21上に、半導体層12の形成予定領域以外の領域に、フォトレジスト膜22を形成する。これにより、庇マスク20の形状を決める。
続いて、図1(C)に示したように、このフォトレジスト膜22をマスクとしたドライエッチングにより、マスク層21のフォトレジスト膜22に覆われていない部分を選択的に除去する。これにより、半導体層12の形成予定領域以外の領域を覆うと共にフッ酸に対するエッチング速度が成長面11Aに近いほど大きいマスク層21を形成する。このとき、半導体層12の形成予定領域では、窒化シリコンよりなる第2層21Bを完全に除去しておく必要がある。そののち、同じく図1(C)に示したように、フォトレジスト膜22を除去する。
半導体層12の形成予定領域以外の領域にマスク層21を形成したのち、図3(A)に示したように、フッ酸を用いてマスク層21をエッチングする。これにより、二酸化シリコンよりなる第1層21Aのみが選択的にエッチングされ、第2層21Bを笠とした庇マスク20が形成される。
庇マスク20を形成したのち、図3(B)に示したように、庇マスク20が形成された成長面11A上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition ;有機金属化学気相成長)法により、例えば厚みが50nmのアルミニウムを含有する半導体、例えばAlAsよりなる半導体層12を形成する。基板11の温度は例えば700℃とする。このとき、本実施の形態では、庇マスク20の幅が成長面11Aに近いほど狭くなっているので、庇マスク20の下には半導体層12が形成されにくくなる。よって、半導体層12と庇マスク20とが接触または連続してしまうことが防止され、半導体層12のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、半導体層12の厚みが庇マスク20よりも十分に薄いので、庇マスク20の除去が容易になる。
更に、庇マスク20上は温度が低くなるので、庇マスク20上に到達したAlAsは多結晶の堆積物12Aとして堆積し、AlAsが庇マスク20上を移動して半導体層12のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層12のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層12を形成した場合に半導体層12のマスクエッジ付近で組成がずれたりすることなどが抑制され、良質な半導体層12が形成される。
半導体層12を形成したのち、同じく図3(B)に示したように、庇マスク20が形成された成長面11A上に、例えばMOCVD法により、被覆層13を形成する。被覆層13は、半導体層12が大気にさらされないように保護するためのものであり、例えば、厚みを約10nmとし、アルミニウムを含まない材料、例えばGaAsにより構成する。このときも、庇マスク20の幅が成長面11Aに近いほど狭くなっているので、被覆層13は庇マスク20の下には形成されにくくなり、半導体層12の表面および側面が被覆層13で覆われる。なお、庇マスク20上に供給されたGaAsは多結晶となって庇マスク20上に堆積する。
半導体層12および被覆層13を順に形成したのち、図3(C)に示したように、フッ酸をエッチャントとして用い、庇マスク20をその上の堆積物12Aと共に除去する。これにより、成長面11A上に半導体層12が選択的に形成されると共に、半導体層12の表面および側面に被覆層13が選択的に形成される。
このように本実施の形態では、庇マスク20の幅を成長面11Aに近いほど狭くするようにしたので、半導体層12と庇マスク20とが接触または連続してしまうことを防止し、半導体層12のマスクエッジ付近での異常成長や結晶欠陥の発生を抑制することができる。また、半導体層12の厚みを庇マスク20よりも十分に薄くすれば、庇マスク20を容易に除去することができる。よって、アルミニウムを含む材料など従来選択成長が難しかった材料を用いても、容易に選択成長を行うことができる。
更に、庇マスク20の形状を決めれば、ほぼその形状通りに半導体層12を形成することができ、いろいろな形状の半導体層12を選択成長させることができる。加えて、従来選択成長が可能であった材料についても、選択成長条件を合わせなくてもよくなり、簡単な工程で選択成長を行うことができる。更にまた、庇マスク20上は温度が低くなるので、庇マスク20上に到達したAlAsは多結晶の堆積物12Aとして堆積し、AlAsが庇マスク20上を移動して半導体層12のマスクエッジ付近に取り込まれることがなくなる。よって、半導体層12のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、多元混晶よりなる半導体層12を形成した場合に半導体層12の端部で組成がずれたりすることなどを抑制し、良質な半導体層12を形成することができる。
加えて、通常のマスク層を用いた選択成長はMOCVD法で行うことが多いが、本実施の形態では、MOCVD法に限らずMBE(Molecular Beam Epitaxy;分子線エピタキシ)法により半導体層12を形成することも可能となる。
なお、本実施の形態では、マスク層21の構成材料として窒化シリコンまたは二酸化シリコンを用いた場合について説明したが、マスク層21はこれら以外の多結晶材料または等方性のエッチング特性を有する材料により構成してもよい。
また、本実施の形態ではマスク層21を第1層21Aと第2層21Bとの2層構造とした場合について説明したが、3層以上の多層構造としてもよい。
更に、マスク層21を窒化シリコンにより構成すると共に、窒化シリコンの成長温度を制御することによりマスク層21のフッ酸に対するエッチング速度を制御する場合には、本実施の形態のように窒化シリコンの成長温度を3段階以上の多段階に変化させて3層以上の多層構造としてもよい。あるいは、窒化シリコンの成長温度を、成長初期は150℃程度とし、徐々に変化させるようにしてもよい。この場合、温度の変化方法により庇マスク20の形状を自由に変化させることが可能である。
(第2の実施の形態:VCSELの製造方法)
まず、図4ないし図7を参照して、本発明の第2の実施の形態に係るVCSELの製造方法について説明する。この製造方法は、活性層を例えばGaInNAs混晶により構成し、発振波長λを1.2μm以上とした通信用などに用いられるVCSELを製造するものであり、電流狭窄用の酸化層を上記第1の実施の形態の半導体層の製造方法により選択的に形成するようにしている。なお、第1の実施の形態と製造工程が重複する部分については、図1および図3を参照して説明する。
まず、図4ないし図7を参照して、本発明の第2の実施の形態に係るVCSELの製造方法について説明する。この製造方法は、活性層を例えばGaInNAs混晶により構成し、発振波長λを1.2μm以上とした通信用などに用いられるVCSELを製造するものであり、電流狭窄用の酸化層を上記第1の実施の形態の半導体層の製造方法により選択的に形成するようにしている。なお、第1の実施の形態と製造工程が重複する部分については、図1および図3を参照して説明する。
まず、図4(A)に示したように、例えば、基板31としてケイ素(Si)あるいはセレン(Se)などのn型不純物を添加したn型GaAs(100)基板を用意し、この基板31上に、例えばMOCVD法により、n型多層反射膜32を形成する。n型多層反射膜32としては、例えば、ケイ素あるいはセレンなどのn型不純物を添加した厚み84nmのn型Al0.9 Ga0.1 As混晶層と、厚み20nmのグレーデッド層と、ケイ素あるいはセレンなどのn型不純物を添加した厚み67nmのn型GaAs層とを、交互にこの順で例えば35組積層したDBR(Distributed Bragg Reflector ;分布型ブラッグ反射)ミラーを形成する。なお、n型多層反射膜32の界面には、低抵抗化のため、厚みが約20nmであり、組成を線形に変化させたリニアグレーデッド層(図示せず)を設ける。
次いで、同じく図4(A)に示したように、n型多層反射膜32上に、例えば、不純物を含まないGaAsよりなる第1ガイド層33,活性層34および不純物を含まないGaAsよりなる第2ガイド層35を順に形成する。活性層34は、例えば、井戸層の間に障壁層を設けた3QW(Quantum Well;量子井戸)構造とする。各井戸層は、例えば、厚みを8nmとし、GaInNAs混晶により構成する。各障壁層は、例えば、厚みを18nmとし、GaAsにより構成する。なお、n型多層反射膜32,第1ガイド層33,活性層34および第2ガイド層35は、本発明の「第1半導体積層構造」の一具体例に対応する。
続いて、第1の実施の形態の方法により、第2ガイド層35上の成長面41A上に、電流狭窄用の酸化層44(図7参照)を形成するための未酸化層42(図5(A)参照)と、この未酸化層42を保護するための被覆層43を順に形成する。
すなわち、図1(A)に示した工程により、第1の実施の形態と同様にして、第2ガイド層35上の成長面41A上に、第1層21Aおよび第2層21Bからなるマスク層21を形成すると共に、第1層21Aのフッ酸に対するエッチング速度を第2層21Bよりも大きくする。
次いで、図1(B)に示した工程により、第1の実施の形態と同様にして、マスク層21上に、未酸化層42の形成予定領域以外の領域に、フォトレジスト膜22を形成する。本実施の形態では、例えば庇マスク20が直径10μmの円形となるようにフォトレジスト膜22を形成する。なお、庇マスク20の形状は、円形の外、四角形、ストライプ状など自由に決定することができ、これにより未酸化層42の形状も庇マスク20の形状に応じて自由に変化させることが可能である。
続いて、図1(C)に示した工程により、第1の実施の形態と同様にして、フォトレジスト膜22をマスクとしたドライエッチングにより、マスク層21のフォトレジスト膜22に覆われていない部分を選択的に除去する。これにより、未酸化層42の形成予定領域以外の領域を覆うと共にフッ酸に対するエッチング速度が成長面41Aに近いほど大きいマスク層21を形成する。
そののち、図3(A)に示した工程により、第1の実施の形態と同様にして、フッ酸を用いてマスク層21をエッチングする。これにより、図4(B)に示したように、成長面41A上に庇マスク20が形成される。
庇マスク20を形成したのち、図3(B)に示した工程により、第1の実施の形態と同様にして、図5(A)に示したように、庇マスク20が形成された成長面41A上に、例えばMOCVD法により、例えば厚みが40nmのアルミニウムを含有する半導体、例えばAlAsよりなる未酸化層42を形成する。このとき、本実施の形態では、庇マスク20の幅が成長面41Aに近いほど狭くなっているので、庇マスク20の下には未酸化層42が形成されにくくなる。よって、未酸化層42と庇マスク20とが接触または連続してしまうことが防止され、未酸化層42のマスクエッジ付近での異常成長や結晶欠陥の発生が抑制される。また、未酸化層42の厚みが庇マスク20よりも十分に薄いので、庇マスク20の除去が容易になる。
更に、庇マスク20上は温度が低くなるので、庇マスク20上に到達したAlAsは多結晶の堆積物42Aとして堆積し、AlAsが庇マスク20上を移動して未酸化層42のマスクエッジ付近に取り込まれることがなくなる。よって、未酸化層42のマスクエッジ付近において異常成長が起こって結晶欠陥が発生したり、AlGaAs混晶などの多元混晶よりなる未酸化層を形成した場合に未酸化層42のマスクエッジ付近で組成がずれたりすることなどが抑制され、良質な未酸化層42が形成される。
未酸化層42を形成したのち、同じく図3(B)に示した工程により、第1の実施の形態と同様にして、同じく図5(A)に示したように、庇マスク20が形成された成長面41A上に、例えばMOCVD法により、被覆層43を形成する。被覆層43は、未酸化層42が大気にさらされないように保護するためのものであり、アルミニウムを含まない材料、例えばGaAsにより構成する。このときも、庇マスク20の幅が成長面41Aに近いほど狭くなっているので、被覆層43は庇マスク20の下には形成されにくくなり、未酸化層42の表面および側面が被覆層43で覆われる。被覆層43の厚みは、未酸化層42と同程度、例えば40nmとすることが好ましい。ガリウム(Ga)原子のマイグレーション長が長いので未酸化層42の表面および側面の全体を覆うことができ、未酸化層42を大気にさらさないように確実に保護することができるからである。なお、庇マスク20上に供給されたGaAsは多結晶となって庇マスク20上に堆積する。
未酸化層42および被覆層43を順に形成したのち、図3(C)に示した工程により、第1の実施の形態と同様にして、図5(B)に示したように、フッ酸をエッチャントとして用い、庇マスク20をその上の堆積物42Aと共に除去する。これにより、成長面41A上に未酸化層42が選択的に形成されると共に、未酸化層42の表面および側面に被覆層43が選択的に形成される。
庇マスク20を除去したのち、図6(A)に示したように、被覆層43および第2ガイド層35の上に、第3ガイド層36,p型多層反射膜37およびキャップ層38を順に形成する。第3ガイド層36は、例えば不純物を含まないGaAsにより構成する。p型多層反射膜37としては、例えば、炭素(C)などのp型不純物を添加した厚み約85nmのp型Al0.9 Ga0.1 As混晶層と、厚み20nmのグレーデッド層と、炭素(C)などのp型不純物を添加した厚み約70nmのp型GaAs層とを、交互にこの順で例えば28組積層したDBRミラーを形成する。キャップ層38は、例えば、亜鉛(Zn)などのp型不純物を添加したp型GaAsにより構成し、その厚みは例えば発振波長λの4分の3、すなわち約79nmとする。なお、第3ガイド層36,p型多層反射膜37およびキャップ層38は、本発明の「第2半導体積層構造」の一具体例に対応する。
以上のn型多層反射膜32ないしキャップ層38は、基板31にオフ角をつけて形成することが好ましい。長波化しやすくなるからである。このオフ角は、例えば15°以下とすることが好ましい。
キャップ層38を形成したのち、図6(B)に示したように、例えばドライエッチングにより、第1ガイド層33,活性層34,第2ガイド層35,未酸化層42,被覆層43,第3ガイド層36,p型多層反射膜37およびキャップ層38を選択的に除去し、例えば直径約40μmの円柱状とする。
第1ガイド層33ないしキャップ層38を選択的に除去したのち、図7に示したように、水蒸気中で例えば約400℃に加熱することにより未酸化層42を酸化させる。これにより、酸化アルミニウム(AlOx )よりなる電流狭窄用の酸化層44が形成されると共に、酸化層44の中央に電流通路となるアパーチャ44Aが形成される。このとき、未酸化層42は庇マスク20を用いて選択的に形成されているので、未酸化層42と被覆層43との境界で酸化が自動的に停止する。よって、シングルモード動作を実現するためにアパーチャ44Aの寸法を10μm以下と小さくした場合でも、酸化層44の幅を容易かつ正確に制御し、製造歩留りを向上させることができる。また、アパーチャ44Aの形状に異方性が生じることが抑制され、活性層34の発光部近傍にかかる不均一な歪みを低減して信頼性を高めることができる。更に、アパーチャ44Aには、GaAsよりなる被覆層43および第3ガイド層36が形成されているので、従来の酸化狭窄型VCSELのようにアパーチャにΔEvの大きなAlAs層を用いなくてもよくなる。よって、活性層34近傍での抵抗を低減し、活性層34近傍の発熱を抑制することができる。
酸化層44を形成したのち、同じく図7に示したように、基板41の全面にわたって、例えば蒸着法により、例えば二酸化シリコンよりなる絶縁膜39を形成し、例えばフォトリソグラフィおよびエッチングにより絶縁膜39を選択的に除去して、キャップ層38上に開口を形成する。
絶縁膜39に開口を形成したのち、基板41の上全面に、例えば真空蒸着法によりチタン,白金および金を順次積層し、合金化して、p側電極51を形成する。p側電極51を形成したのち、基板41を例えば200μm程度の厚さとなるように研削し、p側電極51と同様にして、基板41の裏側の全面に、例えば真空蒸着法により金,AuGeおよび金を順次積層し、合金化してn側電極52を形成する。n側電極52およびp側電極51を形成したのち、基板41を所定の大きさに整え、ダイボンディングおよびワイヤボンディング(いずれも図示せず)を行う。これにより、本実施の形態のVCSELが完成する。
なお、この製造方法により、成長面41A上に、厚み1μmの二酸化シリコン(SiO2 )よりなる第1層21Aおよび厚み100nmの窒化シリコン(SiN)よりなる第2層21Bの2層構造を有し、直径10μmの円形の庇マスク20を形成し、この庇マスク20を用いて厚み40nmのAlAsよりなる未酸化層42および厚み40nmのGaAsよりなる被覆層43を選択的に形成し、未酸化層42を酸化させることにより酸化層44を実際に作製し、得られた酸化層44について赤外顕微鏡およびSEM(Scanning Electron Microscope);走査型電子顕微鏡)によりアパーチャ44Aの形状を調べたところ、基板31内全域において、ばらつきがほとんど無く、直径9μmのアパーチャ44Aを形成することができた。
このように本実施の形態に係るVCSELの製造方法によれば、活性層34上に、アルミニウムを含む未酸化層42を選択的に形成したのち未酸化層42を被覆層43で覆うようにしたので、従来のようにエッチングにより未酸化層42を選択的に除去する方法とは異なり、未酸化層42が大気にさらされることがなく、結晶欠陥の発生を抑制し、不純物の混入をなくして信頼性を向上させることができる。また、シングルモード動作を実現するためにアパーチャ44Aの寸法を10μm以下と小さくした場合でも、アパーチャ44Aの寸法を正確に制御することができ、製造歩留りを高めることができる。また、未酸化層42の酸化を自動停止させることができ、アパーチャ44Aの形状に異方性が生じることを抑制し、活性層34の発光部近傍にかかる不均一な歪みを低減して信頼性の良いVCSELを製造することができる。
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。例えば、上記第2の実施の形態では、未酸化層42をAlAsにより構成し、酸化層44を酸化アルミニウムにより構成した場合について説明したが、未酸化層42および酸化層44の構成材料はこれらに限られない。例えば、未酸化層42をAlGaAs混晶により構成し、酸化層をAlGaOx により構成してもよい。
例えば、上記第1の実施の形態では、半導体層12としてAlAs層を形成する場合について説明したが、半導体層として窒素を含有する半導体層を形成することもできる。この場合、半導体発光素子への応用としては、例えば、窒素を含む活性層を上記第1の実施の形態の方法で形成することにより歪みを低減することが考えられる。
例えば、上記第2の実施の形態では、活性層を例えばGaInNAs混晶により構成し、発振波長λを1.2μm以上とした通信用などに用いられるVCSELを製造する場合について説明したが、活性層34の構成材料としては、3B族元素のうちの少なくともガリウム(Ga)と5B族元素のうちの少なくともヒ素(As)および窒素(N)とを含むGaAs系III−V族化合物半導体を用い、発振波長λを1.2μm以上とするようにしてもよい。例えば、活性層34をGaInNAsSb混晶またはGaAsSbN混晶により構成し、発振波長を1.2μm以上とするようにしてもよい。また、例えば、活性層34をGaAsにより構成し、発振波長を850μm帯とするようにしてもよい。
更に、例えば、上記実施の形態では、VCSELの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
加えて、例えば、本発明は、第2の実施の形態で説明したようなVCSELのみならず、端面発光型の半導体レーザにも適用可能である。その場合、例えば、庇マスク20をストライプ状に形成すればよい。
本発明による半導体層の製造方法は、第2の実施の形態で説明したVCSELの外、例えば自己整合型(SAS;Self Aligned Structure)半導体レーザなどに適用可能である。
本発明による半導体発光素子の製造方法は、例えば、光ファイバ通信あるいは光配線の光源などとして用いられる通信用レーザの製造に好適である。
11,31…基板、11A,41A…成長面、12…半導体層、13…被覆層、20…庇マスク、21…マスク層、21A…第1層、21B…第2層、22…フォトレジスト膜、32…n型多層反射膜、33…第1ガイド層、34…活性層、35…第2ガイド層、42…未酸化層、43…被覆層、36…第3ガイド層、37…p型多層反射膜、38…キャップ層、44…酸化層、39…絶縁膜、51…p側電極、52…n側電極
Claims (18)
- 半導体層を形成するための成長面上に、半導体層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が前記成長面に近いほど大きいマスク層を形成する工程と、
前記マスク層を前記エッチャントを用いてエッチングすることにより、前記成長面に近いほど幅の狭い庇マスクを形成する工程と、
前記庇マスクが形成された成長面上に半導体層を形成する工程と
を含むことを特徴とする半導体層の製造方法。 - 前記半導体層を形成する工程ののち、前記エッチャントを用いて前記庇マスクを前記庇マスク上の堆積物と共に除去する工程を含む
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記マスク層を多結晶材料により構成する
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記マスク層を、等方性のエッチング特性を有する材料により構成する
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記エッチャントとしてフッ素を含有するものを用い、
前記マスク層を、二酸化シリコン(SiO2 )よりなる第1層と、前記エッチャントに対して耐エッチング性を有する窒化シリコン(SiN)よりなる第2層とを前記成長面側から順に積層した構造とする
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記エッチャントとしてフッ素を含有するものを用い、
前記マスク層を、250℃未満の温度で形成された窒化シリコン(SiN)よりなる第1層と、250℃以上の温度で形成された窒化シリコン(SiN)よりなる第2層とを前記成長面側から順に積層した構造とする
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記半導体層を、アルミニウムを含有する材料により構成する
ことを特徴とする請求項1記載の半導体層の製造方法。 - 前記半導体層を、窒素を含有する材料により構成する
ことを特徴とする請求項1記載の半導体層の製造方法。 - 基板上に、活性層を含む第1半導体積層構造を形成する工程と、
前記第1半導体積層構造上の成長面上に、電流狭窄用の酸化層を形成するための未酸化層の形成予定領域以外の領域を覆うと共に同一のエッチャントに対するエッチング速度が前記成長面に近いほど大きいマスク層を形成する工程と、
前記マスク層を前記エッチャントを用いてエッチングすることにより、前記成長面に近いほど幅の狭い庇マスクを形成する工程と、
前記庇マスクが形成された成長面上に前記未酸化層および前記未酸化層を保護するための被覆層を順に形成する工程と、
前記エッチャントを用いて前記庇マスクを前記庇マスク上の堆積物と共に除去する工程と、
前記被覆層上に、第2半導体積層構造を形成する工程と、
前記未酸化層を酸化させることにより電流狭窄用の酸化層を形成する工程と
を含むことを特徴とする半導体発光素子の製造方法。 - 前記未酸化層をAlAsにより構成する
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記活性層を、3B族元素のうちの少なくともガリウム(Ga)と5B族元素のうちの少なくともヒ素(As)および窒素(N)とを含むIII−V族化合物半導体により構成し、発振波長を1.2μm以上とする
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記活性層をGaInNAs混晶により構成し、発振波長を1.2μm以上とする
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記活性層をGaInNAsSb混晶により構成し、発振波長を1.2μm以上とする
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記活性層をGaAsSbN混晶により構成し、発振波長を1.2μm以上とする
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記活性層をGaAsにより構成し、発振波長を850μm帯とする
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記第1半導体積層構造、前記未酸化層、前記被覆層および前記第2半導体積層構造を、有機金属気相成長法により形成する
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記基板としてGaAs(100)基板を用い、前記基板にオフ角をつけて前記第1半導体積層構造、前記未酸化層、前記被覆層および前記第2半導体積層構造を形成する
ことを特徴とする請求項9記載の半導体発光素子の製造方法。 - 前記第1半導体積層構造は第1導電型多層反射膜および前記活性層を含み、前記第2半導体積層構造は第2導電型多層反射膜を含む
ことを特徴とする請求項9記載の半導体発光素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004166963A JP2005347609A (ja) | 2004-06-04 | 2004-06-04 | 半導体層の製造方法および半導体発光素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004166963A JP2005347609A (ja) | 2004-06-04 | 2004-06-04 | 半導体層の製造方法および半導体発光素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005347609A true JP2005347609A (ja) | 2005-12-15 |
Family
ID=35499676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004166963A Pending JP2005347609A (ja) | 2004-06-04 | 2004-06-04 | 半導体層の製造方法および半導体発光素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005347609A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270790A (ja) * | 2007-03-26 | 2008-11-06 | Furukawa Electric Co Ltd:The | 半導体デバイスの製造方法 |
JP2009266766A (ja) * | 2008-04-30 | 2009-11-12 | Dainippon Screen Mfg Co Ltd | テープ貼付装置、塗布システムおよびマスキングテープ |
US8956936B2 (en) | 2011-10-31 | 2015-02-17 | Samsung Electronics Co., Ltd. | Method of forming group III-V material layer, semiconductor device including the group III-V material layer, and method of manufacturing the semiconductor layer |
WO2023037581A1 (ja) * | 2021-09-13 | 2023-03-16 | ソニーグループ株式会社 | 面発光レーザ |
-
2004
- 2004-06-04 JP JP2004166963A patent/JP2005347609A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270790A (ja) * | 2007-03-26 | 2008-11-06 | Furukawa Electric Co Ltd:The | 半導体デバイスの製造方法 |
JP2009266766A (ja) * | 2008-04-30 | 2009-11-12 | Dainippon Screen Mfg Co Ltd | テープ貼付装置、塗布システムおよびマスキングテープ |
US8956936B2 (en) | 2011-10-31 | 2015-02-17 | Samsung Electronics Co., Ltd. | Method of forming group III-V material layer, semiconductor device including the group III-V material layer, and method of manufacturing the semiconductor layer |
WO2023037581A1 (ja) * | 2021-09-13 | 2023-03-16 | ソニーグループ株式会社 | 面発光レーザ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6160833A (en) | Blue vertical cavity surface emitting laser | |
US11133652B2 (en) | Optical devices and methods of manufacture and operation | |
US5416044A (en) | Method for producing a surface-emitting laser | |
CN109687285B (zh) | 垂直腔表面发射激光器薄晶片弯曲控制 | |
US6233267B1 (en) | Blue/ultraviolet/green vertical cavity surface emitting laser employing lateral edge overgrowth (LEO) technique | |
US6661823B1 (en) | Vertical resonator type surface light emitting semiconductor laser device and fabrication method thereof | |
US20070120206A1 (en) | Semiconductor optical device having current-confined structure | |
EP3336981B1 (en) | Semiconductor multilayer film reflecting mirror, vertical cavity light-emitting element using the reflecting mirror, and methods for manufacturing the reflecting mirror and the element | |
JP2006032964A (ja) | 空隙および保護被覆層を備えているvcsel | |
JP4313628B2 (ja) | 半導体レーザおよびその製造方法 | |
JP2007524253A (ja) | 半導体デバイスの酸化物に起因する欠陥を低減するための歪み補償構造 | |
JP2003133640A (ja) | 面発光半導体レーザ素子 | |
JP2014508420A (ja) | 半導体量子カスケードレーザのファセットに隣接するp型分離領域 | |
JP2014509084A (ja) | p型分離領域を有する多段量子カスケードレーザ | |
JP2001156404A (ja) | インナーストライプレーザダイオード構造及び製造方法 | |
EP1734625A1 (en) | Single epitaxial lateral overgrowth transverse p-n junction nitride semiconductor laser | |
US7459719B2 (en) | Superlattice optical semiconductor device where each barrier layer has high content of group III elements in center portion and low content near well layer | |
US8183649B2 (en) | Buried aperture nitride light-emitting device | |
JP4876428B2 (ja) | 半導体発光素子 | |
JP2000022282A (ja) | 面発光型発光素子及びその製造方法 | |
JP2005347609A (ja) | 半導体層の製造方法および半導体発光素子の製造方法 | |
JP2021009895A (ja) | 面発光レーザ | |
US20070127533A1 (en) | Long-wavelength vertical cavity surface emitting lasers having oxide aperture and method for manufacturing the same | |
KR101013422B1 (ko) | 면발광형 반도체 레이저소자 및 그 제조방법 | |
JP2001160658A (ja) | 半導体装置およびその製造方法 |