JP2001160658A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001160658A JP2001160658A JP34276899A JP34276899A JP2001160658A JP 2001160658 A JP2001160658 A JP 2001160658A JP 34276899 A JP34276899 A JP 34276899A JP 34276899 A JP34276899 A JP 34276899A JP 2001160658 A JP2001160658 A JP 2001160658A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- iii
- group
- gradually
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】 半導体基板上に成長したアルミニウムを含む
層を選択的に酸化させる場合、酸化後、膜の体積が収縮
することによって界面に生じる亀裂の問題を解決する。 【解決手段】 半導体基板１０１上にアルミニウム含有
半導体層１０２を、アルミニウム組成が徐々に上昇しそ
の後徐々に低下するように形成する（ａ）。あるいは、
そのアルミニウムを含む層の結晶成長時、III族原料の
モル数に対するＶ族原料のモル数を成長方向に沿って徐
々に変化する様に積層する。パターニングし（ｂ）、側
面より酸化する（ｃ）。 【効果】 酸化後、酸化部分から非酸化部分まで酸化の
程度が連続的に変わる。これにより、酸化による応力が
広い範囲に分散され亀裂の発生が抑制される。
層を選択的に酸化させる場合、酸化後、膜の体積が収縮
することによって界面に生じる亀裂の問題を解決する。 【解決手段】 半導体基板１０１上にアルミニウム含有
半導体層１０２を、アルミニウム組成が徐々に上昇しそ
の後徐々に低下するように形成する（ａ）。あるいは、
そのアルミニウムを含む層の結晶成長時、III族原料の
モル数に対するＶ族原料のモル数を成長方向に沿って徐
々に変化する様に積層する。パターニングし（ｂ）、側
面より酸化する（ｃ）。 【効果】 酸化後、酸化部分から非酸化部分まで酸化の
程度が連続的に変わる。これにより、酸化による応力が
広い範囲に分散され亀裂の発生が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に化合物半導体の素子に対する
電流狭窄手段や光分布制限手段として用いられる酸化物
層を有する半導体装置およびその製造方法に関するもの
である。
その製造方法に関し、特に化合物半導体の素子に対する
電流狭窄手段や光分布制限手段として用いられる酸化物
層を有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】化合物半導体によって作られる光電子素
子は電流や光などを局所的に制限する構造を用いること
によってその動作特性が改善され、より高性能なあるい
は新機能を持つデバイスを実現することができる。例え
ば、半導体レーザは電流の経路を空間的に制限する電流
狭窄構造を設け、活性層の電流密度を高めることにより
低い動作電流でレーザ発振が得られる。一般的にこのよ
うな電流狭窄構造は電流制限層となるｐｎｐｎサイリス
タ構造あるいは高抵抗層を選択的に成長させるか、ある
いは、全面成長させた後その一部を電流経路部としてエ
ッチングすることによって形成される。
子は電流や光などを局所的に制限する構造を用いること
によってその動作特性が改善され、より高性能なあるい
は新機能を持つデバイスを実現することができる。例え
ば、半導体レーザは電流の経路を空間的に制限する電流
狭窄構造を設け、活性層の電流密度を高めることにより
低い動作電流でレーザ発振が得られる。一般的にこのよ
うな電流狭窄構造は電流制限層となるｐｎｐｎサイリス
タ構造あるいは高抵抗層を選択的に成長させるか、ある
いは、全面成長させた後その一部を電流経路部としてエ
ッチングすることによって形成される。
【０００３】しかしながら、このような手法では数回の
結晶成長工程や複雑な作製工程が必要となりコスト高に
なる。このため、大量生産や低価格化などの観点から、
高品質な特性を持ちながらより簡単な工程で作製できる
素子構造が求められている。而して、半導体レーザの電
流制限層として絶縁膜を用いた構造では単一層の薄膜で
も十分な耐圧が得られる。そのため、素子構造の簡単化
と製造工程の簡素化が実現でき、歩留まりの向上と共に
高出力化も期待できる。このようなメリットが得られる
ことから、絶縁膜としてアルミニウムを含む層（ＡｌＩ
ｎＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ等）を選択的に酸化さ
せた酸化膜を用いる電流狭窄構造が提案され、試みられ
ている。
結晶成長工程や複雑な作製工程が必要となりコスト高に
なる。このため、大量生産や低価格化などの観点から、
高品質な特性を持ちながらより簡単な工程で作製できる
素子構造が求められている。而して、半導体レーザの電
流制限層として絶縁膜を用いた構造では単一層の薄膜で
も十分な耐圧が得られる。そのため、素子構造の簡単化
と製造工程の簡素化が実現でき、歩留まりの向上と共に
高出力化も期待できる。このようなメリットが得られる
ことから、絶縁膜としてアルミニウムを含む層（ＡｌＩ
ｎＡｓ、ＡｌＧａＡｓ、ＡｌＡｓ等）を選択的に酸化さ
せた酸化膜を用いる電流狭窄構造が提案され、試みられ
ている。
【０００４】N．Iwaiらは「1999 International Confer
ence on Indium Phosphide and Related Materials, Co
nference Proceedings, pp.219-222」に記載されている
ように、ＩｎＰ基板上に上下にＩｎＰ層で挟まれたＩｎ
ＡｌＡｓ層および活性層を順次積層した後リッジ型にエ
ッチングし、水蒸気雰囲気中の熱処理を行なうことによ
って横方向からＡｌＩｎＡｓ層を選択的に酸化させ電流
制限層を設ける構造のレーザを作製している。また、
Y．Hayashiらは「Electronics Letters, Vol.31pp.560-
561(1995)」に記載されているように、ＧａＡｓ基板上
にＡｌＡｓとＧａＡｓを交互に積層したブラッグ反射鏡
を持つ構造を作製し横方向からＡｌＡｓ層の一部を選択
的に酸化させ電流制限層を設けた構造の面発光レーザを
作製している。
ence on Indium Phosphide and Related Materials, Co
nference Proceedings, pp.219-222」に記載されている
ように、ＩｎＰ基板上に上下にＩｎＰ層で挟まれたＩｎ
ＡｌＡｓ層および活性層を順次積層した後リッジ型にエ
ッチングし、水蒸気雰囲気中の熱処理を行なうことによ
って横方向からＡｌＩｎＡｓ層を選択的に酸化させ電流
制限層を設ける構造のレーザを作製している。また、
Y．Hayashiらは「Electronics Letters, Vol.31pp.560-
561(1995)」に記載されているように、ＧａＡｓ基板上
にＡｌＡｓとＧａＡｓを交互に積層したブラッグ反射鏡
を持つ構造を作製し横方向からＡｌＡｓ層の一部を選択
的に酸化させ電流制限層を設けた構造の面発光レーザを
作製している。
【０００５】
【発明が解決しようとする課題】半導体基板上に成長さ
せたアルミニウムを含む層（ＡｌＩｎＡｓ、ＡｌＧａＡ
ｓ、ＡｌＡｓ等）を選択的に酸化させる場合、H. Gebre
tsadikらにより「Applied Physics Letters, Vol.72,N
o.2 pp.135-137 (1998)」にて指摘されているように、
膜が剥離する問題が起こる。これは、酸化後にアルミニ
ウムを含む層の体積が収縮するためである。特に、酸化
に寄与するアルミニウム組成の分布が急峻な構造におい
ては膜の体積収縮による応力が界面に集中し、界面にお
いて亀裂が容易に発生する。本発明の課題は上記の問題
点を解決することであって、その目的は、界面における
酸化後の亀裂の発生を抑制しうるようにすることであ
り、このことにより、選択的に酸化させた層を利用して
電流や光などを空間的に制限する構造をより信頼性高く
提供できるようにしようとするものである。
せたアルミニウムを含む層（ＡｌＩｎＡｓ、ＡｌＧａＡ
ｓ、ＡｌＡｓ等）を選択的に酸化させる場合、H. Gebre
tsadikらにより「Applied Physics Letters, Vol.72,N
o.2 pp.135-137 (1998)」にて指摘されているように、
膜が剥離する問題が起こる。これは、酸化後にアルミニ
ウムを含む層の体積が収縮するためである。特に、酸化
に寄与するアルミニウム組成の分布が急峻な構造におい
ては膜の体積収縮による応力が界面に集中し、界面にお
いて亀裂が容易に発生する。本発明の課題は上記の問題
点を解決することであって、その目的は、界面における
酸化後の亀裂の発生を抑制しうるようにすることであ
り、このことにより、選択的に酸化させた層を利用して
電流や光などを空間的に制限する構造をより信頼性高く
提供できるようにしようとするものである。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上にアルミニウムを含
むIII −Ｖ族半導体層が形成され、前記III −Ｖ族半導
体層の少なくとも一部が酸化されているものであって、
前記III −Ｖ族半導体層が、 アルミニウム組成比が徐々に若しくは段階的に高く
なるように形成されている、 アルミニウム組成比が徐々に若しくは段階的に高く
なりその後徐々に若しくは段階的に低くなるように形成
されている、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇す
るように形成されている、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇し
その後Ｖ族元素空孔密度が徐々に若しくは段階的に低下
するように形成されている、の中の何れかであることを
特徴とする半導体装置、が提供される。そして、好まし
くは、前記III −Ｖ族半導体層が、活性層を含んでスト
ライプ状にまたは円形（ないし多角形）状に形成された
半導体メサを囲んでその側面に形成される。
め、本発明によれば、半導体基板上にアルミニウムを含
むIII −Ｖ族半導体層が形成され、前記III −Ｖ族半導
体層の少なくとも一部が酸化されているものであって、
前記III −Ｖ族半導体層が、 アルミニウム組成比が徐々に若しくは段階的に高く
なるように形成されている、 アルミニウム組成比が徐々に若しくは段階的に高く
なりその後徐々に若しくは段階的に低くなるように形成
されている、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇す
るように形成されている、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇し
その後Ｖ族元素空孔密度が徐々に若しくは段階的に低下
するように形成されている、の中の何れかであることを
特徴とする半導体装置、が提供される。そして、好まし
くは、前記III −Ｖ族半導体層が、活性層を含んでスト
ライプ状にまたは円形（ないし多角形）状に形成された
半導体メサを囲んでその側面に形成される。
【０００７】また、上記の目的を達成するため、本発明
によれば、（１）半導体基板上にアルミニウムを含むII
I −Ｖ族半導体層を形成する工程と、（２）前記III −
Ｖ族半導体層をパターニングする工程と、（３）パター
ニングされた前記III −Ｖ族半導体層を側面より酸化す
る工程と、を含み、前記第（１）の工程においては、前
記前記III −Ｖ族半導体層を、 アルミニウム組成比が徐々に若しくは段階的に高くな
るように形成する、 アルミニウム組成比が徐々に若しくは段階的に高くな
りその後徐々に若しくは段階的に低くなるように形成す
る、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇する
ように形成する、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇しそ
の後Ｖ族元素空孔密度が徐々に若しくは段階的に低下す
るように形成する、の中の何れかの条件により形成する
ことを特徴とする半導体装置の製造方法、が提供され
る。
によれば、（１）半導体基板上にアルミニウムを含むII
I −Ｖ族半導体層を形成する工程と、（２）前記III −
Ｖ族半導体層をパターニングする工程と、（３）パター
ニングされた前記III −Ｖ族半導体層を側面より酸化す
る工程と、を含み、前記第（１）の工程においては、前
記前記III −Ｖ族半導体層を、 アルミニウム組成比が徐々に若しくは段階的に高くな
るように形成する、 アルミニウム組成比が徐々に若しくは段階的に高くな
りその後徐々に若しくは段階的に低くなるように形成す
る、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇する
ように形成する、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇しそ
の後Ｖ族元素空孔密度が徐々に若しくは段階的に低下す
るように形成する、の中の何れかの条件により形成する
ことを特徴とする半導体装置の製造方法、が提供され
る。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を示す工程順の断面図である。図１（ａ）に示される
ように、ＧａＡｓ、ＩｎＰなどからなる化合物半導体基
板１０１上に、アルミニウム含有III −Ｖ族半導体層１
０２をエピタキシャル成長させる。このアルミニウム含
有III −Ｖ族半導体層１０２は、最下層において半導体
基板と格子定数が近くなされかつアルミニウムの組成比
がこの半導体層中の最低になされる。そして、成長につ
れてアルミニウム組成比は徐々に高くなされ、層の中央
部付近で最大となされた後、徐々に低下せしめられ最上
層において再び組成比は最低に戻される。その上に、II
I −Ｖ族半導体層１０２の最上層部分と格子整合された
キャップ層１０３がエピタキシャル成長される。
て図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形
態を示す工程順の断面図である。図１（ａ）に示される
ように、ＧａＡｓ、ＩｎＰなどからなる化合物半導体基
板１０１上に、アルミニウム含有III −Ｖ族半導体層１
０２をエピタキシャル成長させる。このアルミニウム含
有III −Ｖ族半導体層１０２は、最下層において半導体
基板と格子定数が近くなされかつアルミニウムの組成比
がこの半導体層中の最低になされる。そして、成長につ
れてアルミニウム組成比は徐々に高くなされ、層の中央
部付近で最大となされた後、徐々に低下せしめられ最上
層において再び組成比は最低に戻される。その上に、II
I −Ｖ族半導体層１０２の最上層部分と格子整合された
キャップ層１０３がエピタキシャル成長される。
【０００９】続いて、図１（ｂ）に示されるように、フ
ォトリソグラフィおよびエッチングにより、キャップ層
１０３およびIII −Ｖ族半導体層１０２を選択的に除去
してストライプ状などのパターンに加工する。次に、図
１（ｃ）に示されるように、酸化性雰囲気中にて熱処理
を行って、III −Ｖ族半導体層１０２の側面に酸化物膜
１０２ａを形成する。この時アルミニウム含有III −Ｖ
族半導体層１０２では、アルミニウム組成比の高い部分
ほど速く酸化が進行するため、中央部が奥深くまで酸化
され、III −Ｖ族半導体層１０２は鼓状に残される。
ォトリソグラフィおよびエッチングにより、キャップ層
１０３およびIII −Ｖ族半導体層１０２を選択的に除去
してストライプ状などのパターンに加工する。次に、図
１（ｃ）に示されるように、酸化性雰囲気中にて熱処理
を行って、III −Ｖ族半導体層１０２の側面に酸化物膜
１０２ａを形成する。この時アルミニウム含有III −Ｖ
族半導体層１０２では、アルミニウム組成比の高い部分
ほど速く酸化が進行するため、中央部が奥深くまで酸化
され、III −Ｖ族半導体層１０２は鼓状に残される。
【００１０】この第１の実施の形態は、以下のように変
更が可能である。 キャップ層を形成することなく絶縁膜にてIII −Ｖ
族半導体層１０２上を覆った状態で熱酸化を行い、その
後にIII −Ｖ族半導体層１０２上に化合物半導体層をエ
ピタキシャル成長させる。この場合には、III −Ｖ族半
導体層１０２のアルミニウム組成比は上層に行くほど高
くなるようにして最上層で最高組成比となるようにして
もよい。 アルミニウム組成比を連続的に変化させるのに代え
て階段状に変化させるようにする。 アルミニウム組成比を変化させるのに代えて、アル
ミニウム組成比を層全体で一定に保持した上で、Ｖ族元
素が空席となっている空孔（ vacancy）の密度をIII −
Ｖ族半導体層の最下層において最も低く上層に向かって
徐々に上昇させ中央部付近で最大となるようにし、さら
に上層に向かって徐々に低下するようにして層の最上層
において最低密度となるようにする。あるいは、III −
Ｖ族半導体層の最下層において最も低く上層に向かって
徐々に上昇させ最上層にて最大密度となるようにする。 上記のＶ族元素空孔の密度を連続的に変化させる
方法に代えて、空孔を階段状に変化させるようにする。
また、化合物半導体基板１０１は、純然たる半導体基板
である必要はなく、バッファ層、クラッド層、活性層な
ど中のの幾つかを含む基板であってもよい。
更が可能である。 キャップ層を形成することなく絶縁膜にてIII −Ｖ
族半導体層１０２上を覆った状態で熱酸化を行い、その
後にIII −Ｖ族半導体層１０２上に化合物半導体層をエ
ピタキシャル成長させる。この場合には、III −Ｖ族半
導体層１０２のアルミニウム組成比は上層に行くほど高
くなるようにして最上層で最高組成比となるようにして
もよい。 アルミニウム組成比を連続的に変化させるのに代え
て階段状に変化させるようにする。 アルミニウム組成比を変化させるのに代えて、アル
ミニウム組成比を層全体で一定に保持した上で、Ｖ族元
素が空席となっている空孔（ vacancy）の密度をIII −
Ｖ族半導体層の最下層において最も低く上層に向かって
徐々に上昇させ中央部付近で最大となるようにし、さら
に上層に向かって徐々に低下するようにして層の最上層
において最低密度となるようにする。あるいは、III −
Ｖ族半導体層の最下層において最も低く上層に向かって
徐々に上昇させ最上層にて最大密度となるようにする。 上記のＶ族元素空孔の密度を連続的に変化させる
方法に代えて、空孔を階段状に変化させるようにする。
また、化合物半導体基板１０１は、純然たる半導体基板
である必要はなく、バッファ層、クラッド層、活性層な
ど中のの幾つかを含む基板であってもよい。
【００１１】［第２の実施の形態］図２は、本発明の第
２の実施の形態を示す工程順の断面図である。図２
（ａ）に示されるように、ＧａＡｓ、ＩｎＰなどからな
る化合物半導体基板２０１上に、アルミニウム含有III
−Ｖ族半導体層２０２をエピタキシャル成長させる。こ
のアルミニウム含有III −Ｖ族半導体層２０２は、III
−Ｖ族半導体層１０２と同様に、最下層において半導体
基板と格子定数が近くなされかつアルミニウムの組成比
がこの半導体層中の最低になされる。そして、中央部付
近にてアルミニウム組成比は最大になされ、最上層にお
いて最低になされる。III −Ｖ族半導体層２０２上にＳ
ｉＯ2 膜などからなる絶縁膜２０４を形成する。
２の実施の形態を示す工程順の断面図である。図２
（ａ）に示されるように、ＧａＡｓ、ＩｎＰなどからな
る化合物半導体基板２０１上に、アルミニウム含有III
−Ｖ族半導体層２０２をエピタキシャル成長させる。こ
のアルミニウム含有III −Ｖ族半導体層２０２は、III
−Ｖ族半導体層１０２と同様に、最下層において半導体
基板と格子定数が近くなされかつアルミニウムの組成比
がこの半導体層中の最低になされる。そして、中央部付
近にてアルミニウム組成比は最大になされ、最上層にお
いて最低になされる。III −Ｖ族半導体層２０２上にＳ
ｉＯ2 膜などからなる絶縁膜２０４を形成する。
【００１２】続いて、図２（ｂ）に示されるように、フ
ォトリソグラフィおよびエッチングにより、絶縁膜２０
４およびIII −Ｖ族半導体層２０２を選択的に除去して
ストライプ状の開口を形成する。次に、図２（ｃ）に示
されるように、選択エピタキシャル成長法により、クラ
ッド層、活性層およびクラッド層などを含むメサ半導体
層２０５を成長させる。次に、図２（ｄ）に示されるよ
うに、フォトリソグラフィおよびエッチングにより、メ
サ半導体層２０５を挟むストライプ状パターン以外の絶
縁膜２０４およびIII −Ｖ族半導体層２０２を選択的に
除去する。
ォトリソグラフィおよびエッチングにより、絶縁膜２０
４およびIII −Ｖ族半導体層２０２を選択的に除去して
ストライプ状の開口を形成する。次に、図２（ｃ）に示
されるように、選択エピタキシャル成長法により、クラ
ッド層、活性層およびクラッド層などを含むメサ半導体
層２０５を成長させる。次に、図２（ｄ）に示されるよ
うに、フォトリソグラフィおよびエッチングにより、メ
サ半導体層２０５を挟むストライプ状パターン以外の絶
縁膜２０４およびIII −Ｖ族半導体層２０２を選択的に
除去する。
【００１３】続いて、図２（ｅ）に示されるように、酸
化性雰囲気中にて熱処理を行って、III −Ｖ族半導体層
２０２の側面に酸化物膜２０２ａを形成する。この時ア
ルミニウム含有III −Ｖ族半導体層２０２では、アルミ
ニウム組成比の高い部分ほど速く酸化が進行するため、
中央部では全体が酸化されるが層の上下部分にはIII−
Ｖ族半導体層２０２がそのまま残される。
化性雰囲気中にて熱処理を行って、III −Ｖ族半導体層
２０２の側面に酸化物膜２０２ａを形成する。この時ア
ルミニウム含有III −Ｖ族半導体層２０２では、アルミ
ニウム組成比の高い部分ほど速く酸化が進行するため、
中央部では全体が酸化されるが層の上下部分にはIII−
Ｖ族半導体層２０２がそのまま残される。
【００１４】この第２の実施の形態も、第１の実施の形
態と同様に、段落［００１０］で述べた変更例を適用で
きるものである。また、また、メサ半導体層２０５やII
I −Ｖ族半導体層２０２のパターンは必ずしもストライ
プ状である必要はなく、面発光用などの場合には円形、
多角形（そのドーナツ形）状に加工されてもよい。
態と同様に、段落［００１０］で述べた変更例を適用で
きるものである。また、また、メサ半導体層２０５やII
I −Ｖ族半導体層２０２のパターンは必ずしもストライ
プ状である必要はなく、面発光用などの場合には円形、
多角形（そのドーナツ形）状に加工されてもよい。
【００１５】［第３の実施の形態］図３は、本発明の第
３の実施の形態を示す工程順の断面図である。図３
（ａ）に示されるように、ＧａＡｓ、ＩｎＰなどからな
る化合物半導体基板３０１上に、クラッド層、活性層お
よびクラッド層を含む半導体層３０５ａをエピタキシャ
ル成長させ、その上にＳｉＯ2 膜などからなる絶縁膜３
０４を形成する。次に、図３（ｂ）に示されるように、
フォトリソグラフィおよびエッチングにより、絶縁膜３
０４および半導体層３０５ａを選択的に除去してストラ
イプ形状のメサ半導体層３０５を形成する。
３の実施の形態を示す工程順の断面図である。図３
（ａ）に示されるように、ＧａＡｓ、ＩｎＰなどからな
る化合物半導体基板３０１上に、クラッド層、活性層お
よびクラッド層を含む半導体層３０５ａをエピタキシャ
ル成長させ、その上にＳｉＯ2 膜などからなる絶縁膜３
０４を形成する。次に、図３（ｂ）に示されるように、
フォトリソグラフィおよびエッチングにより、絶縁膜３
０４および半導体層３０５ａを選択的に除去してストラ
イプ形状のメサ半導体層３０５を形成する。
【００１６】続いて、図３（ｃ）に示されるように、選
択エピタキシャル成長法により、アルミニウム含有III
−Ｖ族半導体層３０２を成長させる。このアルミニウム
含有III −Ｖ族半導体層３０２は、III −Ｖ族半導体層
１０２と同様に、最下層において半導体基板と格子定数
が近くなされかつアルミニウムの組成比がこの半導体層
中の最低になされる。そして、アルミニウム組成比は連
続的に変化せしめられて中央部付近にて最大になされ、
最上層において最低になされる。続いて、図３（ｄ）に
示されるように、フォトリソグラフィおよびエッチング
により、メサ半導体層３０５を挟むIII −Ｖ族半導体層
３０２を挟むストライプパターン部分を残して他をエッ
チング除去する。
択エピタキシャル成長法により、アルミニウム含有III
−Ｖ族半導体層３０２を成長させる。このアルミニウム
含有III −Ｖ族半導体層３０２は、III −Ｖ族半導体層
１０２と同様に、最下層において半導体基板と格子定数
が近くなされかつアルミニウムの組成比がこの半導体層
中の最低になされる。そして、アルミニウム組成比は連
続的に変化せしめられて中央部付近にて最大になされ、
最上層において最低になされる。続いて、図３（ｄ）に
示されるように、フォトリソグラフィおよびエッチング
により、メサ半導体層３０５を挟むIII −Ｖ族半導体層
３０２を挟むストライプパターン部分を残して他をエッ
チング除去する。
【００１７】その後、図３（ｅ）に示されるように、酸
化性雰囲気中にて熱処理を行って、III −Ｖ族半導体層
３０２の側面に酸化物膜３０２ａを形成する。この時ア
ルミニウム含有III −Ｖ族半導体層３０２では、アルミ
ニウム組成比の高い部分ほど速く酸化が進行するため、
中央部では全体が酸化されるが層の上下部分にはIII−
Ｖ族半導体層３０２がそのまま残される。この第３の実
施の形態も、第２の実施の形態と同様に、段落［００１
４］で述べた変更例を適用できるものである。
化性雰囲気中にて熱処理を行って、III −Ｖ族半導体層
３０２の側面に酸化物膜３０２ａを形成する。この時ア
ルミニウム含有III −Ｖ族半導体層３０２では、アルミ
ニウム組成比の高い部分ほど速く酸化が進行するため、
中央部では全体が酸化されるが層の上下部分にはIII−
Ｖ族半導体層３０２がそのまま残される。この第３の実
施の形態も、第２の実施の形態と同様に、段落［００１
４］で述べた変更例を適用できるものである。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図４（ａ）は、本発明の第１の実施
例の層構造断面図である。本実施例は、ＩｎＰ基板上に
成長させたＡｌＩｎＡｓ層を選択酸化させる例に係る。
ＩｎＰ基板１上にＭＯＶＰＥ（Metalorganic Vapor Pha
se Epitaxy）法によりＡｌx Ｉｎ 1-xＡｓ層２（厚み１
００ｎｍ）とＩｎＰキャップ層３（厚み２００ｎｍ）を
基板温度６５０℃の条件で成長させる。この時、Ａｌx
Ｉｎ 1-xＡｓ層のＡｌの組成ｘを、図４（ｂ）に示すよ
うに、基板から膜の中心までは０から０．５５まで、ま
た膜の中心から表面までは０．５５から０まで連続的に
変化させながら成長させる。ＩｎＰ基板と格子整合する
Ａｌx Ｉｎ 1-xＡｓのＡｌの組成ｘは０．４８である。
Ａｌの組成ｘが０．４８より小さい部分は圧縮歪を、
０．４８より大きい部分は引っ張り歪を受ける。
て詳細に説明する。図４（ａ）は、本発明の第１の実施
例の層構造断面図である。本実施例は、ＩｎＰ基板上に
成長させたＡｌＩｎＡｓ層を選択酸化させる例に係る。
ＩｎＰ基板１上にＭＯＶＰＥ（Metalorganic Vapor Pha
se Epitaxy）法によりＡｌx Ｉｎ 1-xＡｓ層２（厚み１
００ｎｍ）とＩｎＰキャップ層３（厚み２００ｎｍ）を
基板温度６５０℃の条件で成長させる。この時、Ａｌx
Ｉｎ 1-xＡｓ層のＡｌの組成ｘを、図４（ｂ）に示すよ
うに、基板から膜の中心までは０から０．５５まで、ま
た膜の中心から表面までは０．５５から０まで連続的に
変化させながら成長させる。ＩｎＰ基板と格子整合する
Ａｌx Ｉｎ 1-xＡｓのＡｌの組成ｘは０．４８である。
Ａｌの組成ｘが０．４８より小さい部分は圧縮歪を、
０．４８より大きい部分は引っ張り歪を受ける。
【００１９】上記のように基板より格子定数が大きい領
域と小さい領域を含んで成長させると圧縮歪と引っ張り
歪が釣り合うため格子整合系でなくても良質の結晶成長
が可能である。結晶成長後、ストライプ状にパターニン
グしたレジストをマスクとし、メサ状にエッチングして
Ａｌx Ｉｎ1-x Ａｓ層の側面を露出させた試料を高温高
湿度雰囲気中で熱処理することによってＡｌx Ｉｎ1-x
Ａｓ層を横方向から選択的に酸化させる。図５はＡｌx
Ｉｎ1-x Ａｓ層（厚み５０ｎｍ）を温度５００℃におい
て温度８０℃の水をバブリングした窒素ガス雰囲気中で
酸化させた場合の、Ａｌ組成と酸化速度との関係を示す
図である。
域と小さい領域を含んで成長させると圧縮歪と引っ張り
歪が釣り合うため格子整合系でなくても良質の結晶成長
が可能である。結晶成長後、ストライプ状にパターニン
グしたレジストをマスクとし、メサ状にエッチングして
Ａｌx Ｉｎ1-x Ａｓ層の側面を露出させた試料を高温高
湿度雰囲気中で熱処理することによってＡｌx Ｉｎ1-x
Ａｓ層を横方向から選択的に酸化させる。図５はＡｌx
Ｉｎ1-x Ａｓ層（厚み５０ｎｍ）を温度５００℃におい
て温度８０℃の水をバブリングした窒素ガス雰囲気中で
酸化させた場合の、Ａｌ組成と酸化速度との関係を示す
図である。
【００２０】図５に示されるように、Ａｌx Ｉｎ1-x Ａ
ｓ層の酸化速度はＡｌの組成に大きく依存する。特に、
Ａｌの組成が約３０％以下では酸化の速度が非常に遅く
なる。従って、図４のような層構造ではＡｌx Ｉｎ1-x
Ａｓ層の中心に行くほど酸化が速くかつ強く進行する。
その結果、Ａｌx Ｉｎ1-x Ａｓ層の中心から界面に向か
って酸化の程度が徐々に減少し、酸化によって生じる応
力が結晶成長方向において広い範囲に渡って分散される
ためＩｎＰ／Ａｌx Ｉｎ1-x Ａｓ界面での亀裂の発生が
抑制される。
ｓ層の酸化速度はＡｌの組成に大きく依存する。特に、
Ａｌの組成が約３０％以下では酸化の速度が非常に遅く
なる。従って、図４のような層構造ではＡｌx Ｉｎ1-x
Ａｓ層の中心に行くほど酸化が速くかつ強く進行する。
その結果、Ａｌx Ｉｎ1-x Ａｓ層の中心から界面に向か
って酸化の程度が徐々に減少し、酸化によって生じる応
力が結晶成長方向において広い範囲に渡って分散される
ためＩｎＰ／Ａｌx Ｉｎ1-x Ａｓ界面での亀裂の発生が
抑制される。
【００２１】図６（ａ）、（ｂ）は、本発明の第２の実
施例の層構造断面図とそのアルミニウム組成分布図であ
る。ＩｎＰ基板１の表面にＭＯＶＰＥ法を用いてＡｌ
0.20Ｉｎ0.80Ａｓ層４（厚み１０ｎｍ）、Ａｌ0.30Ｉｎ
0.70Ａｓ層５（厚み１０ｎｍ）、Ａｌ0.55Ｉｎ0.45Ａｓ
層６（厚み１００ｎｍ）、Ａｌ0.30Ｉｎ0.70Ａｓ層７
（厚み１０ｎｍ）、Ａｌ0.20Ｉｎ0.80Ａｓ層８（厚み１
０ｎｍ）、ＩｎＰキャップ層３（厚み２００ｎｍ）を順
次成長させる。
施例の層構造断面図とそのアルミニウム組成分布図であ
る。ＩｎＰ基板１の表面にＭＯＶＰＥ法を用いてＡｌ
0.20Ｉｎ0.80Ａｓ層４（厚み１０ｎｍ）、Ａｌ0.30Ｉｎ
0.70Ａｓ層５（厚み１０ｎｍ）、Ａｌ0.55Ｉｎ0.45Ａｓ
層６（厚み１００ｎｍ）、Ａｌ0.30Ｉｎ0.70Ａｓ層７
（厚み１０ｎｍ）、Ａｌ0.20Ｉｎ0.80Ａｓ層８（厚み１
０ｎｍ）、ＩｎＰキャップ層３（厚み２００ｎｍ）を順
次成長させる。
【００２２】その後、メサ状にエッチングしてＡｌx Ｉ
ｎ1-x Ａｓ層の側面を露出させた試料を高温高湿度雰囲
気中で熱処理することによってＡｌx Ｉｎ1-x Ａｓ層を
横方向から選択的に酸化させＡｌx Ｉｎ1-x Ａｓ選択酸
化領域を形成する。このように、Ａｌ組成がそれぞれ異
なる複数の層をＩｎＰ基板１からＡｌ組成が小さい順
に、またＩｎＰキャップ層３に向かってその逆の順に積
層し横方向から選択的に酸化させると酸化した後生じる
応力が各層の界面に少しづつ分散されることによって亀
裂の発生が抑制される。
ｎ1-x Ａｓ層の側面を露出させた試料を高温高湿度雰囲
気中で熱処理することによってＡｌx Ｉｎ1-x Ａｓ層を
横方向から選択的に酸化させＡｌx Ｉｎ1-x Ａｓ選択酸
化領域を形成する。このように、Ａｌ組成がそれぞれ異
なる複数の層をＩｎＰ基板１からＡｌ組成が小さい順
に、またＩｎＰキャップ層３に向かってその逆の順に積
層し横方向から選択的に酸化させると酸化した後生じる
応力が各層の界面に少しづつ分散されることによって亀
裂の発生が抑制される。
【００２３】図７（ａ）、（ｂ）は、本発明の第３の実
施例の層構造断面図とそのアルミニウム組成分布図であ
る。ＩｎＰ基板１の表面にＭＯＶＰＥ法を用いてＩｎ
0.52Ｇａ0.48Ａｓ層９（厚み１０ｎｍ）、Ｉｎ0.52( Ｇ
ａy Ａｌ1-y)0.48Ａｓ層１０（厚み１０ｎｍ）、Ａｌ
0.48Ｉｎ0.52Ａｓ層１１（厚み５０ｎｍ）、Ｉｎ0.52(
Ｇａy Ａｌ1-y)0.48Ａｓ層１２（厚み１０ｎｍ）、Ｉｎ
0.52Ｇａ0.48Ａｓ層１３（厚み１０ｎｍ）、ＩｎＰキャ
ップ層３（厚み２００ｎｍ）を順次成長させる。その
後、高温高湿度雰囲気中で横方向から選択的に酸化させ
ＡｌＩｎＡｓ酸化膜を形成する。基板側のＩｎ0.52（Ｇ
ａy Ａｌ1-y)0.48Ａｓの組成ｙは０．４７から０まで徐
々に小さくなる。一方、キャップ層側のＩｎ0.52( Ｇａ
y Ａｌ1-y)0.48Ａｓの組成ｙは０から０．４７まで徐々
に大きくなる。この構造はＩｎＰ基板と格子整合系であ
るので良質の結晶成長が得られるための膜厚の制限はな
い。この構造を酸化させると上記実施例と同様の効果が
得られる。
施例の層構造断面図とそのアルミニウム組成分布図であ
る。ＩｎＰ基板１の表面にＭＯＶＰＥ法を用いてＩｎ
0.52Ｇａ0.48Ａｓ層９（厚み１０ｎｍ）、Ｉｎ0.52( Ｇ
ａy Ａｌ1-y)0.48Ａｓ層１０（厚み１０ｎｍ）、Ａｌ
0.48Ｉｎ0.52Ａｓ層１１（厚み５０ｎｍ）、Ｉｎ0.52(
Ｇａy Ａｌ1-y)0.48Ａｓ層１２（厚み１０ｎｍ）、Ｉｎ
0.52Ｇａ0.48Ａｓ層１３（厚み１０ｎｍ）、ＩｎＰキャ
ップ層３（厚み２００ｎｍ）を順次成長させる。その
後、高温高湿度雰囲気中で横方向から選択的に酸化させ
ＡｌＩｎＡｓ酸化膜を形成する。基板側のＩｎ0.52（Ｇ
ａy Ａｌ1-y)0.48Ａｓの組成ｙは０．４７から０まで徐
々に小さくなる。一方、キャップ層側のＩｎ0.52( Ｇａ
y Ａｌ1-y)0.48Ａｓの組成ｙは０から０．４７まで徐々
に大きくなる。この構造はＩｎＰ基板と格子整合系であ
るので良質の結晶成長が得られるための膜厚の制限はな
い。この構造を酸化させると上記実施例と同様の効果が
得られる。
【００２４】図８（ａ）は、本発明の第４の実施例の層
構造断面図である。ＩｎＰ基板１上にＭＯＶＰＥ法によ
りＡｌ0.48Ｉｎ0.52Ａｓ層１４（厚み１００ｎｍ）とＩ
ｎＰキャップ層３（厚み２００ｎｍ）を成長させる。Ａ
ｌ0.48Ｉｎ0.52Ａｓ層１４を成長させる際、Ｖ族の原料
とIII 族の原料のモル比（Ｖ／III 比）を、図８（ｂ）
に示されるように、基板から膜の中心までは３００から
５０までまた膜の中心から表面までは５０から３００ま
で連続的に変化させながら成長させる。その上にＩｎＰ
キャップ層３（厚み２００ｎｍ）を成長させる。図９は
Ａｌ0.48Ｉｎ0. 52Ａｓ層１４（厚み１００ｎｍ）を温度
５００℃において温度８０℃の水をバブリングした窒素
ガス雰囲気中で酸化させる場合の、成長時に供給される
原料ガスのＶ／III比と酸化速度との関係を示す図であ
る。
構造断面図である。ＩｎＰ基板１上にＭＯＶＰＥ法によ
りＡｌ0.48Ｉｎ0.52Ａｓ層１４（厚み１００ｎｍ）とＩ
ｎＰキャップ層３（厚み２００ｎｍ）を成長させる。Ａ
ｌ0.48Ｉｎ0.52Ａｓ層１４を成長させる際、Ｖ族の原料
とIII 族の原料のモル比（Ｖ／III 比）を、図８（ｂ）
に示されるように、基板から膜の中心までは３００から
５０までまた膜の中心から表面までは５０から３００ま
で連続的に変化させながら成長させる。その上にＩｎＰ
キャップ層３（厚み２００ｎｍ）を成長させる。図９は
Ａｌ0.48Ｉｎ0. 52Ａｓ層１４（厚み１００ｎｍ）を温度
５００℃において温度８０℃の水をバブリングした窒素
ガス雰囲気中で酸化させる場合の、成長時に供給される
原料ガスのＶ／III比と酸化速度との関係を示す図であ
る。
【００２５】図９に示されるように、Ａｌ0.48Ｉｎ0.52
Ａｓ層はＶ／III比が大きくなるほど酸化速度が遅くな
る。これはＶ／III比が小さい程膜中にＶ族空孔の密度
が大きくなり酸化をさせると酸素の拡散が容易に進むた
めである。従って、図８の試料を横方向から酸化させる
と上記第１の実施例と同様の効果が得られる。
Ａｓ層はＶ／III比が大きくなるほど酸化速度が遅くな
る。これはＶ／III比が小さい程膜中にＶ族空孔の密度
が大きくなり酸化をさせると酸素の拡散が容易に進むた
めである。従って、図８の試料を横方向から酸化させる
と上記第１の実施例と同様の効果が得られる。
【００２６】図１０（ａ）は、本発明の第５の実施例の
層構造断面図である。ｎ型ＩｎＰ基板１５上にＭＯＶＰ
Ｅ法によりＡｌx Ｉｎ1-x Ａｓ層２（厚み１００ｎｍ）
とＩｎＰパッド層１６（厚み３０ｎｍ）を成長させる。
この時、Ａｌx Ｉｎ1-x Ａｓ層２のＡｌ組成は、図１０
（ｂ）に示されるように、基板から膜の中心までは０か
ら０．５５まで、また膜の中心から表面までは０．５５
から０まで連続的に変化させながら成長させる。成長
後、表面にＳｉＯ2 膜を蒸着し、ＳｉＯ2 膜にストライ
プ状の開口を形成する。
層構造断面図である。ｎ型ＩｎＰ基板１５上にＭＯＶＰ
Ｅ法によりＡｌx Ｉｎ1-x Ａｓ層２（厚み１００ｎｍ）
とＩｎＰパッド層１６（厚み３０ｎｍ）を成長させる。
この時、Ａｌx Ｉｎ1-x Ａｓ層２のＡｌ組成は、図１０
（ｂ）に示されるように、基板から膜の中心までは０か
ら０．５５まで、また膜の中心から表面までは０．５５
から０まで連続的に変化させながら成長させる。成長
後、表面にＳｉＯ2 膜を蒸着し、ＳｉＯ2 膜にストライ
プ状の開口を形成する。
【００２７】パターニングしたＳｉＯ2 膜をマスクとし
てＨＢｒ、過酸化水素水、純水の混合液で素子の中心部
を選択的にエッチングして電流経路部を形成する。その
後、上記ＳｉＯ2 膜マスクを利用して、エッチングした
溝の部分に選択的に第１クラッド層１７、活性層１８、
第２クラッド層１９を順次成長させる。ＳｉＯ2 膜マス
クを除去した後、ＩｎＰ埋め込み層２０（厚み２μ
ｍ）、ｐ型ＩｎＧａＡｓコンタクト層２１（厚み２００
ｎｍ）を成長させる。その後、メサエッチングによって
Ａｌx Ｉｎ1-x Ａｓ層２の側面を露出させ温度５００℃
において温度80℃の純水をバブリングした窒素ガス雰囲
気中でＡｌx Ｉｎ1-x Ａｓ層２を選択的に酸化させる。
てＨＢｒ、過酸化水素水、純水の混合液で素子の中心部
を選択的にエッチングして電流経路部を形成する。その
後、上記ＳｉＯ2 膜マスクを利用して、エッチングした
溝の部分に選択的に第１クラッド層１７、活性層１８、
第２クラッド層１９を順次成長させる。ＳｉＯ2 膜マス
クを除去した後、ＩｎＰ埋め込み層２０（厚み２μ
ｍ）、ｐ型ＩｎＧａＡｓコンタクト層２１（厚み２００
ｎｍ）を成長させる。その後、メサエッチングによって
Ａｌx Ｉｎ1-x Ａｓ層２の側面を露出させ温度５００℃
において温度80℃の純水をバブリングした窒素ガス雰囲
気中でＡｌx Ｉｎ1-x Ａｓ層２を選択的に酸化させる。
【００２８】Ａｌx Ｉｎ1-x Ａｓ層２の酸化速度はＡｌ
の組成に大きく依存するためＡｌxＩｎ1-x Ａｓ層２の
界面に行くほど酸化が遅くかつ弱く進行する。その結
果、Ａｌx Ｉｎ1-x Ａｓ層２の中心から界面に向かって
酸化の程度が徐々に減少し、酸化によって生じる応力が
結晶成長方向において広い範囲に渡って分散されるため
ＩｎＰ／Ａｌx Ｉｎ1-x Ａｓ界面での亀裂の発生が抑制
される。従って、ＡｌxＩｎ1-x Ａｓ層２を選択酸化さ
せることによって亀裂のない酸化膜電流制限層を形成す
ることができる。選択酸化後、蒸着とリフトオフによっ
て表面および基板裏面にｐ側電極２２とｎ側電極２３を
形成し、へき開によって反射面を形成すると本実施例の
レーザ素子が完成する。
の組成に大きく依存するためＡｌxＩｎ1-x Ａｓ層２の
界面に行くほど酸化が遅くかつ弱く進行する。その結
果、Ａｌx Ｉｎ1-x Ａｓ層２の中心から界面に向かって
酸化の程度が徐々に減少し、酸化によって生じる応力が
結晶成長方向において広い範囲に渡って分散されるため
ＩｎＰ／Ａｌx Ｉｎ1-x Ａｓ界面での亀裂の発生が抑制
される。従って、ＡｌxＩｎ1-x Ａｓ層２を選択酸化さ
せることによって亀裂のない酸化膜電流制限層を形成す
ることができる。選択酸化後、蒸着とリフトオフによっ
て表面および基板裏面にｐ側電極２２とｎ側電極２３を
形成し、へき開によって反射面を形成すると本実施例の
レーザ素子が完成する。
【００２９】図１１（ａ）は、本発明の第６の実施例の
層構造断面図である。第６の実施例は第５の実施例にお
けるＡｌx Ｉｎ1-x Ａｓ層２の層構造をＡｌ0.48Ｉｎ
0.52Ａｓ層１４に置き換えたものであって、この層を、
図１１（ｂ）に示されるように、Ｖ／III 比を基板から
膜の中心までは３００から５０まで、また膜の中心から
表面までは５０から３００まで連続的に変化させながら
成長させることによって形成したものである。Ａｌ0.48
Ｉｎ0.52Ａｓ層はＶ／III比が大きくなるほど酸化速度
が小さくなるため、この構造を酸化させると第４の実施
例と同様の効果が得られる。
層構造断面図である。第６の実施例は第５の実施例にお
けるＡｌx Ｉｎ1-x Ａｓ層２の層構造をＡｌ0.48Ｉｎ
0.52Ａｓ層１４に置き換えたものであって、この層を、
図１１（ｂ）に示されるように、Ｖ／III 比を基板から
膜の中心までは３００から５０まで、また膜の中心から
表面までは５０から３００まで連続的に変化させながら
成長させることによって形成したものである。Ａｌ0.48
Ｉｎ0.52Ａｓ層はＶ／III比が大きくなるほど酸化速度
が小さくなるため、この構造を酸化させると第４の実施
例と同様の効果が得られる。
【００３０】
【発明の効果】以上説明したように、本発明の層構造を
用いれば、アルミニウムを含む化合物半導体層を選択的
に酸化させる際に、界面における亀裂の発生を抑制でき
る。さらに、酸化の速度や酸化膜の品質の制御が容易に
できる。従って、本発明によれば、製法が簡素で層構造
が単純な光デバイスを信頼性高く提供することが可能に
なる。
用いれば、アルミニウムを含む化合物半導体層を選択的
に酸化させる際に、界面における亀裂の発生を抑制でき
る。さらに、酸化の速度や酸化膜の品質の制御が容易に
できる。従って、本発明によれば、製法が簡素で層構造
が単純な光デバイスを信頼性高く提供することが可能に
なる。
【図１】 本発明の第１の実施の形態を説明するための
図。
図。
【図２】 本発明の第２の実施の形態を説明するための
図。
図。
【図３】 本発明の第３の実施の形態を説明するための
図。
図。
【図４】 本発明の第１の実施例を説明するための図。
【図５】 Ａｌx Ｉｎ1-x Ａｓ層のＡｌ組成と酸化速度
の関係を示す図。
の関係を示す図。
【図６】 本発明の第２の実施例を説明するための図。
【図７】 本発明の第３の実施例を説明するための図。
【図８】 本発明の第４の実施例を説明するための図。
【図９】 Ａｌ0.48Ｉｎ0.52Ａｓ層の成長時に供給され
るＶ／III比と酸化速度の関係を示す図。
るＶ／III比と酸化速度の関係を示す図。
【図１０】 選択酸化したＡｌx Ｉｎ1-x Ａｓ層の電流
制限層を持つ半導体レーザの断面模式図。
制限層を持つ半導体レーザの断面模式図。
【図１１】 選択酸化したＡｌ0.48Ｉｎ0.52Ａｓ層の電
流制限層を持つ半導体レーザの断面模式図。
流制限層を持つ半導体レーザの断面模式図。
１ ＩｎＰ基板 ２ Ａｌx Ｉｎ1-x Ａｓ層 ３ ＩｎＰキャップ層 ４ Ａｌ0.20Ｉｎ0.80Ａｓ層 ５ Ａｌ0.30Ｉｎ0.70Ａｓ層 ６ Ａｌ0.55Ｉｎ0.45Ａｓ層 ７ Ａｌ0.30Ｉｎ 0.70 Ａｓ層 ８ Ａｌ0.20Ｉｎ0.80Ａｓ層 ９ Ｉｎ0.52Ｇａ0.48Ａｓ層 １０ Ｉｎ0.52( Ｇａy Ａｌ1-y)0.48Ａｓ層 １１ Ａｌ0.48Ｉｎ0.52Ａｓ層 １２ Ｉｎ0.52( Ｇａy Ａｌ1-y)0.48Ａｓ層 １３ Ｉｎ0.52Ｇａ0.48Ａｓ層 １４ Ａｌ0.48Ｉｎ0.52Ａｓ層 １５ ｎ型ＩｎＰ基板 １６ ＩｎＰパッド層 １７ 第１クラッド層 １８ 活性層 １９ 第２クラッド層 ２０ ＩｎＰ埋め込み層 ２１ ｐ型ＩｎＧａＡｓコンタクト層 ２２ ｐ側電極 ２３ ｎ側電極 １０１、２０１、３０１ 化合物半導体基板 １０２、２０２、３０２ III −Ｖ族半導体層 １０２ａ、２０２ａ、３０２ａ 酸化物膜 １０３ キャップ層 ２０４、３０４ 絶縁膜 ２０５、３０５ メサ半導体層
Claims (14)
- 【請求項１】 半導体基板上に、アルミニウムを、下層
部でその組成比が低く上層に向かってその組成比が徐々
に若しくは段階的に上昇するように含むIII−Ｖ族半導
体層が形成され、前記III −Ｖ族半導体層の少なくとも
一部が酸化されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、アルミニウムを、中央
部付近でその組成比が高く上層および下層に向かってそ
の組成比が徐々に若しくは段階的に低下するように含む
III −Ｖ族半導体層が形成され、前記III −Ｖ族半導体
層の少なくとも一部が酸化されていることを特徴とする
半導体装置。 - 【請求項３】 半導体基板上に、アルミニウムを含むII
I −Ｖ族半導体層が、下層部でＶ族元素空孔（ vacanc
y）密度が低く上層に向かってＶ族元素空孔密度が徐々
に若しくは段階的に上昇するように形成され、前記III
−Ｖ族半導体層の少なくとも一部が酸化されていること
を特徴とする半導体装置。 - 【請求項４】 半導体基板上に、アルミニウムを含むII
I −Ｖ族半導体層が、層の中央部付近でＶ族元素空孔密
度が高く上層および下層に向かってＶ族元素空孔密度が
徐々に若しくは段階的に低下するように形成され、前記
III −Ｖ族半導体層の少なくとも一部が酸化されている
ことを特徴とする半導体装置。 - 【請求項５】 前記III −Ｖ族半導体層の少なくともア
ルミニウム組成比が最も高い部分は全体が酸化されてい
ることを特徴とする請求項１〜４の何れかに記載の半導
体装置。 - 【請求項６】 前記III −Ｖ族半導体層が、活性層を含
んで形成された半導体メサの側面に形成されていること
を特徴とする請求項１〜５の何れかに記載の半導体装
置。 - 【請求項７】 前記III −Ｖ族半導体層が、ＡｌＩｎＡ
ｓにより形成されていることを特徴とする請求項１〜６
の何れかに記載の半導体装置。 - 【請求項８】 前記III −Ｖ族半導体層は、その底面、
および／または、その上面がＩｎＧａＡｓ層またはＩｎ
ＡｌＧａＡｓ層に接して形成されていることを特徴とす
る請求項７記載の半導体装置。 - 【請求項９】 （１）半導体基板上にアルミニウムを含
むIII −Ｖ族半導体層を形成する工程と、 （２）前記III −Ｖ族半導体層をパターニングする工程
と、 （３）パターニングされた前記III −Ｖ族半導体層を側
面より酸化する工程と、を含み、前記第（１）の工程に
おいては、前記前記III −Ｖ族半導体層を、 アルミニウム組成比が徐々に若しくは段階的に高くな
るように形成する、 アルミニウム組成比が徐々に若しくは段階的に高くな
りその後徐々に若しくは段階的に低くなるように形成す
る、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇する
ように形成する、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇しそ
の後Ｖ族元素空孔密度が徐々に若しくは段階的に低下す
るように形成する、の中の何れかの条件により形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１０】 （１）半導体基板上にアルミニウムを
含むIII −Ｖ族半導体層を形成する工程と、 （２）前記III −Ｖ族半導体層を選択的にエッチングし
て前記III −Ｖ族半導体層に開口を形成する工程と、 （３）選択エピタキシャル成長により前記開口内に活性
層を含むメサ半導体層を形成する工程と、 （４）前記III −Ｖ族半導体層を前記メサ半導体層の側
面に接する部分を残すようにパターニングする工程と、 （５）パターニングされた前記III −Ｖ族半導体層を側
面より酸化する工程と、を含み、前記第（１）の工程に
おいては、前記前記III −Ｖ族半導体層を、 アルミニウム組成比が徐々に若しくは段階的に高くな
るように形成する、 アルミニウム組成比が徐々に若しくは段階的に高くな
りその後徐々に若しくは段階的に低くなるように形成す
る、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇する
ように形成する、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇しそ
の後Ｖ族元素空孔密度が徐々に若しくは段階的に低下す
るように形成する、の中の何れかの条件により形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】 （１′）活性層を含む半導体層をエピ
タキシャル成長させこれをパターニングしてメサ半導体
層を形成する工程と、 （２′）前記半導体基板上に選択エピタキシャル成長に
よりアルミニウムを含むIII −Ｖ族半導体層を前記メサ
半導体層を囲むように形成する工程と、 （３′）前記III −Ｖ族半導体層を選択的にエッチング
して前記メサ半導体層の側面と接する部分を残すように
パターニングする工程と、 （４′）パターニングされた前記III −Ｖ族半導体層を
側面より酸化する工程と、を含み、前記第（２′）の工
程においては、前記前記III −Ｖ族半導体層を、 アルミニウム組成比が徐々に若しくは段階的に高くな
るように形成する、 アルミニウム組成比が徐々に若しくは段階的に高くな
りその後徐々に若しくは段階的に低くなるように形成す
る、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇する
ように形成する、 Ｖ族元素空孔密度が徐々に若しくは段階的に上昇しそ
の後Ｖ族元素空孔密度が徐々に若しくは段階的に低下す
るように形成する、の中の何れかの条件により形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記第（１）または前記第（２′）の
工程を有機金属気相成長（ＭＯＶＰＥ）法により行うこ
とを特徴とする請求項９、１０または１１記載の半導体
装置の製造方法。 - 【請求項１３】 前記またはをIII 族原料のモル数
に対するＶ族原料のモル数の比（Ｖ／III 比）を変化さ
せることにより行うことを特徴とする請求項１２記載の
半導体装置の製造方法。 - 【請求項１４】 前記酸化する工程を、水をバブリング
した窒素雰囲気中にて行なうことを特徴とする請求項９
〜１１の何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34276899A JP3459003B2 (ja) | 1999-12-02 | 1999-12-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34276899A JP3459003B2 (ja) | 1999-12-02 | 1999-12-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160658A true JP2001160658A (ja) | 2001-06-12 |
| JP3459003B2 JP3459003B2 (ja) | 2003-10-20 |
Family
ID=18356356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34276899A Expired - Fee Related JP3459003B2 (ja) | 1999-12-02 | 1999-12-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459003B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678307B2 (en) | 2001-09-28 | 2004-01-13 | Kabushiki Kaisha Toshiba | Semiconductor surface light-emitting device |
| US6746948B2 (en) | 2001-09-17 | 2004-06-08 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor light-emitting device |
| US7244629B2 (en) | 2003-11-06 | 2007-07-17 | Kabushiki Kaisha Toshiba | Vertical cavity surface emitting laser diode and method for manufacturing the same |
| WO2008073525A1 (en) * | 2006-12-12 | 2008-06-19 | Agere Systems Inc. | Gallium nitride based semiconductor device with reduced stress electron blocking layer |
| JP2010010646A (ja) * | 2007-11-14 | 2010-01-14 | Ricoh Co Ltd | 面発光レーザ、面発光レーザアレイ、光走査装置、画像形成装置、光伝送モジュール及び光伝送システム |
| JP2012216664A (ja) * | 2011-03-31 | 2012-11-08 | Furukawa Electric Co Ltd:The | レーザ素子、レーザ素子アレイ、光源及び光モジュール |
| JP2016106433A (ja) * | 2008-05-13 | 2016-06-16 | 株式会社リコー | 面発光レーザ素子、面発光レーザアレイ、光走査装置及び画像形成装置 |
| JP2020092145A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社東芝 | 量子カスケードレーザおよびその製造方法 |
-
1999
- 1999-12-02 JP JP34276899A patent/JP3459003B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746948B2 (en) | 2001-09-17 | 2004-06-08 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor light-emitting device |
| US7170108B2 (en) | 2001-09-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor light-emitting device and method for fabricating the same |
| US6678307B2 (en) | 2001-09-28 | 2004-01-13 | Kabushiki Kaisha Toshiba | Semiconductor surface light-emitting device |
| US7244629B2 (en) | 2003-11-06 | 2007-07-17 | Kabushiki Kaisha Toshiba | Vertical cavity surface emitting laser diode and method for manufacturing the same |
| WO2008073525A1 (en) * | 2006-12-12 | 2008-06-19 | Agere Systems Inc. | Gallium nitride based semiconductor device with reduced stress electron blocking layer |
| JP2010010646A (ja) * | 2007-11-14 | 2010-01-14 | Ricoh Co Ltd | 面発光レーザ、面発光レーザアレイ、光走査装置、画像形成装置、光伝送モジュール及び光伝送システム |
| JP2016106433A (ja) * | 2008-05-13 | 2016-06-16 | 株式会社リコー | 面発光レーザ素子、面発光レーザアレイ、光走査装置及び画像形成装置 |
| JP2012216664A (ja) * | 2011-03-31 | 2012-11-08 | Furukawa Electric Co Ltd:The | レーザ素子、レーザ素子アレイ、光源及び光モジュール |
| US9300114B2 (en) | 2011-03-31 | 2016-03-29 | Furukawa Electric Co., Ltd. | Laser device, method of manufacturing the same, laser device array, light source and light module |
| JP2020092145A (ja) * | 2018-12-04 | 2020-06-11 | 株式会社東芝 | 量子カスケードレーザおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3459003B2 (ja) | 2003-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4590820B2 (ja) | 面発光型半導体レーザおよびその製造方法 | |
| JP4066654B2 (ja) | 面発光型半導体レーザ装置及びその製造方法 | |
| US4949351A (en) | Surface-emitting semiconductor laser and manufacturing method of same | |
| JP3897186B2 (ja) | 化合物半導体レーザ | |
| JP4839478B2 (ja) | 垂直共振器型発光ダイオード及びその製造方法 | |
| CN1702928A (zh) | 用于制作垂直共振腔面射型激光器的方法 | |
| JP3188658B2 (ja) | 面発光半導体レーザおよびその製造方法 | |
| US20070153856A1 (en) | Semiconductor laser device | |
| US8389308B2 (en) | Method for producing surface emitting semiconductor device | |
| JP2738194B2 (ja) | 面発光集積素子とその製造方法 | |
| JP4592873B2 (ja) | 面発光半導体レーザ素子 | |
| JP3459003B2 (ja) | 半導体装置およびその製造方法 | |
| JP2003347670A (ja) | 面発光半導体レーザ素子及びレーザアレイ | |
| US6737290B2 (en) | Surface-emitting semiconductor laser device and method for fabricating the same, and surface-emitting semiconductor laser array employing the laser device | |
| CN1440095A (zh) | 一种具有侧向光限制的半导体激光二极管 | |
| JP2006332623A (ja) | 半導体レーザ装置 | |
| US6728287B2 (en) | Surface emitting semiconductor laser device capable of improving heat radiation efficiency and its manufacture method | |
| JP4124017B2 (ja) | 面発光型半導体レーザ素子の製造方法 | |
| US20070127533A1 (en) | Long-wavelength vertical cavity surface emitting lasers having oxide aperture and method for manufacturing the same | |
| JP2689694B2 (ja) | 面発光半導体レーザの製造方法 | |
| JP3546630B2 (ja) | 面発光型半導体レーザ装置およびその製造方法 | |
| JPH07106698A (ja) | 半導体発光素子 | |
| KR100446604B1 (ko) | 단일횡모드GaN계면발광레이저다이오드및그제조방법 | |
| EP1049221A1 (en) | Semiconductor laser device | |
| JPH11186652A (ja) | 半導体レーザの製造方法および半導体レーザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100808 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |