KR20150059633A - 누설이 감소된 cmos 디바이스 및 그 형성 방법 - Google Patents

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Abstract

디바이스는 제1 반도체층, 및 상기 제1 반도체층 위의 제2 반도체층을 포함한다. 제1 반도체층 및 제2 반도체층은 상이한 물질을 포함한다. 반도체 지역은 제2 반도체층 위에 있고 그리고 이와 접촉하며, 반도체 지역의 바닥 표면은 제2 반도체층의 제1 상부 표면과 접촉한다. 반도체 지역 및 제2 반도체층은 상이한 물질을 포함한다. 반도체 지역의 바닥 표면은 제2 반도체층의 (551) 표면 평면과 접촉하는 경사진 부분을 갖는다.

Description

누설이 감소된 CMOS 디바이스 및 그 형성 방법{CMOS DEVICES WITH REDUCED LEAKAGE AND METHODS OF FORMING THE SAME}
이 출원은 하기의 공동-양도된 미국 특허출원(xx/xx/xxxx 일자로 출원된 특허출원 제xx/XXX,XXX호)(대리인 보관 번호: TSM2013-0814, 발명의 명칭: "XXXX")에 관한 것이며, 이 특허출원은 여기에 참조 인용되었다.
연속적으로 축소된 상보형 금속-산화물-반도체(CMOS) 디바이스의 크기에 의해, 디바이스에서 단채널(short channel) 효과 및 전하 캐리어 이동성 악화 효과의 영향이 점점 더 심각해지고 있다. 실리콘-기반 CMOS 기술의 발전에 대해, 디바이스에서 단채널 효과를 억제하는 능력 및 전하 캐리어 이동성을 개선시키는 능력에 대한 요구가 더욱 더 시급해지고 있다.
디바이스의 특징부 크기가 서브-100 nm 체제로 들어갈 때, 디바이스의 단채널 효과가 악화되므로, 디바이스의 크기를 추가로 감소시킴으로써 더 좋은 성능을 얻기 위한 방법이 극도로 어려워진다. 디바이스 크기의 감소로부터 비롯된 압력을 완화시키기 위하여, 채널에서의 전하 캐리어 이동성 및 트랜지스터 장치의 성능을 개선시키도록 스트레인형-실리콘(strained-silicon) 기술을 채택함으로써 채널 내로 응력이 도입되었으며, 이것은 마이크로전자 제조의 엔지니어링에 널리 채택되고 있으며 또한 필수적인 방법이 되었다. 디바이스 구조물, 물질, 및 프로세스 디자인에 의해 트랜지스터의 채널 지역 내로 도입된 응력에 의해, 결정의 격자(lattice) 구조가 변하며, 따라서 캐리어 이동성의 변화로 이어진다. 적절한 응력 하에서, 캐리어 이동성이 개선될 수 있다. 예를 들어, 채널 방향으로의 인장 응력은 전자 이동성을 개선시키며, 또한 채널 방향으로의 압축 응력은 전체 이동성을 개선시킨다.
실시예 및 그 장점의 더욱 완벽한 이해를 위해, 이제 첨부한 도면과 함께 이루어진 하기의 설명을 참조하기로 한다.
도 1 내지 11a는 다양한 예시적인 실시예에 따른 상보형 금속-산화물-반도체(CMOS) 디바이스의 형성에서 중간 단계의 횡단면도이다.
도 11b는 일부 실시예에 따른 CMOS 디바이스의 횡단면도를 도시하고 있다.
발명의 실시예의 제조 및 사용이 하기에 상세히 논의된다. 그러나 실시예는 매우 다양한 특정한 문맥에서 실시될 수 있는 많은 적용 가능한 개념을 제공한다는 것을 인식해야 한다. 논의된 특정 실시예는 예시적이며, 또한 발명의 범위를 제한하지 않는다.
상보형 금속-산화물-반도체(CMOS) 디바이스 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. CMOS 디바이스를 형성하는 중간 단계가 도시되어 있다. 실시예의 변형예가 논의된다. 다양한 도면 및 예시적인 실시예를 통해, 유사한 요소를 표시하기 위해 유사한 도면부호가 사용된다.
도 1 내지 11a는 일부 실시예에 따른 상보형 금속-산화물-반도체(CMOS) 디바이스의 형성 시의 횡단면도를 도시하고 있다. 도 1에 있어서, 기판(20)이 제공된다. 기판(20)은 결정(crystalline) 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시적인 실시예에 있어서, 기판(20)은 게르마늄이 없는 실리콘 기판이다. 다른 실시예에 있어서, 기판(20)은 실리콘 게르마늄, 실리콘 탄소, 등을 포함한다. 기판(20)은 P-타입 금속-산화물-반도체(PMOS) 디바이스 지역(100)의 부분, 및 N-타입 금속-산화물-반도체(CMOS) 디바이스 지역(200)의 부분을 포함한다.
반도체층(26)이 에피택시를 통해 기판(20)상에서 성장한다. 반도체층(26)은 기판(20)의 격자 상수보다 큰 제1 격자 상수를 가질 수 있다. 일부 실시예에 있어서, 반도체층(26)은 Si1-xGex 로 표현되는 실리콘 게르마늄을 포함하며, 여기서 값(X)은 반도체층(26)에서 게르마늄의 원자 백분율(atomic percentage)이며, 예시적인 실시예에서 원자 백분율은 약 0.2(20 퍼센트) 내지 약 0.5(50 퍼센트)의 범위에 있을 수 있다. 일부 실시예에 있어서, 반도체층(26)을 형성하기 위해, SiCl4 와 같은 실리콘 기반 전구체가 화학 증착(chemical vapor deposition)(CVD) 프로세스에 사용된다. 다른 실시예에 있어서, SiH4, GeH4, SiH2Cl2, 및/또는 SiHCl3 를 포함하는 실리콘-기반 전구체는 적절한 온도 및 성장률로 실리콘 에피택시층을 성장시키는데 사용된다. 반도체층(26)은 스트레인형 반도체층이며, 이것은 반도체층(26)의 상부 부분이 아직 스트레인된 것을 의미한다. 이것은 예를 들어 반도체층(26)의 두께(T1)를, 이것을 지나 반도체층(26)의 윗부분이 느슨해지는 두께인 임계 두께보다 작게 제조함으로써 달성될 수 있다. 일부 예시적인 실시예에 있어서, 두께(T1)는 약 20 nm 보다 크며, 또한 약 20 nm 내지 약 60 nm 범위의 있을 수 있다.
반도체층(28)은 에피택시를 통해 반도체층(26)상에서 성장한다. 반도체층(28)은 인장 스트레인을 갖는다. 일부 실시예에 있어서, 인장 스트레인은 반도체층(28)의 격자 상수를 반도체층(26)의 격자 상수보다 작게 제조함으로써 발생된다. 일부 실시예에 있어서, 반도체층(28)은 그 내부에 게르마늄이 추가되지 않은 순수 실리콘을 포함한다. 반도체층(28)은 그 내부에 작은 백분율의 게르마늄이 추가된 실질적으로 순수 실리콘을 포함할 수 있으며, 또한 게르마늄 백분율은 예를 들어 5 퍼센트보다 작다. 반도체층(28)은 약 150 nm 보다 작은 두께(T2)를 가지며, 또한 약 30 nm 내지 약 150 nm 의 범위에 있을 수 있다.
도 2는 반도체층(28)의 트렌치(30)의 형성을 도시하고 있으며, 이것은 반도체층(28) 위에 포토레지스트(도시되지 않음)를 형성 및 패터닝하고, 그 후 반도체층(28)을 에칭함으로써 수행된다. 일부 실시예에 있어서, 도 2에 도시된 바와 같이, 트렌치(30)의 바닥은 실질적으로 반도체층(26)의 상부 표면과 실질적으로 대등하며, 따라서 반도체층(26)의 일부 부분이 트렌치(30)를 통해 노출된다. 대안적인 실시예에 있어서, 트렌치(30)의 바닥은 반도체층(26)의 상부 표면보다 높거나 또는 낮다. 트렌치(30)의 각각의 바닥이 점선 30' 로 도시되어 있다.
도 3은 제1 마스크층(32)의 형성을 도시하고 있으며, 이것은 질화물(예를 들어, 실리콘 질화물), 실리콘 옥시질화물, 실리콘 탄화물, 등과 같은 유전체 물질로 형성될 수 있다. 일부 실시예에 있어서, 마스크층(32)은 약 ___ nm 보다 큰 두께(T3)를 가지며, 따라서 후속의 산화 단계에서 마스크층(32)은 반도체층(26, 28)의 하부 부분이 산화되는 것을 방지한다. 마스크층(32)이 에칭 단계에서 패터닝되므로, 이것은 NMOS 디바이스 지역(200)으로부터 제거되고, 그리고 PMOS 디바이스 지역(100)에 남는다. 마스크층(32)은 트렌치(30)의 일부 내로 더 연장한다. 일부 예시적인 실시예에 있어서, 마스크층(32)은 PMOS 디바이스 지역(100)에서 트렌치(30)의 전체 바닥 표면 및 측벽을 덮는다. 다른 한편으로, 디바이스 지역들(100, 200) 사이의 경계부에서 트렌치들(30)(30'로 표시된) 중 하나에 있어서, NMOS 디바이스 지역(200)의 마스크층(32)의 제1 부분은 제거되고, PMOS 디바이스 지역(100)의 마스크층(32)의 제2 부분은 그대로 있으며, 거기에서 각각의 제1 부분 및 제2 부분은 바닥 부분 및 측벽 부분을 포함한다.
도 4 및 5는 산화 프로세스를 도시하고 있다. 도 4에 도시된 바와 같이, 산화에 있어서, 산소 원자는 산화물 지역(36, 38)을 형성하기 위해 반도체층(26, 28)의 노출된 부분에 위치된 반도체 물질과 반응한다. NMOS 디바이스 지역(200)에 있어서, 산화물 지역/층(36, 38)이 형성되고, PMOS 디바이스 지역(100)에서 마스크층(32)은 반도체층(26, 28)의 하부 부분이 산화되는 것을 방지한다. 일부 실시예에 있어서, 반도체층(28)은 실리콘을 포함하며, 따라서 결과적인 산화물층(36)은 실리콘 산화물층이다. 반도체층(26)은 일부 실시예에서 실리콘 게르마늄을 포함하며, 따라서 결과적인 산화물 지역(38)은 실리콘 게르마늄 산화물(SiGeOz)을 포함한다. 여기에서 SiGeOz 의 표현은 다양한 접합 치환(permutation)이 본 발명의 예상된 범위 내에 있기 때문에 비-화학량론적이다(nonstoichiometric). 산화물 지역(36, 38)의 두께는 크기대로 도시되지 않았으며, 또한 산화물층(36)은 매우 얇은 층일 수 있다.
일부 실시예에 있어서, 산화 프로세스는 로(furnace)에서 약 400℃ 로부터 약 650℃ 까지의 온도로 실시된다. 산화 작동은 수 분 내지 수 시간의 시간 주기 동안 계속된다. 산화의 시간 주기는 반도체층(26, 28)의 원하는 산화도(degree of oxidation)에 따른다. 임의의 실시예에 있어서, 로는 로에 포함된 산소(O2)로 약 500°까지 가열된다.
실리콘 게르마늄(SiGe)은 실리콘보다 높은 산화율을 갖는다. 일부 실시예에 있어서, SiGe 의 산화율은 실리콘의 산화율보다 약 7 내지 8 배 빨리 도달한다. 따라서 도 5에 있어서, 산화가 완료되었을 때, 실리콘 게르마늄 산화물 지역(38)은 반도체층(28)의 산화되지 않은 부분에 의해 중첩된 지역 내로 횡방향으로 잠식(encroach)한다. 예를 들어, 실리콘 게르마늄 산화물 지역(38)은 트렌치(30)의 각각의 엣지를 지나 횡방향 거리(L1) 만큼 횡방향으로 확장할 수 있으며, 이것은 약 ___ nm 보다 클 수 있다.
PMOS 디바이스 지역(100)과 NMOS 디바이스 지역(200) 사이의 경계 지역에 있어서, 실리콘 게르마늄 산화물 지역(38)은 비평형 프로필을 가질 수 있으며, 또한 NMOS 디바이스 지역(200)을 향해 연장하는 거리보다 훨씬 작은 거리로 PMOS 지역(100)을 향해 연장한다. 예를 들어, 일부 실시예에 있어서, 실리콘 게르마늄 산화물 지역(38)은 트렌치(30)의 엣지(30A)를 지나서는 연장하지 않을 수 있다.
일부 실시예에 있어서, 반도체층들(26, 28) 사이의 인터페이스에서, 실리콘 산화물 지역(36)(36' 로 표시된)은 반도체층(28)에도 형성되며, 또한 실리콘 게르마늄 산화물 지역(38)의 잠식부(encroaching)를 따라 횡방향으로 연장한다. 실리콘 산화물 지역(36')의 횡방향 연장 거리(L2)는 횡방향 연장 거리(L1)와 유사할 수 있다. 실리콘 산화물 지역(36')의 두께(T4)는 실리콘 게르마늄 산화물 지역(38)의 두께(T5)보다 훨씬 작다. 일부 실시예에 있어서, 비율(T5/T4)은 약 5 보다 크거나 심지어 이 보다 더 크다. 두께(T4, T5)는 1 nm 보다 더 클 수 있다.
일부 실시예에 있어서, 도 5a에 도시된 바와 같이, 산화는 인접한 트렌치(30) 아래서 성장한 실리콘 게르마늄 산화물 지역(38)이 아직 서로 분리되어 있을 때 종료된다. 따라서 결과적인 NMOS 디바이스(202)(도 11a 및 11b)의 채널 지역의 적어도 일부가 임의의 실리콘 게르마늄 산화물 지역(38)과 중첩되지 않는다. 또한 이들 실시예에 있어서, 실리콘 게르마늄 산화물 지역(38)의 측벽은 수직이 아니며, 또한 곧바르지 않다. 대안적인 실시예에 있어서, 도 5b에 도시된 바와 같이, 산화가 종료되었을 때, 인접한 트렌치(30) 아래서 성장한 실리콘 게르마늄 산화물 지역(38)이 접합된다. 이것은 산화 시간을 연장시킴으로써 달성된다. 이들 실시예에 있어서, 인접한 트렌치들(30) 사이의 반도체층(28)의 부분은 연속적인 실리콘 게르마늄 산화물 지역(38) 위에 위치된다. 반도체층(28)이 NMOS 디바이스[도 11a 및 11b에서 NMOS 디바이스(202)로 지칭하고 있다]를 형성하는데 사용되기 때문에, NMOS 디바이스의 소스/드레인 지역이 기판(20)으로부터 완전히 절연되며, 따라서 누설 전류가 실질적으로 제거된다.
도 6에 있어서, 쉘로우 트렌치 아이솔레이션(shallow trench isolation)(STI) 지역(40)이 도 5a 또는 5b에서 트렌치(30)를 충전하도록 형성된다. STI 지역(40)은 실리콘 산화물과 같은 유전체 물질로 트렌치(30)를 충전함으로써 형성되며, 이어서 유전체 물질의 과잉 부분을 제거하기 위해 화학 기계적 폴리시(chemical mechanical polish)(CMP)가 이어진다. 유전체 물질의 나머지 부분은 STI 지역(40)을 형성한다. 또한, 마스크층(32)(도 5a 또는 5b)은 PMOS 디바이스 지역(100)에서 STI 지역(40)의 부분을 형성하기 위해 남아있는 부분을 가질 수도 있다.
도 7은 제2 마스크층(42)의 형성을 도시하고 있다. 일부 실시예에 있어서, 마스크층(42)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, 실리콘 옥시질화물과 같은 옥시질화물, 등을 포함한다. 마스크층(42)이 패터닝되므로, 이것은 NMOS 디바이스 지역(200)에는 남아있고, 또한 PMOS 디바이스 지역(100)으로부터는 제거된다.
도 8a 및 8b는 상이한 실시예에 따라 PMOS 디바이스 지역(100)에서 반도체층(28)의 에칭을 도시하고 있으며, 거기에서 마스크층(42)이 에칭 마스크로서 사용된다. 에칭은 습식 에칭 또는 건식 에칭을 사용하여 수행될 수 있다. 습식 에칭이 사용되는 일부 예시적인 실시예에 있어서, 에칭액(etching solution)은 메틸 암모늄 수산화물(methyl ammonium hydroxide)(TMAH), 포타슘 수산화물(potassium hydroxide)(KOH), 등을 포함한다. _____ 와 같은 프로세스 조건은 조정될 수 있으므로, 바닥 표면(44A)은 반도체층(28)의 (551) 표면 평면(들)을 포함한다. 건식 에칭이 사용되는 대안적인 실시예에 있어서, ___ 또는 ___ 이 에칭 가스로서 사용될 수 있다.
에칭 프로세스의 결과로서, 경사진 바닥 표면(44A)이 트렌치(44)의 바닥 표면의 부분으로서 형성된다. 일부 실시예에 있어서, 경사진 바닥 표면(44A)은 반도체층(28)의 실리콘 결정의 (551) 표면 평면상의 (551) 표면이다. 도 8a에 도시된 실시예에 있어서, 트렌치(44)의 전체 바닥 표면은 (551) 표면이며, 이것은 횡단면도에서 V-형상을 형성한다. V-형 바닥 표면은 서로 접합하는 2개의 경사진 (551) 표면 평면을 포함한다. 기판(20)과 반도체 표면층(26, 28)의 주(major) 상부 및 바닥 표면들에 대한 경사각인, 경사진 바닥 표면(44A)의 경사각(α)은 약 8°이다.
도 8b에 도시된 실시예에 있어서, 경사진 (551) 표면(44A)과 함께, 바닥 표면(44)은 경사진 표면(44A)이 평탄한 표면(44B)의 반대편 단부에 연결된, 평탄한 표면(44B)을 추가로 포함한다. 일부 실시예에 있어서, 기판(20)은 (001) 상부 표면 평면을 가지며, 따라서 평탄한 표면(44B)도 (001) 표면 평면을 갖는다. 바닥 표면들(44A, 44B) 사이에도 형성되는 경사각인, 경사진 바닥 표면(44A)의 경사각(α)은 약 8°이다. 경사각(α)은 반도체 표면층(26, 28)이 기판(20)의 주 상부 및 바닥 표면들에 대해 경사진 바닥 표면(44A)의 각도이기도 한다.
에칭 단계에 있어서, 프로세스 조건이 조정될 수 있으므로, (551) 바닥 표면(44A)은 트렌치(44)의 모든 바닥 표면의 중요한 부분이다. 예를 들어, (551) 바닥 표면의 전체 영역은 트렌치(44)의 모든 바닥 표면의 전체 영역의 약 ___ 퍼센트보다 클 수 있다. (551) 바닥 표면(44A)의 영역을 증가시키기 위해, 에칭의 일부 프로세스 조건이 조정된다. 예를 들어, 조정된 프로세스 조건은 ___ 를 포함한다. (551) 평면의 발생 및 확대로 이어질 수 있는 다양한 요소는 에칭액의 화학물(chemical)의 타입, 에칭액의 화학물의 농도, 및 온도, 등을 포함한다. 이들 요소는 조합하여 (551) 바닥 표면(44A)의 영역에 영향을 끼치며, 또한 (551) 바닥 표면(44A)의 큰 영역을 발생시키기 위해 하나의 요소의 변화는 다른 요소의 조정을 필요로 할 수 있다.
도 8a 및 8b에 도시된 바와 같이, 반도체층(28)의 에칭이 종료되었을 때, 반도체층(28)은 아직 에칭되지 않고 그리고 트렌치(44)의 바닥에 남아있는 바닥층을 갖고 있으며, 그 부분은 예를 들어 5 nm 보다 큰 두께를 갖는다. 따라서 반도체층(26)은 트렌치(44)를 통해서는 노출되지 않는다.
다음에, 도 9에 도시된 바와 같이, 에피택시 반도체 지역(46)이 선택적인 에피택시를 통해 트렌치(44)에서 성장하며, 거기에서 반도체 지역(46)은 나머지 반도체층(28)의 상부 표면으로부터 성장하지만, 그러나 노출된 유전체 지역으로부터는 아니다. 일부 실시예에 있어서, 반도체 지역(46)은 Si1-yGey 로 표현되는 실리콘 게르마늄을 포함하며, 여기서 값(Y)은 반도체 지역(46)에서 게르마늄의 원자 백분율이다. 값(Y)은 약 ___(___ 퍼센트) 보다 클 수 있으며, 또한 약 ___ 내지 약 ___ 범위에 있을 수 있다. 값(Y)은 0.1 과 동일할 수도 있으며, 이것은 반도체 지역(46)이 실리콘이 없는 게르마늄층임을 의미한다. 또한, 값(Y)은 반도체층(26)의 값(X)(이것은 Si1-xGex 로 표현된다) 보다 클 수 있으며, 차이(Y-X)는 예를 들어 약 0.1 보다 크고, 약 0.3 보다 크고, 또는 약 0.5 보다 크다. 더 큰 차이(Y-X)는 바람직하게도 반도체 지역(46)에서 더욱 큰 압축률로 나타날 수 있다.
다음에, 도 10에 도시된 바와 같이, 도 9의 마스크층(42)이 제거된다. 도 10의 구조물의 상부 표면도 예를 들어 CMP 단계에서 평탄화된다.
도 11a 및 11b는 PMOS 디바이스(102) 및 NMOS 디바이스(202)의 형성을 도시하고 있으며, 이것은 채널 지역(103, 203)으로서 반도체 지역(46) 및 반도체층(28)의 부분을 각각 채택하고 있다. PMOS 디바이스(102)와 NMOS 디바이스(202)는 조합하여 CMOS 디바이스로 지칭된다. PMOS 디바이스(102) 및 NMOS 디바이스(202)의 형성은 게이트 유전체(150, 250), 게이트 전극(152, 252), 게이트 스페이서(154, 254), 그리고 소스 및 드레인 지역(156, 256)을 형성하는 단계를 포함한다. 일부 실시예에 있어서, PMOS 디바이스(102) 및 NMOS 디바이스(202)는 평탄한 디바이스이다. 따라서 게이트 유전체(150, 250) 및 게이트 전극(12, 252)이 반도체 지역(46) 및 반도체층(28)의 평탄한 상부 표면 위에 각각 형성된다.
대안적인 실시예에 있어서, PMOS 디바이스(102) 및 NMOS 디바이스(202)는 핀(fin) 전계효과 트랜지스터(FinFET)이다. 따라서 예를 들어 STI 지역(40)이 60 으로 표시된 레벨(깊이는 커지지는 않는다)로 먼저 리세싱되므로, 에피택시 지역(46) 및 반도체층(28)은 반도체 핀을 형성하도록 STI 지역(40) 위로 돌출한다. 게이트 유전체(150, 250) 및 게이트 전극(152, 252)은 각각의 반도체 핀의 상부 표면 및 측벽 상에 형성되며, 따라서 결과적인 FinFET(102, 202)는 FinFET 이다.
또한, 도 11a 및 11b는 점선을 도시하고 있으며, 이것은 인접한 트렌치(30) 아래에 형성된 실리콘 게르마늄 산화물 지역(38)이 연속적인 산화물 지역을 형성하도록 접합될 때 실리콘 게르마늄 산화물 지역(38)의 바닥 표면을 도시하고 있으며, 이 실시예는 도 5b에도 도시되어 있다.
본 발명의 실시예는 일부 유리한 특징을 갖고 있다. NMOS 디바이스의 소스/드레인 지역(및 가능하기로는 채널)의 아래로 횡방향으로 연장하는 실리콘 게르마늄 산화물 지역을 형성함으로써, 소스/드레인 지역으로부터 기판으로의 누설은 실리콘 게르마늄 산화물 지역의 횡방향 잠식에 의해 방해된다. 실리콘 게르마늄 산화물 지역은 소스/드레인 지역 및 PMOS 디바이스를 위한 채널의 아래로는 연장하지 않으므로, PMOS 디바이스의 압축 응력이 실리콘 게르마늄 산화물 지역에 의해 악영향을 받지는 않는다. PMOS 디바이스가 에피택시 반도체 지역상에 형성되며, 이것은 (551) 표면으로부터 성장된다. 이것은 바람직하게도 에피택시 반도체 지역의 결함의 감소로 나타난다. (551) 표면은 에피택시에 적합하며, 또한 (551) 표면으로부터 성장한 반도체는 더 작은 표면 거칠기를 가지며, 따라서 품질이 향상된다.
일부 실시예에 따라, 디바이스는 제1 반도체층, 및 상기 제1 반도체층 위의 제2 반도체층을 포함한다. 제1 반도체층 및 제2 반도체층은 상이한 물질을 포함한다. 반도체 지역은 제2 반도체층 위에 있고 그리고 이와 접촉하며, 반도체 지역의 바닥 표면은 제2 반도체층의 제1 상부 표면과 접촉한다. 반도체 지역 및 제2 반도체층은 상이한 물질을 포함한다. 반도체 지역의 바닥 표면은 제2 반도체층의 (551) 표면 평면과 접촉하는 경사진 부분을 갖는다.
다른 실시예에 따라, 디바이스는 실리콘 기판, 제1 게르마늄 백분율을 갖는 실리콘 게르마늄층, 상기 실리콘 게르마늄층 위의 실리콘층, 및 제1 상부 표면 위의 그리고 이와 접촉하는 바닥 표면을 갖는 실리콘 게르마늄 지역을 포함한다. 실리콘 게르마늄 지역은 제1 실리콘 게르마늄 백분율보다 큰 제2 게르마늄 백분율을 갖는다. PMOS 디바이스는 실리콘 게르마늄 지역 위에 제1 게이트 유전체를 포함한다. NMOS 디바이스는 실리콘층의 제2 상부 표면 위에 제2 게이트 유전체, 및 상기 제2 유전체 게이트에 인접한 소스/드레인 지역을 포함한다. STI 지역은 실리콘층에 있으며, 거기에서 제1 STI 지역이 소스/드레인 지역과 접촉한다. 실리콘 게르마늄 산화물 지역은 실리콘 게르마늄층에 있다. 실리콘 게르마늄 산화물 지역은 제1 STI 지역의 아래에서 그리고 이와 접촉하는 제1 부분, 및 NMOS 디바이스의 소스/드레인 지역에 의해 중첩되는 제2 부분을 포함한다.
또 다른 실시예에 따라, 방법은 기판 위에 실리콘 게르마늄층을 형성하기 위해 제1 에피택시를 수행하는 단계, 및 실리콘 게르마늄층 위에 실리콘층을 형성하기 위해 제2 에피택시를 수행하는 단계를 포함하며, 상기 실리콘 게르마늄층은 제1 게르마늄 백분율을 갖는다. 실리콘층은 트렌치를 형성하도록 에칭되며, 실리콘층의 바닥 부분은 트렌치 아래에 남아있다. 실리콘층의 바닥 부분은 경사진 부분을 포함하는 상부 표면을 가지며, 상기 경사진 부분은 실리콘층의 (551) 평면을 포함한다. 트렌치에 실리콘 게르마늄 지역을 형성하기 위해, 제3 에피택시가 수행된다. 실리콘 게르마늄 지역은 실리콘층의 상부 표면 위의 그리고 이와 접촉하는 바닥 표면을 갖는다. 상기 방법은 PMOS 디바이스를 형성하는 단계를 더 포함하며, 그 형성은 실리콘 게르마늄 지역에 PMOS 디바이스의 채널 지역을 구비한, 실리콘 게르마늄 지역의 상부 표면 위에 게이트 유전체를 형성하는 단계를 포함한다.
실시예 및 그 장점이 상세히 설명되었지만, 첨부된 청구범위에 의해 한정된 바와 같이 실시예의 정신 및 범위로부터의 일탈 없이 여기에 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다. 더욱이, 이 출원의 범위는 명세서에 설명된 프로세스, 장치, 제조, 및 물질의 조성물, 수단, 방법, 및 단계를 제한하는 것으로 의도되지 않는다. 당업자 중 하나라면 기재된 바로부터 여기에 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는 현재 존재하는 또는 나중에 개발될 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계가 설명에 따라 사용될 수 있음을 용이하게 인식할 것이다. 따라서 첨부된 청구범위는 프로세스, 장치, 제조, 물질의 조성물, 수단, 방법, 또는 단계와 같은 그 범위 내에 포함되는 것으로 의도된다. 또한, 각각의 청구범위는 별도의 실시예를 구성하며, 또한 다양한 청구범위와 실시예의 조합이 이 설명의 범위 내에 있다.

Claims (20)

  1. 디바이스로서,
    제1 반도체층;
    상기 제1 반도체층 위의 제2 반도체층;
    상기 제2 반도체층 위의 그리고 이와 접촉하는 반도체 지역
    을 포함하며,
    상기 제1 반도체층 및 제2 반도체층은 상이한 물질을 포함하며, 상기 반도체 지역의 바닥 표면은 상기 제2 반도체층의 제1 상부 표면과 접촉하며, 상기 반도체 지역 및 상기 제2 반도체층은 상이한 물질을 포함하며, 상기 반도체 지역의 바닥 표면은 제2 반도체층의 제1 (551) 표면 평면과 접촉하는 경사진 제1 부분을 포함하는, 디바이스.
  2. 제1 항에 있어서, 상기 제1 반도체층은 제1 게르마늄 백분율을 갖는 제1 실리콘 게르마늄을 포함하며, 상기 제2 반도체층은 실리콘층이며, 상기 반도체 지역은 상기 제1 게르마늄 백분율보다 큰 제2 게르마늄 백분율을 갖는 제2 실리콘 게르마늄을 포함하는, 디바이스.
  3. 제1 항에 있어서, 상기 반도체 지역의 바닥 표면은 제2 반도체층의 제2 (551) 표면 평면과 접촉하는 경사진 제2 부분을 더 포함하는, 디바이스.
  4. 제3 항에 있어서, 상기 경사진 제1 부분은 상기 디바이스의 횡단면도에서 V-형상을 형성하도록 상기 경사진 제2 부분과 접합되는, 디바이스.
  5. 제3 항에 있어서, 상기 반도체 지역의 바닥 표면은 평탄한 부분을 더 포함하며, 상기 경사진 제1 부분 및 상기 경사진 제2 부분은 상기 평탄한 부분의 반대편 단부에 연결되며, 상기 평탄한 부분은 상기 제1 반도체층의 주 상부 표면과 평행한, 디바이스.
  6. 제1 항에 있어서, 제1 채널 지역으로서 상기 반도체 지역의 일부를 포함하는 P-타입 금속-산화물-반도체(P-type Metal-Oxide-Semiconductor; PMOS) 디바이스;
    상기 제2 반도체층의 제2 상부 표면으로부터 상기 제2 반도체층 내로 연장하며, 상기 제2 반도체층의 제2 상부 표면이 상기 제2 반도체층의 제1 상부 표면보다 높은 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 지역;
    N-타입 금속-산화물-반도체(NMOS) 디바이스; 및
    상기 제1 반도체층의 산화물 지역
    을 더 포함하며,
    상기 N-타입 금속-산화물-반도체(NMOS) 디바이스는,
    제2 채널 지역으로서 상기 제2 반도체층의 일부;
    상기 제2 채널 지역 위의 게이트 스택; 및
    상기 제2 채널 지역과 상기 STI 지역 사이의 소스/드레인 지역
    을 포함하며,
    상기 소스/드레인 지역은 상기 STI 지역의 엣지와 접촉하며,
    상기 산화물 지역은 STI 지역의 엣지를 지나 연장하고, 또한 상기 소스/드레인 지역에 의해 중첩되는 부분을 포함하는, 디바이스.
  7. 제6 항에 있어서, 상기 산화물 지역은 상기 제2 채널 지역의 적어도 일부에 의해 중첩되지 않는, 디바이스.
  8. 제6 항에 있어서, 상기 소스/드레인 지역의 전체와 상기 제2 채널 지역의 전체는 산화물 지역과 중첩되는, 디바이스.
  9. 디바이스로서,
    실리콘 기판;
    제1 게르마늄 백분율을 갖는 실리콘 게르마늄층;
    상기 실리콘 게르마늄층 위의 실리콘층;
    상기 실리콘층의 제1 상부 표면 위의 그리고 이와 접촉하는 바닥 표면을 가지며, 상기 제1 게르마늄 백분율보다 높은 제2 게르마늄 백분율을 갖는 실리콘 게르마늄 지역;
    P-타입 금속-산화물-반도체(PMOS) 디바이스;
    N-타입 금속-산화물-반도체(NMOS) 디바이스;
    소스/드레인 지역과 접촉하는, 상기 실리콘층의 제1 쉘로우 트렌치 아이솔레이션(STI) 지역; 및
    상기 실리콘 게르마늄층의 제1 실리콘 게르마늄 산화물 지역
    을 포함하며,
    상기 P-타입 금속-산화물-반도체(PMOS) 디바이스는,
    상기 실리콘 게르마늄 지역 위의 제1 게이트 유전체를 포함하며,
    상기 N-타입 금속-산화물-반도체(NMOS) 디바이스는,
    상기 실리콘층의 제2 상부 표면 위의 제2 게이트 유전체; 및
    상기 제2 게이트 유전체에 인접한 소스/드레인 지역
    을 포함하며,
    상기 제1 실리콘 게르마늄 산화물 지역은,
    상기 제1 STI 지역의 아래에서 그리고 이와 접촉하는 제1 부분; 및
    상기 NMOS 디바이스의 소스/드레인 지역에 의해 중첩되는 제2 부분
    을 포함하는, 디바이스.
  10. 제9 항에 있어서, PMOS 디바이스에 포함되는 추가적인 소스/드레인 지역;
    상기 추가적인 소스/드레인 지역과 접촉하는, 상기 실리콘층의 제2 STI 지역; 및
    상기 실리콘 게르마늄층의 제2 실리콘 게르마늄 산화물 지역
    을 더 포함하며,
    상기 추가적인 소스/드레인 지역은 제1 게이트 유전체에 인접하며, 상기 실리콘 게르마늄 지역의 일부는 상기 추가적인 소스/드레인 지역의 일부를 형성하며,
    상기 제2 실리콘 게르마늄 산화물 지역의 전체는 상기 추가적인 소스/드레인 지역에 의해 중첩되지 않는, 디바이스.
  11. 제9 항에 있어서, 상기 실리콘 게르마늄 지역의 바닥 표면은 상기 실리콘층의 제1 (551) 표면 평면과 접촉하는 경사진 제1 부분을 포함하는, 디바이스.
  12. 제11 항에 있어서, 상기 실리콘 게르마늄 지역의 바닥 표면은 상기 실리콘층의 제2 (551) 표면 평면과 접촉하는 경사진 제2 부분을 더 포함하는, 디바이스.
  13. 제12 항에 있어서, 상기 경사진 제1 부분은 디바이스의 횡단면도에서 V-형상을 형성하도록 상기 경사진 제2 부분과 접합되는, 디바이스.
  14. 제12 항에 있어서, 상기 경사진 제1 부분 및 상기 경사진 제2 부분은 상기 실리콘 게르마늄 지역의 바닥 표면의 평탄한 부분의 반대편 단부에 연결되며, 상기 평탄한 부분은 상기 실리콘 기판의 주 상부 표면과 평행한, 디바이스.
  15. 기판 위에 실리콘 게르마늄층을 형성하기 위해 제1 에피택시를 수행하는 것;
    상기 실리콘 게르마늄층 위에 실리콘층을 형성하기 위해 제2 에피택시를 수행하는 것;
    트렌치를 형성하도록 실리콘층을 에칭하는 것;
    상기 트렌치에 실리콘 게르마늄 지역을 형성하기 위해 제3 에피택시를 수행하는 것; 및
    P-타입 금속-산화물-반도체(PMOS) 디바이스를 형성하는 것
    을 포함하며,
    상기 실리콘 게르마늄층은 제1 게르마늄 백분율을 가지며,
    상기 실리콘층의 바닥 부분은 상기 트렌치 아래에 남겨지며, 상기 실리콘층의 바닥 부분은 경사진 제1 부분을 포함하는 상부 표면을 가지며, 상기 경사진 제1 부분은 상기 실리콘층의 (551) 평면을 포함하며,
    상기 실리콘 게르마늄 지역은 상기 실리콘층의 상부 표면 위의 그리고 이와 접촉하는 바닥 표면을 가지며,
    상기 P-타입 금속-산화물-반도체(PMOS) 디바이스를 형성하는 것은,
    상기 실리콘 게르마늄 지역에 상기 PMOS 디바이스의 채널 지역을 구비한, 상기 실리콘 게르마늄 지역의 상부 표면 위에 제1 게이트 유전체를 형성하는 것을 포함하는, 방법.
  16. 제15 항에 있어서, 상기 실리콘층을 에칭한 후, 상기 실리콘층의 바닥 부분의 상부 표면은 상기 실리콘층의 추가적인 (551) 표면 평면에 경사진 제2 부분을 더 포함하는, 방법.
  17. 제16 항에 있어서, 상기 경사진 제1 부분은 V-형상을 형성하기 위해 상기 경사진 제2 부분과 접합되는, 방법.
  18. 제16 항에 있어서, 상기 경사진 제1 부분 및 상기 경사진 제2 부분은 상기 실리콘층의 상부 표면의 평탄한 부분의 반대편 단부에 연결되며, 상기 평탄한 부분은 상기 기판의 주 상부 표면과 평행한, 방법.
  19. 제15 항에 있어서, 상기 트렌치를 형성하기 위해 상기 실리콘층을 에칭하기 전에, 상기 실리콘층에 추가적인 제1 트렌치 및 추가적인 제2 트렌치를 형성하는 것; 및
    상기 추가적인 제1 트렌치의 바닥 및 측벽을 덮기 위해 마스크층을 형성하는 것;
    상기 실리콘 게르마늄층에 실리콘 게르마늄 산화물 지역을 형성하기 위해, 상기 추가적인 제2 트렌치를 통해 상기 실리콘 게르마늄층상에 산화를 수행하는 것;
    제1 쉘로우 트렌치 아이솔레이션(STI) 지역 및 제2 STI 지역을 각각 형성하기 위해, 상기 추가적인 제1 트렌치 및 상기 추가적인 제2 트렌치를 충전하는 것; 및
    N-타입 금속-산화물-반도체(NMOS) 디바이스를 형성하는 것
    을 더 포함하며,
    상기 추가적인 제2 트렌치의 측벽 및 바닥은 마스크층에 의해 덮이지 않으며,
    상기 N-타입 금속-산화물-반도체(NMOS) 디바이스를 형성하는 것은,
    상기 실리콘층의 일부가 상기 NMOS 디바이스의 채널 지역인, 상기 실리콘층 위에 제2 게이트 유전체를 형성하는 것; 및
    상기 제2 게이트 유전체에 인접하여 소스/드레인 지역을 형성하는 것
    을 포함하며,
    상기 소스/드레인 지역의 일부는 상기 실리콘 게르마늄 산화물 지역의 일부와 중첩되는, 방법.
  20. 제19 항에 있어서, 상기 NMOS 디바이스의 채널 지역은 상기 실리콘 게르마늄 산화물 지역과 중첩되는, 방법.
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