CN110828566B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，该半导体结构包含：一衬底；一第一氧化层，设置于衬底上；一第二氧化层，设置于第一氧化层的一侧且与第一氧化层接触，其中第二氧化层与第一氧化层部分地重迭，且第一氧化层与第二氧化层包含一相同的氧化物；以及一半导体层，设置于第二氧化层上。本发明能在降低半导体装置的寄生效应及背侧偏压效应等的同时，亦可有效改善半导体装置的散热效果，进而可提升半导体装置的整体效能，例如，可进一步改善饱和区漏极电流(Idsat)及击穿电压的表现。

Description

半导体结构及其形成方法
技术领域
本发明是关于一种半导体结构及其形成方法，且特别是有关于一种半导体衬底及其形成方法。
背景技术
半导体装置使用于许多电子设备中，例如，个人电脑、行动电话、数字相机及其它电子设备。半导体装置的工艺通常包含依序地沉积绝缘层或介电层、导电层及半导体层的材料于半导体衬底(substrate)之上，以及使用光刻技术图案化不同的材料层以形成电路组件及电子元件等。
在半导体工艺中，绝缘层上覆硅(silicon-on-insulator，SOI)衬底可取代传统硅衬底的硅-绝缘材料-硅(silicon-insulator-silicon)衬底，其包含埋置氧化(buriedoxide，BOX)层夹设于底部硅层与顶部硅层之间。相较于传统块状硅衬底，绝缘层上覆硅衬底可具有较低的漏电流、较高的功率效率、较低的寄生电容(parasitic capacitance)等。
然而，相较于非采用绝缘层上覆硅衬底的装置，采用绝缘层上覆硅衬底的装置通常存在散热较差的问题，过量的热聚积可能会导致饱和区漏极电流(saturation-regiondrain current，Idsat)的衰退。此外，采用绝缘层上覆硅衬底的装置亦可能会受到背侧偏压(backside bias)效应(亦称为衬底偏压效应)的影响，因而改变金属-氧化物-半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)的击穿电压。
虽然目前存在的半导体装置的绝缘层上覆硅衬底及其形成方法已可大致满足它们原先预定的用途，但它们仍未在各个方面皆彻底的符合需求。因此，在半导体装置的绝缘层上覆硅衬底的技术上目前仍存在一些问题需改善。
发明内容
在一些实施例中，本发明提供一种半导体结构，包括：一种半导体结构，包括：一衬底；一第一氧化层，设置于该衬底上；一第二氧化层，设置于该第一氧化层的一侧且与该第一氧化层接触，其中该第二氧化层与该第一氧化层部分地重迭，且该第一氧化层与该第二氧化层包括一相同的氧化物；以及一半导体层，设置于该第二氧化层上。
在一些实施例中，本发明亦提供一种半导体结构的形成方法，包括：提供一衬底；形成一第一氧化层于该衬底上；形成一半导体层于该第一氧化层上；以及藉由实行一离子注入工艺以形成一第二氧化层于该第一氧化层的一表面上，其中该第二氧化层与该第一氧化层部分地重迭，且该第一氧化层与该第二氧化层包括一相同的氧化物。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A至图1E显示根据本发明一些实施例中，半导体结构在工艺中间阶段的剖面示意图；
图2显示根据本发明一些实施例中，半导体结构的剖面示意图；
图3显示根据本发明一些实施例中，半导体结构的剖面示意图；
图4显示根据本发明一些实施例中，半导体结构的剖面示意图；
图5A显示根据本发明一些实施例中，半导体结构的饱和区漏极电流(Idsat)的性能测试结果；
图5B显示根据本发明一些实施例中，半导体结构的击穿电压的性能测试结果。
附图标号：
10、20、30、40 半导体结构；
102 衬底；
104 第一氧化层；
104a 第一表面；
104b 第二表面；
106 半导体层；
108 遮罩层；
110 第二氧化层；
112 第一阱(well)；
114 第二阱；
116 栅极电极层；
118 栅极介电层；
120a、120b 间隔元件；
122 层间介电层；
124 第一导孔；
126 第二导孔；
200 离子注入工艺；
G 栅极堆迭结构；
T1 第一厚度；
T2 第二厚度。
具体实施方式
以下针对本发明的半导体结构及其形成方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明一些实施例的不同样态。以下所述特定的元件及排列方式仅为简单清楚描述本发明一些实施例。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明一些实施例，这些仅用以举例而非本发明的限定。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
应理解的是，图式的元件或装置可以本领域技术人员所熟知的各种形式存在。此外，实施例中可能使用相对性的用语，例如「较低」或「底部」及「较高」或「顶部」，以描述图式的一个元件对于另一元件的相对关系。可理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在「较低」侧的元件将会成为在「较高」侧的元件。本发明实施例可配合图式一并理解，本发明的图式亦被视为揭露说明的一部分。应理解的是，本发明的图式并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征，而在说明书及图式中，同样或类似的元件将以类似的符号表示。
可理解的是，虽然在此可使用用语「第一」、「第二」、「第三」等来叙述各种元件或部分，这些元件、组成或部分不应被这些用语限定，且这些用语仅是用来区别不同的元件、组成或部分。因此，以下讨论的一第一元件、组成或部分可在不偏离本发明的教示的情况下被称为一第二元件、组成或部分。
除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明的本领域技术人员通常理解的相同涵义。能理解的是，这些用语，例如在通常使用的字典中定义的用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
此外，在本发明一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构示直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
在本发明一些实施例中，用语「重迭」指的是两个元件于衬底的法线方向上重迭。所述法线方向例如为衬底的顶表面的法线方向。
根据一些实施例，本发明提供的半导体结构具有绝缘层上覆硅衬底，其包含特定区域厚度较厚的埋置氧化(buried oxide，BOX)层以调控衬底效应(body effect)。埋置氧化层在对应于半导体结构中散热较差的区域可具有较薄的厚度，而对应其它区域的埋置氧化层可具有较厚的厚度，藉此在降低半导体装置的寄生效应及背侧偏压效应等的同时，亦可有效改善半导体装置的散热效果，进而可提升半导体装置的整体效能，例如，可进一步改善饱和区漏极电流(Idsat)及击穿电压的表现。
图1A至图1E显示根据本发明一些实施例中，半导体结构10在工艺中间阶段的剖面示意图。应理解的是，可于半导体结构的工艺进行前、进行中及/或进行后提供额外的操作。在不同的实施例中，所述的一些阶段可以被取代、删除或交换。可添加额外特征于半导体结构，在不同的实施例中，以下所述的半导体结构的部分特征可以被取代或删除。
首先，如图1A所示，提供衬底102，于衬底102上形成第一氧化层104。衬底102可由硅或其它半导体材料形成。在一些实施例中，衬底102可包含其它元素半导体材料，例如锗(Ge)。在一些实施例中，衬底102可由化合物半导体材料形成，例如，包含碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)或前述的组合。在另一些实施例中，衬底102可由合金半导体材料，例如，包含硅化锗(SiGe)、碳化硅锗(SiGeC)、磷化砷镓(GaP)或磷化铟镓(InGaP)。此外，在一些实施例中，衬底102为导电类型为n型的衬底。在另一些实施例中，衬底102为导电类型为p型的衬底。
第一氧化层104可作为埋置氧化(buried oxide，BOX)层。第一氧化层104可由氧化材料形成。在一些实施例中，第一氧化层104包含氧化硅。在一些实施例中，第一氧化层104包含二氧化硅。在一些实施例中，第一氧化层104的厚度在约0.1um至约1um的范围，或在约0.3um至约0.6um的范围。
接着，请参照图1B，形成半导体106于第一氧化层104上。衬底102、第一氧化层104及半导体层106可作为一绝缘层上覆硅衬底。半导体层106可由半导体材料所形成。在一些实施例中，半导体层106包含硅，例如，结晶硅。在一些实施例中，半导体层106可包含n型掺质或p型掺质。换言之，半导体层106的导电类型可为p型或n型。在一些实施例中，半导体层106的厚度在约0.5um至约5um的范围，或在1um至约3um的范围。
在一些实施例中，可藉由晶种成长工艺(seed growth method)、晶片接合(waferbonding)工艺、其它合适的工艺或前述的组合形成衬底102、氧化层104及半导体层106。在使用晶种成长工艺的实施例中(如图1A及图1B)，可先将第一氧化层104形成于衬底102上，接着，于第一氧化层104上外延成长半导体层106。在一些实施例中，外延成长工艺可包含分子束外延(molecular beam epitaxy，MBE)工艺、液相外延(liquid phase epitaxy，LPE)工艺、固相外延(solid phase epitaxy，SPE)工艺、气相外延成长(vapor phase epitaxy，VPE)工艺、选择性外延成长(selective epitaxial growth，SEG)工艺、金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)工艺、原子层化学气相沉积(atomic layer deposition，ALD)工艺或前述的组合。
另一方面，在使用晶片接合工艺的实施例中，可直接将氧化的硅与半导体层106接合，以于半导体层106下方形成第一氧化层104，接着，在第一氧化层104及半导体层106与衬底102接合之前，将半导体层106薄化。
在另一些实施例中，衬底102、第一氧化层104及半导体层106可藉由氧离子注入隔离(separation by implantation of oxygen，SIMOX)工艺形成。在氧离子注入隔离工艺中，以高能量将氧离子束注入硅晶片，接着，注入的氧离子会与硅进行反应，并藉由高温退火工艺在硅晶片的表面下形成第一氧化层104。在此工艺中，位于第一氧化层104下方的硅晶片的部分可作为衬底102，而位于第一氧化层104上方的硅晶片的部分则作为半导体层106。在一些实施例中，形成第一氧化层104的离子注入工艺的掺质浓度的范围可为约1×1012原子/平方公分至约1×1015原子/平方公分。
接着，请参照图1C，实行离子注入工艺200以形成第二氧化层110于第一氧化层104的一侧，且第二氧化层110与第一氧化层104接触。详细而言，第二氧化层110形成于第一氧化层104的第一表面104a上，所述第一表面104a为第一氧化层104与衬底102之间的界面。第二氧化层110从第一表面104a向衬底102延伸。换言之，第二氧化层110可设置于衬底102与第一氧化层104之间。再者，在一些实施例中，可藉由形成遮罩层108于半导体层106的一部分上，以定义第二氧化层110的位置或轮廓(profile)。在一些实施例中，遮罩层108可形成于将与后续形成的第二阱114(如图1D所示)重迭的半导体层106上。如图1C所示，第二氧化层110与第一氧化层104部分地重迭。
在一些实施例中，第一氧化层104具有第一厚度T1，而第二氧化层110具有第二厚度T2。承前述，在一些实施例中，第一氧化层104的第一厚度T1在约0.1um至约1um的范围，或在约0.3um至约0.6um的范围。在一些实施例中，第二氧化层110的第二厚度T2在约0.1um至约1um的范围，或在约0.2um至约0.5um的范围。此外，在一些实施例中，第一厚度T1与第二厚度T2的比例的范围为约10:1至约1:1或为约5:1至约2:1。应理解的是，第二氧化层110的形状及轮廓(profile)不限于图示中所绘示的那些，在不同的实施例中，第二氧化层110可根据需要具有任意合适的形状及轮廓。
在一些实施例中，前述遮罩层108可包含氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽、其他合适的材料或前述的组合。在一些实施例中，可藉由化学气相沉积(chemical vapor deposition，CVD)工艺、热氧化工艺、物理气相沉积(physicalvapor deposition，PVD)工艺、其它合适的方法或前述的组合形成遮罩层108于半导体层106上。所述化学气相沉积工艺例如可为低压化学气相沉积(low pressure chemicalvapor deposition，LPCVD)工艺、低温化学气相沉积(low temperature chemical vapordeposition，LTCVD)工艺、快速升温化学气相沉积(rapid thermal chemical vapordeposition，RTCVD)工艺、等离子增强型化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)工艺或原子层沉积(atomic layer deposition，ALD)工艺等。
在一些实施例中，第二氧化层110亦作为埋置氧化层的一部分。第二氧化层110可由氧化材料形成。在一些实施例中，第二氧化层110包含氧化硅。在一些实施例中，第一氧化层104与第二氧化层110包含相同的氧化物。在一些实施例中，第一氧化层104与第二氧化层110均包含氧化硅，例如，二氧化硅。在一些实施例中，第一氧化层104的成分与第二氧化层110的成分实质上相同。在一些实施例中，第二氧化层110可视为硅的局部氧化(localoxidation of silicon，LOCOS)元件。
特别地，第二氧化层110是在第一氧化层104形成之后，藉由实行一离子注入工艺200形成。在一些实施例中，第一氧化层104与第二氧化层110示藉由分开的工艺形成。在一些实施例中，离子注入工艺200为氧离子注入工艺，离子注入工艺200以高能量将氧离子束注入衬底102，接着，注入的氧离子会与衬底102中的硅进行反应形成第二氧化层110。具体而言，由于第一氧化层104与衬底102之间的界面(即，第一表面104a)具有较多的悬键(dangling bond)，离子注入工艺200可注入氧离子于第一表面104a，并进一步延伸至衬底102以于衬底102中形成第二氧化层110。在一些实施例中，离子注入工艺200的掺质浓度可为小于约1x1016原子/平方公分。例如，在一些实施例中，离子注入工艺200的掺质浓度的范围可为约1x1012原子/平方公分至约1x1016原子/平方公分。在一些实施例中，用于形成第一氧化层104的离子注入工艺的能量小于用于形成第二氧化层110的离子注入工艺200的能量。
此外，在一些实施例中，在实行离子注入工艺200之后，进一步实行退火工艺，以完成第二氧化层110。在一些实施例中，所述退火工艺的温度范围可为约500℃至约1100℃。在一些实施例中，退火工艺为快速热退火(rapid thermal annealing，RTA)工艺。
接着，请参照图1D，在一些实施例中，可进一步形成第一阱112及第二阱114于半导体层106内。第一阱112与第二阱114相邻。在一些实施例中，第一阱112与第二阱114彼此分隔一距离。在一些实施例中，第一阱112具有第一导电类型，第二阱114具有与第一导电类型相反的第二导电类型。在一些实施例中，第一阱112及第二阱114分别可作为源极区及漏极区。承前述，在一些实施例中，可先形成第二氧化层110，再形成第一阱112及第二阱114。然而，在另一些实施例中，可先形成第一阱112及第二阱114，再形成第二氧化层110。
在一些实施例中，可藉由离子注入工艺、扩散工艺或前述的组合形成第一阱112及第二阱114。在一些实施例中，可藉由两个独立的工艺分别形成第一阱112及第二阱114。在一些实施例中，第一阱112及第二阱114可分别包含n型掺质及p型掺质。
此外，在一些实施例中，可进一步形成栅极堆迭结构G于半导体层106上。栅极堆迭结构G可设置于第一阱112及第二阱114之间。在一些实施例中，栅极堆迭结构G与第一阱112及第二阱114部分重迭。在一些实施例中，栅极堆迭结构G可包含栅极电极层116、栅极介电层118以及间隔元件120a及120b等。
在一些实施例中，栅极电极层116可包含非晶硅、多晶硅、金属氮化物、导电金属氧化物、金属、其它合适的材料或前述的组合。上述金属可包含铝(Al)、钼(Mo)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、铪(Hf)、其它合适的材料或前述的组合，但不限于此。上述导电金属氧化物可包含钌金属氧化物或铟锡金属氧化物，但不限于此。在一些实施例中，可藉由化学气相沉积(CVD)工艺、溅镀工艺、电阻加热蒸镀工艺、电子束蒸镀工艺、脉冲激光沉积工艺、或其它适合的方法形成栅极电极层116。
在一些实施例中，栅极介电层118可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它适合的介电材料或前述的组合。高介电常数介电材料可包含金属氧化物、金属氮化物、金属硅化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、其它合适的材料或前述的组合。在一些实施例中，可藉由等离子增强型化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)工艺、旋转涂布(spin coating)工艺、其它合适的工艺或前述的组合形成栅极介电层118。
在一些实施例中，间隔元件120a及120b可由介电材料形成。在一些实施例中，间隔元件120a及120b可由氮化硅、氮氧化硅、碳化硅、其它合适的材料或前述的组合所形成。在一些实施例中，可利用化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、旋转涂布工艺、其它合适的工艺或前述的组合形成间隔元件120a及120b。
此外，在一些实施例中，可藉由图案化工艺图案化上述栅极电极层116、栅极介电层118及间隔元件120a及120b，以形成栅极堆迭结构G。图案化工艺可包含光刻工艺及蚀刻工艺。光刻可包含光阻涂布(例如，旋转涂布)、软烘烤、硬烘烤、遮罩对齐、曝光、曝光后烘烤、光阻显影、清洗及干燥等。蚀刻工艺可包含干蚀刻工艺或湿蚀刻工艺。
承前述，在一些实施例中，遮罩层108可形成于与第二阱114重迭的半导体层106上，接着形成第二氧化层110，如此一来，第二氧化层110并未与第二阱114重迭。在一些实施例中，第二氧化层110与第一阱112重迭。更具体而言，第二氧化层110在衬底102的法线方向上(如图中所示的Z方向)与第一阱112重迭。在一些实施例中，第二氧化层110在衬底102的法线方向上与第一阱112重迭且未与第二阱114重迭。在一些实施例中，第二氧化层110在衬底102的法线方向上亦与栅极堆迭结构G部分地或完全地重迭。
承前述，第一氧化层104及第二氧化层110可共同作为绝缘层上覆硅衬底的埋置氧化层。特别地，在对应于半导体装置的通道区及/或源极区(例如，第一阱112)的区域，埋置氧化层的厚度可较厚(亦即，对应于设置第二氧化层110的区域)，藉此可降低半导体装置的寄生效应及背侧偏压效应所造成的影响。另一方面，由于在漏极区靠近通道(channel)的漂移区(drift region)的位置通常会产生大量的热，因此，在对应于半导体装置的漏极区(例如，第二阱114)附近的区域，埋置氧化层的厚度可较薄(亦即，对应于未设置第二氧化层110的区域)，藉此改善绝缘层上覆硅衬底的散热效果。
接着，请参照图1E，在一些实施例中，可进一步形成层间介电(inter-layerdielectric，ILD)层122于半导体层106上。层间介电层122可覆盖于栅极堆迭结构G、第一阱112及第二阱114上。层间介电层122可由介电材料形成。在一些实施例中，层间介电层122的材料可包含氧化硅、氮化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、其它合适的介电材料或前述的组合。此外，在一些实施例中，可藉由化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、旋转涂布、其它合适的工艺或前述的组合形成层间介电层122。
此外，如图1E所示，在一些实施例中，在形成层间介电层122之后，形成第一导孔124及第二导孔126于层间介电层122中，第一导孔124及第二导孔126分别对应设置于第一阱112及第二阱114上。第一导孔124及第二导孔126由层间介电层122的顶表面朝半导体层106延伸，第一导孔124及第二导孔126分别与第一阱112及第二阱114接触。
再者，在一些实施例中，第一导孔124及第二导孔126分别与源极电极/漏极电极(未绘示)电性连接，于此，大致完成半导体结构10。在一些实施例中，第一导孔124及第二导孔126贯穿层间介电层122且分别与源极电极/漏极电极(未绘示)接触。源极电极/漏极电极可透过第一导孔124及第二导孔126分别与第一阱112及第二阱114电性连接。在一些实施例中，第一导孔124及第二导孔126可由多晶硅、金属、其它合适的导电材料或前述的组合形成。在一些实施例中，第一导孔124及第二导孔126可包含铜(Cu)、铝(Al)、钼(Mo)、钨(W)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、铱(Ir)、铑(Rh)、铜合金、铝合金、钼合金、钨合金、金合金、铬合金、镍合金、铂合金、钛合金、铱合金、铑合金、其它具有导电性的合适材料或前述的组合。
在一些实施例中，可藉由化学气相沉积(CVD)工艺、溅镀工艺、电阻加热蒸镀工艺、电子束蒸镀工艺、脉冲激光沉积工艺、其它适合的方法或前述的组合形成第一导孔124及第二导孔126。
应理解的是，前述实施例是以一般的金属-氧化物-半导体场效晶体管(MOSFET)作为示例的半导体装置阐明本发明，但在另一些实施例中，可根据实际需求，于绝缘层上覆硅衬底(例如，包含衬底102、第一氧化层104、第二氧化层110及半导体层106)上形成任意合适的半导体装置。举例而言，其它半导体装置可包含互补式金属氧化半导体(complementarymetal oxide semiconductor，CMOS)晶体管、双极性结晶体管(bipolar junctiontransistor，BJT)、高压晶体管、高频晶体管、P型通道及/或N型通道场效应晶体管(PFETs/NFETs)、二极管、影像感测器或前述的组合，但不限于此。在一些实施例中，绝缘层上覆硅衬底可更包含其它功能性特征，例如，电阻或形成于衬底之中或之上的电容。
接着，请参照图2，图2显示根据本发明另一些实施例中，半导体结构20的剖面示意图。应理解的是，后文中与前文相同或相似的组件或元件将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分在后文中将不再赘述。图2所示实施例的半导体结构20与前述图1E所示实施例的半导体结构10类似，其差别在于，在半导体结构20中，第二氧化层110设置于第一氧化层104与半导体层106。在此实施例中，第二氧化层110形成于第一氧化层104的第二表面104b上，所述第二表面104b与第一表面104a相对，且为第一氧化层104与半导体层106之间的界面。在此实施例中，第二氧化层110从第二表面104b半导体层106延伸。
相似地，第二氧化层110可藉由离子注入工艺200形成。由于第一氧化层104与半导体层106之间的界面(即，第二表面104b)亦具有较多的悬键，离子注入工艺200可注入氧离子于第二表面104b，并进一步延伸至半导体层106以于半导体层106中形成第二氧化层110。在一些实施例中，离子注入工艺200的掺质浓度可为小于约1x1016原子/平方公分。例如，在一些实施例中，离子注入工艺200的掺质浓度的范围可为约1x1012原子/平方公分至约1x1016原子/平方公分。在此实施例中，用于形成第二氧化层110的离子注入工艺200的能量小于用于形成第一氧化层104的离子注入工艺的能量。在一些实施例中，在实行离子注入工艺200之后，进一步实行退火工艺，以完成第二氧化层110。
特别地，在一些实施例中，可藉由调整离子注入工艺200使用的离子能量，控制第二氧化层110的形成的位置，例如，形成于第一氧化层104的第一表面104a或第二表面104b上。在一些实施例中，亦可藉由调整离子注入工艺200使用的离子能量，控制第二氧化层110的形状及轮廓(profile)等。
接着，请参照图3，图3显示根据本发明另一些实施例中，半导体结构30的剖面示意图。图3所示实施例的半导体结构30与前述图1E所示实施例的半导体结构10大致类似。第二氧化层110亦设置于第一氧化层104的第一表面104a上，然而，在此实施例中，第二氧化层110在衬底102的法线方向上实质上未与第一阱112及第二阱114重迭。在此实施例中，第二氧化层110在衬底102的法线方向上实质上仅与栅极堆迭结构G重迭。换言之，第二氧化层110设置于第一阱112及第二阱114之间。
接着，请参照图4，图4显示根据本发明另一些实施例中，半导体结构40的剖面示意图。图4所示实施例的半导体结构40与前述图1E所示实施例的半导体结构10大致类似。第二氧化层110亦设置于第一氧化层104的第一表面104a上，然而，在此实施例中，第二氧化层110在衬底102的法线方向上与第一阱112仅部分地重迭。在此实施例中，第二氧化层110与栅极堆迭结构G重迭。
承前述，在不同的实施例中，可视需要调整在不同区域的埋置氧化层的厚度。例如，设置较薄的埋置氧化层在对应于半导体结构中散热较差的区域，反之，设置较厚的埋置氧化层在其它区域，藉此在降低半导体装置的寄生效应及背侧偏压效应等的同时，亦可有效改善半导体装置的散热效果。
根据本发明的一些实施例，半导体结构包含在特定区域厚度不同的埋置氧化层(例如，如图1E所示的半导体结构10在对应于第一阱112的氧化层较厚，在对应于第二阱114的氧化层较薄)。然而，一般绝缘层上覆硅衬底结构通常具有厚度大致相同的埋置氧化层，举例而言，在一例子中，半导体结构50(未绘示)具有类似于图1E所示的半导体结构，但仅具有第一氧化层104。
请参照图5A及图5B，图5A及图5B显示根据本发明一些实施例中，半导体结构的饱和区漏极电流(Idsat)以及击穿电压的性能测试结果。图5A及图5B分别显示本发明实施例中的半导体结构10(如图中所示的线段A)及示例性半导体结构50(如图中所示的线段B)的测试结果。具体而言，图5A显示半导体结构在开启状态(on state)下的饱和区漏极电流(Idsat)的测试结果示意图(横轴及纵轴分别代表漏极电极的电压值及电流值)。根据图5A，可知相较于半导体结构50，半导体结构10在较高范围的操作电压下，具有较高的饱和电流。再者，图5B显示半导体结构在关闭状态(off state)下的击穿电压测试结果示意图(横轴及纵轴分别代表漏极电极的电压值及电流对数值)。根据图5B，可知相较于半导体结构50，半导体结构10在关闭状态下具有较高的击穿电压，能够在较高的电压范围下进行操作，稳定性较佳。
综上所述，本发明实施例提供的半导体结构包含特定区域厚度较厚的埋置氧化层以调控衬底效应(body effect)。埋置氧化层在对应于半导体结构中散热较差的区域可具有较薄的厚度，而对应其它区域的埋置氧化层可具有较厚的厚度，藉此在降低半导体装置的寄生效应及背侧偏压效应等的同时，亦可有效改善半导体装置的散热效果，进而可提升半导体装置的整体效能，例如，可进一步改善饱和区漏极电流及击穿电压的表现。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明的保护范围也包括各个申请专利范围及实施例的组合。本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一衬底；
一第一氧化层，设置于所述衬底上；
一第二氧化层，设置于所述第一氧化层的一侧且与所述第一氧化层接触，其中所述第二氧化层与所述第一氧化层部分地重叠，且所述第一氧化层与所述第二氧化层包括一相同的氧化物；以及
一半导体层，设置于所述第二氧化层上；
一第一阱，设置于所述半导体层内；
一第二阱，设置于所述半导体层内且邻近于所述第一阱；
所述第二氧化层与所述第一阱重叠且未与所述第二阱重叠；
所述第一阱为一源极区，所述第二阱为一漏极区；
所述第二氧化层设置于所述衬底与所述第一氧化层之间。
2.根据权利要求1所述的半导体结构，其特征在于，更包括：
所述第一阱具有一第一导电类型；以及
所述第二阱具有与所述第一导电类型相反的一第二导电类型。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一氧化层具有一第一厚度且所述第二氧化层具有一第二厚度，所述第一厚度与所述第二厚度的比例的范围为10:1至1:1。
4.根据权利要求1所述的半导体结构，其特征在于，更包括：
一栅极堆迭结构，设置于所述第一阱及所述第二阱之间，其中所述第二氧化层与所述栅极堆迭结构重叠。
5.根据权利要求1所述的半导体结构，其特征在于，所述相同的氧化物为氧化硅。
6.一种半导体结构的形成方法，其特征在于，包括：
提供一衬底；
形成一第一氧化层于所述衬底上；
形成一半导体层于所述第一氧化层上；以及
藉由实行一离子注入工艺以形成一第二氧化层于所述第一氧化层的一表面上，其中所述第二氧化层与所述第一氧化层部分地重叠，且所述第一氧化层与所述第二氧化层包括一相同的氧化物;
形成一第一阱于所述半导体层内；
形成一第二阱于所述半导体层内，其中所述第二阱邻近于所述第一阱；
所述第二氧化层与所述第一阱重叠且未与所述第二阱重叠；
所述第一阱为一源极区，所述第二阱为一漏极区。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述离子注入工艺是于所述第一氧化层与所述衬底之间的一第一界面或所述第一氧化层与所述半导体层之间的一第二界面注入离子。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，更包括：
其中所述第一阱具有一第一导电类型；以及
所述第二阱具有与所述第一导电类型相反的一第二导电类型。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，在实行所述离子注入工艺之前，更包括：
形成一遮罩层于与所述第二阱重叠的所述半导体层的一部分上。
10.根据权利要求6所述的半导体结构的形成方法，其特征在于，在实行所述离子注入工艺之后，更包括：
实行一退火工艺，以形成所述第二氧化层。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200610019A (en) * 2004-04-28 2006-03-16 Taiwan Semiconductor Mfg Co Ltd Fully depleted SOI multiple threshold voltage application
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US7956415B2 (en) * 2008-06-05 2011-06-07 International Business Machines Corporation SOI transistor having a carrier recombination structure in a body
US9224734B2 (en) * 2013-09-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with reduced leakage and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200610019A (en) * 2004-04-28 2006-03-16 Taiwan Semiconductor Mfg Co Ltd Fully depleted SOI multiple threshold voltage application
CN101488523A (zh) * 2009-02-27 2009-07-22 东南大学 高压p型绝缘体上硅的金属氧化物半导体管

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