TWI653759B

TWI653759B - 半導體結構及其形成方法

Info

Publication number: TWI653759B
Application number: TW107112557A
Authority: TW
Inventors: 林志鴻; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-04-12
Filing date: 2018-04-12
Publication date: 2019-03-11
Also published as: TW201944595A

Abstract

本揭露提供一種半導體結構，包含：一基底；一氧化層，設置於基底上；一第一磊晶層，設置於氧化層上，具有一第一導電類型；一第二磊晶層，設置於第一磊晶層上，具有與第一導電類型相反的一第二導電類型；以及一第三磊晶層，設置於第二磊晶層上，具有第一導電類型。

Description

半導體結構及其形成方法

本揭露是關於一種半導體結構及其形成方法，且特別是有關於一種半導體基底及其形成方法。

半導體裝置使用於許多電子設備中，例如，個人電腦、行動電話、數位相機及其它電子設備。半導體裝置的製程通常包含依序地沉積絕緣層或介電層、導電層及半導體層的材料於半導體基底之上，以及使用微影技術圖案化不同的材料層以形成電路組件及電子元件等。

在半導體製程中，絕緣層上覆矽(silicon-on-insulator，SOI)基底可取代傳統矽基底的矽-絕緣材料-矽(silicon-insulator-silicon)基底，其包含埋置氧化(buried oxide，BOX)層夾設於底部矽層與頂部矽層之間。相較於傳統塊狀矽基底，絕緣層上覆矽基底可具有較低的漏電流、較高的功率效率、較低的寄生電容等。

然而，採用絕緣層上覆矽基底的裝置可能會受到背側偏壓(backside bias)效應(亦稱為基底偏壓效應)的影響。背側偏壓效應是發生於當金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET) 的崩潰電壓受到施加於處置晶圓(handling wafer)的電壓影響時。背側偏壓效應會改變金屬-氧化物-半導體場效電晶體之崩潰電壓。一般而言，會設置額外的電路以將背側偏壓效應的影響降至最低。

雖然目前存在的半導體裝置之絕緣層上覆矽基底及其形成方法已可大致滿足它們原先預定的用途，但它們仍未在各個方面皆徹底的符合需求。因此，在半導體裝置之絕緣層上覆矽基底的技術上目前仍存在一些問題需改善。

在一些實施例中，本揭露提供一種半導體結構，包括：一基底；一氧化層，設置於該基底上；一第一磊晶層，設置於該氧化層上，具有一第一導電類型；一第二磊晶層，設置於該第一磊晶層上，具有與該第一導電類型相反的一第二導電類型；以及一第三磊晶層，設置於該第二磊晶層上，具有該第一導電類型。

在一些實施例中，本揭露亦提供一種半導體結構的形成方法，包括：提供一基底；形成一氧化層於該基底上；形成一第一磊晶層於該氧化層上，其中該第一磊晶層具有一第一導電類型的摻質；形成一第二磊晶層於該第一磊晶層上，其中該第二磊晶層具有與該第一導電類型相反的一第二導電類型的摻質；以及形成一第三磊晶層於該第二磊晶層上，其中該第三磊晶層具有該第一導電類型的摻質。

10、20、30‧‧‧半導體結構

102‧‧‧基底

104‧‧‧氧化層

106‧‧‧半導體層

108‧‧‧第一磊晶層

110‧‧‧第二磊晶層

112‧‧‧第三磊晶層

114a、114b‧‧‧隔離結構

116‧‧‧第一井區

118‧‧‧第二井區

120‧‧‧閘極結構

122‧‧‧第一摻雜區

124‧‧‧第二摻雜區

126‧‧‧第三摻雜區

128‧‧‧層間介電層

130‧‧‧源極電極

130a、130b‧‧‧導孔

132‧‧‧汲極電極

132a‧‧‧導孔

134‧‧‧第四磊晶層

136‧‧‧第五磊晶層

第1A~1H圖顯示根據本揭露一些實施例中，半導體結構在製程中間階段之剖面示意圖；第2圖顯示根據本揭露一些實施例中，半導體結構之剖面示意圖；第3圖顯示根據本揭露一些實施例中，半導體結構之剖面示意圖；第4A及4B圖顯示根據本揭露一些實施例中，半導體結構的崩潰電壓之性能測試結果。

以下針對本揭露的半導體結構及其形成方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露一些實施例，這些僅用以舉例而非本揭露之限定。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

應理解的是，圖式之元件或裝置可以所屬技術領域具有通常知識者所熟知的各種形式存在。此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵，而在說明書及圖式中，同樣或類似的元件將以類似的符號表示。

可理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件或部分，這些元件、組成或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成或部分。因此，以下討論的一第一元件、組成或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成或部分。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

此外，在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

根據一些實施例，本揭露提供的半導體結構於絕緣層上覆矽基底上設置具有特定導電類型的磊晶層層疊組合(例如，p型導電類型磊晶層-n型導電類型磊晶層-p型導電類型磊晶層之結構)，藉此可降低背側偏壓效應對半導體裝置的影響，改善半導體裝置的效能。此外，相較於一般利用離子佈植製程形成的n型或p型半導體層，利用磊晶成長製程形成的n型或p型磊晶層可具有較少的缺陷及損傷，且亦可進一步降低漏電流的產生。

第1A~1H圖顯示根據本揭露一些實施例中，半導體結構10在製程中間階段之剖面示意圖。應理解的是，可於半導體結構的製程進行前、進行中及/或進行後提供額外的操作。在不同的實施例中，所述的一些階段可以被取代或刪除。可添加額外特徵於半導體結構，在不同的實施例中，以下所述的半導體結構的部分特徵可以被取代或刪除。

首先，如第1A圖所示，提供基底102，於基底102上形成氧化層104，且可於氧化層104上形成半導體層106。基底102可由矽或其它半導體材料形成。在一些實施例中，基底102可包含其它元素半導體材料，例如鍺(Ge)。在一些實施例中，基底102可由化合物半導體材料形成，例如，碳化矽(SiC)、氮化鎵(GaN)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)或前述之組合。在另一些實施例中，基底102可由合金半導體材料，例如，矽化鍺(SiGe)、碳化矽鍺(SiGeC)、磷化砷鎵(GaP)或磷化銦鎵(InGaP)。此外，在一些實施例中，基底102為導電類型為n型的基底。在另一些實施例中，基底102為導電類型為p型的基底。

上述氧化層104可作為埋置氧化(buried oxide，BOX)層。氧化層104可由氧化材料形成。在一些實施例中，氧化層104包含氧化矽。在一些實施例中，氧化層104的厚度在約0.3μm至約2μm的範圍。

再者，上述半導體層106可由半導體材料所形成。在一些實施例中，半導體層106包含矽，例如，結晶矽。在一些實施例中，半導體層106可包含n型摻質或p型摻質。換言之，半導體層106的導電類型可為p型或n型。在一些實施例中，半導體層106的導電類型為p型。在一些實施例中，半導體層106的厚度在約0.5μm至約1.5μm的範圍。

在一些實施例中，基底102、氧化層104及半導體層106可藉由氧離子佈植隔離(separation by implantation of oxygen，SIMOX)製程形成。在氧離子佈植隔離製程中，以高能量將氧離子束植入矽晶圓，接著，植入的氧離子會與矽進行反應，並藉由高溫退火製程在矽晶圓的表面下形成氧化層104。在此製程中，位於氧化層104下方的矽晶圓之部分可作為基底102，而位於氧化層104上方的矽晶圓之部分則作為半導體層106。

在另一些實施例中，基底102、氧化層104及半導體層106可藉由晶圓接合(wafer bonding)製程、晶種成長製程(seed growth method)、其它合適的製程或前述之組合形成。在晶圓接合製程中，可直接將氧化的矽與半導體層106接合，以於半導體層106下方形成氧化層104，接著，在氧化層104及半導體層106與基底102接合之前，將半導體層106薄化。另一方面，在晶種成長製程中，可先將氧化層104形成於基底102上，接著，於氧化層104上磊晶成長半導體層106。

接著，請參照第1B圖，形成第一磊晶層108於半導體層106上，以及形成第二磊晶層110於第一磊晶層108上。在一些實施例中，第一磊晶層108與第二磊晶層110相鄰。在一些實施例中，第一磊晶層108與第二磊晶層110直接接觸。此外，在一些實施例中，第一磊晶層108具有第一導電類型，且第二磊晶層110具有與第一導電類型相反的第二導電類型。詳細而言，在一些實施例中，第一磊晶層108的導電類型為p型，第二磊晶層110的導電類型為n型。

第一磊晶層108及第二磊晶層110可由半導體材料所形成。在一些實施例中，第一磊晶層108及第二磊晶層110由矽形成。在一些實施例中，第一磊晶層108及第二磊晶層110可包含其它元素半導體材料。此外，在一些實施例中，第一磊晶層108包含導電類型為p型的摻質，且第二磊晶層110包含導電類型為n型的摻質。在一些實施例中，導電類型為p型的摻質可包含III族元素，而導電類型為n型的摻質可包含V族元素，但不限於此。在一些實施例中，第一磊晶層108及第二磊晶層110的摻質濃度範圍各約為1x10^-15cm^-3至1x10^-17cm^-3。

在一些實施例中，第一磊晶層108的厚度在約0.5μm至約1.5μm的範圍。在一些實施例中，第二磊晶層110的厚度在約0.5μm至約8μm的範圍。此外，在一些實施例中，第一磊晶層108及第二磊晶層110的總厚度在約3μm至約11μm的範圍。

特別地，可藉由磊晶成長製程形成第一磊晶層108及第二磊晶層110。在一些實施例中，磊晶成長製程可包含分子束磊晶(molecular beam epitaxy，MBE)製程、液相磊晶(liquid phase epitaxy，LPE)製程、固相磊晶(solid phase epitaxy，SPE)製程、氣相磊晶成長(vapor phase epitaxy，VPE)製程、選擇性磊晶成長(selective epitaxial growth，SEG)製程、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、原子層化學氣相沉積(atomic layer deposition，ALD)製程或前述之組合。相較於利用離子佈植製程形成的半導體層，以磊晶成長製程形成的第一磊晶層108及第二磊晶層110可具有較少的缺陷及損傷，可進一步降低漏電流的產生。

接著，請參照第1C圖，形成第三磊晶層112於第二磊晶層110上。在一些實施例中，第二磊晶層110與第三磊晶層112直接接觸。在一些實施例中，第二磊晶層110設置於第一磊晶層108及第三磊晶層112之間，並與第一磊晶層108及第三磊晶層112直接接觸。在一些實施例中，第三磊晶層112具有第一導電類型，換言之，第三磊晶層112與第一磊晶層108具有相同的導電類型，而第三磊晶層112與第二磊晶層110具有不同的導電類型。詳細而言，在一些實施例中，第三磊晶層112的導電類型為p型。

第三磊晶層112可由半導體材料所形成。在一些實施例中，第三磊晶層112由矽形成。在一些實施例中，第三磊晶層112可包含其它元素半導體材料。此外，在一些實施例中，第三磊晶層112包含導電類型為p型的摻質。在一些實施例中，第三磊晶層112包含的摻質濃度約為1x10^-15cm^-3至1x10^-17cm^-3。在一些實施例中，第三磊晶層112的厚度在約0.5μm至約8μm的範圍。

相似地，可藉由磊晶成長製程形成第三磊晶層112。在一些實施例中，磊晶成長製程可包含分子束磊晶(molecular beam epitaxy，MBE)製程、液相磊晶(liquid phase epitaxy，LPE)製程、固相磊晶(solid phase epitaxy，SPE)製程、氣相磊晶成長(vapor phase epitaxy，VPE)製程、選擇性磊晶成長(selective epitaxial growth，SEG)製程、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、原子層化學氣相沉積(atomic layer deposition，ALD)製程或前述之組合。

應注意的是，根據一些實施例，特定導電類型的第一磊晶層108、第二磊晶層110及第三磊晶層112的層疊組合(即，p型的第一磊晶層108-n型第二磊晶層110-p型的第三磊晶層112的堆疊)，可有效地屏蔽來自基底102背側的訊號干擾，可降低背側偏壓效應對半導體裝置的影響，改善半導體裝置的效能。

接著，請參照第1D圖，於第三磊晶層112上形成隔離結構114a及114b。具體而言，一部分的隔離結構114a及114b嵌入第三磊晶層112中，而一部分的隔離結構114a及114b形成於第三磊晶層112上。在一些實施例中，可藉由矽局部氧化(local oxidation of silicon，LOCOS)隔離製程、淺溝槽隔離(shallow trench isolation，STI)製程或前述之組合形成隔離結構114a及114b。在一些實施例中，隔離結構114a及114b由介電材料形成。在一些實施例中，隔離結構114a及114b的材料包含氧化矽、氮化矽、氮氧化矽、其它合適的介電材料或前述之組合。

接著，請參照第1E圖，於第三磊晶層112內形成第一井區116以及與第一井區116鄰接的第二井區118。如第1E圖所示，一部分的第二井區118形成於隔離結構114a下方，而第一井區116設置於隔離結構114a與114b之間。

在一些實施例中，可藉由離子佈植製程形成第一井區116及第二井區118。在一些實施例中，可藉由兩個獨立的離子佈植製程分別形成第一井區116及第二井區118。第一井區116及第二井區118可具有不同的導電類型。在一些實施例中，第一井區116具有第一導電類型且第二井區118具有第二導電類型，或第一井區116具有第二導電類型且第二井區118具有第一導電類型。具體而言，在一些實施例中，第一井區116可為p型井，而第二井區118可為n型井，以作為n型的金屬-氧化物-半導體場效電晶體(NMOS)。在一些實施例中，第一井區116可為n型井，而第二井區118可為p型井，以作為p型的金屬-氧化物-半導體場效電晶體(PMOS)。

接著，請參照第1F圖，形成閘極結構120於第一井區116及第二井區118上，閘極結構120與第一井區116及第二井區118部分重疊，且閘極結構120亦覆蓋一部分的隔離結構114a。在一些實施例中，閘極結構120可包含單一或多層的閘極介電層，以及單一或多層的閘極電極層。

在一些實施例中，上述閘極介電層可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它適合的介電材料或前述之組合。高介電常數介電材料可包含金屬氧化物、金屬氮化物、金屬矽化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽或前述之組合，但不限於此。在一些實施例中，可藉由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、旋轉塗佈(spin coating)製程、其它合適的製程或前述之組合形成閘極介電層。

在一些實施例中，上述閘極電極層可包含非晶矽、多晶矽、金屬氮化物、導電金屬氧化物、金屬、其它合適的材料或前述之組合。上述金屬可包含鋁(Al)、鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鉿(Hf)或前述之組合，但不限於此。上述導電金屬氧化物可包含釕金屬氧化物或銦錫金屬氧化物，但不限於此。在一些實施例中，可藉由化學氣相沉積製程(chemical vapor deposition，CVD)、濺鍍製程、電阻加熱蒸鍍製程、電子束蒸鍍製程、脈衝雷射沉積製程、或其它適合的方法形成閘極電極層。所述化學氣相沉積法例如可為低壓化學氣相沉積製程(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積製程(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積製程(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積製程(plasma enhanced chemical vapor deposition，PECVD)、原子層沉積製程(atomic layer deposition，ALD)或其它常用的方法。

此外，在一些實施例中，可藉由圖案化製程圖案化上述閘極介電層及閘極電極層，以形成閘極結構120。圖案化製程可包含光微影製程及蝕刻製程。光微影製程可包含光阻塗佈(例如旋轉塗佈)、軟烘烤、硬烘烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、清洗及乾燥等。蝕刻製程可包含乾蝕刻製程或濕蝕刻製程。

接著，請參照第1G圖，形成第一摻雜區122及第二摻雜區124於第一井區116內，以及形成第三摻雜區126於第二井區118內。第一摻雜區122鄰接於第二摻雜區124。在一些實施例中，第一摻雜區122的導電類型與第一井區116相同，第二摻雜區124的導電類型與第一井區116不同，且第三摻雜區126的導電類型與第二井區118相同。在一些實施例中，可藉由離子佈植製程植入適當導電類型的摻質，以分別形成第一摻雜區122、第二摻雜區124及第三摻雜區126。

接著，請參照第1H圖，於隔離結構114a及114b以及閘極結構120上形成層間介電(inter-layer dielectric，ILD)層128。層間介電層128亦覆蓋於第一摻雜區122、第二摻雜區124及第三摻雜區126上。層間介電層128可由介電材料形成。在一些實施例中，層間介電層128的材料可包含氧化矽、氮化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、其它合適的介電材料或前述之組合。此外，在一些實施例中，可藉由化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)、旋轉塗佈、其它合適的製程或前述之組合形成層間介電層128。

此外，如第1H圖所示，在一些實施例中，在形成層間介電層128之後，形成源極電極130及汲極電極132於層間介電層128上，源極電極130及汲極電極132分別對應設置於第一井區116及第二井區118上。在一些實施例中，閘極結構120設置於源極電極130及汲極電極132之間。此外，在一些實施例中，於層間介電層128內形成導孔(via)130a、130b及132a，於此，半導體結構10的形成大致完成。在一些實施例中，導孔130a貫穿層間介電層128且與源極電極130及第二摻雜區124接觸，導孔130b貫穿層間介電層128且與源極電極130及第二摻雜區122接觸，而導孔132a貫穿層間介電層128且與汲極電極132及第三摻雜區126接觸。承前述，源極電極130可透過導孔130a及130b分別與第二摻雜區124及第一摻雜區122電性連接，而汲極電極132可透過導孔132a與第三摻雜區126電性連接。

源極電極130、汲極電極132及導孔130a、130b及132a可由多晶矽、金屬或其它合適的導電材料形成。在一些實施例中，源極電極130、汲極電極132及導孔130a、130b及132a可包含銅(Cu)、鋁(Al)、鉬(Mo)、鎢(W)、金(Au)、鉻(Cr)、鎳(Ni)、鉑(Pt)、鈦(Ti)、銥(Ir)、銠(Rh)、銅合金、鋁合金、鉬合金、鎢合金、金合金、鉻合金、鎳合金、鉑合金、鈦合金、銥合金、銠合金、其它具有導電性的合適材料或前述之組合。在一些實施例中，形成源極電極130汲極電極132與導孔130a、130b及132a的材料不同。

在一些實施例中，可藉由化學氣相沉積製程(CVD)、濺鍍製程、電阻加熱蒸鍍製程、電子束蒸鍍製程、脈衝雷射沉積製程、其它適合的方法或前述之組合形成源極電極130、汲極電極132及導孔130a、130b及132a。

接著，請參照第2圖，第2圖顯示根據本揭露一些實施例中，半導體結構20之剖面示意圖。應理解的是，後文中與前文相同或相似的組件或元件將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。第2圖所示實施例之半導體結構20與前述第1H圖所示實施例之半導體結構10類似，其差別在於，在半導體結構20中，第一磊晶層108直接設置於氧化層104上，並未設置半導體層106。在此實施例中，第一磊晶層108可與氧化層104直接接觸。

接著，請參照第3圖，第3圖顯示根據本揭露另一些實施例中，半導體結構30之剖面示意圖。第3圖所示實施例之半導體結構30與前述第1H圖所示實施例之半導體結構10的差別在於，半導體結構30更包含設置於第二磊晶層110及第三磊晶層112之間的第四磊晶層134及第五磊晶層136，且第五磊晶層136設置於第三磊晶層112及第四磊晶層134之間。在一些實施例中，第四磊晶層134與第五磊晶層136直接接觸，且第四磊晶層134及第五磊晶層136亦分別與第二磊晶層110及第三磊晶層112直接接觸。此外，在一些實施例中，第四磊晶層134具有第一導電類型，且第五磊晶層136具有與第一導電類型相反的第二導電類型。詳細而言，在一些實施例中，第四磊晶層134的導電類型為p型，第五磊晶層136的導電類型為n型。

第四磊晶層134及第五磊晶層136可由半導體材料所形成。在一些實施例中，第四磊晶層134及第五磊晶層136由矽形成。在一些實施例中，第四磊晶層134及第五磊晶層136可包含其它元素半導體材料。此外，在一些實施例中，第四磊晶層134包含導電類型為p型的摻質，且第五磊晶層136包含導電類型為n型的摻質。在一些實施例中，導電類型為p型的摻質可包含含III族元素，而導電類型為n型的摻質可包含V族元素，但不限於此。在一些實施例中，第四磊晶層134及第五磊晶層136的摻質濃度範圍各約為1x10^-15cm^-3至1x10^-17cm^-3。

在一些實施例中，第四磊晶層134的厚度在約0.5μm至約8μm的範圍。在一些實施例中，第五磊晶層136的厚度在約0.5μm至約8μm的範圍。此外，在一些實施例中，第一磊晶層108、第二磊晶層110、第四磊晶層134及第五磊晶層136的總厚度在約3μm至約11μm的範圍。此外，亦可藉由磊晶成長製程形成第四磊晶層134及第五磊晶層136。

在此實施例中，半導體結構30包含特定導電類型的第一磊晶層108、第二磊晶層110、第四磊晶層134、第五磊晶層136及第三磊晶層112的層疊組合(即，p型的第一磊晶層108-n型第二磊晶層110-p型的第四磊晶層134-n型第五磊晶層136-p型的第三磊晶層112的堆疊)，可有效地屏蔽來自基底102背側的訊號干擾，可降低背側偏壓效應對半導體裝置的影響，改善半導體裝置的效能。

此外，應理解的是，在其它實施例中，半導體裝置可具有p-n-(p-n)_x-p的導電類型組合的任意磊晶層堆疊結構(其中x≧1)，只要半導體結構具有降低背側偏壓效應之效果。

根據本揭露的一些實施例，半導體結構包含特定導電類型的磊晶層堆疊(例如，如第1H圖所示的半導體結構10的p型的第一磊晶層108-n型第二磊晶層110-p型的第三磊晶層112)。然而，一般半導體結構不具有上述特定導電類型的磊晶層堆疊，例如，在一例子中，示例性半導體結構(未繪示)具有類似於第1H圖所示的半導體結構，但不具有第一磊晶層108及第二磊晶層110。

請參照第4A及4B圖，第4A及4B圖顯示根據本揭露一些實施例中，半導體結構的崩潰電壓之性能測試結果。具體而言，第4A及4B圖顯示電壓規格為200伏特(volt，V)的半導體結構的崩潰電壓測試結果示意圖(橫軸及縱軸分別代表汲極電極的電壓值及電流值)。然而，應理解的是，本揭露實施例中的半導體結構並不侷限於電壓規格為200伏特的結構。第4A及4B圖分別顯示示例性半導體結構及本揭露實施例中的半導體結構10的測試結果。根據第4A及4B圖，可知相較於示例性半導體結構，半導體結構10在不同的電流狀態下，具有較一致的崩潰電壓，具有較佳的穩定性。

由此可知，相較於不具有p-n-p磊晶層堆疊的示例性半導體結構，本揭露實施例提供之具有p-n-p磊晶層堆疊的半導體結構10可較有效地屏蔽來自基底背側的訊號干擾，降低背側偏壓效應對半導體裝置的影響。

綜上所述，本揭露實施例提供的半導體結構於絕緣層上覆矽基底上設置具有特定導電類型的磊晶層層疊組合(例如，p型導電類型磊晶層-n型導電類型磊晶層-p型導電類型磊晶層之結構)，藉此可降低背側偏壓效應對半導體裝置的影響，改善半導體裝置的效能。此外，相較於一般利用離子佈植製程形成的n型或p型半導體層，利用磊晶成長製程形成的n型或p型磊晶層可具有較少的缺陷及損傷，且亦可進一步降低漏電流的產生。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基底；一氧化層，設置於該基底上；一第一磊晶層，設置於該氧化層上，具有一第一導電類型；一第二磊晶層，設置於該第一磊晶層上，具有與該第一導電類型相反的一第二導電類型；以及一第三磊晶層，設置於該第二磊晶層上，具有該第一導電類型。
如申請專利範圍第1項所述之半導體結構，其中該第一導電類型為p型，且該第二導電類型為n型。
如申請專利範圍第1項所述之半導體結構，其中該基底具有該第一導電類型或該第二導電類型。
如申請專利範圍第1項所述之半導體結構，更包括一半導體層，設置於該氧化層及該第一磊晶層之間。
如申請專利範圍第1項所述之半導體結構，其中該第二磊晶層與該第一磊晶層及該第三磊晶層接觸。
如申請專利範圍第1項所述之半導體結構，更包括：一第四磊晶層，設置於該第二磊晶層及該第三磊晶層之間，具有該第一導電類型；以及一第五磊晶層，設置於該第四磊晶層及該第三磊晶層之間，具有該第二導電類型。
如申請專利範圍第1項所述之半導體結構，更包括：一第一井區，設置於該第三磊晶層內；一第二井區，設置於該第三磊晶層內，且鄰接於該第一井區；一源極電極及一汲極電極，分別設置於該第一井區及該第二井區上；以及一閘極結構，設置於該源極電極及該汲極電極之間，且與該第一井區及該第二井區部分重疊。
如申請專利範圍第7項所述之半導體結構，其中該第一井區具有該第一導電類型且該第二井區具有該第二導電類型，或該第一井區具有該第二導電類型且該第二井區具有該第一導電類型。
一種半導體結構的形成方法，包括：提供一基底；形成一氧化層於該基底上；形成一第一磊晶層於該氧化層上，其中該第一磊晶層具有一第一導電類型的摻質；形成一第二磊晶層於該第一磊晶層上，其中該第二磊晶層具有與該第一導電類型相反的一第二導電類型的摻質；以及形成一第三磊晶層於該第二磊晶層上，其中該第三磊晶層具有該第一導電類型的摻質。
如申請專利範圍第9項所述之半導體結構的形成方法，其中該第一導電類型為p型，且該第二導電類型為n型。
如申請專利範圍第9項所述之半導體結構的形成方法，其中該第一磊晶層、該第二磊晶層及該第三磊晶層係由一磊晶成長製程形成。