TWI716713B

TWI716713B - 半導體結構及其形成方法

Info

Publication number: TWI716713B
Application number: TW107127090A
Authority: TW
Inventors: 林志鴻; 李家豪
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2018-08-03
Filing date: 2018-08-03
Publication date: 2021-01-21
Also published as: TW202008583A

Abstract

本揭露提供一種半導體結構，包含：一基底；一第一氧化層，設置於基底上；一第二氧化層，設置於第一氧化層的一側且與第一氧化層接觸，其中第二氧化層與第一氧化層部分地重疊，且第一氧化層與第二氧化層包含一相同的氧化物；以及一半導體層，設置於第二氧化層上。

Description

半導體結構及其形成方法

本揭露是關於一種半導體結構及其形成方法，且特別是有關於一種半導體基底及其形成方法。

半導體裝置使用於許多電子設備中，例如，個人電腦、行動電話、數位相機及其它電子設備。半導體裝置的製程通常包含依序地沉積絕緣層或介電層、導電層及半導體層的材料於半導體基底之上，以及使用微影技術圖案化不同的材料層以形成電路組件及電子元件等。

在半導體製程中，絕緣層上覆矽(silicon-on-insulator，SOI)基底可取代傳統矽基底的矽-絕緣材料-矽(silicon-insulator-silicon)基底，其包含埋置氧化(buried oxide，BOX)層夾設於底部矽層與頂部矽層之間。相較於傳統塊狀矽基底，絕緣層上覆矽基底可具有較低的漏電流、較高的功率效率、較低的寄生電容(parasitic capacitance)等。

然而，相較於非採用絕緣層上覆矽基底的裝置，採用絕緣層上覆矽基底的裝置通常存在散熱較差的問題，過量的熱聚積可能會導致飽和區汲極電流(saturation-region drain current，Idsat)的衰退。此外，採用絕緣層上覆矽基底的裝置亦可能會受到背側偏壓(backside bias)效應(亦稱為基底偏壓效應)的影響，因而改變金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)之崩潰電壓。

雖然目前存在的半導體裝置之絕緣層上覆矽基底及其形成方法已可大致滿足它們原先預定的用途，但它們仍未在各個方面皆徹底的符合需求。因此，在半導體裝置之絕緣層上覆矽基底的技術上目前仍存在一些問題需改善。

在一些實施例中，本揭露提供一種半導體結構，包括：一種半導體結構，包括：一基底；一第一氧化層，設置於該基底上；一第二氧化層，設置於該第一氧化層的一側且與該第一氧化層接觸，其中該第二氧化層與該第一氧化層部分地重疊，且該第一氧化層與該第二氧化層包括一相同的氧化物；以及一半導體層，設置於該第二氧化層上。

在一些實施例中，本揭露亦提供一種半導體結構的形成方法，包括：提供一基底；形成一第一氧化層於該基底上；形成一半導體層於該第一氧化層上；以及藉由實行一離子佈植製程以形成一第二氧化層於該第一氧化層的一表面上，其中該第二氧化層與該第一氧化層部分地重疊，且該第一氧化層與該第二氧化層包括一相同的氧化物。

10、20、30、40‧‧‧半導體結構

102‧‧‧基底

104‧‧‧第一氧化層

104a‧‧‧第一表面

104b‧‧‧第二表面

106‧‧‧半導體層

108‧‧‧遮罩層

110‧‧‧第二氧化層

112‧‧‧第一井區

114‧‧‧第二井區

116‧‧‧閘極電極層

118‧‧‧閘極介電層

120a、120b‧‧‧間隔元件

122‧‧‧層間介電層

124‧‧‧第一導孔

126‧‧‧第二導孔

200‧‧‧離子佈植製程

G‧‧‧閘極堆疊結構

T₁‧‧‧第一厚度

T₂‧‧‧第二厚度

第1A~1E圖顯示根據本揭露一些實施例中，半導體結構在製程中間階段之剖面示意圖；第2圖顯示根據本揭露一些實施例中，半導體結構之剖面示意圖；第3圖顯示根據本揭露一些實施例中，半導體結構之剖面示意圖；第4圖顯示根據本揭露一些實施例中，半導體結構之剖面示意圖；第5A圖顯示根據本揭露一些實施例中，半導體結構的飽和區汲極電流(Idsat)之性能測試結果；第5B圖顯示根據本揭露一些實施例中，半導體結構的崩潰電壓之性能測試結果。

以下針對本揭露的半導體結構及其形成方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露一些實施例，這些僅用以舉例而非本揭露之限定。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

應理解的是，圖式之元件或裝置可以所屬技術領域具有通常知識者所熟知的各種形式存在。此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵，而在說明書及圖式中，同樣或類似的元件將以類似的符號表示。

可理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件或部分，這些元件、組成或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成或部分。因此，以下討論的一第一元件、組成或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成或部分。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

此外，在本揭露一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

在本揭露一些實施例中，用語「重疊」指的是兩個元件於基底的法線方向上重疊。所述法線方向例如為基底的頂表面的法線方向。

根據一些實施例，本揭露提供的半導體結構具有絕緣層上覆矽基底，其包含特定區域厚度較厚之埋置氧化(buried oxide，BOX)層以調控基底效應(body effect)。埋置氧化層在對應於半導體結構中散熱較差的區域可具有較薄的厚度，而對應其它區域的埋置氧化層可具有較厚的厚度，藉此在降低半導體裝置的寄生效應及背側偏壓效應等的同時，亦可有效改善半導體裝置的散熱效果，進而可提升半導體裝置的整體效能，例如，可進一步改善飽和區汲極電流(Idsat)及崩潰電壓的表現。

第1A~1E圖顯示根據本揭露一些實施例中，半導體結構10在製程中間階段之剖面示意圖。應理解的是，可於半導體結構的製程進行前、進行中及/或進行後提供額外的操作。在不同的實施例中，所述的一些階段可以被取代、刪除或交換。可添加額外特徵於半導體結構，在不同的實施例中，以下所述的半導體結構的部分特徵可以被取代或刪除。

首先，如第1A圖所示，提供基底102，於基底102上形成第一氧化層104。基底102可由矽或其它半導體材料形成。在一些實施例中，基底102可包含其它元素半導體材料，例如鍺(Ge)。在一些實施例中，基底102可由化合物半導體材料形成，例如，包含碳化矽(SiC)、氮化鎵(GaN)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)或前述之組合。在另一些實施例中，基底102可由合金半導體材料，例如，包含矽化鍺(SiGe)、碳化矽鍺(SiGeC)、磷化砷鎵(GaP)或磷化銦鎵(InGaP)。此外，在一些實施例中，基底102為導電類型為n型的基底。在另一些實施例中，基底102為導電類型為p型的基底。

第一氧化層104可作為埋置氧化(buried oxide，BOX)層。第一氧化層104可由氧化材料形成。在一些實施例中，第一氧化層104包含氧化矽。在一些實施例中，第一氧化層104包含二氧化矽。在一些實施例中，第一氧化層104的厚度在約0.1um至約1um的範圍，或在約0.3um至約0.6um的範圍。

接著，請參照第1B圖，形成半導體106於第一氧化層104上。基底102、第一氧化層104及半導體層106可作為一絕緣層上覆矽基底。半導體層106可由半導體材料所形成。在一些實施例中，半導體層106包含矽，例如，結晶矽。在一些實施例中，半導體層106可包含n型摻質或p型摻質。換言之，半導體層106的導電類型可為p型或n型。在一些實施例中，半導體層106的厚度在約0.5um至約5um的範圍，或在1um至約3um的範圍。

在一些實施例中，可藉由晶種成長製程(seed growth method)、晶圓接合(wafer bonding)製程、其它合適的製程或前述之組合形成基底102、氧化層104及半導體層106。在使用晶種成長製程的實施例中(如第1A及1B圖所示)，可先將第一氧化層104形成於基底102上，接著，於第一氧化層104上磊晶成長半導體層106。在一些實施例中，磊晶成長製程可包含分子束磊晶(molecular beam epitaxy，MBE)製程、液相磊晶(liquid phase epitaxy，LPE)製程、固相磊晶(solid phase epitaxy，SPE)製程、氣相磊晶成長(vapor phase epitaxy，VPE)製程、選擇性磊晶成長(selective epitaxial growth，SEG)製程、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)製程、原子層化學氣相沉積(atomic layer deposition，ALD)製程或前述之組合。

另一方面，在使用晶圓接合製程的實施例中，可直接將氧化的矽與半導體層106接合，以於半導體層106下方形成第一氧化層104，接著，在第一氧化層104及半導體層106與基底102接合之前，將半導體層106薄化。

在另一些實施例中，基底102、第一氧化層104及半導體層106可藉由氧離子佈植隔離(separation by implantation of oxygen，SIMOX)製程形成。在氧離子佈植隔離製程中，以高能量將氧離子束植入矽晶圓，接著，植入的氧離子會與矽進行反應，並藉由高溫退火製程在矽晶圓的表面下形成第一氧化層104。在此製程中，位於第一氧化層104下方的矽晶圓之部分可作為基底102，而位於第一氧化層104上方的矽晶圓之部分則作為半導體層106。在一些實施例中，形成第一氧化層104的離子佈植製程的摻質濃度的範圍可為約1×10¹²原子/平方公分至約1×10¹⁵原子/平方公分。

接著，請參照第1C圖，實行離子佈植製程200以形成第二氧化層110於第一氧化層104的一側，且第二氧化層110與第一氧化層104接觸。詳細而言，第二氧化層110形成於第一氧化層104的第一表面104a上，所述第一表面104a為第一氧化層104與基底102之間的界面。第二氧化層110從第一表面104a向基底102延伸。換言之，第二氧化層110可設置於基底102與第一氧化層104之間。再者，在一些實施例中，可藉由形成遮罩層108於半導體層106的一部分上，以定義第二氧化層110的位置或輪廓(profile)。在一些實施例中，遮罩層108可形成於將與後續形成的第二井區114(如第1D圖所示)重疊的半導體層106上。如第1C圖所示，第二氧化層110與第一氧化層104部分地重疊。

在一些實施例中，第一氧化層104具有第一厚度T₁，而第二氧化層110具有第二厚度T₂。承前述，在一些實施例中，第一氧化層104的第一厚度T₁在約0.1um至約1um的範圍，或在約0.3um至約0.6um的範圍。在一些實施例中，第二氧化層110的第二厚度T₂在約0.1um至約1um的範圍，或在約0.2um至約0.5um的範圍。此外，在一些實施例中，第一厚度T₁與第二厚度T₂的比例的範圍為約10：1至約1：1或為約5：1至約2：1。應理解的是，第二氧化層110的形狀及輪廓(profile)不限於圖示中所繪示的那些，在不同的實施例中，第二氧化層110可根據需要具有任意合適的形狀及輪廓。

在一些實施例中，前述遮罩層108可包含氧化矽、氮化矽、氮氧化物、碳化矽、氧化鈦、氮化鈦、氧化鉭、氮化鉭、其他合適的材料或前述之組合。在一些實施例中，可藉由化學氣相沉積(chemical vapor deposition，CVD)製程、熱氧化製程、物理氣相沉積(physical vapor deposition，PVD)製程、其它合適的方法或前述之組合形成遮罩層108於半導體層106上。所述化學氣相沉積製程例如可為低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程、低溫化學氣相沉積(low temperature chemical vapor deposition，LTCVD)製程、快速升溫化學氣相沉積(rapid thermal chemical vapor deposition，RTCVD)製程、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程或原子層沉積(atomic layer deposition，ALD)製程等。

在一些實施例中，第二氧化層110亦作為埋置氧化層的一部分。第二氧化層110可由氧化材料形成。在一些實施例中，第二氧化層110包含氧化矽。在一些實施例中，第一氧化層104與第二氧化層110包含相同的氧化物。在一些實施例中，第一氧化層104與第二氧化層110均包含氧化矽，例如，二氧化矽。在一些實施例中，第一氧化層104的成分與第二氧化層110的成分實質上相同。在一些實施例中，第二氧化層110可視為矽的局部氧化(local oxidation of silicon，LOCOS)元件。

特別地，第二氧化層110是在第一氧化層104形成之後，藉由實行一離子佈植製程200形成。在一些實施例中，第一氧化層104與第二氧化層110係藉由分開的製程形成。在一些實施例中，離子佈植製程200為氧離子佈植製程，離子佈植製程200以高能量將氧離子束植入基底102，接著，植入的氧離子會與基底102中的矽進行反應形成第二氧化層110。具體而言，由於第一氧化層104與基底102之間的界面(即，第一表面104a)具有較多的懸鍵(dangling bond)，離子佈植製程200可植入氧離子於第一表面104a，並進一步延伸至基底102以於基底102中形成第二氧化層110。在一些實施例中，離子佈植製程200的摻質濃度可為小於約1x10¹⁶原子/平方公分。例如，在一些實施例中，離子佈植製程200的摻質濃度的範圍可為約1x10¹²原子/平方公分至約1x10¹⁶原子/平方公分。在一些實施例中，用於形成第一氧化層104的離子佈植製程的能量小於用於形成第二氧化層110的離子佈植製程200的能量。

此外，在一些實施例中，在實行離子佈植製程200之後，進一步實行退火製程，以完成第二氧化層110。在一些實施例中，所述退火製程的溫度範圍可為約500℃至約1100℃。在一些實施例中，退火製程為快速熱退火(rapid thermal annealing，RTA)製程。

接著，請參照第1D圖，在一些實施例中，可進一步形成第一井區112及第二井區114於半導體層106內。第一井區112與第二井區114相鄰。在一些實施例中，第一井區112與第二井區114彼此分隔一距離。在一些實施例中，第一井區112具有第一導電類型，第二井區114具有與第一導電類型相反的第二導電類型。在一些實施例中，第一井區112及第二井區114分別可作為源極區及汲極區。承前述，在一些實施例中，可先形成第二氧化層110，再形成第一井區112及第二井區114。然而，在另一些實施例中，可先形成第一井區112及第二井區114，再形成第二氧化層110。

在一些實施例中，可藉由離子佈植製程、擴散製程或前述之組合形成第一井區112及第二井區114。在一些實施例中，可藉由兩個獨立的製程分別形成第一井區112及第二井區114。在一些實施例中，第一井區112及第二井區114可分別包含n型摻質及p型摻質。

此外，在一些實施例中，可進一步形成閘極堆疊結構G於半導體層106上。閘極堆疊結構G可設置於第一井區112及第二井區114之間。在一些實施例中，閘極堆疊結構G與第一井區112及第二井區114部分重疊。在一些實施例中，閘極堆疊結構G可包含閘極電極層116、閘極介電層118以及間隔元件120a及120b等。

在一些實施例中，閘極電極層116可包含非晶矽、多晶矽、金屬氮化物、導電金屬氧化物、金屬、其它合適的材料或前述之組合。上述金屬可包含鋁(Al)、鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)、鉿(Hf)、其它合適的材料或前述之組合，但不限於此。上述導電金屬氧化物可包含釕金屬氧化物或銦錫金屬氧化物，但不限於此。在一些實施例中，可藉由化學氣相沉積(CVD)製程、濺鍍製程、電阻加熱蒸鍍製程、電子束蒸鍍製程、脈衝雷射沉積製程、或其它適合的方法形成閘極電極層116。

在一些實施例中，閘極介電層118可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它適合的介電材料或前述之組合。高介電常數介電材料可包含金屬氧化物、金屬氮化物、金屬矽化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽、其它合適的材料或前述之組合。在一些實施例中，可藉由電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、旋轉塗佈(spin coating)製程、其它合適的製程或前述之組合形成閘極介電層118。

在一些實施例中，間隔元件120a及120b可由介電材料形成。在一些實施例中，間隔元件120a及120b可由氮化矽、氮氧化矽、碳化矽、其它合適的材料或前述之組合所形成。在一些實施例中，可利用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋轉塗佈製程、其它合適的製程或前述之組合形成間隔元件120a及120b。

此外，在一些實施例中，可藉由圖案化製程圖案化上述閘極電極層116、閘極介電層118及間隔元件120a及120b，以形成閘極堆疊結構G。圖案化製程可包含光微影製程及蝕刻製程。光微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、硬烘烤、遮罩對齊、曝光、曝光後烘烤、光阻顯影、清洗及乾燥等。蝕刻製程可包含乾蝕刻製程或濕蝕刻製程。

承前述，在一些實施例中，遮罩層108可形成於與第二井區114重疊的半導體層106上，接著形成第二氧化層110，如此一來，第二氧化層110並未與第二井區114重疊。在一些實施例中，第二氧化層110與第一井區112重疊。更具體而言，第二氧化層110在基底102的法線方向上(如圖中所示的Z方向)與第一井區112重疊。在一些實施例中，第二氧化層110在基底102的法線方向上與第一井區112重疊且未與第二井區114重疊。在一些實施例中，第二氧化層110在基底102的法線方向上亦與閘極堆疊結構G部分地或完全地重疊。

承前述，第一氧化層104及第二氧化層110可共同作為絕緣層上覆矽基底的埋置氧化層。特別地，在對應於半導體裝置的通道區及/或源極區(例如，第一井區112)的區域，埋置氧化層的厚度可較厚(亦即，對應於設置第二氧化層110的區域)，藉此可降低半導體裝置的寄生效應及背側偏壓效應所造成的影響。另一方面，由於在汲極區靠近通道(channel)的漂移區(drift region)的位置通常會產生大量的熱，因此，在對應於半導體裝置的汲極區(例如，第二井區114)附近的區域，埋置氧化層的厚度可較薄(亦即，對應於未設置第二氧化層110的區域)，藉此改善絕緣層上覆矽基底的散熱效果。

接著，請參照第1E圖，在一些實施例中，可進一步形成層間介電(inter-layer dielectric，ILD)層122於半導體層106上。層間介電層122可覆蓋於閘極堆疊結構G、第一井區112及第二井區114上。層間介電層122可由介電材料形成。在一些實施例中，層間介電層122的材料可包含氧化矽、氮化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、其它合適的介電材料或前述之組合。此外，在一些實施例中，可藉由化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、旋轉塗佈、其它合適的製程或前述之組合形成層間介電層122。

此外，如第1E圖所示，在一些實施例中，在形成層間介電層122之後，形成第一導孔124及第二導孔126於層間介電層122中，第一導孔124及第二導孔126分別對應設置於第一井區112及第二井區114上。第一導孔124及第二導孔126由層間介電層122的頂表面朝半導體層106延伸，第一導孔124及第二導孔126分別與第一井區112及第二井區114接觸。

再者，在一些實施例中，第一導孔124及第二導孔126分別與源極電極/汲極電極(未繪示)電性連接，於此，大致完成半導體結構10。在一些實施例中，第一導孔124及第二導孔126貫穿層間介電層122且分別與源極電極/汲極電極(未繪示)接觸。源極電極/汲極電極可透過第一導孔124及第二導孔126分別與第一井區112及第二井區114電性連接。在一些實施例中，第一導孔124及第二導孔126可由多晶矽、金屬、其它合適的導電材料或前述之組合形成。在一些實施例中，第一導孔124及第二導孔126可包含銅(Cu)、鋁(Al)、鉬(Mo)、鎢(W)、金(Au)、鉻(Cr)、鎳(Ni)、鉑(Pt)、鈦(Ti)、銥(Ir)、銠(Rh)、銅合金、鋁合金、鉬合金、鎢合金、金合金、鉻合金、鎳合金、鉑合金、鈦合金、銥合金、銠合金、其它具有導電性的合適材料或前述之組合。

在一些實施例中，可藉由化學氣相沉積(CVD)製程、濺鍍製程、電阻加熱蒸鍍製程、電子束蒸鍍製程、脈衝雷射沉積製程、其它適合的方法或前述之組合形成第一導孔124 及第二導孔126。

應理解的是，前述實施例是以一般的金屬-氧化物-半導體場效電晶體(MOSFET)作為示例的半導體裝置闡明本揭露，但在另一些實施例中，可根據實際需求，於絕緣層上覆矽基底(例如，包含基底102、第一氧化層104、第二氧化層110及半導體層106)上形成任意合適的半導體裝置。舉例而言，其它半導體裝置可包含互補式金屬氧化半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、P型通道及/或N型通道場效電晶體(PFETs/NFETs)、二極體、影像感測器或前述之組合，但不限於此。在一些實施例中，絕緣層上覆矽基底可更包含其它功能性特徵，例如，電阻或形成於基底之中或之上的電容。

接著，請參照第2圖，第2圖顯示根據本揭露另一些實施例中，半導體結構20之剖面示意圖。應理解的是，後文中與前文相同或相似的組件或元件將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。第2圖所示實施例之半導體結構20與前述第1E圖所示實施例之半導體結構10類似，其差別在於，在半導體結構20中，第二氧化層110設置於第一氧化層104與半導體層106。在此實施例中，第二氧化層110形成於第一氧化層104的第二表面104b上，所述第二表面104b與第一表面104a相對，且為第一氧化層104與半導體層106之間的界面。在此實施例中，第二氧化層110從第二表面104b 半導體層106延伸。

相似地，第二氧化層110可藉由離子佈植製程200形成。由於第一氧化層104與半導體層106之間的界面(即，第二表面104b)亦具有較多的懸鍵，離子佈植製程200可植入氧離子於第二表面104b，並進一步延伸至半導體層106以於半導體層106中形成第二氧化層110。在一些實施例中，離子佈植製程200的摻質濃度可為小於約1x10¹⁶原子/平方公分。例如，在一些實施例中，離子佈植製程200的摻質濃度的範圍可為約1x10¹²原子/平方公分至約1x10¹⁶原子/平方公分。在此實施例中，用於形成第二氧化層110的離子佈植製程200的能量小於用於形成第一氧化層104的離子佈植製程的能量。在一些實施例中，在實行離子佈植製程200之後，進一步實行退火製程，以完成第二氧化層110。

特別地，在一些實施例中，可藉由調整離子佈植製程200使用的離子能量，控制第二氧化層110的形成的位置，例如，形成於第一氧化層104的第一表面104a或第二表面104b上。在一些實施例中，亦可藉由調整離子佈植製程200使用的離子能量，控制第二氧化層110的形狀及輪廓(profile)等。

接著，請參照第3圖，第3圖顯示根據本揭露另一些實施例中，半導體結構30之剖面示意圖。第3圖所示實施例之半導體結構30與前述第1E圖所示實施例之半導體結構10大致類似。第二氧化層110亦設置於第一氧化層104的第一表面104a上，然而，在此實施例中，第二氧化層110在基底102的法線方向上實質上未與第一井區112及第二井區114重疊。在此實施例中，第二氧化層110在基底102的法線方向上實質上僅與閘極堆疊結構G重疊。換言之，第二氧化層110設置於第一井區112及第二井區114之間。

接著，請參照第4圖，第4圖顯示根據本揭露另一些實施例中，半導體結構40之剖面示意圖。第4圖所示實施例之半導體結構40與前述第1E圖所示實施例之半導體結構10大致類似。第二氧化層110亦設置於第一氧化層104的第一表面104a上，然而，在此實施例中，第二氧化層110在基底102的法線方向上與第一井區112僅部分地重疊。在此實施例中，第二氧化層110與閘極堆疊結構G重疊。

承前述，在不同的實施例中，可視需要調整在不同區域的埋置氧化層的厚度。例如，設置較薄的埋置氧化層在對應於半導體結構中散熱較差的區域，反之，設置較厚的埋置氧化層在其它區域，藉此在降低半導體裝置的寄生效應及背側偏壓效應等的同時，亦可有效改善半導體裝置的散熱效果。

根據本揭露的一些實施例，半導體結構包含在特定區域厚度不同之埋置氧化層(例如，如第1E圖所示的半導體結構10在對應於第一井區112的氧化層較厚，在對應於第二井區114的氧化層較薄)。然而，一般絕緣層上覆矽基底結構通常具有厚度大致相同的埋置氧化層，舉例而言，在一例子中，半導體結構50(未繪示)具有類似於第1E圖所示的半導體結構，但僅具有第一氧化層104。

請參照第5A及5B圖，第5A及5B圖顯示根據本揭露一些實施例中，半導體結構的飽和區汲極電流(Idsat)以及崩潰電壓之性能測試結果。第5A及5B圖分別顯示本揭露實施例中的半導體結構10(如圖中所示之線段A)及示例性半導體結構50(如圖中所示之線段B)的測試結果。具體而言，第5A圖顯示半導體結構在開啟狀態(on state)下的飽和區汲極電流(Idsat)之測試結果示意圖(橫軸及縱軸分別代表汲極電極的電壓值及電流值)。根據第5A圖，可知相較於半導體結構50，半導體結構10在較高範圍的操作電壓下，具有較高的飽和電流。再者，第5B圖顯示半導體結構在關閉狀態(off state)下的崩潰電壓測試結果示意圖(橫軸及縱軸分別代表汲極電極的電壓值及電流對數值)。根據第5B圖，可知相較於半導體結構50，半導體結構10在關閉狀態下具有較高的崩潰電壓，能夠在較高的電壓範圍下進行操作，穩定性較佳。

綜上所述，本揭露實施例提供的半導體結構包含特定區域厚度較厚之埋置氧化層以調控基底效應(body effect)。埋置氧化層在對應於半導體結構中散熱較差的區域可具有較薄的厚度，而對應其它區域的埋置氧化層可具有較厚的厚度，藉此在降低半導體裝置的寄生效應及背側偏壓效應等的同時，亦可有效改善半導體裝置的散熱效果，進而可提升半導體裝置的整體效能，例如，可進一步改善飽和區汲極電流及崩潰電壓的表現。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧半導體結構