JPWO2008007748A1 - 半導体装置 - Google Patents

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大見　忠弘
忠弘 大見
寺本　章伸
章伸 寺本
理人 黒田
理人 黒田
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Abstract

遮光状態で窒素雰囲気において、シリコン表面を水素添加超純水で洗浄することにより、ピーク・トゥ・バレイ(P-V)値で、0.3nm以下の平坦度を実現すると共に、電極とシリコンとの間の仕事関数差を0.2eV以下にすることにより、接触抵抗を10-11Ωcm2以下を実現する。これによって、10GHz以上の周波数で動作可能な半導体装置を得ることができる。

Description

本発明は、ＩＣ、ＬＳＩ等に広く使われるＭＯＳ型半導体装置に関し、特に高速半導体装置に関する。
半導体装置の出現以来、半導体装置に対して技術的努力が最も注がれてきたテーマの一つが動作周波数（クロック周波数）の向上である。トランジスタの動作可能周波数が大きくなり高速動作が可能になるにつれてその適用範囲も拡大し、現代のブロードバンド・ネットワーク社会の実現とＩＴ化の発展に寄与してきた。半導体装置の動作周波数は年々向上してＧＨｚの領域まで達してきたが、近年その向上のスピードが鈍っている。現状では動作周波数は３〜４ＧＨｚで停滞しており、１０ＧＨｚ以上のクロック周波数で動作できる半導体装置の早期実現が望まれている。半導体装置の動作周波数向上に関係する要素の一つは、寸法である。寸法が小さくなるほどその電気容量が小さくなり、信号伝達速度が増加する。
周知のように近年、半導体装置の寸法縮小化のスピードが鈍っており動作周波数向上の阻害要因になっている。半導体素子の寸法を限度一杯の小ささにして、それを一定と考えれば、動作周波数を向上させるための要素は、素子の動作電流である。ＭＯＳＦＥＴを例にとれば、ドレイン電圧を一定としたときに、ゲート電圧に応じてどれだけ沢山のドレイン電流を流せるかが、動作周波数を決める要素の一つである。ドレイン電流が大きいほど、出力容量の充放電時間が短くなり、信号の次段への伝達速度が速くなる。しかしながら、素子の寸法を極限まで小さくすると、現状ではドレイン電流を大きくすることが困難であり、それが動作周波数の向上を阻害している。
上記したように、半導体装置の動作周波数を、たとえば１０ＧＨｚ程度以上にしようとしても、極限にまで小型化したトランジスタではドレイン電流の増加が困難である。これにより、１０ＧＨｚ程度以上、好ましくは２０ＧＨｚ程度以上、さらには４０〜６０ＧＨｚでも動作可能な高速半導体装置の実現はこれまで不可能と考えられていた。
本発明は、１０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置を得ることを目的としている。
本発明はまた、２０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置を得ることを目的としている。
本発明はまた、３０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置を得ることを目的としている。
本発明はまた、４０ＧＨｚ程度以上のクロック周波数での動作が可能な高速半導体装置を得ることを目的としている。
本発明はまた、６０ＧＨｚ程度のクロック周波数でも動作が可能な高速半導体装置を得ることを目的としている。
本発明は、また、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来る高速ＭＯＳトランジスタを提供することを目的としている。
以下に、本発明の実施の態様を列挙する。
（第１の態様）
チャンネル領域表面の平坦度を、ソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下となるようにしたことを特徴とする半導体装置。
（第２の態様）
第１の態様の半導体装置において、チャンネル領域表面の平坦度を、ソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．１６ｎｍ以下となるようにした。
（第３の態様）
第１又は第２の態様の半導体装置において、前記チャンネル領域の両端にソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前記チャンネル領域までの抵抗を１．５Ω・μｍ以下とした。
（第４の態様）
チャンネル領域とその両端にソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前記チャンネル領域までの抵抗を４Ω・μｍ以下としたことを特徴とする半導体装置。
（第５の態様）
第４の態様の半導体装置において、前記抵抗を１Ω・μｍ以下とした。
（第６の態様）
第４の態様の半導体装置において、前記抵抗が、前記電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を１×１０−１０Ωｃｍ２以下とした。
（第７の態様）
第６の態様の半導体装置において、前記電極の少なくとも前記接触部を金属シリサイドとし、該金属シリサイドと前記ソース領域及びドレイン領域の前記一つとの仕事関数の差が０．３２ｅＶ程度以下となるように前記金属シリサイドを構成する金属を選ぶ。
（第８の態様）
少なくとも一対のｎチャンネルトランジスタ及びｐチャンネルトランジスタを有する半導体装置において、前記ｎチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する第１の電極の少なくとも接触部を第１の金属シリサイドで構成し、前記ｐチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する第２の電極の少なくとも接触部を前記第１の金属シリサイドとは異なる第２の金属シリサイドで構成したことを特徴とする半導体装置。
（第９の態様）
第８の態様の半導体装置において、前記第１の金属シリサイドをその仕事関数が−４．３７ｅＶ以上になるような材料で構成し、前記第２の金属シリサイドをその仕事関数が−４．８５ｅＶ以下になるような材料で構成した。
（第１０の態様）
第８又は第９の態様の半導体装置において、前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタのチャンネル領域の表面を、各トランジスタのソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度にした。
（第１１の態様）
第１又は第４の態様の半導体装置において、前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成した。
（第１２の態様）
第１１の態様の半導体装置において、前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属シリサイドで構成した。
（第１３の態様）
第１１の態様の半導体装置において、前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−４．８５ｅＶ以下であるような金属または金属シリサイドで構成した。
（第１４の態様）
第１、第４、第８のいずれかの態様の半導体装置において、前記半導体装置はｎチャンネルトランジスタを含み、前記ｎチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有する。
（第１５の態様）
第１、第４、第８のいずれかの態様の半導体装置において、前記半導体装置はｐチャンネルトランジスタを含み、前記ｐチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有する。
（第１６の態様）
第８又は第９の態様の半導体装置において、前記ｎチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、前記ｐチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有する。
（第１７の態様）
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いてｎチャンネルトランジスタを形成するとともに第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いてｐチャンネルトランジスタを形成し、前記第１の半導体層のチャンネルを形成する第１の領域の表面が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、前記第２の半導体層のチャンネルを形成する第２の領域の表面が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有し、前記第１の領域及び前記第２の領域の表面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度としたことを特徴とする半導体装置。
（第１８の態様）
第１７の態様の半導体装置において、前記平坦度を、０．１６ｎｍ以下とした。
（第１９の態様）
第１７又は第１８の態様の半導体装置において、前記チャンネルを形成する第１及び第２の領域の両端にソース領域及びドレイン領域とソース電極及びドレイン電極をそれぞれ備え、前記各電極から前記各チャンネルを形成する領域までの抵抗を１．５Ω・μｍ以下とした。
（第２０の態様）
異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、第1の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを用いてｎチャンネルトランジスタを形成するとともに第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層を用いてｐチャンネルトランジスタを形成し、前記第１の半導体層のチャンネルを形成する第１の領域の表面が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、前記第２の半導体層のチャンネルを形成する第２の領域の表面が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有し、前記第１の領域及び前記第２の領域の各両端にソース領域及びドレイン領域とソース電極及びドレイン電極とをそれぞれ備え、前記第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下としたことを特徴とする半導体装置。
（第２１の態様）
第２０の態様の半導体装置において、前記第１及び第２の領域の表面を、各々のソース領域からドレイン領域に向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度にした。
（第２２の態様）
第１７又は第２０の態様の半導体装置において、前記第１の領域の両端のソース電極及びドレイン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触部を第１の金属シリサイドで構成し、前記第２の領域の両端のソース電極及びドレイン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触部を前記第１の金属シリサイドとは異なる第２の金属シリサイドで構成した。
（第２３の態様）
第２２の態様の半導体装置において、前記第１の金属シリサイドをその仕事関数が−４．３７ｅＶ以上になるような材料で構成し、前記第２の金属シリサイドをその仕事関数が−４．８５ｅＶ以下になるような材料で構成した。
（第２４の態様）
第１７又は第２０の態様の半導体装置において、前記第１の領域の両端のソース領域及びドレイン領域をその仕事関数が−４．３７ｅＶ以上である第１の金属または金属シリサイドで構成してソース電極及びドレイン電極の少なくとも一部と共用せしめ、前記第２の領域の両端のソース領域及びドレイン領域をその仕事関数が−４．８５ｅＶ以下である第２の金属または金属シリサイドで構成してソース電極及びドレイン電極の少なくとも一部と共用せしめた。
（第２５の態様）
第１７又は第２０の態様の半導体装置において、前記第１の半導体層のチャンネルを形成する第１の領域の表面及び前記第２の半導体層のチャンネルを形成する第２の領域の表面をともに（１００）面または（１００）面から±１０°以内の面で構成した。
（第２６の態様）
第１７又は第２０の態様の半導体装置において、前記第１の半導体層のチャンネルを形成する第１の領域の表面及び前記第２の半導体層のチャンネルを形成する第２の領域の表面をともに（１１０）面または（１１０）面から±１０°以内の面で構成した。
（第２７の態様）
第１７又は第２０の態様の半導体装置において、前記第１の半導体層の前記第１の領域の上面及び前記第２の半導体層の前記第２の領域の上面をともに（１１０）面または（１１０）面から±１０°以内の面で構成するとともに、前記第１の半導体層の側面の一方または両方にチャネルを形成する第３の領域を設け、前記第３の領域の表面を（１００）面または（１００）面から±１０°以内の面を有するようにし、前記第１の領域の上面の面積と前記第３の領域の表面の面積との和が前記第２の領域の上面の面積と実質的に等しいか同等となりかつ前記ｎチャンネルトランジスタと前記ｐチャンネルトランジスタの動作速度が実質的に等しいか同等となるように、前記第１の領域の上面の幅及び長さ、前記第２の領域の上面の幅及び長さ、ならびに前記第３の領域の表面の高さ及び長さを定めた。
（第２８の態様）
第８、第１７、第２０のいずれかの態様の半導体装置において、前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタはともにノーマリオフであり、かつ前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタの片方をインバーション型及びアキュムレーション型の一方とし、他方をインバージョン型及びアキュムレーション型の前記一方または他方とした。
（第２９の態様）
第１、第４、第８のいずれかの態様の半導体装置において、前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型とした。
（第３０の態様）
第１、第４、第８のいずれかの態様の半導体装置において、前記半導体装置をアキュムレーション型のトランジスタとした。
（第３１の態様）
第２８の態様の半導体装置において、前記アキュムレーション型としたトランジスタのチャンネル領域をＳＯＩ層で構成するとともに、該ＳＯＩ層の厚さを、前記チャンネル領域のソース領域近傍における空乏層の厚さより小さくした。
（第３２の態様）
第３１の態様の半導体装置において、前記アキュムレーション型としたトランジスタのゲート電圧がソース電圧と同電位の際のチャンネル領域のソース領域側端部が空乏層で満たされるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物濃度、及び前記チャンネル領域上のゲート電極の仕事関数を定めた。
（第３３の態様）
第１又は第４の態様の半導体装置において、前記チャンネル領域上のゲート絶縁膜が、マイクロ波励起のプラズマで形成されたＳｉＯ２，Ｓｉ３Ｎ４及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有する。
本発明によれば、上記の態様により、一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来るＭＯＳトランジスタ（ＭＯＳＦＥＴ）が得られる。その結果、１０ＧＨｚ程度以上のクロック周波数で動作可能な高速半導体装置が得られる。さらに本発明の構成を、最適表面方位、Ａｃｃｕｍｕｌａｔｉｏｎ Ｍｏｄｅ、及び三次元構成を使ったフルバランス型ＣＭＯＳ構造の少なくとも一つに適用することによって２０ＧＨｚ程度以上、３０ＧＨｚ程度以上、４０ＧＨｚ程度以上、さらには６０ＧＨｚ程度のクロック周波数でも動作可能な高速半導体装置が得られる。
従来のｐＭＯＳＦＥＴのゲート電圧ＶＧ−ドレイン電流ＩＤ特性を示すグラフである。 従来のｎＭＯＳＦＥＴのゲート電圧ＶＧ−ドレイン電流ＩＤ特性を示すグラフである。 従来のＭＯＳＦＥＴの構造を模式的に示す図である。 本発明に係るＭＯＳＦＥＴの概略構成を示す図である。 本発明に係るｎＭＯＳＦＥＴのドレイン電流ＩＤ−ゲート電圧ＶＧ特性のシミュレーション結果を示す図である。 本発明に係るｎＭＯＳＦＥＴの相互コンダクタンスｇｍ−ゲート電圧ＶＧ特性のシミュレーション結果を示す図である。 本発明に係るｐＭＯＳＦＥＴのドレイン電流ＩＤ−ゲート電圧ＶＧ特性のシミュレーション結果を示す図である。 本発明に係るｐＭＯＳＦＥＴの相互コンダクタンスｇｍ−ゲート電圧VG特性のシミュレーション結果を示す図である。 本発明に係るｐＭＯＳＦＥＴの線形領域におけるＩＤ−ＶＧ特性を示す図である。 本発明に係るｎＭＯＳＦＥＴの線形領域におけるＩＤ−ＶＧ特性を示す図である。 本発明に係るｐＭＯＳＦＥＴの線形領域におけるｇｍ−ＶＧ特性を示す図である。 本発明に係るｎＭＯＳＦＥＴの線形領域におけるｇｍ−ＶＧ特性を示す図である。 本発明に係るｐＭＯＳＦＥＴの飽和領域におけるＩＤ−ＶＧ特性を示す図である。 本発明に係るｎＭＯＳＦＥＴの飽和領域におけるＩＤ−ＶＧ特性を示す図である。 本発明に係るｐＭＯＳＦＥＴの飽和領域におけるｇｍ−ＶＧ特性を示す図である。 本発明に係るｎＭＯＳＦＥＴの飽和領域におけるｇｍ−ＶＧ特性を示す図である。 本発明に係るＭＯＳＦＥＴにおけるシリコン表面状態を示す模式図である。 本発明に係るＭＯＳＦＥＴにおけるシリコン表面状態を示す顕微鏡写真である。 チャンネル電界Ｅｅｆｆとモビリティとの関係を示す図である。 シリコン／ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。 本発明に係るｎＭＯＳＦＥＴにおけるシリコン／ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。 本発明に係るｐＭＯＳＦＥＴにおけるシリコン／ゲート絶縁膜界面の平坦性とモビリティとの関係を示す図である。 電極とシリコン領域との間の接触抵抗Ｒｃと仕事関数差との関係を表すグラフである。 ＭＯＳＦＥＴによって構成されたＣＭＯＳ回路の構成を示す図である。 従来例のＭＯＳＦＥＴのドレイン電圧−ドレイン電流の特性図である。 本発明によるＭＯＳＦＥＴのドレイン電圧−ドレイン電流の特性図である。 本発明によるＭＯＳＦＥＴのドレイン電圧−ドレイン電流の特性図である。 本発明によるＭＯＳＦＥＴのドレイン電圧−ドレイン電流の特性図である。 デバイス構造と動作速度の関係を示す図である。 従来のＣＭＯＳ回路及び本発明に係るＣＭＯＳ回路の入出力特性を示す図である。 従来のＣＭＯＳ回路及び本発明に係るＣＭＯＳ回路の入出力特性を示す図である。 従来のＣＭＯＳ回路及び本発明に係るＣＭＯＳ回路の入出力特性を示す図である。 本発明の第１の実施例に係るＭＯＳＦＥＴの構成を具体的に説明する断面図である。 本発明の第２の実施例に係る半導体装置（ＣＭＯＳ回路）の概略斜視図である。 図１５ＡにおけるＡ−Ａ’線の断面図である。 図１５ＡにおけるＢ−Ｂ’線の断面図を示す。 本発明の他の実施例に係るＣＭＯＳ回路の構成を示す図である。 本発明のより他の実施例に係るＣＭＯＳ回路の構成を示す図である。 本発明の更に他の実施例に係るＣＭＯＳ回路の構成を示す図である。
図１Ａ、図１Ｂを参照すると、従来のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴにおけるゲート電圧ＶＧと、ドレイン電流ＩＤとの関係が示されている。各トランジスタは、チャンネル領域の実効長６０ｎｍ、実効幅１０．０μｍ、ゲート絶縁膜厚がＥＯＴで２．０ｎｍのものである。図１Ａには、−１．５Ｖ及び−５０ｍＶのドレイン電圧ＶＤを印加した状態におけるゲート電圧ＶＧとドレイン電流ＩＤとの関係が示されている。同様に、図１Ｂには、１．５Ｖ及び５０ｍＶのドレイン電圧ＶＤを印加した場合におけるゲート電圧とドレイン電流との関係が示されている。尚、これらの図の縦軸に示されたドレイン電流ＩＤは絶対値で表されている。ここで、絶対値１．５Ｖのドレイン電圧ＶＤを加えた場合の特性は、各トランジスタの飽和領域、すなわち（ＶＧ−Ｖｔｈ）＜ＶＤの関係（Ｖｔｈは閾値を示す）が成立する領域での特性である。一方、絶対値５０ｍＶのドレイン電圧ＶＤを加えた場合の特性は、各トランジスタの線形領域、すなわち（ＶＧ−Ｖｔｈ）＞ＶＤの関係が成立する領域での特性である。
図１Ａ、図１Ｂからも明らかな通り、ゲート電圧ＶＧが０Ｖに近づくと、ドレイン電流ＩＤは１０−６Ａ以下まで低下している。ここで、ドレイン電流ＩＤが１０−６Ａのときのゲート電圧ＶＧを閾値電圧Ｖｔｈとすると、図１Ａ及び図１Ｂにおける閾値電圧Ｖｔｈは、それぞれ−０．３７２Ｖ及び０．３７９Ｖである。このことは、低い電源電圧で大きなドレイン電流ＩＤを得ることはできず、結果として、ゲート絶縁膜を薄くできないことを意味している。また、ゲート電圧ＶＧの絶対値を上げていっても、ドレイン電流ＩＤは１０−３Ａ（線形領域）から１０−２Ａ（飽和領域）で飽和し、それ以上大きくすることはできない。したがって、従来のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを使用したのでは、低消費電力化及び高速化・高性能化が期待できない。具体的には、クロック周波数は２〜３ＧＨｚ程度に制限され、１０ＧＨｚ以上のクロック周波数で動作するようなＭＯＳＦＥＴを得ることはできない。
図２を参照すると、従来のＭＯＳＦＥＴの構造が概略的に且つ模式的に示されている。図２に示されたＭＯＳＦＥＴはチャンネル領域ＣＨｒ、当該チャンネル領域ＣＨｒを挟むように、その両側に設けられたソース領域Ｓｒ及びドレイン領域Ｄｒ、チャンネル領域表面に設けられたゲート絶縁膜Ｆｇ、及び、ゲート絶縁膜Ｆｇ上に形成されたゲート電極Ｅｇを有する。ソース領域Ｓｒ及びドレイン領域Ｄｒの表面には、ソース電極Ｅｓ及びドレイン電極Ｅｄがそれぞれ設けられている。
図示された従来のＭＯＳＦＥＴにおけるチャンネル領域ＣＨｒの表面、すなわちチャンネル領域ＣＨｒとゲート絶縁膜Ｆｇとの間の界面は、図２においてチャンネル領域中央部を拡大して模式的に示されているように、原子的なレベルでは平坦ではなく、ピーク及びバレイを持つ凹凸形状を有している。ソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイの値（以降で説明される本発明では「平坦度」と呼ばれることがある）は、図１Ａ、図１Ｂに示されたいずれのトランジスタにおいても、１．５ｎｍ程度である。このため、キャリアとなる電子又はホールは、チャンネル領域ＣＨｒをチャンネル領域ＣＨｒとゲート絶縁膜Ｆｇとの間の界面に沿って、ジグザグに移動し、界面散乱の影響を大きく受けることになる。キャリアの移動度（モビリティ）はフォノン散乱、クーロン散乱、及び界面散乱がそれぞれ小さいほど大きくなる。フォノン散乱及びクーロン散乱はチャンネル表面の面方位を最適化することによって{すなわち、ｎＭＯＳＦＥＴでは（１００）面等、ｐＭＯＳＦＥＴでは（１１０）面や（５５１）面}小さく出来るが、界面散乱を小さくするのは従来不可能と思われていた。
また、図示された例では、ソース電極Ｅｓとソース領域Ｓｒとの間の接触抵抗がＲｃで表されており、ソース領域Ｓｒとチャンネル領域ＣＨｒとの間のソース領域内部抵抗がＲｎ+（又はＲｐ+）によって表されている。これは、ドレイン領域Ｄｒとドレイン電極Ｅｄとの間、ドレイン領域Ｄｒとチャンネル領域ＣＨｒとの間においても同様である。
図２に示されたＭＯＳＦＥＴの真性相互コンダクタンスをｇｍｉで表すものとすれば、真性相互コンダクタンスｇｍｉは次式（１）で表すことができる。
ｇｍｉ ＝ (μｅｆｆ×Ｗ)(Ｖｇ−Ｖｔｈ)／(Ｌ×Ｔｏｘ／εｏｘ) （１）
但し、μｅｆｆは実効移動度、Ｗはチャンネル幅、Ｌはチャンネル長、Ｔｏｘは実効ゲート絶縁膜厚、εｏｘはゲート絶縁膜の誘電率である。
一方、図２に示すように、接触抵抗Ｒｃ及び領域抵抗Ｒｎ+(又はＲｐ+)の和を直列抵抗Ｒｓによって表すものとすると、図２に示されたＭＯＳＦＥＴの実効的な相互コンダクタンスｇｍｅｆｆは次式（２）で表すことができる。
ｇｍｅｆｆ＝ ｇｍｉ／(１＋Ｒｓ・ｇｍｉ) （２）
したがって、実効的な相互コンダクタンスｇｍｅｆｆを大きくするためには真性相互コンダクタンスｇｍｉを大きくするのは勿論のこと、直列抵抗Ｒｓをできるだけ小さくする必要があることがわかる。
また、図に示されたＭＯＳＦＥＴを含むＣＭＯＳ回路(図１２Ａ参照)におけるソース、ドレイン間の容量をＣＬとすると、当該ＣＭＯＳ回路における動作の遅延時間τは次の式（３）で表される。
τ= ＣＬ／ｇｍｅｆｆ = ＣＬ(１ ＋ Ｒｓ・ｇｍｉ)／ｇｍｉ （３）
式（３）から、ＭＯＳＦＥＴの高速化のためには、真性相互コンダクタンスｇｍｉを大きくすること、ソース、ドレイン間の容量ＣＬ、直列抵抗Ｒｓを小さくすればよいことが分かる。
一方、式（１）に示された実効移動度μｅｆｆは次式（４）で表すことができる。
(１／μｅｆｆ) =(１／μｃ)＋(１／μｐ)＋ (１／μｒ) （４）
但し、μｃはクーロン散乱、μｐはフォノン散乱、μｒは界面散乱によるチャンネル領域におけるキャリアの移動度である。
式（１）から、実効移動度μｅｆｆを大きくすれば真性相互コンダクタンスｇｍｉを大きくできるが、真性相互コンダクタンスｇｍｉを大きくするには、チャンネル領域におけるキャリアの移動度μrを大きくすればよい。
本発明者等の研究によれば、μｒを大きくするためには、チャンネル領域表面、すなわちチャンネル領域とゲート絶縁膜との間の界面、を原子レベルで平坦化すればよいことが判明した。特に、ピーク・トゥ・バレイ（Ｐ−Ｖ）値で０．３ｎｍ以下の平坦度が得られれば、ＭＯＳＦＥＴの実効移動度μｅｆｆは大幅に改善できることが分かった。
また、図１Ａ、図１Ｂに特性が示されたいずれのトランジスタにおいても接触抵抗Ｒｃは１×１０−８Ωｃｍ２程度であり、その結果、直列抵抗Ｒｓは、１００Ω・μｍ程度である。
本発明では接触抵抗を１×１０−１０Ωｃｍ２程度以下、好ましくは１×１０−１１Ωｃｍ２以下に小さくできれば、実効的な相互コンダクタンスｇｍｅｆｆを大きくできることも判明した。この場合、直列抵抗Ｒｓのうち、領域抵抗Ｒｎ+（又はＲｐ+）は従来、接触抵抗Ｒｃが大きすぎてそれに比較して影響は無視できるほどであった。しかし、本発明では接触抵抗Ｒｃを小さくすることによって領域抵抗Ｒｎ+（又はＲｐ+）の影響も無視できなくなるため、これを４Ω・μｍ以下、好ましくは１．５Ω・μｍ以下、更に好ましくは１Ω・μｍ以下にすることによって、ＭＯＳＦＥＴの実効的な相互コンダクタンスｇｍｅｆｆを劇的に改善できることも分かった。
図３を参照して、上記した知見に基づく、本発明に係る高速半導体装置の原理的な構成を説明する。即ち、図３では、チャンネル領域ＣＨｒとゲート絶縁膜Ｆｇとの間の界面が原子レベルで平坦、すなわち平坦度が０．３ｎｍ以下、好ましくは０．１６ｎｍ以下である。このような構成を有するＭＯＳＦＥＴでは、キャリア（電子又はホール）はチャンネル領域表面の界面散乱に影響されずに直線的に流れることができる。このため、図２で説明したように、キャリアがジグザグに流れる場合に比較して、キャリアの移動度は著しく高くなる。
また、図３に示す電極構造においては、ソース領域Ｓｒ及びドレイン領域Ｄｒ内に電極領域を部分的に埋設する等によってソース領域Ｓｒ及びドレイン領域Ｄｒの電極接触部からチャンネル領域ＣＨｒまでの長さを極小にした構成を有する。これによって領域抵抗（Ｒｎ+又はＲｐ+）を減少させているだけでなく、電極とソース領域、電極とドレイン領域との接触抵抗Ｒｃを、以下に述べるようにソース領域、ドレイン領域を形成するｎ+又はｐ+シリコン領域の仕事関数を考慮して電極材料を選定することによって、１０−１１Ωｃｍ２以下にしている。従って、実効的な相互コンダクタンスｇｍｅｆｆを極めて大きくできる。
図４Ａ、図４Ｂは、図１Ｂの特性図に示された寸法を有するｎチャンネルトランジスタの線形領域におけるドレイン電流ＩＤ−ゲート電圧ＶＧ特性、相互コンダクタンスｇｍ−ゲート電圧ＶＧ特性のシミュレーション結果をそれぞれ示している。図４Ａにおいて太い実線で示された従来例（ｃｏｎｖｅｎｔｉｏｎａｌ）は、図１ＢのＶＤ＝５０ｍＶの場合に相当する。ただし、図１Ｂでは縦軸が対数表示であるが、図４Ａ、図４Ｂ、図５Ａ、図５Ｂでは縦軸はリニア表示である。図４Ａでは、曲線Ｃ１はチャンネル領域表面の平坦度を極限まで（Ｐ−Ｖ値で０．１３ｎｍ）改善した場合における特性を示し、曲線Ｃ２はソース側の直列抵抗Ｒｓ、ドレイン側の直列抵抗Ｒｄを改善してゼロにした場合の特性を示している。両曲線Ｃ１及びＣ２は、太い実線で示された従来のｎＭＯＳＦＥＴの特性曲線と比較して、それぞれドレイン電流ＩＤを劇的に大きくすることができることを示している。更に、曲線Ｃ３で示すように、ソース直列抵抗Ｒｓ、ドレイン直列抵抗Ｒｄを実質的にゼロにすると共に、チャンネル領域表面の平坦度を極限まで改善すると、ドレイン電流ＩＤ−ゲート電圧ＶＧ特性の改善を相乗的に高めることができる。即ち、直列抵抗削減及び表面平坦度改善の少なくとも一方によって、ドレイン電流ＩＤを劇的に大きくすることができ、両方を採用すれば効果を相乗的に高められる。
図４Ｂに示された相互コンダクタンスｇｍ−ゲート電圧ＶＧ特性においても、太い実線で示された従来のｎＭＯＳＦＥＴに比較して、曲線Ｃ１１で示すように、チャンネル領域表面の平坦度を極限まで改善したｎＭＯＳＦＥＴは相互コンダクタンスｇｍを劇的に大きくできる。また、曲線Ｃ１２で示すように、直列抵抗Ｒｓ、Ｒｄを実質的にゼロにすることによって、従来のｎＭＯＳＦＥＴよりも相互コンダクタンスｇｍを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合、相乗効果により、曲線Ｃ１３で示すように相互コンダクタンスｇｍを極めて大きくできる。
図５Ａ、図５Ｂは、図１Ａの特性図に示された寸法を有するｐＭＯＳＦＥＴの線形領域の特性についてシミュレーションを行った結果を示す。図５Ａはドレイン電流ＩＤ−ゲート電圧ＶＧ特性であり、図５Ｂは相互コンダクタンスｇｍ−ゲート電圧ＶＧ特性である。図５Ａにおいて、曲線Ｃ２１はチャンネル領域表面の平坦度を小さくした場合の特性を示し、曲線Ｃ２２は直列抵抗Ｒｓ,Ｒｄを小さくした場合の特性を示す。いずれの場合にも、太い実線で示す従来のＭＯＳＦＥＴの特性（図１Ａ）のＶＤ＝−５０ｍＶの場合に相当する）に比較して改善されていることが分かる。更に、曲線Ｃ２３に示すように、平坦度及び直列抵抗Ｒｓ,Ｒｄを小さくすると、ドレイン電流ＩＤをより大きくできる。更に、（１１０)面を使用した場合、曲線Ｃ２４で示すように、ドレイン電流ＩＤを著しく改善できる。
図５Ｂに示す相互コンダクタンスｇｍ−ゲート電圧ＶＧ特性においても、平坦度及び直列抵抗（Ｒｓ,Ｒｄ）を個別にそれぞれ小さくすることにより、曲線Ｃ２１ａ及びＣ２２ａに示すように、太い実線で示す従来のｐＭＯＳＦＥＴに比較して、相互コンダクタンスｇｍを大きくできる。更に、平坦度及び直列抵抗の双方を小さくした場合には、曲線Ｃ２３ａに示すように、相互コンダクタンスｇｍをより大きくできる。また、曲線Ｃ２４ａに示すように、平坦度及び直列抵抗の双方を改善した（１１０）面を使用したｐＭＯＳＦＥＴでは、相互コンダクタンスｇｍを著しく改善できる。
図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄはトランジスタをより小型化した場合の線形領域及び飽和領域における特性を示す。ここでのトランジスタはゲート絶縁膜の厚さがＥＯＴで１．０ｎｍ、ゲート長が４５ｎｍ（実効長２９ｎｍ）である。図６Ａ、図６Ｃ、図７Ａ、図７Ｃはチャンネル表面が（５５１）面のｐチャンネルトランジスタのＶＧ−ＩＤ特性及びＶＧ−ｇｍ特性である。図６Ｂ、図６Ｄ、図７Ｂ、図７Ｄはチャンネル表面が（１００）面のｎチャンネルトランジスタのＶＧ−ＩＤ特性及びＶＧ−ｇｍ特性である。図６Ａ〜図６Ｄ、図７Ａ〜図７Ｄのいずれも、チャンネル領域表面の平坦度及び直列抵抗（Ｒｓ,Ｒｄ）を個別にそれぞれ小さくすることにより、従来のｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴに比較して、ドレイン電流ＩＤ及び相互コンダクタンスｇｍをより大きくできる。また、平坦度及び直列抵抗（Ｒｓ,Ｒｄ）の双方を小さくした場合には、ドレイン電流ＩＤ及び相互コンダクタンスｇｍをより相乗的に大きくできることを示している。
上記したチャンネル領域表面の平坦度を得るための工程について説明する。シリコン基板の表面を平坦化する手法として、アルカリフリーでの洗浄及び／又は犠牲酸化膜の使用で平坦化する手法がある。このような平坦化手法として、特開２００４−２００６７２公報に記載された手法を適用した場合、シリコン基板の表面の平均粗さＲａを０．１５ｎｍ以下にすることができる。しかしながら、この手法によって得られた平均粗さ（Ｒａ）で０．１５ｎｍ以下の表面におけるピーク・トゥ・バレイ（Ｐ−Ｖ）値は、通常１．０ｎｍ程度、せいぜい０．６〜０．９ｎｍである。この程度の平坦度では、ドレイン電流ＩＤ及び相互コンダクタンスｇｍの改善は困難である。
本発明者等は、上記した事実を考慮して、更に、ピーク・トゥ・バレイ（Ｐ−Ｖ）値を小さくする手法を研究した結果、以下のことを確認できた。酸素の含有量を１ｐｐｂ以下にした水素添加超純水にＩＰＡを３０％添加した洗浄液を用いて、窒素雰囲気（酸素含有量１ｐｐｂ以下）でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化（高密度プラズマを用いた酸素ラジカルまたは窒素ラジカルによる酸化または窒化）でゲート絶縁膜を形成した。その結果、ピーク・トゥ・バレイ（Ｐ−Ｖ）値を０．１６ｎｍ程度以下にすることができ、図８Ｂに示すように平坦の限界である原子一個分の段差（０．１３ｎｍ）程度まで界面の平坦度を高めることができた。また、遮光した状態、かつ酸素が無い状態でＩＰＡ添加洗浄液で洗浄すれば、アルカリが存在しても平坦度を極限まで高めることができることが判明した。また、（１００）面から４度オフした面で表面平坦化が容易であること、（５５１）面すなわち（１１０）面から８度オフした面で光と酸素がなければ平坦化しやすいことが判明した。
図８Ａ、図８Ｂは、平坦の限界である原子一個分の段差（０．１３ｎｍ）をもつシリコン表面の模式図及び表面写真が示されている。図８Ａには、（１００）面から４度オフした面の側面が示されており、酸素原子一個分の段差を有する幅２０Åのテラス上に８個の原子が表面に配列されている。また、図８Ａには、（５５１）面、すなわち（１１０）面から８度オフした面上の原子配列も示されており、原子一個分に相当する段差の平坦度であることが分かる。図８Ｂは（１００）面から４度オフした面でのテラス状表面を示す。ソース方向・ドレイン方向をテラスに沿った方向にすれば、平坦面利用の効果がより高まる。
ここで図９Ａ、図１０Ａ、図１０Ｂを参照すると、キャリア移動度のフォノン散乱による影響（点線を参照）、クーロン散乱による影響（一点鎖線を参照）及び界面散乱による影響（二点鎖線を参照）が、移動度のチャンネル電界Ｅｅｆｆの関数として示されている。図９Ａ、図１０Ａは（１００）面のｎＭＯＳＦＥＴの場合である（縦軸の縮尺が異なる）。これを参照すると表面平坦度が極限値（Δ＝０．１３ｎｍ）の場合（Λはソース−ドレイン方向でのチャンネルの長さを示し、その長さにおける（Ｐ−Ｖ）値がΔ値である）は実質的にフォノン散乱の影響のみでキャリア移動度が決まるが、表面平坦度がピーク・トゥ・バレイ（Ｐ−Ｖ）値で１．０ｎｍであると（しかも長さは０．７３ｎｍ）移動度が大幅に劣化することがわかる。この劣化の程度を、電界Ｅｆｆが１．５ＭＶ／ｃｍの場合について示したのが図９Ｂである。図９Ｂに示すように、平坦度が０．１６ｎｍ以下であれば劣化は１０％以下であり、０．３０ｎｍ以下であれば３０％以下であるので、本発明の表面平坦度を０．３０ｎｍ以下と定めた。なお、図１０Ｂは、ｐＭＯＳＦＥＴの場合、表面が（１００）面であっても表面平坦化によるキャリア移動度の改善効果が大きいこと、表面を（５５１）面にすればクーロン散乱の影響が低減されてキャリア移動度が一段と大きくなることを示している。
次に、直列抵抗低減について詳細に述べる。従来の半導体装置では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方に同一の金属シリサイド(例えば、ＴｉＳｉ)が電極材料として用いられている。この電極材料の仕事関数は−４．６ｅＶ程度である。その理由は、従来のｎＭＯＳＦＥＴのソース領域・ドレイン領域のｎ+領域を形成するシリコンの伝導帯（−４．０５ｅＶ）と禁止帯（−５．１５ｅＶ）とのレベル差は１．１ｅＶであり、この場合におけるシリコンの伝導体と電極材料との間の仕事関数差（バリアハイト）qΦBNは０．５５ｅＶである。同様に、従来のｐＭＯＳＦＥＴのソース領域・ドレイン領域のp+領域を形成するシリコンにおいて、シリコンの伝導帯と電極材料との間の仕事関数差（バリアハイト）qΦBPも０．５５ｅＶである。このように両方でのバリアハイトをほぼ等しくすることで、両トランジスタでの接触抵抗を等しくしている。この結果、接触抵抗Ｒｃが１×１０−８Ωｃｍ２程度もあり、直列抵抗Ｒｓは１００Ω・μｍとなっている。
本発明では、ｎチャンネルトランジスタ、ｐチャンネルトランジスタのいずれであろうと、ソース領域・ドレイン領域とのバリアハイトが０．３２ｅＶ以下、好ましくは０．２ｅＶ以下、となるような電極材料を用いる。すなわち、ｎ+シリコン領域と電極との間のバリアハイトqΦBNが０．３２ｅＶ以下、好ましく０．２ｅＶより小さくなるような材料によって電極を構成すると共に、ｐ+シリコン領域と電極との間のバリアハイトqΦBPも０．３２ｅＶ以下、好ましく０．２ｅＶよりも小さくなるような材料によって電極を構成することによって、前述した直列抵抗（Ｒｓ,Ｒｄ）を小さくできる。この場合、ｎ+シリコン領域と接触する電極の材料はｐ+シリコン領域と接触する電極の材料と異なるものを使用する必要がある。
このため、本発明に係る半導体装置においては、n+シリコン領域とp+シリコン領域とにおいて、異なる金属または金属シリサイドを使用する。具体的には、ｎＭＯＳＦＥＴでは、仕事関数が−４．３７ｅＶ（好ましくは−４．２５ｅＶ）以上になるような金属または金属シリサイド、例えば、Ｅｒ、Ｍｇ、Ｍｎ、Ｃｄ、Ｈｆ、Ｙ、Ｚｒ等またはこれらのシリサイドを用いて電極を形成する。一方、ｐＭＯＳＦＥＴでは、仕事関数が−４．８５ｅＶ（好ましくは−４．９５ｅＶ）以下となるような金属または金属シリサイド、例えば、Ｐｄ、Ｐｔ、Co、Ｎｉ、Ｉｒ等またはこれらのシリサイドを用いて電極を形成する。このような材料を用いて電極を形成することにより、接触抵抗Ｒｃを１×１０−１０Ωｃｍ２以下、好ましくは、１×１０−１１Ωｃｍ２以下にすることができる。
図１１を参照すると、接触抵抗Ｒｃと、電極−シリコン領域間の仕事関数差との関係が示されている。図１１からも明らかな通り、電極−シリコン領域間の仕事関数差が０．５ｅＶのときには、接触抵抗Ｒｃは１０−８Ωｃｍ２程度である。このように、接触抵抗Ｒｃが大きいと、前述したように、ＭＯＳＦＥＴのドレイン電流ＩＤ及び相互コンダクタンスｇｍを改善できない。
一方、本発明者等の研究によれば、上記した電極−シリコン領域間の仕事関数差を０．３２ｅＶ以下にすれば、接触抵抗Ｒｃを１０−１０Ωｃｍ２以下にすることができ、好ましくは仕事関数差を０．２ｅＶ以下にすれば、接触抵抗Ｒｃを１０−１１Ωｃｍ２以下にすることができる。結果として、ＭＯＳＦＥＴの特性を改善できることは前述した通りである。本発明者等は、仕事関数差を０．３２ｅＶ以下にするために、ｎ+シリコン領域、ｐ+シリコン領域と接触する電極に互いに異なる金属を使用することによって、仕事関数差を０．３２ｅＶ以下にできることを確認した。
したがって、ｎ+シリコン領域と接触する電極の電極材料としては、−４．０５ｅＶに近い仕事関数を有する材料、即ち、Ｅｒ（−３．２ｅＶ）、Ｍｇ（−３．７ｅＶ）、Ｍｎ（−４．１ｅＶ）、Ｃｄ（−４．３ｅＶ）、Ｈｆ（−３．９ｅＶ）、Ｙ（−３．１ｅＶ）、Ｚｒ（−４．１ｅＶ）を使用すれば、上記した仕事関数差を達成できる。他方、ｐ+シリコン領域と接触する電極の電極材料としては、−５．１５ｅＶに近い仕事関数を有する材料、即ち、Ｐｄ（−５．２ｅＶ）、Ｐｔ（−５．６ｅＶ）、Ｃｏ（−５．０ｅＶ）、Ｎｉ（−５．２ｅＶ）、Ｉｒ（−５．３ｅＶ）を使用すれば、０．２ｅＶ以下の仕事関数差を実現できる。
直列抵抗については、接触抵抗を上記のように１０−１０Ωｃｍ２以下、好ましくは１０−１１Ωｃｍ２以下にすることによって大幅に低減することが出来、ソース領域・ドレイン領域の内部抵抗と合わせて、好ましくは１Ω・μｍとすることができる。ここで、直列抵抗をゼロとした理想的な場合と比べて、直列抵抗が１．５Ω・μｍ以下であれば、相互コンダクタンスｇｍの劣化は１％以下とネグリジブルである。よって、直列抵抗は１．５Ω・μｍ以下と定めたが、他の条件によっては４Ω・μｍ以下とすればよい。
さらに、ソース領域・ドレイン領域を半導体で構成せずに、チャンネル領域の半導体との仕事関数差が０．３２ｅＶ以下、好ましくは０．２ｅＶ以下であるような金属または金属シリサイドで構成してもよい。この場合の材料としては上に述べたのと同様に選定すればよい。その結果、ソース領域・ドレイン領域の内部抵抗が無くなり、直列抵抗をより低減することができる。
図１２Ａを参照すると、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴによって構成されたＣＭＯＳ回路、即ち、インバータ回路が示されている。ここで、図１２Ａに示されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが、ともに（１００）面上に形成された従来構造のものである場合には、図１２Ｂに示すように、ドレイン電流は小さく、特にｐＭＯＳＦＥＴでは極めて小さく両者アンバランスである。この場合、ｐＭＯＳＦＥＴの電流駆動能力がｎＭＯＳＦＥＴの電流駆動能力の約３０％であるので、図１２Ａに示されたゲートを構成する際にはｐＭＯＳＦＥＴのサイズをその分だけ大きくしている。
図１２Ａに示されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが、ともに（１００）面上に形成されるが、本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、１０−１１Ωｃｍ２以下の直列抵抗を有するトランジスタとした場合には、図１２Ｃに示されるように、両トランジスタのドレイン電流は飛躍的に増大する。この場合も、ｐＭＯＳＦＥＴの電流駆動能力はｎＭＯＳＦＥＴの電流駆動能力の約３０％であるので、図１２Ａに示されたゲートを構成する際にはｐＭＯＳＦＥＴのサイズをその分だけ大きくしている。
次に、図１２Ａに示されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴをともに（５５１）面上に形成し、かつ本発明によってチャンネル領域表面、即ちゲート絶縁膜との間の界面における平坦度を改善すると共に、１０−１１Ωｃｍ２以下の直列抵抗を有するトランジスタとした場合には、図１２Ｄに示されるように、両トランジスタ、特にｐＭＯＳＦＥＴのドレイン電流は飛躍的に増大する。ｎＭＯＳＦＥＴでは図１２Ｃの場合と比べて電流駆動能力は約６０％であるが、それでも従来構造（図１２Ｂ参照）よりも増大している。この場合、ｎＭＯＳＦＥＴの電流駆動能力がｐＭＯＳＦＥＴの電流駆動能力の約６０％であるので、図１２Ａに示されたゲートを構成する際にはｎＭＯＳＦＥＴのサイズをそれに見合う分だけ大きくしている。
図１２Ａに示されたｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを、図１５〜図１５Ｃの実施例のように、ともに（５５１）面上に形成しつつｎＭＯＳＦＥＴを（１００）面をも用いた三次元構造にして両トランジスタの面積・電流駆動能力を完全にバランスさせ、かつ、本発明によってチャンネル領域表面における平坦度を改善すると共に、１０−１１Ωｃｍ２以下の直列抵抗を有するトランジスタとした場合には、図１２Ｅに示されるように、両トランジスタのドレイン電流はバランスしつつ飛躍的に増大する。なお、上記のように両トランジスタの面積・電流駆動能力を完全にバランスさせたＣＭＯＳ回路はバランスドＣＭＯＳ回路と呼ばれる。互いに等しい特性を有するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴについては、特願２００５−３６９１７０号明細書において詳述されているので、ここでは、説明を省略する。
図１３Ａを参照すると、図１２Ｂで述べた構成を有するＣＭＯＳゲートでは動作可能なクロック周波数はせいぜい５ＧＨｚまでである。しかし、図１２Ｃで述べた本発明による構成を有するＣＭＯＳゲートでは動作可能なクロック周波数は１０ＧＨｚまで拡大する。さらに図１２Ｄで述べた本発明による構成を有するＣＭＯＳゲートでは動作可能なクロック周波数は２０ＧＨｚまで拡大する。さらに図１２Ｅで述べた本発明による構成を有するＣＭＯＳゲートでは動作可能なクロック周波数は30ＧＨｚまで拡大する。これらの例は、すべてＩｎｖｅｒｓｉｏｎ Ｍｏｄｅのトランジスタを用いているが、Ａｃｃｕｍｕｌａｔｉｏｎ Ｍｏｄｅのトランジスタにすれば、本発明による構成を有するＣＭＯＳゲートの動作可能クロック周波数は、それぞれ２０ＧＨｚ、40ＧＨｚ、60ＧＨｚまで拡大する。
図１３Ｂを参照すると、上記したバランスドＣＭＯＳ回路及び従来のＣＭＯＳ回路を１０ＧＨｚのクロックで駆動した場合の入出力特性が示されている。図１３Ｂでは、入力信号を破線で示し、バランスドＣＭＯＳ回路の出力信号をｅ、従来のＣＭＯＳ回路（図１２Ｂで述べた構成を有するＣＭＯＳ回路）の出力信号をｂ、図１２Ｄで述べた構成を有するＣＭＯＳ回路の出力信号をｄでそれぞれ表している。尚、回路を構成する各ＭＯＳＦＥＴは、６５ｎｍのチャンネル長Ｌ（実効チャンネル長Ｌｅｅ＝３８ｎｍ）、チャンネル幅１．０ｎｍ、実効絶縁膜厚（ＥＯＴ）１．２０ｎｍのサイズを有し、電源電圧（ＶＤＤ）が１．２０Ｖである場合の特性が示されている。図１３Ｂのように、１０ＧＨｚ程度の周波数のクロックが与えられている場合、従来のＣＭＯＳ回路の出力信号ｂ相当に遅れを示している。
図１３Ｃには、上記した三つのＣＭＯＳ回路に４０ＧＨｚのクロック信号がそれぞれ入力信号として与えられた場合の入出力特性がそれぞれ示されている。図１３Ｃからも明らかな通り、従来のＣＭＯＳ回路の出力信号ｂは入力信号に対して大幅に遅れ、且つ、その振幅も大きく低下しており使用に耐えないことが分かる。他方、バランスドＣＭＯＳ回路は出力信号ｅからも分かるように、クロック周波数が４０ＧＨｚと高くなっても正常な動作を行うことができる。
図１３Ｄを参照すると、ここでは図１２Ｂ、図１２Ｃ、図１２Ｄ及び図１２Ｅで述べたＣＭＯＳ回路を用いて４入力ＮＯＲゲート及び４入力ＮＡＮＤゲートをそれぞれ構成し、各ゲートを１０段縦列接続して５０ＧＨｚのクロック周波数で動作させた場合の入出力波形が示されている。１０段縦列接続４入力ゲートの初段の一入力に与えた入力パルス波形と、終段の出力から取り出した出力信号とがそれぞれ示されている。各ゲートの他の３入力へは、ＮＯＲゲートでは接地電位が、ＮＡＮＤゲートでは電源電圧がそれぞれ与えられている。入力信号は、Ｉｎｖｅｒｓｉｏｎ Ｍｏｄｅのトランジスタを用いたＣＭＯＳ回路では１．０Ｖであり、Ａｃｃｕｍｕｌａｔｉｏｎ Ｍｏｄｅのトランジスタを用いたＣＭＯＳ回路では１．２Ｖである。出力波形ｂ、ｃ、ｄ、ｅは、それぞれ図１２Ｂで述べた従来のＣＭＯＳ回路を用いた場合、図１２Ｃで述べた本発明による構成を有するＣＭＯＳ回路を用いた場合、図１２Ｄで述べた本発明による構成を有するＣＭＯＳ回路を用いた場合、図１２Ｅで述べた本発明による構成を有するバランスドＣＭＯＳ回路を用いた場合（いずれもＩｎｖｅｒｓｉｏｎ Ｍｏｄｅのトランジスタを使用）を示す。また、出力波形ｃＡ、ｄＡ、ｅＡはそれぞれ、Ａｃｃｕｍｕｌａｔｉｏｎ Ｍｏｄｅのトランジスタを使用して、図１２Ｃで述べた本発明による構成を有するＣＭＯＳ回路を用いた場合、図１２Ｄで述べた本発明による構成を有するＣＭＯＳ回路を用いた場合、図１２Ｅで述べた本発明による構成を有するバランスドＣＭＯＳ回路を用いた場合を示す。ＮＯＲゲートでは、波形ｂは得られなかった。すなわち従来回路では信号が１０段目まで届いていなかった。本発明の構成を有するゲートでは、いずれも図示のように出力は得られている。ＮＡＮＤゲートについては、従来回路の出力波形ｂは得られているが、相当の遅れと波形の変形が見られるが、本発明の構成を有するゲートでは、いずれも遅れが少なく、かつ波形のなまりも見られない。
［第１の実施例］
図１４を参照すると、本発明の第１の実施例に係るＭＯＳＦＥＴの具体的構成例が示されている。図１４に示されたＭＯＳＦＥＴは、ｎＭＯＳＦＥＴであり、p型シリコン基板または金属基板５１上に埋込絶縁層（ＢＯＸ）５２、ＢＯＸ５２上に形成されたＳＯＩ層５３を有する。ここで、ＢＯＸ５２は厚さ１０．０ｎｍのＳｉＯ２によって形成され、他方、ＳＯＩ層５３は厚さ２０．０ｎｍのｎ+シリコン層によって形成されている。ＳＯＩ層５３には、３×１０１８ｃｍ−３の不純物濃度を有するチャンネル領域５３０と、チャンネル領域５３０の両側に形成されたチャンネル領域よりも濃度の高いソース領域５３１及びドレイン領域５３２が形成されている。チャンネル領域５３０は０．５０μｍのチャンネル長Ｌを有している。更に、チャンネル領域５３０表面には、ＳｉＯ２換算膜厚（ＥＯＴ）が１．０ｎｍの窒化シリコンからなるゲート絶縁膜５４が形成されるとともに、ゲート絶縁膜５４上には、Ｔａのゲート電極５５が形成されている。ゲート絶縁膜５４及びゲート電極５５はチャンネル領域５３０の長さ方向において、チャンネル領域全体を覆うとともに、ソース領域５３１及びドレイン領域５３２に若干オーバーラップしている。ソース領域５３１及びドレイン領域５３２の幅は５ｎｍであり、その両側のＳＯＩ層５３上にはＭｇシリサイドによって形成されたソース電極５６１及びドレイン電極５７１が設けられている。ソース電極５６１及びドレイン電極５７１上にはＣｕからなるソース配線層５６及びドレイン配線層５７がそれぞれ接続されている。
ここで、少なくとも、チャンネル領域５３０の表面は、自然酸化膜除去等の処理の後、酸素の含有量を１ｐｐｂ以下にした水素添加超純水にＩＰＡを３０％添加した洗浄液を用いて、窒素雰囲気（酸素含有量１ｐｐｂ以下）でしかも遮光した状態で洗浄され、その後高密度プラズマを用いた窒素ラジカルによる直接窒化を受けてゲート絶縁膜５４が形成されており、その界面はＰ−Ｖ値が０．１６ｎｍ以下となっている。すなわち、チャンネル領域５３０とゲート絶縁膜５４との間の界面は原子レベルで極めて平坦である。また、ソース電極５６１及びドレイン電極５７１とチャンネル領域との間のソース領域５３１及びドレイン領域５３２は厚さが５ｎｍであり、それらの抵抗はそれぞれ１．０Ω・μｍである。ソース電極５６１及びドレイン電極５７１のＭｇシリサイドとソース領域５３１及びドレイン領域５３２とはオーム接触のため抵抗値はほぼゼロであり、材料の抵抗値は４．４６×１０−２Ω・μmであるから、ソース領域５３１及びドレイン領域６３２の内部抵抗に比べてネグリジブルであり、結局、直列抵抗はほぼ１．０Ω・μｍであった。このような構成を有する本発明の第１の実施例によるｎＭＯＳＦＥＴは前述した高速動作を行うことができる。
［第２の実施例］
次に、図１５Ａ〜図１５Ｃを参照して、本発明の第２の実施例として、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを含むＣＭＯＳ回路を構成する半導体装置を説明する。
図１５Ａは本発明の第２の実施例に係る半導体装置の概略斜視図である。図１５Ｂはに図１５ＡにおけるＡ−Ａ’線の断面図、図１５Ｃは図１５ＡにおけるＢ−Ｂ’線の断面図をそれぞれ示す。
第２の実施例は、同一ディメンジョンで電流駆動能力がバランスするように設計したＳＯＩ型三次元構造ＣＭＯＳデバイスである。このＣＭＯＳデバイスにおいては、ｐＭＯＳＦＥＴ（ｐチャンネルトランジスタ）はホール移動度が大きくかつ表面平坦化が容易な（５５１）面にのみ作製する一方、ｎＭＯＳＦＥＴは電子移動度がやや劣る（５５１）面に加えて、電子移動度が大きく表面平坦化しやすい（１００）面から４°オフした面を側壁に形成してゲートを構成するように作製している。すなわち、ｎチャンネルトランジスタは三次元構造、ｐチャンネルトランジスタはプレーナ構造にしている。
図１５Ｂ、図１５Ｃに示すように、支持基板１２上に２００ｎｍ厚さの埋め込み酸化膜１３で分離された所定厚さの（５１１）面方位のシリコン、すなわちｎ型（基板リン（Ｐ）濃度１０１７ｃｍ−３）のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ)層１４−ｎ、１４−ｐを有する基板を準備する。
図示されたＳＯＩ層１４−ｎ、１４−ｐの（５５０）面方位の表面及び（１００）面から４°オフした面方位の側面は、（Ｐ−Ｖ）値が０．３ｎｍ以下になるように、前述した平坦化処理がなされている。即ち、ＳＯＩ層１４−ｎ、１４−ｐは、遮光された状態で、窒素雰囲気で、水素添加超純水を用いて洗浄されている。
ここで、ＳＯＩ層１４-ｎ、１４−ｐの表面は、チャンネルの長さ方向が<１１０>方向になるようにするのが好ましい。これは、（５５１）面でのホールの移動による飽和電流量が<１１０>方向で最大になるからである。他方、（１００）面での電子の移動による飽和電流量は結晶方向依存性が小さいことを考慮しておく必要がある。
図示された例では、ＳＯＩ層のうち、ｎチャンネルトランジスタを形成する領域１４−ｎ及びｐチャンネルトランジスタを形成する領域１４−ｐ以外はエッチングにより除去されている。この結果、各領域１４−ｎ、１４−ｐが酸化膜１３上に分離、形成されている。ＳＯＩ層はｉ層として両方の領域に共通にしても良いし、ｐ型として、後にｐチャンネルトランジスタを形成する領域１４−ｐをｎ型に変換してもよい。このとき、閾値調整用の不純物注入を行い、基板濃度調整を行っても良い。例えば、１００ｎｍ世代のときは、４×１０１８ｃｍ−３とする。分離された各領域の側面は、（１００）面から4°オフした面になっている。これらの側面のうち、ｎチャンネルトランジスタ領域１４−ｎのチャンネル領域の側面を除く側面には、図１５Ｂに示すように、公知の方法で厚い酸化膜２５が形成されている。
例えば、厚い酸化膜２５は以下の手法によって形成できる。まず、ＣＶＤ法により、ＳｉＯ２を４５ｎｍ以上、堆積した後、ダメージが小さい異方性のエッチングを用いて、側壁に酸化膜を残しながらエッチングした後、トランジスタ領域１４−ｎ領域以外にマスクをして、ウェットエッチングにより、ｎチャンネルトランジスタ領域１４−ｎのチャンネル領域の側面側壁の厚い酸化膜を除去し、トランジスタ領域１４−ｐの側壁に厚い酸化膜２５を残すことができる。
図１５Ｂでは、酸化膜２５の形成後、洗浄を行い、続いて、ゲート絶縁膜の形成をマイクロ波励起のプラズマ装置で行い、２ｎｍのＳｉ３Ｎ４膜１５をｎチャンネルトランジス領域１４−ｎのチャンネル領域上面及び側面、ｐチャンネルトランジスタ領域１４−ｐのチャンネル領域上面にそれぞれ形成する。このとき、所望の電気的容量を得るための膜厚に形成しても良い。また、ゲート絶縁膜１５は、ＳｉＯ２、ＨｆＯｘ、ＺｒＯｘ、Ｌａ２Ｏ３等の金属酸化物、ＰｒｘＳｉｙＮｚ等の金属窒化物等の高誘電率材料を用いても良い。
その後、Ｔａ膜を形成し、所望のゲート長、ゲート幅にエッチングし、ゲート電極１６を形成する。その後、ｎＭＯＳＦＥＴ領域のソース・ドレイン層１７にはヒ素を４×１０１５ｃｍ−２、ｐＭＯＳＦＥＴ領域のソース・ドレイン層１８には硼素を４×１０１５ｃｍ−２、イオン注入し、活性化を行う。
さらに、ＳｉＯ２膜をＣＶＤで形成し、図１５Ｃに示すように、配線層としてゲート配線１９、出力配線２０、ドレイン電極２１及びソース電極２２を形成する。この場合、ドレイン電極２１及びソース電極２２はそれぞれ、各電極からチャンネル領域までの抵抗が１．５Ω・μｍ以下になるように、ソース領域及びドレイン領域内にも埋設されている。ここでは、各電極とシリコンとの間の接触抵抗Ｒｃが１０−１１Ωｃｍ２以下になるように、電極材料が選択されている。即ち、ｎＭＯＳＦＥＴのｎ+シリコン領域に接続される電極は、Ｍｇ,Ｍｎ,Ｃｄ,Ｈｆ,Ｙ,Ｚｒから選択された材料（本実施例ではＭｇ）によって形成されている。他方、ｐＭＯＳＦＥＴのｐ+シリコン領域に接続される電極は、Ｃｏ,Ｎｉ,Ｐｄ,Ｉｒから選択された材料（本実施例ではＩｒ）によって形成されている。これによって、電極とシリコン領域との間の仕事関数差を０．２ｅＶ以下にすることができる。結果として、ｎＭＯＳＦＥＴ,ｐＭＯＳＦＥＴにおける実効相互コンダクタンスを大きくすることができる。図示された例では、選択された各電極材料はシリコン領域との間でシリサイドを形成している。
また、図示された例は、同一基板上にｉｎｖｅｒｓｉｏｎ型（即ち、ｉｎｖｅｒｓｉｏｎ−ｍｏｄｅ）ｐＭＯＳＦＥＴ１００ｐとｉｎｖｅｒｓｉｏｎ型（即ち、ｉｎｖｅｒｓｉｏｎ−ｍｏｄｅ）ｎＭＯＳＦＥＴ１００ｎが形成されている。この場合、ｎチャンネルトランジス領域１４−ｎのチャンネル領域上面及び側面の合計面積とｐチャンネルトランジスタ領域１４−ｐのチャンネル領域上面の面積とは等しく、両トランジスタの動作速度も等しい。
次に、このようなトランジスタを得るための条件を説明する。両トランジスタ１００ｐ、１００ｎのチャンネル領域の長さＬを等しくし、ｎチャンネルトランジス領域１４−ｎのチャンネル領域上面の幅をＷｎ、側面の高さをＨとし、ｐチャンネルトランジスタ領域１４−ｐのチャンネル領域上面の幅をＷｐとする。この場合、後述する式（５）が成立するようにする。
両トランジスタの動作速度が等しくなるには後述する式（６）が成立することが必要である。ここで、ｎＭＯＳＦＥＴの（１００）４°ｏｆｆ面及び（５５１）面における相互コンダクタンスをそれぞれｇｍｎ（１００）及びｇｍｎ（５５１）とし、pチャンネルトランジスタの（５１１）面における相互コンダクタンスをｇｍｐ（５５１）とすると、これら相互コンダクタンスｇｍｎ（１００）、ｇｍｎ（５５１）、及び、ｇｍｐ（５５１）はいずれも既知である。また、たとえば、幅Ｗｎを適当な値に定めれば、必要な高さＨ及び幅Ｗｐが式（５）及び式（６）の連立方程式の解として得られる。
このような条件の下に、例えば、幅Ｗｎを２２ｎｍとし、ｇｍｎ（５５１）は約０．７ｇｍｎ（１００）、ｇｍｐ（５５１）は０．８ｇｍｎ（１００）とすれば、高さＨは５．５ｎｍ、幅Ｗｐは３３ｎｍとなる。なお、図示の実施例ではチャンネル長を両トランジスタとも２５ｎｍとした。
Ｗｐ = ２Ｈ+Ｗｎ （５）
ｇｍｐ(１１０)×Ｗｐ = ｇｍｎ（１００）×２Ｈ+ｇｍｐ(１１０)×Ｗｎ （６）
このようにすると、ｎＭＯＳＦＥＴ１００ｎとｐＭＯＳＦＥＴ１００ｐのチャンネル面積及びゲート面積をほぼ同一にし、両トランジスタの電流駆動能力、ひいては動作速度をほぼ同一とすることが出来、フルバランスドＣＭＯＳを得ることができる。更に、両トランジスタのゲート面積を同一とすることで、両トランジスタのゲート容量が同一となり、これらのトランジスタで構成したアナログスイッチのオフセット雑音を１５ｄＢも低減することができる。尚、図１５Ｃに示した実施例は、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの双方がｉｎｖｅｒｓｉｏｎ型のトランジスタによって構成されている。
図１６Ａ〜図１６Ｃは、図１５Ｃ以外の三つの実施例を示しており、図１５Ｃに相当する方向の断面図である。いずれの実施例においても、ＳＯＩ層の表面及び側面は、（Ｐ−Ｖ）値が０．３ｎｍ以下となるような平坦化処理を受けている。また、ドレイン及びソース電極は、図１１において説明したように、接触抵抗Ｒｃが１０−１０Ωｃｍ２以下となるように、電極材料及び電極構造が選択されている。
図１６Ａはｎチャンネルトランジスタ（即ち、ｎＭＯＳＦＥＴ）１０１ｎ及びｐチャンネルトランジスタ（即ち、ｐＭＯＳＦＥＴ）１０１ｐがともにａｃｃｕｍｕｌａｔｉｏｎ型の例である。図１６Ｂはｎチャンネルトランジスタ（即ち、ｎＭＯＳＦＥＴ）１０２ｎがａｃｃｕｍｕｌａｔｉｏｎ型でｐチャンネルトランジスタ（ｐＭＯＳＦＥＴ）１０２ｐがｉｎｖｅｒｓｉｏｎ型の例である。図１６Ｂの構成は、同一導電型のｗｅｌｌ（ｎウエル）と同一導電型（ｐ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またＡｃｃｕｍｕｌａｔｉｏｎモードのｎチャンネルトランジスタを用いることでＣＭＯＳ全体の１／ｆノイズを低減できる。図１６Ｃはｎチャンネルトランジスタ（ｎＭＯＳＦＥＴ）１０３ｎがｉｎｖｅｒｓｉｏｎ型でｐチャンネルトランジスタ（ｐＭＯＳＦＥＴ）１０３ｐがａｃｃｕｍｕｌａｔｉｏｎ型の例である。この例は、同一導電型のｗｅｌｌ（ｐウエル）と同一導電型（ｎ＋型）のゲート電極によって形成されるのでプロセスが簡単化する利点がある。またｎ＋型のポリシリコンゲート電極だけを用いるので、薄膜化によるボロンの拡散（ボロンはゲート酸化膜へ拡散しやすくそのためにキャリアの界面移動度が劣化するという現象が生じる）を防止できる。また、ａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタを用いることにより、ｉｎｖｅｒｓｉｏｎ型のトランジスタに比べ電流駆動能力が大きくできると云う利点もある。更に、ａｃｃｕｍｕｌａｔｉｏｎ型のトランジスタの場合、ゲート電極と、チャンネル領域の半導体層との仕事関数差を選択することにより、チャンネル領域に形成される空乏層の厚さがチャンネル領域の半導体層の膜厚よりも大きくすることも可能である。
実施例では、各トランジスタ領域の表面を（５１１）面とし、側面を（１００）４°ｏｆｆ面とした場合について説明したが、本発明は何等これに限定されることなく、表面を（１１０）面から±１０°以内の面としてもよいし、側面を（１００）面から±１０°以内の面としてもよい。また、表面を（１００）面または（１００）面から±１０°以内の面とし、側面を（１１０）面または（１１０）面から±１０°以内の面とした場合にも同様に適用できる。
以上、ｎＭＯＳＦＥＴ,ｐＭＯＳＦＥＴの単体トランジスタ及びこれらのトランジスタによって構成されたＣＭＯＳ回路について説明したが、本発明はこれに限定されることなく、各種の素子並びに電子回路にも適用できる。

Claims (33)

  1. チャンネル領域表面の平坦度を、ソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下となるようにしたことを特徴とする半導体装置。
  2. チャンネル領域表面の平坦度を、ソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．１６ｎｍ以下となるようにしたことを特徴とする請求項１に記載の半導体装置。
  3. 前記チャンネル領域の両端にソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前記チャンネル領域までの抵抗を１．５Ω・μｍ以下としたことを特徴とする請求項１または２に記載の半導体装置。
  4. チャンネル領域とその両端にソース領域及びドレイン領域を備え、前記ソース領域及びドレイン領域の少なくとも一つに電気的に接続する電極を備え、前記電極から前記チャンネル領域までの抵抗を４Ω・μｍ以下としたことを特徴とする半導体装置。
  5. 前記抵抗を１Ω・μｍ以下としたことを特徴とする請求項４に記載の半導体装置。
  6. 前記抵抗が、前記電極と前記ソース領域及びドレイン領域の少なくとも一つとの接触部の接触抵抗及び該接触部から前記チャンネル領域までの前記ソース領域及びドレイン領域の前記少なくとも一つの内部直列抵抗を含み、前記接触抵抗を１×１０−１０Ωｃｍ２以下としたことを特徴とする請求項４に記載の半導体装置。
  7. 前記電極の少なくとも前記接触部を金属シリサイドとし、該金属シリサイドと前記ソース領域及びドレイン領域の前記一つとの仕事関数の差が０．３２ｅＶ程度以下となるように前記金属シリサイドを構成する金属を選ぶことを特徴とする請求項６に記載の半導体装置。
  8. 少なくとも一対のｎチャンネルトランジスタ及びｐチャンネルトランジスタを有する半導体装置において、
    前記ｎチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する第１の電極の少なくとも接触部を第１の金属シリサイドで構成し、前記ｐチャンネルトランジスタのソース・ドレイン領域とそれぞれ接する第２の電極の少なくとも接触部を前記第１の金属シリサイドとは異なる第２の金属シリサイドで構成したことを特徴とする半導体装置。
  9. 前記第１の金属シリサイドをその仕事関数が−４．３７ｅＶ以上になるような材料で構成し、前記第２の金属シリサイドをその仕事関数が−４．８５ｅＶ以下になるような材料で構成したことを特徴とする請求項８記載の半導体装置。
  10. 前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタのチャンネル領域の表面を、各トランジスタのソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度にしたことを特徴とする請求項８または９に記載の半導体装置。
  11. 前記ソース領域、ドレイン領域を、その仕事関数が前記チャンネル領域の半導体の仕事関数との差が０．３２ｅＶ以下であるような金属または金属半導体化合物で構成したことを特徴とする請求項１又は４に記載の半導体装置。
  12. 前記チャンネル領域をｎ型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−４．３７ｅＶ以上であるような金属または金属シリサイドで構成したことを特徴とする請求項１１に記載の半導体装置。
  13. 前記チャンネル領域をｐ型シリコンで構成すると共に、前記ソース領域、ドレイン領域を、その仕事関数が−４．８５ｅＶ以下であるような金属または金属シリサイドで構成したことを特徴とする請求項１１に記載の半導体装置。
  14. 前記半導体装置はｎチャンネルトランジスタを含み、前記ｎチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１００）面または（１００）面から±１０°以内の面を有することを特徴とする請求項１、４、８のいずれか一つに記載の半導体装置。
  15. 前記半導体装置はｐチャンネルトランジスタを含み、前記ｐチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面を有することを特徴とする請求項１、４、８のいずれか一つに記載の半導体装置。
  16. 前記ｎチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、前記ｐチャンネルトランジスタのチャンネル領域の表面の少なくとも一部が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有することを特徴とする請求項８又は９に記載の半導体装置。
  17. 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
    第１の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを有するｎチャンネルトランジスタと、第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層とを有するｐチャンネルトランジスタとを有し、
    前記第１の半導体層のチャンネルを形成する第１の領域の表面が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、
    前記第２の半導体層のチャンネルを形成する第２の領域の表面が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有し、
    前記第１の領域及び前記第２の領域の表面を、各領域のソースからドレインに向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度としたことを特徴とする半導体装置。
  18. 前記平坦度を、０．１６ｎｍ以下としたことを特徴とする請求項１７に記載の半導体装置。
  19. 前記チャンネルを形成する第１及び第２の領域の両端にソース領域及びドレイン領域とソース電極及びドレイン電極をそれぞれ備え、前記各電極から前記各チャンネルを形成する領域までの抵抗を１．５Ω・μｍ以下としたことを特徴とする請求項１７または１８に記載の半導体装置。
  20. 異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、
    第１の半導体層とその表面の少なくとも一部を覆う第１のゲート絶縁層とを有するｎチャンネルトランジスタと、第２の半導体層とその表面の少なくとも一部を覆う第２のゲート絶縁層とを有するｐチャンネルトランジスタとを有し、
    前記第１の半導体層のチャンネルを形成する第１の領域の表面が（１００）面または（１００）面から±１０°以内の面及び（１１０）面または（１１０）面から±１０°以内の面の少なくとも一方を有し、
    前記第２の半導体層のチャンネルを形成する第２の領域の表面が（１１０）面または（１１０）面から±１０°以内の面及び（１００）面または（１００）面から±１０°以内の面の少なくとも一方を有し、
    前記第１の領域及び前記第２の領域の各両端にソース領域及びドレイン領域とソース電極及びドレイン電極とをそれぞれ備え、
    前記第１及び第２の領域の各々から各々の両端の前記ソース電極、ドレイン電極の各々までの抵抗を４Ω・μｍ以下としたことを特徴とする半導体装置。
  21. 前記第１及び第２の領域の表面を、各々のソース領域からドレイン領域に向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイが０．３ｎｍ以下であるような平坦度にしたことを特徴とする請求項２０に記載の半導体装置。
  22. 前記第１の領域の両端のソース電極及びドレイン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触部を第１の金属シリサイドで構成し、前記第２の領域の両端のソース電極及びドレイン電極の少なくともソース領域及びドレイン領域とそれぞれ接する接触部を前記第１の金属シリサイドとは異なる第２の金属シリサイドで構成したことを特徴とする請求項１７又は２０に記載の半導体装置。
  23. 前記第１の金属シリサイドをその仕事関数が−４．３７ｅＶ以上になるような材料で構成し、前記第２の金属シリサイドをその仕事関数が−４．８５ｅＶ以下になるような材料で構成したことを特徴とする請求項２２記載の半導体装置。
  24. 前記第１の領域の両端のソース領域及びドレイン領域をその仕事関数が−４．３７ｅＶ以上である第１の金属または金属シリサイドで構成してソース電極及びドレイン電極の少なくとも一部と共用せしめ、前記第２の領域の両端のソース領域及びドレイン領域をその仕事関数が−４．８５ｅＶ以下である第２の金属または金属シリサイドで構成してソース電極及びドレイン電極の少なくとも一部と共用せしめたことを特徴とする請求項１７又は２０に記載の半導体装置。
  25. 前記第１の半導体層のチャンネルを形成する第１の領域の表面及び前記第２の半導体層のチャンネルを形成する第２の領域の表面をともに（１００）面または（１００）面から±１０°以内の面で構成したことを特徴とする請求項１７又は２０に記載の半導体装置。
  26. 前記第１の半導体層のチャンネルを形成する第１の領域の表面及び前記第２の半導体層のチャンネルを形成する第２の領域の表面をともに（１１０）面または（１１０）面から±１０°以内の面で構成したことを特徴とする請求項１７又は２０に記載の半導体装置。
  27. 前記第１の半導体層の前記第１の領域の上面及び前記第２の半導体層の前記第２の領域の上面をともに（１１０）面または（１１０）面から±１０°以内の面で構成するとともに、前記第１の半導体層の側面の一方または両方にチャンネルを形成する第３の領域を設け、前記第３の領域の表面を（１００）面または（１００）面から±１０°以内の面を有するようにし、前記第１の領域の上面の面積と前記第３の領域の表面の面積との和が前記第２の領域の上面の面積と実質的に等しいか同等となりかつ前記ｎチャンネルトランジスタと前記ｐチャンネルトランジスタの動作速度が実質的に等しいか同等となるように、前記第１の領域の上面の幅及び長さ、前記第２の領域の上面の幅及び長さ、ならびに前記第３の領域の表面の高さ及び長さを定めたことを特徴とする請求項１７又は２０に記載の半導体装置。
  28. 前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタはともにノーマリオフであり、かつ前記ｎチャンネルトランジスタ及び前記ｐチャンネルトランジスタの片方をインバーション型及びアキュムレーション型の一方とし、他方をインバーション型及びアキュムレーション型の前記一方または他方としたことを特徴とする請求項８、１７、２０のいずれか一つに記載の半導体装置。
  29. 請求項１、４、８のいずれか一つに記載の半導体装置において、前記半導体装置はノーマリオフであり、かつインバージョン型またはアキュムレーション型としたことを特徴とする半導体装置。
  30. 請求項１、４、８のいずれか一つに記載の半導体装置において、前記半導体装置をアキュムレーション型のトランジスタとしたことを特徴とする半導体装置。
  31. 請求項２８に記載の半導体装置において、前記アキュムレーション型としたトランジスタのチャンネル領域をＳＯＩ層で構成するとともに、該ＳＯＩ層の厚さを、前記チャンネル領域のソース領域近傍における空乏層の厚さより小さくしたことを特徴とする半導体装置。
  32. 請求項３１に記載の半導体装置において、前記アキュムレーション型としたトランジスタのゲート電圧がソース電圧と同電位の際のチャンネル領域のソース領域側端部が空乏層で満たされるように、前記ＳＯＩ層の厚さ、前記ＳＯＩ層の不純物濃度、及び前記チャンネル領域上のゲート電極の仕事関数を定めたことを特徴とする半導体装置。
  33. 請求項１又は４に記載の半導体装置において、前記チャンネル領域上のゲート絶縁膜が、マイクロ波励起のプラズマで形成されたＳｉＯ２，Ｓｉ３Ｎ４及び金属シリコン合金の酸化膜、金属シリコン合金の窒化膜を少なくとも一種類、含有することを特徴とする半導体装置。
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