JPWO2013150571A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JPWO2013150571A1
JPWO2013150571A1 JP2014508924A JP2014508924A JPWO2013150571A1 JP WO2013150571 A1 JPWO2013150571 A1 JP WO2013150571A1 JP 2014508924 A JP2014508924 A JP 2014508924A JP 2014508924 A JP2014508924 A JP 2014508924A JP WO2013150571 A1 JPWO2013150571 A1 JP WO2013150571A1
Authority
JP
Japan
Prior art keywords
region
silicide layer
thickness
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014508924A
Other languages
English (en)
Inventor
大見　忠弘
忠弘 大見
田中　宏明
宏明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Original Assignee
Tohoku University NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC filed Critical Tohoku University NUC
Publication of JPWO2013150571A1 publication Critical patent/JPWO2013150571A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

集積回路の動作速度の向上に有利な技術を提供する。ｎ型トランジスタがシリコン基体の（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域（高濃度領域）に接触するシリサイド層領域の層厚が５ｎｍ以下、該シリサイド層に接触する金属層領域の層厚が２５ｎｍ以上、４００ｎｍ以下であり、この層厚関係に於いてシリサイド層領域と拡散領域の間のバリアハイトが最小値を有する半導体装置。

Description

本発明は、シリコン半導体基体の（５５１）面にトランジスタが形成された半導体装置に関するものである。
これまでのトランジスタの高性能化は、主にチャネル長Ｌの微細化、ゲート絶縁膜の薄膜化により実現されてきた。しかし、微細化ともにトランジスタの閾値のバラツキの問題が顕在化し、また、ゲート絶縁膜の薄膜化に伴って、オフリーク電流の増大が問題になってきている。即ち、今日では、トランジスタそのものの性能向上を図ることが必須になってきている。その中で、トランジスタの直列抵抗の低減化は、トランジスタの性能向上に期待される効果が大きいことから、最近はいくつかの研究がなされている。
本願の発明者等も先行研究を、例えば、非特許文献１に発表している。本発明者等は、非特許文献において、トランジスタの直列抵抗の低減化の手法を提案し、ｐ＋領域、ｎ＋領域に対して０．３ｅＶのショットキー・バリアハイト（以後「ＳＢＨ」と略記する場合がある）を持つシリサイドを実現している。
ところで、トランジスタの直列抵抗の成分としては、ソース・ドレイン領域における高濃度層領域の抵抗、該高濃度層領域とシリサイド層領域間でのコンタクト抵抗がある。高濃度層領域の不純物濃度は、理論値に近づいており、高濃度層領域の抵抗の低減化は、不純物の活性化を如何に最大限にするかの製造プロセスの問題に移行している。高濃度層領域とシリサイド層領域間でのコンタクト抵抗の低減化は、非特許文献１に示してあるようにシリサイド層領域と高濃度層領域との間のバリアハイトを如何に小さくするかが本質的なことである。
図１ａにコンタクト抵抗率と飽和ドレイン電流のシミュレーションの結果を示す。図１ａは、チャネル長が４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示すもので、図１ｂは、当該トランジスタの概略構成を示す平面図である。
ソース電極、ドレイン電極のシリサイド領域の接触幅（チャネル長方向と同一方向における幅）は４５ｎｍ、ソース領域・ドレイン領域の電子・ホール密度は２×１０２０ｃｍ−３である。コンタクト抵抗率が１×１０−９Ωｃｍ２より大きくなると、それに従って電流駆動能力が小さくなることが分かる。従って、コンタクト抵抗率を如何に１×１０−９Ωｃｍ２以下にするかが電流駆動能力を大きくする要因であることが分かる。
一方、シリサイド層領域は、高濃度層領域の上に所定の金属層を設け、その上で熱処理を施して高濃度層領域の活性化と同時に形成される。この際、シリサイド化に使用する金属によっては形成されるシリサイド層領域のシリサイドが酸化されて高抵抗化してしまう恐れがあるが、その解決に本発明者等は、シリサイド化する金属層の上にシリサイド化金属とは異なる第２の金属の層、具体的には、タングステン（Ｗ）層を設けることで、良好なコンタクト抵抗率を有するシリサイド層領域が形成できることを提示した（例えば、特許文献１）。
特開２０１０−１０９１４３号公報
電子情報通信学会技術報告（IEICE Technical Report）「ULSI用低抵抗コンタクトのための低バリアハイトメタルシリサイドの形成」（ＳＤＭ２０１０−１５７）
しかし、非特許文献１の技術にしろ、特許文献１の技術にしろ、究極の性能のトランジスタの実用的視点では、まだまだ発展的に研究・開発し解決しなければならない課題が少なからず存在している。
本発明は、上記の課題認識を契機としてなされたものであり、集積回路の動作速度の向上に有利な技術を提供することを第一の目的とする。
本発明は、非特許文献１および特許文献１の技術を更に改良すべく発展的に鋭意研究することで、上記の課題を解決することを第二の目的とする。
本発明は、斯かる視点での研究開発に立脚しており、第二金属の層厚をある特定の層厚範囲にすることで、より低いバリアハイトが形成される半導体装置を提供すことをもう一つの目的とする。
本発明は、その研究開発の過程で、バリアハイトがタングステンなどの第二金属の層の厚みと深い関係にあり、シリサイド形成用金属とその金属のシリサイド化に適した第二金属との間にはバリアハイトを最小にする関係があることを見出した点に基づいている。
。
本発明の第１の側面は、ｎ型トランジスタがシリコン基体の（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域（高濃度領域）に接触するシリサイド層領域の層厚が５ｎｍ以下、該シリサイド層に接触する金属層領域の層厚が２５ｎｍ以上、４００ｎｍ以下であり、この層厚関係に於いてシリサイド層領域と拡散領域の間のバリアハイトが最小値を有することを特徴とする。
本発明の第２の側面は、ｎ型トランジスタがシリコンの（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下であることを特徴とする。
本発明の第３の側面は、上記第１の側面において、前記シリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下であることを特徴とする。
本発明によれば、トランジスタの動作速度が飛躍的に向上し、集積回路を構成する場合でも回路を構成する個々のトランジスタの動作速度が一様で高速動作に向く集積回路としすることが出来る。
本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
図１ａはチャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を説明する模式的説明図である。 図１ｂはチャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を説明する模式的説明図である。 図２はコンタクト抵抗率とバリアハイトとの関係を説明する説明図である。 図３はｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイトの膜厚依存性を説明する説明図である。 図４はシリコンの（５５１）面の上に形成したパラジウムシリサイドの電子顕微鏡（ＳＥＭ）像を示す図である。 図５ａは本発明の好適な実施形態の半導体装置の製造工程ａを例示的に説明するための模式的断面説明図である。 図５ｂは本発明の好適な実施形態の半導体装置の製造工程ｂを例示的に説明するための模式的断面説明図である。 図５ｃは本発明の好適な実施形態の半導体装置の製造工程ｃを例示的に説明するための模式的断面説明図である。 図５ｄは本発明の好適な実施形態の半導体装置の製造工程ｄを例示的に説明するための模式的断面説明図である。 図５ｅは本発明の好適な実施形態の半導体装置の製造工程ｅを例示的に説明するための模式的断面説明図である。 図５ｆは本発明の好適な実施形態の半導体装置の製造工程ｆを例示的に説明するための模式的断面説明図である。 図５ｇは本発明の好適な実施形態の半導体装置の製造工程ｇを例示的に説明するための模式的断面説明図である。 図５ｈは本発明の好適な実施形態の半導体装置の製造工程ｈを例示的に説明するための模式的断面説明図である。 図５ｉは本発明の好適な実施形態の半導体装置の製造工程ｉを例示的に説明するための模式的断面説明図である。 図５ｊは本発明の好適な実施形態の半導体装置の製造工程ｊを例示的に説明するための模式的断面説明図である。 図５ｋは本発明の好適な実施形態の半導体装置の製造工程ｋを例示的に説明するための模式的断面説明図である。 図５ｌは本発明の好適な実施形態の半導体装置の製造工程ｌを例示的に説明するための模式的断面説明図である。 図５ｍは本発明の好適な実施形態の半導体装置の製造工程ｍを例示的に説明するための模式的断面説明図である。 図５ｎは本発明の好適な実施形態の半導体装置の製造工程ｎを例示的に説明するための模式的断面説明図である。
シリコン基体の（５５１）面の上に形成される電気的コンタクト用のシリサイド層に対しては、特別な考慮が求められる。ｎ型領域のシリコン基体の（５５１）面の上に形成されるシリサイド層、例えば、エルビウムシリサイド層およびホルミウムシリサイド層では、ｐ型領域のシリコンの（５５１）面の上に形成されるパラジウムシリサイド層に比べてバリアハイトが高くなってしまう傾向にあることは、先の非特許文献１で本発明者等が指摘したことである。また、シリコン基体のｐ型領域の（５５１）面の上に形成されるシリサイド層、例えば、パラジウムシリサイド層は、ある程度の膜厚を有しないと均一な膜にならずに凝集してしまうことも、先の非特許文献１で本発明者等が指摘した。
（１００）面と（５５１）面とにおける上記のようなバリアハイトの相違は、シリコンの（１００）面はシリコン原子の面密度が６．８×１０１４ｃｍ−２というように最も低い表面であるのに対して、シリコンの（５５１）面はシリコン原子面密度が９．７×１０１４ｃｍ−２というように最も高い表面であることに起因すると考えられる。ところで、シリコン（Ｓｉ）、パラジウム（Ｐｄ）、エルビウム（Ｅｒ）、ホルミウム（Ｈｏ）の原子半径は、それぞれ０．１１７ｎｍ、０．１３ｎｍ、０．１７５ｎｍ、０．１７４ｎｍである。これらの数値が示す様にエルビウム、ホルミウムは、原子半径がきわめて大きい原子である。エルビウム、ホルミウムを用いて原子面密度の大きいシリコン基体の（５５１）面にシリサイド層を形成すると非常に大きな応力が発生する。このような応力によって、（５５１）面の上に形成されるシリサイドのバリアハイトが高くなっていると考えられる。
図１ａに、チャネル長が４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を示す。図１ｂは、当該トランジスタの概略構成を示す模式的平面図である。ソース電極、ドレイン電極の各シリサイド層の接触幅（チャネル長方向と同一方向における幅）は４５ｎｍ、ソース領域・ドレイン領域の電子・ホール密度は２×１０２０ｃｍ−３である。コンタクト抵抗率が１×１０−９Ωｃｍ２より大きくなると、それに従って電流駆動能力が小さくなることが分かる。
図２には、１×１０−８Ωｃｍ２から１×１０−１１Ωｃｍ２のコンタクト抵抗率を実現するために必要なバリアハイトが示されている。電子・ホール密度は２×１０２０ｃｍ−３である。１×１０−９Ωｃｍ２のコンタクト抵抗率を実現するためには、バリアハイトは０．４３ｅＶ以下とする必要がある。
図３に、ｎ型のシリコン基体の（５５１）面の上に形成されたエルビウムシリサイド層のバリアハイト（ｎ型シリコンに対するバリアハイト）の膜厚依存性を示す。なお、エルビウムのシリサイド化のためのアニール温度は、６００℃とした。エルビウムシリサイド層の層厚を薄くすると、バリアハイトが小さくなり、エルビウムシリサイド層の層厚が２．５ｎｍのときに、バリアハイトは０．３７ｅＶとなる。
１×１０−９Ωｃｍ２のコンタクト抵抗率を実現させてトランジスタの電流駆動能力をより向上させようとすると、０．４３ｅＶ以下のバリアハイトは、エルビウムシリサイド層の層厚を８．５ｎｍ以下にするとよい。エルビウムシリサイド層の層厚は、、２ｎｍ未満とすると、良好なエルビウムシリサイド層が形成できないことが、実験的に確認されている。その理由は、今のところ推測の域をでない。現実的には、、２．５ｎｍ以上の層厚にするとエルビウムシリサイド層は安定的に再現性良く形成できることが実験によって確認されている。
エルビウムシリサイド層の層厚の上限については、あまり厚くすることは、生産効率の点からも芳しくない。また、エルビウムシリサイド層の層厚が、あまり厚いと層自体の歪の影響がみられるようになり、適切なバリアハイトが形成しにくくなる傾向がある。実験的検証によれば、エルビウムシリサイド層の層厚の上限は、バリアハイトの上限を０．４３ｅＶまで許容するとすれば、８．５ｎｍである。
本発明においては、エルビウムシリサイド層の層厚は、上記の点を考慮して適宜選択して決められるが、好ましくは、ｎ型シリコン基体の（５５１面）に形成するとすると２ｎｍ以上かつ８．５ｎｍ以下とするのが望ましく、、より望ましくは２．５ｎｍ以上かつ６ｎｍ以下とすることが好ましく、更に望ましくは２．５ｎｍ以上かつ４ｎｍ以下とするのが好ましい。
本発明に於いては、エルビウムなどの金属でシリサイド層領域を形成する際に、予め該シリサイド層領域形成用に高濃度領域（拡散領域）に接して高融点金属層を形成しておく。高融点金属層は、シリサイド層形成のために熱処理を施してシリサイド形成金属層の金属と高濃度領域のシリコンとが相溶してシリサイド層領域を形成する際に、シリサイド層領域内に発生する歪を緩和ないしは阻止して高濃度領域とシリサイド層領域との間の電気的コンタクトが良好に形成されるのを助成する。その結果、高濃度領域とシリサイド層領域との間に形成されるバリアハイトは、高融点金属層を設けない場合に比してより低いものとなり、形成されるトランジスタの電流駆動能力は著しく向上する。
高融点金属層を形成するのに使用する金属は、熱処理を受けた際、シリサイド層領域を形成する金属と相溶若しくは混合しないものを選択するのが好ましい。また、耐熱性に優れている他、シリサイド層領域がシリサイド化熱処理中、或いは他の熱処理プロセスの熱の影響で酸化しないように酸素透過阻止性に優れた金属が選択される。本発明に於いては、その様な高融点金属としては、タングステン（Ｗ）が好ましいものとして採用される。
図４に、タングステン（Ｗ）の層厚とショットキー・バリアハイト（以後「ＳＢＨ」と記すことがある）の関係を示す実験データが示される。シリサイド層形成する際のエルビウム（Ｅｒ）の層厚は、２ｎｍである。ｎ型シリコン基体の（５５１）面にエルビウム（Ｅｒ）膜を形成しその上にタングステン（Ｗ）層を所定厚形成した試料を６個作成し、それぞれの試料のＳＢＨを測定した結果である。各試料のシリサイド化熱処理温度は、６００℃とした。
各試料のタングステン（Ｗ）の層厚とＳＢＨは以下の通りである。
Figure 2013150571
この結果から、０．４３ｅＶ以下のバリアハイトとするには、タングステン（Ｗ）の層厚を１０ｎｍ以上とする必要があり、且、実用的な上限は、３００ｎｍとするのが好ましいことが分かる。しかも、本発明者らの実験では、タングステン（Ｗ）の層厚が、２５ｎｍから１５０ｎｍの間で、ＳＢＨに最少値が存在し、タングステン（Ｗ）の層厚の上限としては、より低いＳＢＨを形成することができるという観点から１５０ｎｍ以下とするのがより好ましい。
ｎ型のシリコン基体の（５５１）面の上にエルビウムシリサイド層の代わりにエルビウムと原子半径がほぼ等しいホルミウムのシリサイド層を形成する場合においても、上記の点は、該当するものである。
図５ａ〜ｎは、本発明の好適な実施形態の半導体装置の製造工程（工程ａ〜工程ｎ）方法を例示的に説明するための模式的断面説明図である。図５ｎには、その製造工程で製造される本発明の好適な実施形態の半導体装置ＳＤの構成がその断面を模式的に示してある。
以下、図５ａ〜ｎを参照しながら本発明の好適な実施形態の半導体装置ＳＤの製造方法を例示的に説明する。図５ａ〜ｎにおいて、「ＮＭＯＳ」と記載された部分は、ＮＭＯＳトランジスタが形成される領域あるいはＮＭＯＳトランジスタを示し、「ＰＭＯＳ」と記載された部分は、ＰＭＯＳトランジスタが形成される領域あるいはＰＭＯＳトランジスタを示す。
まず、図５ａに示す工程において、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ ｉｎｓｕｌａｔｏｒ）基体１００を準備する。ＳＯＩ基体１００は、シリコン領域１０１の上に絶縁体１０２を有し、絶縁体１０２の上にＳＯＩ層（シリコン領域）１０３を有する。ＳＯＩ層１０３の表面は、（５５１）面である。
次いで、図５ｂに示す工程において、ＳＯＩ層１０３のうちＮＭＯＳトランジスタを形成する領域にはボロンをイオン注入し、ＳＯＩ層１０３のうちＰＭＯＳトランジスタを形成する領域にはアンチモンをイオン注入し、その後、活性化アニールを実施する。これにより、ＮＭＯＳトランジスタを形成する領域にはｐウェル１０３ａが形成され、ＰＭＯＳトランジスタを形成する領域にはｎウェル１０３ｂが形成される。その後、マイクロ波プラズマドライエッチング等のドライエッチングによってＳＯＩ層１０３をパターニングする。その後、ラジカル酸化等の酸化方法によりｐウェル１０３ａおよびｎウェル１０３ｂの表面を酸化させて、ゲート絶縁膜を形成するためのシリコン酸化膜を形成する。該シリコン酸化膜は、例えば、３ｎｍの厚さとされるが、所望に応じて適宜の層厚とされる。
次いで、図５ｃに示す工程において、ゲート電極を形成するためのノンドープのポリシリコン膜を低圧化学気相成長法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＬＰＣＶＤ）等の成膜方法により形成する。該ポリシリコン膜は、例えば、１５０ｎｍの厚さを有しうる。その後、酸化膜を常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）等の成膜方法により形成しこれをパターニングしてハードマスク１０６を形成する。該酸化膜あるいはハードマスク１０６は、例えば、１００ｎｍの厚さを有しうる。その後、マイクロ波プラズマドライエッチング等のドライエッチングにより該ポリシリコン膜をエッチングしてゲート電極１０５を形成する。その後、ＮＭＯＳトランジスタを形成すべきｐウェル１０３ａにはヒ素をイオン注入し、ＰＭＯＳトランジスタを形成すべきｎウェル１０３ｂにはボロンをイオン注入し、その後、活性化アニールを実施し、ソース領域およびドレイン領域を形成する。以下では、便宜的に、ソース領域およびドレイン領域が形成されたｐウェル１０３ａを拡散領域１０３ａ’と呼び、ソース領域およびドレイン領域が形成されたｎウェル１０３ｂを拡散領域１０３ｂ’と呼ぶ。
次いで、図５ｄに示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｃｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＰＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＰＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
次いで、図５ｅに示す工程において、スパッタリングにより、パラジウム膜１１２を形成する。パラジウム膜１１２は、例えば、７．５ｎｍの厚さを有しうる。
次いで、図５ｆに示す工程において、シリサイド化アニールを実施し、これにより、パラジウム膜１１２と拡散領域１０３ｂ’のシリコンとを反応させてパラジウムシリサイド層１２０を形成する。パラジウムシリサイド層１２０は、例えば、１１ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＰＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。
次いで、図５ｇに示す工程において、タングステン膜（金属膜）をスパッタリングにより例えば１００ｎｍの厚さを有するように形成し、ＰＭＯＳトランジスタのソース領域およびドレイン領域の部分を残して該タングステン膜をウエットエッチングする。その後、未反応のパラジウム膜１１２をウエットエッチングにより除去する。これにより、タングステン膜がパターニングされて、パラジウムシリサイド層１２０に接触した金属電極（タングステン電極）１３０が形成される。このとき、タングステン膜は、例えば、５０ｎｍ程度の厚さまでエッチングされうる。
次いで、図５ｈに示す工程では、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｃｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１３５を形成する。該シリコン窒化膜は、例えば、２０ｎｍの厚さを有しうる。その後、ＮＭＯＳトランジスタを形成する領域のみ該シリコン窒化膜をマイクロ波プラズマドライエッチング等のドライエッチングにより除去し、更に、希フッ酸（ＨＦ）溶液により、ＮＭＯＳトランジスタを形成する領域におけるソース領域およびドレイン領域の上のシリコン酸化膜を除去する。
次いで、図５ｉに示す工程において、スパッタリングにより、エルビウム膜１４０およびタングステン膜（金属膜）１４２を順に形成する。エルビウム膜１４０は、例えば、２ｎｍの厚さを有しうる。タングステン膜１４２は、例えば、１００ｎｍの厚さを有しうる。
次に、図５ｊに示す工程において、シリサイド化アニールを実施し、これにより、エルビウム膜１４０と拡散領域１０３ａ’のシリコンとを反応させてエルビウムシリサイド層１５０を形成する。エルビウムシリサイド層１５０は、例えば、３．３ｎｍの厚さを有しうる。このシリサイド化アニールにおいて、シリコン酸化膜やシリコン窒化膜上では反応が起こらず、ＮＭＯＳトランジスタのソース領域およびドレイン領域のみがシリサイド化される。以上のように、ＰＭＯＳ、ＮＭＯＳトランジスタのソース領域およびドレイン領域に対して、それぞれ異なった材料および膜厚を持つシリサイド層が形成される。
次いで、図５ｋに示す工程において、ウエットエッチングにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の部分を残してタングステン膜１４２および未反応のエルビウム膜１４０を除去する。これにより、ＮＭＯＳトランジスタのソース領域およびドレイン領域の上には、エルビウムシリサイド層１５０に接触した金属電極（タングステン電極）１４４が形成される。
次いで、図５ｌに示す工程において、マイクロ波励起プラズマ化学気相成長（Ｍｉｃｒｏｗａｖｅ Ｅｘｃｉｔｅｄ Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＥ−ＰＥＣＶＤ）等の成膜方法により、シリコン窒化膜１６５を例えば２０ｎｍ成膜し、更に、平滑化のための酸化膜１７０を例えば４００ｎｍ成膜する。その後、酸化膜１７０とともにハードマスク（酸化膜）１０６をマイクロ波プラズマドライエッチング等のドライエッチングによりエッチングし、ゲート電極１０５の上面を露出させる。
次いで、図５ｍに示す工程において、スパッタリングによりパラジウム膜を例えば１０ｎｍ成膜し、シリサイド化アニールを実施することによって該パラジウム膜をシリサイドする。このとき、シリコン酸化膜、平滑化酸化膜、シリコン窒化膜上ではシリサイド化反応は起きず、ゲート電極１０５の上のパラジウム膜のみシリサイド化反応が起こり、パラジウムシリサイド層１８０が形成される。その後、ウエットエッチングにより未反応のパラジウム膜を除去する。
次いで、図５ｎに示す工程において、常圧化学気相成長法（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＡＰＣＶＤ）を用いて、層間絶縁膜として、例えば３００ｎｍの厚さのシリコン酸化膜を形成し、マイクロ波プラズマドライエッチング等のドライエッチングによりコンタクトホールを形成する。その後、蒸着あるいはスパッタリング等の成膜方法によりアルミニウムを成膜し、マイクロ波プラズマドライエッチング等のドライエッチングにより該アルミニウムをパターニングすることにより電極を形成する。以上の工程により図５ｎに模式的に示すよう構成の半導体装置ＳＤが得られる。以後は、通常の配線プロセス等を経て半導体装置が完成する。
以上の工程図によって形成される半導体装置ＳＤは、ｎ型トランジスタおよびｐ型トランジスタがシリコン基体の（５５１）面に形成された構成を有している。
本発明において、トランジスタが（５５１）面に形成されるという表現は、トランジスタを構成する要素の一部（例えば、ゲート酸化膜）が（５５１）面の上に形成されていることを意味する。ｎ型トランジスタは、典型的にはＮＭＯＳトランジスタであり、ｐ型トランジスタは、典型的にはＰＭＯＳトランジスタでありる。図５ｎに示す構成は、ＣＭＯＳ回路の基本構成としても理解されうる。
以上では、代表的に、ｎ型トランジスタがＮＭＯＳトランジスタであり、ｐ型トランジスタがＰＭＯＳトランジスタである例を説明したが、これは、本発明が当該構成に限定されることを意図するものではない。
ＮＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ａ’と、拡散領域１０３ａ’のソース領域、ドレイン領域に接触するシリサイド層１５０、１５０と、シリサイド層１５０、１５０の上面に接触する金属電極１４４、１４４と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１５０と金属電極１４４は、拡散領域１０３ａ’に対するコンタクト部を構成する。ＰＭＯＳトランジスタは、例えば、ソース領域およびドレイン領域を含む拡散領域１０３ｂ’と、拡散領域１０３ｂ’のソース領域、ドレイン領域に接触するシリサイド層１２０、１２０と、シリサイド層１２０、１２０の上面に接触する金属電極１３０、１３０と、ゲート絶縁膜１０４’と、ゲート電極１０５とを含む。シリサイド層１２０と金属電極１３０は、拡散領域１０３ｂ’に対するコンタクト部を構成する。拡散領域１０３ａ’および１０３ｂ’は、図５に例示されるように絶縁体１０２の上に形成されてもよいし、半導体領域（例えば、半導体基板、エピタキシャル層またはウェルなど）内に形成されてもよい。
ＮＭＯＳトランジスタのシリサイド層１５０の厚さｔ１は、ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２よりも薄いことが好ましい。ＰＭＯＳトランジスタのシリサイド層１２０、１２０の厚さｔ２は、例えば、好ましくは１０ｎｍ以上であるのが望ましい。
本発明に於いては、（５５１）面は、物理的に厳密な（５５１）面のみを意味するのではなく、物理的に厳密な（５５１）面に対して４度以下のオフ角を有する面を含むものとする。
なお、本発明者等は、現時点では不知の先行技術との差異を明確化するために、出願の後において、（５５１）面の定義を、物理的に厳密な（５５１）面に対して３度以下、２度以下、１度以下または０．５度以下等の任意の角度以下のオフ角を有する面に限定する可能性がある。
本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために、以下の請求項を添付する。
１００ ＳＯＩ基板
１０１ シリコン領域
１０２ 絶縁体
１０３ ＳＯＩ層
１０３ａ ｎウェル
１０３ｂ ｐウェル
１０３ａ’、１０３ｂ’ 拡散領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ ハードマスク
１１２ パラジウム膜
１２０ パラジウムシリサイド層
１３０ 金属電極
１３５ シリコン窒化膜
１４０ エルビウム膜
１４２ タングステン膜
１４４ 金属電極
１５０ エルビウムシリサイド層
１６５ シリコン窒化膜
１７０ 酸化膜
１８０ パラジウムシリサイド層
本発明の第１の側面は、ｎ型トランジスタがシリコン基体の（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域（高濃度領域）に接触するシリサイド層領域の層厚が８．５ｎｍ以下、該シリサイド層に接触する金属層領域の層厚が２５ｎｍ以上、４００ｎｍ以下であり、この層厚関係に於いてシリサイド層領域と拡散領域の間のバリアハイトが最小値を有することを特徴とする。
添付図面は明細書に含まれ、その一部を構成し、本発明の実施の形態を示し、その記述と共に本発明の原理を説明するために用いられる。
図１ａはチャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を説明する模式的説明図である。 図１ｂはチャネル長４５ｎｍのトランジスタの１μｍチャネル幅当たりの電流駆動能力（飽和ドレイン電流）のコンタクト抵抗率依存性を説明する模式的説明図である。 図２はコンタクト抵抗率とバリアハイトとの関係を説明する説明図である。 図３はｎ型のシリコンの（５５１）面の上に形成されたエルビウムシリサイドのバリアハイトの膜厚依存性を説明する説明図である。 図４はタングステン（Ｗ）の層厚とショットキー・バリアハイトの関係を示す図である。 図５ａは本発明の好適な実施形態の半導体装置の製造工程ａを例示的に説明するための模式的断面説明図である。 図５ｂは本発明の好適な実施形態の半導体装置の製造工程ｂを例示的に説明するための模式的断面説明図である。 図５ｃは本発明の好適な実施形態の半導体装置の製造工程ｃを例示的に説明するための模式的断面説明図である。 図５ｄは本発明の好適な実施形態の半導体装置の製造工程ｄを例示的に説明するための模式的断面説明図である。 図５ｅは本発明の好適な実施形態の半導体装置の製造工程ｅを例示的に説明するための模式的断面説明図である。 図５ｆは本発明の好適な実施形態の半導体装置の製造工程ｆを例示的に説明するための模式的断面説明図である。 図５ｇは本発明の好適な実施形態の半導体装置の製造工程ｇを例示的に説明するための模式的断面説明図である。 図５ｈは本発明の好適な実施形態の半導体装置の製造工程ｈを例示的に説明するための模式的断面説明図である。 図５ｉは本発明の好適な実施形態の半導体装置の製造工程ｉを例示的に説明するための模式的断面説明図である。 図５ｊは本発明の好適な実施形態の半導体装置の製造工程ｊを例示的に説明するための模式的断面説明図である。 図５ｋは本発明の好適な実施形態の半導体装置の製造工程ｋを例示的に説明するための模式的断面説明図である。 図５ｌは本発明の好適な実施形態の半導体装置の製造工程ｌを例示的に説明するための模式的断面説明図である。 図５ｍは本発明の好適な実施形態の半導体装置の製造工程ｍを例示的に説明するための模式的断面説明図である。 図５ｎは本発明の好適な実施形態の半導体装置の製造工程ｎを例示的に説明するための模式的断面説明図である。

Claims (3)

  1. ｎ型トランジスタがシリコン基体の（５５１）面に形成された半導体装置に係り、前記ｎ型トランジスタの拡散領域（高濃度領域）に接触するシリサイド層領域の層厚が５ｎｍ以下、該シリサイド層に接触する金属層領域の層厚が２５ｎｍ以上、４００ｎｍ以下であり、この層厚関係に於いてシリサイド層領域と拡散領域の間のバリアハイトが最小値を有することを特徴とする半導体装置。
  2. 前記シリサイド層の厚さが２ｎｍ以上かつ８．５ｎｍ以下である請求項１に記載の半導体装置。
  3. 前記ｎ型トランジスタの拡散領域に接触するシリサイド層は、エルビウムシリサイドまたはホルミウムシリサイドである請求項１に記載の半導体装置。
JP2014508924A 2012-04-06 2012-04-06 半導体装置 Pending JPWO2013150571A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/002447 WO2013150571A1 (ja) 2012-04-06 2012-04-06 半導体装置

Publications (1)

Publication Number Publication Date
JPWO2013150571A1 true JPWO2013150571A1 (ja) 2015-12-14

Family

ID=49300102

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014508924A Pending JPWO2013150571A1 (ja) 2012-04-06 2012-04-06 半導体装置

Country Status (3)

Country Link
US (1) US20150054075A1 (ja)
JP (1) JPWO2013150571A1 (ja)
WO (1) WO2013150571A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008007748A1 (fr) * 2006-07-13 2008-01-17 National University Corporation Tohoku University dispositif semi-conducteur
JP2008529302A (ja) * 2005-01-27 2008-07-31 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイス性能を改善するためのデュアル・シリサイド・プロセス
WO2010050405A1 (ja) * 2008-10-30 2010-05-06 国立大学法人東北大学 コンタクト形成方法、半導体装置の製造方法、および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008529302A (ja) * 2005-01-27 2008-07-31 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイス性能を改善するためのデュアル・シリサイド・プロセス
WO2008007748A1 (fr) * 2006-07-13 2008-01-17 National University Corporation Tohoku University dispositif semi-conducteur
WO2010050405A1 (ja) * 2008-10-30 2010-05-06 国立大学法人東北大学 コンタクト形成方法、半導体装置の製造方法、および半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6012035540; 田中宏明他: 'ＵＬＳＩ用低抵抗コンタクトのための低バリアハイトメタルシリサイドの形成' 電子情報通信学会技術研究報告 ＶＯＬ．１１０　Ｎｏ．２４１, 20101014, Ｐ．２５-３０, 電子情報通信学会　ＳＤＮ２０１０-１５７ *

Also Published As

Publication number Publication date
US20150054075A1 (en) 2015-02-26
WO2013150571A1 (ja) 2013-10-10

Similar Documents

Publication Publication Date Title
JP5173582B2 (ja) 半導体装置
US10062759B2 (en) Silicon carbide semiconductor device and method for manufacturing same
TWI821600B (zh) 利用增強高遷移率通道元件的高效能奈米片製造方法
JP5012286B2 (ja) 酸化膜電界効果トランジスタ
US20080087967A1 (en) Semiconductor device having reduced-damage active region and method of manufacturing the same
JP2007251030A (ja) 半導体装置の製造方法および半導体装置
JP2012204841A (ja) 自己整合シリサイドの形成方法、半導体デバイスの製造方法、および半導体構造物
CN103681346B (zh) 晶体管、半导体器件及其制造方法
JP2004152790A (ja) 半導体装置、及び、半導体装置の製造方法
JP5098489B2 (ja) 酸化膜電界効果トランジスタの製造方法
WO2010095544A1 (ja) 半導体装置の製造方法および半導体装置
JP3998665B2 (ja) 半導体装置およびその製造方法
JP2009123944A (ja) 半導体装置及びその製造方法
JP2008085205A (ja) 半導体装置及びその製造方法
JP5835790B2 (ja) 半導体装置
JP5717706B2 (ja) 半導体装置及びその製造方法
WO2013150571A1 (ja) 半導体装置
JP4887643B2 (ja) 半導体装置およびその製造方法
JP2008288329A (ja) 半導体装置
US8138553B2 (en) Semiconductor device and method of manufacturing the same
WO2013105550A1 (ja) 半導体装置及びその製造方法
JP2015070192A (ja) 半導体装置の製造方法、半導体装置
JP4546054B2 (ja) 半導体装置の製造方法
JP2010062402A (ja) 半導体装置の製造方法
JP2005159336A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140822